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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-08-07
(45)【発行日】2023-08-16
(54)【発明の名称】ＤＣ－ＤＣコンバータ
(51)【国際特許分類】
H02M 3/155 20060101AFI20230808BHJP
【ＦＩ】
H02M3/155 H
【請求項の数】
3
(21)【出願番号】P 2019213042
(22)【出願日】2019-11-26
(65)【公開番号】P2021087249
(43)【公開日】2021-06-03
【審査請求日】2022-10-13
(73)【特許権者】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100097113
【弁理士】
【氏名又は名称】堀 城之
(74)【代理人】
【識別番号】100162363
【弁理士】
【氏名又は名称】前島 幸彦
(72)【発明者】
【氏名】中村 勝
【審査官】阿部 弘
(56)【参考文献】
【文献】特開２０１４－０１７９３０（ＪＰ，Ａ）
【文献】特開２００６－３４０４３２（ＪＰ，Ａ）
【文献】特開２０１６－１６７９４４（ＪＰ，Ａ）
【文献】特開平０９－１２１５３９（ＪＰ，Ａ）
【文献】特開２０１１－０５０２２１（ＪＰ，Ａ）
【文献】特開２０００－１９３６８７（ＪＰ，Ａ）
【文献】特開２０１５－０７０６７９（ＪＰ，Ａ）
【文献】特開２０１４－０８２９２４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／１５５
(57)【特許請求の範囲】
【請求項1】
入力直流電源とカップリングコンデンサの第１端子との間に接続された入力側インダクタと、前記カップリングコンデンサの第２端子と接地との間に接続された出力側インダクタと、前記カップリングコンデンサの前記第１端子と前記接地との間に接続されたスイッチング素子と、前記カップリングコンデンサの前記第２端子と出力端子との間に接続された同期整流素子と、を備えた同期整流型ＳＥＰＩＣ回路で構成されたＤＣ－ＤＣコンバータであって、前記入力側インダクタと前記出力側インダクタとのインダクタンスが同じ値に設定され、
前記入力側インダクタ及び前記出力側インダクタに流れる回生電流の終了を検出してゼロ電流検出信号を出力するゼロ電流検出部と、
前記ゼロ電流検出信号に応じて、前記回生電流の終了を検出した時点から次のスイッチング周期が開始されるまで、前記同期整流素子をオフ制御する出力制御部と、を具備し、
前記入力側インダクタもしくは前記出力側インダクタを検出用インダクタとし、前記ゼロ電流検出部は、前記検出用インダクタと並列に設けられ、前記検出用インダクタの直流抵抗成分の両端に発生する電圧を間接的に検出することで、前記検出用インダクタに流れる前記回生電流の終了を検出するゼロ電流間接検出部であることを特徴とするＤＣ－ＤＣコンバータ。
【請求項2】
前記ゼロ電流検出部は、前記検出用インダクタと並列に接続された抵抗とセンスコンデンサとからなるＲＣ回路を備え、前記抵抗の抵抗値と前記センスコンデンサの容量とを乗算した値が、前記検出用インダクタのインダクタンスを前記検出用インダクタの直流抵抗成分の抵抗値で除算した値と等しくなるように設定され、前記センスコンデンサの両端電圧によって、前記検出用インダクタに流れる前記回生電流の終了を検出することを特徴とする請求項１に記載のＤＣ－ＤＣコンバータ。
【請求項3】
前記出力制御部が前記同期整流素子をオフ制御するゼロ電流期間を計測し、前記ゼロ電流期間が長くなるほど、前記スイッチング素子及び前記同期整流素子のスイッチング周波数を低下させるゼロ電流期間計測部を具備することを特徴とする請求項１又は２に記載のＤＣ－ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、同期整流型ＳＥＰＩＣ回路で構成されたＤＣ－ＤＣコンバータに関する。
【背景技術】
【0002】
自動車のバッテリー等の不安定な入力電源から安定した出力電圧を生成する手段として、昇降圧型のＤＣ－ＤＣコンバータが使用されている。このようなＤＣ－ＤＣコンバータにおいて、バッテリーの無駄な消耗を抑えるには、高効率化が必要である。そこで、整流手段にＰチャネルＭＯＳＦＥＴを用いることで損失低減を実現した同期整流型ＳＥＰＩＣ回路で構成されたＤＣ－ＤＣコンバータが提案されている（例えば、特許文献１参照）。
【0003】
特許文献１に示されているＤＣ－ＤＣコンバータ１００は、図１０を参照すると、入力直流電源Ｖｉと接地（グラウンド）との間に接続された入力側インダクタＬ１、カップリングコンデンサＣｃ及び出力側インダクタＬ２と、カップリングコンデンサＣｃと出力側インダクタＬ２との接続部と出力端子Ｖｏとの間に接続された同期整流素子Ｑ２と、入力側インダクタＬ１とカップリングコンデンサＣｃとの接続部と接地との間に接続されたスイッチング素子Ｑ１とを備えた同期整流型ＳＥＰＩＣ回路で構成されている。
【0004】
制御回路１０１は、昇降圧動作を行う際、出力コンデンサＣｏに電流を流すときに同期整流素子Ｑ２をオンさせ、順方向抵抗による損失を低減させる。そして、制御回路１０１は、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２との合計電流の変化から回生期間の終了タイミングを検出することで、同期整流素子Ｑ２をオフさせ、電流が逆流して損失が発生するのを防止している。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１４－１７９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、従来技術では、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２との合計電流の変化から回生期間の終了タイミングを検出しているため、インダクタＬ１とインダクタＬ２の各々に対して電流検出抵抗を直列に接続する必要があり、損失が大幅に増加する問題点があった。
【0007】
本発明は、上記課題に鑑みてなされたものであり、回生期間の終了タイミングを簡易な構成によって検出することができるＤＣ－ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明のＤＣ－ＤＣコンバータは、入力直流電源とカップリングコンデンサの第１端子との間に接続された入力側インダクタと、前記カップリングコンデンサの第２端子と接地との間に接続された出力側インダクタと、前記カップリングコンデンサの前記第１端子と前記接地との間に接続されたスイッチング素子と、前記カップリングコンデンサの前記第２端子と出力端子との間に接続された同期整流素子と、を備えた同期整流型ＳＥＰＩＣ回路で構成されたＤＣ－ＤＣコンバータであって、前記入力側インダクタと前記出力側インダクタとのインダクタンスが同じ値に設定され、前記入力側インダクタ及び前記出力側インダクタに流れる回生電流の終了を検出してゼロ電流検出信号を出力するゼロ電流検出部と、前記ゼロ電流検出信号に応じて、前記回生電流の終了を検出した時点から次のスイッチング周期が開始されるまで、前記同期整流素子をオフ制御する出力制御部と、を具備し、前記入力側インダクタもしくは前記出力側インダクタを検出用インダクタとし、前記ゼロ電流検出部は、前記検出用インダクタと並列に設けられ、前記検出用インダクタの直流抵抗成分の両端に発生する電圧を間接的に検出することで、前記検出用インダクタに流れる回生電流の終了を検出するゼロ電流間接検出部であることを特徴とする。
【発明の効果】
【0009】
本発明によれば、入力側インダクタＬａと出力側インダクタＬｂのインダクタンスが同じ値に設定されているため、回生期間の終了タイミングを簡易な構成によって検出することができるという効果を奏する。
【図面の簡単な説明】
【0010】
【図1】本発明に係るＤＣ－ＤＣコンバータの第１の実施の形態の構成を示す図である。
【図4】本発明に係るＤＣ－ＤＣコンバータの第２の実施の形態の構成を示す図である。
【図7】本発明に係るＤＣ－ＤＣコンバータの第３の実施の形態の構成を示す図である。
【図10】従来のＤＣ－ＤＣコンバータの構成を示す図である。
【発明を実施するための形態】
【0011】
以下に、本発明の好適な実施の形態を添付図面に基づいて説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【0012】
（第１の実施の形態）
第１の実施の形態のＤＣ－ＤＣコンバータ１０は、図１を参照すると、入力側インダクタＬａと、インダクタンスが入力側インダクタＬａと同じ値に設定された出力側インダクタＬｂと、カップリングコンデンサＣｃと、ＮチャンネルＭＯＳＦＥＴで構成されたスイッチング素子Ｑ１と、ＰチャネルＭＯＳＦＥＴで構成された同期整流素子Ｑ２と、スイッチング素子Ｑ１のドライバＤ１と、同期整流素子Ｑ２のドライバＤ２と、出力コンデンサＣｏと、出力負荷Ｒｏと、電流センサＡ１と、ＡＤコンバータ１１と、減算器１２と、フィルタ演算部１３と、ＰＷＭ信号生成部１４と、ゼロ電流検出部１５と、ＰＷＭ出力制御部１６とを備えている。
第１の実施の形態のＤＣ－ＤＣコンバータ１０は、図１を参照すると、入力側インダクタＬａと、インダクタンスが入力側インダクタＬａと同じ値に設定された出力側インダクタＬｂと、カップリングコンデンサＣｃと、ＮチャンネルＭＯＳＦＥＴで構成されたスイッチング素子Ｑ１と、ＰチャネルＭＯＳＦＥＴで構成された同期整流素子Ｑ２と、スイッチング素子Ｑ１のドライバＤ１と、同期整流素子Ｑ２のドライバＤ２と、出力コンデンサＣｏと、出力負荷Ｒｏと、電流センサＡ１と、ＡＤコンバータ１１と、減算器１２と、フィルタ演算部１３と、ＰＷＭ信号生成部１４と、ゼロ電流検出部１５と、ＰＷＭ出力制御部１６とを備えている。
【0013】
なお、一般的にインダクタのインダクタンスは、±２０％程度の誤差が許容されている。従って、入力側インダクタＬａのインダクタンスと出力側インダクタＬｂとインダクタンスとは、完全に同じ値であることが好ましいが、実際には所定の誤差を含む。インダクタンスの誤差を小さくするためには、入力側インダクタＬａと出力側インダクタＬｂとが一つのコア材で構成された素子を用いると良い。また、同じ製造ロットの入力側インダクタＬａ及び出力側インダクタＬｂを採用しても誤差を小さくすることができる。
【0014】
入力側インダクタＬａと、カップリングコンデンサＣｃと、出力側インダクタＬｂとは、入力直流電源Ｖｉと接地（グラウンド）との間に直列に接続されている。すなわち、入力側インダクタＬａは、入力直流電源ＶｉとカップリングコンデンサＣｃの第１端子間に、
出力側インダクタＬｂは、カップリングコンデンサＣｃの第２端子と接地間にそれぞれ接続されている。
出力側インダクタＬｂは、カップリングコンデンサＣｃの第２端子と接地間にそれぞれ接続されている。
【0015】
そして、スイッチング素子Ｑ１は、入力側インダクタＬａとカップリングコンデンサＣｃとの接続部と接地との間に、同期整流素子Ｑ２は、カップリングコンデンサＣｃと出力側インダクタＬｂとの接続部と出力端子Ｖｏとの間にそれぞれ接続され、ＤＣ－ＤＣコンバータ１０は、同期整流型ＳＥＰＩＣ回路で構成されている。
【0016】
スイッチング素子Ｑ１がオンの期間に入力側インダクタＬａと出力側インダクタＬｂとにエネルギーを励磁して、スイッチング素子Ｑ１がオフ、且つ、同期整流素子Ｑ２がオンの期間に、励磁されたエネルギーを出力コンデンサＣｏと出力負荷Ｒｏに対して供給することで出力電圧Ｖｏを発生する。
【0017】
ＡＤコンバータ１１は、出力電圧Ｖｏを検出し、所定のビット数のデジタル値に変換し、デジタル変換値を減算器１２に出力する。減算器１２は、出力目標値とデジタル変換値の差分値を発生し、フィルタ演算部１３に出力する。フィルタ演算部１３は、差分値を基に、ＰＩやＰＩＤ演算を行い、演算値をＰＷＭ信号生成部１４へ出力する。
【0018】
ＰＷＭ信号生成部１４は、デジタル回路で構成され、図２を参照すると、ＰＷＭカウント値と演算値を比較することによって、演算値に応じたＤＵＴＹを持つ第１ＰＷＭ信号と、第１ＰＷＭ信号を反転した相補波形である第２ＰＷＭ信号とを生成する。
【0019】
ＰＷＭカウント値はＰＷＭカウント最大値で制限されており、ＰＷＭ信号生成部１４は、カウント値が最大値に達するとＰＷＭカウンタをクリアする。これを繰り返すことによって、所定の周波数を持つ第１ＰＷＭ信号と第２ＰＷＭ信号とを生成し出力する。
【0020】
第１ＰＷＭ信号はスイッチング素子Ｑ１をオンオフ制御するための信号であり、ＰＷＭカウント値が演算値に到達すると、ＨＩＧＨからＬＯＷに切り替わり、カウント値が最大値に到達すると、デッドタイムＴｄを挟んでＬＯＷからＨＩＧＨに切り替わる。第２ＰＷＭ信号は同期整流素子Ｑ２をオンオフ制御するための信号であり、カウント値が最大値に到達すると、ＨＩＧＨからＬＯＷに切り替わり、ＰＷＭカウント値が演算値に到達すると、デッドタイムＴｄを挟んでＬＯＷからＨＩＧＨに切り替わる。
【0021】
電流センサＡ１は、電流検出抵抗やホール素子で構成され、接地と出力側インダクタＬｂとの間に流れる電流をインダクタ電流ＩＬｂとして直接検出してゼロ電流検出部１５に出力する。
【0022】
図３を参照すると、時刻ｔ１で第１ＰＷＭ信号がＬＯＷからＨＩＧＨに切り替わると、ドライバＤ１を介して、スイッチング素子Ｑ１はオフからオンに切り変わる。この際に、スイッチング素子Ｑ１のドレインとソース間には、インダクタ電流ＩＬａと、カップリングコンデンサＣｃを介してインダクタ電流ＩＬｂの合成電流が流れ、入力側インダクタＬａと出力側インダクタＬｂとを励磁する。なお、図３では、簡略化のためデッドタイムＴｄは省略されている。
【0023】
時刻ｔ２のタイミングで、第１ＰＷＭ信号がＨＩＧＨからＬＯＷに切り替わると、ドライバＤ１を介して、スイッチング素子Ｑ１がオンからオフに切り替わる。一方で、第２ＰＷＭ信号がＬＯＷからＨＩＧＨに切り替わると、ＰＷＭ出力制御部１６とドライバＤ２を介して、同期整流素子Ｑ２がオフからオンに切り替わる。これによって、入力側インダクタＬａと出力側インダクタＬｂに励磁されたエネルギーを出力コンデンサＣｏと出力負荷Ｒｏに供給する。
【0024】
ここで、第１の実施の形態では、入力側インダクタＬａと出力側インダクタＬｂとは、インダクタンスが同じ値に設定されている。これにより、インダクタ電流ＩＬｂがゼロになる時刻ｔ３のタイミングで、インダクタ電流ＩＬａもゼロになり、入力側インダクタＬａと出力側インダクタＬｂの回生がほぼ同時に完了する。すなわち、インダクタ電流ＩＬｂがゼロになるタイミングは、入力側インダクタＬａ及び出力側インダクタＬｂの回生期間の終了タイミングと一致する。
【0025】
ゼロ電流検出部１５は、電流センサＡ１によって検出されるインダクタ電流ＩＬｂがゼロになるタイミングを通知するゼロ電流検出信号をＰＷＭ出力制御部１６に出力する。第１の実施の形態において、ゼロ電流検出部１５は、インダクタ電流ＩＬｂがゼロになるタイミングでＨＩＧＨからＬＯＷに切り替わるゼロ電流検出信号をＰＷＭ出力制御部１６に出力する。
【0026】
ＰＷＭ出力制御部１６は、ゼロ電流検出信号に基づいて、インダクタ電流ＩＬｂがゼロになるタイミングで、ドライバＤ２を介して同期整流素子Ｑ２をオフ制御する第２ＰＷＭ制御信号を出力する。第１の実施の形態において、ＰＷＭ出力制御部１６は、第２ＰＷＭ信号とゼロ電圧検出信号のＡＮＤを取った第２ＰＷＭ制御信号を出力する。これにより、ゼロ電流検出信号がＨＩＧＨからＬＯＷに切り替わると、第２ＰＷＭ制御信号はＨＩＧＨからＬＯＷに切り替わり、同期整流素子Ｑ２が強制的にオフされる。
【0027】
時刻ｔ４以降、時刻ｔ１～ｔ３の動作を繰り返すことで、１か所の電流変化によって、入力側インダクタＬａ及び出力側インダクタＬｂの回生期間の終了タイミングを検出できるために、簡易な構成で高効率な電源を構成することができる。
【0028】
なお、第１の実施の形態では、インダクタ電流ＩＬｂの変化を正確に検出するため、電流センサＡ１を接地と出力側インダクタＬｂとの間に設け、グランド基準でインダクタ電流ＩＬｂを直接検出するように構成した。これに対して、グランド基準での検出に拘泥しない場合、電流センサＡ１の替わりに図１に一点鎖線で示す電流センサＢ１～Ｂ５のいずれか１個を設け、電流センサＢ１～Ｂ５によって検出された電流がゼロになるタイミングを回生期間の終了タイミングとして検出しても良い。
【0029】
（第２の実施の形態）
第２の実施の形態のＤＣ－ＤＣコンバータ２０は、図４を参照すると、ＤＣ－ＤＣコンバータ１０の電流センサＡ１、ＰＷＭ信号生成部１４及びゼロ電流検出部１５に代えて、ＰＷＭ信号生成部１４ａ及びゼロ電流間接検出部２１が設けられている。なお、図４において、出力側インダクタＬｂに直列に接続された抵抗Ｒｄｃｒは、出力側インダクタＬｂの直流抵抗成分であり、出力側インダクタＬｂは、等価的には抵抗Ｒｄｃｒが追加されたＬＲ回路とみなすことができる。
第２の実施の形態のＤＣ－ＤＣコンバータ２０は、図４を参照すると、ＤＣ－ＤＣコンバータ１０の電流センサＡ１、ＰＷＭ信号生成部１４及びゼロ電流検出部１５に代えて、ＰＷＭ信号生成部１４ａ及びゼロ電流間接検出部２１が設けられている。なお、図４において、出力側インダクタＬｂに直列に接続された抵抗Ｒｄｃｒは、出力側インダクタＬｂの直流抵抗成分であり、出力側インダクタＬｂは、等価的には抵抗Ｒｄｃｒが追加されたＬＲ回路とみなすことができる。
【0030】
ゼロ電流間接検出部２１は、図５を参照すると、抵抗Ｒ１と、センスコンデンサＣ１と、コンパレータＣｏｍｐ１と、ＳＲフリップフロップＦＦ１とで構成されている。抵抗Ｒ１とセンスコンデンサＣ１とは、直列に接続されてＲＣ回路を構成し、出力側インダクタＬｂと並列に接続されている。出力側インダクタＬｂと同期整流素子Ｑ２との接続点に抵抗Ｒ１の一方端が接続され、抵抗Ｒ１の他方端とセンスコンデンサＣ１の一方端とが接続され、センスコンデンサＣ１の他方端が接地と接続されている。
【0031】
ここで、抵抗Ｒ１の抵抗値Ｒと、センスコンデンサＣ１の容量Ｃとは、出力側インダクタＬｂのインダクタンスをＬ、出力側インダクタＬｂの直流抵抗成分の抵抗値をＲｄｃｒとすると、
Ｃ×Ｒ＝Ｌ÷Ｒｄｃｒ
の関係を満たすように設定されている。
Ｃ×Ｒ＝Ｌ÷Ｒｄｃｒ
の関係を満たすように設定されている。
【0032】
これにより、出力側インダクタＬｂの直流抵抗成分である抵抗Ｒｄｃｒの両端に発生する信号に相似した信号が、センスコンデンサＣ１の両端電圧ＶＣに発生する。出力側インダクタＬｂの直流抵抗成分である抵抗Ｒｄｃｒの両端に発生する電圧を検出することができれば、出力側インダクタＬｂの回生終了タイミングを容易に検出することができるが、実際には直接検出することはできない。そこで、抵抗Ｒｄｃｒの両端に発生する電圧と相似するセンスコンデンサＣ１の両端電圧ＶＣをコンパレータＣｏｍｐ１で検出することによって、出力側インダクタＬｂの回生完了タイミングを間接的に検出する。
【0033】
コンパレータＣｏｍｐ１は、非反転入力端子が抵抗Ｒ１とセンスコンデンサＣ１との接続点に、反転入力端子が接地に、出力端子がＳＲフリップフロップＦＦ１のセット端子にそれぞれ接続されている。
【0034】
ＳＲフリップフロップＦＦ１のリセット端子には、ＰＷＭ信号生成部１４ａが入力され、ＳＲフリップフロップＦＦ１の反転出力端子からの出力がＰＷＭ出力制御部１６に供給されるゼロ電流検出信号となる。
【0035】
図６を参照すると、時刻ｔ１で第１ＰＷＭ信号がＬＯＷからＨＩＧＨに切り替わると、ドライバＤ１を介して、スイッチング素子Ｑ１はオフからオンに切り変わる。この際に、スイッチング素子Ｑ１のドレインとソース間には、インダクタ電流ＩＬａと、カップリングコンデンサＣｃを介してインダクタ電流ＩＬｂの合成電流が流れ、入力側インダクタＬａと出力側インダクタＬｂとを励磁する。この際に、出力側インダクタＬｂの電圧ＶＬには、－Ｖｉが発生し、これによってゼロ電流間接検出部２１内のセンスコンデンサＣ１の両端電圧ＶＣを負電圧側に充電する。なお、図３では、簡略化のためデッドタイムＴｄは省略されている。
【0036】
時刻ｔ２のタイミングで、第１ＰＷＭ信号がＨＩＧＨからＬＯＷに切り替わると、ドライバＤ１を介して、スイッチング素子Ｑ１がオンからオフに切り替わる。一方で、第２ＰＷＭ信号がＬＯＷからＨＩＧＨに切り替わると、ＰＷＭ出力制御部１６とドライバＤ２を介して、同期整流素子Ｑ２がオフからオンに切り替わる。これによって、入力側インダクタＬａと出力側インダクタＬｂに励磁されたエネルギーを出力コンデンサＣｏと出力負荷Ｒｏに供給する。この際に、出力側インダクタＬｂの電圧ＶＬには、Ｖｏが発生し、これによってゼロ電流間接検出部２１内のセンスコンデンサＣ１の両端電圧ＶＣは放電される。
【0037】
ここで、第２の実施の形態でも、入力側インダクタＬａと出力側インダクタＬｂとは、インダクタンスが同じ値に設定されている。これにより、インダクタ電流ＩＬｂがゼロになる時刻ｔ３のタイミングで、インダクタ電流ＩＬａもゼロになり、入力側インダクタＬａと出力側インダクタＬｂの回生がほぼ同時に完了して、センスコンデンサＣ１の両端電圧ＶＣがゼロボルトに達する。すなわち、インダクタ電流ＩＬｂがゼロになるタイミングは、入力側インダクタＬａ及び出力側インダクタＬｂの回生期間の終了タイミングと一致する。
【0038】
センスコンデンサＣ１の両端電圧ＶＣがゼロボルトに達すると、コンパレータＣｏｍｐ１の出力がＬＯＷからＨＩＧＨに切り替わり、ＳＲフリップフロップＦＦ１はセット状態となる。このために、ゼロ電流検出信号はＨＩＧＨからＬＯＷに切り替わる。
【0039】
ＰＷＭ出力制御部１６は、ゼロ電流検出信号に基づいて、インダクタ電流ＩＬｂがゼロになるタイミングで、ドライバＤ２を介して同期整流素子Ｑ２をオフ制御する第２ＰＷＭ制御信号を出力する。第２の実施の形態において、ＰＷＭ出力制御部１６は、第２ＰＷＭ信号とゼロ電圧検出信号のＡＮＤを取った第２ＰＷＭ制御信号を出力する。これにより、ゼロ電流検出信号がＨＩＧＨからＬＯＷに切り替わると、第２ＰＷＭ制御信号はＨＩＧＨからＬＯＷに切り替わり、同期整流素子Ｑ２が強制的にオフされる。
【0040】
ＰＷＭ信号生成部１４ａは、第１の実施の形態の機能に加え、カウント値が最大値に達すると、リセット信号をゼロ電流間接検出部２１に出力する。時刻ｔ４の第２ＰＷＭ信号がＨＩＧＨからＬＯＷに切り替わるタイミングで、リセット信号をゼロ電流間接検出部２１に出力されると、ＳＲフリップフロップＦＦ１はリセットされ、ゼロ電流検出信号はＬＯＷからＨＩＧＨに切り替わる。
【0041】
時刻ｔ１～ｔ４の動作を繰り返すことで、電流検出抵抗を使うことなく検出した１か所の電流変化によって、入力側インダクタＬａ及び出力側インダクタＬｂの回生期間の終了タイミングを検出できるために、より簡易な構成で高効率な電源を構成することができる。
【0042】
なお、第２の実施の形態では、ゼロ電流間接検出部２１によって出力側インダクタＬｂのインダクタ電流ＩＬｂがゼロになるタイミングを検出したが、ゼロ電流間接検出部２１を入力側インダクタＬａと並列に接続し、入力側インダクタＬａのインダクタ電流ＩＬａがゼロになるタイミングを検出しても一定の効果を得ることができる。
【0043】
（第３の実施の形態）
第３の実施の形態のＤＣ－ＤＣコンバータ３０は、図７を参照すると、ＤＣ－ＤＣコンバータ２０の構成に加えて、ゼロ電流期間計測部３１が設けられている。
第３の実施の形態のＤＣ－ＤＣコンバータ３０は、図７を参照すると、ＤＣ－ＤＣコンバータ２０の構成に加えて、ゼロ電流期間計測部３１が設けられている。
【0044】
ゼロ電流期間計測部３１は、出力側インダクタＬｂの回生が完了してから、次の周期が始まるまでの期間、すなわちゼロ電流検出信号によって同期整流素子Ｑ２がオフされる期間をゼロ電流期間Ｔｚとして計測し、ゼロ電流期間Ｔｚに応じてＰＷＭ信号生成部１４のカウンタ最大値の制御を行う。ゼロ電流期間計測部３１は、ゼロ電流期間Ｔｚが短くなるほど、カウンタ最大値を小さい値に設定し、ゼロ電流期間Ｔｚが長くなるほど、カウンタ最大値を大きな値に設定する。
【0045】
図８を参照すると、第１ＰＷＭ信号及び第２ＰＷＭ信号のスイッチング周期ＴｓがＴｓ０で一定である場合、出力負荷Ｒｏの出力負荷電流Ｉｏの値が小さくなると、スイッチング素子Ｑ１のオンＤＵＴＹが小さくなる。従って、ゼロ電流期間Ｔｚは、出力負荷Ｒｏの出力負荷電流Ｉｏの値が小さくなるほど、図８に示すＴｚ０からＴｚ１のように長くなる。
【0046】
そこで、ゼロ電流期間計測部３１は、図９に示すように、ゼロ電流期間Ｔｚが長くなるほど、カウンタ最大値を大きな値に設定することで、スイッチング周期Ｔｓを延ばす。なお、ＰＷＭ信号生成部１４のカウンタ最大値が変化すると、出力電圧Ｖｏを一定に保つように、ＡＤコンバータ１１、減算器１２、フィルタ演算部１３を介してスイッチング素子Ｑ１のオンＤＵＴＹが広がる方向にフィードバック制御されるため、ゼロ電流期間Ｔｚ２及びスイッチング周期Ｔｓ１は一定値に収束する。
【0047】
これによって、軽負荷になるほど、スイッチング周波数を低下することでスイッチング損失を低減し、第２実施の形態よりも軽負荷効率を改善することができる。
【0048】
また、ＰＷＭ信号生成部１４のカウンタ最大値に上限を設けることで、スイッチング周波数が可聴周波数（２０ｋＨｚ以下）に低下するのを防止すると好適である。これにより、出力コンデンサＣｏの音鳴りを防止することができる。
【0049】
以上説明したように、本実施の形態は、入力直流電源ＶｉとカップリングコンデンサＣｃの第１端子との間に接続された入力側インダクタＬａと、カップリングコンデンサＣｃの第２端子と接地との間に接続された出力側インダクタＬｂと、カップリングコンデンサＣｃの第１端子と接地との間に接続されたスイッチング素子Ｑ１と、カップリングコンデンサＣｃの第２端子と出力端子Ｖｏとの間に接続された同期整流素子Ｑ２と、を備えた同期整流型ＳＥＰＩＣ回路で構成されたＤＣ－ＤＣコンバータ１０であって、入力側インダクタＬａと出力側インダクタＬｂのインダクタンスが同じ値に設定され、入力側インダクタＬａ及び出力側インダクタＬｂに流れる回生電流の終了を検出してゼロ電流検出信号を出力するゼロ電流検出部１５と、ゼロ電流検出信号に応じて、回生電流の終了を検出した時点から次のスイッチング周期Ｔｓが開始されるまで、同期整流素子Ｑ２をオフ制御するＰＷＭ出力制御部１６とを備える。
この構成により、入力側インダクタＬａと出力側インダクタＬｂのインダクタンスが同じ値に設定されているため、回生期間の終了タイミングを簡易な構成によって検出することができる。すなわち、１か所の電流変化によって回生期間の終了タイミングを検出できるため、電流検出に必要な素子を削減でき、損失を大幅に改善させることができる。
この構成により、入力側インダクタＬａと出力側インダクタＬｂのインダクタンスが同じ値に設定されているため、回生期間の終了タイミングを簡易な構成によって検出することができる。すなわち、１か所の電流変化によって回生期間の終了タイミングを検出できるため、電流検出に必要な素子を削減でき、損失を大幅に改善させることができる。
【0050】
さらに、本実施の形態は、入力側インダクタＬａとカップリングコンデンサＣｃの第１端子との間、出力側インダクタＬｂと接地との間、カップリングコンデンサＣｃの第２端子と同期整流素子Ｑ２との間、もしくは同期整流素子Ｑ２と出力端子Ｖｏとの間のいずれか一カ所で直接電流を検出する電流検出回路として電流センサＡ１、Ｂ１～Ｂ５のいずれかを具備し、ゼロ電流検出部１５は、電流センサＡ１、Ｂ１～Ｂ５のいずれかの検出結果のみを用いて入力側インダクタＬａ及び出力側インダクタＬｂに流れる回生電流の終了を検出する。
【0051】
さらに、本実施の形態は、ＤＣ－ＤＣコンバータ２０であって、検出用インダクタである出力側インダクタＬｂ（もしくは入力側インダクタＬａ）と並列に設けられ、出力側インダクタＬｂの直流抵抗成分の両端に発生する電圧を間接的に検出することで、出力側インダクタＬｂに流れる回生電流の終了を検出するゼロ電流間接検出部２１を備える。
この構成により、出力側インダクタＬｂに発生する交流電圧の振幅とＤＵＴＹ比から、出力側インダクタＬｂの回生終了タイミングを間接的に検出するために損失が発生せず、よりも高効率を実現できる。
この構成により、出力側インダクタＬｂに発生する交流電圧の振幅とＤＵＴＹ比から、出力側インダクタＬｂの回生終了タイミングを間接的に検出するために損失が発生せず、よりも高効率を実現できる。
【0052】
さらに、本実施の形態において、ゼロ電流間接検出部２１は、出力側インダクタＬｂと並列に接続された抵抗Ｒ１とセンスコンデンサＣ１とからなるＲＣ回路を備え、抵抗Ｒ１の抵抗値ＲとセンスコンデンサＣ１の容量Ｃとを乗算した値が、出力側インダクタＬｂのインダクタンスＬを出力側インダクタＬｂの直流抵抗成分の抵抗値Ｒｄｃｒで除算した値と等しくなるように設定され、センスコンデンサＣ１の両端電圧によって、出力側インダクタＬｂに流れる回生電流の終了を検出する。
この構成により、出力側インダクタＬｂの直流抵抗成分である抵抗Ｒｄｃｒの両端に発生する信号に相似した信号を、センスコンデンサＣ１の両端電圧ＶＣに発生させることができる。
この構成により、出力側インダクタＬｂの直流抵抗成分である抵抗Ｒｄｃｒの両端に発生する信号に相似した信号を、センスコンデンサＣ１の両端電圧ＶＣに発生させることができる。
【0053】
さらに、本実施の形態は、ＤＣ－ＤＣコンバータ３０であって、ＰＷＭ出力制御部１６が同期整流素子Ｑ２をオフ制御するゼロ電流期間Ｔｚを計測し、ゼロ電流期間Ｔｚが長くなるほど、スイッチング素子Ｑ１及び同期整流素子Ｑ２のスイッチング周波数を低下させるゼロ電流期間計測部３１を備える。
この構成により、出力側インダクタＬｂに発生する交流電圧の振幅とＤＵＴＹ比から、出力側インダクタＬｂの回生終了タイミングを間接的に検出し、回生終了から次の周期の開始までの期間を計測する。この期間に応じてスイッチング周波数を制御し、軽負荷になるほどスイッチング周波数を低く制御することで、軽負荷の効率を改善できる。
この構成により、出力側インダクタＬｂに発生する交流電圧の振幅とＤＵＴＹ比から、出力側インダクタＬｂの回生終了タイミングを間接的に検出し、回生終了から次の周期の開始までの期間を計測する。この期間に応じてスイッチング周波数を制御し、軽負荷になるほどスイッチング周波数を低く制御することで、軽負荷の効率を改善できる。
【0054】
なお、上記のように本発明の各実施形態及び各実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは、当業者には、容易に理解できるであろう。従って、このような変形例は、全て本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、給電装置及び送電コイルの構成、動作も本発明の各実施形態及び各実施例で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【0055】
１０、２０、３０ ＤＣ－ＤＣコンバータ
１１ ＡＤコンバータ
１２ 減算器
１３ フィルタ演算部
１４、１４ａ ＰＷＭ信号生成部
１５ ゼロ電流検出部
１６ ＰＷＭ出力制御部
２１ ゼロ電流間接検出部
３１ ゼロ電流期間計測部
Ａ１、Ｂ１～Ｂ５ 電流センサ
Ｃ１ センスコンデンサ
Ｃｃ カップリングコンデンサ
Ｃｏ 出力コンデンサ
Ｃｏｍｐ１ コンパレータ
Ｄ１、Ｄ２ ドライバ
ＦＦ１ ＳＲフリップフロップ
Ｌａ 入力側インダクタ
Ｌｂ 出力側インダクタ
Ｑ１ スイッチング素子
Ｑ２ 同期整流素子
Ｒ１ 抵抗
Ｒｏ 出力負荷
Ｖｉ 入力直流電源
１１ ＡＤコンバータ
１２ 減算器
１３ フィルタ演算部
１４、１４ａ ＰＷＭ信号生成部
１５ ゼロ電流検出部
１６ ＰＷＭ出力制御部
２１ ゼロ電流間接検出部
３１ ゼロ電流期間計測部
Ａ１、Ｂ１～Ｂ５ 電流センサ
Ｃ１ センスコンデンサ
Ｃｃ カップリングコンデンサ
Ｃｏ 出力コンデンサ
Ｃｏｍｐ１ コンパレータ
Ｄ１、Ｄ２ ドライバ
ＦＦ１ ＳＲフリップフロップ
Ｌａ 入力側インダクタ
Ｌｂ 出力側インダクタ
Ｑ１ スイッチング素子
Ｑ２ 同期整流素子
Ｒ１ 抵抗
Ｒｏ 出力負荷
Ｖｉ 入力直流電源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】