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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-08-07
(45)【発行日】2023-08-16
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 29/78 20060101AFI20230808BHJP
   H01L 29/12 20060101ALI20230808BHJP
   H01L 29/06 20060101ALI20230808BHJP
   H01L 21/28 20060101ALI20230808BHJP
   H01L 29/417 20060101ALI20230808BHJP
【FI】
H01L29/78 652M
H01L29/78 652T
H01L29/78 653A
H01L29/78 652C
H01L29/78 652E
H01L29/78 652D
H01L29/78 652P
H01L29/06 301V
H01L29/06 301G
H01L21/28 301B
H01L29/50 M
【請求項の数】 8
(21)【出願番号】P 2020095131
(22)【出願日】2020-05-29
(65)【公開番号】P2021190577
(43)【公開日】2021-12-13
【審査請求日】2022-03-24
(73)【特許権者】
【識別番号】000241463
【氏名又は名称】豊田合成株式会社
(74)【代理人】
【識別番号】110000648
【氏名又は名称】弁理士法人あいち国際特許事務所
(74)【代理人】
【識別番号】100087723
【弁理士】
【氏名又は名称】藤谷 修
(74)【代理人】
【識別番号】100165962
【弁理士】
【氏名又は名称】一色 昭則
(74)【代理人】
【識別番号】100206357
【弁理士】
【氏名又は名称】角谷 智広
(72)【発明者】
【氏名】岡 徹
(72)【発明者】
【氏名】伊奈 務
【審査官】石塚 健太郎
(56)【参考文献】
【文献】特開2012-084739(JP,A)
【文献】国際公開第2019/098295(WO,A1)
【文献】特開2018-186246(JP,A)
【文献】特開2017-059600(JP,A)
【文献】特開2020-057636(JP,A)
【文献】特開2017-152488(JP,A)
【文献】特開2019-062160(JP,A)
【文献】特開2015-056486(JP,A)
【文献】特開2020-031132(JP,A)
【文献】特開2009-117820(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/78
H01L 29/12
H01L 29/06
H01L 21/28
H01L 29/417
(57)【特許請求の範囲】
【請求項1】
第1n層、p層、第2n層が順に積層されたIII 族窒化物半導体または酸化ガリウム系半導体からなる半導体層と、前記第2n層表面から前記p層にまで達する溝であるリセスと、前記リセス底面に露出する前記p層上に接して設けられたボディ電極と、を有したトランジスタである半導体装置において、
前記p層は、第1p層と、前記第1p層上に設けられ、前記第1p層よりもアクセプタ濃度が高い第2p層と、を有し、
前記リセスは、前記第2p層に達する深さであり、
前記ボディ電極は、前記リセス底面に露出する前記第2p層に接し
前記p層は、前記第1n層上に接して位置する第3p層をさらに有し、
前記第3p層のアクセプタ濃度は、前記第1p層のアクセプタ濃度よりも高く、前記第2p層のアクセプタ濃度以下である、
ことを特徴とする半導体装置。
【請求項2】
前記第2p層の厚さは、0.05μm以上0.2μm以下である、ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2p層のアクセプタ濃度は、1×1019/cm3 以上1×1020/cm3 以下である、ことを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項4】
前記リセスの深さは、そのリセスが形成された領域における前記第2p層の厚さが0.05μm以上となるように設定されている、ことを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置。
【請求項5】
前記第1p層のアクセプタ濃度は、6×1018/cm3 以下である、ことを特徴とする請求項1から請求項4までのいずれか1項に記載の半導体装置。
【請求項6】
前記第3p層の厚さは、0.1μm以上0.2μm以下である、ことを特徴とする請求項1から請求項5までのいずれか1項に記載の半導体装置。
【請求項7】
前記第2p層は前記p層の最上層である、ことを特徴とする請求項1から請求項6までのいずれか1項に記載の半導体装置。
【請求項8】
トレンチゲート構造の縦型である、ことを特徴とする請求項1から請求項7までのいずれか1項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、III 族窒化物半導体または酸化ガリウム系半導体からなる半導体装置に関するものである。
【背景技術】
【0002】
電界効果トランジスタ(FET)においては、ボディ層に接続するボディ電極を設けることが知られている。GaNでは、イオン注入によるp型領域の形成方法が十分には確立されておらず困難である。そのため、GaN系のFETでは、一般的にp型領域をエピタキシャル成長による層構造にて形成している。そして、p-GaNからなるボディ層上のn-GaN層を貫通してボディ層に達する溝(リセス)をドライエッチングにより形成し、そのリセス底面に接するボディ電極を設けている(特許文献1参照)。Ga2 3 についてもイオン注入によるp型領域の形成が困難であり、同様の構造をとる必要がある。
【先行技術文献】
【特許文献】
【0003】
【文献】特開2009-117820号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ドライエッチングでリセスを形成すると、エッチングで露出したボディ層の表面にエッチングダメージが入る。エッチングダメージは表面のアクセプタ濃度を低下させる。そのため、ボディ電極との接触抵抗が高くなってしまう問題があった。ボディ電極との接触抵抗が高くなると、オフ動作時にチャネルとドリフト層の界面に高い電圧が印加された際に、その界面近傍で発生したホールのボディ電極からの引き抜きが十分に行われず、アバランシェ耐量が低下するという問題があった。
【0005】
ボディ層のアクセプタ濃度を高くすることで、エッチングダメージによりアクセプタ濃度が減っても十分なアクセプタが残るようにすることは可能であるが、ボディ層のアクセプタ濃度を高くするとチャネルの移動度が低下し、チャネル抵抗が大きくなる、すなわちオン抵抗が大きくなるという問題があった。
【0006】
そこで本発明の目的は、オン抵抗の増加を抑制しつつボディ電極の接触抵抗を低減することである。
【課題を解決するための手段】
【0007】
本発明は、第1n層、p層、第2n層が順に積層されたIII 族窒化物半導体または酸化ガリウム系半導体からなる半導体層と、第2n層表面からp層にまで達する溝であるリセスと、リセス底面に露出するp層上に接して設けられたボディ電極と、を有したトランジスタである半導体装置において、
p層は、第1p層と、第1p層上に設けられ、第1p層よりもアクセプタ濃度が高い第2p層と、を有し、リセスは、第2p層に達する深さであり、ボディ電極は、リセス底面に露出する第2p層に接しp層は、第1n層上に接して位置する第3p層をさらに有し、第3p層のアクセプタ濃度は、第1p層のアクセプタ濃度よりも高く、第2p層のアクセプタ濃度以下である、ことを特徴とする半導体装置である。
【0008】
第2p層の厚さは、0.05μm以上0.2μm以下とすることが好ましい。また、第2p層のアクセプタ濃度は、1×1019/cm3 以上1×1020/cm3 以下とすることが好ましい。
【0009】
リセスの深さは、そのリセスが形成された領域における第2p層132の厚さが0.05μm以上となるように設定されていることが好ましい。
【0010】
第1p層のアクセプタ濃度は、6×1018/cm3 以下であることが好ましい。
【0011】
3p層の厚さは、0.1μm以上0.2μm以下であることが好ましい。
【0012】
第2p層はp層の最上層であってもよい。
【0013】
本発明はトレンチゲート構造の縦型の半導体装置に好適である。
【発明の効果】
【0014】
本発明では、p層を第1p層と第2p層とを有する構成とし、第2p層のアクセプタ濃度を第1p層よりも高くしているので、オン抵抗の増加を抑制しつつ、ボディ電極の接触抵抗を低減することができる。
【図面の簡単な説明】
【0015】
図1】実施例1の半導体装置の構成を示した図。
図2】実施例1の半導体装置の製造工程を示した図。
図3】実施例2の半導体装置の構成を示した図。
【発明を実施するための形態】
【0016】
以下、本発明の具体的な実施例について、図を参照に説明するが、本発明は実施例に限定されるものではない。
【実施例1】
【0017】
図1は、実施例1の半導体装置の構成を示した図である。図1のように、実施例1の半導体装置は、トレンチゲート構造の縦型MISFETであり、基板110と、第1n層120と、p層130と、第2n層140と、トレンチT1と、リセスR1と、ゲート絶縁膜F1と、ゲート電極G1と、ソース電極S1と、ボディ電極B1と、ドレイン電極D1と、を有している。
【0018】
基板110は、c面を主面とするSiドープのn-GaNからなる平板状の基板である。基板110の厚さは、たとえば300μm、Si濃度は、たとえば1×1018/cm3 である。n-GaN以外にも、導電性を有しIII 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ZnO、Siなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにGaN基板を用いることが望ましい。また、実施例1ではn型不純物としてSiを用いているが、Si以外を用いてもよい。たとえばGe、Oなどを用いることができる。
【0019】
第1n層120は、基板110上に積層されたSiドープのn-GaN層である。第1n層120の厚さは、たとえば10μm、Si濃度は、たとえば8×1015/cm3 である。
【0020】
p層130は、第1n層120上に積層され、p型不純物となるアクセプタとしてMgがドープされたp-GaN層である。p層130は、第1p層131、第2p層132が順に積層された2層の構造である。なお、実施例1ではp型不純物としてMgを用いているが、Mg以外を用いてもよい。たとえばBe、Znなどを用いることができる。
【0021】
第1p層131は、第2p層132よりもMg濃度が低い層である。第1p層131の厚さは、たとえば0.55μm、Mg濃度は、たとえば2×1018/cm3 である。p層130を構成する複数の層のうち、ボディ電極B1と接しない層である第1p層131のMg濃度を低くすることにより、チャネルの移動度低減を抑制することができ、オン抵抗の増加を抑制することができる。
【0022】
第1p層131のMg濃度は、6×1018/cm3 以下とすることが好ましい。6×1018/cm3 以下とすることによりチャネルの移動度低減を抑制することができ、オン抵抗を低減することができる。
【0023】
第2p層132は、第1p層131よりもMg濃度が高い層である。第2p層132は、p層130とボディ電極B1との接触抵抗を低減するために設けた層である。第2p層132の厚さは、たとえば0.15μm、Mg濃度は、たとえば1×1019/cm3 である。
【0024】
p層130を第1p層131、第2p層132の2層構成とする理由の詳細は次の通りである。
【0025】
p層130を構成する2層のうち、ボディ電極B1と接する層である第2p層132のMg濃度を高くすることで、ボディ電極B1の接触抵抗の低減を図っている。接触抵抗が低くなると、p層130に発生するホールを効率的に引き抜くことができ、アバランシェ耐圧の向上を図ることができる。
【0026】
また、p層130のうちMg濃度を高くするのは、ボディ電極B1が接する第2p層132だけであり、ボディ電極B1と接しない第1p層131は第2p層132よりもMg濃度を低くしているので、チャネルの移動度低減を抑制することができ、オン抵抗の増加を抑制することができる。
【0027】
また、トレンチゲート構造のMISFETでは、トレンチT1をドライエッチングにより形成するため、トレンチT1の側面に露出したp層130表面にエッチングダメージが生じ、しきい値電圧が設計よりも低くなるが、Mg濃度の高い第2p層132を設けることによりしきい値電圧を高めることができる。
【0028】
第2p層132のMg濃度は1×1019/cm3 以上1×1020/cm3 以下とすることが好ましい。1×1019/cm3 以上とすることにより、リセスR1の形成により第2p層132にエッチングダメージが入ったとしても、十分なアクセプタ濃度を得ることができる。また、1×1020/cm3 以下とすることにより、第2p層132上に形成される第2n層140の結晶品質の劣化や電子濃度の低下を抑制することができる。
【0029】
第2p層132の厚さは、0.05μm以上0.2μm以下とすることが好ましい。0.05μm以上とすることにより、リセスR1の形成により第2p層132にエッチングダメージが入ったとしても、十分なアクセプタ濃度を得ることができる。また、0.2μm以下とすることにより、第2p層132上に形成される第2n層140の結晶品質の劣化や電子濃度の低下を抑制することができる。
【0030】
第2n層140は、p層130上に積層されたSiドープのn-GaN層である。第2n層140の厚さは、たとえば0.2μm、Si濃度は、たとえば3×1018/cm3 である。
【0031】
トレンチT1は、第2n層140表面の所定位置に形成された溝であり、第2n層140およびp層130を貫通して第1n層120に達する深さである。トレンチT1の底面には第1n層120が露出し、トレンチT1の側面には第1n層120、p層130、第2n層140が露出する。このトレンチT1の側面に露出するp層130の側面が、実施例1のFETのチャネルとして動作する領域である。
【0032】
ゲート絶縁膜F1は、トレンチT1の底面、側面、第2n層140表面(ソース電極S1の形成領域は除く)にわたって連続して膜状に設けられている。ゲート絶縁膜F1は、SiO2 からなる。ゲート絶縁膜F1の厚さは、たとえば80nmである。
【0033】
なお、ゲート絶縁膜F1はSiO2 に限らず、Al2 3 、HfO2 、ZrO2 、ZrON、などを用いることもできる。また単層である必要もなく、複数の層で構成されていてもよい。たとえば、SiO2 /Al2 3 、SiO2 /Al2 3 /ZrON、などを用いることができる。ここで「/」は積層を意味し、A/BはA、Bの順に積層された構造であることを意味する。以下材料の説明において同様である。
【0034】
ゲート電極G1は、ゲート絶縁膜F1を介して、トレンチT1の底面、側面、トレンチT1の上面に連続して膜状に設けられている。ゲート電極G1は、TiNからなる。
【0035】
リセスR1は、第2n層140表面の所定位置に設けられた溝であり、第2n層140を貫通して第2p層132に達する深さであり、第1p層131までは達していない。リセスR1の底面には第2p層132が露出し、側面には第2p層132、第2n層140が露出する。リセスR1はドライエッチングにより形成されているため、リセスR1底面にはエッチングダメージが生じている。
【0036】
リセスR1の深さは、その底面に第2p層132が露出し、第1p層131が露出しない深さであれば任意であるが、リセスR1底面から第2p層132と第1p層131との界面までの厚さH(すなわちリセスR1により第2p層132が露出する領域における第2p層132の厚さ)が0.05μm以上となるようにリセスR1の深さを設定することが好ましい。このようにリセスR1の深さを設定することにより、ボディ電極B1とp層130との接触抵抗を十分に低減することができる。
【0037】
ボディ電極B1は、リセスR1の底面に設けられていて、リセスR1底面に露出する第2p層132に接している。ボディ電極B1は、Niからなる。リセスR1底面にはエッチングダメージが存在するためにリセスR1底面のアクセプタ濃度が低下しているが、そのエッチングダメージを受ける第2p層132のMg濃度を第1p層131よりも高くしているため、ボディ電極B1とp層130の接触抵抗を低減することができる。
【0038】
ソース電極S1は、ボディ電極B1上、第2n層140上にわたって連続的に設けられている。ソース電極S1は、Ti/Alからなる。
【0039】
ドレイン電極D1は、基板110の裏面に設けられている。ドレイン電極D1は、ソース電極S1と同一材料であり、Ti/Alからなる。
【0040】
以上、実施例1の半導体装置では、p層130を第1p層131と第2p層132の2層構造とし、ボディ電極B1と接する第2p層132のMg濃度を第1p層131よりも高くしている。これにより、p層130とボディ電極B1との接触抵抗を低減することができる。また、p層130のうちボディ電極B1と接触しない領域である第1p層131は、第2p層132よりもMg濃度を低くしている。これにより、チャネルの移動度低下を抑制することができ、オン抵抗の増加を抑制することができる。このように、実施例1のp層130の構造によれば、オン抵抗の増加を抑えつつ、ボディ電極B1の接触抵抗を低減することができる。
【0041】
次に、実施例1の半導体装置の製造方法について、図2を参照に説明する。
【0042】
まず、基板110上に、MOCVD法によって、第1n層120、第1p層131、第2p層132、第2n層140を順に積層することで形成する(図2(a)参照)。MOCVD法において、窒素源は、アンモニア、Ga源は、トリメチルガリウム(Ga(CH3 3 :TMG)、n型ドーパントガスは、シラン(SiH4 )、p型ドーパントガスは、シクロペンタジエニルマグネシウム(Mg(C5 5 2 :CP2 Mg)である。キャリアガスは水素である。MOCVD法以外の結晶成長方法を用いてもよく、たとえばMBE、CBEなどの方法を用いることができる。
【0043】
次に、第2n層140表面の所定位置をドライエッチングすることで、トレンチT1およびリセスR1を形成する(図2(b)参照)。トレンチT1の形成後にリセスR1を形成してもよいし、リセスR1の形成後にトレンチT1を形成してもよい。ドライエッチングには、塩素系ガスを用いる。たとえば、Cl2 、SiCl4 、BCl3 である。また、ドライエッチングは、ICPエッチングなど任意の方式を用いることができる。このドライエッチングにより、トレンチT1、リセスR1の側面および底面にはエッチングダメージが生じる。GaNはイオン注入によるp型領域の形成方法が十分には確立しておらず、p層130に接するボディ電極B1を形成するためにはリセスR1を形成してp層130を露出させる必要がある。
【0044】
トレンチT1、リセスR1の形成後、側面をウェットエッチングしてドライエッチングによるダメージ層を除去してもよい。ウェットエッチング溶液には、TMAH(水酸化テトラメチルアンモニウム)、NaOH(水酸化ナトリウム)、KOH(水酸化カリウム)、H3 PO4 (リン酸)などを用いることができる。なお、トレンチT1、リセスR1の底面はGaNのc面であるためほとんどエッチングされず、ダメージ層は十分に除去されず、エッチングダメージが残存する。
【0045】
次に、窒素雰囲気で加熱することにより、p層130のp型化を行う。リセスR1の底面やトレンチT1の側面に露出したp層130から効率的に水素が抜け出すため、p層130中のMgの活性化を効率的に行うことができる。
【0046】
次に、トレンチT1の底面、側面、および第2n層140表面に連続して、ALD法によってSiO2 からなるゲート絶縁膜F1を形成する(図2(c)参照)。ALD法を用いることで、トレンチT1による段差があっても均一な厚さに形成することができる。なお、実施例1では段差被覆性の高さからALD法を用いてゲート絶縁膜F1を形成しているが、スパッタやCVD法などによって形成してもよい。
【0047】
次に、リフトオフ法を用いてリセスR1底面にボディ電極B1を形成する(図2(d)参照)。ここで、リセスR1をドライエッチングにより形成しているので、リセスR1底面にエッチングダメージが生じる。このエッチングダメージによりリセスR1底面のアクセプタ濃度は低下する。しかし、そのエッチングダメージを受ける第2p層132のMg濃度を第1p層131よりも高くしているため、アクセプタ濃度の低下を補うことができ、ボディ電極B1とp層130の接触抵抗を低減することができる。
【0048】
次に、リフトオフ法を用いて、ソース電極S1、ゲート電極G1を形成し、さらに基板110裏面全面にドレイン電極D1を形成する。以上によって、図1に示す実施例1の半導体装置が製造される。
【実施例2】
【0049】
図3は実施例2の半導体装置の構成を示した図である。実施例2の半導体装置は、実施例1において第1n層120と第1p層131の間に第3p層231をさらに設けた構造である。つまり、p層130を、第3p層231、第1p層131、第2p層132の順に積層させた3層構造のp層230に置き換えたものである。他の構成は実施例1と同様である。
【0050】
第3p層231のMg濃度は、第1p層131のMg濃度よりも高く、第2p層132のMg濃度以下とする。第1p層131のMg濃度よりも高くすることで、p層230への空乏層の広がりを小さくすることができ、ゲート絶縁膜F1の劣化を抑制することができる。また、第2p層132のMg濃度以下とすることで、チャネル抵抗の増加、オン抵抗の増加を抑制することができる。第3p層231の厚さは、たとえば0.1μm、Mg濃度は、たとえば6×1018/cm3 である。
【0051】
第3p層231の厚さは、0.1μm以上0.2μm以下とすることが好ましい。この範囲であれば、ゲート絶縁膜F1の劣化抑制とオン抵抗の増加抑制とをより効果的に両立させることができる。
【0052】
(変形例)
実施例1はp層を2層構造、実施例2は3層構造としているが、本発明は2層以上の構成であれば任意の層数でよい。また、実施例1、2では、p層を構成する複数の層のうち、最もMg濃度が高い第2p層132を最上層としているが、最上層でなくともよい。ただし、リセスR1形成の容易さなどの点から第2p層132を最上層とすることが好ましい。
【0053】
実施例1、2は縦型トレンチゲート構造のFETであるが、ボディ電極を有するFETであれば任意の構造の半導体装置に適用することができる。たとえば、横型のFETやプレーナ型のFETに対しても適用することができる。
【0054】
実施例1、2はGaNからなる半導体装置であるが、本発明はGaNに限らず、III 族窒化物半導体からなる半導体装置に適用することができる。また、本発明は酸化ガリウム系半導体からなる半導体装置にも適用することができる。酸化ガリウム系半導体は、酸化ガリウム(Ga2 3 )、あるいは酸化ガリウムのGaサイトの一部をAl、In、などに置き換えた酸化物半導体である。III 族酸化物半導体や酸化ガリウム系半導体は、イオン注入によるp型領域の形成が困難であり、リセスR1によってp層130を露出させる構成を取る必要があるため、本発明が好適である。
【0055】
実施例1、2において、素子動作領域はイオン注入によるp型領域は存在しないが、終端領域にはイオン注入によるp型領域が存在していてもかまわない。
【0056】
実施例は電界効果トランジスタ(FET)で説明したが、本発明はIGBTなどトレンチ型の絶縁ゲート構造を有するトランジスタでも同様に実施できる。
【産業上の利用可能性】
【0057】
本発明の半導体装置は、パワーデバイスとして利用することができる。
【符号の説明】
【0058】
110:基板
120:第1n層
130:p層
131:第1p層
132:第2p層
140:第2n層
F1:ゲート絶縁膜
G1:ゲート電極
S1:ソース電極
B1:ボディ電極
D1:ドレイン電極
T1:トレンチ
R1:リセス
図1
図2
図3