IP Force 特許公報掲載プロジェクト 2022.1.31 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ イリディア・インコーポレイテッドの特許一覧

特許7329876ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法
<>
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図1
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図2
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図3
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図4
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図5
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図6
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図7
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図8
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図9
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図10
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図11
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図12
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図13
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図14
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図15
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図16
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図17
  • 特許-ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法 図18
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-08-10
(45)【発行日】2023-08-21
(54)【発明の名称】ポリマーに記憶されたデータの書込みおよび読出しのための改善されたシステムおよび方法
(51)【国際特許分類】
   G11C 13/00 20060101AFI20230814BHJP
   G11C 25/00 20060101ALI20230814BHJP
【FI】
G11C13/00 ZNA
G11C25/00
【請求項の数】 35
(21)【出願番号】P 2021512603
(86)(22)【出願日】2019-09-06
(65)【公表番号】
(43)【公表日】2022-01-04
(86)【国際出願番号】 US2019050021
(87)【国際公開番号】W WO2020051501
(87)【国際公開日】2020-03-12
【審査請求日】2022-08-29
(31)【優先権主張番号】62/728,656
(32)【優先日】2018-09-07
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/842,373
(32)【優先日】2019-05-02
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】518309127
【氏名又は名称】イリディア・インコーポレイテッド
【氏名又は名称原語表記】Iridia, Inc.
(74)【代理人】
【識別番号】100145403
【弁理士】
【氏名又は名称】山尾 憲人
(74)【代理人】
【識別番号】100122301
【弁理士】
【氏名又は名称】冨田 憲史
(74)【代理人】
【識別番号】100157956
【弁理士】
【氏名又は名称】稲井 史生
(74)【代理人】
【識別番号】100170520
【弁理士】
【氏名又は名称】笹倉 真奈美
(72)【発明者】
【氏名】ポール・エフ・プレドキ
(72)【発明者】
【氏名】ジョン・スチュアート・フォスター
【審査官】後藤 彰
(56)【参考文献】
【文献】国際公開第2018/081745(WO,A1)
【文献】特表2020-502494(JP,A)
【文献】国際公開第2017/151680(WO,A1)
【文献】特表2019-512480(JP,A)
【文献】特開2015-139420(JP,A)
【文献】特開2014-20837(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 13/00
G11C 25/00
(57)【特許請求の範囲】
【請求項1】
ナノポアベースのメモリデバイス内のナノポアを通過するポリマー上に記憶されるデータのデータビットレートを制御する方法であって、
参照平均ビットレートを受け取ることと、
前記ポリマー上に記憶された前記データから読み出されたデータビットを受け取り、リアルタイムの瞬間ビットレートを決定することと、
前記瞬間ビットレートに基づいて実際の平均ビットレートを計算することと、
前記参照平均ビットレートと前記実際の平均ビットレートの間のビットレート差を計算することと、
前記実際の平均ビットレートが前記参照平均ビットレートにほぼ維持されるように、前記ナノポアを通過する前記ポリマー上に記憶されたデータの前記データビットレートを制御する誘導電圧を動的に制御することと、を含む方法。
【請求項2】
前記誘導電圧を前記制御することは、動的制御ロジックによって実行される、請求項1に記載の方法。
【請求項3】
動的制御ロジックは、比例-積分(P-I)、比例、比例-積分-微分(P-I-D)、ローパス(LP)、ハイパス(HP)、バンドパス(BP)、二次(2次)、線形、非線形、リード/ラグ、および高次制御のうちの少なくとも1つを含む、請求項1または2に記載の方法。
【請求項4】
前記誘導電圧は、前記ナノポアを通過する前記ポリマーの速度に比例する電場を生成する、請求項1から3のいずれかに記載の方法。
【請求項5】
データは、ナノポアポリマーメモリデバイスに記憶され、前記デバイスは、Add「0」チャンバ、Add「1」チャンバ、および「デブロック」チャンバを有する、請求項1から4のいずれかに記載の方法。
【請求項6】
前記参照平均ビットレートは、前記デバイスがデータを読み出しているときに第1の値に設定され、前記デバイスがデータを書き込んでいるときに第2の値に設定される、請求項1から5のいずれかに記載の方法。
【請求項7】
データを読み出すまたはデータを書き込むための参照ビットレートは、読み出すまたは書き込まれるときに、ポリマーメモリストリングに沿って前記データが位置する場所に基づいて変化する、請求項1から6のいずれかに記載の方法。
【請求項8】
データを読み出すまたはデータを書き込むための参照ビットレートは、それが前記ナノポアを通過するときに、前記ポリマー上に記憶されたデジタルデータパターンに基づいて変化する、請求項1から7のいずれかに記載の方法。
【請求項9】
デジタルデータを記憶するおよび読み出す方法であって、
少なくとも2つの付加チャンバを備えた少なくとも1つのメモリセルを有するナノポアポリマーメモリデバイスを用意することであって、ポリマーがそれぞれの前記付加チャンバに入るときに、前記少なくとも2つの付加チャンバは、固有の化学的コンストラクト(またはコード)をポリマー(またはDNA)ストリングに付加するようにそれぞれが配置され、前記データは一連のコードを含む、用意することと、
あるビットレートでナノポアを通って前記付加チャンバの中に前記ポリマーを連続的に誘導して前記コードを前記ポリマーに付加することにより、前記ポリマー上にデジタルデータパターンを生成することと、
サーボコントローラを使用して前記ポリマーの前記ビットレートを正確に制御することと、を含む方法。
【請求項10】
ある読出しビットレートで前記ナノポアを通って前記ポリマーを誘導して前記ポリマー上の前記コードを読み出すことをさらに含み、前記ポリマー上に記憶された前記コードを読み出すときに、前記コントローラは、前記ポリマーの前記読出しビットレートを制御する、請求項9に記載の方法。
【請求項11】
前記コントローラは、比例-積分(P-I)、比例、比例-積分-微分(P-I-D)、ローパス(LP)、ハイパス(HP)、バンドパス(BP)、二次(2次)、線形、非線形、リード/ラグ、および高次制御のうちの少なくとも1つを含む動的制御ロジックを備える、請求項9または10に記載の方法。
【請求項12】
前記デバイスは、複数のメモリセルを備え、前記サーボコントローラは、前記メモリセルごとに独立して前記ビットレートを制御する、請求項9から11のいずれかに記載の方法。
【請求項13】
ポリマーを使用してデータを記憶および検索する方法であって、
ナノポアポリマーメモリデバイスにデータを記憶することであって、前記デバイスは、Add「0」チャンバ、Add「1」チャンバ、および「デブロック」チャンバを有し、前記データは、記憶された生データとして、記憶プロセスの一部として符号化される、記憶することと、
ナノポアメモリセルから前記記憶された生データを検索することと、
ユーザデバイスによって使用するためのクリーンデータを与えるように前記生データを処理することと、を含む方法。
【請求項14】
前記ユーザデバイスによって前記クリーンデータを受け取ることをさらに含む、請求項13に記載の方法。
【請求項15】
前記使用は、前記クリーンデータにアクセスすること、前記クリーンデータを読み出すこと、前記クリーンデータを使用すること、および前記クリーンデータを記憶することのうちの少なくとも1つを含む、請求項13または14に記載の方法。
【請求項16】
前記デバイスは、前記チャンバ間で前記ポリマーを移動させるための電極を備える、請求項13、14、または15に記載の方法。
【請求項17】
前記生データを前記処理することは、エラー訂正、特別のビット除去、復号化、暗号化、および解凍のうちの少なくとも1つを実行することを含む、請求項13から16のいずれかに記載の方法。
【請求項18】
前記生データまたはクリーンデータが検索されることを要求することをさらに含む、請求項13から17のいずれかに記載の方法。
【請求項19】
ポリマーをナノポアベースのデバイスの中に装填する方法であって、
少なくとも1つのメモリセルを用意することであって、各セルは少なくとも2つのaddチャンバを有し、各前記addチャンバは前記ポリマーが前記addチャンバに入り隣接したデブロックチャンバから出ることを可能にするように配置されたナノポアを有し、各前記addチャンバは、前記ポリマーがそれぞれの前記addチャンバに入るときに、固有コードを前記ポリマーに付加するように配置され、前記デブロックチャンバは、前記ポリマーがそれぞれの前記addチャンバに入るときに、前記ポリマーが前記コードを受け取ることを可能にするように配置され、前記デブロックチャンバは前記ナノポアとは反対の側に少なくとも1つの装填穴を有する、用意することと、
前記少なくとも1つの装填穴を介して前記デブロックチャンバに流体的に接続された装填チャンバを用意することと、
前記ポリマーを有する装填流体で前記装填チャンバを装填することと、
前記装填チャンバから前記装填穴を通って前記デブロックチャンバの中に前記ポリマーを装填することと、
前記装填穴を封止することと、を含む方法。
【請求項20】
前記装填チャンバから前記装填流体を除去することをさらに含む、請求項19に記載の方法。
【請求項21】
前記装填することの後に、前記デブロックチャンバから前記装填チャンバを取り外すことをさらに含む、請求項19または20に記載の方法。
【請求項22】
前記取り外すことの後に、前記封止することが実行される、請求項21に記載の方法。
【請求項23】
前記ポリマー上にデータを記憶するために使用される前に、前記メモリセルから前記装填チャンバを取り除くことをさらに含む、請求項19から22のいずれかに記載の方法。
【請求項24】
前記装填穴を通って前記ナノポアを穿孔することをさらに含む、請求項19から23のいずれかに記載の方法。
【請求項25】
前記穿孔することは、TEM電子穿孔を使用して実行される、請求項24に記載の方法。
【請求項26】
前記メモリセルおよび前記装填チャンバは、前記ポリマーを前記デブロックチャンバに前記装填することを実行するための電極を備える、請求項19から25のいずれかに記載の方法。
【請求項27】
前記装填チャンバは、複数の装填チャンバ行を備え、各装填チャンバ行は、デブロックチャンバの行に流体的に接続されている、請求項19から26のいずれかに記載の方法。
【請求項28】
前記装填チャンバは、複数のメモリセルにおける前記デブロックチャンバのそれぞれに流体的に接続された単一の装填チャンバを含む、請求項19から27のいずれかに記載の方法。
【請求項29】
前記装填することは、能動的装填および受動的装填のうちの少なくとも1つを含む、請求項19から28のいずれかに記載の方法。
【請求項30】
前記装填することは、電場力を使用して、前記装填穴を通って前記デブロックチャンバの中に前記ポリマーを誘導することを含む、請求項19から29のいずれかに記載の方法。
【請求項31】
前記デバイスは、複数のメモリセルを備える、請求項19から30のいずれかに記載の方法。
【請求項32】
前記装填することの後に、どのメモリセルが1つのポリマーを有し、どのメモリセルが2つ以上のポリマーを有し、どのメモリセルがポリマーを有さないのか決定することをさらに含む、請求項31に記載の方法。
【請求項33】
前記決定することの後に、ポリマーがない前記メモリセルの中にメモリストリングを装填することをさらに含む、請求項32に記載の方法。
【請求項34】
受動的装填は、前記装填チャンバ内の流体と前記デブロックチャンバ内の流体との間のイオン性塩勾配が存在するときに、前記装填チャンバ内の前記ポリマーが前記メモリセルの前記デブロックチャンバの中に受動的に装填されることを可能にすることを含む、請求項19から33のいずれかに記載の方法。
【請求項35】
前記装填することは、一度に1行、一度に1つのAddチャネル、または一度に1つのメモリセルのうちの少なくとも1つによって、メモリセルのアレイの中に前記ポリマーを装填することを含む、請求項19から34のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、2018年9月7日に出願した米国仮特許出願第62/728,656号の利益を主張するとともに、2019年5月2日に出願した米国仮特許出願第62/842,373号の利益も主張する。上記出願の各々の内容全体は、法により認められる最大限に、参照により本明細書に組み込まれる。
【0002】
本発明は、ナノポアデバイスを用いた情報の記憶および検索のための新規な方法およびシステムに関する。
【背景技術】
【0003】
記憶デバイスの容量がより大きくなるとともに記憶デバイスがさらに小さくなる状況において、さらにより多くのデータを物理媒体上または物理媒体内に記憶する継続的な要求がある。伝えられるところによれば、記憶されるデータの量は、2年ごとにサイズが2倍になる。また、ハードドライブ、光学媒体、および磁気テープなどの既存のデータ記憶媒体は、比較的不安定であり、長期間の保管の後では破損してしまう。
【発明の概要】
【発明が解決しようとする課題】
【0004】
長期間、例えば、数十年間または数百年間、大量のデータを記憶する代替の手法が差し迫って必要とされている。
【課題を解決するための手段】
【0005】
本発明は、以下の詳細な説明および添付図面からより十分に理解されよう。
【図面の簡単な説明】
【0006】
図1図1は、本開示の実施形態による、ナノポアメモリセルのアレイの回路ブロック図である。
図2図2は、本開示の実施形態による、透明上部および電極を有する一群の接続された3チャンバセルナノポアデバイスの部分斜視図である。
図3図3は、本開示の実施形態による、透明上部および電極を有する一群の接続された3チャンバセルナノポアデバイスの一代替実施形態の部分斜視図である。
図4図4は、本開示の実施形態による、読出し/書込みメモリコントローラおよびナノポアメモリチップのブロック図である。
図5図5は、本開示の実施形態による、コンピュータシステムのブロック図である。
図6図6は、本開示の実施形態による、読出し/書込みメモリコントローラ、およびフルイディクス(fluidics)/試薬のための計器を示すナノポアメモリシステムを示すブロック図である。
図7図7は、本開示の実施形態による、メモリストリング上のビットの3つの異なるデータ形式リストを示す。
図8図8は、本開示の実施形態による、行内のセルごとのメモリストリング上のビットのデータ形式リストを示す。
図9図9は、本開示の実施形態による、行内のセルごとのメモリストリング上のビットの代替のデータ形式リストを示す。
図10図10は、本開示の実施形態による、行内のメモリセルに対するメモリストリング上のビットの代替の並列データ記憶形式リストを示す。
図11図11は、本開示の実施形態による、4つのaddチャンバ(add chamber)メモリセル、および代替の正方形形状の平面図、ならびに対応する2ビットの二進コードまたはDNA塩基コードを示す。
図12図12は、本開示の実施形態による、複数(M個)のメモリセルを示し、各セルは、M桁を有するベースNのワードを生成するように構成されたN個の付加チャンバを有する。
図13図13は、本開示の実施形態による、ビットレート制御ロジックのブロック図である。
図14図14は、本開示の実施形態による、ナノポアポリマーメモリシステムのコンポーネントの最上位のブロック図である。
図15図15は、本開示の実施形態による、セルのアレイの斜視図、および単一セルの半分の拡大図である。
図16図16は、本開示の実施形態による、アレイの下方に配設された装填チャンバ(loading chamber)を有するとともに、セルのデブロックチャンバに流体的に接続されている図15の図を示す。
図17図17は、本開示の実施形態による、デブロックチャンバの底部に3つの微細穴を有するとともに、デブロックチャンバの下方に配設(取り外し可能、または固定可能)された装填チャンバを有するメモリセルの斜視図である。
図18図18は、本開示の実施形態による、デブロックチャンバの底部に複数の微細穴を有するとともに、デブロックチャンバの下方に配設された装填チャンバを有するメモリセルのアレイの斜視図である。
【発明を実施するための形態】
【0007】
好ましい実施形態の以下の説明は、本質的に例示にすぎず、本発明、その用途、または使用を少しも限定する意図はない。
【0008】
以下の共同所有された係属中の特許出願は、本明細書に記載されたものに関連した主題を含み、そのそれぞれは、本明細書により、適用可能な法律によって許容される最大限まで全体として参照により組み込まれる:2017年8月29日に出願された米国特許出願第15/690,189号、および2018年5月2日に出願された米国特許出願第15/969,745号。
【0009】
特に、いくつかの態様または実施形態では、本開示は、ナノポアベースのデバイス内のポリマー上にデータを記憶するシステムおよび方法において、少なくとも2つのaddチャンバおよび「デブロック」/「デプロテクト(de-protect)」チャンバを含む少なくとも3つのチャンバを有する「メモリセル」を用意することであって、各addチャンバは、ポリマーがaddチャンバに出入りすることを可能にするように配置されたナノポアを有し、各addチャンバは、ポリマーがそれぞれのaddチャンバに入るときにポリマーに固有コードを付加するように配置され、「デブロック」チャンバは、ポリマーがそれぞれのaddチャンバに入るときにポリマーがコードを受け取ることを可能にするように配置されている、「メモリセル」を用意することと、ポリマー上にデジタルデータパターンを生成するように所定のデジタルデータパターンに基づいてコードをポリマーに付加するようにポリマーを「デブロック」チャンバからナノポアを通ってaddチャンバへ連続的に誘導することとを含む、システムおよび方法を提供する。
【0010】
図1を参照すると、本開示の実施形態に対するナノポアベースの「メモリチップ」6700の概略回路ブロック図が示されている。特に、メモリチップ6700は、複数のナノポアベースの「メモリセル」6702(または「ストレージセル」または「データ記憶セル」)を有してよく、それぞれは、データを記憶する能力を有する。各「メモリセル」6702は、前述の特許出願において説明されたもの(これは、参照により組み込まれる)に類似しているセル構造を備えたマルチチャンバのナノポアベースの流体セル6704を有する[例えば、ナノポアを備えた膜、および「メモリストリング」6550(前述の特許出願において説明されたように、例えば、DNAまたは他のポリマー)を有する。「メモリセル」6702は、本明細書に記載されたデータ記憶(または書込みまたは付加)および/またはデータ検索(または読出しかまたはシークエンシング)機能を与えるために、流体セル部分6704とインターフェースをとる任意の固体状態または半導体の受動回路もしくは能動回路、またはチップ層もしくはコンポーネントを含むことができる。
【0011】
図2および図3を参照すると、図2に示され、前述の特許出願に記載されたような、メモリセル6702は、(電気的および流体的に)共に接続されてよく、3チャンバメモリセルが、共通の流体「Add」チャネルおよび共通の「Add」電極、ならびに独立した「デブロック」チャンバを有するようになっている。必要に応じて、本明細書に記載された任意の個数のチャンバおよび任意のセル構成が、使用されてよい。いくつかの実施形態では、メモリセルは、図3に示されたように構成されてよく、これは、その図65に関して前述の特許出願に記載されている。
【0012】
特に、例えば、図2を参照すると、本開示のいくつかの実施形態に対するナノポアメモリチップの3チャンバのナノポアベースのセル6500(各セルは、本明細書に上述されたものに類似している)からなるグルーピングの選択的な透明表面を有する部分斜視図が示されている。特に、4つの3チャンバセル6506、6508、6510、6512からなる群は、共に接続されており、それによって各接続されたセル6506~6512の左上側(または上部)のチャンバ6502(Add「0」チャンバ)は、共に流体的に接続されて、Add「0」流れチャネルまたはAdd「0」チャンバ6502を形成する。加えて、各接続されたセル6506~6512の右上側(または上部)のチャンバ6504(Add「1」チャンバ)も、共に流体的に接続されて、別個のAdd「1」流れチャネルまたはAdd「1」チャンバ6504を形成する。加えて、Add「0」チャンバ(またはチャネル)6502は、共通の電極6520を有し、Add「1」チャンバ(またはチャネル)6504は、異なる共通の電極6522を有する。いくつかの実施形態では、addチャネルごとに共通の電極を与える単一の金属性または伝導性ストリップがあってよく、いくつかの実施形態では、チップ内の配線によって接続される別個の電極があってよい。
【0013】
また、本明細書に開示された実施形態およびセル設計のいずれかは、分子構造またはデータを測定するかまたは読み出すために、前述の特許出願において詳細に記載された縦方向共振器設計(LNPR:longitudinal resonator design)および/または横方向共振器設計(TNPR:transverse resonator design)を用いて使用されてよい。特に、横方向共振器設計(TNPR)、横方向電極6590は、ナノポア6528のうちの1つまたは複数のまわりに配設されてよい。また、ハードウェアおよびソフトウェアロジックならびに制御ロジックと、本明細書に示された実施形態とは、LNPRおよび/またはTNPR構成と共に使用することもできる。
【0014】
集合的なAddチャネル6502、6504の下方に、本明細書に上述されたものに類似する個々の「デブロック」チャンバ6530~6536があり、これらは他のチャンバから流体的かつ電気的に隔離されている。各デブロックチャンバ6530~6536の底部には、対応する個々に制御可能な「デブロック」電極があり、例えば、図65において見られるデブロック電極6514、6516は、それぞれ、デブロックチャンバ6534、6536に対応する。また、セル6506~6512のための上側のチャンバは、膜6529を貫く対応するナノポア6528をそれぞれ有する。また、この例では、流体セル6512は、左上のAdd「0」チャンバ6537、および右上のAdd「1」チャンバ6539を有する。流体セル6502~6512のためのAdd「0」チャンバは、流体チャネル6502を介して流体的に接続されるが、流体セル6502~6512のためのAdd「1」チャンバは、流体チャネル6504を介して流体的に接続され、各流体セル6506~6512は、独立したメモリストレージストリング(例えば、DNAまたはポリマー)6550を有し、これは、ナノポア6550を通り抜けてAdd「1」またはAdd「0」チャンバに入り、その対応するデブロックチャンバ6530~6536に戻る一端を有し、これは、他のチャンバ(この例では)から流体的および電気的に隔離されている。したがって、各3チャンバ流体セル6506~6512は、独立したメモリストレージセル、またはメモリセル(以下にさらに説明される)を表す。
【0015】
図65の構成は、全てのAdd「0」電極が共に接続され、全てのAdd「1」電極が別々に共に接続され、デブロック電極が個々に制御されるので、読出し(または付加)は、「0」を書き込む必要がある全てのセルが同時に書き込まれ得るAdd「0」周期と、それに続く「1」を書き込む必要がある全てのセルが同時に全て書き込まれ得るAdd「1」周期などの書込み(または付加)「周期」時に行われ得る。必要に応じて、他のデータ書込み周期または手法が使用されてよい。
【0016】
加えて、Add「0」およびAdd「1」チャネル6502、6504は、それぞれ、矢印6503~6505によって示されるように、前または後ろから流体が充填され(またはフラッシュされるもしくは洗浄され、または空にされ)てよく、デブロックチャンバ6530~6536は、それぞれ、矢印6540~6546によって示されるように、側面から流体が充填され(またはフラッシュされるもしくは洗浄され、または空にされ)てよい。あらゆるAdd「1」チャンバが流体的および電気的に接続される必要はなく、またはあらゆるAdd「0」チャンバが流体的および電気的に接続される必要はない。多数のそれらがそのように接続される場合、そのことは、効率をもたらし、一般に、セルがより多く接続されるほど、より良い効率が実現され得る。
【0017】
また、ポリマー(またはDNA)または「ストリング」もしくはメモリストリング6550全体は、例えば、デブロックチャンバ6536に点6552として示される中央のデブロックチャンバ6536の表面にポリマー6550の一端を結合する(または繋ぐかもしくは取り付ける)ことによって、中央のデブロックチャンバから完全に出て行くのを防ぐことができる。デブロックチャンバ6536内の他の位置が、それが所望の機能要件および性能要件を満たすという条件で、ポリマーを繋ぐために使用されてよい。いくつかの実施形態では、構造6554、例えば、ビード、粒子、もしくはオリガミ、または他の構造が、ポリマー6550の一端に取り付けられてよく、ポリマーがナノポア6550を通ってデブロックチャンバ6536から去るのを防ぐ。同様の基準は、他のデブロックチャンバ6530~6534内のポリマーメモリストリング6550について当てはまる。
【0018】
データを記憶するために使用されるポリマー6550は、本明細書に説明されるようにDNAであってよく、またはそれは、本明細書に記載された特性を有する任意の他のポリマーまたは他の材料であってよい。データを記憶するために使用されるポリマー6550は、は、本明細書において「メモリポリマー」または「メモリストリング」とも呼ばれ得る(そのストリングのような外観による)。
【0019】
図3を参照すると、本開示のいくつかの実施形態に対するナノポアメモリチップの3チャンバのナノポアベースのセル6600(各セルは本明細書に上述されたものに類似している)からなるグルーピングの選択的な透明表面を有する部分斜視図が示されている。特に、図65に類似して、4つの3チャンバセル6606、6608、6610、6612からなる群は、共に接続されて、それによって各接続されたセル6606~6612の左上側(または上部)のチャンバ6602(Add「0」チャンバ)は、共に流体的に接続されて、Add「0」流れチャネル6602を形成する。加えて、各接続されたセル6606~6612の右上側(または上部)のチャンバ6604(Add「1」チャンバ)も、共に流体的に接続されて、別個のAdd「1」流れチャネル6604を形成する。しかしながら、本実施形態では、セル6606~6612に関連したAdd「0」チャンバは、別個の電極6620~6626を有し、セル6606~6612に関連したAdd「1」チャンバは、別個の電極6630~6636も有する。この流体および電極配置は、図27と共に上で本明細書に記載および図示されたものに類似している。いくつかの実施形態では、上側のチャンバ(Add「0」およびAdd「1」)は、DNAの経路を制御しようとするときに隣接したAddチャンバ(Add chamber)間の潜在的な電気的なクロストークを避けるために、互いから流体的に分離または隔離され得る。
【0020】
また、図2について、デブロックチャンバは、電極は別個に制御されるが、流体的に接続され得る。その場合には、チャネル間のクロストークが存在する可能性があり、例えば、近くのDNAは、隣接したセルのそばで見られる電場および/または電流の流れによって引き付けられる。
【0021】
いくつかの実施形態では、電極は、セルの底部から立ち上がるまたはセルの中に下に突出する三角形または角錐などの3D形状を有してよい。その場合には、電極は、より的を狙った、焦点が合った、またはより近い電場をそのセルについてのナノポアに発生させるように構築されてよく、これは、流体的に接続されているが、電気的に分離されている隣接したセル間のクロストークを減少させることができる。
【0022】
メモリストリング(またはDNAもしくはポリマー)がとても長くなる場合、それは、一方のaddチャンバから他方の上部を通って巻き付く可能性がある。この問題を避けるために、流れチャネルに沿って隣接したセル間に配設された部分的な壁があってよく、それによって、長いDNAのために、隣接したナノポア間の距離をずっと長くさせる。
【0023】
Addチャンバの下方には、共通の「デブロック」チャンバ6640があり、これは、本明細書に上述されたものに類似している全ての上側のAddチャンバに共通である。共通のデブロックチャンバ6540の底部には、共通のデブロック電極6642がある。また、セル6606~6612のための上側のチャンバは、膜6529を通る本明細書に上述されたものに類似しているナノポア6528をそれぞれ有し得る。
【0024】
加えて、デブロックチャンバ6540は、(セルの構造的構成に応じて)側面から流体を充填することができる。いくつかの実施形態では、デブロックチャンバ6540は、矢印6650によって示されるように、左(または右側)から充填することができる。他の実施形態では、デブロックチャンバ6540は、矢印6652によって示されるように、前(または後ろ)側から充填することができる。
【0025】
また、DNAまたはポリマー「ストリング」(またはメモリストリング)6550全体は、中央のデブロックチャンバ6640の表面にポリマー6550の一端を結合する(または繋ぐか)ことによって、例えば、セル6612について点6552として示される中央のデブロックチャンバから完全に出て行かせないことができる。同様の配置は、他のセル6606~6610について当てはまる。他の位置が、それが所望の機能要件および性能要件を満たすという条件で、ポリマーを繋ぐために使用されてよい。
【0026】
図1を参照すると、「メモリセル」6702は、M行およびN列を有するメモリセルのMxNアレイとして構成されてよく、各セル6702は、CM,Nと名付けられる。より具体的には、第1の行におけるセル6702は、C1,1~C1,Nと名付けられ、最後の行におけるセル6702は、CM,1~CM,Nと名付けられる。MおよびNは、所望の機能および性能を与える任意の値であってよく、M、Nは、メモリチップの所望の実装面積サイズおよび各メモリセルのサイズに応じて、それぞれ1程度の小ささ、および100万、1000万、1億、10億、または1兆以上ほどの大きさであり得る。
【0027】
メモリチップ6700は、ライン6710上においてAdd「0」入力DC電圧を有し、これは、各Add「0」電極に電気的に接続される(本明細書に記載されたように、直接、またはオンチップ回路またはコンポーネントを介して)。ライン6710上のAdd「0」入力DC電圧は、Add「0」電極を所望の電圧状態(本明細書に説明されているよう)に駆動して、メモリストリング6550(本明細書に説明されるように、DNAまたは他のポリマー)を流体セル6704の所望のチャンバに位置付ける(または移動させるかもしくは誘導する)のを助ける。この構成では、メモリセルごとの全てのAdd「0」電極は、図2に示されるように、共有もしくは共通であり、または電気的に接続されている。
【0028】
メモリチップ6700は、各Add「1」電極に電気的に接続されている(本明細書に記載されたように、直接、またはオンチップ回路またはコンポーネントを介して)、ライン6712上のAdd「1」入力DC電圧も有する。ライン6710上のAdd「1」入力DC電圧は、Add「1」電極を所望の電圧状態(本明細書に説明されている)に駆動して、メモリストリング6550(本明細書に説明されるように、DNAまたは他のポリマー)を流体セル6704の所望のチャンバに位置付ける(または移動させるかもしくは誘導する)のを助ける。この構成では、メモリセルごとの全てのAdd「1」電極6522は、図2に示されるように、共有もしくは共通である。
【0029】
メモリチップ6700は、複数のライン(またはバス)6714上に「デブロック」入力DC電圧も有し、そのそれぞれは、各セル6702内の対応する「デブロック」電極に電気的に接続されている(本明細書に記載されたように、直接、またはオンチップ回路またはコンポーネントを介して)。デブロック入力DC電圧は、所与のセルについての対応するデブロック電極を所望の電圧状態(本明細書に説明されている)に駆動して、メモリストリング6550(本明細書に説明されるように、DNAまたは他のポリマー)を流体セル6704の所望のチャンバに位置付ける(または移動させるかもしくは誘導する)のを助ける。この構成では、各デブロック電極は、図2に示されるように、独立して駆動され、したがって、デブロックに複数の電気接続またはバス(またはデブロックバス)6714を必要とする。メモリセル6702の各行には、対応する本数のデブロック入力DC電圧ラインが設けられる。例えば、第1の行には、その行内のN個のセル6702に給電するN個のデブロックライン6716のセットがあり、最後の行M内には、行M内のN個のセル6702に給電するN個のデブロックライン6718の別個のセットがある。
【0030】
それぞれ、ライン6710、6712、6714上のDC入力電圧Add「0」、Add「1」、およびデブロックは、本明細書においてDC「誘導」電圧VST(あるいはポリマーもしくはDNA誘導電圧またはメモリストリング誘導電圧)と呼ばれ得るが、これは、それらが適切な時間にポリマーメモリストリングを流体セル6704の適切なチャンバに「誘導」して、所望の結果を実現する、例えば、「0」または「1」をメモリストリング上へ書き込むもしくは付加するか、または何もしないか、あるいはメモリストリングを特定のチャンバに移動させて、データを書き込むもしくは読み出すこと、または検証試験を実行することなどを可能にするために使用されるためである。それぞれライン6710、6712、6714上のDC入力電圧Add「0」、Add「1」、およびデブロックは、本明細書に記載されたように、本明細書に記載された機能を実行するための適切なロジックを有するコンピュータベースのコントローラ回路もしくはロジックまたはデバイスから与えられてよい。
【0031】
メモリチップ6700は、それぞれ、ライン6720、6722上のAC入力電圧Vin、およびAC出力電圧Voutも有する。ライン6720上のAC入力電圧Vinは、本明細書に記載されたように、並列に各メモリセル6702に電気的に接続されている。AC Vinは、ライン6720上のAC信号、例えば、rfまたは無線周波数信号を各メモリセル6702に与え、メモリセルは、共振器またはナノポアポリマー共振器(NPR:Nanopore Polymer Resonator)であるように構成され、前述の特許出願に説明されたように、それぞれは、入力AC Vinに対して異なる周波数応答を有する。ライン6720は、本明細書に記載されたように、ナノポアポリマー共振器(NPR)、流体セル構成、電極構成、または他の要因のために使用される回路構成に応じて、図1に示されたものとは異なるチップ上のメモリセル6702および/または電子コンポーネント、電極、および流体セル6704を内部において接続することができる。ライン6720上のAC入力電圧Vinは、本明細書に記載されたように、コンピュータベースのコントローラ回路もしくはロジックまたはデバイスから与えられてよく、これは、適切なAC入力電圧Vinを与えるとともに、前述の特許出願に記載された機能を実行するために適切なロジックを有する。
【0032】
各メモリセル6702からの合わさった周波数応答は、オンチップ増幅器(またはプリアンプ)5320へ与えられてよく(前述の特許出願においてその中で図53に関して記載されるように)、これは、合わさった周波数応答を示すライン6722上のAC出力電圧Voutを与える。ライン6722上のAC出力電圧Voutは、コンピュータベースの処理回路もしくはロジックまたはデバイスに与えられてよく、これは、本明細書に記載されたように、適切なロジック、例えば、アナログ/デジタル(A/D)変換、およびデジタル信号処理(DSP)ロジックを有し、これによりメモリストリング6550上に記憶されたデータを読み出し、前述の特許出願に記載されたように他の機能を実行することができる。前述の特許出願に記載されたように、dcバイアス電流測定などの他の読出し技法が、必要に応じて使用されてよい。
【0033】
いくつかの実施形態では、ナノチップは、例えば、前述の特許出願において図23図29に示されるように製造することができる。例えば、一形式において、各ポリマー鎖は、2つまたは4つの付加チャンバに関連しており、2つの付加チャンバ形式は、二進コードをポリマーに符号化するのに役立ち、4つの付加チャンバ形式は、カスタムのDNA配列を行うのに特に役立つ。各付加チャンバは、別個に制御可能な電極を含む。付加チャンバは、緩衝剤中のポリマーにモノマーを付加するために試薬を収容する。付加チャンバは、付加チャンバ内に付加された保護されたモノマーまたはオリゴマーを脱保護するために、複数の付加チャンバに共通であり得るとともに脱保護試薬および緩衝剤を収容するリザーブチャンバから1つまたは複数のナノポアを備える膜によって分離される。ナノチップは、多くのポリマーの並列の合成を可能にするために付加チャンバセットの多様性を含む。
【0034】
いくつかの実施形態では、本開示は、ナノポアベースのチップ内で、インサイチュでポリマー上のデータを記憶するおよび読み出す方法であって、「1」ビットをポリマーに付加するように配置されたAdd「1」チャンバ、「0」ビットをポリマーに付加するように配置されたAdd「0」チャンバ、ならびにポリマーがそれぞれAdd「1」またはAdd「0」チャンバに入るときにポリマーが「1」ビットおよび「0」ビットを受け取ることを可能にするように配置された「デブロック」チャンバとを含む少なくとも3つのチャンバを有するセルを用意することと、ポリマー上にデジタルデータパターンを生成するように所定のデジタルデータパターンに基づいて「デブロック」チャンバからナノポアを通ってAdd「1」チャンバまたはAdd「0」チャンバへポリマーを連続的に誘導することと、チップ上のナノポアポリマー共振器(NPR)の共振周波数応答、またはdcバイアス電流の変化、あるいは前述の特許出願に記載されている他の検出技法、または任意の他の検出技法を用いて、ポリマー上に記憶されたデジタルデータをそれがナノポアを通過するときに読み出すこととを含む方法を提供する。
【0035】
図4を参照すると、本開示の実施形態による、および前述の特許出願に記載されたような、ナノポアベースのメモリチップ6700(図1)と、メモリ読出し/書込みコントローラ6802とを有する読出し/書込みメモリ記憶システム6800の最上位のハードウェアブロック図が示されている。特に、メモリ読出し/書込みコントローラ6802は、ライン上にメモリチップ6700に書き込まれる入力データを受け取る書込みコントローラロジック6804と、ライン6808上にデータを記憶するためのアドレス(またはラベルまたはポインタなど)とを有してよく、ナノポアメモリチップ6700へのライン6710、6712、6714上で、それぞれDC誘導電圧Add「0」、Add「1」およびデブロックを与える。書込みコントローラ6804は、Proc./Mem.ボックス6810によって示されるように、本明細書に記載された機能を与える必要に応じて、適切なハードウェア、ソフトウェア、およびファームウェアを有する(任意のマイクロプロセッサもしくはマイクロコンピュータベースのプロセッサチップもしくはデバイス、および/またはメモリストレージを含む)。
【0036】
加えて、書込みコントローラ6804は、書込み(または付加)周期クロック6812(または発振器)を与えることもでき、これは、メモリチップ6700が「0」または「1」ビットを書き込む(または付加するかまたは記憶する)ときを決定する。特に、書込みコントローラチップ6804は、メモリチップ6700に「1」または「0」をメモリセルへ書き込ませるために、書込み周期クロック6812に基づいてDC誘導電圧(Add「0」、Add「1」、デブロック)を与える。図2を用いて本明細書において上述されたように、いくらかのセル構成では、全てのAdd「0」電極が共に接続され、別々に全てのAdd「1」電極が共に接続され、デブロック電極が個々に制御されるとき(図2におけるように)など、データビットの書込み(または付加)は、「0」を書き込む必要がある全てのセルを同時に書き込むことができるAdd「0」周期などの書込み(または付加)「周期」と、これに続く「1」を書き込む必要がある全てのセルを同時に全て書き込むことができるAdd「1」周期に行われてよい。書込み周期クロックは、書込みを要求するデバイスまたはプラットフォームまたはコンピュータバスがメモリチップの書込みステータスを決定することを可能にするためにライン6814上に書込み周期信号を与える。他のデータ書込み周期、タイミング、または手法が、必要に応じて使用されてよい。
【0037】
いくつかの実施形態では、書込みコントローラ6804は、ある一定のデータがメモリチップ6700に書き込まれることを要求する書込み要求(W-REQ)信号など、システムまたはコンピュータバスからの制御信号をライン6820上で受け取ることもでき、書込みコントローラ6804は、要求されたデータがメモリチップ6700に書き込まれたときを示す書込み(または付加)完了(W-COM)信号をライン6822に与えることもできる。
【0038】
メモリ読出し/書込みコントローラ6802は、メモリ読出しコントローラロジック6850を有することもでき、これは、メモリチップ6700から読み込まれることが望まれるデータの記憶位置に対応するライン6852上で読出しアドレス(またはラベルまたはポインタなど)を受け取ることができ、メモリチップ6700から読み出される要求されたデータをライン6854上に与える。読出しコントローラ6850は、AC入力電圧信号Vinをライン6720上でメモリチップ6700に与えるために必要なロジックおよびコンポーネントを有することもできる。AC入力電圧Vinは、本明細書に記載されたように、メモリチップ6700におけるナノポア共振器(NPR)の帯域幅に対応する周波数成分を有するAC rf(無線周波数)信号である。Vin信号を与えるために、読出しコントローラ6850は、周波数発振器ロジック6858(プログラム可能またはプログラム不可能)を有することができ、これは読出しコントローラロジックがナノポアメモリチップ6700から要求されたデータを読み込むことを可能にするために、必要な周波数成分(本明細書に説明されている)を与える。本明細書に説明されるように、AC Vin信号は、直接合成され、複数のプローブ周波数を組み合わせることができるとともに、単一の広帯域信号、または時間掃引されたまたは時間ステップの周波数信号、あるいは前述の特許出願に記載されたような本明細書に記載された機能を与える任意の他のAC信号であり得る。
【0039】
読出しコントローラ6850も、ライン6854からデータを読み出すと、ライン6722上のメモリチップ6700から出力AC Vout電圧を受け取り、本明細書または前述の特許出願に説明されるように、Vout信号にA/D変換およびデジタル信号処理を(例えば、オンボードA/D変換ロジック6862、およびFFT(高速フーリエ変換)ロジック6864を使用して)実行して、特定の読出しアドレスにおける所望のデータの値を決定し、出力データを与える。
【0040】
読出しコントローラ6850は、Proc./Mem.ボックス6856によって示されるように、本明細書に記載された機能を与える必要に応じて、または前述の特許出願に記載されたように、適切なハードウェア、ソフトウェア、およびファームウェア(任意のマイクロプロセッサまたはマイクロコンピュータベースのプロセッサチップもしくはデバイス、および/またはメモリストレージを含む)を有する。
【0041】
加えて、読出しコントローラ6850は、書込み周期クロック6812(または発振器)からライン6814上で書込み(または付加)周期クロック信号を受け取ることもでき、これは、上述したように、メモリチップ6700が「0」または「1」ビットを書き込む(または付加するもしくは記憶する)ときを決定する。特に、コントローラチップ6804は、メモリチップ6700に「1」または「0」をメモリセルに書き込ませるために書込み周期クロック6812に基づいてDC誘導電圧(Add「0」、Add「1」、デブロック)を与える。本開示を用いた書込みの行為は、DNA(またはポリマーもしくはメモリストリング)がナノポアを通過して、Addビットへ至る所望のチャンバに入り、デブロックチャンバへ出戻るときにナノポアをまた通過することを要求するので、書込み周期クロック信号は、前述の特許出願における図69と共に説明されるように、データを読み込む最良の時間であるときを決定するために、読出しコントローラ6850によって使用することもできる。
【0042】
いくつかの実施形態では、読出しコントローラは、コントローラ6804がライン6710~6714上に必要な誘導電圧(Add「0」、Add「1」、デブロック)を与えることを要求するように読出し信号6860を書込みコントローラ6804に与えて、メモリストリング6550(図1)にナノポアを通過させてメモリストリングの読み込みを可能にすることができる。
【0043】
いくつかの実施形態では、読出しコントローラ6850は、ある一定のデータがメモリチップ6700から読み込まれることを要求する読出し要求(RD-REQ)信号をライン6870上で受け取ることもでき、読出しコントローラ6850は、要求されたデータがメモリチップ6700から読み込まれたときを示すための読出し完了(RD-COM)信号をライン6822上に与えることもできる。メモリコントローラ6802は、必要に応じて、たった1つの機能、例えば、ナノポアチップへの読出しまたは書込みを実行することができ、あるいはそれは、必要に応じて、これらの機能(読出しおよび書込み)の両方を実行することができる。
【0044】
図5を参照すると、ナノポアメモリシステム6800は、アドレス/データ/制御バス6870と交信することができるとともに、別個のメモリコントローラ6876と交信することもできるより大きいコンピュータシステムの一部であってよく、その全ては、1つまたは複数のCPU/プロセッサ6874と交信する。例えば、図4に示された番号6820、6822、6806、6808、6814、6852、6854、6872、6870などの読出し/書込みアドレス、ならびに/あるいはデータ入力ライン、出力ライン、および/または制御ラインのうちの1つまたは複数は、バス6872もしくはメモリコントローラ6876から受け取ることができ、またはそれに与えることができる。コンピュータシステム6870は、ユーザ6878およびディスプレイ画面6880とインターフェースをとることができる。
【0045】
図6を参照すると、ナノポアチップ6700(図1)は、図4と共に本明細書に上述されたように、記憶システム7500全体の一部として、読出し/書込みメモリコントローラ6802と交信することができ、これは、ライン7504によって集合的に示されるように、電圧(ACおよびDC)を制御して、ポリマーをAddビットに誘導および制御し、ならびに/またはメモリストリング上でビットを読み込むことができる。メモリチップ6700は、ライン7506上で計器7502とインターフェースをとることもでき、これは、本明細書に説明されるように、緩衝剤、酵素、および/またはポリマーもしくはDNA(または他のメモリストリング)でチップを充填するようにフルイディクスをメモリチップに与えることができる。計器7502およびメモリコントローラ6802は、ユーザ6878と交信することできるとともに、ディスプレイ6880を有することができる図5と共に記載および図示されるものなどのコンピュータシステム6870から制御され、または命令を受け取ることができる。コンピュータシステム6870は、コンピュータバス6872(図4)を介して読出し/書込みメモリコントローラ6802、および計器7502と交信することができる。計器7502は、必要な電子装置、コンピュータ処理パワー、インターフェース、メモリ、ハードウェア、ソフトウェア、ファームウェア、ロジック/状態機械、データベース、マイクロプロセッサ、通信リンク、ディスプレイ、または他の視覚もしくは音声ユーザインターフェース、印刷デバイス、および任意の他の入出力インターフェースを有し、本明細書に記載された機能を与えるまたは結果を実現するのに十分な流体および/または空気制御、供給および測定能力を含む。
【0046】
特に、計器は、メモリチップとの以下の流体作用を実行することができる、すなわち、毛管作用&またはマイクロポンピングによってチップに必要な流体、酵素、試薬、DNAなどを最初に充填する。Add1およびAdd0が隔離されたチャンバとしてフロースルーチャネルおよびデブロックを有する本実施形態の場合、デブロックチャンバは、まず(毛管作用によって)一斉に充填されてよく、次いで封止され、水および緩衝剤がaddチャンバの中に移動し、これは、次いで、それらの酵素/緩衝剤で充填することができ、またはデブロックチャンバは、的を狙った付加(例えば、インクジェット)を介して個々に充填され、乾燥および封止することができる。その場合には、Addチャンバは、デブロックチャンバ内に泡がトラップされないことを確実にするために真空下で充填されてよく、あるいはデブロックチャンバは、材料で封止されてよく、これは、水ではなく気体が通過することを可能にする(PDMSなど)。また、デブロックチャンバは、アセンブリー中にセルの底部を開いたままにさせ、セル底部を所望の流体中に配置することによって充填することができ、流体は、毛管作用によってデブロックチャンバの中に吸い上げられる。
【0047】
流体の充填およびフラッシングのための所望の結果を実現する様々なフルイディクス設計がある。例えば、Add「0」チャネルおよびAdd「1」チャネルは、それぞれ、連続する蛇行した(後ろおよび前の)パターンにおいて、(一緒にしたチャネルのように)共に接続され、チャネルの上方の層からバイアを介して流体を供給することができる。バイアは、所望の流体をチャネルに供給するのに十分な標準的な流体インターフェースを介して計器に接続することができる。いくつかの実施形態では、Addチャネルは、チャネルの上方の層に設けられたAdd「0」チャネルの場合には共通のリザーバから、およびAdd「1」チャネルの場合には別個の共通のリザーバから、別個のバイアを通ってそれぞれ供給することができる。任意の他の流体設計が、必要に応じて使用されてよい。Addチャネルのサンプル寸法は、チップの一方の側から他方まで、幅が約100nmから約10ミクロン、高さが約1ミクロンから約50ミクロン、および長さが約100mm(1cmまたは1000ミクロン)である。曲がりくねって接続されたチャネルは、どのくらい多くのチャネルが直列に接続されているかに応じてこの倍数である。ナノポアは、約2~20nm、例えば約2から約10nm、例えば約2から約5nmの直径を有してよい。他の直径は、それが所望の機能および性能を与えるのであれば、必要に応じて使用されてよい。
【0048】
計器7502は、必要に応じて、初期化およびセル試験中に使用することもできる。例えば、予期される電流が観察される(孔径に比例する電流)ことを確実にするためのセル初期化&ナノポア品質についてのセル試験品質管理(QC)のためである。また、DNAの存在についてのQCは、予期される電流(または本明細書に説明されるように、キャパシタンスもしくはインピーダンス、または共振の大きさもしくは位相のシフト)が、ナノポア(例えば、本明細書に説明されるように、電流の予期される減少、または共振の大きさもしくは位相のシフト)を通って移動するDNA(またはポリマーなど)の特性を変化させることを確実にする。加えて、それは、ナノポア品質について実行されるものに類似している回路形成についてのQCに使用されてよい。
【0049】
計器7502は、本明細書に前述されたように、DNAの付加に使用することもでき、オリガミを有するDNAが、addチャンバ(またはチャネル)の1つを介して導入され、挿入が検出されるまで電流がセルに印加されてよく、デブロックチャンバ内の修飾DNA端が拡散し、次いで表面に取り付けられ、制限酵素がaddチャンバに導入されてオリガミを切断し、次いでこれは、緩衝剤の流れを介して除去される。例えば、本開示は、DNAが一本鎖または二本鎖であり、少なくとも1000ヌクレオチド、例えば、1000~1,000,000ヌクレオチドの長さ、または例えば、5,000から20,000ヌクレオチドの長さであるDNA合成を与え、ヌクレオチドの配列は、二進コードに対応する。他のDNA長さが、必要に応じて使用されてよい。
【0050】
また、本開示は、一本鎖におけるヌクレオチドまたはコード鎖におけるヌクレオチドが、アデニン、チミン、およびシトシンのヌクレオチドから選択される、例えばアデニンとシトシンのヌクレオチド、またはチミンとシトシンのヌクレオチドから選択されるDNA(またはポリマー)を与える。また、DNAは、ハイブリダイズしていないヌクレオチドから主になってよく、それによってそれは、一本鎖の形態にあるときにかなり大きい二次構造を形成しない。また、それは、ヌクレオチドが少なくとも95%、例えば、99%、例えば、100%のアデニンおよびシトシンのヌクレオチドであるDNAを与える。また、本開示は、二進コードを含むヌクレオチドを分離するかまたは区切るために、例えば、1および0または1および0の群を分離するために付加されるヌクレオチドまたはヌクレオチドの配列を含むDNAを提供し、したがって連続した1または0は、より容易に読み出すことができる。本開示は、(a)二進コード中の各ビットが単一のヌクレオチドに対応し、例えば、1および0の各々がAまたはCに対応する、あるいは(b)二進コード中の各ビットが一連の2つ以上のヌクレオチド、例えば2、3、または4つのヌクレオチド、例えば、AAAまたはCCCに対応するDNAも提供する。加えて、DNAは、参照により本明細書に組み込まれる米国特許第8283165(B2)号に記載されるように、例えば、緩衝塩(例えば、ホウ酸塩緩衝剤)、酸化防止剤、湿潤剤、例えばポリオール、および適宜、キレート剤のうちの1つまたは複数と共に乾燥した形態において、ならびに/あるいは核酸とポリマーの間のマトリックス、例えば、ポリ(エチレングリコール)-ポリ(l-リシン)(PEG-PLL)ABタイプブロックのコポリマーにおいて、ならびに/あるいはDNAを結合する相補的核酸鎖またはタンパク質と共に、結晶化または提供されてよい。
【0051】
また、DNA(またはポリマー)は、識別配列、またはPCR増幅配列を含むDNAを含んでよく、あるいはDNAは、1つまたは複数の較正シーケンス、例えば、ナノポアベースのシークエンシングデバイスを較正するために、例えば、ナノポアを通るDNAの通過速度、またはナノポアを通過する異なるヌクレオチドに起因するキャパシタンスまたは電流に対する相対的影響を測定するために使用できる、知られているヌクレオチドの配列を含んでよい。また、DNAは、ナノポアベースのデバイスにおいてナノポアの近くの表面にそれが固定されることを可能にする末端リンカー基(terminal linker group)、表面に固定されるときにDNA鎖がナノポアに到達することを可能にするのに十分長いスペース配列、配列がデータ、コドン、または他の情報を符号化するデータ記憶配列、および適宜、合成されるとDNAが切断および検索されることを可能にする制限配列を含んでよい。
【0052】
図7を参照すると、どのようにデータが記憶されるかという形式は、様々な要因および設計基準に基づいて変更されてよい。特に、「メモリストリング」(またはDNAもしくはポリマー)6550は、ライン7102として示すことができ、この上に、所与のメモリセル内のメモリストリング6550上へ書き込まれた(または付加された)個々の「ビット」を示す一連の楕円形7104がある。いくつかの実施形態では、ビット7104は、「記憶ワード」7112を構築するために交互に書き込まれてよい。第1の例のデータ形式7110は、アドレスセクション7106、データセクション7108、および誤りチェックセクション7110という記憶ワード7112へ至る3つのコンポーネントを示す。アドレスセクション7106は、所望のデータを位置付けるためにメモリシステムによって使用されるラベルまたはポインタである。コンピュータメモリバス上のハードウェアアドレスラインが固有のメモリ位置をアドレス指定する従来の半導体メモリストレージとは異なり、本開示のメモリチップおよびシステムは、記憶されるデータの一部であり、検索されることが望まれるデータが位置付けられる場所を示すアドレス(またはラベル)を必要とする。図7に示された例では、アドレスは、データのすぐ近くにまたはデータと連続して位置するとともに、誤りチェックデータ、例えば、パリティ、チェックサム、エラー訂正コード(ECC:error correction code)、巡回冗長検査(CRC:cyclic redundancy check)、または暗号化情報を含む誤りチェックおよび/またはセキュリティ情報の任意の他の形態のすぐ近くにまたはこれと連続して位置する。記憶ワード7112、コンポーネントアドレス7106、データ7108、誤りチェッキング7110の各々は、メモリストリングにおいて互いに後に位置する。各コンポーネントは、知られている長さ(ビット数)、例えば、アドレス=32ビット、データ=16ビット、誤りチェック=8ビットを有するので、各記憶ワード7112およびそのコンポーネントは、ビット数をカウントすることによって決定することができる。
【0053】
他の一例のデータ形式7120は、アドレスセクション7106、データセクション7108、および誤りチェックセクション7110という同じ3つのコンポーネントを示す。しかしながら、各セクションの中間に、それぞれ番号7122、7124、7126として示された「特別のビットまたは配列」セクションS1、S2、S3がある。これらの特別のビットS1、S2、S3は、何のセクションが次に来るのかを示す所定の一連のビットまたはコードであってよく、例えば、1001001001は、このアドレスが次に来ることを示すことができるのに対して、10101010は、このデータが次に来ることを示すことができ、1100110011は、次における誤りチェックセクションを示すことができる。いくつかの実施形態では、特別のビットは、それがナノポアを通過するときに容易に定義可能であるダンベル、花、または他の「大きい」分子構造のような、ストリングに取り付けられる異なる分子のビットまたはビット構造であってよい。それが大きい代わりに、それは、本明細書に上述されたように、固有の変化に1ビットおよび0ビットとは異なるキャパシタンスまたは共振を与える他の分子の特性を有してよい。
【0054】
別の例のデータ形式7130は、アドレスコンポーネントがないたった1つのデータコンポーネント7140、および誤りチェックコンポーネント7110を示す。この構造では、ストリングは、たった1つの「データ」コンポーネントを保持し、アドレスコンポーネントを保持せず、アドレスコンポーネントは、以下に説明されるように、他のストリングに記憶され得る。この例には、それぞれ番号7132、7134、7136として示される特別のビットS1、S2、S3がある。例7120と同様に、本明細書で上述したように、これらの特別のビットS1、S2、S3は、データセクション間の分離(例えば、データストリングまたはデータセクションの始めまたは終わり)を示すとともに誤りチェックセクションが次であるときを示す所定の一連のビットまたはコードであってよく、あるいはそれがナノポアを通過するときに容易に定義可能(または特定可能)であるストリングに取り付けられた異なる分子のビットまたはビット構造であり得る。
【0055】
図8を参照すると、メモリセル7202~7208(セル1からセルN)の単一行が示されており、サンプルのメモリストリング7210~7216は、それぞれ各セルに関連している。情報の単一ビット(1または0)を記憶する各メモリセルに代わって、本開示の各メモリセルは、かなりの量のデータ(すなわち、データの「ストリング」、または「データストリング」もしくは「メモリストリング」)を記憶することができるので、本開示のメモリシステムは、従来の半導体メモリとはかなり異なる。したがって、従来の半導体メモリが2Dアレイとして見られる場合、本メモリシステムは、3Dアレイとして見ることができ、メモリセルアレイ内の各メモリセル位置は、かなり大きい記憶深さを有する。これは、データを記憶する仕方およびデータを検索する仕方についての広範囲のオプションを与える。
【0056】
図8に示された例の場合、各セルは、図7の例7110に説明されるものに類似して、線形の自己完結した情報ストリング(記憶ワード)を記憶することができる。その場合には、各記憶ワードは、メモリストリングに沿って他の記憶ワードの上に続けて(またはそれと順次的に)記憶される。そして、行におけるセル7202~7208の各々は、この構造を複製し、これは、複数の行(図示せず)について繰り返され得る。
【0057】
図9を参照すると、いくつかの実施形態では、いくつかのセルはアドレス情報だけ記憶することができ、いくつかのセルはデータ情報だけである。その場合には、各行は、セル、例えば、アドレスまたはポインタのメモリストリング7302を有するセル1,7310を有することができ、行の残り、例えば、それぞれセル2~セルN,7310~7316は、それぞれ、データ7304~7308の対応するストリングを有する。その場合には、アドレスまたはポインタは、行、列、およびエントリー数、例えば、行3、列8、エントリー50などのデータが、メモリチップ上に記憶される場所を示す値を有し、このアドレスに対応するデータが行3および列8に位置するメモリストリング上の50番目のデータブロックにあることを意味する。これにより、アドレスをデータの隣に物理的に位置することから有効に切り離し、これにより記憶の柔軟性を与えることができる。また、各ストリングは、ストリング上に記憶された情報を検査するために1つまたは複数の誤りチェックコンポーネントまたはセキュリティコンポーネントを有してよい。これは、アレイ内の行ごとに繰り返されてよい。
【0058】
図10を参照すると、所与のメモリストリング上に情報を連続して(またはシリアルに)記憶する代わりに、データをメモリセルアレイ内に並列に記憶することができる(例えば、複数のメモリストリングにわたって)。例えば、記憶ワードが記憶されるとき、従来の半導体メモリが働くやり方と同様に、データを単一の記憶動作において迅速に記憶し、アレイにわたってデータを記憶することができるが、所定のメモリストリングの群の上へ別の記憶ワードを並列に「押し込む」(記憶する)度に、それが3D深さによりそれを何度も繰り返し行うことを可能にする。そのような形式は、所与の記憶ワードの迅速な並列検索も可能にする(位置付けられると)。その場合には、いくらかのセル7402は、アドレス/ポインタを並列に記憶することに割り当てられてよく、いくらかのセル7204は、データを並列に記憶することに割り当てられてよく、いくらかのセル7406は、誤りチェックおよびセキュリティデータを並列に記憶することに割り当てられてよい。例えば、図8に示されたメモリストリング7210に記憶された記憶ワード(「アドレス、データ、誤りチェッキング」)(これは、1つのストリング7210上に直列に記憶されている)は、アドレス1、データ1、および誤りチェック1を有する記憶ワード7410として示されるように記憶することができ、これは、複数のセル(1-N、N+1からM、およびM+1からP)にわたって並列に記憶されている。同様に、記憶ワード7412の場合、これは、同じストリングにわたって記憶ワード7410と並列に(ストリングの記憶方向に応じてその下または上のどちらかに)積み重ねられる。いくつかの実施形態では、データは、2次元に並列に(例えば、所与の層または深さレベルにおける2Dアレイまたは行および列のマトリックスにわたって)記憶することができ、それによって記憶された情報の層状の2Dアレイを生成し、例えば、多層状の2D画像キャプチャデータは、2D画像のそれが一度に同時に記憶されることを可能にすることを除いて、リアルタイムに記憶することができ、各2Dスナップショットは、アレイ内の先のスナップショット画像の上の単一層内のセルアレイに記憶される。
【0059】
前述の特許出願にも説明されるように、読み込まれるデータを表す2および4ビットを用いるDNA(または塩基)を本明細書に記載してきたが、任意の個数の「ビット」(またはモノマーまたは塩基)が、データ記憶ポリマー(またはメモリストリング)の望まれる場合、セルキャパシタンスまたはインピーダンス(および対応する共振周波数、または周波数応答)の変化が、他のビットのそれぞれにわたって区別可能である出力の大きさおよび/または位相をビットごとに発生させるのに十分であるのであれば、使用されてよい。そのようなキャパシタンス(またはインピーダンス)の変化は、塩基の物理的な分子のサイズ(例えば、直径)を変化させることによって達成することができるが、セルの固有キャパシタンス(またはインピーダンス)値を生成する塩基の任意の特性が、ナノポアを通過するとき、必要に応じて使用されてよい。例えば、異なる誘電特性、異なるイオン(または電荷)特性、および/または異なる量子力学的/電気特性を有する塩基が、それらが所望の機能要件および性能要件を満たすのであれば、使用されてよい。
【0060】
前述の特許出願にも説明されるように、ビットは、バイナリビットであり得るが、それらは、本明細書に記載されたように、本開示によりメモリ(またはポリマー)ストリング(または鎖もしくはスティック)が3つ以上の異なる値を書き込む(または付加する)ことを可能にするような任意の塩基ナンバリングシステム(base numbering system)に限定されない。その場合には、セル設計は、それに応じて調整される。例えば、塩基-4システム(例えば、DNA塩基システムについて、GCAT)の場合、本明細書に記載されたように、4つのaddチャンバ、および単一のデブロックチャンバがある。これは、3以上、例えば、3、4、5、6、7、8、9、10(10進数)以上、Nまでの任意の塩基価システムに拡張されてよい。そこには、N個のaddチャンバ、および1個のデブロックチャンバがある。唯一の制限は、図11図12と共に本明細書にさらに説明されるように、メモリストリング(またはDNAもしくはポリマー)が全てのaddチャンバに到達することができるようにチャンバが向けられることであろう。
【0061】
前述の特許出願にも説明されるように、前述の特許出願の図26も、共通のリザーブまたはデブロックチャンバを共有する4つの付加チャンバを示している平面図を示し、ポリマーは、4つのチャンバの各々にアクセスできるポジション(9)に繋がれる。このレイアウトの断面図(側面図)は、前述の特許出願において図24および図25に示されるようなものであり、荷電ポリマーは、電気制御層中の電極(前述の特許出願における図24中の1)を動作させることによって4つの付加チャンバの各々に移動させることができる。
【0062】
より具体的には、図11を参照すると、2つの4addチャンバメモリセルが、チャンバの行の側面図、およびチャンバの正方形形状構成の平面図で示されている。両構成において、メモリストリング6550は、デブロック(DB)チャンバ内にあり、4つの付加または「add」チャンバに入ることができる。4つのaddチャンバの各々は、ポリマーメモリストリング6550に付加される固有の化学的コンストラクト(またはモノマー)またはコードを有する。これは、2進法において00、01、10、11(または10進数において0から3)である4つ(4)の固有コードとして見ることができる。本明細書および前述の特許出願に説明されるように、4つのコードは、DNAにおける4つの塩基、すなわち、GCATとすることもできる。そのような構成は、単一のチャンバの付加反応を用いて情報またはデータの一括書込み(複数ビットの書込み)を可能にし、これにより、各書込み周期(または付加反応)中の単一ビットの書込みにわたってデータの記憶密度、およびデータを記憶することができる速度を増大させる。これは、所与のメモリセルにおける固有コード(または化学アイテムもしくはコンストラクト)を与える任意の個数の固有付加チャンバについて行われてよく、本明細書により記載されるように、唯一の制限は、メモリストリング(またはポリマー)に付加することができるかまたは書き込むことができるとともに、特定(または読み込み)することができる固有化学アイテムまたはコンストラクトの個数である。
【0063】
特に、図11は、メモリセル内の4つのaddチャンバ、2ビットバイナリ書込み(00から11)、あるいは4つの異なる(固有)コードまたは化学アイテム[例えば、G、C、A、T(DNA塩基)、または花、星、ダンベルなど]の任意のセットを示す。いくつかの他の特徴は、ビードもしくはオリガミに、またはデブロック(DB)チャンバ(十分長い場合)の底部(または壁)に取り付けられるDNA(または他のポリマー「メモリストリング」)を含み、単一のaddチャンバ反応を用いた情報/データの一括書込み、例えば、コードまたは複数ビットの書込みを可能にし、所与のメモリセルにおける任意の個数の固有addチャンバについて行われてよく、メモリストリングに付加することができるかまたは書き込むことができるとともに、特定(読み込み)することができる固有化学アイテムまたはコンストラクト(またはモノマー)の個数によってのみ制限される。
【0064】
図12を参照すると、いくつかの実施形態では、前述の特許出願に図示および記載されたものなどの様々なマルチビット書込み構成(または同じ結果を達成する任意の他の構成)を用いることは、アレイまたは複数のN個のチャンバメモリセルを作り出してさらに強化されたデータ記憶密度を与えるために使用され得る。特に、セルあたりN個のaddチャンバを有するM個のメモリセルは、M桁を有し、セルごとにメモリストリングにわたって並列に書き込まれ、「ワード」が0から(N^M)-1の値を有するベースNの記憶「ワード」の生成を可能にする。また、単一メモリセルまたはストリングは、メモリストリングの長さに沿ったM桁またはコードを有し、単一メモリセルまたはストリングに書き込まれるベースNの「ワード」[0から(N^M)-1のワード値]を生成する。
【0065】
また、その場合には、セル(セル1~セルM)は、いくつかの実施形態では、全て同一であってよく、各セルは、同じN固有コードを有する。図12は、いくつかの異なるN値(セルあたり固有数のaddチャンバ)についての例を示す。特に、N=4の場合、各セルは、対応するメモリストリングごとに記憶できる4つの固有値または状態を有する(各セルは、図11に示されたものに類似している)。同様に、N=8の場合、各セルは、対応するメモリストリングごとに記憶できる8つの固有値または状態を有する。同様に、N=10の場合、各セルは、対応するメモリストリングごとに記憶できる10個の固有値または状態(または10進数)を有する。同様に、N=16の場合、各セルは、対応するメモリストリングごとに記憶できる16個の固有値または状態(または16進数)を有する。また、図7図10と共に本明細書に説明されたビットの書込み構成および手法の各々は、単一「ビット」セルの代わりにマルチビットメモリセル(3つ以上のaddチャンバ)を使用して行われてよい。その場合には、メモリストリング7102に沿った各「ビット」楕円形7104(図7)は、使用されるメモリセル内に固有の化学的コンストラクトを有するaddチャンバの個数に対応する複数のビットまたは固有コードを表すことができる。結果として、高密度データ記憶は、本開示のそのようなマルチビット書込み手法を使用して実現される。
【0066】
また、図12は、セルあたりN個のaddチャンバを備えたM個のメモリセル(およびセルあたり1つのデブロックチャンバ(DB))を示しており、N個のaddチャンバは、N個の異なる(または固有の)付加状態または化学的コンストラクトに対応し、各セル(または対応するメモリストリング)は、ベースNの「桁」(またはビットもしくはバイト)を生成するために使用することができ、M個のセルの一群は、複数のメモリセルまたはストリングにわたって並列に書き込まれるM桁を有するベースNの「ワード」[0から(N^M)-1のワード値]を生成する。また、単一メモリセルまたはストリングは、単一メモリセルまたはストリングに書き込まれたメモリストリングの長さに沿ったM桁またはコードを有するベースNの「ワード」(0から(N^M)-1のワード値)を生成する。
【0067】
いくつかの態様または実施形態では、本発明は、ナノポアベースのデバイス内のポリマー上にデータを記憶する方法であって、少なくとも2つのaddチャンバ、および「デブロック」/「デプロテクト」チャンバ含む少なくとも3つのチャンバを有するメモリセルを用意することであって、各addチャンバは、ポリマーがaddチャンバに出入りすることを可能にするように配置されたナノポアを有し、各addチャンバは、ポリマーがそれぞれのaddチャンバに入るときにポリマーに固有コードを付加するように配置され、「デブロック」チャンバは、ポリマーがそれぞれのaddチャンバに入るときにポリマーがコードを受け取ることを可能にするように配置されている、メモリセルを用意することと、ポリマー上にデジタルデータパターンを生成するように所定のデジタルデータパターンに基づいてコードをポリマーへ付加するように「デブロック」チャンバからナノポアを通ってaddチャンバへポリマーを連続的に誘導することとを含む方法を提供する。
【0068】
いくつかの態様または実施形態では、本発明は、ポリマーを用いてデータを記憶する方法であって、ノポアポリマーメモリデバイスを用意することであって、デバイスは、少なくとも2つの付加チャンバを備える少なくとも1つのメモリセルを有し、各付加チャンバは、ポリマーがそれぞれの付加チャンバに入るときにポリマーに固有コードを付加するように配置され、データは、固有コードの数字に対応するいくつかのデータ状態を有する一連のコードを含む、用意することと、ポリマー上にデジタルデータパターンを生成するように所定のデジタルデータパターンに基づいてコードをポリマーに付加するために、ナノポアを通って付加チャンバの中にポリマーを連続的に誘導することとを含む方法を提供する。
【0069】
いくつかの実施形態では、メモリセルごとの固有コードの数字は、3以上の任意の整数であってよい。いくつかの実施形態では、メモリセルごとの固有コードの数字は、二進数であってよい。いくつかの実施形態では、メモリセルごとの固有コードの数字は、4、8、16、32、64、128、256、512、1024、2048、4096、8192、16384、32768、または65536以上などの3以上の二進数であってよい。いくつかの実施形態では、各コードは、ワード内の桁を示すことができ、桁は、固有コードの数字に基づいてベースNを有し、ワードは、桁数に基づいて長さMを有する。いくつかの実施形態では、コードは、マルチビット二進デジタルコードを示す。
【0070】
また、いくつかの実施形態では、各コードは、ワードの桁を示すことができ、桁は固有コードの数字に基づくベースNを有し、ワードは桁数に基づく長さMを有する。いくつかの実施形態では、本開示のナノポアメモリデバイスは、デバイス内に1つまたは複数のメモリセルを含むことができる。また、メモリストリング(またはポリマー)に書き込まれた固有コードを読み込む任意の技法が、必要に応じて使用されてよい。
【0071】
3個以上のaddチャンバがメモリセルに使用される場合には、図1に示されたセルは、3つ以上のaddチャンバを有するセルと置き換えられる。その場合には、対応する入力および出力電圧制御ラインは、必要に応じて追加のaddチャンバに対応するように変化する。その場合には、当業者によって理解されるように、使用される共振器設計構成に応じて、必要に応じて、共振器または共鳴周波数の数が増加することができる。対応する変更は、当業者によって理解されるように、2つより多くのaddチャンバの個数を増加させるとき、必要に応じて、本明細書に(または前述の特許出願に)説明された実施形態のいずれかになされる。
【0072】
用語「データ」は、本明細書に使用されるとき、メモリに記憶することができるアドレス(または物理的または視覚的を含むラベルもしくはポインタ)を表すデータを含むデータの全ての形態、任意のタイプの機械コード(限定するものではないが、オブジェクトコード、実行可能コードなどを含む)誤りチェッキング、暗号化、ライブラリ、データベース、スタックなどを含む。いくつかの例では、図7図10など(または内容が示唆する他の場所)において、用語「データ」は、「アドレス」、または「誤りチェッキング」から分離しているものとして図示または記載され得る。それらの場合には、これらの用語は、例示のためだけにデータの異なる形態を示すために使用され得る。
【0073】
上述されるように、DNA(またはポリマー)メモリストリングがナノポアを通過しているとき、DNAトランスロケーションレート(translocation rate)(または転移速度、または速度)は、数多くの要因に基づいて変化することができ、印加電場、ナノポアに近づくDNAストリングの角度、ナノポアの形状(円錐形、円筒形など)、ストリングの直径に対してのナノポアの直径(これは、その長さに沿って変化し得る)、ストリングにおけるからまりもしくは巻き付きまたはコイルの量、ストリングの長さに沿った速度の変化の仕方、流体の動的作用、チャンバの壁との摩擦/引力/結合、粘性作用、流体内の音波、および他の要因を含むが、これらに限定されない。したがって、DNA(またはポリマー)メモリストリングに記憶されたデータを正確に、繰返し可能に、および確実に読み込む能力を与えるために、データビットレート対応する首尾一貫した所定のトランスロケーションレートを有することが望ましい。
【0074】
本明細書にやはり説明されるように、DC誘導電圧Vst(またはVin)は、一方の流体充填チャンバからナノポアを通ってもう一方にDNAを移動または誘導するために、上部電極および下部電極に印加されてよい。やはり説明されるように、ナノポアを通るDNAのDNAトランスロケーション時間(またはレートもしくはスピードもしくは速度)は、AC測定または感度に影響させない一方で、VstのDC成分の大きさおよび極性を調整することによって任意の時間に調整または停止することができる。
【0075】
図13を参照すると、ビットレート制御(BRC)ロジック9700は、本開示の実施形態による、所望の首尾一貫したデータビットレートを得るためにDNA誘導電圧Vst(およびしたがって、DNAのトランスロケーションレート)を調整または駆動するように閉ループフィードバック制御システムまたはサーボコントローラを与えるように使用されてよい。いくつかの実施形態では、BRCロジック9700は、読出し/書込みメモリコントローラ6802の一部であり得(図4)、および/または書込み/Vst制御ロジック6804の一部であり得る。
【0076】
特に、データビットDTref間の所定の所望の(または参照もしくは設定点)最小平均時間(または平均ビットギャップ時間、もしくは平均ビットギャップ、もしくは平均ビット間隔、もしくは平均ビットレート)、例えば、1マイクロ秒/ビットが、BRCロジック9700に与えられる。DTrefデータ値は、コントローラ6802(図4)のメモリに記憶されるか、または別の源、例えば、遠隔サーバから受け取られるかもしくは検索されるデフォルトパラメータ、あるいは別のコントローラまたはコンピュータからの命令であってよく、静的な値であってよく、または経時的に変化してよい。DTrefについて他の値が、必要に応じて使用されてよい。
【0077】
BRCロジック9700は、ライン6860上で読出し制御ロジック6850(図4)から与えられ得るナノポアを通過するDNA(またはポリマー)メモリストリングに記憶されたデータを示すリアルタイムに読み出されるデータビットも受け取る。リアルタイムのデータビットは、DT計算ロジック9708へ与えられ、これは、読出しCNTRLロジックから受けられるデータビット間の実際のリアルタイムアベレージ(または平均)時間DTactを決定する。書き込まれたビットは、連続した1の最小および最大数、知られている「ランレングス限定」(またはRLL)符号化、例えば、連続した1の最小数が2であり、最大が7であることを意味するRLL2,7があるように、コード化されて(または符号化されて)よい。他のビットのコード化手法および値が、必要に応じて使用されてよい。
【0078】
DTrefおよびDTactの値は、比較器9704(または加算器もしくは加算接合)に与えられ、比較器9704は、2つのデータ信号間の差(DTref-DTact)を計算し、参照ビットギャップ時間DTrefと実際のビットギャップ時間DTactとの間の誤差(または差)を示すビットギャップ誤差(またはビットレート誤差または差)信号DTerrを与える。次いで、ビットギャップ誤差DTerrは、動的制御ロジック9710、例えば、比例-積分(またはP-I)コントローラ(K/S)に与えられ、ただし、1/Sがラプラス変換または周波数空間内の積分器を表し、これは、DNAのスピードを変化させて平均ビットギャップ誤差信号DTerrをゼロに(または方へ)駆動するために必要とされるDNA誘導電圧信号Vstを示すデジタル信号Vst-outを与える。誘導電圧は、所望の平均ギャップ時間(またはビットレート)が満たされていることを意味する誤差信号DTerrがゼロとなるまで上下に増分し続け、その点において、それは、誤差DTerrがゼロでなくなる(すなわち、DNAトランスロケーション速度が変化する)まで誘導電圧をそのレベルに保持し、それによってリアルタイム閉ループサーボ制御を行う。
【0079】
本明細書に記載されたように、それぞれ名付けられた流体チャンバに対応する適切なAdd「0」、Add「1」、および「デブロック」(または「デプロテクト」)ラインに印加される電圧を決定するために、出力信号Vst-outが、プロセッサ8610(図4)へ与えられてよく、それによってナノポアを通る所望のDNA(またはポリマー)速度を与えるか、または本明細書に記載された機能および性能を与える。いくつかの実施形態では、Vst-outは、所与の方向にDC誘導電圧を調整するために、電流Vst誘導電圧に付加される(または差し引かれる)増分誘導電圧信号であってもよい。
【0080】
任意の他のタイプの制御移行機能が、必要に応じて、動的制御ロジック9710に使用されてよく、例えば、比例、比例-積分-微分(P-I-D)、ローパス(LP)、ハイパス(HP)、バンドパス(BP)、二次(2次)、線形、非線形、リード/ラグ、高次、または所望の機能および性能を与える制御ロジックの任意の他の形態である。また、いくつかの実施形態では、所望の全体的な動的制御システム性能および安定性応答を与えるために、動的制御ロジックの一部は、ループのフィードバック部分に、すなわち、DTactの計算ロジック9708の経路に(比較器9704の「-」側)、および/またはすなわち、比較器9704の前でDTrefが比較器(比較器9704の「+」側)に入る参照経路に配置されてよい。また、動的制御ロジック9710および/またはDTact計算ロジック9708は、ソフトウェア、ハードウェア、またはファームウェアにおいてデジタルで実施されてよく、および/あるいはアナログコンポーネントを使用して(部分的にまたは完全に)実施されてよい。
【0081】
また、BRCロジック9700は、ナノポア(またはナノチャネル)を通るDNA(またはポリマー)メモリストリングの速度を制御することができるとともに、メモリストリングから対応するビットのデータをリアルタイムで読み出すことができる任意のタイプの書込み/読出しメモリコントローラと共に使用することができる。また、縦(ナノポアの長さに沿っている)、または横(ナノポアの直径にわたっている)、ACベースまたはDCベース、イオン電流ベース、インピーダンスベース、キャパシタンスベース、またはメモリストリングビットを読み出す任意の他の技法などの任意のタイプの読出し技術が使用されてよい。
【0082】
動的制御ロジック9710および/またはDTact計算ロジック9708のためのパラメータおよび係数は、リアルタイムに最適化されてよく、および/または知られている制御最適化ロジックおよび/または機械学習技法および分類器、例えば、サポートベクターマシン(SVM)、ニューラルネットワーク、決定木分類器、ロジスティック回帰、ランダムフォレスト、または本開示の機能を実行する任意の他の機械学習もしくは分類技法などを使用して経時的に学習させられる。同様に、DTrefの値は、ビットレート制御ロジックおよび/または読出し/書込みメモリコントローラ6802(図4)の一部として実行することができる同様の機械学習技法を用いて経時的に最適化または学習することもできる。
【0083】
また、平均ビットレートの参照値または設定点(または目標ビットレートまたはDTref)は、様々な要因に基づいて時間および条件によって変化し得る。例えば、ビットレートの参照は、システムがデータをポリマー上へ書き込んでいるときの第1のレート(「書込み」ビットレート)、およびシステムがポリマー上で記憶するデータ/コードを読んでいるときの第2のレート(「読出し」ビットレート)であってよい。また、所望のビットレートの参照は、本明細書に説明されるように、何のデータがメモリストリングまたはポリマーまたはDNAに書き込まれるのかのように様々なシステムの要因に基づいて、またはストリングに沿ってデータがナノポアに対してどこに位置するのかに基づいて、または様々な要因に基づいて変化し得るナノポアに関する力動性に基づいて、変化してよい(線形または非線形に)。また、デバイスが、図15および図16に示されるもののように、複数のメモリセルまたはメモリアレイを含むとき、サーボコントローラは、所望の性能およびセル特徴に応じて、メモリセル、アレイ、チップ、またはデバイスごとに、独立して、またはセル、アレイ、チップ、またはデバイスの群または集団において、ビットレートを同時に制御することができる。
【0084】
また、ナノポアメモリチップ6700(図1)またはナノポアポリマーメモリ(NPM)チップに書き込む、および/またはそこから読み出すのに必要な流体は、製造時にチップに予め装填されてもよく、流体または試薬がチップ6700に付加またはそこから除去される必要なく、チップ内のままでもよい。したがって、チップは、チップの内部にある流体を有してよいが、チップは、自己完結した「ドライユース(dry-use)」メモリストレージ、および/または検索チップまたはデバイスであってよい。その場合には、フルイディクスおよび/または試薬をチップ6700へ与え、またはチップ6700から受け取る計器7502(図1)は、必要とされ得ない。また、読出し/書込みメモリコントローラ6802(図4)は、ナノポアメモリチップ6700の一部であってよい。加えて、ナノポアポリマーメモリ(NPM)チップ6700および読出し/書込みコントローラ6802(図4)の上または複数は、通信(データの書込みおよび/または読出し)のためにネットワーク(有線または無線)に接続されてよいコンピュータシステム6870、もしくはメモリサーバコンピュータ、または他のコンピュータシステムもしくはデバイスに組み込まれてよく、そのいずれも、以下にさらに説明されるナノポアポリマーメモリ(NPM)システム、またはサーバ7500(図1)と本明細書において呼ばれてよい。
【0085】
また、メモリチップ6700またはNPMサーバ7500は、データ書込みおよび/または読出しデバイスまたはシステムとして使用され得る。いくつかの実施形態では、それは、ライトワンスリードメニータイムズ(WORM:Write-Once-Read-Many times)メモリなど、データの長期間記憶(またはアーカイブまたはバックアップまたは「コールドストレージ」)に使用されてよく、データは、本開示の技法および/またはデバイスを使用して、NPMチップまたはサーバ7500上でとても効率的に記憶され得(チップあたり高いデータ密度)、次いで、必要なときに、検索される(または抽出または読み出される)。メモリチップ6700またはサーバ7500は、リアルタイム読出し/書込みメモリとして使用することもでき、これは、ランダムアクセスメモリ(RAM)に類似して、リアルタイムにまたはいつでも、任意のメモリセルまたは位置に書き込まれてよく、任意のメモリセルまたは位置から読み出されてよいが、(典型的なRAMと異なり)電力がNPMチップ6700またはサーバ7500から除去されるときに、メモリセル6702に記憶されるデータは、失われない(または消去されない)。
【0086】
図14を参照すると、本開示のNPMチップまたはサーバ750は、スタンドアローンデバイス(またはシステムもしくはサーバ)として使用されてよく、またはデータメモリストレージおよび/または検索システム9800もしくはナノポアポリマーメモリ(NPM)システムの一部としてネットワーク構成または環境に使用されてよい。特に、1つまたは複数のNPMサーバ7500(これは、複数のNPMチップ6700を含むことができる)は、ライン9861によって示されるように、通信ネットワーク9860によりデジタルデータを送受信することによって、通信ネットワーク9860、例えば、ローカルエリアネットワーク(LAN)、ワイドエリアネットワーク(WAN)、バーチャルプライベートネットワーク(VPN)、ピアツーピアネットワーク、もしくはインターネット、またはワールドワイドウェブ、有線もしくは無線を介して、様々なデバイス、コンピュータ、および/またはサーバ、例えば、ユーザコンピュータ9834、NPMポータルコンピュータ9836、記憶データサーバ9842、NPMデータ処理ロジックサーバ9844、NPM検索式データサーバ9846と通信することができる。
【0087】
データまたはロジックサーバ9842、9844、9846は、本明細書に記載された機能を実行する(ストレージ能力)を含む必要なソフトウェアまたはハードウェアを有する任意のタイプのコンピュータサーバであり得る。また、サーバ9842、9844、9846(またはそれによって実行される機能)は、ネットワーク9860上の別個のサーバに個々にまたは集合的に設けられてよく、またはネットワーク9860上のNPMサーバ7500のうちの1つ(または複数)の内に全体または一部として設けられてよい。加えて、NPMサーバ7500は、ネットワーク9860を介して互いにまたは本明細書に記載された機能を実行するのに必要な任意のネットワークイネーブルデバイスもしくはロジックとそれぞれ通信することもできる。NPMサーバ7500は、大量のデジタルデータを記憶するおよび/または検索するためにネットワークベース(またはクラウドベース)のサーバ「ファーム」を集合的に形成することができる。
【0088】
いくつかの実施形態では、ユーザ9840は、NPMサーバ7500に所望のユーザデータを記憶するために、ユーザコンピュータ9834と交信することができる。特に、ユーザコンピュータ9834は、本明細書にさらに説明されるように、本明細書に記載された機能を実行することができるディスプレイ(DSPLY)、ネットワークまたはウェブブラウザ、ローカルメモリストレージ(Mem)、およびNPM処理用ソフトウェアアプリケーション(NPM Proc.App)を有する汎用コンピュータであり得る。ユーザコンピュータ9834自体に設けられたローカルデジタルメモリストレージに加えて、ユーザコンピュータ9834は、USBポートまたは他のポートを介して接続される、フラッシュドライブ、サムドライブ、ハードディスクドライブ、CD ROMドライブ、サーバ、または任意の他の外部記憶デバイスもしくはコンポーネントなどの別個の外部記憶デバイスとインターフェースをとってもよく、または接続されてもよい。
【0089】
ユーザコンピュータ(またはユーザデバイス)9834は、ラップトップ、デスクトップ、タブレット、モバイルデバイス、スマートフォン、電子書籍リーダ、または任意の他のコンピュータベースのデバイスなどの本明細書に記載された機能を実施することができる任意のコンピュータベースのデバイスであってよい。いくつかの実施形態では、NPMサーバ7500は、ユーザ9840のデータを記憶するおよび/または検索するために、ネットワーク9860を介してユーザコンピュータ9834と直接通信することができる。デジタルユーザデータは、ユーザコンピュータ/デバイス9834がアクセスすることができる、限定するものではないが、画像、テキスト、音声、映像、ドキュメント、スプレッドシート、メタデータ、アドレス情報などを含む全ての種類のデータを含み得る。
【0090】
また、ユーザコンピュータ/デバイス9834は、ユーザコンピュータ/デバイス9834上で実行するNPM処理アプリによってアクセスすることができる、データ、画像、音声/映像、ドキュメントなどを記憶するためのデバイス自体に設けられたローカルデジタルストレージ(またはそこに直接接続される、外部のUSB接続されたハードドライブ、サムドライブ等など)を有することもできる。
【0091】
いくつかの実施形態では、NPMサーバ7500は、ユーザデータの記憶および/または検索を容易にするために、ネットワーク9860を介してNPMポータルコンピュータ9836と通信することができる。NPMポータル9836は、ユーザ9840などの複数のユーザがログインし、ユーザのデジタルデータの一部または全部を記憶、検索、使用および/または調査することを可能にするウェブサイト(Web Site)を実行するサーバ(Server)を含んでよい。ユーザ9840は、それらの個々のデータのプライバシーを確実にするために予め設定されたユーザ名およびパスワード情報によって安全にログインすることができる。いくつかの実施形態では、ユーザの記憶されたデータは、ユーザコンピュータ/デバイス9834を介してアクセスすることができるウェブサイト上に複数の形式において表示することができる。
【0092】
いくつかの実施形態では、ユーザ9840は、ユーザコンピュータ9834上のユーザのウェブブラウザを介してNPMポータルウェブサイトにログインすることができ、例えば、バックアップ記憶のためまたは他の目的のために、NPMサーバ7500においてユーザコンピュータ9834上のローカルメモリ(Mem)に現在記憶(または保存)され得るある一定のユーザデータをユーザコンピュータ9834に要求させる。その場合には、要求されたユーザデータは、NPMポータルウェブサイトを介してNPMポータルコンピュータ9836上のNPMサーバへアップロードすることができ、またはNPMサーバ7500にデータが記憶される一時的な保管場所として、記憶データサーバ9842へアップロードすることができる。記憶されるデータがNPMサーバまたは記憶データサーバ9842へアップロードされると、本開示に記載されるように、NPMポータルコンピュータ9836は、所望のユーザデータをNPMサーバ7500に記憶する(またはその記憶を開始する)ために、NPMサーバ7500と通信することができる。NPMポータル9836は、データが一時的に記憶される場所のサーバ位置/アドレスおよびフォルダ名(例えば、記憶データサーバ)をNPMサーバ7500に与えることでき、次いで、NPMサーバ7500は、記憶プロセスを開始することができる。いくつかの実施形態では、記憶データサーバ9842は、ユーザがデータを保存するために使用する遠隔ストレージサーバまたはメモリデバイスであってよい。その場合には、ユーザは、ユーザの記憶データサーバ9842のサーバ位置/アドレス、およびフォルダ名を与える。
【0093】
記憶されるデータの量に応じて、全ての所望のデータをNPMサーバ7500に記憶する時間は、即時でなくてもよい。NPMサーバ7500にデータがうまく記憶されると、ユーザは、データが記憶されたことを示す通知またはメッセージ(例えば、テキストまたは電子メールのメッセージ)を受け取ることができる。ユーザは、NPMポータル9836および/またはNPMサーバ7500を使用するために、データ記憶サービスに関する電子請求書または請求書を受け取ることもでき、あるいは毎月、毎四半期、もしくは毎年の購読料、またはオンデマンド使用料(使用ベース)を払うことができる。ユーザは、ポータルまたはウェブサイト、あるいは別の方法を介してどんなデータが検索されるべきかについての様々なユーザ選択可能な属性を設定することもできる。
【0094】
後になって、記憶が完了した後、ユーザ9840がNPMサーバ7500に記憶されたデータを検索する(または読み出す)ことを望むとき、ユーザ9840は、NPMポータルにログインし、データがNPMサーバ7500から検索されることを要求することができる。その場合には、NPMポータル9836は、データがNPMサーバ7500から検索されることを要求するためにNPMサーバ7500を通信することができる。記憶されたデータは、所望のデータをユーザに与える任意のやり方においてNPMサーバ7500から読み出されるまたは検索されるまたは抽出されてよい。いくつかの実施形態では、NPM処理ロジック9844は、NPMサーバ7500に記憶された「生」デジタルデータを検索し、生デジタルデータを処理する、例えば、エラー訂正を実行する、書込み中にデータに配置されたコード化されたデータまたは特別のビットを除去し、記憶された生データ上で実行されるのに必要な復号化、暗号化、解凍、および任意の他のデータ処理を実行して、検索されたデータがユーザ9840またはユーザデバイス/コンピュータ9834によってアクセスされ、読み出され、記憶され、および/または使用されることを可能にするために使用されてよい。記憶された生データおよび処理されたまたは「クリーン」データは、NPMポータルによりアクセスされるまたはユーザデバイス/コンピュータ9834によって直接アクセスされるためのNPM検索式データサーバ9846に記憶されてよい。いくつかの実施形態では、NPMデータ処理ロジック9844は、NPM処理ロジック9844の機能の一部または全部を実行するNPM Proc.App.を用いてNPMポータルコンピュータ9836上でまたはユーザコンピュータ9834上で実行されてよい。その場合には、生データおよび/またはクリーンデータは、必要に応じて、NPMポータル9836のサーバ、ユーザコンピュータ9834のメモリ(オンボードまたは外部)、NPM検索式データサーバ9846、または任意の他のサーバもしくは記憶デバイス上に記憶されてよい。
【0095】
ユーザコンピュータ/デバイス9834が、ユーザデータを記憶するおよび/または検索する(NPMポータル9836は使用しない)ために、ネットワーク9860を介してNPMサーバ7500と直接通信する場合には、コンピュータ9834は、NPMポータル9836を使用することなく、本明細書に記載された機能を実行することが必要なときまたは必要に応じて、本明細書に説明されたデバイス、ロジック、および/またはサーバ、例えば、9842、9844、9846と直接通信することもできる。
【0096】
NPMサーバ7500の外側で実施されるような本明細書に示された本開示の部分は、ソフトウェアまたはロジックをNPMサーバ7500に付与することによって、例えば、本明細書に記載された機能の一部、例えば、NPMデータ処理ロジック9844、または本明細書に記載された他の機能、ロジック、もしくはプロセスの一部または全部を実行する新しい/さらなるアプリケーションソフトウェア、ファームウェア、またはハードウェアをインストールすることによって、NPMサーバ7500内で実施されてよい。同様に、本開示のNPMデータ処理ロジック9844の一部または全部は、本明細書に記載された機能を実行するために、サーバ9842、9846などのネットワーク上の他のサーバのうちの1つまたは複数におけるソフトウェアによって実施されてよい。
【0097】
図15を参照すると、本明細書における図1にメモリセル6702としても図示および記載された(例示のために半分のセルの断面として示された)単一セル1500と、セルのアレイ1502との一実施形態を示しており、ただし、図2と共に本明細書において前述されたように、「1」addチャネル6505(図2)は共通の電極(図示せず)を有し、「0」addチャネル6503(図2)は共通の電極(図示せず)を有する。本実施形態では、メモリセルごとの「デブロック」(または「デプロテクト」)チャンバは、互いから流体的に隔離されているが、底部行の各々(この場合には、1行に4つのデブロックチャンバ)は、共通のデブロック/デプロテクト電極1504を有し、各デブロック行の各々は、隣接した行から電気的に(および流体的に)隔離されている。デブロック電極1504の長さに沿って配設された電気絶縁体1505は、デブロック電極1504の行を互いから電気的に絶縁するために使用され得る。その場合には、所与の行における各デブロックチャンバ1506は、その行について共通のデブロック電極1504を使用して一緒にアドレス指定される。そのような構成は、所与の行(デブロックの行)および所与の列(addチャネル)を選択することによって、個々のメモリセル1500が固有的にアドレス指定される(およびしたがってデータを読み出すまたは書き込むためにDNA/ポリマーを制御する)ことを可能にする。メモリセル1500は、表示のためにのみ、「半分のセル」の断面図として図15および図16に示されるが、本明細書において参照されるとき、個々のメモリセル全体を参照することが意図される。
【0098】
DNA(またはポリマー)の初期鎖がデブロックチャンバ1506に挿入されることを可能にするために、各デプロテクト/デブロックチャンバの底部(底部チャンバ)には、メモリストリング(またはDNAもしくはポリマー)装填穴1508,例えば、約0.2ミクロンの直径を有する微小サイズの穴も存在する。穴1508は、DNAオリガミまたはビード1510(DNAのスタータ鎖1511の一端における)が通過することを可能にもするのに十分大きく作製されてよく、次いでエントリー後に栓がされてよい。装填穴1508について他のサイズが、それが所望の機能および性能を与えるのであれば、必要に応じて使用されてよい。
【0099】
いくつかの実施形態では、スタータDNA鎖6550に取り付けられるオリガミまたはビード1510は、大きいビード1512によって示されるように、底部デブロックチャンバ穴1508に栓をするのに十分大きくすることができ、それによってDNAのためのテザー(tether)(または取り付け点)とデブロックチャンバ1506内の液体を保持するための栓との両方をもたらす。いくつかの実施形態では、大きいビード1512は、磁性を帯びていてよく、大きいビード1512が上向き方向の磁場の存在下で穴1508を満たす(または栓をする)ようになっている。磁性ビードは、下向き方向の磁場の存在下で、チップによる書込みが完了した後に、穴1508からDNAメモリストリングを除去するために使用されてもよく、ビードおよび取り付けられたDNAメモリ鎖またはストリングは、別個の記憶のためにチップから流出されてよい。
【0100】
図16を参照すると、いくつかの実施形態では、図15のセルのアレイ1502は、デブロック/デプロテクトチャンバ1506の下に配設されたDNA(またはポリマー)装填チャンバ1600を有し得る。いくつかの実施形態では、DNA装填チャンバ1600は、液体チャネルまたは行であり得る(流体的に互いから隔離されており、その行においてセルに流体的に接続されている)。装填チャンバ1600は、メモリセルがデータをDNA(またはポリマー)メモリストリング上へ記憶する(または書き込む)ときに付加される、適切な濃度の初期またはスタータDNA(またはポリマー)ストリングまたは鎖(またはメモリストリング)1511(およびそこに取り付けることができる任意の対応するオリガミまたはビード1511)を含む装填流体(または溶液)を受け取る。DNA装填流体は、少なくとも1つのスタートDNA(またはポリマー)鎖を有する行に沿って全ての動作可能なメモリセル1500を装填するのに十分なある濃度のDNA(またはポリマー)メモリストリングを有するとともに、本明細書に記載された所望の機能および性能を与えるために溶液に必要に応じて十分な追加の鎖を有する。いくつかの実施形態では、装填流体は、所望の装填条件(以下に説明される)を実現するために、一方の側(例えば、右側)から入り、矢印1606によって示された他の側(例えば、左側)から出ることができ、適切な時間に所望の流体を供給するために必要とされる必要な流体供給ラインがあり得る。
【0101】
また、(1602として個々に示された)DNA装填チャンバ行は、共通の装填電極1604をそれぞれ有し、各装填チャンバ行1602は、隣接した装填チャンバ行から隔離されている電気的に(および流体的に)。また、装填電極1604を駆動することができる個々の電線(またはリード線または導線)の集団は、1607として示される。装填電極1604の長さに沿って配設された電気絶縁体1605は、互いから装填電極1504の行を電気的に隔離するように使用されてよい。その場合には、所与の行におけるデブロックチャンバ1506の全部は、装填チャンバ行について共通の装填電極1604を使用してDNA装填のために同時にアドレス指定される。そのような構成は、所与の行(装填チャネルまたは行)および所与の列(addチャネル)を選択することによって個々のメモリセル1500が固有的にアドレス指定される(およびしたがってスタータDNAが装填される)ことを可能にする。
【0102】
いくつかの実施形態では、装填チャンバ1600は、単一の流体チャンバ(別個のチャネルまたは行ではない)であってよく、これは、セルアレイ1502内のメモリセルのデブロックチャンバ1506の底部において装填穴1508を通って各デブロックチャンバ1506に流体的に接続されている。単一の共通の装填チャンバの場合には、装填流体は、単一の流体フィード(流体イン)ライン、および単一の流体出口(流体アウト)ラインによって与えられてよく、アレイ内の全てのセルのための単一の共通の装填電極1604がある(行間の電気絶縁1605がない)。その場合には、全てのセルが、装填流体の変化および共通の装填電極の印加される電圧の変化によって影響を受ける。
【0103】
いくつかの実施形態では、装填チャンバ1600は、半分のセルの図面に示された個々のセル1500のような個々のセル、または所定の群のメモリセルに流体的に接続されている流体チャンバであり得る。
【0104】
いくつかの実施形態では、DNA装填チャンバ1600は、メモリセルアレイ1502が一時的にまたは取り外し可能に(製品装填のために)、または永久に取り付けられる別個の層または設備として構成されてよい。装填チャンバ1600が一時的に取り外し可能な設備である場合、設備は、必要な流体接続およびインターフェースを有することができて、DNA装填流体を装填チャンバに与えるとともに、必要に応じて、装填チャンバから装填流体(例えば、DNA/ポリマーのない緩衝剤溶液と共に)を除去するまたは流し出す。取り外し可能な設備として使用されるとき、メモリセルアレイ1502がDNA装填チャンバ設備1600から除去されるとき、アレイの底部は、例えば、装填穴1508に栓をするまたは封止するように、シリコーンコーティングもしくは他のコーティング、または粘着性カバーまたは他のカバーによって封止されてよく、それによってデブロックチャンバ内の流体の漏れまたは乾燥を防ぐことができる。いくつかの実施形態では、別の記憶容器および/または別の記憶流体/溶液におけるメモリストリングの記憶のために、底部装填穴カバーは、装填穴1508を介してセルからメモリストリングを抽出することを可能にするために除去可能であり得る。
【0105】
図17および図18を参照すると、いくつかの実施形態では、図15および図16のメモリセル1500は、デブロックチャンバ1506と装填チャンバ1600との間のデブロックチャンバ1506の底部には複数の装填穴1508を有してよい。例えば、図17には、3つの装填穴1508が示されており、図18には、13個(13)の装填穴が示されている。他の装填穴の個数が、必要に応じて使用されてよい。図17には、丸い破線1702は、より長いデブロックチャンバ1506を作り出すために使用されるエッチングプロセスの結果のあり得る3D図の1つを示す。装填穴1508が多くなるほど、スタータDNAストリングが装填チャンバからデブロックチャンバに到達するために利用可能である入口通路が多くなり、これは、DNAがデブロックチャンバに装填するのにかかる時間を減少させ得る。
【0106】
いくつかの実施形態では、例えば、より大きい装填穴を通過することによって製造することができる透過型電子顕微鏡(TEM)の電子ビーム穿孔、または他のナノポア穿孔技法を用いて、ナノポアが、より大きい(例えば、約0.2ミクロンまたは200nm)装填穴1508を通って製造されるので、上側のAddチャンバ内の装填穴1508のうちの少なくとも2つをナノポア6528の所望の位置の真下に配置することが望ましいものであり得る。
【0107】
スタータDNA(またはポリマー)1511、およびそこに取り付けられる任意の付随のオリガミまたはビード1510が、DNAをデブロックチャンバ1506に移動させる任意のプロセスによって装填されてよい。例えば、スタータDNA(またはポリマー)1511、およびそこに取り付けられた任意の付随のオリガミまたはビード1510は、電場力(能動的装填)を用いて、またはデブロックと装填チャンバの間の流体のイオン性塩勾配(受動的装填)を用いて、あるいは能動的装填と受動的装填の組合せ、または任意の他の技法によって装填されてよい。
【0108】
図16を参照すると、図16に示されたメモリセルのマトリックスアレイを使用して一度に単一セルを装填するために、能動的電場力(能動的装填)を用いた一技法が、以下に示される。
1) DNA装填チャンバ行1600の全部(または少なくとも装填されるデブロックチャンバの行)にDNA(またはポリマー)装填流体を装填する。
2) 正の電圧を第1のAdd「1」チャネル(または列)に印加し、負の電圧をDNA装填行チャンバ1602の第1の行に印加する。
3) 工程(2)と同時に、DNA装填チャンバの第1の行に印加したものよりも負の電圧を全ての他のAdd「1」およびAdd「0」チャネル(または列)に印加し、第1のAdd「1」チャネル(または列)に印加されたものよりも大きい正の電圧を全ての他の装填行電極1602に印加する(他の行および列におけるDNAがそれらの行/列内のアドレス指定されていないセルのいずれかに移動しないようにするために)。
4) 行1/列1のセルのAdd「1」チャネル内のナノポアを通ってDNAが測定されるとき、全ての印加電圧を0ボルトへ変更させる(印加された電圧をオフにする)。
5) 装填チャネル行内のデブロックチャンバの個数について、Add「1」チャネル(または列)ごとに工程(1)から(4)を繰り返す。
6) 全てのセルが装填されるまで、DNA装填行チャンバの行ごとに、工程(1)から(5)を繰り返す。
【0109】
適宜、アレイ内のメモリセルを装填するために使用される任意のプロセスについて、装填チャンバが行を流体的に隔離したとき(図16に示されるように)、所与の行内の全てのセル(デブロックチャンバ)が装填されるとき、装填流体は、装填チャンバ行から除去されてよく(すなわち、流体的にすすがれ)、DNAのない緩衝剤と置き換えられ(または乾燥のまま)、それによってストレイDNAのキャプチャまたは装填されたDNAの退出のリスクを下げる。
【0110】
また、本明細書に記載されたメモリセルを使用した装填プロセスのいずれかの場合、スタータDNAがデブロックチャンバの中へ移動するのをそれが容易にするのであれば、デブロックチャンバの底部にあるデブロック電極は、開いた回路のままであってよく、または接地されてよく、または能動的な印加電圧と共に使用されてよい。
【0111】
各セルを個々に装填する代わりに、セルは、群にて、例えば、一度に1つの装填チャンバ行または一度に1つのAddチャネルにて装填されてよい。その場合には、行/列についての共通の電極は、ナノポアを通るDNAトランスロケーションについて能動的なままであり、反対の列/行についての非共通の電極は、DNAトランスロケーションがそのセルについて検出されるときに停止(「オフ」にされる)させられる。
【0112】
特に、例えば、所与の行における全てのメモリセルを装填するために、以下のプロセスが使用されてよい。
1) DNA(またはポリマー)装填流体をDNA装填行チャンバチャネル1600の全てに装填する(または少なくともデブロックチャンバの行が装填される)
2) 正の電圧を全てのAdd「1」チャネル(または列)に印加し、負の電圧をDNA装填チャンバ行1602の第1の行に印加する。
3) 工程(2)と同時に、DNA装填チャンバの第1の行に印加されたものよりも負の電圧を全てのAdd「0」チャネル(または列)に印加し、Add「1」チャネル(または列)に印加されたものよりも大きい正の電圧を全ての他の装填する行電極1602に印加する(他の行および列のDNAがそれらの行/列内のアドレス指定されていないセルのいずれかに移動しないようにするために)。
4) DNAが、行1におけるメモリセルに関連したAdd「1」チャネルのいずれかにおけるナノポアを通って測定されるとき、そのAdd「1」チャネルだけに印加された電圧を、DNA装填チャンバ行の第1の行に印加されたものよりも負の電圧に変化させる(DNAがこのデブロックチャンバ内の装填穴を通って移動するのを停止するために)。
5) 装填チャネル行内の全てのデブロックチャンバについて、全てのAdd「1」チャネル(または列)がナノポアを通ったDNAを測定完了するまで、工程(1)から(4)を繰り返す(行内の全てのセルが装填される)。
6) 全ての行が装填されるまでDNA装填チャンバ行の行ごとに、工程(1)から(5)を繰り返す。
【0113】
同様に、所与のAddチャネル(列)に全てのメモリセルを装填するために、以下のプロセスが使用されてよい。
1) DNA(またはポリマー)装填流体をDNA装填行チャンバチャネル1600の全てに装填する。
2) 第1のAdd「1」チャネル(または列)に正の電圧を印加し、全ての装填チャンバ行1600に負の電圧を印加する。
3) 工程(2)と同時に、装填チャンバ行の全部に印加されたものより大きい負の電圧を全てのAdd「0」チャネル(または列)、および全ての他のAdd「1」チャネル(または列)に印加する(他の行および列のDNAがそれらの行/列内のアドレス指定されていないセルのいずれかに移動しないようにするために)。
4) DNAが、Add「1」チャネルに関連したセルのいずれかにおけるナノポアを通って測定されるとき、このセルに関連した行だけに印加された電圧を、DNA装填チャンバ行の第1の行に印加されるより負の電圧に変化させる(DNAがこのデブロックチャンバ内の装填穴を通って移動するのを停止するために)。
5) Addチャネル内のデブロックチャンバの全部について(Add列内の全てのセルが装填される)、Add「1」チャネル(または列)に関連したセルの全部が、ナノポアを通るDNAを測定完了するまで、工程(1)から(4)を繰り返す。
6) 全てのAddチャネルが装填されるまで、メモリセルアレイ内のAddチャネルごとに、工程(1)から(5)を繰り返す。
【0114】
能動的な電場ベースの装填に代えて、スタータDNA(またはポリマー)およびオリガミまたはビードは、デブロックと装填チャンバの間の流体のイオン性塩勾配を使用するイオン拡散プロセスなどの受動的装填手法を使用してメモリセルの中に装填されてよく、それによってDNAをデブロックチャンバの中に経時的に移動させる。その場合には、デブロックチャンバは、装填流体のイオン濃度よりも高いイオン濃度を有する流体を備える。経時的に、デブロックチャンバ内のイオンは、より低い濃度の装填流体の中に移動し、それによって負に変化したDNA(またはポリマー)をデブロックチャンバの中に移動させる。必要に応じて、この手法は、セルおよび/または装填チャンバまたは装填流体の適用された温度または圧力の変化と結び付けられてもよく、これは、上記の(イオン/塩)手法と結び付けられることなく、または任意の他の手法(能動的または受動的)と組み合わされることなく、単独で使用されてもよい。
【0115】
各セルを個々に(一度に1つ)アドレス指定するおよび装填する代わりに、セルは、「バルク」または「バッチ」または「ショットガン」の能動的装填手法によって装填されてよく、所定の期間、例えば、3秒にわたって、またはいずれかのメモリセルのAddチャネル内のナノポアのうちの1つ(または所定の個数)がDNAトランスロケーションを記録し、またはナノポアを通過し、次いで全ての電極電圧をオフにするまたは0ボルトにするまで、正の電圧が、全てのadd電極に同時に印加され、またはたった1つのAdd「1」電極に印加され、負の電圧をAdd「0」電極に印加し、負の電圧を装填チャンバ電極に印加する。その場合には、負の電圧は、同じ所定の期間にわたって装填電極に印加されてよく、次いでオフにされ、0ボルトになる。所定の時間は、メモリセルおよび装填チャンバおよび流体およびDNA濃度をモデル化することによって決定されてよく、DNAがデブロックチャンバに入る(または装填穴1508に近づく)統計的な平均活性拡散時間を決定することによって決定されてよく、および/または電極に印加される電圧によって引き起こされる電場の存在下で平均拡散時間を測定することによって実験的に測定されてよい。例えば、3秒後、メモリセルにわたって所与の印加された電圧差、Addチャンバおよび装填チャンバ内の所与の流体、および装填流体内のDNA(またはポリマー)の所与の濃度について、メモリセルの約75%は単一のスタータDNAストリングが装填され、セルの10%は2つ以上のDNAストリングを有し、セルの15%はDNAストリングを有さないことが決定され得る。その場合には、装填のスピードは、10%の不良セルおよび、セルの残りの15%を選択的に装填する能力を有する価値があり得る。
【0116】
いくつかの実施形態では、セルは、電圧がいずれの電極にも印加されない経時的な拡散(例えば、全ての電極電圧をオフにするまたは0ボルトにする)を用いて「バルク」または「バッチ」または「ショットガン」の受動的装填手法によって装填されてよく、システムは、所定の期間、例えば、3秒にわたって、またはいずれかのメモリセルのAddチャネル内のナノポアのうちの1つがDNAトランスロケーションを記録し、またはナノポアを通過するまで、観察される。所定の時間は、メモリセルおよび装填チャンバおよび流体およびDNA濃度をモデル化することによって決定されてよく、DNAがデブロックチャンバに入る(または、装填穴1508に近づく)統計的な平均受動拡散時間を決定することによって決定されてよく、および/または電圧が電極に印加されることなく(純粋に受動拡散)、平均拡散時間を測定することによって実験的に測定されてよい。本開示を理解するのに必要な程度まで参照により本明細書に組み込まれるA. Basu, "Digital Assays Part I: Partitioning Statistics and Digital PCR", SLAS Technology 2017, Vol. 22(4) pp. 369-386の記事に説明されるように、純粋な受動的装填の場合、装填効率は、ポアソン分布によってモデル化され得る。その場合には、それは、メモリセルの約37%は単一DNA鎖が装填され、メモリセルの約37%はDNA鎖を有さず、メモリセルの残りの割合(約26%)は3つ以上の鎖を有する可能性を示す。
【0117】
いくつかの場合には、受動拡散は、DNAをデブロックチャンバの装填穴1508の近くに移動させることができるが、DNAが装填穴1508を通ってチャンバに入るのを助けるために、電場(すなわち、電気泳動)、または塩勾配(上述)、または圧力差、または温度差、または温度サイクルまたは別の手法などを用いて、さらなる力が必要とされてよい。特に、圧力(または空気圧)差、および/または温度差、または温度サイクルが、DNAがチャンバ/メモリセルに入るために、DNA鎖に作用するさらなる力を与えるために使用されてよい。
【0118】
いくつかの実施形態では、能動的と受動的の両方の組合せ(ハイブリッド)装填(バッチまたは個々のセルまたは行/列ベースまたは他の装填)が、必要に応じて、使用されてもよい。その場合には、電圧は、DNAの移動を得るように印加されてよいが、そこで、何らかのトランスロケーションが起こる前に(または、少しだけトランスロケーションが起こったときに)シャットオフし、受動拡散が残りのセルを充填することを可能にする。スタータDNA鎖をメモリセルの中に装填するために、能動的装填と受動的装填の任意の他の組合せが、必要に応じて使用されてよい。
【0119】
上記のバッチ装填手法のいずれかの場合、所定の時間の後、装填チャンバは、装填チャンバ内の流体からDNAを取り除くためにすすぎ洗いされてよく、メモリセルは、どのメモリセルが1つのスタータDNAストリングを有するのか、どのセルが2つ以上のスタータDNAストリングか、およびどのセルが空であるか、を決定するために、Addチャネル電極およびデブロック電極に印加される能動的誘導電圧を使用して試験される。これが決定されると、装填流体は、装填チャンバに再び導入されてよく、空のセルは、適切に装填されたセルを乱すことなく、本明細書において上述されたように、個々に(または群として)装填されてよい。従来のメモリデバイスまたはチップの不良セクタまたは領域と同様に、2つ以上のDNA(ポリマー)ストリングを有するものとして特定されるメモリセルは、動作不能と考えられ、メモリストレージに使用され得ない。
【0120】
加えて、デブロックチャンバは、Liu, et al., "Entropic cages for trapping DNA near a nanopore", Nature Communications, Feb. 4, 2015という記事に説明されるもののような「エントロピーキャプチャチャンバ」のように見ることができ、これは、本開示を理解するのに必要な程度まで、参照により本明細書に組み込まれる。その場合には、スタータDNA(ポリマー)鎖は、本明細書に説明された手法またはプロセスを使用して装填チャンバからデブロックチャンバに入ることができる。
【0121】
所望の機能および性能要件を与えるのであれば、任意の他の装填プロセスが、スタータDNAストリング、および任意の付随のオリガミまたはビードを本開示のデブロックチャンバの中に装填するために使用されてよい。
【0122】
上述されるように、いくつかの実施形態では、本開示は、本明細書に説明される共振器設計のうちのいくらかを実施するために同一平面上の導波路を使用してよい。その場合には、AC周波数源の励振およびAC応答(または反射または帰還)信号が、本開示を理解するために必要な程度まで参照により本明細書に組み込まれるBhat, et al, "Tank Circuit for Ultrafast Single-Particle Detection in Micropores", Phys.Rev.Ltrs 121, 78102 (2018)の記事に説明されるようなバラクタベースの調節可能なマッチングネットワークならびにサーキュレータおよび周波数ミキサを使用したインピーダンス整合手法を用いて構成されてよい。
【0123】
本明細書に記載されたシステム、コンピュータ、サーバ、デバイスなどは、本明細書に記載された機能を与えまたは結果を実現するために、必要な電子装置、コンピュータ処理パワー、インターフェース、メモリ、ハードウェア、ソフトウェア、ファームウェア、ロジック/状態機械、データベース、マイクロプロセッサ、通信リンク(有線または無線)、ディスプレイまたは他の視覚的またまたは音声ユーザインターフェース、印刷デバイス、および任意の他の入出力インターフェースを有する。明示的であれ黙示的であれ本明細書に別段示される場合を除いて、本明細書に記載されたプロセスまたは方法の工程は、1つまたは複数の汎用コンピュータ上で実行されるソフトウェアモジュール(またはコンピュータプログラム)内で実施されてよい。代替として、特別に設計されたハードウェアが、いくらかの動作を実行するために使用されてもよい。したがって、本明細書に記載された方法のいずれかは、ハードウェア、ソフトウェア、またはこれらの手法の任意の組合せによって実行されてよい。加えて、コンピュータ可読記憶媒体は、機械(例えば、コンピュータ)によって実行されるときに、本明細書に記載された実施形態のいずれかによる性能がもたらされる指令をそこに記憶することができる。
【0124】
加えて、本明細書に記載されたコンピュータ、またはコンピュータベースのデバイスは、限定するものではないが、タブレット、ラップトップコンピュータ、デスクトップコンピュータ、スマートフォン、モバイル通信デバイス、スマートTV、セットトップボックス、電子書籍リーダ/プレイヤなどを含む本明細書に記載された機能を実行することができる任意の個数のコンピューティングデバイスを含んでよい。
【0125】
本開示について、本開示を実施する例示的な技法、アルゴリズム、またはプロセスを使用して本開示を本明細書に説明したが、本明細書に記載された同じ機能および結果を実現する他の技法、アルゴリズム、およびプロセス、または本明細書に記載された技法、アルゴリズム、およびプロセスの他の組合せおよび順序が、使用または実行されてよく、これらは本開示の範囲内に含まれることを当業者は理解されたい。
【0126】
本明細書に与えられるプロセスまたはロジックの流れ図における任意のプロセス説明、工程、またはブロックは、潜在的な一実施を示すものであり、一定の順序を示唆せず、代替実装形態は、本明細書に記載されたシステムおよび方法の好ましい実施形態の範囲内に含まれ、当業者には理解されるように、含まれる機能性に応じて、機能または工程は削除することができ、またはほぼ同時もしくは逆の順序で含む、図示もしくは説明された順序以外で実行することができる。
【0127】
本明細書に他の方法で明示的または暗示的に示されない限り、本明細書中の特定の実施形態に関して記載された特徴、機能、特性、代替例、または修正形態のいずれは、本明細書に記載された任意の他の実施形態と共に適用され、使用され、または組み込まれることもできることを理解されたい。また本明細書の図面は、他に示されない限り、原寸に比例して描かれていない。
【0128】
条件付きの文言(conditional language)、例えば、数ある中でも、「できる(can)」、「し得る(could)」、「場合がある(might)」、または「してよい(may)」は、別段明示されない限り、または用いられる文脈内で別段の理解がされない限り、概して、一定の実施形態が、必要とするものではないが、一定の特徴、要素、または工程を含み得ることを示すことが意図される。したがって、そのような条件付きの文言は、概して、特徴、要素、または工程が1つまたは複数の実施形態に何らかの形で必要とされることを示唆することが意図されているのではなく、またはこれらの特徴、要素、または工程が任意の特定の実施形態に含まれるまたは実行されるべきであるか、使用者の入力または指示の有無にかかわらず判断するための論理を1つまたは複数の実施形態が必ず含むことを示唆することが意図されているのではない。
【0129】
本発明をその例示的な実施形態に関して説明およぶ図示してきたが、前述したおよび様々な他の追加および省略が、本開示の要旨および範囲から逸脱することなく本明細書においておよび本明細書に対して行われてよい。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18