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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-08-10
(45)【発行日】2023-08-21
(54)【発明の名称】演算装置
(51)【国際特許分類】
G06F 7/499 20060101AFI20230814BHJP
【ＦＩ】
G06F7/499 101
【請求項の数】
10
(21)【出願番号】P 2020158834
(22)【出願日】2020-09-23
(65)【公開番号】P2022052434
(43)【公開日】2022-04-04
【審査請求日】2022-06-23
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】竹本 卓
【審査官】白石 圭吾
(56)【参考文献】
【文献】特開昭６１－１４１０３３（ＪＰ，Ａ）
【文献】特開平０３－２６３２１９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ ５／０１；７／３８－７／５３７；７／５７－７／５７５；７／７４－７／７８
(57)【特許請求の範囲】
【請求項1】
浮動小数点数の指数の一部または全部を可変長符号化した第１の部分符号と、前記浮動小数点数の仮数を含む第２の部分符号と、
を備え、
前記第１の部分符号と前記第２の部分符号とを合わせた符号の長さは固定であり、
前記第１の部分符号の終端ビットと、前記第２の部分符号の最小有意ビットと、が隣接している、データ構造の浮動小数点数から、前記指数および前記仮数を求めるデコーダと、
前記デコーダにより求められた前記指数および前記仮数で表現される数値を演算処理する演算処理回路と、
を有する演算装置。
【請求項2】
浮動小数点数の指数の一部または全部を可変長符号化した第１の部分符号と、前記浮動小数点数の仮数を含む第２の部分符号と、
を備え、
前記第１の部分符号と前記第２の部分符号とを合わせた符号の長さは固定であり、
前記第１の部分符号の終端ビットと、前記第２の部分符号の最大有意ビットと、が隣接している、データ構造の浮動小数点数から、前記指数および前記仮数を求めるデコーダと、
前記デコーダにより求められた前記指数および前記仮数で表現される数値を演算処理する演算処理回路と、
を有する演算装置。
【請求項3】
前記第１の部分符号の終端ビットは１であり、前記第１の部分符号は、連続する０と前記終端ビットの１とで構成された下位側のビットパターンを備え、
前記指数は、前記下位側のビットパターンの連続する０の個数に基づき求まる、
請求項１または２に記載の演算装置。
【請求項4】
前記第１の部分符号の終端ビットは０であり、前記第１の部分符号は、連続する１と前記終端ビットの０とで構成された下位側のビットパターンを備え、
前記指数は、前記下位側のビットパターンの連続する１の個数に基づき求まる、
請求項１または２に記載の演算装置。
【請求項5】
浮動小数点数の指数の一部または全部を含む、符号長が固定である指数部と、前記浮動小数点数の仮数を含む、符号長が固定である仮数部と、
を備え、
前記仮数部は、
上位側のビットに格納された仮数の有効桁と、
前記仮数の有効桁との境界を表す境界ビットの１と、前記仮数部の最下位ビットまで連続する０と、で構成された、前記仮数の有効桁より下位側のビットパターンと、
を有し、
前記指数は、前記指数部に含まれる指数の一部または全部と、前記ビットパターンの連続する０の個数と、に基づき求まる、データ構造の浮動小数点数から、前記指数および前記仮数を求めるデコーダと、
前記デコーダにより求められた前記指数および前記仮数で表現される数値を演算処理する演算処理回路と、
を有する演算装置。
【請求項6】
指数および仮数で表現される数値を演算処理する演算処理回路と、
前記演算処理回路の演算結果である数値から、
浮動小数点数の指数の一部または全部を可変長符号化した第１の部分符号と、
前記浮動小数点数の仮数を含む第２の部分符号と、
を備え、
前記第１の部分符号と前記第２の部分符号とを合わせた符号の長さは固定であり、
前記第１の部分符号の終端ビットと、前記第２の部分符号の最小有意ビットと、が隣接している、データ構造の浮動小数点数を求めるエンコーダと、
を有する演算装置。
【請求項7】
指数および仮数で表現される数値を演算処理する演算処理回路と、前記演算処理回路の演算結果である数値から、
浮動小数点数の指数の一部または全部を可変長符号化した第１の部分符号と、
前記浮動小数点数の仮数を含む第２の部分符号と、
を備え、
前記第１の部分符号と前記第２の部分符号とを合わせた符号の長さは固定であり、
前記第１の部分符号の終端ビットと、前記第２の部分符号の最大有意ビットと、が隣接している、データ構造の浮動小数点数を求めるエンコーダと、
を有する演算装置。
【請求項8】
前記第１の部分符号の終端ビットは１であり、
前記第１の部分符号は、連続する０と前記終端ビットの１とで構成された下位側のビットパターンを備え、
前記指数は、前記下位側のビットパターンの連続する０の個数に基づき求まる、
請求項６または７に記載の演算装置。
【請求項9】
前記第１の部分符号の終端ビットは０であり、
前記第１の部分符号は、連続する１と前記終端ビットの０とで構成された下位側のビットパターンを備え、
前記指数は、前記下位側のビットパターンの連続する１の個数に基づき求まる、
請求項６または７に記載の演算装置。
【請求項10】
指数および仮数で表現される数値を演算処理する演算処理回路と、
前記演算処理回路の演算結果である数値から、
浮動小数点数の指数の一部または全部を含む、符号長が固定である指数部と、
前記浮動小数点数の仮数を含む、符号長が固定である仮数部と、
を備え、
前記仮数部は、
上位側のビットに格納された仮数の有効桁と、
前記仮数の有効桁との境界を表す境界ビットの１と、前記仮数部の最下位ビットまで連続する０と、で構成された、前記仮数の有効桁より下位側のビットパターンと、
を有し、
前記指数は、前記指数部に含まれる指数の一部または全部と、前記ビットパターンの連続する０の個数と、に基づき求まる、データ構造の浮動小数点数を求めるエンコーダと、
を有する演算装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、演算装置に関する。
【背景技術】
【0002】
ＩＥＥＥ７５４等の一般的な形式の浮動小数点数は、符号部、指数部、仮数部の３つから構成され、各部の符号長は固定である。これに対して、近年、ＰＯＳＩＴと呼ばれる、可変長符号化された拡張指数部をもつ浮動小数点数の形式が提案されている。
【0003】
ＰＯＳＩＴでは、数値表現全体の符号長は固定のまま、指数の表現に必要なビット数を可変にし、それに伴って仮数部のビット数も可変としている。ＰＯＳＩＴの浮動小数点数は、一般的な形式の浮動小数点数と比べて、絶対値が１．０付近の数値により高い精度を与えながら、広いダイナミックレンジを確保することが可能になっている。ＰＯＳＩＴの浮動小数点数を、例えばディープニューラルネットワーク等の処理に適用すると、少ないデータ量で高い精度の処理結果が得られることが確認されている。
【0004】
しかし、ＰＯＳＩＴに対応する演算装置は、一般的な浮動小数点形式に対応する演算装置に比べて、回路規模および消費電力が大幅に増大する。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２００６－３１８３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
そこで、実施形態は、主に可変長符号化された拡張指数部をもつ浮動小数点形式に対応する演算装置の回路規模および消費電力を低減することができる演算装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
実施形態の演算装置は、浮動小数点数の指数の一部または全部を可変長符号化した第１の部分符号と、前記浮動小数点数の仮数を含む第２の部分符号と、を備え、前記第１の部分符号と前記第２の部分符号とを合わせた符号の長さは固定であり、前記第１の部分符号の終端ビットと、前記第２の部分符号の最小有意ビットと、が隣接している、データ構造の浮動小数点数から、前記指数および前記仮数を求めるデコーダと、前記デコーダにより求められた前記指数および前記仮数で表現される数値を演算処理する演算処理回路と、を有する。
【図面の簡単な説明】
【0008】
【図1】第１の実施形態に係わる浮動小数点数のデータ構造を示す図である。
【図2】第１の実施形態に係わる拡張指数部の可変長符号化ルールの例を示す図表である。
【図3】第１の実施形態に係わる演算装置の基本的な構成例を示すブロック図である。
【図4】第１の実施形態に係わる演算装置の具体的な構成例を示すブロック図である。
【図5】第１の実施形態の変形例に係わる浮動小数点数のデータ構造を示す図である。
【図6】第２の実施形態に係わる拡張指数部の可変長符号化ルールの例を示す図表である。
【図7】第２の実施形態に係わる浮動小数点数のデータ構造を示す図である。
【図8】第２の実施形態に係わる演算装置の具体的な構成例を示すブロック図である。
【図9】第３の実施形態に係わる浮動小数点数のデータ構造を示す図である。
【図10】第３の実施形態に係わる浮動小数点数の下位（ｎ－ｍ－２）ビットの値が示す指数へのオフセットを、通常の非正規化数の場合と比較して示す図表である。
【図11】３２ビットの数値が、第３の実施形態に係わるデータ構造の浮動小数点数であるときと、ＩＥＥＥ７５４形式の正規化数の浮動小数点数であるときとを比較して示す図である。
【図12】３２ビットの数値が、第３の実施形態に係わるデータ構造の浮動小数点数であるときと、ＩＥＥＥ７５４形式の非正規化数の浮動小数点数であるときとを比較して示す図である。
【図13】第３の実施形態に係わる演算装置の具体的な構成例を示すブロック図である。
【図14】第４の実施形態に係わる浮動小数点数のデータ構造を示す図である。
【図15】第４の実施形態に係わる非正規化数の仮数部のデータ構造を、通常の非正規化数の仮数部のデータ構造と比較して示す図表である。
【図16】第４の実施形態に係わる演算装置の具体的な構成例を示すブロック図である。
【図17】比較例であるＰＯＳＩＴ形式の一般的な浮動小数点数のデータ構造を示す図である。
【発明を実施するための形態】
【0009】
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態に係わる、浮動小数点数のデータ構造を示す図である。第１の実施形態の浮動小数点数は、ｎ（ｎは正の整数）ビットの固定長である。第１の実施形態の浮動小数点数は、符号部（sign）、指数部、拡張指数部（regime）（第１の部分符号）、仮数部（第２の部分符号）の順序で構成されている。
（第１の実施形態）
図１は、第１の実施形態に係わる、浮動小数点数のデータ構造を示す図である。第１の実施形態の浮動小数点数は、ｎ（ｎは正の整数）ビットの固定長である。第１の実施形態の浮動小数点数は、符号部（sign）、指数部、拡張指数部（regime）（第１の部分符号）、仮数部（第２の部分符号）の順序で構成されている。
【0010】
符号部は、１ビットの固定長であり、浮動小数点数の符号を示すビット値ｓを格納する。ビット値ｓは、０が符号＋を表し、１が符号－を表す。
指数部は、ｍビット（ｍは１以上の整数）の固定長である。図１では指数部のビット値を、ｅ１，ｅ２，ｅ３，…，ｅｍで示す。
拡張指数部は、２ビット以上の可変長であり、レジームを格納する。拡張指数部に格納されているビット値は、レジームと呼ばれる指数のオフセット係数である。レジームは、可変長符号化ルールでエンコードされている。図１ではレジームのビット値を、ｒ，ｒ，ｒ，…，／ｒで示す。
指数部は、ｍビット（ｍは１以上の整数）の固定長である。図１では指数部のビット値を、ｅ１，ｅ２，ｅ３，…，ｅｍで示す。
拡張指数部は、２ビット以上の可変長であり、レジームを格納する。拡張指数部に格納されているビット値は、レジームと呼ばれる指数のオフセット係数である。レジームは、可変長符号化ルールでエンコードされている。図１ではレジームのビット値を、ｒ，ｒ，ｒ，…，／ｒで示す。
【0011】
図１の浮動小数点のデータ構造には、次のような特長がある。１）レジームの符号長Ｌが変化しても、仮数部の桁とビット位置の対応が変化しない。２）レジームの符号長Ｌが変化しても、指数部のビット位置が変化しない。３）浮動小数点数の下位（ｎ－ｍ－３）ビットは、拡張指数部に対応するビット範囲（無効桁）をマスクすれば、固定長の仮数部とみなすことができる。
【0012】
拡張指数部の符号長をＬ（Ｌは２以上の整数）とする。図２は、第１の実施形態に係わる拡張指数部の可変長符号化ルールの例を示す図表であり、ＰＯＳＩＴ形式と同一となっている。可変長符号化ルールは、正の整数を表す可変長符号の１つであるアルファ符号をベースに、負の数まで表せるよう拡張している。可変長符号は、一般的な性質として、符号の先頭からはデコード可能であるが、終端からは符号長Ｌを特定することができずデコード不可能である。
【0013】
拡張指数部の先頭１ビットはレジーム値Ｋの正負を表すフラグｒである。レジーム値Ｋは、図２の可変長符号化ルールでレジームをデコードした値である。レジーム値Ｋは、ｒ＝１のとき正であり、ｒ＝０のとき負であることを示す。フラグｒが、ｒ＝１の場合にはレジーム値Ｋの絶対値の個数のｒが続き、ｒ＝０の場合にはレジーム値Ｋの絶対値の個数よりも１個少ないｒが続く。さらに末尾のビットに、終端を表す／ｒが付加される。／ｒはｒと異なるビット値であり、ｒ＝１のときは／ｒ＝０、ｒ＝０のときは／ｒ＝１である。
【0014】
仮数部は、可変長である。浮動小数点数の全体がｎビットの固定長であることから、仮数部の符号長は、拡張指数部の符号長Ｌに応じて変化し、（ｎ－ｍ－Ｌ－１）となる。本実施形態の浮動小数点形式で表現される数値は、レジーム値Ｋを用いると、式（１）となる。
（－１）ｓ×２（Ｍ×Ｋ＋ｅ）×１．ｆ１ｆ２ｆ３…ｆｖ （１）
Ｍは、式（１ａ）により与えられる。
Ｍ＝２ｍ （１ａ）
（－１）ｓ×２（Ｍ×Ｋ＋ｅ）×１．ｆ１ｆ２ｆ３…ｆｖ （１）
Ｍは、式（１ａ）により与えられる。
Ｍ＝２ｍ （１ａ）
【0015】
（構成）
図３は、第１の実施形態に係わる演算装置の基本的な構成例を示すブロック図である。演算装置１は、入力データ１および入力データ２を入力して所定の演算を行い、出力データとして演算結果を出力する。入力データ１、入力データ２、および出力データは、図１に示すｎビットの浮動小数点数である。演算装置１は、第１デコーダ１１、第２デコーダ１２、演算処理回路１３、およびエンコーダ１４を備える。入力データ１、２は、本実施形態の浮動小数点形式で符号化された浮動小数点数である。
図３は、第１の実施形態に係わる演算装置の基本的な構成例を示すブロック図である。演算装置１は、入力データ１および入力データ２を入力して所定の演算を行い、出力データとして演算結果を出力する。入力データ１、入力データ２、および出力データは、図１に示すｎビットの浮動小数点数である。演算装置１は、第１デコーダ１１、第２デコーダ１２、演算処理回路１３、およびエンコーダ１４を備える。入力データ１、２は、本実施形態の浮動小数点形式で符号化された浮動小数点数である。
【0016】
第１デコーダ１１は、入力データ１をデコードして、例えばＩＥＥＥ７５４形式などの通常の浮動小数点数形式の数値に変換し、出力する。通常の浮動小数点形式（以下、通常形式と省略）は、非正規化数を除いて、浮動小数点数における指数および仮数の、桁位置とビット位置の対応関係が固定であるものを指す。
第２デコーダ１２は、入力データ２をデコードして、通常形式の浮動小数点数に変換し、出力する。
第２デコーダ１２は、入力データ２をデコードして、通常形式の浮動小数点数に変換し、出力する。
【0017】
演算処理回路１３は、第１デコーダ１１から入力された浮動小数点数と、第２デコーダ１２から入力された浮動小数点数とに所定の演算を行い、通常形式の浮動小数点数を演算結果として出力する。
エンコーダ１４は、演算処理回路１３から入力された演算結果をエンコードして、入力データ１および入力データ２と同一形式の浮動小数点数に変換し、出力する。
エンコーダ１４は、演算処理回路１３から入力された演算結果をエンコードして、入力データ１および入力データ２と同一形式の浮動小数点数に変換し、出力する。
【0018】
【0019】
第１デコーダ１１Ａおよび第２デコーダ１２Ａの構成は同一であり、内部の回路に同一の符号を付す。第１デコーダ１１Ａについてのみ説明し、第２デコーダ１２Ａの説明は省略する。
第１デコーダ１１Ａは、ＬＫ生成回路２１と、指数算出回路２２と、無効桁マスク回路２３（以下、マスク回路２３と略称）とを備える。なお、第２デコーダ１２Ａで扱うレジームの符号長Ｌ′および値Ｋ′にはプライムを付し、エンコーダ１４Ａで扱うレジームの符号長Ｌ″にはダブルプライムを付す。
第１デコーダ１１Ａは、ＬＫ生成回路２１と、指数算出回路２２と、無効桁マスク回路２３（以下、マスク回路２３と略称）とを備える。なお、第２デコーダ１２Ａで扱うレジームの符号長Ｌ′および値Ｋ′にはプライムを付し、エンコーダ１４Ａで扱うレジームの符号長Ｌ″にはダブルプライムを付す。
【0020】
入力データ１の符号部である先頭１ビットは、第１デコーダ１１Ａを経由して演算処理回路１３Ａへ出力される。
ＬＫ生成回路２１は、符号部および指数部を除く入力データ１の下位（ｎ－ｍ－１）ビットを受信して、図２の可変長符号化ルールに従い、レジームの符号長Ｌおよび値Ｋを生成する。
指数算出回路２２は、入力データ１中のｍビットの指数部の値ｅと、ＬＫ生成回路２１から受信した値Ｋとに基づき、通常形式の浮動小数点数の指数（Ｍ×Ｋ＋ｅ）を算出し、演算処理回路１３Ａへ出力する。
マスク回路２３は、入力データ１の下位（ｎ－ｍ－３）ビットを受信して、ＬＫ生成回路２１から受信した符号長Ｌに基づき無効桁（拡張指数部に対応する上位の（Ｌ－２）ビット範囲）のマスクを行い、ビット並びが逆順となっている仮数を演算処理回路１３Ａへ出力する。
ＬＫ生成回路２１は、符号部および指数部を除く入力データ１の下位（ｎ－ｍ－１）ビットを受信して、図２の可変長符号化ルールに従い、レジームの符号長Ｌおよび値Ｋを生成する。
指数算出回路２２は、入力データ１中のｍビットの指数部の値ｅと、ＬＫ生成回路２１から受信した値Ｋとに基づき、通常形式の浮動小数点数の指数（Ｍ×Ｋ＋ｅ）を算出し、演算処理回路１３Ａへ出力する。
マスク回路２３は、入力データ１の下位（ｎ－ｍ－３）ビットを受信して、ＬＫ生成回路２１から受信した符号長Ｌに基づき無効桁（拡張指数部に対応する上位の（Ｌ－２）ビット範囲）のマスクを行い、ビット並びが逆順となっている仮数を演算処理回路１３Ａへ出力する。
【0021】
演算処理回路１３Ａは、第１および第２デコーダ１１Ａ，１２Ａから入力された浮動小数点数を乗算して、乗算結果をエンコーダ１４Ａへ出力する。なお、演算処理回路１３Ａに入出力される浮動小数点数は、通常形式であるが、仮数のビット並びが逆順となっている点がＩＥＥＥ７５４形式などとは異なる。
エンコーダ１４Ａは、レジームと指数部を算出する回路３１（以下、算出回路３１と略称）と、丸め処理およびレジームの符号を合成する回路３２（以下、合成回路３２と略称）と、を備える。エンコーダ１４Ａは、演算処理回路１３Ａから受信したデータの先頭１ビットを、出力データの先頭１ビットとする。
エンコーダ１４Ａは、レジームと指数部を算出する回路３１（以下、算出回路３１と略称）と、丸め処理およびレジームの符号を合成する回路３２（以下、合成回路３２と略称）と、を備える。エンコーダ１４Ａは、演算処理回路１３Ａから受信したデータの先頭１ビットを、出力データの先頭１ビットとする。
【0022】
算出回路３１は、演算処理回路１３Ａから演算結果の指数を受信して、下位ｍビットのデータを指数部として出力する。算出回路３１は、残りの上位ビットのデータを、可変長符号化ルールに従い符号化する。算出回路３１は、符号化したデータの上位２ビットを、出力データにおけるレジームの符号の上位２ビットとして出力する。算出回路３１は、レジームの上位２ビットのデータと、レジームの符号長Ｌ″と、を合成回路３２へ出力する。
【0023】
合成回路３２は、演算処理回路１３Ａから演算結果の仮数（ｎ－ｍ－３）ビットを受信し、算出回路３１からレジームの上位２ビットのデータおよび符号長Ｌ″を受信する。合成回路３２は、受信した仮数のうちの、レジームの符号のビットパターンにより上書きされてしまう桁を丸める処理（四捨五入等）を、必要に応じて（例えば、Ｌ″が３以上であるときに）行う。合成回路３２は、受信したレジームの上位２ビットのデータおよび符号長Ｌ″に基づき、レジームの符号の下位（Ｌ″－２）ビットのデータを生成する。合成回路３２は、生成した下位（Ｌ″－２）ビットのデータを、丸め処理した仮数部のデータと合成して、出力データの下位（ｎ－ｍ－３）ビットとして出力する。
【0024】
演算処理回路１３Ａから受信した符号部の１ビットと、算出回路３１から出力された指数部のｍビットおよびレジームの上位２ビットと、合成回路３２から出力された下位（ｎ－ｍ－３）ビットと、を合わせた図１に示すｎビットの出力データが、エンコーダ１４Ａから出力される。
【0025】
（本実施形態と比較例の対比）
図１７は、比較例であるＰＯＳＩＴ形式の一般的な浮動小数点数のデータ構造を示す図である。ＰＯＳＩＴ形式の浮動小数点数は、ｎビットの固定長である。ＰＯＳＩＴ形式の浮動小数点数は、符号部、拡張指数部、指数部、仮数部の順序で構成されている。
図１と図１７の違いは、次の通りである。１）仮数部のビット配列が逆順となっている。２）指数部と拡張指数部の配置を入れ替えている。
図１７は、比較例であるＰＯＳＩＴ形式の一般的な浮動小数点数のデータ構造を示す図である。ＰＯＳＩＴ形式の浮動小数点数は、ｎビットの固定長である。ＰＯＳＩＴ形式の浮動小数点数は、符号部、拡張指数部、指数部、仮数部の順序で構成されている。
図１と図１７の違いは、次の通りである。１）仮数部のビット配列が逆順となっている。２）指数部と拡張指数部の配置を入れ替えている。
【0026】
ＰＯＳＩＴ形式のデコーダでは、レジームの符号長Ｌを求めて、指数部と仮数部のビット位置に応じてデータを（Ｌ－２）ビット左シフトする必要がある。左シフト量は符号長Ｌに応じて異なるために、回路の配線が複雑となる。また、ＰＯＳＩＴ形式のエンコーダでは、レジームの符号長Ｌ″を求めて、符号長Ｌ″に応じてデータを（Ｌ″－２）ビット算術右シフトする必要がある。算術右シフト量は符号長Ｌ″に応じて異なるために、回路の配線が複雑となる。
【0027】
正規化数に対応する通常の浮動小数点乗算処理では、仮数と指数を別々に処理できるため、タイミング上のクリティカルパス（最長経路）になり易いのは仮数の乗算処理となる。一方、ＰＯＳＩＴでは、仮数の乗算処理の前に「レジームの符号長Ｌの生成」および「（Ｌ－２）ビット左シフト」の処理が、仮数の乗算処理の後に「（Ｌ″－２）ビット算術右シフト」の処理がシーケンシャルに繋がることになり、クリティカルパスが延長される。
【0028】
従って、ＰＯＳＩＴに対応する演算装置の場合、ストールを発生させることなく演算性能を維持するには、パイプラインの段数を増やす必要がある。また、入力側の２つのデコーダ、および出力側のエンコーダを合わせると、配線が複雑となる幅の広いビット単位のシフト回路が３か所に必要となる。これらの要因から、ＰＯＳＩＴに対応した浮動小数点演算装置は、通常の浮動小数点演算装置に比べて回路規模および消費電力が増大し、一般的に高い（例えば２倍以上の）回路コストになる。
【0029】
これに対し、図１に示すデータ構造を用いることで、仮数部の桁位置とビット位置の対応が固定となる。そのため、第１の実施形態によれば、入力データの下位（ｎ－ｍ－３）ビットを切り出して、拡張指数部に対応するビットをマスク（無効桁マスク）すれば仮数を生成できる。つまり、ＰＯＳＩＴでは、レジームの符号長に応じたシフト処理が仮数を生成するまでの過程で必要であったが、本実施形態では不要となる。
【0030】
また本実施形態では、出力データの仮数部の生成でもシフト処理が不要になり、レジームの符号長Ｌ″から符号のビットパターンを仮数に合成するだけでよい。従って、図４の演算処理回路は、ＰＯＳＩＴの演算処理回路に比べて、回路規模および消費電力を低減できる。
さらに、レジームの符号長Ｌが変化しても指数部のビット位置が変化しないために、図１のデータ構造の浮動小数点数から、指数部を容易に切り出せる。
さらに、レジームの符号長Ｌが変化しても指数部のビット位置が変化しないために、図１のデータ構造の浮動小数点数から、指数部を容易に切り出せる。
【0031】
（第１の実施形態の変形例）
図５は、本実施形態の変形例に係わる浮動小数点数のデータ構造を示す図である。図１と図５のデータ構造の違いは、次の通りである。１）仮数部と拡張指数部の配置を入れ替えている。２）仮数部のビット配列を正順とし、拡張指数部のビット配列を逆順にしている。
図５は、本実施形態の変形例に係わる浮動小数点数のデータ構造を示す図である。図１と図５のデータ構造の違いは、次の通りである。１）仮数部と拡張指数部の配置を入れ替えている。２）仮数部のビット配列を正順とし、拡張指数部のビット配列を逆順にしている。
【0032】
本実施形態の浮動小数点形数のデータ構造に必要な条件は、仮数部の最小有意ビットｆｖと、拡張指数部の可変長符号の終端ビット／ｒと、が隣接していることである。この条件を満たせば、隣接する拡張指数部および仮数部のセット内で、拡張指数部と仮数部の何れが上位側であっても構わない。さらに、符号部と、指数部と、拡張指数部および仮数部のセットと、の３つがどのような順序で並んでいても構わない。従って例えば、図１および図５の何れのデータ構造においても、符号部と指数部を、仮数部と拡張指数部の下位側（右側）に配置してもよい。
【0033】
また、拡張指数部の可変長符号化ルールは、図２に限定されるものではなく、任意で構わない。さらに、指数は、（Ｍ×Ｋ＋ｅ）となる例を式（１）に示しているが、これに限定されるものではなく、ｅとＫとを用いた任意の関数により表現されてもよい。また、指数の情報は、一部を可変長符号化した例を説明したが、全部を可変長符号化しても構わない。
【0034】
（第２の実施形態）
第２の実施形態では、第１の実施形態と異なる部分について主に説明する。第１の実施形態では仮数部および指数部のシフト処理を不要としたが、無効桁のマスク処理は必要であった。これに対して、第２の実施形態は、さらに無効桁のマスク処理も不要にしている。図６は、第２の実施形態に係わる浮動小数点数の拡張指数部の可変長符号化ルールの例を示す図表である。図７は、第２の実施形態に係わる浮動小数点数のデータ構造を示す図である。
第２の実施形態では、第１の実施形態と異なる部分について主に説明する。第１の実施形態では仮数部および指数部のシフト処理を不要としたが、無効桁のマスク処理は必要であった。これに対して、第２の実施形態は、さらに無効桁のマスク処理も不要にしている。図６は、第２の実施形態に係わる浮動小数点数の拡張指数部の可変長符号化ルールの例を示す図表である。図７は、第２の実施形態に係わる浮動小数点数のデータ構造を示す図である。
【0035】
図６に示すルールは、レジームの正負を表すフラグｒの後には、レジームの絶対値に関連する個数の０が連続する。まず、図６のルールでは、レジームの値Ｋが、正であることをｒ＝０により示し、負であることをｒ＝１により示している。ただし、フラグｒの値を、図２の例と同じにしても構わない。フラグｒの後に連続する０の個数は、ｒ＝０の場合にはレジームの値Ｋの絶対値の個数となり、ｒ＝１の場合にはレジームの値Ｋの絶対値よりも１個少ない個数となる。さらに、連続する０の後に、値が１の終端ビットが付加される。
【0036】
そして、本実施形態で表現される数値は式（２）で示される。ただし、式（２）中のＭは、式（１ａ）により与えられる。
（－１）ｓ×２（Ｍ×Ｋ＋ｅ）×１．ｆ１ｆ２ｆ３…ｆｖ１ （２）
表現したい数値を最も値の近い浮動小数点形式に変換するときに、通常は仮数部の最小有意ビットであるｆｖの桁未満を四捨五入して丸める。これに対して、式（２）は、単純にｆｖの桁未満のビットを切り捨てればよいことを意味する。
（－１）ｓ×２（Ｍ×Ｋ＋ｅ）×１．ｆ１ｆ２ｆ３…ｆｖ１ （２）
表現したい数値を最も値の近い浮動小数点形式に変換するときに、通常は仮数部の最小有意ビットであるｆｖの桁未満を四捨五入して丸める。これに対して、式（２）は、単純にｆｖの桁未満のビットを切り捨てればよいことを意味する。
【0037】
図８は、第２の実施形態に係わる演算装置の具体的な構成例を示すブロック図である。図８の演算装置は、第１デコーダ１１Ｂ、第２デコーダ１２Ｂ、演算処理回路１３Ｂ、およびエンコーダ１４Ｂを備える。入力データ１、入力データ２、および出力データは、何れもｎビットの、図７に示したデータ構造をもつ浮動小数点数である。
【0038】
第１デコーダ１１Ｂおよび第２デコーダ１２Ｂの構成は同一であり、内部の回路に同一の符号を付す。第１デコーダ１１Ｂについてのみ説明し、第２デコーダ１２Ｂの説明を省略する。第１デコーダ１１Ｂは、Ｋ生成回路２１Ｂと、指数算出回路２２Ｂと、を備える。なお、第２デコーダ１２Ｂで扱うレジームの値Ｋ′にはプライムを付し、エンコーダ１４Ｂで扱うレジームの符号長Ｌ″にはダブルプライムを付す。
【0039】
入力データ１の符号部である先頭１ビットは、第１デコーダ１１Ｂを経由して演算処理回路１３Ｂへ出力される。
Ｋ生成回路２１Ｂは、符号部、指数部、および拡張指数部の先頭１ビットを除く、入力データ１の下位（ｎ－ｍ－２）ビットを受信して、図６の可変長符号化ルールに従い、レジームの値Ｋを生成する。
指数算出回路２２Ｂは、入力データ１中の指数部のｍビットおよび拡張指数部の先頭１ビットと、Ｋ生成回路２１Ｂから受信した値Ｋとに基づき通常形式の浮動小数点数の指数を算出し、演算処理回路１３Ｂへ出力する。
第１デコーダ１１Ｂは、さらに、入力データ１の下位（ｎ－ｍ－３）ビットを演算処理回路１３Ｂへ出力する。
演算処理回路１３Ｂは、第１および第２デコーダ１１Ｂ，１２Ｂから入力された浮動小数点数を乗算して、乗算結果をエンコーダ１４Ｂへ出力する。なお、演算処理回路１３Ｂに入出力される浮動小数点数は、通常形式であるが、仮数のビット並びが逆順となっている点がＩＥＥＥ７５４形式などとは異なる。
Ｋ生成回路２１Ｂは、符号部、指数部、および拡張指数部の先頭１ビットを除く、入力データ１の下位（ｎ－ｍ－２）ビットを受信して、図６の可変長符号化ルールに従い、レジームの値Ｋを生成する。
指数算出回路２２Ｂは、入力データ１中の指数部のｍビットおよび拡張指数部の先頭１ビットと、Ｋ生成回路２１Ｂから受信した値Ｋとに基づき通常形式の浮動小数点数の指数を算出し、演算処理回路１３Ｂへ出力する。
第１デコーダ１１Ｂは、さらに、入力データ１の下位（ｎ－ｍ－３）ビットを演算処理回路１３Ｂへ出力する。
演算処理回路１３Ｂは、第１および第２デコーダ１１Ｂ，１２Ｂから入力された浮動小数点数を乗算して、乗算結果をエンコーダ１４Ｂへ出力する。なお、演算処理回路１３Ｂに入出力される浮動小数点数は、通常形式であるが、仮数のビット並びが逆順となっている点がＩＥＥＥ７５４形式などとは異なる。
【0040】
エンコーダ１４Ｂは、レジームと指数部を算出する回路３１Ｂ（以下、算出回路３１Ｂと略称）と、レジームの符号を合成する回路３２Ｂ（以下、合成回路３２Ｂと略称）と、を備える。エンコーダ１４Ｂは、演算処理回路１３Ｂから受信したデータの先頭１ビットを、出力データの先頭１ビットとする。
【0041】
算出回路３１Ｂは、演算処理回路１３Ｂから演算結果の指数を受信して、下位ｍビットのデータを指数部として出力する。算出回路３１Ｂは、残りの上位ビットのデータを、可変長符号化ルールに従い符号化する。算出回路３１Ｂは、符号化したデータの上位２ビットを、出力データにおけるレジームの符号の上位２ビットとして出力する。算出回路３１Ｂは、レジームの符号長Ｌ″を合成回路３２Ｂへ出力する。
【0042】
合成回路３２Ｂは、演算処理回路１３Ｂから演算結果の仮数（ｎ－ｍ－３）ビットを受信する。合成回路３２Ｂは、算出回路３１Ｂから受信した符号長Ｌ″に基づきレジームの符号の下位（Ｌ″－２）ビットのデータを生成し、受信した仮数（ｎ－ｍ－３）ビットと合成して、出力する。なお、図４の合成回路３２では必要であった仮数部の丸め処理（四捨五入等）が不要になったのは、式（２）の解釈では単純切り捨てで足りるためである。
【0043】
第２の実施形態によれば、第１の実施形態とほぼ同様の効果を奏する。第２の実施形態では、マスク回路２３が不要となったために、演算装置の回路規模および消費電力をより低減できる。また、第２の実施形態では、合成回路３２Ｂが不要となったために、処理回路をより簡単にできる。
なお、図７に示したデータ構造について、仮数部の最小有意ビットｆｖと、拡張指数部の可変長符号の終端ビット１と、が隣接しているという条件の下で、第１の実施形態と同様の様々な変形例を適用することが可能である。また、指数部の値ｅとレジームの値Ｋとにより指数を表現する関数も、任意で構わない。
なお、図７に示したデータ構造について、仮数部の最小有意ビットｆｖと、拡張指数部の可変長符号の終端ビット１と、が隣接しているという条件の下で、第１の実施形態と同様の様々な変形例を適用することが可能である。また、指数部の値ｅとレジームの値Ｋとにより指数を表現する関数も、任意で構わない。
【0044】
（第３の実施形態）
図９は、第３の実施形態に係わる浮動小数点数のデータ構造を示す図である。第３の実施形態では、第１，２の実施形態と異なる部分について主に説明する。第３の実施形態の演算装置は、異なる複数の浮動小数点形式に対応できるように構成されている。
図９は、第３の実施形態に係わる浮動小数点数のデータ構造を示す図である。第３の実施形態では、第１，２の実施形態と異なる部分について主に説明する。第３の実施形態の演算装置は、異なる複数の浮動小数点形式に対応できるように構成されている。
【0045】
演算装置が、複数の浮動小数点形式に対応する必要があり、かつ、ＩＥＥＥ７５４の非正規化数のように仮数のヒドンビットを省略せずに仮数部に含める形式にも対応する必要がある場合、仮数部の桁位置とビット位置は１対１に対応するとは限らない。このために、第１の実施形態や第２の実施形態のような仮数部の桁位置とビット位置の対応を固定する構成は有効でなくなる。本実施形態は、図９に示す符号小数点数のデータ構造を採用することで、複数の浮動小数点形式に対応し、かつ、ヒドンビットを省略せずに仮数部に含める形式にも対応するようにしている。
【0046】
仮数部のビット配列が、図９のデータ構造では正順になっている。それ以外のデータ構造は、図７と同じである。また、本実施形態で用いるレジームの可変長符号化ルールは、図６に示すルールである。本実施形態の浮動小数点形数のデータ構造に必要な条件は、仮数部の最大有意ビットｆ１と、拡張指数部の可変長符号の終端ビット１と、が隣接していることである。
【0047】
図９のデータ構造を採用すると、拡張指数部の終端を表す１が仮数のヒドンビットの役目も果たすようになる。つまり、浮動小数点数の下位（ｎ－ｍ－２）ビットを切り出すと、そのままヒドンビットありの仮数（非正規化数）とみなせる。
ただし、図９の非正規化数は、ヒドンビットのビット位置と指数へのオフセットの関係が、通常の非正規化数と相違する。
ただし、図９の非正規化数は、ヒドンビットのビット位置と指数へのオフセットの関係が、通常の非正規化数と相違する。
【0048】
図１０は、第３の実施形態に係わる浮動小数点数の下位（ｎ－ｍ－２）ビットの値が示す指数へのオフセットを、通常の非正規化数の場合と比較して示す図表である。
通常の非正規化数の場合には、拡張指数部の終端（およびヒドンビット）を表す１が左端から１桁ずつ右へ移動するにつれて、指数へのオフセットが－１から１ずつ減少していく。
一方、図９に示す構成の場合には、拡張指数部の終端を表す１が左端から１桁ずつ右へ移動するにつれて、フラグｒを１つずつ増加させた値［ｒ，（ｒ＋１），（ｒ＋２），…］に、Ｍとレジームの正負を示す符号（－１）ｒとを掛けた値が、指数へのオフセットとなる。
通常の非正規化数の場合には、拡張指数部の終端（およびヒドンビット）を表す１が左端から１桁ずつ右へ移動するにつれて、指数へのオフセットが－１から１ずつ減少していく。
一方、図９に示す構成の場合には、拡張指数部の終端を表す１が左端から１桁ずつ右へ移動するにつれて、フラグｒを１つずつ増加させた値［ｒ，（ｒ＋１），（ｒ＋２），…］に、Ｍとレジームの正負を示す符号（－１）ｒとを掛けた値が、指数へのオフセットとなる。
【0049】
図１１は、一例として３２ビットの数値が、第３の実施形態に係わる浮動小数点数であるときと、ＩＥＥＥ７５４形式の正規化数の浮動小数点数であるときとを比較して示す図である。
図１１に示す数値例の場合、ＩＥＥＥ７５４形式の浮動小数点数では、符号が正、指数が３、仮数が１．０１１０１（２進数）となり、値は＋１．０１１０１×２３となる。
一方、図９に示す形式では、ｎ＝３２となり、ｍ＝６とした場合、符号が正、指数ｅが３２、レジームの値Ｋが－３、仮数が１．１０１００（２進数）となる。従って、値は、＋１．１０１００×２－１６０となる。つまり、図１１に示す例では、２つの浮動小数点数において、仮数部を取り出す位置が異なり、仮数の値が異なっている。
図１１に示す数値例の場合、ＩＥＥＥ７５４形式の浮動小数点数では、符号が正、指数が３、仮数が１．０１１０１（２進数）となり、値は＋１．０１１０１×２３となる。
一方、図９に示す形式では、ｎ＝３２となり、ｍ＝６とした場合、符号が正、指数ｅが３２、レジームの値Ｋが－３、仮数が１．１０１００（２進数）となる。従って、値は、＋１．１０１００×２－１６０となる。つまり、図１１に示す例では、２つの浮動小数点数において、仮数部を取り出す位置が異なり、仮数の値が異なっている。
【0050】
図１２は、一例として３２ビットの数値が、第３の実施形態に係わる浮動小数点数であるときと、ＩＥＥＥ７５４形式の非正規化数の浮動小数点数であるときとを比較して示す図である。
図１２に示す数値例の場合、ＩＥＥＥ７５４形式では、符号が正、指数が－１２６、仮数が１．１０１×２－２（２進数）となり、値は＋１．１０１×２－１２８となる。
一方、図９に示す形式では、ｎ＝３２、ｍ＝６において、符号が正、指数部の値ｅが０、レジームの値Ｋが２、仮数が１．１０１（２進数）となる。ｍ、ｅ、およびＫから算出される指数は１２８となるので、値は、＋１．１０１×２１２８となる。
図１２に示す数値例の場合、ＩＥＥＥ７５４形式では、符号が正、指数が－１２６、仮数が１．１０１×２－２（２進数）となり、値は＋１．１０１×２－１２８となる。
一方、図９に示す形式では、ｎ＝３２、ｍ＝６において、符号が正、指数部の値ｅが０、レジームの値Ｋが２、仮数が１．１０１（２進数）となる。ｍ、ｅ、およびＫから算出される指数は１２８となるので、値は、＋１．１０１×２１２８となる。
【0051】
なお、ｅ＝０に対するバイアス１２８は、図１０における下位（ｎ－ｍ－２）ビット「００１ｘｘｘｘ…」に対応する第３の実施形態欄の数式（－１）ｒ×Ｍ×（ｒ＋２）を用いても算出される。つまり、非正規化数の場合にはＩＥＥＥ７５４形式でもヒドンビットが省略されていないので、図９に示す形式と、仮数部の扱いが同じになることが分かる。
【0052】
【0053】
図１３の演算装置は、第１デコーダ１１Ｃ、第２デコーダ１２Ｃ、演算処理回路１３Ｃ、およびエンコーダ１４Ｃを備える。
入力データ１、入力データ２、および出力データは、何れもｎビットの浮動小数点数である。図１３の演算装置には、第３の実施形態の形式のモードとＩＥＥＥ７５４形式のモードがあり、、演算装置内の各セレクタへの選択信号Ｓ１，Ｓ２により切り替えるようになっている。
入力データ１、入力データ２、および出力データは、何れもｎビットの浮動小数点数である。図１３の演算装置には、第３の実施形態の形式のモードとＩＥＥＥ７５４形式のモードがあり、、演算装置内の各セレクタへの選択信号Ｓ１，Ｓ２により切り替えるようになっている。
【0054】
選択信号Ｓ１，Ｓ１′は、入力データが第３の実施形態の形式のモードの場合またはＩＥＥＥ７５４形式の非正規化数の場合に、入力端子２５Ｃ１を選択するようにセレクタを制御する。また、選択信号Ｓ１は、入力データがＩＥＥＥ７５４形式の正規化数の場合に、入力端子２５Ｃ２を選択するようにセレクタを制御する。
選択信号Ｓ２は、入力データがＩＥＥＥ７５４形式のモードの場合に入力端子２７Ｃ１，３５Ｃ１，３６Ｃ１を選択し、第３の実施形態の形式のモードの場合に入力端子２７Ｃ２，３５Ｃ２，３６Ｃ２を選択するように、セレクタを制御する。
選択信号Ｓ２は、入力データがＩＥＥＥ７５４形式のモードの場合に入力端子２７Ｃ１，３５Ｃ１，３６Ｃ１を選択し、第３の実施形態の形式のモードの場合に入力端子２７Ｃ２，３５Ｃ２，３６Ｃ２を選択するように、セレクタを制御する。
【0055】
第１デコーダ１１Ｃおよび第２デコーダ１２Ｃの構成は同一であり、内部の回路に同一の符号を付す。第１デコーダ１１Ｃについてのみ説明し、第２デコーダ１２Ｃの説明は省略する。
第１デコーダ１１Ｃは、ＬＫ生成回路２１Ｃと、指数算出回路２２Ｃと、指数算出回路２４Ｃと、セレクタ２５Ｃと、左シフト回路２６Ｃと、セレクタ２７Ｃと、を備える。なお、第２デコーダ１２Ｃで扱うレジームの符号長Ｌ′および値Ｋ′にはプライムを付し、エンコーダ１４Ｃで扱うレジームの符号長Ｌ″にはダブルプライムを付す。
第１デコーダ１１Ｃは、ＬＫ生成回路２１Ｃと、指数算出回路２２Ｃと、指数算出回路２４Ｃと、セレクタ２５Ｃと、左シフト回路２６Ｃと、セレクタ２７Ｃと、を備える。なお、第２デコーダ１２Ｃで扱うレジームの符号長Ｌ′および値Ｋ′にはプライムを付し、エンコーダ１４Ｃで扱うレジームの符号長Ｌ″にはダブルプライムを付す。
【0056】
入力データ１の符号部である先頭１ビットは、第１デコーダ１１Ｃを経由して演算処理回路１３Ｃへ出力される。
ＬＫ生成回路２１Ｃは、入力データ１の下位（ｎ－ｍ－２）ビットを受信して、レジームの符号長Ｌおよび値Ｋを生成する。
ＬＫ生成回路２１Ｃは、入力データ１の下位（ｎ－ｍ－２）ビットを受信して、レジームの符号長Ｌおよび値Ｋを生成する。
【0057】
指数算出回路２２Ｃは、入力データ１中の指数部のｍビットおよび拡張指数部の先頭１ビットと、ＬＫ生成回路２１Ｃから受信した値Ｋとに基づき通常形式の浮動小数点数の指数を算出し、セレクタ２７Ｃへ出力する。
指数算出回路２４Ｃは、入力データ１中の符号部の１ビットに続く（ｍ＋２）ビットと、ＬＫ生成回路２１Ｃから受信したレジームの符号長Ｌとに基づき指数を算出し、セレクタ２７Ｃへ出力する。
指数算出回路２４Ｃは、入力データ１中の符号部の１ビットに続く（ｍ＋２）ビットと、ＬＫ生成回路２１Ｃから受信したレジームの符号長Ｌとに基づき指数を算出し、セレクタ２７Ｃへ出力する。
【0058】
セレクタ２７Ｃは、選択信号Ｓ２に応じて、指数算出回路２４Ｃに接続される入力端子２７Ｃ１、または指数算出回路２２Ｃに接続される入力端子２７Ｃ２を選択して、指数として演算処理回路１３Ｃへ出力する。
セレクタ２５Ｃは、選択信号Ｓ１に応じて、ＬＫ生成回路２１Ｃからの入力（符号長Ｌ）が接続される入力端子２５Ｃ１、または入力（０）が接続される入力端子２５Ｃ２を選択して出力する。
セレクタ２５Ｃは、選択信号Ｓ１に応じて、ＬＫ生成回路２１Ｃからの入力（符号長Ｌ）が接続される入力端子２５Ｃ１、または入力（０）が接続される入力端子２５Ｃ２を選択して出力する。
【0059】
左シフト回路２６Ｃは、入力データ１の下位（ｎ－ｍ－３）ビットを受信して、セレクタ２５Ｃから符号長Ｌを受信した場合には（Ｌ－２）ビット左シフトを行い、セレクタ２５Ｃから０を受信した場合には左シフトを行わない。左シフト回路２６Ｃは、処理後の（ｎ－ｍ－３）ビットを仮数として演算処理回路１３Ｃへ出力する。
演算処理回路１３Ｃは、第１および第２デコーダ１１Ｃ，１２Ｃから入力された浮動小数点数を乗算して、乗算結果をエンコーダ１４Ｃへ出力する。
演算処理回路１３Ｃは、第１および第２デコーダ１１Ｃ，１２Ｃから入力された浮動小数点数を乗算して、乗算結果をエンコーダ１４Ｃへ出力する。
【0060】
エンコーダ１４Ｃは、第３の実施形態の形式の指数部とシフト量を生成する回路３３Ｃ（以下、生成回路３３Ｃと略称）と、ＩＥＥＥ７５４形式の指数部とシフト量を生成する回路３４Ｃ（以下、生成回路３４Ｃと略称）と、セレクタ３５Ｃと、セレクタ３６Ｃと、右シフトおよび丸め処理を行う回路（以下、右シフト回路３７Ｃと略称）と、を備える。
エンコーダ１４Ｃは、演算処理回路１３Ｃから受信したデータの先頭１ビットを、出力データの先頭１ビットとする。
エンコーダ１４Ｃは、演算処理回路１３Ｃから受信したデータの先頭１ビットを、出力データの先頭１ビットとする。
【0061】
生成回路３３Ｃは、演算処理回路１３Ｃから演算結果の指数を受信して、下位ｍビットのデータを指数部とする。生成回路３３Ｃは、残りの上位ビットのデータを、可変長符号化ルールに従い符号化する。生成回路３３Ｃは、符号化したデータの上位２ビットを、出力データにおけるレジームの符号の上位２ビットとする。生成回路３３Ｃは、指数部とレジームの上位２ビットとをセレクタ３５Ｃへ出力する。生成回路３３Ｃは、レジームの符号長Ｌ″に基づきシフト量（Ｌ″－２）を算出し、セレクタ３６Ｃへ出力する。
【0062】
生成回路３４Ｃは、演算処理回路１３Ｃから演算結果の指数を受信する。生成回路３４Ｃは、演算結果が正規化数となる場合には、受信した指数からＩＥＥＥ７５４形式の指数部を生成し、シフト量を０とする。また、生成回路３４Ｃは、演算結果が非正規化数となる場合には、ＩＥＥＥ７５４形式の指数部の全ビットを０とし、受信した指数に応じて仮数を右シフトするためのシフト量を算出する。生成回路３４Ｃは、指数部をセレクタ３５Ｃへ出力し、シフト量をセレクタ３６Ｃへ出力する。
【0063】
セレクタ３５Ｃは、選択信号Ｓ２に応じて、生成回路３４Ｃに接続される入力端子３５Ｃ１、または生成回路３３Ｃに接続される入力端子３５Ｃ２を選択して、出力データの先頭１ビットに続く（ｍ＋２）ビットのデータとして出力する。
セレクタ３６Ｃは、選択信号Ｓ２に応じて、生成回路３４Ｃからの入力（シフト量）が接続される入力端子３６Ｃ１、または生成回路３３Ｃからの入力（シフト量）が接続される入力端子３６Ｃ２を選択して、右シフト回路３７Ｃへ出力する。
右シフト回路３７Ｃは、演算処理回路１３Ｃから演算結果の仮数（ｎ－ｍ－３）ビットを受信して丸め処理を行う。さらに右シフト回路３７Ｃは、セレクタ３６Ｃから受信したシフト量に応じた右シフトを行い、出力データの下位（ｎ－ｍ－３）ビットのデータとして出力する。
セレクタ３６Ｃは、選択信号Ｓ２に応じて、生成回路３４Ｃからの入力（シフト量）が接続される入力端子３６Ｃ１、または生成回路３３Ｃからの入力（シフト量）が接続される入力端子３６Ｃ２を選択して、右シフト回路３７Ｃへ出力する。
右シフト回路３７Ｃは、演算処理回路１３Ｃから演算結果の仮数（ｎ－ｍ－３）ビットを受信して丸め処理を行う。さらに右シフト回路３７Ｃは、セレクタ３６Ｃから受信したシフト量に応じた右シフトを行い、出力データの下位（ｎ－ｍ－３）ビットのデータとして出力する。
【0064】
なお、図１０は、第３の実施形態に適用可能な指数へのオフセットの一例を示しただけであり、これに限定されるものではない。通常の非正規化数と、第３の実施形態の形式との、指数へのオフセットに対する基本的な違いは、以下の何れかである。
１）ヒドンビットが１ビット下位に移動したとき、指数の変化が、通常の非正規化数は－１であるのに対して、第３の実施形態の形式ではｒの正負によって異なる。ｒ＝０である場合はＭ、ｒ＝１である場合は－Ｍである。ただし、図１０ではＭ変化する例を示したが、より一般に自然数で変化して構わない。
２）ヒドンビットが１ビット移動したとき、指数の変化量の絶対値が、通常の非正規化数は１であるのに対して、第３の実施形態の形式では２以上である。図１０に示す例Ｍは、式（１ａ）に示すように、２のべき乗で与えられる。ただし、２以上であれば、２のべき乗には限定されない。
上記の何れかの条件の下で、表現される指数と、指数部の値ｅおよびヒドンビットの位置の関係は、任意の関数で与えられてもよい。
１）ヒドンビットが１ビット下位に移動したとき、指数の変化が、通常の非正規化数は－１であるのに対して、第３の実施形態の形式ではｒの正負によって異なる。ｒ＝０である場合はＭ、ｒ＝１である場合は－Ｍである。ただし、図１０ではＭ変化する例を示したが、より一般に自然数で変化して構わない。
２）ヒドンビットが１ビット移動したとき、指数の変化量の絶対値が、通常の非正規化数は１であるのに対して、第３の実施形態の形式では２以上である。図１０に示す例Ｍは、式（１ａ）に示すように、２のべき乗で与えられる。ただし、２以上であれば、２のべき乗には限定されない。
上記の何れかの条件の下で、表現される指数と、指数部の値ｅおよびヒドンビットの位置の関係は、任意の関数で与えられてもよい。
【0065】
第３の実施形態によれば、第３の実施形態の形式と、ＩＥＥＥ７５４形式と、の何れの浮動小数点数が入力データとなっても処理を行える演算装置が得られる。さらに、入力データがＩＥＥＥ７５４形式の非正規化数である場合にも、演算処理が可能となる。
そして、ＩＥＥＥ７５４形式の非正規化数と、第３の実施形態の形式の浮動小数点数とで、シフト回路を共用できる。これにより、それぞれの処理に対応するシフト回路を個別に設ける場合よりも、演算装置の回路規模および消費電力を低減できる。
そして、ＩＥＥＥ７５４形式の非正規化数と、第３の実施形態の形式の浮動小数点数とで、シフト回路を共用できる。これにより、それぞれの処理に対応するシフト回路を個別に設ける場合よりも、演算装置の回路規模および消費電力を低減できる。
【0066】
（第４の実施形態）
図１４は、第４の実施形態に係わる浮動小数点数のデータ構造を示す図である。第４の実施形態では、第１～３の実施形態と異なる部分について主に説明する。本実施形態の浮動小数点数は、ｎ（ｎは正の整数）ビットの固定長であり、先頭１ビットが符号部、次のｍビットが指数部、続く（ｎ－ｍ－１）ビットが仮数部で構成されている。
図１４は、第４の実施形態に係わる浮動小数点数のデータ構造を示す図である。第４の実施形態では、第１～３の実施形態と異なる部分について主に説明する。本実施形態の浮動小数点数は、ｎ（ｎは正の整数）ビットの固定長であり、先頭１ビットが符号部、次のｍビットが指数部、続く（ｎ－ｍ－１）ビットが仮数部で構成されている。
【0067】
図１５は、第４の実施形態に係わる非正規化数の仮数部を、通常の非正規化数の仮数部と比較して示す図表である。
例えばＩＥＥＥ７５４のような固定長の符号部、指数部、仮数部からなる浮動小数点形式でも、非正規化数に対応するためには、仮数部のシフト処理が必要となる。そこで本実施形態では、このような浮動小数点形式において、非正規化数となる条件（指数部＝最小値）のときでも、仮数の桁位置とビット位置の関係を固定にして、シフト処理を不要にする。
例えばＩＥＥＥ７５４のような固定長の符号部、指数部、仮数部からなる浮動小数点形式でも、非正規化数に対応するためには、仮数部のシフト処理が必要となる。そこで本実施形態では、このような浮動小数点形式において、非正規化数となる条件（指数部＝最小値）のときでも、仮数の桁位置とビット位置の関係を固定にして、シフト処理を不要にする。
【0068】
図１５に示すように、通常の非正規化数では、指数の減少に対応する個数の０と、それに続く１（ヒドンビットを表す）とが、仮数部の上位桁側から挿入される。
一方、第４の実施形態では、指数の減少に対応する個数の０とそれに続く１（仮数の有効桁との境界を表す）とが、仮数部の下位桁側から挿入される。以下では、仮数の有効桁との境界を表す値１のビットを、境界ビットと呼ぶことにする。
なお、「ｘｘｘ…ｘ」で示す並び順は、通常の非正規仮数欄と第４実施形態欄は同じである。
一方、第４の実施形態では、指数の減少に対応する個数の０とそれに続く１（仮数の有効桁との境界を表す）とが、仮数部の下位桁側から挿入される。以下では、仮数の有効桁との境界を表す値１のビットを、境界ビットと呼ぶことにする。
なお、「ｘｘｘ…ｘ」で示す並び順は、通常の非正規仮数欄と第４実施形態欄は同じである。
【0069】
図１６は、第４の実施形態に係わる演算装置の具体的な構成例を示すブロック図である。図１６の演算装置は、第１デコーダ１１Ｄ、第２デコーダ１２Ｄ、演算処理回路１３Ｄ、およびエンコーダ１４Ｄを備える。入力データ１、入力データ２、および出力データは、何れもｎビットの、図１４に示したデータ構造をもつ浮動小数点数である。
【0070】
第１および第２デコーダ１１Ｄ、１２Ｄは、図１４のデータ構造の浮動小数点数をデコードして、通常形式の浮動小数点数に変換し、出力する。
演算処理回路１３Ｄは、通常形式にデコードされた入力データ１、２を乗算して、通常形式の乗算結果を出力する。
エンコーダ１４Ｄは、通常形式の浮動小数点数をエンコードして、図１４のデータ構造の浮動小数点数に変換し、出力する。
演算処理回路１３Ｄは、通常形式にデコードされた入力データ１、２を乗算して、通常形式の乗算結果を出力する。
エンコーダ１４Ｄは、通常形式の浮動小数点数をエンコードして、図１４のデータ構造の浮動小数点数に変換し、出力する。
【0071】
第１デコーダ１１Ｄおよび第２デコーダ１２Ｄの構成は同一であり、内部の回路に同一の符号を付す。第１デコーダ１１Ｄについてのみ説明し、第２デコーダ１２Ｄの説明は省略する。
第１デコーダ１１Ｄは、境界検出回路２８Ｄと、指数算出回路２２Ｄと、無効桁マスク回路２３Ｄ（以下、マスク回路２３Ｄと略称）と、を備える。
第１デコーダ１１Ｄは、境界検出回路２８Ｄと、指数算出回路２２Ｄと、無効桁マスク回路２３Ｄ（以下、マスク回路２３Ｄと略称）と、を備える。
【0072】
入力データ１の符号部である先頭１ビットは、第１デコーダ１１Ｄを経由して演算処理回路１３Ｄへ出力される。
境界検出回路２８Ｄは、符号部および指数部を除く入力データ１の下位（ｎ－ｍ－１）ビットを受信して、境界ビットの位置を検出する。
指数算出回路２２Ｄは、入力データ１中のｍビットの指数部の値ｅと、境界検出回路２８Ｄから受信した境界ビットの位置とに基づき通常形式の浮動小数点数の指数を算出し、演算処理回路１３Ｄへ出力する。
境界検出回路２８Ｄは、符号部および指数部を除く入力データ１の下位（ｎ－ｍ－１）ビットを受信して、境界ビットの位置を検出する。
指数算出回路２２Ｄは、入力データ１中のｍビットの指数部の値ｅと、境界検出回路２８Ｄから受信した境界ビットの位置とに基づき通常形式の浮動小数点数の指数を算出し、演算処理回路１３Ｄへ出力する。
【0073】
マスク回路２３Ｄは、入力データ１の下位（ｎ－ｍ－１）ビットを受信して、無効桁のマスクを行い、仮数を演算処理回路１３Ｄへ出力する。無効桁は、仮数部の下位桁側から挿入された連続する０、およびそれに続く境界ビット１の桁である。
演算処理回路１３Ｄは、第１デコーダ１１Ｄから入力された浮動小数点数と、第２デコーダ１２Ｄから入力された浮動小数点数と、を乗算して、乗算結果の浮動小数点数を、エンコーダ１４Ｄへ出力する。
演算処理回路１３Ｄは、第１デコーダ１１Ｄから入力された浮動小数点数と、第２デコーダ１２Ｄから入力された浮動小数点数と、を乗算して、乗算結果の浮動小数点数を、エンコーダ１４Ｄへ出力する。
【0074】
エンコーダ１４Ｄは、指数部を算出する回路３８Ｄ（以下、算出回路３８Ｄと略称）と、丸め処理および境界ビットとそれに続く０を合成する回路３９Ｄ（以下、合成回路３９Ｄと略称）と、を備える。
エンコーダ１４Ｄは、演算処理回路１３Ｄから受信したデータの先頭１ビットを、出力データの先頭１ビットとする。
エンコーダ１４Ｄは、演算処理回路１３Ｄから受信したデータの先頭１ビットを、出力データの先頭１ビットとする。
【0075】
算出回路３８Ｄは、演算処理回路１３Ｄから演算結果の指数を受信して、ｍビットの指数部と境界ビットの位置とを生成する。ここに、非正規化数の場合には指数部の全ビットを０とし、指数のバイアスに応じた桁位置を境界ビットの位置とする。また、正規化数の場合には、演算結果の指数を指数部の値とし、境界ビットの位置を例えば０とする。算出回路３８Ｄは、算出したｍビットの指数部を出力データの一部として出力し、境界ビットの位置を合成回路３９Ｄへ出力する。
【0076】
合成回路３９Ｄは、演算処理回路１３Ｄから演算結果の仮数（ｎ－ｍ－１）ビットを受信し、算出回路３８Ｄから受信した境界ビットの位置に基づき、仮数の桁を丸める処理（四捨五入等）を行う。合成回路３９Ｄは、境界ビットの位置が０でない場合には、境界ビット「１」とそれに続く０を合成して、図１５の第４の実施形態欄に示すような仮数部を生成する。合成回路３９Ｄは、処理後の（ｎ－ｍ－１）ビットを、出力データの仮数部として出力する。
なお、図１６では、第１デコーダ１１Ｄおよび第２デコーダ１２Ｄに無効桁のマスク回路２３Ｄが設けられ、エンコーダ１４Ｄの合成回路３９Ｄが丸め処理を行っているが、仮数部の値について第２の実施形態の式（２）と同じ解釈を行うと、無効桁のマスク回路２３Ｄと、合成回路３９Ｄによる丸め処理と、を省略できる。
なお、図１６では、第１デコーダ１１Ｄおよび第２デコーダ１２Ｄに無効桁のマスク回路２３Ｄが設けられ、エンコーダ１４Ｄの合成回路３９Ｄが丸め処理を行っているが、仮数部の値について第２の実施形態の式（２）と同じ解釈を行うと、無効桁のマスク回路２３Ｄと、合成回路３９Ｄによる丸め処理と、を省略できる。
【0077】
第４の実施形態によれば、第１～３の実施形態とほぼ同様の効果を奏するとともに、仮数の桁位置とビット位置の関係を固定にしたために、シフト処理を不要にして非正規化数の演算処理を行える。従って、演算装置の回路規模および消費電力を低減できる。
また、仮数部の値に対して式（２）の解釈を適用することで、無効桁のマスク回路２３Ｄおよび合成回路３９Ｄによる丸め処理を省略できる。これにより、演算装置の回路規模および消費電力をさらに低減できる。
また、仮数部の値に対して式（２）の解釈を適用することで、無効桁のマスク回路２３Ｄおよび合成回路３９Ｄによる丸め処理を省略できる。これにより、演算装置の回路規模および消費電力をさらに低減できる。
【0078】
なお、各実施形態において、演算処理回路１３が正規化数に対する浮動小数点乗算処理回路である例を示したが、本実施形態の演算装置は、特定の演算処理に限定されるものではなく、加算、除算、積和演算等の他の数値演算処理にも適用可能である。
【0079】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0080】
１…演算装置、１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ…第１デコーダ、１２，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ…第２デコーダ、１３，１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ…演算処理回路、１４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ…エンコーダ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】