特許 7332204 情報処理システム、情報処理システムが実行する処理方法、およびプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2023-08-15

(45)【発行日】2023-08-23

(54)【発明の名称】情報処理システム、情報処理システムが実行する処理方法、およびプログラム

(51)【国際特許分類】

   G06F 11/22 20060101AFI20230816BHJP

   G06F 11/14 20060101ALI20230816BHJP

【ＦＩ】

G06F11/22 673F

G06F11/14 615

【請求項の数】 7

(21)【出願番号】P 2022042636

(22)【出願日】2022-03-17

【審査請求日】2022-03-17

(73)【特許権者】

【識別番号】000227205

【氏名又は名称】ＮＥＣプラットフォームズ株式会社

(74)【代理人】

【識別番号】100106909

【弁理士】

【氏名又は名称】棚井 澄雄

(74)【代理人】

【識別番号】100134544

【弁理士】

【氏名又は名称】森 隆一郎

(74)【代理人】

【識別番号】100149548

【弁理士】

【氏名又は名称】松沼 泰史

(74)【代理人】

【識別番号】100162868

【弁理士】

【氏名又は名称】伊藤 英輔

(72)【発明者】

【氏名】細岡 晟

【審査官】田中 幸雄

(56)【参考文献】

【文献】特開２０２０－１２３１２５（ＪＰ，Ａ）

【文献】特開２００１－７４８１１（ＪＰ，Ａ）

【文献】特開２０１９－１９１０６４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １１／２２

Ｇ０６Ｆ １１／１４

(57)【特許請求の範囲】

【請求項1】

再構成可能な情報処理システムであって、
複数のモジュールと、
前記複数のモジュールそれぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュールの不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路と、
前記モジュールの接続を含む内部状態を記憶させる試験構成部と、
を備え、
前記試験構成部は、
一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させ、
前記複数のモジュールのうち一時停止したモジュールに１対１で対応する前記ＢＩＳＴ回路は、
前記一時停止したモジュールについて前記不具合に関する試験を実行する、
情報処理システム。

【請求項2】

前記複数のモジュールすべてが一時停止し、前記複数のすべてのモジュールそれぞれに１対１で対応する前記ＢＩＳＴ回路は、
前記一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させ、前記一時停止したモジュールについて前記不具合に関する試験を実行する、
請求項１に記載の情報処理システム。

【請求項3】

前記ＢＩＳＴ回路によるＢＩＳＴの結果と、前記ＢＩＳＴを実行する場合の入力に対して期待される出力である期待値とに基づいて、前記一時停止したモジュールについて不具合を判定する試験結果判定部、
を備える、請求項１または請求項２に記載の情報処理システム。

【請求項4】

前記試験結果判定部は、
前記ＢＩＳＴの結果が前記不具合が発生していることを示す場合に、前記ＢＩＳＴ回路が再度実行した前記ＢＩＳＴの結果が正常であると判定した場合、前記不具合は間欠故障であると判定する、
請求項３に記載の情報処理システム。

【請求項5】

前記試験結果判定部は、
前記ＢＩＳＴの結果が前記不具合が発生していることを示す場合に、前記ＢＩＳＴ回路が再度実行した前記ＢＩＳＴの結果が不具合が発生していると判定し、さらに、一定回数以上ＢＩＳＴを実行していると判定した場合、前記不具合は固定故障であると判定する、 請求項３または請求項４に記載の情報処理システム。

【請求項6】

複数のモジュールと、前記複数のモジュールそれぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュールの不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路と、前記モジュールの接続を含む内部状態を記憶させる試験構成部と、を備え、再構成可能な情報処理システムが実行する処理方法であって、
前記試験構成部は、
一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させ、
前記複数のモジュールのうち一時停止したモジュールに１対１で対応する前記ＢＩＳＴ回路は、
前記一時停止したモジュールについて前記不具合に関する試験を実行する、
情報処理システムが実行する処理方法。

【請求項7】

複数のモジュールと、前記複数のモジュールそれぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュールの不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路と、前記モジュールの接続を含む内部状態を記憶させる試験構成部と、を備え、再構成可能な情報処理システムに、
一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させることと、
前記一時停止したモジュールについて前記不具合に関する試験を実行することと、
を実行させる、前記情報処理システムが有するコンピュータが読み取ることのできる記録媒体に記録されたプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、情報処理システム、情報処理システムが実行する処理方法、およびプログラムに関する。

【背景技術】

【0002】

近年、処理の高速化と汎用性の両方の観点から、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などの再構成可能な回路が普及している。特許文献１には、関連する技術として、再構成可能な回路を用いた情報処理装置に関する技術が開示されている。また、特許文献２には、関連する技術として、コンピュータシステムにおける故障の診断に関する技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１１－２１６０２０号公報

【文献】特開２００６－２５２４２９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、再構成可能な情報処理システムでは、一般的に、そのシステムが通常行う処理を継続しながら不具合を判定することは困難である。そのため、処理を継続しながら再構成可能な情報処理システムの不具合を判定することのできる技術が求められている。

【0005】

本開示の各態様は、上記の課題を解決することのできる情報処理システム、情報処理システムが実行する処理方法、およびプログラムを提供することを目的の１つとしている。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本開示の一態様によれば、情報処理システムは、再構成可能な情報処理システムであって、複数のモジュールと、前記複数のモジュールそれぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュールの不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路と、前記モジュールの接続を含む内部状態を記憶させる試験構成部と、を備え、前記試験構成部は、一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させ、前記複数のモジュールのうち一時停止したモジュールに１対１で対応する前記ＢＩＳＴ回路は、前記一時停止したモジュールについて前記不具合に関する試験を実行する。

【0007】

上記目的を達成するために、本開示の別の態様によれば、情報処理システムが実行する処理方法は、複数のモジュールと、前記複数のモジュールそれぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュールの不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路と、前記モジュールの接続を含む内部状態を記憶させる試験構成部と、を備え、再構成可能な情報処理システムが実行する処理方法であって、前記試験構成部は、一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させ、前記複数のモジュールのうち一時停止したモジュールに１対１で対応する前記ＢＩＳＴ回路は、前記一時停止したモジュールについて前記不具合に関する試験を実行する。

【0008】

上記目的を達成するために、本開示の別の態様によれば、複数のモジュールと、前記複数のモジュールそれぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュールの不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路と、前記モジュールの接続を含む内部状態を記憶させる試験構成部と、を備え、再構成可能な情報処理システムが有するコンピュータが読み取ることのできる記録媒体に記録されたプログラムは、前記情報処理システムに、一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させることと、前記一時停止したモジュールについて前記不具合に関する試験を実行することと、を実行させる。

【発明の効果】

【0010】

本開示の各態様によれば、再構成可能であり、処理を継続しながら不具合を判定することができる。

【図面の簡単な説明】

【0011】

【図1】本開示の一実施形態による情報処理システムの構成の一例を示す図である。

【図2】本開示の一実施形態によるプロセッサの構成の一例を示す図である。

【図3】本開示の一実施形態によるロジック部の構成の一例を示す図である。

【図4】本開示の一実施形態によるメモリセルアレイの構成の一例を示す図である。

【図5】本開示の一実施形態による試験装置の構成の一例を示す図である。

【図6】本開示の一実施形態による試験構成部が記録する試験構成情報の一例を示す図である。

【図7】本開示の一実施形態による情報処理システムの第１処理フローの一例を示す図である。

【図8】本開示の一実施形態による情報処理システムの第２処理フローの一例を示す図である。

【図9】本開示の一実施形態の変形例１による情報処理システムの構成の一例を示す図である。

【図10】本開示の一実施形態の変形例２による情報処理システムの構成の一例を示す図である。

【図11】本開示の一実施形態の変形例３による情報処理システムの構成の一例を示す図である。

【図12】本開示の実施形態による情報処理システムの最小構成を示す図である。

【図13】本開示の実施形態による最小構成の情報処理システムの処理フローの一例を示す図である。

【図14】少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

【発明を実施するための形態】

【0012】

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
図１は、本開示の一実施形態による情報処理システム１００の構成の一例を示す図である。情報処理システム１００は、図１に示すように、プロセッサ１ａ、１ｂ、試験装置２、メインメモリ３、記憶装置４、構成制御装置５、入出力装置６、診断バス７、およびバス８を備える。プロセッサ１ａ、１ｂを総称してプロセッサ１という。プロセッサ１のそれぞれは、バス８を介して、試験装置２、メインメモリ３、記憶装置４、構成制御装置５、入出力装置６のそれぞれに接続される。また、プロセッサ１のそれぞれは、診断バス７を介して、試験装置２に接続される。診断バス７は、試験のためにプロセッサ１と試験装置２を相互に接続する通信路である。

【0013】

プロセッサ１は、ユーザーロジックをプログラミングすることにより機能回路を構成する回路装置である。プロセッサ１の例としては、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などが挙げられる。図２は、本開示の一実施形態によるプロセッサ１の構成の一例を示す図である。プロセッサ１は、図２に示すように、ロジック部１１、コンフィグレーションメモリ１４を備える。

【0014】

ロジック部１１は、プロセッサ１に対するデータや命令などの入力を受け取る。ロジック部１１は、受け取ったデータや命令などについて、所定の処理を実行する。ロジック部１１は、処理結果を、メインメモリ３、記憶装置４、入出力装置６に出力する。ロジック部１１は、配線論理部１２（モジュールの一例）、メモリセルアレイ１３（モジュールの一例）を備え、後述するように、組み合わせ論理部１１１、順序論理部１１２を構成する。

【0015】

配線論理部１２は、物理的な配線により構成された回路である。メモリセルアレイ１３は、プログラムによって定義されることにより回路として機能する部分である。メモリセルアレイ１３は、コンフィグレーションメモリ１４に格納されている定義情報（すなわち、ユーザーロジック）を、メモリセルアレイ１３に展開することにより、回路として機能する。

【0016】

また、配線論理部１２は、故障を検出するためのＢＩＳＴ回路１２１を備える。メモリセルアレイ１３は、故障を検出するためのＢＩＳＴ回路１３１を備える。ＢＩＳＴ回路１２１、１３１のそれぞれは、物理的な配線により構成された回路である。ＢＩＳＴ回路１２１は、試験装置２から試験指示を受け取ると、配線論理部１２に対してＢＩＳＴを実行する。そして、ＢＩＳＴ回路１２１は、診断バス７を介して試験装置２に試験結果を出力する。また、ＢＩＳＴ回路１３１は、試験装置２から試験指示を受け取ると、メモリセルアレイ１３に対してＢＩＳＴを実行する。そして、ＢＩＳＴ回路１３１は、診断バス７を介して試験装置２に試験結果を出力する。

【0017】

図３は、本開示の一実施形態によるロジック部１１の構成の一例を示す図である。ロジック部１１は、組み合わせ論理部１１１、順序論理部１１２を備える。組み合わせ論理部１１１は、組み合わせ回路であり、出力が過去の入力情報に影響されない回路である。順序論理部１１２は、順序回路であり、メモリなどの過去に入力された値により出力値を決定する回路である。組み合わせ論理部１１１および順序論理部１１２は、配線論理部１２ならびにメモリセルアレイ１３上に配置されたメモリセルによって構成される。

【0018】

図４は、本開示の一実施形態によるメモリセルアレイ１３の構成の一例を示す図である。メモリセルアレイ１３は、図４に示すように、複数のメモリセル１３ａと、メモリセル１３ａそれぞれに対応したＢＩＳＴを実行するためのＢＩＳＴ回路１３１ａを備える。ＢＩＳＴ回路１３１ａは、試験前にメモリセルアレイ１３の内部状態を試験装置２に複製し、試験後に試験装置２から受け取った内部状態をメモリセルアレイ１３に復元することができる。また、メモリセルアレイ１３において、個々のメモリセル１３ａは、試験指示により自メモリセルのリセットとコンフィグレーションを行うことができる。

【0019】

また、プロセッサ１は、レジスタ、演算処理部、インターフェース、シーケンサ、ブレークポイント機能を備える。レジスタは、演算に使用されるデータを一時的に格納する。演算処理部は、演算を実行する。インターフェースは、バス８に対して信号やデータの送受信を行う。シーケンサは、上述の回路（すなわち、レジスタ、演算処理部、インターフェース）を制御する。ブレークポイント機能は、試験やデバッグのために動作を一時停止させる。これらの回路論理（すなわち、レジスタ、演算処理部、インターフェース、シーケンサ、ブレークポイント機能）は、配線論理部１２もしくはメモリセルアレイ１３により構成される。特に、ブレークポイント機能は、配線論理部１２により構成される。

【0020】

試験装置２は、試験のためにプロセッサ１に対して試験指示を送信する。また、試験装置２は、プロセッサ１から試験結果を受け取る。図５は、本開示の一実施形態による試験装置２の構成の一例を示す図である。試験装置２は、図５に示すように、試験構成部２１、試験指示部２２、内部状態管理部２３、試験結果判定部２４を備える。

【0021】

試験構成部２１は、情報処理システム１００の初期化時に、入出力装置６から入力されたもしくはメインメモリ３に記録されたプロセッサ１を含む情報処理システムの構成情報、ロジック部１１の構成情報、モジュール（配線論理部１２およびメモリセルアレイ１３）の試験パターン、試験の期待値を受け取り、試験構成情報としてバス８を介してメインメモリ３に記録する。図６は、本開示の一実施形態による試験構成部２１が記録する試験構成情報の一例を示す図である。ここでのモジュールとは、ユーザーロジックを割り付けた配線論理部１２およびメモリセルアレイ１３を任意の回路や機能単位、冗長系単位などの単位に分割分類したものである。なお、メモリセルアレイ１３は、複数のモジュールに属してもよい。また、試験パターンとは、ＢＩＳＴを実行するためにメモリセルアレイ１３に入力するパターンである。また、その入力について期待される出力が期待値である。なお、図６におけるメモリセルＣ、配線論理Ｌがロジック部１１の構成情報である。

【0022】

試験指示部２２は、入出力装置６から試験指示を受け取る。試験指示部２２は、試験指示を受け取ると、試験構成部２１の試験構成に基づいた試験をプロセッサ１に指示する。

【0023】

内部状態管理部２３は、試験前に対象となるメモリセルアレイ１３の内部状態を受け取る。そして、内部状態管理部２３は、試験後に対象メモリセルアレイ１３に内部状態を送信する。メモリセルアレイ１３の内部状態は、メインメモリ３もしくは記憶装置４などの記憶領域に格納してもよい。

【0024】

試験結果判定部２４は、プロセッサ１から試験結果を受け取る。そして、試験結果判定部２４は、試験結果に基づいて、不具合の判定を行う。試験結果判定部２４は、判定結果を、入出力装置６や構成制御装置５に出力する。

【0025】

メインメモリ３は、主記憶装置４である、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが有する記憶領域である。メインメモリ３には、不図示のオペレーティングシステム、ユーザーのプログラム、データなどが格納される。バス８に接続された装置は、メインメモリ３のメモリ空間にアクセス可能である。また、バス８に接続された装置は、メインメモリ３を介してデータを共有することができる。

【0026】

記憶装置４は、補助記憶装置４である、例えばＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などが有する記憶領域である。バス８に接続された装置は、記憶装置４にアクセス可能である。また、バス８に接続された装置は、記憶装置４を介してデータを共有することができる。

【0027】

構成制御装置５は、情報処理システム１００の構成を管理する。構成制御装置５は、試験装置２から試験結果を受け取る。構成制御装置５は、試験結果に基づいて、故障したプロセッサ１を情報処理システム１００から切り離したり、新しいプロセッサ１を情報処理システム１００に追加したりする。また、構成制御装置５は、プロセッサ１に対して、リセットや再コンフィグレーションを指示することができる。

【0028】

入出力装置６は、例えばキーボードやディスプレイなどの外部通信装置である。入出力装置６は、バス８に接続された他装置による制御内容（例えば、試験指示など）に従ってユーザーから試験指示を受け取ったり、試験結果を表示したりする。

【0029】

次に、本開示の一実施形態による情報処理システム１００が行う処理について説明する。図７は、本開示の一実施形態による情報処理システム１００の第１処理フローの一例を示す図である。図８は、本開示の一実施形態による情報処理システム１００の第２処理フローの一例を示す図である。ここでは、図７、図８を参照して情報処理システム１００が行う処理について説明する。

【0030】

試験装置２は、ユーザー、オペレーティングシステム、または構成制御装置５からの指示によりプロセッサ１を試験する。試験は、指定された間隔ごとにモジュール単位で実行される。試験対象となるプロセッサ１の構成情報は、対象システムの初期化時にユーザーもしくはオペレーティングシステムから試験構成部２１に送信される。

【0031】

試験装置２は、試験時に、試験対象モジュールの試験パターンを試験構成部２１から取得することにより、試験パターンを準備（用意）する（ステップＳ１０１）。準備が完了すると、試験指示部２２は、プロセッサ１の動作を一時停止させるブレーク信号をプロセッサ１に送信する（ステップＳ１０２）。プロセッサ１は、ブレーク信号に応じて動作を停止させる。

【0032】

プロセッサ１の停止後、内部状態管理部２３は、試験対象モジュールを構成する各メモリセルアレイ１３の内部状態をメインメモリ３もしくは記憶装置４に複製する（ステップＳ１０３）。内部状態管理部２３は、試験パターンおよび試験指示を試験対象モジュールに送信する（ステップＳ１０４）。そして、内部状態管理部２３は、ＢＩＳＴを実行する（ステップＳ１０５）。

【0033】

内部状態管理部２３は、試験結果が正常であるか否かを判定する（ステップＳ１０６）。内部状態管理部２３は、試験結果が正常であると判定した場合は（ステップＳ１０６においてＹＥＳ）、各メモリセルアレイ１３の内部状態を複製したデータから元の状態を復元する（ステップＳ１０７）。内部状態管理部２３は、プロセッサ１の動作を再開させるブレーク解除信号をプロセッサ１に送信する（ステップＳ１０８）。プロセッサ１は、ブレーク解除信号に応じて、動作を再開させる。また、内部状態管理部２３は、試験結果が正常でないと判定した場合は（ステップＳ１０６においてＮＯ）、プロセッサ１に不具合が発生したことを示す不具合情報を構成制御装置５、入出力装置６、オペレーティングシステムに通知する（ステップＳ１０９）。

【0034】

ここで、試験指示部２２と試験結果判定部２４の詳細な処理について説明する。試験指示部２２は、試験対象となるモジュールとそれを構成するメモリセルアレイ１３に試験を指示する。そして、試験指示部２２は、ＢＩＳＴのための試験パターンを送信する。試験指示部２２は、試験構成部２１において、対象とするモジュール、それを構成するメモリセルアレイ１３、試験パターンを参照する。試験指示部２２は、試験対象モジュールに試験指示と試験パターンを送信する。また、試験指示部２２は、当該試験パターンの期待値を試験結果判定部２４に送信する。試験対象モジュールは、試験が完了すると、試験結果を試験結果判定部２４に送信する。試験結果判定部２４は、受け取った試験結果と期待値を照合する。試験結果判定部２４は、照合結果に基づいて、試験結果が正常であるか否かを判定する。

【0035】

また、試験指示部２２は、ＢＩＳＴ実行後の試験結果を判断するステップＳ１０６において、対象モジュールの不具合の程度を確認するために試験を複数回実行する。試験結果判定部２４は、試験対象モジュールの試験結果が正常であるか否かを判定する（ステップＳ１０６、Ｓ２０１）。

【0036】

試験結果判定部２４は、試験結果が正常であると判定した場合（ステップＳ１０６、Ｓ２０１においてＹＥＳ）、処理を終了する。また、試験結果判定部２４は、試験結果が正常でないと判定した場合（ステップＳ１０６、Ｓ２０１においてＮＯ）、対象モジュールのリセットと再コンフィグレーションを指示する（ステップＳ２０２）。そして、試験結果判定部２４は、対象モジュールを再試験する（ステップＳ２０３）。そして、試験結果判定部２４は、再試験結果が正常であるか否かを判定する（ステップＳ２０４）。

【0037】

試験結果判定部２４は、再試験結果が正常であると判定した場合（ステップＳ２０４においてＹＥＳ）、不具合が間欠故障であると判定する（ステップＳ２０５）。間欠故障の例としては、宇宙線（中性子線）などの影響により半導体が一時的に誤作動を引き起こす故障など、一般的にソフトエラー（ｓｏｆｔ－ｅｒｒｏｒ）と呼ばれ、装置のリセットや再コンフィギュレーションにより修復できる故障などが挙げられる。そして、試験結果判定部２４は、処理を終了する。

【0038】

また、試験結果判定部２４は、再試験結果が正常でないと判定した場合（ステップＳ２０４においてＮＯ）、一定回数以上試験を実施したか否かを判定する（ステップＳ２０６）。試験結果判定部２４は、一定回数以上試験を実施したと判定した場合（ステップＳ２０６においてＹＥＳ）、不具合が固定故障であると判定する（ステップＳ２０７）。固定故障の例としては、物理的な回路の損傷などにより永久的に誤作動を引き起こす故障などが挙げられる。そして、試験結果判定部２４は、処理を終了する。
また、試験結果判定部２４は、一定回数以上試験を実施していないと判定した場合（ステップＳ２０６においてＮＯ）、ステップＳ２０２の処理に戻す。

【0039】

構成制御装置５は、試験装置２から試験結果を受け取る。プロセッサ１の不具合が固定故障である場合、構成制御装置５は、プロセッサ１を情報処理システム１００から切り離す。そして、構成制御装置５は、オペレーティングシステムに切り離しを通知する。また、情報処理システム１００に予備となるプロセッサ１が存在する場合、構成制御装置５は、代替プロセッサ１として組み込む。

【0040】

上述のＢＩＳＴの処理は、各モジュールを順に一時停止させて、すべてのモジュールについて行われる。

【0041】

（利点）
以上、本開示の一実施形態による情報処理システム１００について説明した。情報処理システム１００は、再構成可能な情報処理システムである。情報処理システム１００は、複数のモジュール（配線論理部１２、メモリセルアレイ１３）と、前記複数のモジュールそれぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュールの不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路（ＢＩＳＴ回路１２１、１３１）と、前記モジュールの接続を含む内部状態を記憶させる試験構成部２１と、を備える。前記試験構成部２１は、前記一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させ、前記複数のモジュールのうち一時停止したモジュールに１対１で対応する前記ＢＩＳＴ回路は、前記一時停止したモジュールについて前記不具合に関する試験を実行する。この情報処理システム１００により、再構成可能であり、処理を継続しながら不具合を判定することができる。

【0042】

なお、複数のモジュール（配線論理部１２、メモリセルアレイ１３）と、前記複数のモジュールそれぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュールの不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路（ＢＩＳＴ回路１２１、１３１）と、前記モジュールの接続を含む内部状態を記憶させる試験構成部２１と、一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させる前記試験構成部２１と、前記一時停止したモジュールについて前記不具合に関する試験を実行する前記ＢＩＳＴ回路は、コンフィグレーションプログラムを実行することにより、再構成可能な情報処理システム１００において実現されるものであってもよい。

【0043】

＜実施形態の変形例１＞
図９は、本開示の一実施形態の変形例１による情報処理システム１００の構成の一例を示す図である。本開示の一実施形態の変形例１において、情報処理システム１００は、図９に示すように、プロセッサ１において、コンフィグレーションメモリ１４を配置するものであってもよい。また、例えば、試験装置２、メインメモリ３、記憶装置４にも、コンフィグレーションメモリを配置するものであってもよい。プロセッサ１は、自身を初期化（コンフィグレーション）する段階で、バス８もしくは診断バス７を介してコンフィグレーションメモリ１４、２５、３１、４１にアクセス可能である。コンフィグレーションメモリ１４、２５、３１、４１に不具合が発生した場合であっても、プロセッサ１による処理とプロセッサ１の不具合の試験を継続することができる。

【0044】

＜実施形態の変形例２＞
図１０は、本開示の一実施形態の変形例２による情報処理システム１００の構成の一例を示す図である。本開示の一実施形態の変形例２において、情報処理システム１００は、図１０に示すように、試験装置２を複数台配置し、試験を冗長化するものであってもよい。各試験装置２の試験構成部２１、試験指示部２２、内部状態管理部２３、試験結果判定部２４は、診断バス７を介して試験対象モジュールを決定し、その同一モジュールについて試験を実行する。そして、各試験装置２で得られた試験結果を共有し、試験結果判定部２４は、試験結果が一致しない場合、試験装置２に不具合が発生したと判定する。

【0045】

＜実施形態の変形例３＞
図１１は、本開示の一実施形態の変形例３による情報処理システム１００の構成の一例を示す図である。本開示の一実施形態の変形例３において、情報処理システム１００は、図１１に示すように、プロセッサ１群をメニーコアパッケージ９０としてパッケージングし、個々のプロセッサ１ごとに試験装置２が試験を実行するものであってもよい。このメニーコアパッケージ９０により集積度が向上し、製造コストが低下する。

【0046】

図１２は、本開示の実施形態による情報処理システム１００の最小構成を示す図である。情報処理システム１００は、再構成可能な情報処理システムである。情報処理システム１００は、複数のモジュール１２、１３と、前記複数のモジュール１２、１３それぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュール１２、１３の不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路１２１、１３１と、前記モジュール１２、１３の接続を含む内部状態を記憶させる試験構成部２１と、を備える。前記試験構成部２１は、前記一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させる。前記複数のモジュールのうち一時停止したモジュールに１対１で対応する前記ＢＩＳＴ回路は、前記一時停止したモジュールについて前記不具合に関する試験を実行する。この情報処理システム１００により、再構成可能であり、処理を継続しながら不具合を判定することができる。

【0047】

図１３は、本開示の実施形態による最小構成の情報処理システム１００の処理フローの一例を示す図である。次に、本開示の実施形態による最小構成の情報処理システム１００の処理について図１３を参照して説明する。

【0048】

複数のモジュール１２、１３と、前記複数のモジュール１２、１３それぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュール１２、１３の不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路と、前記モジュール１２、１３の接続を含む内部状態を記憶させる試験構成部２１と、を備え、再構成可能な情報処理システム１００において、前記試験構成部２１は、前記一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させる（ステップＳ１０１）。前記複数のモジュール１２、１３のうち一時停止したモジュールに１対１で対応する前記ＢＩＳＴ回路は、前記一時停止したモジュールについて前記不具合に関する試験を実行する（ステップＳ１０２）。

【0049】

以上、本開示の実施形態による最小構成の情報処理システム１００について説明した。この情報処理システム１００により、再構成可能であり、処理を継続しながら不具合を判定することができる。

【0050】

なお、本開示の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

【0051】

本開示の実施形態について説明したが、上述の情報処理システム１００、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。

【0052】

図１４は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。コンピュータ５０は、図１４に示すように、ＣＰＵ６０、メインメモリ３、ストレージ８０、インターフェース９を備える。

【0053】

例えば、上述の情報処理システム１００、その他の制御装置のそれぞれは、コンピュータ５０に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８０に記憶されている。ＣＰＵ６０は、プログラムをストレージ８０から読み出してメインメモリ３に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６０は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ３に確保する。

【0054】

ストレージ８０の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８０は、コンピュータ５０のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５０に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５０に配信される場合、配信を受けたコンピュータ５０が当該プログラムをメインメモリ３に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８０は、一時的でない有形の記憶媒体である。

【0055】

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

【0056】

本開示のいくつかの実施形態を説明したが、これらの実施形態は、例であり、開示の範囲を限定しない。これらの実施形態は、開示の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。

【符号の説明】

【0057】

１、１ａ、１ｂ、１ｃ・・・プロセッサ
２・・・試験装置
３・・・メインメモリ
４・・・記憶装置
５・・・構成制御装置
６・・・入出力装置
７・・・診断バス
８・・・バス
９・・・インターフェース
１１・・・ロジック部
１２・・・配線論理部
１３・・・メモリセルアレイ
１４、２５、３１、４１・・・コンフィグレーションメモリ
２１・・・試験構成部
２２・・・試験指示部
２３・・・内部状態管理部
２４・・・試験結果判定部
５０・・・コンピュータ
６０・・・ＣＰＵ
８０・・・ストレージ
１００・・・情報処理システム
１１１・・・組み合わせ論理部
１１２・・・順序論理部
１２１、１３１・・・ＢＩＳＴ回路

【要約】

【課題】再構成可能であり、処理を継続しながら不具合を判定することのできる情報処理システムを提供する。
【解決手段】情報処理システムは、再構成可能な情報処理システムであって、複数のモジュールと、前記複数のモジュールそれぞれに１対１で対応し、自身の不具合も含めて１対１で対応するモジュールの不具合を検出するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）を実行可能なＢＩＳＴ回路と、前記モジュールの接続を含む内部状態を記憶させる試験構成部と、を備え、前記試験構成部は、一時停止したモジュールについて前記一時停止したときの前記モジュールの接続を含む内部状態を記憶させ、前記複数のモジュールのうち一時停止したモジュールに１対１で対応する前記ＢＩＳＴ回路は、前記一時停止したモジュールについて前記不具合に関する試験を実行する。
【選択図】図１２

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】