特許 7332783 ＳｅｒＤｅｓインターフェース回路および制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-08-15

(45)【発行日】2023-08-23

(54)【発明の名称】ＳｅｒＤｅｓインターフェース回路および制御装置

(51)【国際特許分類】

   H03M 9/00 20060101AFI20230816BHJP

   G06F 13/38 20060101ALI20230816BHJP

   G06F 3/00 20060101ALI20230816BHJP

   G05B 19/414 20060101ALI20230816BHJP

【ＦＩ】

H03M9/00 100

G06F13/38 340Z

G06F13/38 350

G06F3/00 P

G05B19/414 R

【請求項の数】 13

(21)【出願番号】P 2022501905

(86)(22)【出願日】2021-02-16

(86)【国際出願番号】 JP2021005703

(87)【国際公開番号】W WO2021166906

(87)【国際公開日】2021-08-26

【審査請求日】2022-09-14

(31)【優先権主張番号】P 2020027946

(32)【優先日】2020-02-21

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】390008235

【氏名又は名称】ファナック株式会社

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100123582

【弁理士】

【氏名又は名称】三橋 真二

(74)【代理人】

【識別番号】100112357

【弁理士】

【氏名又は名称】廣瀬 繁樹

(72)【発明者】

【氏名】萩原 勁

(72)【発明者】

【氏名】名嘉眞 朝将

【審査官】川口 貴裕

(56)【参考文献】

【文献】特表２０１８－５３３７９１（ＪＰ，Ａ）

【文献】特表２０１０－５３５４５３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ ９／００

Ｇ０６Ｆ １３／３８

Ｇ０６Ｆ ３／００

Ｇ０５Ｂ １９／４１４

(57)【特許請求の範囲】

【請求項1】

第１周波数の第１クロック、前記第１クロックに基づいた第１送信データ、および、前記第１周波数とは異なる第２周波数の第２クロックを受け取り、前記第１送信データを前記第２クロックに基づいて、入力された順に出力するＦＩＦＯと、
前記第２クロックに基づいて、前記ＦＩＦＯの出力を取り込んで保持するフリップフロップと、
前記ＦＩＦＯの出力、および、前記フリップフロップの出力を受け取り、前記第２クロックに基づいて、前記第１送信データに対応した同じデータが連続するパラレルデータを生成する出力ステートマシンと、
を有することを特徴とするＳｅｒＤｅｓインターフェース回路。

【請求項2】

前記出力ステートマシンが生成したパラレルデータにおいて、前記第１送信データに対応した同じデータが連続するビット数をＶ、前記第１クロックの周波数をＷ、前記第２クロックの周波数をＸ、そして、前記第２クロックに基づいた第２送信データのパラレルデータのビット数をＹとしたとき、
前記出力ステートマシンは、以下の式で規定される、前記第２クロックに基づいたＶビット同じデータが連続するパラレルデータを出力する、
Ｖ＝(Ｘ×Ｙ)／Ｗ
ことを特徴とする請求項１に記載のＳｅｒＤｅｓインターフェース回路。

【請求項3】

前記出力ステートマシンが出力するパラレルデータのビット数は、前記第２送信データのパラレルデータのビット数Ｙと同じである、
ことを特徴とする請求項２に記載のＳｅｒＤｅｓインターフェース回路。

【請求項4】

前記出力ステートマシンは、前記ＦＩＦＯからのＦＩＦＯ出力、および、前記ＦＩＦＯからのＦＩＦＯ出力を前記第２クロックの１クロック分前に取り込んだ前記フリップフロップからのＦＦ出力を受け取り、前記ＦＩＦＯ出力および前記ＦＦ出力に基づいて前記Ｖビット同じデータが連続するパラレルデータを生成する、
ことを特徴とする請求項２または請求項３に記載のＳｅｒＤｅｓインターフェース回路。

【請求項5】

前記ＦＩＦＯは、前記出力ステートマシンからの制御信号により、イネーブル制御される、
ことを特徴とする請求項４に記載のＳｅｒＤｅｓインターフェース回路。

【請求項6】

前記出力ステートマシンは、前記ＦＩＦＯからの第１ＦＩＦＯ出力および第２ＦＩＦＯ出力、並びに、前記第２ＦＩＦＯ出力を前記第２クロックの１クロック分前に取り込んだ前記フリップフロップからのＦＦ出力を受け取り、前記第１ＦＩＦＯ出力、前記第２ＦＩＦＯ出力および前記ＦＦ出力に基づいて前記Ｖビット同じデータが連続するパラレルデータを生成する、
ことを特徴とする請求項２または請求項３に記載のＳｅｒＤｅｓインターフェース回路。

【請求項7】

前記ＦＩＦＯは、前記出力ステートマシンからの制御信号により、
前記第１ＦＩＦＯ出力を出力せずに前記第２ＦＩＦＯ出力のみを出力するか、或いは、
前記第１ＦＩＦＯ出力を出力し、前記第２ＦＩＦＯ出力として前記第１ＦＩＦＯ出力の次の順番で出力するデータを出力するか、が制御される、
ことを特徴とする請求項６に記載のＳｅｒＤｅｓインターフェース回路。

【請求項8】

第１周波数の第１クロックに基づいた第１送信データ、および、前記第１周波数とは異なる第２周波数の第２クロックに基づいたＹビットパラレルの第２送信データを処理する制御装置であって、
前記第２送信データを所定の通信レートのシリアルデータに変換するＳｅｒＤｅｓと、
前記第１送信データを受け取り、前記第１送信データに対応した同じデータが連続するＹビットパラレル信号に変換して出力するＳｅｒＤｅｓインターフェース回路と、
前記第２送信データおよび前記ＳｅｒＤｅｓインターフェース回路の出力の一方を選択して前記ＳｅｒＤｅｓに出力するセレクタと、を有し、
前記ＳｅｒＤｅｓインターフェース回路は、請求項１乃至請求項７のいずれか１項に記載のＳｅｒＤｅｓインターフェース回路である、
ことを特徴とする制御装置。

【請求項9】

前記第２クロックの周波数をＸとし、前記ＳｅｒＤｅｓにより変換するシリアルデータの所定の通信レートをＺとしたとき、前記所定の通信レートＺは、Ｚ＝Ｘ×Ｙで表される、
ことを特徴とする請求項８に記載の制御装置。

【請求項10】

前記ＳｅｒＤｅｓは、送られてきた所定の通信レートの受信シリアルデータを受信パラレルデータに変換する機能を有し、
前記ＳｅｒＤｅｓにより変換された前記受信パラレルデータを受け取り、前記第１送信データと同じ規格の信号に変換する変換処理回路を、さらに、有する、
ことを特徴とする請求項８または請求項９に記載の制御装置。

【請求項11】

前記制御装置は、対向装置との間でシリアルデータによるデータ伝送を行い、
前記対向装置は、前記制御装置からのシリアルデータに基づいて動作が制御される、
ことを特徴とする請求項８乃至請求項１０のいずれか１項に記載の制御装置。

【請求項12】

前記制御装置は、ＣＮＣ装置であり、
前記対向装置は、前記ＣＮＣ装置により制御される工作機械である、
ことを特徴とする請求項１１に記載の制御装置。

【請求項13】

前記制御装置は、ロボット制御装置であり、
前記対向装置は、前記ロボット制御装置により制御される産業ロボットまたは協働ロボットである、
ことを特徴とする請求項１１に記載の制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

この出願で言及する実施例は、ＳｅｒＤｅｓインターフェース回路および制御装置に関する。

【背景技術】

【0002】

近年、工作機械を制御するコンピュータ数値制御(ＣＮＣ：Computerized Numerical Control)装置は、様々な機能の実装と共に高速化され、例えば、制御対象となる工作機械とＣＮＣ装置間のデータ通信には、大容量の高速データ伝送が可能なＳｅｒＤｅｓ(SERializer/DESerializer：シリアライザ／デシリアライザ)が使用されている。

【0003】

ＳｅｒＤｅｓは、例えば、一方の装置で使用されるパラレルデータをシリアルデータに変換して他方の装置に伝送し、その他方の装置で、受け取ったシリアルデータを再びパラレルデータに変換して使用するためのもので、パラレル通信における各ビット間の配線長や浮遊容量に起因するスキューを考慮することなく、また、配線や端子数を低減して高速データ通信を可能とするものである。

【0004】

ところで、従来、ＳｅｒＤｅｓを使用したデータ通信に関する様々な提案がなされている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１９－１４０４８９号公報

【文献】特開２００９－１０９４８８号公報

【文献】特開２０１１－１９３０６８号公報

【文献】特開２０１６－０７２７７２号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上述したように、ＳｅｒＤｅｓは、大容量の高速データ通信が可能なため、様々な分野で利用されている。このＳｅｒＤｅｓは、例えば、ＡＳＩＣ(Application Specific Integrated Circuit)のメーカやテクノロジによって、通信可能な通信レート範囲が決まっているため、ＳｅｒＤｅｓの下限以下の通信レートでは使用することできない。そのため、通信レートの異なる機種(装置や回路ブロック等を含む)による通信を、同じＳｅｒＤｅｓを使用して行うことは困難になっている。

【0007】

また、近年、１つの装置において、異なる仕様の複数のデータ(例えば、通信レート(動作クロック)が異なる複数のデータ)が利用されることがある。そこで、例えば、一方の装置(自装置)において、異なる通信レートのデータを、同じ(１つの)ＳｅｒＤｅｓを使用して所定の通信レートのシリアルデータに変換し、他方の装置(対向装置)に伝送することが求められている。なお、対向装置では、伝送されて来たシリアルデータを、ＳｅｒＤｅｓを使用して、或いは、他の通信インターフェースで処理することになる。

【0008】

具体的に、例えば、自装置がＣＮＣ装置の場合、１８０ＭＨｚのクロックに基づく１６ビットパラレルデータと１６０ＭＨｚのクロックに基づく１ビット信号を、同じＳｅｒＤｅｓを使用して通信レートが２．８８Ｇｂｐｓのシリアルデータに変換し、対向装置(例えば、工作機械のサーボモータを制御するモータアンプ)に伝送することが求められている。なお、これらの装置は、ＣＮＣ装置および工作機械に限定されるものではなく、例えば、自装置としてロボット制御装置を適用し、対向装置としてロボット制御装置により制御される産業ロボットや協働ロボット等を適用することもできる。

【0009】

さらに、１８０ＭＨｚの１６ビットパラレルデータと１６０ＭＨｚの１ビット信号は、単なる例に過ぎず、１８０ＭＨｚや１６０ＭＨｚといったクロックの周波数は適宜変更され得るものであり、１６ビットのパラレルデータも１６ビットに限定されるものではない。また、１６０ＭＨｚの１ビット信号も、説明を簡略化するために１ビットとしているが、例えば、３２ビットや６４ビット等の複数ビットのパラレルデータであってもよいのはもちろんである。

【0010】

本発明は、上述した課題に鑑み、異なる通信レートのデータ伝送を同じＳｅｒＤｅｓを使用して行うことができるＳｅｒＤｅｓインターフェース回路および制御装置の提供を目的とする。

【課題を解決するための手段】

【0011】

本発明に係る実施の形態によれば、第１周波数の第１クロック、前記第１クロックに基づいた第１送信データ、および、前記第１周波数とは異なる第２周波数の第２クロックを受け取り、前記第１送信データを前記第２クロックに基づいて、入力された順に出力するＦＩＦＯと、前記第２クロックに基づいて、前記ＦＩＦＯの出力を取り込んで保持するフリップフロップと、前記ＦＩＦＯの出力、および、前記フリップフロップの出力を受け取り、前記第２クロックに基づいて、前記第１送信データに対応した同じデータが連続するパラレルデータを生成する出力ステートマシンと、を有するＳｅｒＤｅｓインターフェース回路が提供される。

【発明の効果】

【0012】

開示のＳｅｒＤｅｓインターフェース回路および制御装置は、異なる通信レートのデータ伝送を同じＳｅｒＤｅｓを使用して行うことができるという効果を奏する。

【0013】

本発明の目的および効果は、特に請求項において指摘される構成要素および組み合わせを用いることによって認識され且つ得られるだろう。前述の一般的な説明および後述の詳細な説明の両方は、例示的および説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。

【図面の簡単な説明】

【0014】

【図1】図１は、本発明に係る制御装置の一実施形態を示すブロック図である。

【図2】図２は、図１に示す制御装置におけるＳｅｒＤｅｓの一例を説明するための図である。

【図3】図３は、図１に示す制御装置におけるＳｅｒＤｅｓインターフェース回路の第１実施例を説明するための図である。

【図4】図４は、図３に示すＳｅｒＤｅｓインターフェース回路の動作を説明するための図である。

【図5】図５は、図１に示す制御装置におけるデータリカバリ回路の一例を示すブロック図である。

【図6】図６は、図５に示すデータリカバリ回路の動作を説明するための図である。

【図7】図７は、図３に示すＳｅｒＤｅｓインターフェース回路の他の適用例を説明するための図である。

【図8】図８は、図７に示すＳｅｒＤｅｓインターフェース回路の動作を説明するための図である。

【図9】図９は、図１に示す制御装置におけるＳｅｒＤｅｓインターフェース回路の変形例を説明するための図である。

【図10】図１０は、図９に示すＳｅｒＤｅｓインターフェース回路における出力数制御機能付きＦＩＦＯを説明するための図である。

【発明を実施するための形態】

【0015】

以下、本発明に係るＳｅｒＤｅｓインターフェース回路および制御装置の実施例を、添付図面を参照して詳述する。図１は、本発明に係る制御装置の一実施形態を示すブロック図である。

【0016】

図１に示されるように、本実施形態の制御装置１０は、新通信制御回路１、互換通信制御回路２、ＳｅｒＤｅｓインターフェース回路３、データリカバリ(Data Recovery：ＤＲ)回路４、ビット変換回路５、セレクタ６、および、ＳｅｒＤｅｓ(シリアライザ／デシリアライザ)７を有する。

【0017】

制御装置１０は、例えば、新通信制御回路１を介した１８０ＭＨｚの１６ビットパラレルデータ(周波数が１８０ＭＨｚのクロックに基づく１６ビットのパラレルデータ：第２送信データ)、および、互換通信制御回路２を介した１６０ＭＨｚの１ビット信号(周波数が１６０ＭＨｚのクロックに基づく１ビットの信号：第１送信データ)を、ＳｅｒＤｅｓ７により、通信レートが２．８８Ｇｂｐｓ(ビット／秒)のシリアルデータに変換して、対向装置(通信相手側の装置)２００との間で授受する。

【0018】

例えば、対向装置２００にもＳｅｒＤｅｓを設け、制御装置１０(自装置１００)から送られた、２．８８Ｇｂｐｓのシリアルデータをパラレルデータに変換して使用することができる。すなわち、対向装置２００のＳｅｒＤｅｓにより、２．８８Ｇｂｐｓのシリアルデータを、１８０ＭＨｚの１６ビットパラレルデータ、および、１６０ＭＨｚの信号に変換し、例えば、１８０ＭＨｚの１６ビットパラレルデータにより制御される回路、および、１６０ＭＨｚの信号により制御される回路に入力するようにしてもよい。

【0019】

或いは、対向装置２００にＳｅｒＤｅｓを設けずに、他の通信インターフェース回路を利用して、送られてきたシリアルデータを処理することもできる。なお、互換通信制御回路２を介した１６０ＭＨｚの信号は、説明を簡略化するために１ビットとしているが、複数ビットのパラレルデータであってもよいのは前述した通りである。

【0020】

ここで、自装置１００としては、例えば、ＣＮＣ装置およびロボット制御装置といった様々な制御装置を挙げることができ、また、対向装置２００としては、ＣＮＣ装置により制御される種々の工作機械および産業ロボットや協働ロボットといった装置(或いは、その工作機械およびロボットにおける電動機を制御するためのモータアンプ等)を挙げることができるが、これらに限定されるものではない。

【0021】

ＳｅｒＤｅｓインターフェース回路３は、互換通信制御回路２から１６０ＭＨｚの１ビット信号(第１送信データ)を受け取り、この第１送信データに対応した(同じ)論理値を有する１８０ＭＨｚのクロックに基づいたパラレルの信号に変換して出力する。セレクタ６は、新通信制御回路１からの１８０ＭＨｚの１６ビットパラレルデータ(第２送信データ)と、ＳｅｒＤｅｓインターフェース回路３からの１８０ＭＨｚの１６ビットパラレルデータを受け取り、その一方を選択してＳｅｒＤｅｓ７の送信用パラレルデータ入力(ＴＸ＿ｐＤａｔａ)に出力する。

【0022】

図２は、図１に示す制御装置におけるＳｅｒＤｅｓの一例を説明するための図である。ここで、図２(a)は、ＳｅｒＤｅｓ７の入出力データを示すブロック図、図２(b)は、ＳｅｒＤｅｓ７のデータ送信時の処理(パラレル・シリアル変換処理)を説明するための図、そして、図２(c)は、ＳｅｒＤｅｓ７のデータ受信時の処理(シリアル・パラレル変換処理)を説明するための図である。なお、ＳｅｒＤｅｓは、特に高速インターフェースにおいて、パラレルインターフェース間をシリアル接続する際などに利用されるが、本実施形態の制御装置１０のＳｅｒＤｅｓ７としては、一般的なＳｅｒＤｅｓを適用することができる。

【0023】

図２(a)において、参照符号ＴＸ＿ｐＤａｔａは、自装置(制御装置１０が設けられたこちら側の装置)１００から対向装置２００に送る送信パラレルデータ(例えば、１８０ＭＨｚのクロックに基づいた１６ビットパラレルの送信パラレルデータ：および、送信パラレルデータの入力)を示し、ＴＸ＿ｓＤａｔａは、送信パラレルデータＴＸ＿ｐＤａｔａをシリアルデータに変換して対向装置２００に送る送信シリアルデータ(例えば、通信レートが２．８８Ｇｂｐｓの送信シリアルデータ：および、送信シリアルデータの出力)を示す。

【0024】

また、図２(a)において、参照符号ＲＸ＿ｓＤａｔａは、対向装置２００から送られてきた受信シリアルデータ(例えば、通信レートが２．８８Ｇｂｐｓの受信シリアルデータ：および、受信シリアルデータの入力)を示し、ＲＸ＿ｐＤａｔａは、受信シリアルデータＲＸ＿ｓＤａｔａをパラレルデータに変換した受信パラレルデータ(例えば、１８０ＭＨｚのクロックに基づいた１６ビットパラレルの受信パラレルデータ：および、受信パラレルデータの出力)を示す。なお、ｐＣＬＫは、送信パラレルデータＴＸ＿ｐＤａｔａのクロック(例えば、１８０ＭＨｚのクロック：および、送信パラレルデータのクロックの入力)を示し、ＲＣＬＫは、受信シリアルデータをＣＤＲ(Clock Data Recovery)で受け、その受信シリアルデータから再生したリカバリクロック(および、リカバリクロックの出力)を示す。

【0025】

まず、図２(b)に示されるように、データ送信時において、ＳｅｒＤｅｓ７は、例えば、１８０ＭＨｚのｐＣＬＫに基づいた１６ビットの送信パラレルデータＴＸ＿ｐＤａｔａを、下位ビットから出力するようにパラレル・シリアル変換し、すなわち、１８０ＭＨｚ×１６ビットに基づいて、通信レートが２．８８Ｇｂｐｓの送信シリアルデータＴＸ＿ｓＤａｔａに変換し、対向装置２００に出力する。次に、図２(c)に示されるように、データ受信時において、ＳｅｒＤｅｓ７は、対向装置２００から通信レートが２．８８Ｇｂｐｓの受信シリアルデータＲＸ＿ｓＤａｔａを受け取り、１６ビットの受信パラレルデータＲＸ＿ｐＤａｔａに変換して出力する。

【0026】

このように、ＳｅｒＤｅｓ７は、動作クロックの周波数をＸ(例えば、１８０ＭＨｚ)とし、パラレルデータのビット数をＹ(例えば、１６ビット)としたとき、シリアルデータの通信レートＺは、Ｚ＝Ｘ×Ｙ［ｂｐｓ］(例えば、１８０ＭＨｚ×１６ビット＝２．８８Ｇｂｐｓ)とすることができる。

【0027】

図３は、図１に示す制御装置におけるＳｅｒＤｅｓインターフェース回路の第１実施例を説明するための図である。ここで、図３(a)は、ＳｅｒＤｅｓインターフェース回路の第１実施例を示すブロック図であり、図３(b)および図３(c)は、図３(a)に示すＳｅｒＤｅｓインターフェース回路における出力ステートマシンの動作を説明するための図である。図３(a)に示されるように、ＳｅｒＤｅｓインターフェース回路３は、ＦＩＦＯ(出力イネーブル(ＥＮ)付きＦＩＦＯ(First In First Out))３１、フリップフロップ(ＦＦ)３２および出力ステートマシン３３を有する。

【0028】

ＦＩＦＯ３１は、周波数が１６０ＭＨｚの入力用クロック(第１クロック)、１６０ＭＨｚのクロックに基づいた１ビットの信号(１６０ＭＨｚの送信データ：第１送信データ)、および、周波数が１８０ＭＨｚの出力用クロック(第２クロック)を受け取り、第１送信データを第１クロックに基づいて取り込み、出力ＥＮが『１』の場合、取り込んだデータを第２クロックに基づいて順に出力する。また、出力ＥＮが『０』の場合には、直前の出力を維持する。ＦＩＦＯ３１の出力は、信号Ａとして出力ステートマシン３３に入力されると共に、フリップフロップ３２のデータ端子に入力される。ここで、第２クロックの周波数は、図１を参照して説明した新通信制御回路１から出力される１６ビットのパラレルデータの動作クロック(１８０ＭＨｚ)に対応している。

【0029】

フリップフロップ３２のクロック端子には、１８０ＭＨｚの第２クロックが入力され、ＦＩＦＯ３１からの第１送信データを、第２クロックに基づいて取り込んで保持し、その保持しているデータを、信号Ｂとして出力ステートマシン３３に出力する。すなわち、出力ステートマシン３３は、あるタイミングにおけるＦＩＦＯ３１からの第１送信データ(Ａ：ＦＩＦＯ出力)と、そのタイミングよりも、第２クロックの１クロック分前のタイミングにおけるＦＩＦＯ３１からの第１送信データ(Ｂ：ＦＦ出力)を受け取ることになる。なお、出力ステートマシン３３のクロック入力端子には、第２クロックが入力され、また、ＦＩＦＯ３１の出力イネーブル端子には、出力ステートマシン３３からのイネーブル信号(ＥＮ)が入力されるようになっている。

【0030】

出力ステートマシン３３は、端子Ａに入力された信号(Ａ)と、端子Ｂに入力された信号(Ｂ)に基づいて、例えば、シリアルデータにおいて、１８ビット同じデータが連続する(同じ論理値を有する)パラレルデータを生成する。ここで、図３(b)において、例えば、状態「１」におけるデータ「Ｂ」は、フリップフロップ３２により１つ前のクロック(１８０ＭＨｚ)により取り込まれたデータであるため、状態「０」におけるデータ「Ａ」と同じ論理値を有している。そこで、状態「０」におけるデータ「Ａ」の１６ビットのパラレルデータに対して、状態「１」におけるデータ「Ｂ」の２ビットのパラレルデータを加えることにより、１８ビット同じ論理値を有する１６ビットのパラレルデータが生成される。

【0031】

同様に、例えば、状態「１」におけるデータ「Ａ」の１４ビットのパラレルデータに対して、状態「２」におけるデータ「Ｂ」の４ビットのパラレルデータを加えることにより、１８ビット同じ論理値を有する１６ビットのパラレルデータが生成され、さらに、状態「４」におけるデータ「Ａ」の８ビットのパラレルデータに対して、状態「５」におけるデータ「Ｂ」の１０ビットのパラレルデータを加えることにより、１８ビット同じ論理値を有する１６ビットのパラレルデータが生成される。また、状態「７」のＥＮが『０』のため、状態「８」ではＦＩＦＯ出力が更新されず、状態「７」の「Ａ」と状態「８」の「Ｂ」に入力したデータの次のＦＩＦＯ出力データは、状態「０」の「Ａ」と状態「１」の「Ｂ」に入力される。

【0032】

このようにして、例えば、互換通信制御回路２からの１６０ＭＨｚの１ビット信号を８ビット分、状態「０」から状態「８」の間に処理し、それが繰り返されることになる。図３(c)は、図３(a)のＦＩＦＯ３１にＤ０，Ｄ１，Ｄ２，…（ここで、Ｄ０，Ｄ１，Ｄ２，…は、それぞれ『０』または『１』)とデータが入力した場合における、１クロック(１８０ＭＨｚ)毎のＦＩＦＯ３１、ＦＦ３２および出力ステートマシン３３の入出力信号および内部状態を示す。

【0033】

図３(c)に示されるように、例えば、状態「８」では、「Ａ」が出力ステートマシン３３のパラレルデータに現れないため、ＦＩＦＯ３１における出力データの更新を止める必要があり、状態「７」でＥＮを『０』にする。また、状態「８」におけるＦＩＦＯ３１の出力「Ａ」と状態「０」におけるＦＦ３２の出力「Ｂ」は、両方ともＤ８となっているが、パラレルデータに影響することはない(すなわち、ＦＩＦＯ３１のデータ更新を止めたためＤ８となっているが、別に『０』でも『１』でもかまわない)。このように、図３(c)から、状態「０」から状態「８」までの１セットで８ビットのデータが、１８ビットずつパラレルデータとして出力されていることが理解されるであろう。

【0034】

ここで、出力ステートマシン３３が生成したパラレルデータ(１６ビットパラレルデータ)において、第１送信データ(１６０ＭＨｚの１ビットの信号)に対応した同じデータが連続するビット数をＶ(１８)、第１クロックの周波数をＷ(１６０ＭＨｚ)、第２クロックの周波数をＸ(１８０ＭＨｚ)、そして、第２クロックに基づいた第２送信データにおけるパラレルデータのビット数をＹ(１６)としたとき、同じデータが連続するビット数Ｖは、Ｖ＝(Ｘ×Ｙ)／Ｗで表すことができる。

【0035】

以上において、ＦＩＦＯ３１に入力する第１送信データが複数ビットの場合、例えば、互換通信制御回路２からの信号が１６０ＭＨｚの複数の信号の場合でも、実質的に同様の処理を行うことが可能である。

【0036】

図４は、図３に示すＳｅｒＤｅｓインターフェース回路の動作を説明するための図である。上述したように、送信パラレルデータＴＸ＿ｐＤａｔａとして、ＳｅｒＤｅｓインターフェース回路３(出力ステートマシン３３)により生成した「１１１１１１１１１１１１１１１１」のような連続した同じデータをＳｅｒＤｅｓ７に入力することにより、実質的な通信レートを下げることができる。

【0037】

図４に示されるように、例えば、２．８８Ｇｂｐｓの通信レートで１６０Ｍｂｐｓの信号を送る場合、１６０Ｍｂｐｓ(ＭＨｚ)の１ビットの信号を同じＳｅｒＤｅｓ７(同じ通信レート)で送るには、２．８８Ｇ／１６０Ｍ＝１８なので、１６０Ｍｂｐｓの１ビットの信号を１８ビット同じデータが連続するパラレルデータに変換してＳｅｒＤｅｓ７に入力することになる。

【0038】

これにより、ＳｅｒＤｅｓインターフェース回路３(出力ステートマシン３３)は、１８０ＭＨｚの１６ビットパラレルデータを出力するが、１６０Ｍｂｐｓの１ビットに対応するデータは、同じ論理値を１８ビット分連続させたパラレルデータとなっているため、実質的に、送信シリアルデータＴＸ＿ｓＤａｔａの通信レートを下げてデータ伝送を行うことになる。これにより、異なる通信レート(異なる規格)のデータ伝送を、同じＳｅｒＤｅｓ７を使用して行うことが可能になる。

【0039】

図５は、図１に示す制御装置におけるデータリカバリ回路の一例を示すブロック図であり、図６は、図５に示すデータリカバリ回路の動作を説明するための図である。図５において、参照符号ＲＸ＿ｓＤａｔａは受信シリアルデータ、ＲＥＦＣＬＫは基準クロック、ＲＸ＿ｐＤａｔａはｎビットの受信パラレルデータ、ＲＣＬＫは通信レートの１／ｎの周波数のリカバリクロック、そして、Ｅｄｇ＿ｄａｔａはエッジ位置データを示す。また、参照符号Ｃａｌｃ＿ｅｄｇはエッジ予測位置データ、Ｓａｍｐｌｅ＿ｐｏｉｎｔはサンプリング位置データ、ｃｎｔｕｐは位相を進めるための位相制御信号、ｃｎｔｄｎは位相を遅らせるための位相制御信号、ｒｄａｔａはリカバリデータ、そして、Ｒｄａｔａ＿ｅｎはデータイネーブル信号を示す。

【0040】

図５に示すデータリカバリ(ＤＲ)回路４は、先に記載した特許文献４で開示されたデータ再生回路に対応するものである。前に、図１および図２を参照して説明したように、例えば、ＳｅｒＤｅｓ７により、通信レートが２．８８Ｇｂｐｓの受信シリアルデータＲＸ＿ｓＤａｔａを、１８０ＭＨｚのクロックに基づいた１６ビットパラレルの受信パラレルデータＲＸ＿ｐＤａｔａに変換する。そして、図１に示されるように、このＳｅｒＤｅｓ７により変換された受信パラレルデータＲＸ＿ｐＤａｔａがＤＲ回路４に入力される。なお、ＤＲ回路４は、２ビットの信号をデータイネーブルＲｄａｔａ＿ｅｎと共に、ビット変換回路５に出力し、ビット変換回路５は、データイネーブルＲｄａｔａ＿ｅｎに基づいて１ビットの信号を生成し、互換通信制御回路２に対して、１６０ＭＨｚの１ビット信号を出力する。すなわち、ＤＲ回路４およびビット変換回路５は、ＳｅｒＤｅｓ７により変換された受信パラレルデータＲＸ＿ｐＤａｔａを受け取り、１６０ＭＨｚの１ビット信号(第１送信データ)と同じ規格の信号に変換して、互換通信制御回路２に出力する変換処理回路を構成する。

【0041】

図５に示されるように、ＤＲ回路４は、オーバーサンプリング部(ＳｅｒＤｅｓ)７からの信号(受信パラレルデータＲＸ＿ｐＤａｔａおよびリカバリクロックＲＣＬＫ)を受け取る。オーバーサンプリング部７は、シリアル通信で受信したシリアルデータ(受信シリアルデータ)ＲＸ＿ｓＤａｔａをシリアルデータの通信レートよりも高い周波数のクロックでサンプリングし、ｎ(ｎは２以上の整数)ビットの受信パラレルデータＲＸ＿ｐＤａｔａ、および、そのサンプリングクロックの１／ｎの周波数のリカバリクロックＲＣＬＫを出力する。

【0042】

ＤＲ回路４は、エッジ検出部４１、エッジ位置計算部４２、データサンプリング部４３および位相比較部４４を有する。エッジ検出部４１は、図６に示されるように、パラレルデータのエッジ位置を検出し、エッジデータとして出力する。エッジ位置計算部４２は、オーバーサンプリング部７が出力する次回のパラレルデータのエッジ位置を位相比較部４４が出力する位相制御信号から予測し、エッジ予測位置データとして出力し、さらに、エッジ予測位置データから半位相ずらしたデータをサンプリング位置データとして出力する。

【0043】

位相比較部４４は、エッジ検出部４１が出力したエッジデータと、エッジ位置計算部４２が出力したエッジ予測位置データとを比較し、位相制御信号(ｃｎｔｕｐ，ｃｎｔｄｎ)を出力する。データサンプリング部４３は、オーバーサンプリング部７が出力するパラレルデータからエッジ位置計算部４２が出力するサンプリング位置データによりデータの抽出を行い、すなわち、図６に示されるように、データ中心をサンプリングし、リカバリデータ(再生データ)として、データの有効性を示すデータイネーブルＲｄａｔａ＿ｅｎと共に出力する。

【0044】

そして、例えば、ＤＲ回路４から出力される２ビットの信号は、ビット変換回路５により、データイネーブルＲｄａｔａ＿ｅｎに基づいて１ビットの信号とされ、ビット変換回路５から互換通信制御回路２に対して、１６０ＭＨｚの１ビット信号が出力される。このようにして、制御装置１０は、データ送信およびデータ受信の両方において、異なる通信レート(異なる規格)のデータ伝送を同じＳｅｒＤｅｓを使用して行うことが可能になる。なお、ＤＲ回路４およびビット変換回路５は、単なる例であり、様々な変更および変形が可能であり、また、知られている様々な回路を適用することが可能である。

【0045】

図７は、図３に示すＳｅｒＤｅｓインターフェース回路の他の適用例を説明するための図である。ここで、図７(a)は、ＳｅｒＤｅｓインターフェース回路の他の適用例を示すブロック図であり、図７(b)は、図７(a)に示すＳｅｒＤｅｓインターフェース回路における出力ステートマシンの動作を説明するための図である。なお、図７(a)の構成は、実質的に、前述した図３(a)と同様であり、その説明は省略する。

【0046】

前述した図３および図４は、１８０ＭＨｚのクロックに基づく１６ビットパラレルデータと１６０ＭＨｚのクロックに基づく１ビットの信号を、ＳｅｒＤｅｓ７を介して２．８８Ｇｂｐｓのシリアルデータに変換して対向装置２００へ伝送する場合のＳｅｒＤｅｓインターフェース回路３の適用例を示しているが、図７および図８は、１２０ＭＨｚのクロックに基づく１８ビットパラレルデータと９０ＭＨｚのクロックに基づく１ビットの信号を、ＳｅｒＤｅｓ７を介して２．１６Ｇｂｐｓのシリアルデータに変換して対向装置２００へ伝送する場合のＳｅｒＤｅｓインターフェース回路３の適用例を示すものである。

【0047】

出力ステートマシン３３は、端子Ａに入力された信号(Ａ：ＦＩＦＯ出力)と、その信号(Ａ)を１クロック分前のタイミングで取り込んで保持したフリップフロップの出力である端子Ｂに入力された信号(Ｂ：ＦＦ出力)を使用して、例えば、シリアルデータにおいて、２４ビット同じデータが連続する(同じ論理値を有する)パラレルデータを生成する。この出力ステートマシン３３(ＳｅｒＤｅｓインターフェース回路３)が出力する信号は、新通信制御回路１から出力される１２０ＭＨｚの１８ビットのパラレルデータに対応している。

【0048】

すなわち、図７(b)に示されるように、出力ステートマシン３３は、信号ＡおよびＢから２４ビット同じ論理値を有するパラレルデータを生成するが、例えば、状態「１」におけるデータ「Ｂ」は、フリップフロップ３２により１つ前のクロックにより取り込まれたデータであるため、状態「０」におけるデータ「Ａ」と同じ論理値を有している。そこで、状態「０」におけるデータ「Ａ」の１８ビットのパラレルデータに対して、状態「１」におけるデータ「Ｂ」の６ビットのパラレルデータを加えることにより、２４ビット同じ論理値を有する１８ビットのパラレルデータが生成される。

【0049】

同様に、例えば、状態「１」における信号Ａの１２ビットのパラレルデータに対して、状態「２」における信号Ｂの１２ビットのパラレルデータを加えることにより、２４ビット同じ論理値を有する１８ビットのパラレルデータが生成される。また、状態「２」のＥＮが『０』のため、状態「３」ではＦＩＦＯ３１の出力が更新されず、状態「２」の「Ａ」と状態「３」の「Ｂ」に入力したデータの次のＦＩＦＯ３１の出力データは、状態「０」の「Ａ」と状態「１」の「Ｂ」に入力される。このようにして、例えば、互換通信制御回路２からの９０ＭＨｚの１ビット信号を３ビット分、状態「０」から状態「３」の間に処理し、それが繰り返されることになる。

【0050】

図８は、図７に示すＳｅｒＤｅｓインターフェース回路の動作を説明するための図である。上述したように、送信パラレルデータＴＸ＿ｐＤａｔａとして、ＳｅｒＤｅｓインターフェース回路３(出力ステートマシン３３)により生成した「１１１１１１１１１１１１１１１１１１」のような連続した同じデータを入れることにより、実質的な通信レートを下げることができる。

【0051】

すなわち、図８に示されるように、例えば、２．１６Ｇｂｐｓの通信レートで１２０Ｍｂｐｓの信号を送る場合、９０Ｍｂｐｓの１ビットの信号を同じＳｅｒＤｅｓ７(同じ通信レート)で送るには、２．１６Ｇ／１２０Ｍ＝２４なので、９０Ｍｂｐｓの１ビットの信号を２４ビット同じデータが連続するパラレルデータに変換してＳｅｒＤｅｓ７に入力すればよい。

【0052】

これにより、ＳｅｒＤｅｓインターフェース回路３(出力ステートマシン３３)は、１２０ＭＨｚの１８ビットパラレルデータを出力するが、９０Ｍｂｐｓの１ビットに対応するデータは、同じ論理値を２４ビット分連続させたパラレルデータとなるため、実質的に、送信シリアルデータＴＸ＿ｓＤａｔａの通信レートを下げてデータ伝送を行うことになる。これにより、異なる通信レートのデータ伝送を、同じＳｅｒＤｅｓ７を使用して行うことが可能になる。

【0053】

ここで、出力ステートマシン３３が生成したパラレルデータ(１８ビットパラレルデータ)において、第１送信データ(９０ＭＨｚの１ビットの信号)に対応した同じデータが連続するビット数をＶ(２４)、第１クロックの周波数をＷ(９０ＭＨｚ)、第２クロックの周波数をＸ(１２０ＭＨｚ)、そして、第２クロックに基づいた第２送信データにおけるパラレルデータのビット数をＹ(１８)としたとき、同じデータが連続するビット数Ｖは、Ｖ＝(Ｘ×Ｙ)／Ｗで表すことができる。

【0054】

図９は、図１に示す制御装置におけるＳｅｒＤｅｓインターフェース回路の変形例を説明するための図である。ここで、図９(a)は、ＳｅｒＤｅｓインターフェース回路の変形例を示すブロック図であり、図９(b)は、図９(a)に示すＳｅｒＤｅｓインターフェース回路における出力ステートマシンの動作を説明するための図である。なお、図９(a)と、図３(a)および図７(a)の比較から明らかなように、本変形例のＳｅｒＤｅｓインターフェース回路３では、出力イネーブル付きＦＩＦＯ３１が出力数制御機能付きＦＩＦＯ３１’とされ、それに対応して出力ステートマシン３３が出力ステートマシン３３’とされている。さらに、本変形例では、８０ＭＨｚのクロックに基づく１６ビットパラレルデータと１２８ＭＨｚのクロックに基づく１ビットの信号を、ＳｅｒＤｅｓ７を介して１．２８Ｇｂｐｓのシリアルデータに変換して対向装置へ伝送する場合のＳｅｒＤｅｓインターフェース回路３の適用例を示している。

【0055】

図９(a)に示されるように、ＦＩＦＯ３１’は、周波数が１２８ＭＨｚの入力用クロック(第１クロック)、１２８ＭＨｚのクロックに基づいた１ビットの信号(動作周波数が１２８ＭＨｚの送信データ：第１送信データ)、および、周波数が８０ＭＨｚの出力用クロック(第２クロック)を受け取り、第１送信データを第１クロックに基づいて取り込み、取り込んだデータを第２クロックに基づいて順に出力する。ＦＩＦＯ３１’の出力(第１ＦＩＦＯ出力)Ｏ１は、信号Ａとして出力ステートマシン３３’に入力され、出力(第２ＦＩＦＯ出力)Ｏ２は、信号Ｂとして出力ステートマシン３３’に入力されると共に、フリップフロップ３２のデータ端子に入力される。

【0056】

さらに、ＦＩＦＯ３１’は、出力ステートマシン３３’から出力される出力数制御信号Ｎｅｘｔ＿Ｎｕｍを、出力数制御端子Ｏｕｔ＿Ｎｕｍで受け取る。本変形例において、例えば、８０ＭＨｚの１６ビットパラレルデータと１２８ＭＨｚの１ビットの信号を通信レート１．２８ＧｂｐｓのＳｅｒＤｅｓ７を介して送るには、１．２８Ｇ／１２８Ｍ＝１０なので、１２８ＭＨｚの１ビットの信号を１０ビット同じデータが連続するパラレルデータに変換してＳｅｒＤｅｓ７に入力すればよいことになる。

【0057】

図１０は、図９に示すＳｅｒＤｅｓインターフェース回路における出力数制御機能付きＦＩＦＯを説明するための図であり、図１０(a)は、Ｏｕｔ＿Ｎｕｍ＝１の場合を示し、図１０(b)は、Ｏｕｔ＿Ｎｕｍ＝２の場合を示す。

【0058】

まず、図１０(a)に示されるように、Ｏｕｔ＿Ｎｕｍ＝１の場合、最初に入力されて格納しているデータ(最初に出力するデータ：ＦＩＦＯの「１」に格納されているデータ)を出力(第１ＦＩＦＯ出力)Ｏ２に出力し、出力(第２ＦＩＦＯ出力)Ｏ１には何も出力しない。次に、図１０(b)に示されるように、Ｏｕｔ＿Ｎｕｍ＝２の場合、ＦＩＦＯの「１」に格納されているデータ)を出力Ｏ１に出力すると共に、ＦＩＦＯの「２」に格納されているデータ(「１」の次に出力するデータ)を出力Ｏ２に出力する。これにより、前述した図３および図４を参照して説明した例、並びに、図７および図８を参照して説明した例と同様に、異なる通信レート(異なる規格)のデータ伝送を、同じＳｅｒＤｅｓ７を使用して行うことが可能になる。

【0059】

すなわち、図９(b)に示されるように、出力ステートマシン３３’は、端子Ａの信号(Ａ：Ｏ１)、端子Ｂの信号(Ｂ：Ｏ２)および端子Ｃの信号(Ｃ：フリップフロップ３２の出力信号)から１０ビット同じデータが連続するパラレルデータを生成する。ここで、図９(b)において、例えば、状態「１」におけるデータ「Ｃ」は、フリップフロップ３２により１つ前のクロックにより出力Ｏ２を取り込んだデータであるため、状態「０」におけるデータ「Ｂ：Ｏ２」と同じ論理値を有している。そこで、状態「０」におけるデータ「Ａ」の１０ビット同じデータが連続するパラレルデータが生成されるいうだけでなく、状態「０」におけるデータ「Ｂ」の６ビットのパラレルデータに対して、状態「１」におけるデータ「Ｃ」の４ビットのパラレルデータを加えた１０ビット同じ論理値を有するパラレルデータも生成される。

【0060】

この１０ビット同じ論理値を有するパラレルデータの生成は、例えば、状態「２」におけるデータ「Ｂ」の８ビットのパラレルデータに対して、状態「３」におけるデータ「Ｃ」の２ビットのパラレルデータを加えることによっても同様に行うことができる。このように、出力ステートマシン３３’から出力される出力数制御信号Ｎｅｘｔ＿ＮｕｍによりＦＩＦＯ３１’の出力Ｏ１およびＯ２を制御することにより、同様の処理を行うことができる。

【0061】

すなわち、ＦＩＦＯ３１’は、出力ステートマシン３３’からの制御信号により、第１ＦＩＦＯ出力(Ｏ１)を出力せずに第２ＦＩＦＯ出力(Ｏ２)のみを出力するか、或いは、第１ＦＩＦＯ出力(Ｏ１：「１」のデータ)を出力し、第２ＦＩＦＯ出力(Ｏ２)として第１ＦＩＦＯ出力の次の順番で出力するデータ(「２」)を出力するか、が制御されるようになっている。なお、上述したＳｅｒＤｅｓインターフェース回路３は、単なる例であり、様々な変更よび変形が可能なのはいうまでもない。

【0062】

ここで、出力ステートマシン３３’が生成したパラレルデータ(１６ビットパラレルデータ)において、第１送信データ(１２８ＭＨｚの１ビットの信号)に対応した同じデータが連続するビット数をＶ(１０)、第１クロックの周波数をＷ(１２８ＭＨｚ)、第２クロックの周波数をＸ(８０ＭＨｚ)、そして、第２クロックに基づいた第２送信データにおけるパラレルデータのビット数をＹ(１６)としたとき、同じデータが連続するビット数Ｖは、Ｖ＝(Ｘ×Ｙ)／Ｗで表すことができる。

【0063】

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

【符号の説明】

【0064】

１ 新通信制御回路
２ 互換通信制御回路
３ ＳｅｒＤｅｓインターフェース回路
４ データリカバリ(ＤＲ)回路
６ セレクタ
７ ＳｅｒＤｅｓ(シリアライザ／デシリアライザ)，オーバーサンプリング部
１０ 制御装置
３１ ＦＩＦＯ(出力イネーブル付きＦＩＦＯ)
３１’ ＦＩＦＯ(出力数制御機能付きＦＩＦＯ)
３２ フリップフロップ(ＦＦ)
３３，３３’ 出力ステートマシン
４１ エッジ検出部
４２ エッジ位置計算部
４３ データサンプリング部
４４ 位相比較部
１００ 自装置(制御装置)
２００ 対向装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】