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特許7332873符号化回路、復号化回路、符号化方法、復号化方法、伝送装置、及び光伝送システム

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-08-16

(45)【発行日】2023-08-24

(54)【発明の名称】符号化回路、復号化回路、符号化方法、復号化方法、伝送装置、及び光伝送システム

(51)【国際特許分類】

H03M 13/25 20060101AFI20230817BHJP

H03M 13/29 20060101ALI20230817BHJP

H04L 1/00 20060101ALI20230817BHJP

H04L 27/34 20060101ALI20230817BHJP

H04B 10/516 20130101ALI20230817BHJP

H04B 10/60 20130101ALI20230817BHJP

【ＦＩ】

H03M13/25

H03M13/29

H04L1/00 B

H04L27/34

H04B10/516

H04B10/60

【請求項の数】 7

(21)【出願番号】P 2019164914

(22)【出願日】2019-09-10

(65)【公開番号】P2021044680

(43)【公開日】2021-03-18

【審査請求日】2022-05-17

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山修平

(72)【発明者】

【氏名】三上和真

(72)【発明者】

【氏名】杉山純一

【審査官】齊藤晶

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０１０９７５２（ＵＳ，Ａ１）

【文献】国際公開第２０１８／１６７９２０（ＷＯ，Ａ１）

【文献】Kiichi Sugitani et al.，Partial Multilevel Coding with Probabilistic Shaping for Low-power Optical Transmission，2019 24th OptoElectronics and Communications Conference (OECC) and 2019 International Conference on Photonics in Switching and Computing (PSC)，TuB1-5，2019年07月11日

【文献】由利昌司他，擬似乱数系列を用いたビット置換符号化変調に対するシェーピング，電子情報通信学会技術研究報告，Ｖｏｌ．１１８Ｎｏ．１３９，2018年07月12日，pp.45-50

【文献】Huawei, HiSilicon，Signal shaping for QAM constellations[online]，3GPP TSG RAN WG1 Meeting # 88bis R1-1705061，2017年03月25日

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ１３／２５

Ｈ０３Ｍ１３／２９

Ｈ０４Ｌ１／００

Ｈ０４Ｌ２７／３４

Ｈ０４Ｂ１０／５１６

Ｈ０４Ｂ１０／６０

ＩＥＥＥＸｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換する変換部と、
前記フレームの周期において、前記複数のビット列のうち、第２ビット列の誤りを訂正するための第１の誤り訂正符号のパリティビットを前記複数のビット列の各々に挿入する第１期間と、前記複数のビット列の各々に前記第１の誤り訂正符号のパリティビットを挿入しない第２期間を切り替える切替部と、
前記切替部の切り替えに従って、前記第２期間中、前記複数のビット列のうち、前記第２ビット列から前記第１の誤り訂正符号のパリティビットを生成し、前記第１期間中、前記複数のビット列の各々に挿入する第１挿入部とを有することを特徴とする符号化回路。

【請求項2】

前記複数のビット列の誤りを訂正するための第２の誤り訂正符号のパリティビットを前記複数のビット列の各々から生成して、前記切替部の切り替えに従って、前記第１期間中、前記複数のビット列の各々に挿入する第２挿入部を、さらに有し、
前記第１の誤り訂正符号は、軟判定符号であり、
前記第２の誤り訂正符号は、硬判定符号であることを特徴とする請求項１に記載の符号化回路。

【請求項3】

多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定する第１判定部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された、第１ビット列以外の各ビット列の値を逆変換する逆変換部と、
前記複数のビット列の各々に挿入された誤り訂正符号のパリティビットに基づいて前記第１判定部の軟判定の結果の誤りを訂正する訂正部と、
前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定する第２判定部と、
前記複数のビット列のうち、前記第２ビット列以外の各ビット列について、前記誤り訂正符号のパリティビットにより軟判定の結果の誤りを訂正されたビット列、及び前記第２判定部により硬判定されたビット列から、前記逆変換部に入力されるビット列を選択する選択部と、
前記フレームの周期において、前記複数のビット列の各々に前記誤り訂正符号のパリティビットが挿入されている第１期間と、前記複数のビット列の各々に前記誤り訂正符号のパリティビットが挿入されていない第２期間を前記選択部に通知する通知部とを有し、
前記選択部は、前記通知部の通知に従って、前記第１期間中、前記誤り訂正符号のパリティビットにより軟判定の結果の誤りを訂正されたビット列を選択し、前記第２期間中、前記第２判定部により硬判定されたビット列を選択することを特徴とする復号化回路。

【請求項4】

多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換し、
前記フレームの周期において、前記複数のビット列のうち、第２ビット列の誤りを訂正するための第１の誤り訂正符号のパリティビットを前記複数のビット列の各々に挿入する第１期間と、前記複数のビット列の各々に前記第１の誤り訂正符号のパリティビットを挿入しない第２期間を切り替え、
該切り替えに従って、前記第２期間中、前記複数のビット列のうち、前記第２ビット列から前記第１の誤り訂正符号のパリティビットを生成し、前記第１期間中、前記複数のビット列の各々に挿入することを特徴とする符号化方法。

【請求項5】

多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定し、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された、第１ビット列以外の各ビット列の値を逆変換し、
前記複数のビット列の各々に挿入された誤り訂正符号のパリティビットに基づいて前記軟判定の結果の誤りを訂正し、
前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定し、
前記複数のビット列のうち、前記第２ビット列以外の各ビット列について、前記誤り訂正符号のパリティビットにより前記軟判定の結果の誤りを訂正されたビット列、及び前記硬判定されたビット列から、前記逆変換するビット列を選択し、
前記フレームの周期において、前記複数のビット列の各々に前記誤り訂正符号のパリティビットが挿入されている第１期間と、前記複数のビット列の各々に前記誤り訂正符号のパリティビットが挿入されていない第２期間を通知し、
前記逆変換するビット列の選択処理は、該通知に従って、前記第１期間中、前記誤り訂正符号のパリティビットにより前記軟判定の結果の誤りを訂正されたビット列を選択し、前記第２期間中、前記硬判定されたビット列を選択することを特徴とする復号化方法。

【請求項6】

送信対象のフレームを復号化する請求項１に記載の符号化回路と、
受信対象のフレームを復号化する請求項３に記載の復号化回路と、
前記送信対象のフレームを光信号に変換して他の装置に送信し、他の装置から光信号を受信して前記受信対象のフレームに変換する変換回路とを有することを特徴とする伝送装置。

【請求項7】

光信号を送信する第１伝送装置と、
前記光信号を受信する第２伝送装置とを有し、
前記第１伝送装置は、
送信対象のフレームを復号化する請求項１に記載の符号化回路と、
前記送信対象のフレームを前記光信号に変換する第１変換回路とを有し、
前記第２伝送装置は、
受信対象のフレームを復号化する請求項３に記載の復号化回路と、
前記光信号を受信して前記受信対象のフレームに変換する第２変換回路とを有することを特徴とする光伝送システム。

【発明の詳細な説明】

【技術分野】

【0001】

本件は、符号化回路、復号化回路、符号化方法、復号化方法、伝送装置、及び光伝送システムに関する。

【背景技術】

【0002】

光伝送装置の伝送容量の増加に伴い、例えばＱＰＳＫ（Quadrature Phase Shift Keying）、１６ＱＡＭ（Quadrature Amplitude Modulation）、及び６４ＱＡＭなどの多値変調方式が用いられている。多値変調方式では、コンスタレーション内に配置された各シンボルのうち、変調対象のフレーム信号内の各ビット列の値に応じたシンボルがビット列に割り当てられることにより、シンボルに従った位相及び強度の光信号が生成される。

【0003】

プロバブリスティックシェーピング（PS: Probabilistic Shaping）の技術（以下、「ＰＳ」と表記）は、コンスタレーションの中心に近いシンボルほど、多く割り当てられるようにビット列の値を変換することによりシンボル割り当ての確率分布を形成する。これにより、フレームから生成した信号光のノイズ耐力が向上する。

【0004】

ＰＳには、例えばビット列のマーク率を５０（％）より大きいレート（例えば８０（％））に増加させるＤＭ（Distribution Matching）処理が用いられる。これにより、コンスタレーションを区切る第１～第４象限のうち、特定の象限内だけでシンボル割り当ての確率がコンスタレーションの中心寄りに偏る。その後、第１～第４象限から、割り当て対象のシンボルが位置する象限が決定される。

【0005】

象限の決定には、ＦＥＣ（Forward Error Correction）などの誤り訂正符号のパリティビットを用いることもできる（例えば非特許文献１を参照）。誤り訂正符号のマーク率は５０（％）近くに維持されるため、第１～第４象限がほぼ同一の確率で選択され、全象限にわたってコンスタレーションの中心に偏った確率分布が形成される。

【0006】

誤り訂正符号の符号化方法としては、例えばビットインターリーブド符号化変調（BICM: Bit-Interleaved Coded Modulation）及びマルチレベル符号化（MLC: Multilevel Coding）が挙げられる（例えば特許文献１及び非特許文献２－４を参照）。ＢＩＣＭは、各ビット列をレベル（ＭＳＢ（Most Significant Bit）やＬＳＢ（Least Significant Bit））で区別せずに一括して符号化する符号化方法である。ＭＬＣは、ビット列をレベルごとに分けて個別に誤り訂正符号を生成する符号化方法である。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２００８－１８７７０６号公報

【非特許文献】

【0008】

【文献】F. Buchali, et al., “Rate Adaptation and Reach Increase by Probabilistically Shaped 64-QAM: An Experimental Demonstration,”, JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL., 34, NO. 7, APRIL 1, 2016

【文献】U. Wachsmann, et al., “Multilevel Codes: Theoretical Concepts and Practical Design Rules”, IEEE TRANSACTIONS ON INFORMATION THEORY, VOL. 45, NO. 5, JULY 1999

【文献】A. Bisplinghoff, et al., “Low-Power, Phase-Slip Tolerant, Multilevel Coding for M-QAM”, JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL., 35, NO. 4, FEBRUARY 15, 2017

【文献】Y. Koganei, et al., “Multilevel Coding with Spatially-Coupled Codes for beyond 400Gbps Optical Transmission”, OFC, 2018, Tu3C.2

【発明の概要】

【発明が解決しようとする課題】

【0009】

例えば６４ＱＡＭを用いる場合、ＢＩＣＭを用いたフレームでは、３つのビット列から生成された誤り訂正符号のパリティビットが最上位のみに挿入されている。他の２つのビット列はＤＭ処理対象であり、最上位のビット列の値に応じて決定されたコンスタレーションの象限内のシンボルのうち、ＤＭ処理された２つのビット列の値に応じたシンボルが割り当てられる。

【0010】

このとき、誤り訂正符号として、例えばターボ符号や低密度パリティ検査符号（LDPC: Low-Density Parity-check Code）などの軟判定符号（SD（Soft Decision）-FEC）によって、全てのビット列に対して符号化が行われる。軟判定符号は、ＢＣＨ符号やリードソロモン符号などの硬判定符号（HD（Hard Decision）-FEC）と比較すると、訂正能力が高いが、符号化及び復号化の消費電力が大きい。

【0011】

これに対し、ＭＬＣを用いて軟判定符号の符号化対象を最下位のビット列のみにした場合、ＢＩＣＭを用いたフレームの場合より消費電力が低減される。

【0012】

しかし、通常のＭＬＣの手法では、最下位のビット列には、ＤＭ処理できない誤り訂正符号のパリティビットが挿入されるため、ＢＩＣＭを用いたフレームの場合と比べると、ＰＳによるノイズ耐力低減の効果が低下するおそれがある。

【0013】

そこで本件は、ノイズ耐力を低下させずに消費電力を低減することができる符号化回路、復号化回路、符号化方法、復号化方法、伝送装置、及び光伝送システムを提供することを目的とする。

【課題を解決するための手段】

【0014】

１つの態様では、符号化回路は、多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換する変換部と、前記フレームの周期において、前記複数のビット列のうち、第２ビット列の誤りを訂正するための第１の誤り訂正符号のパリティビットを前記複数のビット列の各々に挿入する第１期間と、前記複数のビット列の各々に前記第１の誤り訂正符号のパリティビットを挿入しない第２期間を切り替える切替部と、前記切替部の切り替えに従って、前記第２期間中、前記複数のビット列のうち、前記第２ビット列から前記第１の誤り訂正符号のパリティビットを生成し、前記第１期間中、前記複数のビット列の各々に挿入する第１挿入部とを有する。

【0015】

１つの態様では、復号化回路は、多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定する第１判定部と、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された、第１ビット列以外の各ビット列の値を逆変換する逆変換部と、前記複数のビット列の各々に挿入された誤り訂正符号のパリティビットに基づいて前記第１判定部の軟判定の結果の誤りを訂正する訂正部と、前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定する第２判定部と、前記複数のビット列のうち、前記第２ビット列以外の各ビット列について、前記誤り訂正符号のパリティビットにより軟判定の結果の誤りを訂正されたビット列、及び前記第２判定部により硬判定されたビット列から、前記逆変換部に入力されるビット列を選択する選択部と、前記フレームの周期において、前記複数のビット列の各々に前記誤り訂正符号のパリティビットが挿入されている第１期間と、前記複数のビット列の各々に前記誤り訂正符号のパリティビットが挿入されていない第２期間を前記選択部に通知する通知部とを有し、前記選択部は、前記通知部の通知に従って、前記第１期間中、前記誤り訂正符号のパリティビットにより軟判定の結果の誤りを訂正されたビット列を選択し、前記第２期間中、前記第２判定部により硬判定されたビット列を選択する。

【0016】

１つの態様では、符号化方法は、多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換し、前記フレームの周期において、前記複数のビット列のうち、第２ビット列の誤りを訂正するための第１の誤り訂正符号のパリティビットを前記複数のビット列の各々に挿入する第１期間と、前記複数のビット列の各々に前記第１の誤り訂正符号のパリティビットを挿入しない第２期間を切り替え、該切り替えに従って、前記第２期間中、前記複数のビット列のうち、前記第２ビット列から前記第１の誤り訂正符号のパリティビットを生成し、前記第１期間中、前記複数のビット列の各々に挿入する方法である。

【0017】

１つの態様では、復号化方法は、多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定し、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された、第１ビット列以外の各ビット列の値を逆変換し、前記複数のビット列の各々に挿入された誤り訂正符号のパリティビットに基づいて前記軟判定の結果の誤りを訂正し、
前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定し、前記複数のビット列のうち、前記第２ビット列以外の各ビット列について、前記誤り訂正符号のパリティビットにより前記軟判定の結果の誤りを訂正されたビット列、及び前記硬判定されたビット列から、前記逆変換するビット列を選択し、前記フレームの周期において、前記複数のビット列の各々に前記誤り訂正符号のパリティビットが挿入されている第１期間と、前記複数のビット列の各々に前記誤り訂正符号のパリティビットが挿入されていない第２期間を通知し、前記逆変換するビット列の選択処理は、該通知に従って、前記第１期間中、前記誤り訂正符号のパリティビットにより前記軟判定の結果の誤りを訂正されたビット列を選択し、前記第２期間中、前記硬判定されたビット列を選択する方法である。

【発明の効果】

【0018】

１つの側面として、ノイズ耐力を低下させずに消費電力を低減することができる。

【図面の簡単な説明】

【0019】

【図1】光伝送システムの一例を示す構成図である。

【図2】トランスポンダの一例を示す構成図である。

【図3】ＢＩＣＭを用いる符号化回路の一例を示す構成図である。

【図4】ＢＩＣＭを用いる復号化回路の一例を示す構成図である。

【図5】ＰＳの処理の一例を示す図である。

【図6】シンボルマッピングの一例を示す図である。

【図7】ＸＯＲ前後のシンボル割り当ての確率分布の一例を示す図である。

【図8】ＭＬＣを用いる符号化回路の一例を示す構成図である。

【図9】ＭＬＣを用いる復号化回路の一例を示す構成図である。

【図10】シンボルマッピングの他の例を示す図である。

【図11】ＸＯＲ前後のシンボル割り当ての確率分布の一例を示す図である。

【図12】第１実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。

【図13】第１実施例の符号化回路を示す構成図である。

【図14】第１実施例の復号化回路を示す構成図である。

【図15】第２実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。

【図16】第２実施例の符号化回路を示す構成図である。

【図17】第２実施例の復号化回路を示す構成図である。

【図18】第３実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。

【図19】第３実施例の符号化回路を示す構成図である。

【図20】第３実施例の復号化回路を示す構成図である。

【図21】第４実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。

【図22】第４実施例の符号化回路を示す構成図である。

【図23】第４実施例の復号化回路を示す構成図である。

【図24】第５実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。

【図25】第５実施例の符号化回路を示す構成図である。

【図26】第５実施例の復号化回路を示す構成図である。

【図27】第６実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。

【図28】第６実施例の符号化回路を示す構成図である。

【図29】第６実施例の復号化回路を示す構成図である。

【図30】第７実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。

【図31】第７実施例の符号化回路を示す構成図である。

【図32】第７実施例の復号化回路を示す構成図である。

【図33】第８実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。

【図34】第８実施例の符号化回路を示す構成図である。

【図35】第８実施例の復号化回路を示す構成図である。

【図36】第９実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。

【図37】第９実施例の符号化回路を示す構成図である。

【図38】第９実施例の復号化回路を示す構成図である。

【図39】第１０実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。

【図40】第１０実施例の符号化回路を示す構成図である。

【図41】第１０実施例の復号化回路を示す構成図である。

【図42】比較例及び第４～第１０実施例のビット列ごとのＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティのデータ量を示す図である。

【発明を実施するための形態】

【0020】

図１は、光伝送システムの一例を示す構成図である。光伝送システムは、光ファイバなどの伝送路６０，６１を介して接続された一組の波長多重光伝送装置７ａ，７ｂを含む。波長多重光伝送装置７ａ，７ｂは、波長の異なる複数の光信号が波長多重された波長多重光信号Ｓを互いに送受信する。

【0021】

波長多重光伝送装置７ａは、複数のトランスポンダ１ａ、光合波部３０ａ、光分波部３１ａ、光アンプ５０ａ，５１ａ、及び管理部６ａを有する。また、波長多重光伝送装置７ｂは、複数のトランスポンダ１ｂ、光合波部３０ｂ、光分波部３１ｂ、光アンプ５０ｂ，５１ｂ、及び管理部６ｂを有する。

【0022】

トランスポンダ１ａ，１ｂは、それぞれ、第１及び第２伝送装置の一例であり、光信号を送受信する。光信号は、一例としてＩＴＵ－Ｔ勧告Ｇ．７０９に規定されたＯＴＵＣｎフレームの形式を有する。

【0023】

トランスポンダ１ａ，１ｂは、クライアントネットワーク側のルータなどのネットワーク（ＮＷ）機器９と接続されている。トランスポンダ１ａ，１ｂは、ネットワーク機器９との間で複数のクライアント信号を送受信する。トランスポンダ１ａ，１ｂは、ネットワーク機器９からの複数のクライアント信号を共通のフレームに収容して光合波部３０ａ，３０ｂに出力し、光分波部３１ａ，３１ｂからのフレームから複数のクライアント信号を取り出してネットワーク機器９に送信する。

【0024】

光合波部３０ａ，３０ｂは、例えば光選択スイッチや光フィルタであり、複数のトランスポンダ１ａ，１ｂから入力された光信号を波長多重光信号に波長多重して光アンプ５０ａ，５０ｂに出力する。光アンプ５０ａ，５０ｂは波長多重光信号を増幅して伝送路６０，６１に出力する。

【0025】

光アンプ５１ａ，５１ｂには伝送路６１，６０から波長多重光信号が入力される。光アンプ５１ａ，５１ｂは波長多重光信号を増幅して光分波部３１ａ，３１ｂに出力する。

【0026】

光分波部３１ａ，３１ｂは、例えば光選択スイッチや光フィルタであり、波長多重光信号を波長ごとの光信号に分離する。光信号は、光分波部３１ａ，３１ｂから複数のトランスポンダ１ａ，１ｂに入力される。

【0027】

管理部６ａ，６ｂは、例えばＣＰＵ（Central Processing Unit）などのプロセッサを備えた回路であり、波長多重光伝送装置７ａ，７ｂを制御する。管理部６ａ，６ｂは、例えば、光アンプ５０ａ，５０ｂに対してゲインを設定し、光合波部３０ａ，３０ｂに対して波長多重対象のフレームを設定する。また、管理部６ａ，６ｂは、例えば、光分波部３１ａ，３１ｂに対して分離対象の光信号を設定し、トランスポンダ１ａ，１ｂに対してフレーム内のクライアント信号の収容に関する設定を行う。

【0028】

図２は、トランスポンダ１ａ，１ｂの一例を示す構成図である。トランスポンダ１ａ，１ｂは、複数の送受信モジュール１０、フレーマチップ１１、ＤＳＰ（Digital Signal Processor）１２、アナログ－デジタル変換部（ＤＡ／ＡＤ）１３、ＡＣＯ（Analog Coherent Optics）１４、及び設定処理部１５を有する。

【0029】

送受信モジュール１０は、例えば電気コネクタを介し、フレーマチップ１１が実装された回路基板に対して着脱自在な光モジュールである。送受信モジュール１０は、ネットワーク機器９との間でクライアント信号を送受信する。クライアント信号のフレーム形式としては、例えばＳＯＮＥＴ（Synchronous Optical Network）フレームやＧｂＥ（Gigabit Ethernet（登録商標））フレームが挙げられるが、これに限定されない。

【0030】

まず、送受信モジュール１０からＡＣＯ１４に向かう上り方向の処理を説明する。

【0031】

送受信モジュール１０は、ネットワーク機器９から受信したクライアント信号を光－電気変換してフレーマチップ１１に出力する。フレーマチップ１１は、各送受信モジュール１０から入力されたクライアント信号をフレームに収容する。本例では、フレームの一例としては、ＯＴＵＣｎフレームが挙げられるが、これに限定されず、他のフレームが用いられてもよい。

【0032】

フレーマチップ１１はフレームをＤＳＰ１２に出力する。ＤＳＰ１２は、フレームの誤り訂正符号を生成し、フレームを多値変調方式で変調してアナログ－デジタル変換部１３に出力する。アナログ－デジタル変換部１３はフレームをデジタル信号からアナログ信号に変換してＡＣＯ１４に出力する。ＡＣＯ１４はフレームを電気信号から光信号に変換して光合波部３０ａ，３０ｂに出力する。

【0033】

次にＡＣＯ１４から送受信モジュール１０に向かう下り方向の処理を説明する。

【0034】

ＡＣＯ１４は、光信号を受信して電気信号に変換し、アナログ－デジタル変換部１３に出力する。なお、電気信号は上記のフレーム構造を備える。アナログ－デジタル変換部１３は、電気信号をアナログ信号からデジタル信号に変換してＤＳＰ１２に出力する。ＤＳＰ１２は、電気信号を復調処理してフレームを再生し誤り訂正して、フレーマチップ１１に出力する。なお、ＡＣＯ１４は第１及び第２変換回路の一例である。

【0035】

フレーマチップ１１は、フレームからクライアント信号を取り出して送受信モジュール１０に出力する。送受信モジュール１０は、クライアント信号を電気信号から光信号に変換してネットワーク機器９に送信する。

【0036】

また、設定処理部１５は、管理部６ａ，６ｂの指示に従って、フレーマチップ１１、ＤＳＰ１２、及びＡＣＯ１４に各種の設定を行う。

【0037】

また、ＤＳＰ１２は、上り方向のフレーム内の複数のビット列を符号化する符号化回路１２０と、下り方向のフレーム内の複数のビット列を復号化する復号化回路１２１とを有する。各ビット列はフレームのシリアルデータをパラレル変換して得られた一例のビット値である。

【0038】

（ＢＩＣＭによる符号化及び復号化）
図３は、ＢＩＣＭを用いる符号化回路１２０の一例を示す構成図である。符号化回路１２０は、ＰＳ変換部２９、ＨＤ－ＦＥＣ生成部２４、ＳＤ－ＦＥＣ生成部２５、及びシンボルマッピング部２７とを有する。ＰＳ変換部２９は、ＤＭ処理部２１ａ，２１ｂ及び排他的論理和（ＸＯＲ）演算器２３を有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。

【0039】

フレーマチップ１１から入力されたフレーム信号Ｓｉｎは、例えばシリアル－パラレル変換によりレベル－０～レベル－２の３つのビット列に分けられる。ここで、レベル－２のビット列はＭＳＢであり、レベル－０はＬＳＢである。レベル－０～レベル－２の各ビット列は個別のレーン上に伝送される。

【0040】

ＰＳ変換部２９は、レベル－０～レベル－２の各ビット列に対するシンボル割り当ての確率分布をＰＳにより形成する。ＤＭ処理部２１ａはレベル－１のビット列をＤＭ処理し、ＤＭ処理部２１ｂはレベル－０のビット列をＤＭ処理する。これにより、レベル－０，１の各ビット列のマーク率が５０（％）より大きいレート（例えば８０（％））に増加し、レベル－０，１の各ビット列の値は「０」より「１」が多くなる。

【0041】

ＸＯＲ演算器２３は、レベル－０のビット列の値をレベル－１のビット列の値とＸＯＲする。これにより、レベル－０のビット列の値は、元のレベル－０のビット列の値とレベル－１のビット列の値をＸＯＲした値となる。各ビット列はＰＳ変換部２９からＨＤ－ＦＥＣ生成部２４に出力される。

【0042】

ＨＤ－ＦＥＣ生成部２４は、レベル－０～レベル－２の各ビット列から、硬判定符号であるＨＤ－ＦＥＣパリティを生成する。ＨＤ－ＦＥＣ生成部２４は、ＨＤ－ＦＥＣパリティをレベル－２のビット列に挿入する。各ビット列はＨＤ－ＦＥＣ生成部２４からＳＤ－ＦＥＣ生成部２５に出力される。なお、ＨＤ－ＦＥＣパリティは第２の誤り訂正符号の一例である。

【0043】

ＳＤ－ＦＥＣ生成部２５は、レベル－０～レベル－２の各ビット列から、軟判定符号であるＳＤ－ＦＥＣパリティを生成する。ＳＤ－ＦＥＣ生成部２５は、ＳＤ－ＦＥＣパリティをレベル－２のビット列に挿入する。各ビット列はＳＤ－ＦＥＣ生成部２５からシンボルマッピング部２７に出力される。

【0044】

シンボルマッピング部２７は、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０～レベル－２の各ビット列の値に応じたシンボルをビット列に割り当てる。シンボルマッピング部２７は、割り当てたシンボルに応じた出力信号Ｓｏｕｔをアナログ－デジタル変換部１３に出力する。

【0045】

符号９０は、シンボルマッピング部２７に入力されるフレーム内の各ビット列の内容を示す。レベル－０，１の各ビット列には、ＤＭ処理済みのデータ＃０，＃１がそれぞれ含まれる。

【0046】

また、レベル－２のビット列には、ＤＭ処理されていないデータ＃２、ＨＤ－ＦＥＣパリティ、及びＳＤ－ＦＥＣパリティが含まれる。ＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティはフレームの周期Ｔ内の期間Ｔａに挿入され、データ＃２は、フレームの周期Ｔ内の期間Ｔｂに挿入されている。期間Ｔａ，Ｔｂは、ＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが例えばフレーム全体のデータ量の２０（％）程度となるように設定される。

【0047】

図４は、ＢＩＣＭを用いる復号化回路１２１の一例を示す構成図である。復号化回路１２１は、軟判定部４１、ＳＤ－ＦＥＣ復号部４２、ＨＤ－ＦＥＣ復号部４５、及びＰＳ逆変換部４９を有する。ＰＳ逆変換部４９は、ＸＯＲ演算器４７及びＩｎｖｅｒｓｅ－ＤＭ（ＩＤＭ）処理部４８ａ，４８ｂを含む。

【0048】

軟判定部４１は、アナログ－デジタル変換部１３から入力された入力信号Ｓｉｎ’からレベル－０～２の各ビット列の値を軟判定することにより復元する。軟判定部４１は、入力信号Ｓｉｎ’が示すシンボルからビット列の値「０」，「１」の確からしさを判定する。レベル－０～２の各ビット列は個別のレーンに伝送される。軟判定部４１は、レベル－０～２の各ビット列の値をＳＤ－ＦＥＣ復号部４２に出力する。

【0049】

ＳＤ－ＦＥＣ復号部４２は、ＳＤ－ＦＥＣパリティに基づきレベル－０～２のビット列の値を訂正する。つまり、ＳＤ－ＦＥＣ復号部４２は、ＳＤ－ＦＥＣパリティを用いて復号化を行う。ＳＤ－ＦＥＣ復号部４２は、レベル－０～２の各ビット列をＨＤ－ＦＥＣ復号部４５に出力する。

【0050】

ＨＤ－ＦＥＣ復号部４５は、ＨＤ－ＦＥＣパリティに基づきレベル－０～２の各ビット列の値を訂正する。つまり、ＨＤ－ＦＥＣ復号部４５は、ＨＤ－ＦＥＣパリティを用いて復号化を行う。ＨＤ－ＦＥＣ復号部４５はレベル－０～２の各ビット列をＰＳ逆変換部４９に出力する。

【0051】

ＰＳ逆変換部４９は、レベル－０～２の各ビット列に対しＰＳ変換部２９とは逆の変換を行う。ＸＯＲ演算器４７は、レベル－０のビット列の値をレベル－１のビット列の値とＸＯＲする。これにより、レベル－０のビット列の値は、復号化回路１２１のＸＯＲ演算器２３によりＸＯＲされる前の元のレベル－０のビット列の値となる。

【0052】

レベル－１のビット列は、ＩＤＭ処理部４８ａに入力され、レベル－０のビット列は、ＸＯＲ演算器４７からＩＤＭ処理部４８ｂに入力される。

【0053】

ＩＤＭ処理部４８ａ，４８ｂは、ＤＭ処理部２１ａ，２１ｂのＤＭ処理の逆変換処理であるＩｎｖｅｒｓｅ－ＤＭ処理をレベル－０，１のビット列に対してそれぞれ行う。これにより、レベル－０，１の各ビット列は、符号化回路１２０内のＰＳ変換部２９のＤＭ処理部２１ａ，２１ｂにより変換される前の値となる。レベル－０～２のビット列は出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。

【0054】

符号化回路１２０のＰＳ変換部２９は、６４ＱＡＭのコンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－０，１の各ビット列の値を変換する。これにより、コンスタレーションの中心に近いほど、シンボル割り当ての確率が高くなる確率分布が形成される。

【0055】

図５は、ＰＳの処理の一例を示す図である。本例では、説明の便宜上、１６ＱＡＭのコンスタレーションを挙げる。コンスタレーション内には、信号点であるシンボルＰ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３１～Ｐ３４，Ｐ４１～Ｐ４４が第１～第４象限に均等に分かれて配置されている。

【0056】

各シンボルＰ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３１～Ｐ３４，Ｐ４１～Ｐ４４を示す丸の大きさはシンボル割り当ての確率の値を示す。ＰＳ前のシンボル割り当ての確率は、各シンボルＰ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３１～Ｐ３４，Ｐ４１～Ｐ４４の間で等しい。

【0057】

ＰＳ後のシンボル割り当ての確率が、中心点Ｏに近いシンボルＰ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３１～Ｐ３４，Ｐ４１～Ｐ４４ほど高くなる。例えば、中心点Ｏからの距離が最短であるシンボルＰ２２，Ｐ２３，Ｐ３２，Ｐ３３のシンボル割り当ての確率は最大であり、中心点Ｏからの距離が最長であるシンボルＰ１１，Ｐ１４，Ｐ４１，Ｐ４４のシンボル割り当ての確率は最小となる。

【0058】

シンボル割り当ての確率分布の形成では、中心点Ｏ寄りのシンボルＰ２２，Ｐ２３，Ｐ３２，Ｐ３３のシンボル割り当ての確率が高くなるようにレベル－０，１の各ビット列の値を変換し、レベル－２のビット列の値によりシンボルＰ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３１～Ｐ３４，Ｐ４１～Ｐ４４の象限が決定される。

【0059】

図６は、シンボルマッピングの一例を示す図である。シンボルマッピング部２７は、レベル－０～２の各ビット列をグレイコードマッピングによりシンボルにマッピングする。

【0060】

シンボルマッピング部２７は、レベル－０～２の各ビット列の値をＩ値及びＱ値に割り当てる。例えばシンボルマッピング部２７は、レベル－０～２の各ビット列の同一値をＩ値及びＱ値の両方に割り当ててもよい。例えばレベル－０のビット列の値が「１」である場合、Ｉ値及びＱ値はそれぞれ「１」となる。

【0061】

また、シンボルマッピング部２７は、レベル－０～２の各ビット列の値を交互にＩ値及びＱ値に割り当ててもよい。例えばレベル－０のビット列のうち、連続する２ビット分の値が「１」，「０」である場合、Ｉ値は「１」となり、Ｑ値は「１」となる。

【0062】

レベル－２のビット列のＩ値及びＱ値は、割り当てるシンボルの象限を決定する。Ｉ値＝「０」かつＱ値＝「０」である場合、第１象限内のシンボルが割り当てられ、Ｉ値＝「１」かつＱ値＝「０」である場合、第２象限内のシンボルが割り当てられる。また、Ｉ値＝「１」かつＱ値＝「１」である場合、第３象限内のシンボルが割り当てられ、Ｉ値＝「０」かつＱ値＝「０」である場合、第４象限内のシンボルが割り当てられる。

【0063】

ＰＳ変換部２９は、中心点Ｏに近いシンボルほど、シンボル割り当ての確率が高くなるように、ＸＯＲ演算器２３によりレベル－０のビット列の値にレベル－１のビット列の値をＸＯＲする。

【0064】

図７は、ＸＯＲ前後のシンボル割り当ての確率分布の一例を示す図である。なお、図７中のレベル－０～２のビット列の値はＩ値及びＱ値の何れであってもよい。

【0065】

ＤＭ処理部２１ａ，２１ｂは、レベル－０，１の各ビット列の値を「０」より「１」が多くなるようにそれぞれ変換する。このため、レベル－０，１の各ビット列の値が両方とも「１」となる確率が高くなり（符号ｍ２参照）、ＸＯＲ前のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ１が、その外側のシンボルＰ２より低くなってしまう。

【0066】

しかし、グレイコードの配列において、レベル－０のビット列の値は、レベル－１のビット列の値とＸＯＲされることにより「０」となる確率が高くなる。このため、レベル－０，１の各ビット列の値がそれぞれ「０」及び「１」となる確率が高くなり（符号ｍ１参照）、ＸＯＲ後のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ１が、その外側のシンボルＰ２より高くなる。

【0067】

また、レベル－２のビット列の値は、ＨＤ－ＦＥＣ生成部２４及びＳＤ－ＦＥＣ生成部２５によりそれぞれ生成されたＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティである。ＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティのマーク率は５０（％）近くに維持されるため、第１～第４象限がほぼ同一の確率で選択され、全象限にわたってコンスタレーションの中心点Ｏに偏った確率分布が形成される。このため、出力信号のノイズ耐力が高まる。

【0068】

しかし、図３に示されるように、ＳＤ－ＦＥＣ生成部２５は、レベル－０～２のビット列の全体（点線枠参照）を符号化の対象領域（ＳＤ－ＦＥＣパリティの演算領域）とする。つまり、ＳＤ－ＦＥＣ生成部２５は、レベル－０～２の各ビット列からＳＤ－ＦＥＣパリティを生成する。軟判定符号は、硬判定符号と比較すると、訂正能力が高いが、符号化及び復号化の消費電力が大きい。

【0069】

（ＭＬＣによる符号化及び復号化）
図８は、ＭＬＣを用いる符号化回路１２０の一例を示す構成図である。図８において、図３と共通する構成には同一の符号を付し、その説明は省略する。

【0070】

符号化回路１２０は、ＰＳ変換部２９ｘ、ＨＤ－ＦＥＣ生成部２４ｘ、ＳＤ－ＦＥＣ生成部２５ｘ、及びシンボルマッピング部２７ｘを有する。ＰＳ変換部２９ｘは、ＤＭ処理部２１ａ，２１ｂ及びＸＯＲ演算器２３ｘを有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。

【0071】

ＰＳ変換部２９ｘは、６４ＱＡＭのコンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－０，１の各ビット列の値を変換する。ＸＯＲ演算器２３ｘは、レベル－０のビット列の値をレベル－２のビット列の値とＸＯＲする。これにより、レベル－０のビット列の値は、元のレベル－０のビット列の値とレベル－２のビット列の値をＸＯＲした値となる。各ビット列はＰＳ変換部２９ｘからＨＤ－ＦＥＣ生成部２４ｘに出力される。

【0072】

ＨＤ－ＦＥＣ生成部２４ｘは、レベル－０～レベル－２の各ビット列から、硬判定符号であるＨＤ－ＦＥＣパリティを個別に生成する。ＨＤ－ＦＥＣ生成部２４ｘは、レベル－１のビット列のＨＤ－ＦＥＣパリティをレベル－１のビット列に挿入し、レベル－２のビット列のＨＤ－ＦＥＣパリティをレベル－２のビット列に挿入する。レベル－１，２の各ビット列はＨＤ－ＦＥＣ生成部２４ｘからシンボルマッピング部２７ｘに出力される。

【0073】

また、ＨＤ－ＦＥＣ生成部２４ｘは、レベル－０のビット列のＨＤ－ＦＥＣパリティをレベル－０のビット列に挿入する。レベル－０のビット列はＨＤ－ＦＥＣ生成部２４ｘからＳＤ－ＦＥＣ生成部２５ｘに出力される。

【0074】

ＳＤ－ＦＥＣ生成部２５ｘは、レベル－０のビット列から、軟判定符号であるＳＤ－ＦＥＣパリティを生成する。ＳＤ－ＦＥＣ生成部２５ｘは、レベル－０のビット列からＨＤ－ＦＥＣパリティを削除して、ＳＤ－ＦＥＣパリティをレベル－０のビット列に挿入する。レベル－０のビット列はＳＤ－ＦＥＣ生成部２５ｘからシンボルマッピング部２７ｘに出力される。

【0075】

シンボルマッピング部２７ｘは、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０～レベル－２の各ビット列の値に応じたシンボルをビット列に割り当てる。シンボルマッピング部２７ｘは、割り当てたシンボルに応じた出力信号Ｓｏｕｔをアナログ－デジタル変換部１３に出力する。

【0076】

符号９１は、シンボルマッピング部２７ｘに入力されるフレーム内の各ビット列の内容を示す。レベル－０のビット列には、ＤＭ処理済みのデータ＃０及びＳＤ－ＦＥＣパリティが含まれる。レベル－１のビット列には、ＤＭ処理済みのデータ＃１及びＨＤ－ＦＥＣパリティが含まれ、レベル－２のビット列には、ＤＭ処理済みのデータ＃２及びＨＤ－ＦＥＣパリティが含まれる。

【0077】

図９は、ＭＬＣを用いる復号化回路１２１の一例を示す構成図である。図９において、図４と共通する構成には同一の符号を付し、その説明は省略する。

【0078】

復号化回路１２１は、軟判定部４１ｘ、ＳＤ－ＦＥＣ復号部４２ｘ、硬判定部４３、ＨＤ－ＦＥＣ復号部４５ｘ、及びＰＳ逆変換部４９ｘを有する。ＰＳ逆変換部４９ｘは、ＸＯＲ演算器４７ｘ及びＩＤＭ処理部４８ａ，４８ｂを含む。入力信号Ｓｉｎ’は軟判定部４１ｘ及び硬判定部４３にそれぞれ入力される。

【0079】

軟判定部４１ｘは、入力信号Ｓｉｎ’からレベル－０のビット列の値を軟判定することにより復元する。軟判定部４１ｘは、入力信号Ｓｉｎ’が示すシンボルからビット列の値「０」，「１」の確からしさを判定する。軟判定部４１ｘは、レベル－０のビット列の値をＳＤ－ＦＥＣ復号部４２ｘに出力する。

【0080】

ＳＤ－ＦＥＣ復号部４２ｘは、ＳＤ－ＦＥＣパリティに基づきレベル－０のビット列の値を訂正する。つまり、ＳＤ－ＦＥＣ復号部４２ｘは、ＳＤ－ＦＥＣパリティを用いて復号化を行う。ＳＤ－ＦＥＣ復号部４２ｘは、レベル－０のビット列をＨＤ－ＦＥＣ復号部４５ｘに出力する。

【0081】

また、硬判定部４３は、入力信号Ｓｉｎ’からレベル－１，２の各ビット列の値を硬判定することにより復元する。硬判定部４３は、入力信号Ｓｉｎ’が示すシンボルからビット列の値「０」，「１」を判定する。硬判定部４３は、レベル－１，２の各ビット列の値をＨＤ－ＦＥＣ復号部４５ｘに出力する。

【0082】

ＨＤ－ＦＥＣ復号部４５ｘは、ＨＤ－ＦＥＣパリティに基づきレベル－０～２の各ビット列の値を訂正する。つまり、ＨＤ－ＦＥＣ復号部４５ｘは、ＨＤ－ＦＥＣパリティを用いて復号化を行う。ＨＤ－ＦＥＣ復号部４５ｘはレベル－０～２の各ビット列をＰＳ逆変換部４９ｘに出力する。

【0083】

ＰＳ逆変換部４９ｘは、レベル－０～２の各ビット列に対しＰＳ変換部２９ｘとは逆の変換を行う。ＸＯＲ演算器４７ｘは、レベル－０のビット列の値をレベル－２のビット列の値とＸＯＲする。これにより、レベル－０のビット列の値は、復号化回路１２１のＸＯＲ演算器２３ｘによりＸＯＲされる前の元のレベル－０のビット列の値となる。

【0084】

レベル－１のビット列はＩＤＭ処理部４８ａに入力され、レベル－０のビット列はＸＯＲ演算器４７ｘからＩＤＭ処理部４８ｂに入力される。レベル－０～２のビット列は出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。

【0085】

符号化回路１２０のＰＳ変換部２９ｘは、６４ＱＡＭのコンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－０，１の各ビット列の値を変換する。これにより、コンスタレーションの中心に近いほど、シンボル割り当ての確率が高くなる確率分布が形成される。

【0086】

また、シンボルマッピング部２７ｘは、ＢＩＣＭのシンボルマッピング部２７とは異なるシンボルマッピングを行う。

【0087】

図１０は、シンボルマッピングの他の例を示す図である。図１０において、図６と共通する内容の説明は省略する。

【0088】

シンボルマッピング部２７ｘは、レベル－０～２の各ビット列をセットパーティショニング（Set-partitioning）によりシンボルにマッピングする。セットパーティショニングにおけるレベル－０，１の各ビット列の値の配列はグレイコードとは異なる。

【0089】

この配列によると、復号化回路１２１のＨＤ－ＦＥＣ復号部４５ｘが多段階復号（MSD: Multi-Stage Decoding）を行うことによりコンスタレーション内の各シンボル間のユークリッド距離をグレイコードの場合より長くすることができる。例えば、ＬＳＢであるレベル－０のビット列がＩ値＝１かつＱ値＝０として正しく復号化された場合、コンスタレーション内の実線の丸のシンボルのみが復号化対象のシンボルとして限定的に使用される。

【0090】

このため、ＳＤ－ＦＥＣをレベル－０のビット列だけに適用しているにもかかわらず、上位のレベル－１，２のビット列のエラーを低減して、誤り訂正能力の低下を抑制することができる。

【0091】

また、ＰＳ変換部２９ｘは、中心点Ｏに近いシンボルほど、シンボル割り当ての確率が高くなるように、ＸＯＲ演算器２３ｘによりレベル－０のビット列の値にレベル－２のビット列の値をＸＯＲする。

【0092】

図１１は、ＸＯＲ前後のシンボル割り当ての確率分布の一例を示す図である。なお、図１１において、図７と共通する内容の説明は省略する。

【0093】

ＤＭ処理部２１ａ，２１ｂは、レベル－０，１の各ビット列の値を「０」より「１」が多くなるようにそれぞれ変換するため、レベル－０，１の各ビット列の値が両方とも「１」となる確率が高くなる（符号ｍ３参照）。ここで、セットパーティショニングでは、レベル－０のビット列のＩ値及びＱ値の配列が中心点Ｏを挟んで非対称である。このため、中心点Ｏを挟んだ一方の側において、ＸＯＲ前のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ３が、その外側のシンボルＰ４より低くなってしまう。

【0094】

しかし、セットパーティショニングの配列において、レベル－０のビット列の値は、中心点Ｏを挟んで対称なレベル－２のビット列の値とＸＯＲされることにより「０」となる確率が高くなる。このため、レベル－０，１の各ビット列の値がそれぞれ「０」及び「１」となる確率が高くなり（符号ｍ４参照）、ＸＯＲ後のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ３が、その外側のシンボルＰ４より高くなる。

【0095】

また、レベル－２のビット列の値は、ＨＤ－ＦＥＣ生成部２４ｘにより生成されたＨＤ－ＦＥＣパリティである。ＨＤ－ＦＥＣパリティのマーク率は５０（％）近くに維持されるため、第１～第４象限がほぼ同一の確率で選択される。

【0096】

図８及び図９で示されるように、ＭＬＣを用いたフレームでは、ＳＤ－ＦＥＣパリティがレベル－０のビット列のみから生成されるため、ＢＩＣＭを用いる場合より消費電力が低減される。

【0097】

しかし、ＭＬＣを用いる場合、レベル－０のビット列のみに、ＤＭ処理できないＳＤ－ＦＥＣパリティ（符号９１１参照）が挿入されるため、ＢＩＣＭを用いる場合と比べると、ＰＳによるノイズ耐力向上の効果が低下するおそれがある。また、レベル－１のビット列には、ＤＭ処理されないＨＤ－ＦＥＣパリティ（符号９１０参照）が挿入されるため、やはりＰＳによるノイズ耐力向上の効果が低下するおそれがある。

【0098】

（第１実施例）
図１２は、第１実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。符号化回路１２０は、フレームの周期Ｔを２つの期間Ｔａ，Ｔｂに分け、一方の期間Ｔｂでは、ＭＬＣを用いてレベル－０のビット列のみからＳＤ－ＦＥＣパリティを生成し、他方の期間Ｔａでは、レベル－２，１の各ビット列にＳＤ－ＦＥＣパリティを挿入する。

【0099】

期間Ｔｂにおいて、レベル－０～２のビット列にはデータ＃０～＃２がそれぞれ含まれる。最上位のレベル－２のデータ＃２は、シンボルマッピングにおいてコンスタレーションの象限の決定に用いられるため、ＤＭ処理されていない（「ＤＭ処理無し」参照）。また、レベル－１，０の各データ＃１，＃０は、ＰＳによるシンボルマッピングのためにＤＭ処理されている（「ＤＭ処理有り」参照）。

【0100】

期間Ｔｂにおいて、符号化回路１２０は、最下位のレベル－０のビット列内のデータ＃０のみからＳＤ－ＦＥＣパリティを生成し、セットパーティショニングによるシンボルマッピングを行う。

【0101】

また、期間Ｔａにおいて、レベル－０のビット列には、ＤＭ処理されたデータ＃０が含まれ、レベル－１，２の各ビット列にはＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。ＨＤ－ＦＥＣパリティは、期間Ｔｂにおいて、レベル－０～２の各ビット列内のデータ＃０～＃２から生成され、期間Ｔａにおいて、レベル－０のビット列内のデータ＃０から生成される。なお、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティの配置の形態に限定はない。

【0102】

期間Ｔａにおいて、符号化回路１２０は、最下位のレベル－０のビット列内のデータ＃０、及び他のレベル－１，２のビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成し、グレイコードによるシンボルマッピングを行う。なお、レベル－２のビット列は第１ビット列の一例であり、レベル－０のビット列は第２ビット列の一例である。

【0103】

上記のフレームフォーマットによると、符号Ｘで示されるように、期間Ｔａではレベル－０～２の各ビット列がＳＤ－ＦＥＣパリティの演算領域となり、期間Ｔｂではレベル－０のビット列のみがＳＤ－ＦＥＣパリティの演算領域となる。このため、ＳＤ－ＦＥＣパリティの演算領域は、図３に示されたＢＩＣＭのフレームフォーマットの場合より狭くなることで消費電力が低減される。

【0104】

また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、レベル－０のビット列には挿入されておらず、レベル－１，２の２つのビット列にわたって挿入されている。このため、ＳＤ－ＦＥＣパリティのデータ量が一定である場合、１つのビット列だけにＳＤ－ＦＥＣパリティが挿入されたときより期間Ｔａを短縮することが可能である。

【0105】

このため、符号化回路１２０及び復号化回路１２１は、上記のフレームフォーマットに基づき符号化処理及び復号化処理をそれぞれ行うことにより、ノイズ耐力を低下させずに消費電力を低減することができる。以下に符号化回路１２０及び復号化回路１２１の各構成を説明する。

【0106】

図１３は、第１実施例の符号化回路１２０を示す構成図である。図１３において、図３と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図１２及び図１３を参照して説明する。

【0107】

符号化回路１２０は、動作制御部２０、ＰＳ変換部２９ｙ、ＨＤ－ＦＥＣ生成部２４ｙ、ＳＤ－ＦＥＣ生成部２５ｙ、シンボルマッピング部２７ｙ、及びセレクタ（ＳＥＬ）２６ａ，２６ｂを有する。ＰＳ変換部２９ｙは、ＤＭ処理部２１ａ，２１ｂ、セレクタ（ＳＥＬ）２２、及びＸＯＲ演算器２３ｙを有する。なお、本例では多値変調方式として６４ＱＡＭを挙げる。

【0108】

動作制御部２０は、切替部の一例であり、フレームの周期Ｔにおいて、ＳＤ－ＦＥＣパリティをビット列に挿入する期間Ｔａと、ビット列にＳＤ－ＦＥＣパリティを挿入しない期間Ｔｂを切り替える。例えば動作制御部２０は、期間Ｔａ及び期間Ｔｂに応じて、シンボルマッピング部２７ｙ及びセレクタ２２，２６ａ，２６ｂを制御する。なお、期間Ｔａは第１期間の一例であり、期間Ｔｂは第２期間の一例である。

【0109】

符号化回路１２０は、フレームの周期Ｔ内の期間Ｔａ，ＴｂごとにＳＤ－ＦＥＣパリティの演算領域のビット列と、シンボルマッピング部２７ｙのシンボルマッピングとを切り替える。このため、動作制御部２０は、例えば設定処理部１５から入力されたフレーム同期情報に従って、セレクタ２２，２６ａ，２６ｂの入力元（つまり入力信号）を切り替え、シンボルマッピング部２７ｙのシンボルマッピングをグレイコードまたはセットパーティショニングに切り替える。

【0110】

図１３において、四角で囲った「Ｈ」はＨＤ－ＦＥＣパリティ（ＨＤパリティ）の出力と入力の接続関係を示し、四角で囲った「Ｓ」はＳＤ－ＦＥＣパリティ（ＳＤパリティ）の出力と入力の接続関係を示す。例えば、ＳＤ－ＦＥＣ生成部２５ｙが出力したＳＤ－ＦＥＣパリティはセレクタ２６ａ，２６ｂに入力される。

【0111】

また、セレクタ２２，２６ａ，２６ｂの入力信号に付された符号（Ｔａ，Ｔｂ）は、その入力信号が選択される期間Ｔａ，Ｔｂを示す。例えば、セレクタ２６ａは、入力信号として、期間ＴａではＨＤ－ＦＥＣパリティを選択し、期間ＴｂではＳＤ－ＦＥＣパリティを選択する。なお、上記の表記は、図１３以降の図面にも同様に用いられる。

【0112】

レベル－０～２の各ビット列はＰＳ変換部２９ｙに入力される。ＰＳ変換部２９ｙは、変換部の一例であり、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－２のビット列以外のレベル－０，１の各ビット列の値を変換する。レベル－２のビット列とＤＭ処理済みのレベル－１のビット列はセレクタ２２及びＨＤ－ＦＥＣ生成部２４ｙに入力される。また、レベル－２のビット列及びＤＭ処理済みのレベル－０のビット列はＸＯＲ演算器２３ｙ及びセレクタ２２に入力される。

【0113】

ＸＯＲ演算器２３ｙは、ＤＭ処理部２１ｂから出力されたレベル－０のビット列とレベル－２のビット列のＸＯＲの演算を行う。ＸＯＲ後のレベル－０のビット列はセレクタ２２に入力される。

【0114】

セレクタ２２は、ＨＤ－ＦＥＣ生成部２４ｙに出力するビット列を、ＸＯＲ後のレベル－０のビット列及びＸＯＲされていないレベル－０のビット列から選択する。セレクタ２２は、期間ＴａにおいてＸＯＲされていないレベル－０のビット列を選択する。期間Ｔａではグレイコードによるシンボルマッピングが行われるが、レベル－１のビット列にはＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されるため、図３の符号化回路１２０とは異なり、レベル－０のビット列とレベル－１のビット列のＸＯＲの演算が不要である。

【0115】

また、期間Ｔｂではセットパーティショニングによるシンボルマッピングが行われるため、図８の符号化回路１２０と同様に、レベル－０のビット列とレベル－１のビット列のＸＯＲの演算が行われる。

【0116】

ＨＤ－ＦＥＣ生成部２４ｙは、第２挿入部の一例であり、レベル－０～２の各ビット列の誤りを訂正するためのＨＤ－ＦＥＣパリティをレベル－０～２の各ビット列から生成して、動作制御部２０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔａ中、レベル－１，２の各ビット列に挿入する。なお、ＨＤ－ＦＥＣパリティは第２の誤り訂正符号の一例である。

【0117】

ＨＤ－ＦＥＣ生成部２４ｙは、レベル－０～２の各ビット列のデータ＃０～＃２からＨＤ－ＦＥＣパリティを算出してＳＤ－ＦＥＣ生成部２５ｙ及びセレクタ２６ａ，２６ｂにそれぞれ出力する。また、ＨＤ－ＦＥＣ生成部２４ｙは、入力されたレベル－１，２の各ビット列をそのままセレクタ２６ａ，２６ｂにそれぞれ出力し、入力されたレベル－０のビット列をそのままＳＤ－ＦＥＣ生成部２５ｙに出力する。

【0118】

ＳＤ－ＦＥＣ生成部２５ｙは、第１挿入部の一例であり、動作制御部２０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－１，２のビット列に挿入する。ＳＤ－ＦＥＣパリティは第１の誤り訂正符号の一例である。

【0119】

ＳＤ－ＦＥＣ生成部２５ｙは、期間Ｔａではレベル－０のビット列内のデータ＃０、及びレベル－１，２のビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成する。つまり、ＳＤ－ＦＥＣパリティは、期間Ｔａ内のレベル－０～２の各ビット列から算出される。また、ＳＤ－ＦＥＣ生成部２５ｙは、期間Ｔｂではレベル－０のビット列内のデータ＃０からＳＤ－ＦＥＣパリティを生成する。

【0120】

ＳＤ－ＦＥＣ生成部２５ｙは、ＳＤ－ＦＥＣパリティをセレクタ２６ａ，２６ｂに出力する。また、ＳＤ－ＦＥＣ生成部２５ｙは、入力されたレベル－０のビット列をそのままシンボルマッピング部２７ｙに出力する。

【0121】

セレクタ２６ａは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部２７ｙに出力し、期間Ｔｂにおいて、レベル－２のビット列内のデータ＃２を入力信号として選択してシンボルマッピング部２７ｙに出力する。セレクタ２６ｂは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部２７ｙに出力し、期間Ｔｂにおいて、レベル－１のビット列内のデータ＃１を入力信号として選択してシンボルマッピング部２７ｙに出力する。

【0122】

このため、動作制御部２０の期間Ｔａ，Ｔｂの切り替えに従って、シンボルマッピング部２７ｙには、期間Ｔｂ中、レベル－０～２の各ビット列内のデータ＃０～＃２が入力され、期間Ｔａ中、レベル－１，２の各ビット列内のＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティとレベル－０のビット列内のデータ＃０が入力される。このようにして上記のフレームフォーマットが形成される。

【0123】

シンボルマッピング部２７ｙは、割当部の一例であり、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０～２の各ビット列の値に応じたシンボルをレベル－０～２のビット列に割り当てる。シンボルマッピング部２７ｙは、シンボルマッピングを、フレームの周期Ｔ内の期間Ｔａ，Ｔｂに応じてセットパーティショニングまたはグレイコードによる方式（図６及び図１０参照）に切り替える。なお、シンボルマッピングのデータは、例えばシンボルマッピング部２７ｙ内のメモリなどに格納されている。

【0124】

このように、動作制御部２０は、フレームの周期Ｔにおいて、ＳＤ－ＦＥＣパリティをビット列に挿入する期間Ｔａと、ビット列にＳＤ－ＦＥＣパリティを挿入しない期間Ｔｂを切り替える。ＳＤ－ＦＥＣ生成部２５ｙは、動作制御部２０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔａ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－０のビット列以外のレベル－１，２の各ビット列に挿入する。

【0125】

このため、期間Ｔａではレベル－０～２の各ビット列がＳＤ－ＦＥＣパリティの演算領域となり、期間Ｔｂではレベル－０のビット列のみがＳＤ－ＦＥＣパリティの演算領域となる。したがって、ＳＤ－ＦＥＣパリティの演算領域は、図３に示されたＢＩＣＭのフレームフォーマットの場合より狭くなることで消費電力が低減される。

【0126】

【0127】

よって、符号化回路１２０は、ノイズ耐力を低下させずに消費電力を低減することができる。

【0128】

図１４は、第１実施例の復号化回路１２１を示す構成図である。図１４において、図４と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図１２及び図１４を参照して説明する。

【0129】

復号化回路１２１は、動作制御部４０、軟判定部４１ｙ、ＳＤ－ＦＥＣ復号部４２ｙ、硬判定部４３ｙ、セレクタ４４ａ，４４ｂ、ＨＤ－ＦＥＣ復号部４５ｙ、及びＰＳ逆変換部４９ｙを有する。ＰＳ逆変換部４９ｙは、セレクタ４６、ＸＯＲ演算器４７ｙ、及びＩＤＭ処理部４８ａ，４８ｂを含む。

【0130】

動作制御部４０は、通知部の一例であり、例えばフレームの同期情報に従って、ビット列にＳＤ－ＦＥＣパリティが挿入されている期間Ｔａと、ビット列にＳＤ－ＦＥＣパリティが挿入されていない期間Ｔｂをセレクタ４４ａ，４４ｂ，４６、軟判定部４１ｙ、及び硬判定部４３ｙに通知する。セレクタ４４ａ，４４ｂ，４６は、期間Ｔａ，Ｔｂの通知に従って入力信号を選択する。軟判定部４１ｙ及び硬判定部４３ｙは、期間Ｔａ，Ｔｂの通知に従ってシンボルデマッピングを、セットパーティショニングまたはグレイコードによる方法に切り替える。

【0131】

入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部４１ｙ及び硬判定部４３ｙに分かれて入力される。

【0132】

軟判定部４１ｙは、第１判定部の一例であり、６４ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－０～２のビット列の各値をシンボルに基づき軟判定する。軟判定部４１ｙは、軟判定の結果に基づき、期間Ｔａ内のレベル－１，２の各ビット列からＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部４２ｙに出力する。また、軟判定部４１ｙは、軟判定の結果に基づきレベル－０のビット列内のデータ＃０をＳＤ－ＦＥＣ復号部４２ｙに出力する。

【0133】

ＳＤ－ＦＥＣ復号部４２ｙは、訂正部の一例であり、フレームの周期Ｔ内の期間Ｔａ中、レベル－１，２のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部４１ｙの判定の結果の誤りを訂正する。つまり、ＳＤ－ＦＥＣ復号部４２ｙは、ＳＤ－ＦＥＣパリティに基づきレベル－０～２の各ビット列を復号化する。

【0134】

レベル－０のビット列はＳＤ－ＦＥＣ復号部４２ｙから硬判定部４３ｙ及びＨＤ－ＦＥＣ復号部４５ｙに入力される。ＨＤ－ＦＥＣパリティはＳＤ－ＦＥＣ復号部４２ｙからセレクタ４４ａ，４４ｂに入力される。

【0135】

また、硬判定部４３ｙは、第２判定部の一例であり、６４ＱＡＭのコンスタレーション内のシンボルが割り当てられたレベル－０～２のビット列のうち、レベル－０のビット列以外のレベル－１，２の各ビットの値をシンボルに基づき硬判定する。例えば硬判定部４３ｙは、期間ＴｂにおいてＳＤ－ＦＥＣ復号部４２ｙから入力されたレベル－０のビット列を硬判定に用いる。つまり、硬判定部４３ｙは期間Ｔｂ中にレベル－０のビット列内のデータ＃０を入力信号として取得する。レベル－２のビット列は硬判定部４３ｙからセレクタ４４ａに入力され、レベル－１のビット列は硬判定部４３ｙからセレクタ４４ｂに入力される。

【0136】

セレクタ４４ａは、ＨＤ－ＦＥＣ復号部４５ｙに出力する出力信号を、ＨＤ－ＦＥＣパリティとレベル－２のビット列（データ＃２）から選択する。セレクタ４４ａは、期間ＴａにおいてＨＤ－ＦＥＣパリティを選択し、期間Ｔｂにおいてレベル－２のビット列を選択する。

【0137】

セレクタ４４ｂは、ＨＤ－ＦＥＣ復号部４５に出力する出力信号を、ＨＤ－ＦＥＣパリティとレベル－１のビット列内のデータ＃１から選択する。セレクタ４４ｂは、期間ＴａにおいてＨＤ－ＦＥＣパリティを選択し、期間Ｔｂにおいてレベル－１のビット列を選択する。

【0138】

ＨＤ－ＦＥＣ復号部４５ｙは、レベル－０～２の各ビット列の値をＨＤ－ＦＥＣパリティにより誤り訂正する。つまり、ＨＤ－ＦＥＣ復号部４５ｙは、ＨＤ－ＦＥＣパリティに基づきレベル－０～２の各ビット列を復号化する。

【0139】

ＨＤ－ＦＥＣ復号部４５ｙは、期間Ｔｂにおいてレベル－０～２の各ビット列のデータ＃０～＃２を復号化し、期間Ｔａにおいてレベル－０のビット列のデータ＃０を復号化する。このとき、ＨＤ－ＦＥＣ復号部４５ｙは、多段階復号を行うことにより誤り訂正能力を維持する。ＨＤ－ＦＥＣ復号部４５ｙは、レベル－０～２の各ビット列をＰＳ逆変換部４９ｙに出力する。

【0140】

ＰＳ逆変換部４９ｙは、逆変換部の一例であり、ＤＭ処理により変換された、レベル－２のビット列以外のレベル－０，１の各ビット列の値を逆変換する。レベル－２のビット列はＸＯＲ演算器４７ｙに入力され、レベル－１のビット列はＩＤＭ処理部４８ａに入力される。また、レベル－０のビット列はＸＯＲ演算器４７ｙ及びセレクタ４６に入力される。

【0141】

ＸＯＲ演算器４７ｙは、レベル－２のビット列をレベル－０のビット列にＸＯＲ演算する。ＸＯＲ後のレベル－０のビット列はセレクタ４６に入力される。

【0142】

セレクタ４６は、ＩＤＭ処理部４８ｂに出力するビット列をＸＯＲ後のレベル－０のビット列及びＸＯＲ前のレベル－０のビット列から選択する。セレクタ４６は、期間ＴｂにおいてＸＯＲ後のレベル－０のビット列を選択し、期間ＴａにおいてＸＯＲ前のレベル－０のビット列を選択する。このため、符号化回路１２０のＸＯＲ演算器２３ｙによりＸＯＲされたレベル－０のビット列の値がＸＯＲ前の値に戻る。選択されたレベル－０のビット列はセレクタ４６からＩＤＭ処理部４８ｂに入力される。

【0143】

レベル－２のビット列、及びＩＤＭ処理部４８ａ，４８ｂによりＩｎｖｅｒｓｅ－ＤＭ処理されたレベル－０，１の各ビット列は、例えばパラレル－シリアル変換により出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。

【0144】

このように、軟判定部４１ｙは、６４ＱＡＭのコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内のレベル－０～２のビット列の各値をシンボルの１つに基づき軟判定する。ＳＤ－ＦＥＣ復号部４２ｙは、レベル－１，２のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部４１ｙの軟判定の結果の誤りを訂正する。

【0145】

硬判定部４３ｙは、複数のビット列のうち、レベル－１，２の各ビット列の値を割り当てられたシンボルに基づき硬判定する。ＰＳ逆変換部４９ｙは、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換されたレベル－０，１の各ビット列の値を逆変換する。

【0146】

セレクタ４４ａ，４４ｂは、レベル－０のビット列以外のレベル－１，２の各ビット列について、ＳＤ－ＦＥＣパリティにより軟判定の結果の誤りを訂正されたビット列（つまり、ＳＤ－ＦＥＣ復号部４２ｙから出力されたＨＤ－ＦＥＣパリティ）、及び硬判定部４３ｙにより硬判定されたレベル－１，２の各ビット列から、ＰＳ逆変換部４９ｙに入力されるビット列を選択する。なお、セレクタ４４ａ，４４ｂは選択部の一例である。

【0147】

動作制御部４０は、レベル－１，２のビット列にＳＤ－ＦＥＣパリティが挿入されている期間Ｔａと、レベル－１，２のビット列にＳＤ－ＦＥＣパリティが挿入されていない期間Ｔｂをセレクタ４４ａ，４４ｂに通知する。セレクタ４４ａ，４４ｂは、動作制御部４０の通知に従って、期間Ｔａ中、ＳＤ－ＦＥＣパリティにより軟判定の結果の誤りを訂正されたビット列を選択し、期間Ｔｂ中、硬判定部４３ｙにより硬判定されたビット列を選択する。

【0148】

このため、ＰＳ逆変換部４９ｙにより逆変換されるレベル－０～２の各ビット列において、ＳＤ－ＦＥＣパリティの復号化対象の範囲が、フレームフォーマットに基づき期間Ｔａ，Ｔｂに応じて変化する。したがって、復号化回路１２１は、第１実施例の符号化回路１２０に対応して各ビット列の復号化を行うことができ、ノイズ耐力を低下させずに消費電力を低減することができる。

【0149】

（第２実施例）
図１５は、第２実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例のフレームフォーマットは、第１実施例と比べると期間Ｔａ内の構成が異なる。期間Ｔａにおいて、レベル－０のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－２のビット列にもＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれる。なお、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティの配置の形態に限定はない。

【0150】

また、期間Ｔａにおいて、レベル－１のビット列にはデータ＃１が含まれる。ＳＤ－ＦＥＣパリティは、期間Ｔａにおいてレベル－１のビット列内のデータ＃１及びレベル－０，２のビット列内のＨＤ－ＦＥＣパリティから生成され、期間Ｔｂにおいてレベル－０のビット列内のデータ＃０から生成される。

【0151】

【0152】

また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、レベル－１のビット列には挿入されておらず、レベル－０，２の２つのビット列にわたって挿入されている。このため、ＳＤ－ＦＥＣパリティのデータ量が一定である場合、１つのビット列だけにＳＤ－ＦＥＣパリティが挿入されたときより期間Ｔａを短縮することが可能である。

【0153】

このため、符号化回路１２０及び復号化回路１２１は、上記のフレームフォーマットに基づき符号化処理及び復号化処理をそれぞれ行うことにより、ノイズ耐力を低下させずに消費電力を低減することができる。さらに、期間Ｔａにおいて、レベル－０のビット列の上位側のレベル－１のビット列には、ＳＤ－ＦＥＣパリティが挿入されず、ＤＭ処理対象のデータ＃１が含まれている。プロバブリスティックシェーピングは上位側のビット列ほど、その効果が大きいため、本例のフレームフォーマットによると、ノイズ耐力を第１実施例の場合より向上させることができる。なお、レベル－１のビット列は第３ビット列の一例である。

【0154】

以下に符号化回路１２０及び復号化回路１２１の各構成を説明する。

【0155】

図１６は、第２実施例の符号化回路１２０を示す構成図である。図１６において、図１３と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図１５及び図１６を参照して第１実施例の符号化回路１２０との差分について説明する。

【0156】

符号化回路１２０は、動作制御部２０ａ、ＰＳ変換部２９ｙ、ＨＤ－ＦＥＣ生成部２４ｙ、ＳＤ－ＦＥＣ生成部２５ｚ、シンボルマッピング部２７ｙ、及びセレクタ２６ａ，２６ｃを有する。ＰＳ変換部２９ｙは、ＤＭ処理部２１ａ，２１ｂ、セレクタ２２、及びＸＯＲ演算器２３ｙを有する。なお、本例では多値変調方式として６４ＱＡＭを挙げる。

【0157】

動作制御部２０ａは、切替部の一例であり、フレームの周期Ｔにおいて、ＳＤ－ＦＥＣパリティをビット列に挿入する期間Ｔａと、ビット列にＳＤ－ＦＥＣパリティを挿入しない期間Ｔｂを切り替える。例えば動作制御部２０ａは、期間Ｔａ及び期間Ｔｂに応じて、シンボルマッピング部２７ｙ、ＳＤ－ＦＥＣ生成部２５ｚ、及びセレクタ２２，２６ａ，２６ｃを制御する。

【0158】

ＨＤ－ＦＥＣ生成部２４ｙは、入力されたレベル－２の各ビット列をそのままセレクタ２６ａに出力し、入力されたレベル－１のビット列をそのままシンボルマッピング部２７ｙ及びＳＤ－ＦＥＣ生成部２５ｚに出力する。また、ＨＤ－ＦＥＣ生成部２４ｙは、入力されたレベル－０のビット列をそのままＳＤ－ＦＥＣ生成部２５ｚに出力する。

【0159】

ＳＤ－ＦＥＣ生成部２５ｚは、第１挿入部の一例であり、動作制御部２０ａの期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－０，２のビット列に挿入する。ここで、ＳＤ－ＦＥＣ生成部２５ｚは、期間Ｔａ中、レベル－１のビット列内のデータ＃１及びレベル－０，２のビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成する。つまり、ＳＤ－ＦＥＣパリティは、期間Ｔａ内のレベル－０～２の各ビット列から算出される。

【0160】

ＳＤ－ＦＥＣ生成部２５ｚは、ＳＤ－ＦＥＣパリティをセレクタ２６ａ，２６ｃに出力する。また、ＳＤ－ＦＥＣ生成部２５ｚは、入力されたレベル－０のビット列をそのままシンボルマッピング部２７ｙに出力する。

【0161】

セレクタ２６ａは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部２７ｙに出力し、期間Ｔｂにおいて、レベル－２のビット列内のデータ＃２を入力信号として選択してシンボルマッピング部２７ｙに出力する。

【0162】

セレクタ２６ｃは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部２７ｙに出力し、期間Ｔｂにおいて、レベル－０のビット列内のデータ＃０を入力信号として選択してシンボルマッピング部２７ｙに出力する。

【0163】

このため、動作制御部２０ａの期間Ｔａ，Ｔｂの切り替えに従って、シンボルマッピング部２７ｙには、期間Ｔｂ中、レベル－０～２の各ビット列内のデータ＃０～＃２が入力され、期間Ｔａ中、レベル－０，２の各ビット列内のＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティとレベル－１のビット列内のデータ＃０が入力される。このようにして上記のフレームフォーマットが形成される。

【0164】

このように、ＳＤ－ＦＥＣ生成部２５ｚは、最下位のレベル－０のビット列より上位側のレベル－１のビット列以外の２以上のビット列、つまりレベル－０，２の各ビット列にＳＤ－ＦＥＣパリティを挿入する。

【0165】

このため、期間Ｔａにおいて、レベル－０のビット列の上位側のレベル－１のビット列には、ＳＤ－ＦＥＣパリティが挿入されず、ＤＭ処理対象のデータ＃１が含まれる。プロバブリスティックシェーピングは上位側のビット列ほど、その効果が大きいため、本例の構成によると、ノイズ耐力を第１実施例より向上させることができる。

【0166】

図１７は、第２実施例の復号化回路１２１を示す構成図である。図１７において、図１４と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図１５及び図１７を参照して第１実施例の復号化回路１２１との差分を説明する。

【0167】

なお、図１７において、四角で囲った「Ｌ１」はレベル－１のビット列のデータ＃１の出力と入力の接続関係を示す。この表記は、図１７以降の図面においても同様に用いられる。

【0168】

復号化回路１２１は、動作制御部４０、軟判定部４１ｚ、ＳＤ－ＦＥＣ復号部４２ｚ、硬判定部４３ｙ、セレクタ４４ａ～４４ｃ、ＨＤ－ＦＥＣ復号部４５ｙ、及びＰＳ逆変換部４９ｙを有する。ＰＳ逆変換部４９ｙは、セレクタ４６、ＸＯＲ演算器４７ｙ、及びＩＤＭ処理部４８ａ，４８ｂを含む。

【0169】

入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部４１ｚ及び硬判定部４３ｙに分かれて入力される。

【0170】

軟判定部４１ｚは、第１判定部の一例であり、６４ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－０～２のビット列の各値をシンボルに基づき軟判定する。軟判定部４１ｚは、軟判定の結果に基づき、レベル－０，２の各ビット列からＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部４２ｚに出力する。また、軟判定部４１ｚは、軟判定の結果に基づきレベル－０，１の各ビット列内のデータ＃０，＃１をＳＤ－ＦＥＣ復号部４２ｚに出力する。

【0171】

ＳＤ－ＦＥＣ復号部４２ｚは、訂正部の一例であり、フレームの周期Ｔ内の期間Ｔａ中、レベル－０，２のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部４１ｚの判定の結果の誤りを訂正する。つまり、ＳＤ－ＦＥＣ復号部４２ｚは、ＳＤ－ＦＥＣパリティに基づきレベル－０～２の各ビット列を復号化する。

【0172】

ＳＤ－ＦＥＣ復号部４２ｚは、期間Ｔａ中、レベル－１のビット列をセレクタ４４ｂに出力する。また、ＳＤ－ＦＥＣ復号部４２ｚは、ＨＤ－ＦＥＣパリティをセレクタ４４ａ，４４ｃに出力し、レベル－０のビット列をセレクタ４４ｃに出力する。

【0173】

セレクタ４４ｂは、ＨＤ－ＦＥＣ復号部４５ｙに出力する出力信号を、軟判定されたレベル－１のビット列内のデータ＃１と硬判定されたレベル－１のビット列内のデータ＃１から選択する。セレクタ４４ｂは、期間Ｔｂでは、硬判定されたレベル－１のビット列を選択し、期間Ｔａでは、軟判定されたレベル－１のビット列を選択する。

【0174】

セレクタ４４ｃは、ＨＤ－ＦＥＣ復号部４５ｙに出力する出力信号を、ＨＤ－ＦＥＣパリティとレベル－０のビット列内のデータ＃０から選択する。セレクタ４４ｃは、期間ＴａにおいてＨＤ－ＦＥＣパリティを選択し、期間Ｔｂにおいてレベル－０のビット列を選択する。

【0175】

ＨＤ－ＦＥＣ復号部４５ｙは、期間Ｔｂにおいてレベル－０～２の各ビット列のデータ＃０～＃２を復号化し、期間Ｔａにおいてレベル－１のビット列のデータ＃１を復号化する。

【0176】

上述したように、ＳＤ－ＦＥＣ復号部４２ｚは、レベル－０，２の各ビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部４１ｚの軟判定の結果の誤りを訂正する。セレクタ４４ａ，４４ｂは、レベル－０のビット列以外の各ビット列について、ＳＤ－ＦＥＣパリティにより軟判定の結果の誤りを訂正されたビット列、及び硬判定部４３ｙにより硬判定されたビット列から、ＰＳ逆変換部４９ｙに入力されるビット列を選択する。

【0177】

セレクタ４４ａ，４４ｂは、動作制御部４０の通知に従って、期間Ｔａ中、ＳＤ－ＦＥＣパリティにより軟判定の結果の誤りを訂正されたビット列を選択し、期間Ｔｂ中、硬判定部４３ｙにより硬判定されたビット列を選択する。

【0178】

このため、ＰＳ逆変換部４９ｙにより逆変換されるレベル－０～２の各ビット列において、ＳＤ－ＦＥＣパリティの復号化対象の範囲が、フレームフォーマットに基づき期間Ｔａ，Ｔｂに応じて変化する。したがって、復号化回路１２１は、第２実施例の符号化回路１２０に対応して各ビット列の復号化を行うことができ、ノイズ耐力を低下させずに消費電力を低減することができる。

【0179】

（第３実施例）
図１８は、第３実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例のフレームフォーマットは、第１実施例と比べると期間Ｔａの構成が異なる。期間Ｔａにおいて、レベル－０～２の各ビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれる。なお、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティの配置の形態に限定はない。

【0180】

ＳＤ－ＦＥＣパリティは、期間Ｔａにおいてレベル－０～２のビット列内のＨＤ－ＦＥＣパリティから生成され、期間Ｔｂにおいてレベル－０のビット列内のデータ＃０から生成される。

【0181】

【0182】

また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、レベル－０～２の３つのビット列にわたって挿入されている。このため、ＳＤ－ＦＥＣパリティのデータ量が一定である場合、１つのビット列だけにＳＤ－ＦＥＣパリティが挿入されたときより期間Ｔａを短縮することが可能である。さらにＳＤ－ＦＥＣパリティが３列に分かれるため、第１及び第２実施例の場合より期間Ｔａが短縮されるので、レベル－０，１の各ビット列内のＤＭ処理対象のデータ＃０，１の領域を増加させることができる。

【0183】

【0184】

図１９は、第２実施例の符号化回路１２０を示す構成図である。図１９において、図１３及び図１６と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図１８及び図１９を参照して第１実施例の符号化回路１２０との差分について説明する。

【0185】

符号化回路１２０は、動作制御部２０、ＰＳ変換部２９ｙ、ＨＤ－ＦＥＣ生成部２４ｙ、ＳＤ－ＦＥＣ生成部２５ｙ、シンボルマッピング部２７ｙ、及びセレクタ２６ａ～２６ｃを有する。ＰＳ変換部２９ｙは、ＤＭ処理部２１ａ，２１ｂ及びＸＯＲ演算器２３ｙを有する。なお、本例では多値変調方式として６４ＱＡＭを挙げる。

【0186】

ＰＳ変換部２９ｙはセレクタ２２を有していない。このため、ＰＳ変換部２９ｙは、期間Ｔａ，Ｔｂの何れにおいても、レベル－２のビット列とＸＯＲされたレベル－０のビット列をＨＤ－ＦＥＣ生成部２４ｙに出力する。これは、期間Ｔａにおいて各レベル－０～２のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが挿入されることから、ＸＯＲ演算を実行するか否かを切り替える必要がないためである。

【0187】

セレクタ２６ａ～２６ｃは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部２７ｙに出力し、期間Ｔｂにおいて、レベル－０～２のビット列内のデータ＃０～＃２を入力信号としてそれぞれ選択してシンボルマッピング部２７ｙに出力する。このため、期間Ｔａにおいて、レベル－０～２のビット列にはＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入される。

【0188】

このようにして、ＳＤ－ＦＥＣ生成部２５ｙは、期間Ｔａ中、レベル－０～２の各ビット列にＳＤ－ＦＥＣパリティを挿入する。ＳＤ－ＦＥＣパリティは、レベル－０～２の３つのビット列にわたって挿入されるため、ＳＤ－ＦＥＣパリティのデータ量が一定である場合、１つのビット列だけにＳＤ－ＦＥＣパリティが挿入されたときより期間Ｔａを短縮することが可能である。

【0189】

したがって、上記の構成によると、レベル－０，１の各ビット列内のＤＭ処理対象のデータ＃０，１の領域を増加させて、ノイズ耐力を第１及び第２実施例より向上させることができる。

【0190】

図２０は、第２実施例の復号化回路１２１を示す構成図である。図２０において、図１４と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図１８及び図２０を参照して説明する。

【0191】

復号化回路１２１は、動作制御部４０、軟判定部４１ｙ、ＳＤ－ＦＥＣ復号部４２ｙ、硬判定部４３ｙ、セレクタ４４ａ～４４ｃ、ＨＤ－ＦＥＣ復号部４５ｙ、及びＰＳ逆変換部４９ｙを有する。ＰＳ逆変換部４９ｙは、ＸＯＲ演算器４７ｙ及びＩＤＭ処理部４８ａ，４８ｂを含む。以下に第１実施例の復号化回路１２１との差分を述べる。

【0192】

セレクタ４４ａ～４４ｃは、ＨＤ－ＦＥＣ復号部４５ｙに出力する出力信号を、ＨＤ－ＦＥＣパリティとレベル－０～２のビット列内のデータ＃０～＃２からそれぞれ選択する。セレクタ４４ａ～４４ｃは、期間ＴａにおいてＨＤ－ＦＥＣパリティを選択し、期間Ｔｂにおいてレベル－０～２のビット列内のデータ＃０～＃２をそれぞれ選択する。

【0193】

レベル－０～２の各ビット列は、ＨＤ－ＦＥＣ復号部４５ｙにより復号化されてＰＳ逆変換部４９ｙに出力される。

【0194】

ＰＳ逆変換部４９ｙはセレクタ４６を有していない。このため、ＰＳ逆変換部４９ｙでは、期間Ｔａ，Ｔｂの何れにおいても、レベル－２のビット列とＸＯＲされたレベル－０のビット列がＩＤＭ処理部４８ｂに入力される。これは、期間Ｔａにおいて各レベル－０～２のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが挿入されることから、ＸＯＲ演算を実行するか否かを切り替える必要がないためである。

【0195】

このように、ＳＤ－ＦＥＣ復号部４２ｙは、レベル－０～２の各ビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部４１ｙの軟判定の結果の誤りを訂正する。セレクタ４４ａ，４４ｂは、レベル－０のビット列以外の各ビット列について、ＳＤ－ＦＥＣパリティにより軟判定の結果の誤りを訂正されたビット列、及び硬判定部４３ｙにより硬判定されたビット列から、ＰＳ逆変換部４９ｙに入力されるビット列を選択する。

【0196】

セレクタ４４ａ，４４ｂは、選択部の一例であり、動作制御部４０の通知に従って、期間Ｔａ中、ＳＤ－ＦＥＣパリティにより軟判定の結果の誤りを訂正されたビット列を選択し、期間Ｔｂ中、硬判定部４３ｙにより硬判定されたビット列を選択する。

【0197】

このため、ＰＳ逆変換部４９ｙにより逆変換されるレベル－０～２の各ビット列において、ＳＤ－ＦＥＣパリティの復号化対象の範囲が、フレームフォーマットに基づき期間Ｔａ，Ｔｂに応じて変化する。したがって、復号化回路１２１は、第３実施例の符号化回路１２０に対応して各ビット列の復号化を行うことができ、ノイズ耐力を低下させずに消費電力を低減することができる。

【0198】

これまで述べたように、第１～第３実施例において、ＳＤ－ＦＥＣ生成部２５ｙ，２５ｚは、動作制御部２０，２０ａの切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－２のビット列を含む２以上のビット列に挿入する。このため、上述したように、符号化回路１２０は、ノイズ耐力を低下させずに消費電力を低減することができる。

【0199】

また、ＨＤ－ＦＥＣ生成部２４ｙは、レベル－０～２の各ビット列の誤りを訂正するためのＨＤ－ＦＥＣパリティをレベル－０～２の各ビット列から生成して、動作制御部２０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔａ中、レベル－１のビット列を含む２以上のビット列に挿入する。ＳＤ－ＦＥＣパリティは、レベル－０～２の各ビット列の軟判定結果の誤り訂正に用いられ、ＨＤ－ＦＥＣパリティは、レベル－０～２の各ビット列の硬判定結果の誤り訂正に用いられる。

【0200】

したがって、符号化回路１２０は、低消費電力のＨＤ－ＦＥＣパリティを用いて、消費電力の増加を抑制しつつ、ＳＤ－ＦＥＣパリティの演算領域以外の領域の誤り訂正を可能とする。

【0201】

これまで、多値変調方式として６４ＱＡＭを挙げたが、これに限定されない。以下に多値変調方式として２５６ＱＡＭを用いる場合の符号化回路１２０及び復号化回路１２１を説明する。

【0202】

（第４実施例）
図２１は、第４実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。６４ＱＡＭの場合、フレーム内には３つのビット列が含まれるが、２５６ＱＡＭの場合、フレーム内には４つのビット列が含まれる。

【0203】

符号化回路１２０は、フレームの周期Ｔを２つの期間Ｔａ，Ｔｂに分け、一方の期間Ｔｂでは、ＭＬＣを用いてレベル－０のビット列のみからＳＤ－ＦＥＣパリティを生成し、他方の期間Ｔａでは、レベル－２，３の各ビット列にＳＤ－ＦＥＣパリティを挿入する。

【0204】

期間Ｔｂにおいて、レベル－０～３のビット列にはデータ＃０～＃３がそれぞれ含まれる。最上位のレベル－３のデータ＃３は、シンボルマッピングにおいてコンスタレーションの象限の決定に用いられるため、ＤＭ処理されていない。また、レベル－０～２の各データ＃０～＃２は、ＰＳによるシンボルマッピングのためにＤＭ処理されている。

【0205】

期間Ｔｂにおいて、符号化回路１２０は、最下位のレベル－０のビット列内のデータ＃０からＳＤ－ＦＥＣパリティを生成し、セットパーティショニングによるシンボルマッピングを行う。

【0206】

また、期間Ｔａにおいて、レベル－０，１のビット列には、ＤＭ処理されたデータ＃０，＃１がそれぞれ含まれ、レベル－２，３の各ビット列にはＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。ＨＤ－ＦＥＣパリティは、期間Ｔｂにおいて、レベル－０～３の各ビット列内のデータ＃０～＃３から生成され、期間Ｔａにおいて、レベル－０，１の各ビット列内のデータ＃０，＃１から生成される。なお、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティの配置の形態に限定はない。

【0207】

期間Ｔａにおいて、符号化回路１２０は、レベル－０，１のビット列内のデータ＃０，１、及び他のレベル－２，３のビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成し、グレイコードによるシンボルマッピングを行う。なお、レベル－３のビット列は第１ビット列の一例であり、レベル－０のビット列は第２ビット列の一例である。

【0208】

上記のフレームフォーマットによると、符号Ｘで示されるように、期間Ｔａではレベル－０～３の各ビット列がＳＤ－ＦＥＣパリティの演算領域となり、期間Ｔｂではレベル－０のビット列のみがＳＤ－ＦＥＣパリティの演算領域となる。このため、ＳＤ－ＦＥＣパリティの演算領域は、図３に示されたＢＩＣＭのフレームフォーマットのように全領域をＳＤ－ＦＥＣパリティの演算領域とする場合より消費電力が低減される。

【0209】

また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、レベル－０のビット列には挿入されておらず、レベル－２，３の２つのビット列にわたって挿入されている。このため、ＳＤ－ＦＥＣパリティのデータ量が一定である場合、１つのビット列だけにＳＤ－ＦＥＣパリティが挿入されたときより期間Ｔａを短縮することが可能である。

【0210】

【0211】

図２２は、第４実施例の符号化回路１２０を示す構成図である。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図２１及び図２２を参照して説明する。なお、以降の説明において６４ＱＡＭと共通する事項に関する内容は省略する。

【0212】

符号化回路１２０は、動作制御部７０、ＰＳ変換部７９、ＨＤ－ＦＥＣ生成部７４、ＳＤ－ＦＥＣ生成部７５、シンボルマッピング部７７、及びセレクタ７６ａ，７６ｂを有する。ＰＳ変換部７９は、ＤＭ処理部７１ａ～７１ｃ、セレクタ７２ａ，７２ｂ、及びＸＯＲ演算器７３ｂ，７３ｃを有する。

【0213】

動作制御部７０は、切替部の一例であり、フレームの周期Ｔにおいて、ＳＤ－ＦＥＣパリティをビット列に挿入する期間Ｔａと、ビット列にＳＤ－ＦＥＣパリティを挿入しない期間Ｔｂを切り替える。例えば動作制御部７０は、期間Ｔａ及び期間Ｔｂに応じて、ＳＤ－ＦＥＣ生成部７５、シンボルマッピング部７７、及びセレクタ７２ａ，７２ｂ，７６ａ，７６ｂを制御する。なお、期間Ｔａは第１期間の一例であり、期間Ｔｂは第２期間の一例である。

【0214】

レベル－０～２の各ビット列はＰＳ変換部７９に入力される。ＰＳ変換部７９は、変換部の一例であり、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－３のビット列以外のレベル－０～２の各ビット列の値を変換する。

【0215】

レベル－０～２のビット列はＤＭ処理部７１ｃ，７１ｂ，７１ａにそれぞれ入力される。ＤＭ処理部７１ｃ，７１ｂ，７１ａは上記のＤＭ処理部２１ａ，２１ｂと同様にＤＭ処理を行う。レベル－３のビット列はＨＤ－ＦＥＣ生成部７４及びＸＯＲ演算器７３ｃに入力される。ＤＭ処理済みのレベル－２のビット列はＨＤ－ＦＥＣ生成部７４及びＸＯＲ演算器７３ｂに入力される。ＤＭ処理済みのレベル－１のビット列はセレクタ７２ａ及びＸＯＲ演算器７３ｂに入力される。ＤＭ処理済みのレベル－０のビット列はセレクタ７２ｂ及びＸＯＲ演算器７３ｃに入力される。

【0216】

ＸＯＲ演算器７３ｂは、ＤＭ処理部７１ｂから出力されたレベル－１のビット列とレベル－２のビット列のＸＯＲの演算を行う。ＸＯＲ後のレベル－１のビット列はセレクタ７２ａに入力される。

【0217】

ＸＯＲ演算器７３ｃは、ＤＭ処理部７１ｃから出力されたレベル－０のビット列とレベル－３のビット列のＸＯＲの演算を行う。ＸＯＲ後のレベル－０のビット列はセレクタ７２ｂに入力される。

【0218】

セレクタ７２ａは、ＨＤ－ＦＥＣ生成部２４ｙに出力するビット列を、ＸＯＲ後のレベル－１のビット列及びＸＯＲされていないレベル－１のビット列から選択する。セレクタ７２ａは、期間ＴａにおいてＸＯＲされていないレベル－１のビット列を選択し、期間ＴｂにおいてＸＯＲ後のレベル－１のビット列を選択する。

【0219】

セレクタ７２ｂは、ＨＤ－ＦＥＣ生成部２４ｙに出力するビット列を、ＸＯＲ後のレベル－０のビット列及びＸＯＲされていないレベル－０のビット列から選択する。セレクタ７２ｂは、期間ＴａにおいてＸＯＲされていないレベル－０のビット列を選択し、期間ＴｂにおいてＸＯＲ後のレベル－０のビット列を選択する。

【0220】

ＨＤ－ＦＥＣ生成部７４は、第２挿入部の一例であり、レベル－０～３の各ビット列の誤りを訂正するためのＨＤ－ＦＥＣパリティをレベル－０～３の各ビット列から生成して、動作制御部２０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔａ中、レベル－２，３の各ビット列に挿入する。

【0221】

ＨＤ－ＦＥＣ生成部７４は、レベル－０～３の各ビット列のデータ＃０～＃３からＨＤ－ＦＥＣパリティを算出してＳＤ－ＦＥＣ生成部７５及びセレクタ７６ａ，７６ｂにそれぞれ出力する。また、ＨＤ－ＦＥＣ生成部７４は、入力されたレベル－２，３の各ビット列をそのままセレクタ７６ａ，７６ｂにそれぞれ出力し、入力されたレベル－１のビット列をそのままＳＤ－ＦＥＣ生成部７５及びシンボルマッピング部７７に出力する。さらにＨＤ－ＦＥＣ生成部７４は、入力されたレベル０－のビット列をそのままＳＤ－ＦＥＣ生成部７５に出力する。

【0222】

ＳＤ－ＦＥＣ生成部７５は、第１挿入部の一例であり、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－２，３のビット列に挿入する。ＳＤ－ＦＥＣ生成部７５は、期間Ｔａではレベル－０，１の各ビット列内のデータ＃０，＃１、及びレベル－２，３のビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成する。つまり、ＳＤ－ＦＥＣパリティは、期間Ｔａ内のレベル－０～３の各ビット列から算出される。

【0223】

ＳＤ－ＦＥＣ生成部７５は、ＳＤ－ＦＥＣパリティをセレクタ７６ａ，７６ｂに出力する。また、ＳＤ－ＦＥＣ生成部７５は、入力されたレベル－０のビット列をそのままシンボルマッピング部７７に出力する。

【0224】

セレクタ７６ａは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部７７に出力し、期間Ｔｂにおいて、レベル－３のビット列内のデータ＃３を入力信号として選択してシンボルマッピング部７７に出力する。セレクタ７６ｂは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部７７に出力し、期間Ｔｂにおいて、レベル－２のビット列内のデータ＃２を入力信号として選択してシンボルマッピング部７７に出力する。

【0225】

このため、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、シンボルマッピング部７７には、期間Ｔｂ中、レベル－０～３の各ビット列内のデータ＃０～＃３が入力され、期間Ｔａ中、レベル－２，３の各ビット列内のＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティとレベル－０，１の各ビット列内のデータ＃０，＃１が入力される。このようにして上記のフレームフォーマットが形成される。

【0226】

シンボルマッピング部７７は、割当部の一例であり、２５６ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０～３の各ビット列の値に応じたシンボルをレベル－０～３のビット列に割り当てる。シンボルマッピング部７７は、シンボルマッピングを、フレームの周期Ｔ内の期間Ｔａ，Ｔｂに応じてセットパーティショニングまたはグレイコードによる方式（図６及び図１０参照）に切り替える。なお、シンボルマッピングのデータは、例えばシンボルマッピング部７７内のメモリなどに格納されている。

【0227】

このように、動作制御部７０は、フレームの周期Ｔにおいて、ＳＤ－ＦＥＣパリティをビット列に挿入する期間Ｔａと、ビット列にＳＤ－ＦＥＣパリティを挿入しない期間Ｔｂを切り替える。ＳＤ－ＦＥＣ生成部７５は、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔａ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－０のビット列以外のレベル－２，３の各ビット列に挿入する。

【0228】

このため、期間Ｔａではレベル－０～３の各ビット列がＳＤ－ＦＥＣパリティの演算領域となり、期間Ｔｂではレベル－０のビット列のみがＳＤ－ＦＥＣパリティの演算領域となる。したがって、ＳＤ－ＦＥＣパリティの演算領域は、図３に示されたＢＩＣＭのフレームフォーマットのように全領域をＳＤ－ＦＥＣの演算領域とする場合より消費電力が低減される。

【0229】

また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、レベル－０，１の各ビット列には挿入されておらず、レベル－２，３の２つのビット列にわたって挿入されている。このため、ＳＤ－ＦＥＣパリティのデータ量が一定である場合、１つのビット列だけにＳＤ－ＦＥＣパリティが挿入されたときより期間Ｔｂを短縮することが可能である。

【0230】

よって、符号化回路１２０は、ノイズ耐力を低下させずに消費電力を低減することができる。

【0231】

図２３は、第４実施例の復号化回路１２１を示す構成図である。実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図２１及び図２３を参照して説明する。

【0232】

復号化回路１２１は、動作制御部８０、軟判定部８１、ＳＤ－ＦＥＣ復号部８２、硬判定部８３、セレクタ８４ａ～８４ｃ、ＨＤ－ＦＥＣ復号部８５、及びＰＳ逆変換部８９を有する。ＰＳ逆変換部８９は、セレクタ８６ａ，８６ｂ、ＸＯＲ演算器８７ａ，８７ｂ、及びＩＤＭ処理部８８ａ～８８ｃを含む。

【0233】

動作制御部８０は、通知部の一例であり、例えばフレームの同期情報に従って、ビット列にＳＤ－ＦＥＣパリティが挿入されている期間Ｔａと、ビット列にＳＤ－ＦＥＣパリティが挿入されていない期間Ｔｂをセレクタ８４ａ～８４ｃ、軟判定部８１、及び硬判定部８３に通知する。セレクタ８４ａ～８４ｃ，８６ａ，８６ｂは、期間Ｔａ，Ｔｂの通知に従って入力信号を選択する。軟判定部８１及び硬判定部８３は、期間Ｔａ，Ｔｂの通知に従ってシンボルデマッピングを、セットパーティショニングまたはグレイコードによる方法に切り替える。

【0234】

入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部８１及び硬判定部８３に分かれて入力される。

【0235】

軟判定部８１は、第１判定部の一例であり、２５６ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－０～３のビット列の各値をシンボルに基づき軟判定する。軟判定部８１は、軟判定の結果に基づき、レベル－２，３の各ビット列からＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部８２に出力する。また、軟判定部８１は、軟判定の結果に基づきレベル－０，１の各ビット列をＳＤ－ＦＥＣ復号部８２に出力する。

【0236】

ＳＤ－ＦＥＣ復号部８２は、訂正部の一例であり、フレームの周期Ｔ内の期間Ｔａ中、レベル－２，３のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部８１の判定の結果の誤りを訂正する。つまり、ＳＤ－ＦＥＣ復号部８２は、ＳＤ－ＦＥＣパリティに基づきレベル－０～３の各ビット列を復号化する。

【0237】

レベル－０のビット列はＳＤ－ＦＥＣ復号部８２から硬判定部８３及びＨＤ－ＦＥＣ復号部８５に入力される。ＨＤ－ＦＥＣパリティはＳＤ－ＦＥＣ復号部８２からセレクタ８４ａ，８４ｂに入力される。また、レベル－１のビット列はＳＤ－ＦＥＣ復号部８２からセレクタ８４ｃに入力される。

【0238】

また、硬判定部８３は、第２判定部の一例であり、２５６ＱＡＭのコンスタレーション内のシンボルが割り当てられたレベル－０～３のビット列のうち、レベル－０のビット列以外のレベル－１～３の各ビットの値をシンボルに基づき硬判定する。例えば硬判定部８３は、期間ＴｂにおいてＳＤ－ＦＥＣ復号部８２から入力されたレベル－０のビット列を硬判定に用いる。レベル－１～３のビット列は硬判定部８３からセレクタ８４ｃ，８４ｂ，８４ａにそれぞれ入力される。

【0239】

セレクタ８４ａは、ＨＤ－ＦＥＣ復号部８５に出力する出力信号を、ＨＤ－ＦＥＣパリティとレベル－３のビット列内のデータ＃３から選択する。セレクタ８４ａは、期間ＴａにおいてＨＤ－ＦＥＣパリティを選択し、期間Ｔｂにおいてレベル－３のビット列内のデータ＃３を選択する。

【0240】

セレクタ８４ｂは、ＨＤ－ＦＥＣ復号部８５に出力する出力信号を、ＨＤ－ＦＥＣパリティとレベル－２のビット列内のデータ＃２から選択する。セレクタ８４ｂは、期間ＴａにおいてＨＤ－ＦＥＣパリティを選択し、期間Ｔｂにおいてレベル－２のビット列内のデータ＃２を選択する。

【0241】

セレクタ８４ｃは、ＨＤ－ＦＥＣ復号部８５に出力する出力信号を、軟判定されたレベル－１のビット列内のデータ＃１と硬判定されたレベル－１のビット列内のデータ＃１から選択する。セレクタ８４ｃは、期間Ｔａでは、硬判定されたレベル－１のビット列を選択し、期間Ｔｂでは、軟判定されたレベル－１のビット列を選択する。

【0242】

ＨＤ－ＦＥＣ復号部８５は、レベル－０～３の各ビット列の値をＨＤ－ＦＥＣパリティにより誤り訂正する。つまり、ＨＤ－ＦＥＣ復号部８５は、ＨＤ－ＦＥＣパリティに基づきレベル－０～３の各ビット列を復号化する。

【0243】

ＨＤ－ＦＥＣ復号部８５は、期間Ｔｂにおいてレベル－０～３の各ビット列のデータ＃０～＃２を復号化し、期間Ｔａにおいてレベル－０，１の各ビット列のデータ＃０，＃１を復号化する。このとき、ＨＤ－ＦＥＣ復号部８５は、多段階復号を行うことにより誤り訂正能力を維持する。ＨＤ－ＦＥＣ復号部８５は、レベル－０～３の各ビット列をＰＳ逆変換部８９に出力する。

【0244】

ＰＳ逆変換部８９は、逆変換部の一例であり、ＤＭ処理により変換された、レベル－３のビット列以外のレベル－０～２の各ビット列の値を逆変換する。レベル－３のビット列はＸＯＲ演算器８７ｂに入力される。レベル－２のビット列はＸＯＲ演算器８７ａ及びＩＤＭ処理部８８ａに入力され、レベル－１のビット列はＸＯＲ演算器８７ａ及びセレクタ８６ａに入力される。レベル－０のビット列はＸＯＲ演算器８７ｂ及びセレクタ８６ｂに入力される。

【0245】

ＸＯＲ演算器８７ａは、レベル－２のビット列をレベル－１のビット列にＸＯＲ演算する。ＸＯＲ後のレベル－１のビット列はセレクタ８６ａに入力される。

【0246】

ＸＯＲ演算器８７ｂは、レベル－３のビット列をレベル－１のビット列にＸＯＲ演算する。ＸＯＲ後のレベル－１のビット列はセレクタ８６ｂに入力される。

【0247】

セレクタ８６ａは、ＩＤＭ処理部８８ｂに出力するビット列をＸＯＲ後のレベル－１のビット列及びＸＯＲ前のレベル－１のビット列から選択する。セレクタ４６は、期間ＴｂにおいてＸＯＲ後のレベル－１のビット列を選択し、期間ＴａにおいてＸＯＲ前のレベル－１のビット列を選択する。このため、符号化回路１２０のＸＯＲ演算器７３ｂによりＸＯＲされたレベル－１のビット列の値がＸＯＲ前の値に戻る。選択されたレベル－１のビット列はセレクタ８６ａからＩＤＭ処理部８８ｂに入力される。

【0248】

セレクタ８６ｂは、ＩＤＭ処理部８８ｃに出力するビット列をＸＯＲ後のレベル－０のビット列及びＸＯＲ前のレベル－０のビット列から選択する。セレクタ８６ｂは、期間ＴｂにおいてＸＯＲ後のレベル－０のビット列を選択し、期間ＴａにおいてＸＯＲ前のレベル－０のビット列を選択する。このため、符号化回路１２０のＸＯＲ演算器７３ｃによりＸＯＲされたレベル－０のビット列の値がＸＯＲ前の値に戻る。選択されたレベル－０のビット列はセレクタ８６ｂからＩＤＭ処理部８８ｃに入力される。また、ＩＤＭ処理部８８ａにはレベル－２のビット列が入力される。

【0249】

ＩＤＭ処理部８８ａ～８８ｃは、上記のＩＤＭ処理部４８ａ，４８ｂと同様にレベル－２，１，０の各ビット列のＩｎｖｅｒｓｅ－ＤＭ処理を行う。レベル－３のビット列、及びＩｎｖｅｒｓｅ－ＤＭ処理されたレベル－０～２の各ビット列は、例えばパラレル－シリアル変換により出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。

【0250】

上述したように、セレクタ８４ａ～８４ｃは、動作制御部４０の通知に従って、期間Ｔａ中、ＳＤ－ＦＥＣパリティにより軟判定の結果の誤りを訂正されたビット列を選択し、期間Ｔｂ中、硬判定部４３ｙにより硬判定されたビット列を選択する。なお、セレクタ８４ａ～８４ｃは選択部の一例である。

【0251】

このため、ＰＳ逆変換部８９により逆変換されるレベル－０～３の各ビット列において、ＳＤ－ＦＥＣパリティの復号化対象の範囲が、フレームフォーマットに基づき期間Ｔａ，Ｔｂに応じて変化する。したがって、復号化回路１２１は、第４実施例の符号化回路１２０に対応して各ビット列の復号化を行うことができ、ノイズ耐力を低下させずに消費電力を低減することができる。

【0252】

（第５実施例）
図２４は、第５実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例のフレームフォーマットは、第４実施例と比べると期間Ｔａ内の構成が異なる。期間Ｔａにおいて、レベル－１のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－３のビット列にもＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれる。なお、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティの配置の形態に限定はない。

【0253】

また、期間Ｔａにおいて、レベル－０，２のビット列にはデータ＃０，＃２がそれぞれ含まれる。ＳＤ－ＦＥＣパリティは、期間Ｔａにおいてレベル－０，２のビット列内のデータ＃０，＃２及びレベル－１，３のビット列内のＨＤ－ＦＥＣパリティから生成され、期間Ｔｂにおいてレベル－０のビット列内のデータ＃０から生成される。

【0254】

上記のフレームフォーマットによると、符号Ｘで示されるように、期間Ｔａではレベル－０～３の各ビット列がＳＤ－ＦＥＣパリティの演算領域となり、期間Ｔｂではレベル－０のビット列のみがＳＤ－ＦＥＣパリティの演算領域となる。また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、レベル－１のビット列には挿入されておらず、レベル－０，２の２つのビット列にわたって挿入されている。

【0255】

【0256】

図２５は、第５実施例の符号化回路１２０を示す構成図である。図２５において、図２２と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図２４及び図２５を参照して第４実施例の符号化回路１２０との差分について説明する。

【0257】

符号化回路１２０は、動作制御部７０、ＰＳ変換部７９、ＨＤ－ＦＥＣ生成部７４、ＳＤ－ＦＥＣ生成部７５ａ、シンボルマッピング部７７、及びセレクタ７６ａ，７６ｃを有する。ＰＳ変換部７９は、ＤＭ処理部７１ａ～７１ｃ、セレクタ７２ａ，７２ｂ、及びＸＯＲ演算器７３ｂ，７３ｃを有する。

【0258】

ＨＤ－ＦＥＣ生成部７４は、レベル－０～３の各ビット列のデータ＃０～＃３からＨＤ－ＦＥＣパリティを算出してＳＤ－ＦＥＣ生成部７５ａ及びセレクタ７６ａ，７６ｃにそれぞれ出力する。また、ＨＤ－ＦＥＣ生成部７４は、入力されたレベル－３，１の各ビット列をそのままセレクタ７６ａ，７６ｃにそれぞれ出力し、入力されたレベル－２のビット列をそのままＳＤ－ＦＥＣ生成部７５ａ及びシンボルマッピング部７７に出力する。さらにＨＤ－ＦＥＣ生成部７４は、入力されたレベル－０のビット列をそのままＳＤ－ＦＥＣ生成部７５ａに出力する。

【0259】

ＳＤ－ＦＥＣ生成部７５ａは、第１挿入部の一例であり、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－１，３の各ビット列に挿入する。ＳＤ－ＦＥＣ生成部７５ａは、期間Ｔａではレベル－０，２の各ビット列内のデータ＃０，＃２、及びレベル－１，３のビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成する。また、ＳＤ－ＦＥＣ生成部７５ａは、期間Ｔｂ中、レベル－０，２の各ビット列内のデータ＃０，＃２からＳＤ－ＦＥＣパリティを生成する。

【0260】

ＳＤ－ＦＥＣ生成部７５ａは、ＳＤ－ＦＥＣパリティをセレクタ７６ａ，７６ｃに出力する。また、ＳＤ－ＦＥＣ生成部７５ａは、入力されたレベル－０のビット列をそのままシンボルマッピング部７７に出力する。

【0261】

セレクタ７６ｃは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部７７に出力し、期間Ｔｂにおいて、レベル－１のビット列内のデータ＃１を入力信号として選択してシンボルマッピング部７７に出力する。

【0262】

このため、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、シンボルマッピング部７７には、期間Ｔｂ中、レベル－０～３の各ビット列内のデータ＃０～＃３が入力され、期間Ｔａ中、レベル－１，３の各ビット列内のＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティとレベル－０，２の各ビット列内のデータ＃０，＃２が入力される。このようにして上記のフレームフォーマットが形成される。

【0263】

符号化回路１２０は、上記の構成によりノイズ耐力を低下させずに消費電力を低減することができる。

【0264】

図２６は、第５実施例の復号化回路１２１を示す構成図である。図２６において、図２３と共通する構成には同一の符号を付し、その説明は省略する。実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図２４及び図２６を参照して第４実施例の復号化回路１２１との差分を説明する。

【0265】

なお、図２６において、四角で囲った「Ｌ２」はレベル－２のビット列のデータ＃２の出力と入力の接続関係を示す。この表記は、図２６以降の図面についても同様である。

【0266】

復号化回路１２１は、動作制御部８０、軟判定部８１ａ、ＳＤ－ＦＥＣ復号部８２ａ、硬判定部８３、セレクタ８４ａ～８４ｃ、ＨＤ－ＦＥＣ復号部８５、及びＰＳ逆変換部８９を有する。ＰＳ逆変換部８９は、セレクタ８６ａ，８６ｂ、ＸＯＲ演算器８７ａ，８７ｂ、及びＩＤＭ処理部８８ａ～８８ｃを含む。

【0267】

入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部８１ａ及び硬判定部８３に分かれて入力される。

【0268】

軟判定部８１ａは、第１判定部の一例であり、２５６ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－０～３のビット列の各値をシンボルに基づき軟判定する。軟判定部８１ａは、軟判定の結果に基づき、レベル－１，３の各ビット列からＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部８２ａに出力する。また、軟判定部８１ａは、軟判定の結果に基づきレベル－０，２の各ビット列をＳＤ－ＦＥＣ復号部８２ａに出力する。

【0269】

ＳＤ－ＦＥＣ復号部８２ａは、訂正部の一例であり、フレームの周期Ｔ内の期間Ｔａ中、レベル－１，３のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部８１ａの判定の結果の誤りを訂正する。ＳＤ－ＦＥＣ復号部８２ａは、期間Ｔｂ中、レベル－０のビット列の値を訂正し、期間Ｔａ中、レベル－１のビット列を軟判定部８１ａから取得してレベル－０，１の各ビット列の値を訂正する。

【0270】

ＳＤ－ＦＥＣ復号部８２ａは、期間Ｔａ中、レベル－２のビット列をセレクタ８４ｂに出力する。また、ＳＤ－ＦＥＣ復号部８２ａは、ＨＤ－ＦＥＣパリティをセレクタ８４ａ，８４ｂに出力し、レベル－０のビット列を硬判定部８３及びＨＤ－ＦＥＣ復号部８５に出力する。

【0271】

セレクタ８４ｂは、ＨＤ－ＦＥＣ復号部８５に出力する出力信号を、軟判定されたレベル－２のビット列内のデータ＃２と硬判定されたレベル－２のビット列内のデータ＃２から選択する。セレクタ８４ｂは、期間Ｔｂでは、硬判定されたレベル－２のビット列を選択し、期間Ｔａでは、軟判定されたレベル－２のビット列を選択する。

【0272】

セレクタ８４ｃは、ＨＤ－ＦＥＣ復号部８５に出力する出力信号を、ＨＤ－ＦＥＣパリティとレベル－１のビット列内のデータ＃１から選択する。セレクタ８４ｃは、期間ＴａにおいてＨＤ－ＦＥＣパリティを選択し、期間Ｔｂにおいてレベル－１のビット列を選択する。

【0273】

ＨＤ－ＦＥＣ復号部８５は、期間Ｔｂにおいてレベル－０～３の各ビット列のデータ＃０～＃３を復号化し、期間Ｔａにおいてレベル－０，２のビット列内のデータ＃０，＃２を復号化する。

【0274】

上述したように、セレクタ８４ａ～８４ｃは、動作制御部４０の通知に従って、期間Ｔａ中、ＳＤ－ＦＥＣパリティにより軟判定の結果の誤りを訂正されたビット列を選択し、期間Ｔｂ中、硬判定部８３により硬判定されたビット列を選択する。このため、第４実施例と同様の効果が得られる。

【0275】

（第６実施例）
図２７は、第６実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例のフレームフォーマットは、第４実施例と比べると期間Ｔａ内の構成が異なる。期間Ｔａにおいて、レベル－１のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－２のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－３のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれる。なお、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティの配置の形態に限定はない。

【0276】

また、期間Ｔａにおいて、レベル－０のビット列にはデータ＃０が含まれる。ＳＤ－ＦＥＣパリティは、期間Ｔａにおいてレベル－０のビット列内のデータ＃０及びレベル－１～３のビット列内のＨＤ－ＦＥＣパリティから生成され、期間Ｔｂにおいてレベル－０のビット列内のデータ＃０から生成される。

【0277】

上記のフレームフォーマットによると、符号Ｘで示されるように、期間Ｔａではレベル－０～３の各ビット列がＳＤ－ＦＥＣパリティの演算領域となり、期間Ｔｂではレベル－０のビット列のみがＳＤ－ＦＥＣパリティの演算領域となる。また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、レベル－０のビット列には挿入されておらず、レベル－１～３の３つのビット列にわたって挿入されている。

【0278】

【0279】

図２８は、第６実施例の符号化回路１２０を示す構成図である。図２８において、図２２及び図２５と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図２７及び図２８を参照して第４実施例の符号化回路１２０との差分について説明する。

【0280】

符号化回路１２０は、動作制御部７０、ＰＳ変換部７９、ＨＤ－ＦＥＣ生成部７４、ＳＤ－ＦＥＣ生成部７５ｂ、シンボルマッピング部７７、及びセレクタ７６ａ～７６ｃを有する。ＰＳ変換部７９は、ＤＭ処理部７１ａ～７１ｃ、セレクタ７２ａ，７２ｂ、及びＸＯＲ演算器７３ｂ，７３ｃを有する。

【0281】

ＨＤ－ＦＥＣ生成部７４は、レベル－０～３の各ビット列のデータ＃０～＃３からＨＤ－ＦＥＣパリティを算出してＳＤ－ＦＥＣ生成部７５ｂ及びセレクタ７６ａ～７６ｃにそれぞれ出力する。また、ＨＤ－ＦＥＣ生成部７４は、入力されたレベル－１～３の各ビット列をそのままセレクタ７６ａ～７６ｃにそれぞれ出力する。

【0282】

ＳＤ－ＦＥＣ生成部７５ｂは、第１挿入部の一例であり、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－１～３のビット列に挿入する。ＳＤ－ＦＥＣ生成部７５ａは、期間Ｔａではレベル－０のビット列内のデータ＃０、及びレベル－１～３の各ビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成する。

【0283】

ＳＤ－ＦＥＣ生成部７５ｂは、ＳＤ－ＦＥＣパリティをセレクタ７６ａ～７６ｃに出力する。また、ＳＤ－ＦＥＣ生成部７５ｂは、入力されたレベル－０のビット列をそのままシンボルマッピング部７７に出力する。

【0284】

【0285】

このため、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、シンボルマッピング部７７には、期間Ｔｂ中、レベル－０～３の各ビット列内のデータ＃０～＃３が入力され、期間Ｔａ中、レベル－１～３の各ビット列内のＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティとレベル－０のビット列内のデータ＃０が入力される。このようにして上記のフレームフォーマットが形成される。

【0286】

符号化回路１２０は、上記の構成によりノイズ耐力を低下させずに消費電力を低減することができる。

【0287】

図２９は、第６実施例の復号化回路１２１を示す構成図である。図２９において、図２３及び図２６と共通する構成には同一の符号を付し、その説明は省略する。実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図２７及び図２９を参照して第４実施例の復号化回路１２１との差分を説明する。

【0288】

復号化回路１２１は、動作制御部８０、軟判定部８１ｂ、ＳＤ－ＦＥＣ復号部８２ｂ、硬判定部８３、セレクタ８４ａ～８４ｃ、ＨＤ－ＦＥＣ復号部８５、及びＰＳ逆変換部８９を有する。ＰＳ逆変換部８９は、セレクタ８６ａ，８６ｂ、ＸＯＲ演算器８７ａ，８７ｂ、及びＩＤＭ処理部８８ａ～８８ｃを含む。

【0289】

入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部８１ｂ及び硬判定部８３に分かれて入力される。

【0290】

軟判定部８１ｂは、第１判定部の一例であり、２５６ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－０～３のビット列の各値をシンボルに基づき軟判定する。軟判定部８１ｂは、軟判定の結果に基づき、レベル－１～３の各ビット列からＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部８２ｂに出力する。また、軟判定部８１ｂは、軟判定の結果に基づきレベル－０のビット列をＳＤ－ＦＥＣ復号部８２ｂに出力する。

【0291】

ＳＤ－ＦＥＣ復号部８２ｂは、訂正部の一例であり、フレームの周期Ｔ内の期間Ｔａ中、レベル－１～３のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部８１ｂの判定の結果の誤りを訂正する。ＳＤ－ＦＥＣ復号部８２ｂは、期間Ｔｂ中、レベル－０のビット列の値を訂正し、期間Ｔａ中、レベル－０～３のビット列の値を訂正する。

【0292】

ＳＤ－ＦＥＣ復号部８２ｂは、ＨＤ－ＦＥＣパリティをセレクタ８４ａ～８４ｃに出力し、レベル－０のビット列を硬判定部８３及びＨＤ－ＦＥＣ復号部８５に出力する。

【0293】

【0294】

ＨＤ－ＦＥＣ復号部８５は、ＨＤ－ＦＥＣパリティに基づいて、期間Ｔｂにおいてレベル－０～３の各ビット列のデータ＃０～＃３を復号化し、期間Ｔａにおいてレベル－０のビット列内のデータ＃０を復号化する。

【0295】

【0296】

（第７実施例）
図３０は、第７実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例のフレームフォーマットは、第４実施例と比べると期間Ｔａ内の構成が異なる。期間Ｔａにおいて、レベル－０のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－３のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれる。なお、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティの配置の形態に限定はない。

【0297】

また、期間Ｔａにおいて、レベル－０，１のビット列にはデータ＃０，＃１がそれぞれ含まれる。ＳＤ－ＦＥＣパリティは、期間Ｔａにおいてレベル－０，１のビット列内のデータ＃０，＃１及びレベル－１，２のビット列内のＨＤ－ＦＥＣパリティから生成され、期間Ｔｂにおいてレベル－０のビット列内のデータ＃０から生成される。

【0298】

上記のフレームフォーマットによると、符号Ｘで示されるように、期間Ｔａではレベル－０～３の各ビット列がＳＤ－ＦＥＣパリティの演算領域となり、期間Ｔｂではレベル－０のビット列のみがＳＤ－ＦＥＣパリティの演算領域となる。また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、レベル－０のビット列には挿入されておらず、レベル－０，３の２つのビット列にわたって挿入されている。

【0299】

【0300】

図３１は、第７実施例の符号化回路１２０を示す構成図である。図３１において、図２２、図２５、及び図２８と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図３０及び図３１を参照して第４実施例の符号化回路１２０との差分について説明する。

【0301】

符号化回路１２０は、動作制御部７０、ＰＳ変換部７９、ＨＤ－ＦＥＣ生成部７４、ＳＤ－ＦＥＣ生成部７５ｃ、シンボルマッピング部７７、及びセレクタ７６ａ，７６ｄを有する。ＰＳ変換部７９は、ＤＭ処理部７１ａ～７１ｃ、セレクタ７２ａ，７２ｂ、及びＸＯＲ演算器７３ｂ，７３ｃを有する。

【0302】

ＨＤ－ＦＥＣ生成部７４は、レベル－０～３の各ビット列のデータ＃０～＃３からＨＤ－ＦＥＣパリティを算出してＳＤ－ＦＥＣ生成部７５ｃ及びセレクタ７６ａ，７６ｄにそれぞれ出力する。また、ＨＤ－ＦＥＣ生成部７４は、入力されたレベル－１，２の各ビット列をそのままシンボルマッピング部７７に出力し、入力されたレベル－３のビット列をそのままセレクタ７６ａに出力し、入力されたレベル－０のビット列をそのままＳＤ－ＦＥＣ生成部７５ｃに出力する。

【0303】

ＳＤ－ＦＥＣ生成部７５ｃは、第１挿入部の一例であり、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－１，３のビット列に挿入する。ＳＤ－ＦＥＣ生成部７５ｃは、期間Ｔａではレベル－１，２のビット列内のデータ＃１，＃２、及びレベル－１，３の各ビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成する。

【0304】

ＳＤ－ＦＥＣ生成部７５ｃは、ＳＤ－ＦＥＣパリティをセレクタ７６ａ，７６ｄに出力する。また、ＳＤ－ＦＥＣ生成部７５ｃは、入力されたレベル－０のビット列をそのままセレクタ７６ｄに出力する。

【0305】

セレクタ７６ｄは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部７７に出力し、期間Ｔｂにおいて、レベル－１のビット列内のデータ＃１を入力信号として選択してシンボルマッピング部７７に出力する。

【0306】

このため、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、シンボルマッピング部７７には、期間Ｔｂ中、レベル－０～３の各ビット列内のデータ＃０～＃３が入力され、期間Ｔａ中、レベル－０，３の各ビット列内のＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティとレベル－１，２の各ビット列内のデータ＃１，＃２が入力される。このようにして上記のフレームフォーマットが形成される。

【0307】

符号化回路１２０は、上記の構成によりノイズ耐力を低下させずに消費電力を低減することができる。

【0308】

図３２は、第７実施例の復号化回路１２１を示す構成図である。図３２において、図２３、図２６、及び図２９と共通する構成には同一の符号を付し、その説明は省略する。実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図３０及び図３２を参照して第４実施例の復号化回路１２１との差分を説明する。

【0309】

復号化回路１２１は、動作制御部８０、軟判定部８１ｃ、ＳＤ－ＦＥＣ復号部８２ｃ、硬判定部８３、セレクタ８４ａ～８４ｄ、ＨＤ－ＦＥＣ復号部８５、及びＰＳ逆変換部８９を有する。ＰＳ逆変換部８９は、セレクタ８６ａ，８６ｂ、ＸＯＲ演算器８７ａ，８７ｂ、及びＩＤＭ処理部８８ａ～８８ｃを含む。

【0310】

入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部８１ｃ及び硬判定部８３に分かれて入力される。

【0311】

軟判定部８１ｃは、第１判定部の一例であり、２５６ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－１，３のビット列の各値をシンボルに基づき軟判定する。軟判定部８１ｃは、軟判定の結果に基づき、レベル－１，３の各ビット列からＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部８２ｃに出力する。また、軟判定部８１ｃは、軟判定の結果に基づきレベル－０～２のビット列をＳＤ－ＦＥＣ復号部８２ｃに出力する。

【0312】

ＳＤ－ＦＥＣ復号部８２ｃは、訂正部の一例であり、フレームの周期Ｔ内の期間Ｔａ中、レベル－１，３の各ビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部８１ｃの判定の結果の誤りを訂正する。ＳＤ－ＦＥＣ復号部８２ｃは、期間Ｔｂ中、レベル－０のビット列の値を訂正し、期間Ｔａ中、レベル－０～３のビット列の値を訂正する。

【0313】

ＳＤ－ＦＥＣ復号部８２ｃは、ＨＤ－ＦＥＣパリティをセレクタ８４ａ～８４ｃに出力し、レベル－０のビット列を硬判定部８３及びセレクタ８４ｄに出力する。ＳＤ－ＦＥＣ復号部８２ｃは、期間Ｔａ中のレベル－１，２のビット列をセレクタ８４ｃ，８４ｂに出力する。

【0314】

セレクタ８４ｄは、ＨＤ－ＦＥＣ復号部８５に出力する出力信号を、ＨＤ－ＦＥＣパリティとレベル－０のビット列内のデータ＃０から選択する。セレクタ８４ｄは、期間ＴａにおいてＨＤ－ＦＥＣパリティを選択し、期間Ｔｂにおいてレベル－０のビット列を選択する。

【0315】

セレクタ８４ｂは、ＨＤ－ＦＥＣ復号部８５に出力する出力信号を、軟判定されたレベル－２のビット列（データ＃２）と硬判定されたレベル－２のビット列（データ＃２）から選択する。セレクタ８４ｂは、期間Ｔａでは、硬判定されたレベル－２のビット列を選択し、期間Ｔｂでは、軟判定されたレベル－２のビット列を選択する。

【0316】

ＨＤ－ＦＥＣ復号部８５は、期間Ｔｂにおいてレベル－０～３の各ビット列のデータ＃０～＃３を復号化し、期間Ｔａにおいてレベル－１，２のビット列内のデータ＃１，＃２を復号化する。

【0317】

上述したように、セレクタ８４ａ～８４ｃは、動作制御部８０の通知に従って、期間Ｔａ中、ＳＤ－ＦＥＣパリティにより軟判定の結果の誤りを訂正されたビット列を選択し、期間Ｔｂ中、硬判定部８３により硬判定されたビット列を選択する。このため、第４実施例と同様の効果が得られる。

【0318】

（第８実施例）
図３３は、第８実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例のフレームフォーマットは、第４実施例と比べると期間Ｔａ内の構成が異なる。期間Ｔａにおいて、レベル－０のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－１のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－３のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれる。なお、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティの配置の形態に限定はない。

【0319】

また、期間Ｔａにおいて、レベル－２のビット列にはデータ＃２が含まれる。ＳＤ－ＦＥＣパリティは、期間Ｔａにおいてレベル－２のビット列内のデータ＃２及びレベル－０，１，３の各ビット列内のＨＤ－ＦＥＣパリティから生成され、期間Ｔｂにおいてレベル－０のビット列内のデータ＃０から生成される。

【0320】

上記のフレームフォーマットによると、符号Ｘで示されるように、期間Ｔａではレベル－０～３の各ビット列がＳＤ－ＦＥＣパリティの演算領域となり、期間Ｔｂではレベル－０のビット列のみがＳＤ－ＦＥＣパリティの演算領域となる。また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、レベル－２のビット列には挿入されておらず、レベル－０，１，３の３つのビット列にわたって挿入されている。

【0321】

【0322】

図３４は、第８実施例の符号化回路１２０を示す構成図である。図３４において、図２２、図２５、及び図２８と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図３３及び図３４を参照して第４実施例の符号化回路１２０との差分について説明する。

【0323】

符号化回路１２０は、動作制御部７０、ＰＳ変換部７９、ＨＤ－ＦＥＣ生成部７４、ＳＤ－ＦＥＣ生成部７５ａ、シンボルマッピング部７７、及びセレクタ７６ａ，７６ｃ，７６ｄを有する。ＰＳ変換部７９は、ＤＭ処理部７１ａ～７１ｃ、セレクタ７２ａ，７２ｂ、及びＸＯＲ演算器７３ｂ，７３ｃを有する。

【0324】

ＨＤ－ＦＥＣ生成部７４は、レベル－０～３の各ビット列のデータ＃０～＃３からＨＤ－ＦＥＣパリティを算出してＳＤ－ＦＥＣ生成部７５ａ及びセレクタ７６ａ，７６ｃ，７６ｄにそれぞれ出力する。また、ＨＤ－ＦＥＣ生成部７４は、入力されたレベル－２のビット列をそのままシンボルマッピング部７７に出力し、入力されたレベル－３，１のビット列をそのままセレクタ７６ａ，７６ｃに出力し、入力されたレベル－０のビット列をそのままＳＤ－ＦＥＣ生成部７５ａに出力する。

【0325】

ＳＤ－ＦＥＣ生成部７５ａは、第１挿入部の一例であり、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－０，１，３の各ビット列に挿入する。ＳＤ－ＦＥＣ生成部７５ｃは、期間Ｔａではレベル－２のビット列内のデータ＃２、及びレベル－０，１，３の各ビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成する。

【0326】

ＳＤ－ＦＥＣ生成部７５ｃは、ＳＤ－ＦＥＣパリティをセレクタ７６ａ，７６ｃ，７６ｄに出力する。また、ＳＤ－ＦＥＣ生成部７５ｃは、入力されたレベル－０のビット列をそのままセレクタ７６ｄに出力する。

【0327】

セレクタ７６ｄは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部７７に出力し、期間Ｔｂにおいて、レベル－０のビット列内のデータ＃０を入力信号として選択してシンボルマッピング部７７に出力する。

【0328】

【0329】

このため、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、シンボルマッピング部７７には、期間Ｔｂ中、レベル－０～３の各ビット列内のデータ＃０～＃３が入力され、期間Ｔａ中、レベル－０，１，３の各ビット列内のＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティとレベル－２のビット列内のデータ＃２が入力される。このようにして上記のフレームフォーマットが形成される。

【0330】

符号化回路１２０は、上記の構成によりノイズ耐力を低下させずに消費電力を低減することができる。

【0331】

図３５は、第８実施例の復号化回路１２１を示す構成図である。図３５において、図２３、図２６、図２９、及び図３２と共通する構成には同一の符号を付し、その説明は省略する。実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図３３及び図３５を参照して第４実施例の復号化回路１２１との差分を説明する。

【0332】

復号化回路１２１は、動作制御部８０、軟判定部８１ａ、ＳＤ－ＦＥＣ復号部８２ａ、硬判定部８３、セレクタ８４ａ～８４ｄ、ＨＤ－ＦＥＣ復号部８５、及びＰＳ逆変換部８９を有する。ＰＳ逆変換部８９は、セレクタ８６ａ，８６ｂ、ＸＯＲ演算器８７ａ，８７ｂ、及びＩＤＭ処理部８８ａ～８８ｃを含む。

【0333】

入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部８１ａ及び硬判定部８３に分かれて入力される。

【0334】

軟判定部８１ａは、第１判定部の一例であり、２５６ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－０，１，３のビット列の各値をシンボルに基づき軟判定する。軟判定部８１ａは、軟判定の結果に基づき、レベル－０，１，３の各ビット列からＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部８２ａに出力する。また、軟判定部８１ａは、軟判定の結果に基づきレベル－０，１の各ビット列をＳＤ－ＦＥＣ復号部８２ａに出力する。

【0335】

ＳＤ－ＦＥＣ復号部８２ａは、訂正部の一例であり、フレームの周期Ｔ内の期間Ｔａ中、レベル－０，１，３の各ビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部８１ｃの判定の結果の誤りを訂正する。ＳＤ－ＦＥＣ復号部８２ａは、期間Ｔｂ中、レベル－０のビット列の値を訂正し、期間Ｔａ中、レベル－０～３のビット列の値を訂正する。

【0336】

ＳＤ－ＦＥＣ復号部８２ａは、ＨＤ－ＦＥＣパリティをセレクタ８４ｂ～８４ｄに出力し、レベル－０のビット列を硬判定部８３及びセレクタ８４ｄに出力する。ＳＤ－ＦＥＣ復号部８２ａは、期間Ｔａ中のレベル－２のビット列をセレクタ８４ｂに出力し、レベル－０のビット列をセレクタ８４ｄに出力する。

【0337】

【0338】

セレクタ８４ｂは、ＨＤ－ＦＥＣ復号部８５に出力する出力信号を、軟判定されたレベル－２のビット列内のデータ＃１と硬判定されたレベル－２のビット列内のデータ＃２から選択する。セレクタ８４ｂは、期間Ｔａでは、硬判定されたレベル－２のビット列を選択し、期間Ｔｂでは、軟判定されたレベル－２のビット列を選択する。

【0339】

【0340】

ＨＤ－ＦＥＣ復号部８５は、期間Ｔｂにおいてレベル－０～３の各ビット列のデータ＃０～＃３を復号化し、期間Ｔａにおいてレベル－２のビット列内のデータ＃２を復号化する。

【0341】

【0342】

（第９実施例）
図３６は、第９実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例のフレームフォーマットは、第４実施例と比べると期間Ｔａ内の構成が異なる。期間Ｔａにおいて、レベル－０のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－１のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれる。また、レベル－２のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－３のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれる。なお、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティの配置の形態に限定はない。

【0343】

ＳＤ－ＦＥＣパリティは、期間Ｔａにおいてレベル－０～３の各ビット列内のＨＤ－ＦＥＣパリティから生成され、期間Ｔｂにおいてレベル－０のビット列内のデータ＃０から生成される。

【0344】

上記のフレームフォーマットによると、符号Ｘで示されるように、期間Ｔａではレベル－０～３の各ビット列がＳＤ－ＦＥＣパリティの演算領域となり、期間Ｔｂではレベル－０のビット列のみがＳＤ－ＦＥＣパリティの演算領域となる。また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、何れのビット列にも挿入されておらず、レベル－０～３の４つのビット列にわたって挿入されている。

【0345】

【0346】

図３７は、第９実施例の符号化回路１２０を示す構成図である。図３７において、図２２、図２５、図２８、図３１、及び図３４と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図３６及び図３７を参照して第４実施例の符号化回路１２０との差分について説明する。

【0347】

符号化回路１２０は、動作制御部７０、ＰＳ変換部７９、ＨＤ－ＦＥＣ生成部７４、ＳＤ－ＦＥＣ生成部７５ｂ、シンボルマッピング部７７、及びセレクタ７６ａ～７６ｄを有する。ＰＳ変換部７９は、ＤＭ処理部７１ａ～７１ｃ及びＸＯＲ演算器７３ｂ，７３ｃを有する。

【0348】

ＰＳ変換部７９はセレクタ７２ａ，７２ｂを有していない。このため、ＰＳ変換部７９は、期間Ｔａ，Ｔｂの何れにおいても、レベル－２のビット列とＸＯＲされたレベル－０のビット列をＨＤ－ＦＥＣ生成部７４に出力する。これは、期間Ｔａにおいて各レベル－０～３のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが挿入されることから、ＸＯＲ演算を実行するか否かを切り替える必要がないためである。

【0349】

ＳＤ－ＦＥＣ生成部７５ｂは、第１挿入部の一例であり、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－０～３のビット列に挿入する。ＳＤ－ＦＥＣ生成部７５ａは、期間Ｔａではレベル－０～３の各ビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成する。

【0350】

ＳＤ－ＦＥＣ生成部７５ｂは、ＳＤ－ＦＥＣパリティをセレクタ７６ａ～７６ｄに出力する。また、ＳＤ－ＦＥＣ生成部７５ｂは、入力されたレベル－０のビット列をそのままシンボルマッピング部７７に出力する。

【0351】

セレクタ７６ａ～７６ｄは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部７７に出力する。また、セレクタ７６ａ～７６ｄは、期間Ｔｂにおいて、レベル－３，２，１，０の各ビット列内のデータ＃３，＃２，＃１，＃０を入力信号としてそれぞれ選択してシンボルマッピング部７７に出力する。

【0352】

このため、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、シンボルマッピング部７７には、期間Ｔｂ中、レベル－０～３の各ビット列内のデータ＃０～＃３が入力され、期間Ｔａ中、レベル－０～３の各ビット列内のＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが入力される。このようにして上記のフレームフォーマットが形成される。

【0353】

符号化回路１２０は、上記の構成によりノイズ耐力を低下させずに消費電力を低減することができる。

【0354】

図３８は、第９実施例の復号化回路１２１を示す構成図である。図３８において、図２３、図２６、図２９、図３３、及び図３５と共通する構成には同一の符号を付し、その説明は省略する。実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図３６及び図３８を参照して第４実施例の復号化回路１２１との差分を説明する。

【0355】

復号化回路１２１は、動作制御部８０、軟判定部８１ｂ、ＳＤ－ＦＥＣ復号部８２ｂ、硬判定部８３、セレクタ８４ａ～８４ｄ、ＨＤ－ＦＥＣ復号部８５、及びＰＳ逆変換部８９を有する。ＰＳ逆変換部８９は、ＸＯＲ演算器８７ａ，８７ｂ及びＩＤＭ処理部８８ａ～８８ｃを含む。

【0356】

入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部８１ｂ及び硬判定部８３に分かれて入力される。

【0357】

軟判定部８１ｂは、第１判定部の一例であり、２５６ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－０～３のビット列の各値をシンボルに基づき軟判定する。軟判定部８１ｂは、軟判定の結果に基づき、レベル－０～３の各ビット列からＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部８２ｂに出力する。また、軟判定部８１ｂは、軟判定の結果に基づきレベル－０のビット列をＳＤ－ＦＥＣ復号部８２ｂに出力する。

【0358】

ＳＤ－ＦＥＣ復号部８２ｂは、訂正部の一例であり、フレームの周期Ｔ内の期間Ｔａ中、レベル－０～３のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部８１ｂの判定の結果の誤りを訂正する。ＳＤ－ＦＥＣ復号部８２ｂは、期間Ｔｂ中、レベル－０のビット列の値を訂正し、期間Ｔａ中、レベル－０～３のビット列の値を訂正する。

【0359】

【0360】

【0361】

ＨＤ－ＦＥＣ復号部８５は、期間Ｔｂにおいてレベル－０～３の各ビット列のデータ＃０～＃３を復号化する。ＨＤ－ＦＥＣ復号部８５は、ＰＳ逆変換部８９にレベル－０～３のビット列を出力する。

【0362】

ＰＳ逆変換部８９はセレクタ８６ａ，８６ｂを有していない。このため、ＰＳ逆変換部８９では、期間Ｔａ，Ｔｂの何れにおいても、レベル－２のビット列とＸＯＲされたレベル－１のビット列がＩＤＭ処理部８８ｂに入力され、レベル－３のビット列とＸＯＲされたレベル－０のビット列がＩＤＭ処理部８８ｃに入力される。これは、期間Ｔａにおいて各レベル－０～２のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが挿入されることから、ＸＯＲ演算を実行するか否かを切り替える必要がないためである。

【0363】

【0364】

（第１０実施例）
図３９は、第１０実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例のフレームフォーマットは、第４実施例と比べると期間Ｔａ内の構成が異なる。期間Ｔａにおいて、レベル－０のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－２のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれ、レベル－３のビット列にはＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが含まれる。なお、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティの配置の形態に限定はない。

【0365】

ＳＤ－ＦＥＣパリティは、期間Ｔａにおいてレベル－０，２，３の各ビット列内のＨＤ－ＦＥＣパリティから生成され、期間Ｔｂにおいてレベル－０のビット列内のデータ＃０から生成される。

【0366】

上記のフレームフォーマットによると、符号Ｘで示されるように、期間Ｔａではレベル－０～３の各ビット列がＳＤ－ＦＥＣパリティの演算領域となり、期間Ｔｂではレベル－０のビット列のみがＳＤ－ＦＥＣパリティの演算領域となる。また、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティは、何れのビット列にも挿入されておらず、レベル－０，２，３の３つのビット列にわたって挿入されている。

【0367】

【0368】

図４０は、第１０実施例の符号化回路１２０を示す構成図である。図４０において、図２２、図２５、図２８、図３１、図３４、及び図３７と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図３９及び図４０を参照して第４実施例の符号化回路１２０との差分について説明する。

【0369】

ＳＤ－ＦＥＣ生成部７５は、第１挿入部の一例であり、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－０，２，３のビット列に挿入する。ＳＤ－ＦＥＣ生成部７５は、期間Ｔａではレベル－１のビット列内のデータ＃１、及びレベル－０，２，３のビット列内のＨＤ－ＦＥＣパリティからＳＤ－ＦＥＣパリティを生成する。つまり、ＳＤ－ＦＥＣパリティは、期間Ｔａ内のレベル－０～３の各ビット列から算出される。

【0370】

ＳＤ－ＦＥＣ生成部７５は、ＳＤ－ＦＥＣパリティをセレクタ７６ａ，７６ｂ，７６ｄに出力する。また、ＳＤ－ＦＥＣ生成部７５は、入力されたレベル－０のビット列をそのままセレクタ７６ｄに出力する。

【0371】

セレクタ７６ａ，７６ｂ，７６ｄは、期間Ｔａにおいて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを入力信号として選択してシンボルマッピング部７７に出力する。また、セレクタ７６ａ，７６ｂ，７６ｄは、期間Ｔｂにおいて、レベル－３，２，０の各ビット列内のデータ＃３，＃２，＃０を入力信号としてそれぞれ選択してシンボルマッピング部７７に出力する。

【0372】

このため、動作制御部７０の期間Ｔａ，Ｔｂの切り替えに従って、シンボルマッピング部７７には、期間Ｔｂ中、レベル－０～３の各ビット列内のデータ＃０～＃３が入力され、期間Ｔａ中、レベル－０，２，３の各ビット列内のＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティと、レベル－１のビット列内のデータ＃１とが入力される。このようにして上記のフレームフォーマットが形成される。

【0373】

符号化回路１２０は、上記の構成によりノイズ耐力を低下させずに消費電力を低減することができる。

【0374】

図４１は、第１０実施例の復号化回路１２１を示す構成図である。図４１において、図２３、図２６、図２９、図３３、図３５、及び図３８と共通する構成には同一の符号を付し、その説明は省略する。実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図３９及び図４１を参照して第４実施例の復号化回路１２１との差分を説明する。

【0375】

復号化回路１２１は、動作制御部８０、軟判定部８１、ＳＤ－ＦＥＣ復号部８２、硬判定部８３、セレクタ８４ａ～８４ｄ、ＨＤ－ＦＥＣ復号部８５、及びＰＳ逆変換部８９を有する。ＰＳ逆変換部８９は、セレクタ８６ａ，８６ｂ、ＸＯＲ演算器８７ａ，８７ｂ、及びＩＤＭ処理部８８ａ～８８ｃを含む。

【0376】

ＳＤ－ＦＥＣ復号部８２ｂは、訂正部の一例であり、フレームの周期Ｔ内の期間Ｔａ中、レベル－０，２，３のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて軟判定部８１ｂの判定の結果の誤りを訂正する。ＳＤ－ＦＥＣ復号部８２ｂは、期間Ｔｂ中、レベル－０のビット列の値を訂正し、期間Ｔａ中、レベル－０～３のビット列の値を訂正する。

【0377】

セレクタ８４ｄは、ＨＤ－ＦＥＣ復号部８５に出力する出力信号を、ＨＤ－ＦＥＣパリティとレベル－０のビット列内のデータ＃０から選択する。セレクタ８４ｃは、期間ＴａにおいてＨＤ－ＦＥＣパリティを選択し、期間Ｔｂにおいてレベル－０のビット列を選択する。

【0378】

ＨＤ－ＦＥＣ復号部８５は、期間Ｔｂにおいてレベル－０～３の各ビット列のデータ＃０～＃３を復号化し、期間Ｔａにおいてレベル－１のビット列内のデータ＃１を復号化する。ＨＤ－ＦＥＣ復号部８５は、ＰＳ逆変換部８９にレベル－０～３のビット列を出力する。

【0379】

【0380】

このように、第４～第１０実施例において、ＳＤ－ＦＥＣ生成部７５，７５ａ，７５ｂは、動作制御部７０の切り替えに従って、期間Ｔｂ中、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成し、期間Ｔａ中、レベル－３のビット列を含む２以上のビット列に挿入する。このため、ノイズ耐力を低下させずに消費電力を低減することができる。

【0381】

次に第４～第１０実施例を比較する。

【0382】

図４２は、比較例及び第４～第１０実施例のビット列ごとのＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティのデータ量を示す図である。ここでは、フレーム内の期間ＴａのＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティのデータ量の合計をＮ（bit）とする。

【0383】

比較例の場合、レベル－３のビット列にはＮ（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されており、他のビット列には０（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。

【0384】

第４実施例の場合、レベル－２，３の各ビット列にはＮ／２（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されており、他のビット列には０（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。第５実施例の場合、レベル－１，３の各ビット列にはＮ／２（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されており、他のビット列には０（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。

【0385】

第６実施例の場合、レベル－１～３の各ビット列にはＮ／３（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されており、他のビット列には０（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。第７実施例の場合、レベル－０，３の各ビット列にはＮ／２（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されており、他のビット列には０（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。

【0386】

第８実施例の場合、レベル－０，１，３の各ビット列にはＮ／３（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されており、他のビット列には０（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。第９実施例の場合、レベル－０～３の各ビット列にはＮ／４（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。

【0387】

第１０実施例の場合、レベル－０，２，３の各ビット列にはＮ／３（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されており、他のビット列には０（bit）のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。

【0388】

比較例と第４～第１０実施例を比べると、第４～第１０実施例ではＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが２以上のビット列に分けて挿入されているため、期間Ｔａ中の演算領域が比較例より狭くなり、低消費電力化が可能である。特に第９実施例では、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが全てのビット列に分かれて挿入されているため、期間Ｔａ中のＦＥＣの演算領域が最も狭くなり、低消費電力化の効果が最も高い。

【0389】

また、フレーム内のＤＭ処理されたデータが多いほど、プロバブリスティックシェーピングの効果は大きい。ＤＭ処理対象のレベル－０～２のビット列内のＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが最も少ない第４実施例、第５実施例、及び第７実施例が、他の実施例より高いノイズ耐力が得られる。

【0390】

第５及び第７実施例では、レベル－２のビット列にＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されておらず、ＤＭ処理されたデータ＃１，＃２が含まれている。これに対し、第４実施例では、レベル－２のビット列にＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが挿入されている。このため、第５及び第７実施例によると最も高いノイズ耐力が得られる。

【0391】

また、本実施例のトランスポンダ１ａ，１ｂ及び光伝送システムは、第１～第１０実施例の符号化回路１２０及び復号化回路１２１を有する。このため、上記と同様の作用効果が得られる。なお、上述した符号化回路１２０及び復号化回路１２１は、例えばＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specified Integrated Circuit）などのハードウェアから構成された回路であってもよい。

【0392】

上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形して実施可能である。

【0393】

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換する変換部と、
前記フレームの周期において、前記複数のビット列の誤りを訂正するための第１の誤り訂正符号を前記複数のビット列に挿入する第１期間と、前記複数のビット列に前記第１の誤り訂正符号を挿入しない第２期間を切り替える切替部と、
前記切替部の切り替えに従って、前記第２期間中、前記複数のビット列のうち、第２ビット列から前記第１の誤り訂正符号を生成し、前記第１期間中、前記第１ビット列を含む２以上のビット列に挿入する第１挿入部とを有することを特徴とする符号化回路。
（付記２）前記第１挿入部は、前記第１期間中、前記複数のビット列のうち、前記第２ビット列以外の２以上のビット列に前記第１の誤り訂正符号を挿入することを特徴とする付記１に記載の符号化回路。
（付記３）前記第１挿入部は、前記第１期間中、前記複数のビット列のうち、前記第２ビット列より上位側の第３ビット列以外の２以上のビット列に前記第１の誤り訂正符号を挿入することを特徴とする付記１に記載の符号化回路。
（付記４）前記第１挿入部は、前記第１期間中、前記複数のビット列の各々に前記第１の誤り訂正符号を挿入することを特徴とする付記１に記載の符号化回路。
（付記５）前記複数のビット列の誤りを訂正するための第２の誤り訂正符号を前記複数のビット列の各々から生成して、前記切替部の切り替えに従って、前記第１期間中、前記第１ビット列を含む２以上のビット列に挿入する第２挿入部を、さらに有し、
前記第１の誤り訂正符号は、前記複数のビット列の軟判定結果の誤り訂正に用いられ、
前記第２の誤り訂正符号は、前記複数のビット列の硬判定結果の誤り訂正に用いられることを特徴とする付記１乃至４の何れかに記載の符号化回路。
（付記６）多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定する第１判定部と、
前記複数のビット列のうち、第１ビット列を含む２以上のビット列に挿入された第１の訂正符号に基づいて前記第１判定部の軟判定の結果の誤りを訂正する訂正部と、
前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定する第２判定部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の値を逆変換する逆変換部と、
前記複数のビット列のうち、前記第２ビット列以外の各ビット列について、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正されたビット列、及び前記第２判定部により硬判定されたビット列から、前記逆変換部に入力されるビット列を選択する選択部と、
前記フレームの周期において、前記第１ビット列を含む２以上のビット列に前記第１の誤り訂正符号が挿入されている第１期間と、前記第１ビット列を含む２以上のビット列に前記第１の誤り訂正符号が挿入されていない第２期間を前記選択部に通知する通知部とを有し、
前記選択部は、前記通知部の通知に従って、前記第１期間中、前記第１の誤り訂正符号により軟判定の結果の誤りを訂正されたビット列を選択し、前記第２期間中、前記第２判定部により硬判定されたビット列を選択することを特徴とする復号化回路。
（付記７）多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外の各ビット列の値を変換し、
前記フレームの周期において、前記複数のビット列の誤りを訂正するための第１の誤り訂正符号を前記複数のビット列に挿入する第１期間と、前記複数のビット列に前記第１の誤り訂正符号を挿入しない第２期間を切り替え、
該切り替えに従って、前記第２期間中、前記複数のビット列のうち、第２ビット列から前記第１の誤り訂正符号を生成し、前記第１期間中、前記第１ビット列を含む２以上のビット列に挿入することを特徴とする符号化方法。
（付記８）前記第１期間中、前記複数のビット列のうち、前記第２ビット列以外の２以上のビット列に前記第１の誤り訂正符号を挿入することを特徴とする付記７に記載の符号化方法。
（付記９）前記第１期間中、前記複数のビット列のうち、前記第２ビット列より上位側の第３ビット列以外の２以上のビット列に前記第１の誤り訂正符号を挿入することを特徴とする付記７に記載の符号化方法。
（付記１０）前記第１期間中、前記複数のビット列の各々に前記第１の誤り訂正符号を挿入することを特徴とする付記７に記載の符号化方法。
（付記１１）前記複数のビット列の誤りを訂正するための第２の誤り訂正符号を前記複数のビット列の各々から生成して、前記切り替えに従って、前記第１期間中、前記第１ビット列を含む２以上のビット列に挿入し、
前記第１の誤り訂正符号は、前記複数のビット列の軟判定結果の誤り訂正に用いられ、
前記第２の誤り訂正符号は、前記複数のビット列の硬判定結果の誤り訂正に用いられることを特徴とする付記７乃至１０の何れかに記載の符号化方法。
（付記１２）多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記シンボルの１つに基づき軟判定し、
前記複数のビット列のうち、第１ビット列を含む２以上のビット列に挿入された誤り訂正符号に基づいて該軟判定の結果の誤りを訂正し、
前記複数のビット列のうち、第２ビット列以外の各ビット列の値を前記シンボルの１つに基づき硬判定し、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第１ビット列以外の各ビット列の値を逆変換し、
前記複数のビット列のうち、前記第２ビット列以外の各ビット列について、前記誤り訂正符号により軟判定の結果の誤りを訂正されたビット列、及び前記第２判定部により硬判定されたビット列から、該逆変換するビット列を選択し、
前記フレームの周期において、前記第１ビット列を含む２以上のビット列に前記誤り訂正符号が挿入されている第１期間と、前記第１ビット列を含む２以上のビット列に前記誤り訂正符号が挿入されていない第２期間を通知し、
前記逆変換するビット列の選択処理は、該通知に従って、前記第１期間中、前記誤り訂正符号により軟判定の結果の誤りを訂正されたビット列を選択し、前記第２期間中、前記第２判定部により硬判定されたビット列を選択することを特徴とする復号化方法。
（付記１３）送信対象のフレームを復号化する付記１に記載の符号化回路と、
受信対象のフレームを復号化する付記６に記載の復号化回路と、
前記送信対象のフレームを光信号に変換して他の装置に送信し、他の装置から光信号を受信して前記受信対象のフレームに変換する変換回路とを有することを特徴とする伝送装置。
（付記１４）光信号を送信する第１伝送装置と、
前記光信号を受信する第２伝送装置とを有し、
前記第１伝送装置は、
送信対象のフレームを復号化する付記１に記載の符号化回路と、
前記送信対象のフレームを前記光信号に変換する第１変換回路とを有し、
前記第２伝送装置は、
受信対象のフレームを復号化する付記６に記載の復号化回路と、
前記光信号を受信して前記受信対象のフレームに変換する第２変換回路とを有することを特徴とする光伝送システム。

【符号の説明】

【0394】

１ａ，１ｂトランスポンダ
１４ＡＣＯ
２０，２０ａ，４０，７０，８０動作制御部
２４，２４ｘ，２４ｙ，７４ＨＤ－ＦＥＣ生成部
２５，２５ｘ～２５ｚ，７５，７５ａ，７５ｂＳＤ－ＦＥＣ生成部
２７，２７ｘ，２７ｙ，７７シンボルマッピング部
２９，２９ｘ，２９ｙ，７９ＰＳ変換部
４１，４１ｘ，４１ｙ，８１，８１ａ～８１ｃ軟判定部
４２，４２ｘ～４２ｚ，８２，８２ａ，８２ｂＳＤ－ＦＥＣ復号部
４３，４３ｙ，８３硬判定部
４４ａ～４４ｃ，８４ａ～８４ｄセレクタ
４９，４９ｘ，４９ｙ，８９ＰＳ逆変換部
１２０符号化回路
１２１復号化回路

【図1】