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特許7333819向上されたドレイン電流ドリフト及び／又は漏れ電流性能を有する高電子移動度トランジスタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-08-17
(45)【発行日】2023-08-25
(54)【発明の名称】向上されたドレイン電流ドリフト及び／又は漏れ電流性能を有する高電子移動度トランジスタ
(51)【国際特許分類】
H01L 21/338 20060101AFI20230818BHJP
H01L 29/778 20060101ALI20230818BHJP
H01L 29/812 20060101ALI20230818BHJP
H01L 21/336 20060101ALI20230818BHJP
H01L 29/78 20060101ALI20230818BHJP
【ＦＩ】
H01L29/80 H
H01L29/78 301B
H01L29/78 301N
【請求項の数】
8
(21)【出願番号】P 2021538969
(86)(22)【出願日】2019-12-26
(65)【公表番号】
(43)【公表日】2022-03-08
(86)【国際出願番号】 US2019068557
(87)【国際公開番号】W WO2020142345
(87)【国際公開日】2020-07-09
【審査請求日】2021-08-31
(31)【優先権主張番号】16/238,853
(32)【優先日】2019-01-03
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】イ、キョン － グン
(72)【発明者】
【氏名】ラデュルスク、ファビアン
(72)【発明者】
【氏名】シェパード、スコット
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特開２０１６－１００４７１（ＪＰ，Ａ）
【文献】特表２００８－５０７８４３（ＪＰ，Ａ）
【文献】特開２０１２－０４４００３（ＪＰ，Ａ）
【文献】特開２０１５－０７２９７５（ＪＰ，Ａ）
【文献】特開２０１４－１８７０８４（ＪＰ，Ａ）
【文献】特開２０１４－０７８５６８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
高電子移動度トランジスタであって、チャンネル層と；
前記チャンネル層上のバリア層であって、前記バリア層は、前記チャンネル層に隣接する下側面と前記下側面の反対側の上側面とを有する、バリア層と；
前記バリア層の前記上側面上のソース接点と；
前記バリア層の前記上側面上のドレイン接点と；
前記ソース接点と前記ドレイン接点との間の前記バリア層の前記上側面上のゲート接点と；
前記ソース接点と前記ドレイン接点との間の前記バリア層の前記上側面上の第1のパッシベーション層と；
前記ソース接点と前記ドレイン接点との間の前記バリア層の前記上側面上の第２のパッシベーション層と；
を備え、
前記バリア層の前記上側面に第１の凹部と第２の凹部を備え、
前記第２のパッシベーション層は前記第１の凹部及び前記第２の凹部の両方の内部にあって前記第１の凹部及び前記第２の凹部の両方に充填され、
前記第１の凹部は前記ソース接点に隣接し、前記第２の凹部は前記ドレイン接点に隣接し、
前記第１のパッシベーション層及び前記第２のパッシベーション層の両方は前記バリア層に直接的に接触し、
前記第１のパッシベーション層は電荷散逸材料である第１の材料を含み、前記第２のパッシベーション層は前記第１の材料とは異なる第２の材料を含む、高電子移動度トランジスタ。
【請求項2】
前記第１の材料は、窒素に対するケイ素の第１の比率を有する第１の窒化ケイ素材料であり、前記第２の材料は、窒素に対するケイ素の第２の比率を有する第２の窒化ケイ素材料であり、窒素に対するケイ素の前記第１の比率は、窒素に対するケイ素の前記第２の比率よりも少なくとも１０パーセンテージ・ポイントだけ大きい、請求項１に記載の高電子移動度トランジスタ。
【請求項3】
前記バリア層の前記上側面に第３の凹部を更に備え、前記第２のパッシベーション層は前記第３の凹部内にあり、前記第３の凹部は前記ゲート接点の下にある、請求項１から２までのいずれか一項に記載の高電子移動度トランジスタ。
【請求項4】
前記第２のパッシベーション層は前記第１のパッシベーション層を覆う、請求項１から３までのいずれか一項に記載の高電子移動度トランジスタ。
【請求項5】
前記第１のパッシベーション層は、前記ソース接点と前記ゲート接点との間にある前記バリア層の前記上側面の部分の第１のパーセンテージに直接的に接触し、前記ゲート接点と前記ドレイン接点との間にある前記バリア層の前記上側面の部分の第２のパーセンテージに直接的に接触し、前記第２のパーセンテージは前記第１のパーセンテージとは少なくとも１０パーセンテージ・ポイントだけ大きい、請求項１から４までのいずれか一項に記載の高電子移動度トランジスタ。
【請求項6】
前記第２のパーセンテージは前記第１のパーセンテージよりも少なくとも２０パーセンテージ・ポイントだけ大きい、請求項５に記載の高電子移動度トランジスタ。
【請求項7】
前記第２のパッシベーション層は、前記ソース接点と前記ゲート接点との間にある前記バリア層の前記上側面の部分の第３のパーセンテージに直接的に接触し、前記ゲート接点と前記ドレイン接点との間にある前記バリア層の前記上側面の部分の第４のパーセンテージに直接的に接触し、前記第４のパーセンテージは前記第３のパーセンテージとは少なくとも１０パーセンテージ・ポイントだけ大きい、請求項１から５までのいずれか一項に記載の高電子移動度トランジスタ。
【請求項8】
前記第４のパーセンテージは前記第３のパーセンテージを少なくとも５０パーセンテージ・ポイントだけ上回る、請求項７に記載の高電子移動度トランジスタ。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、参照によりその内容の全体が本明細書に組み込まれる２０１９年１月３日出願の米国特許出願第１６／２３８，８５３号の優先権を主張する。
【0002】
本明細書において説明される本発明の概念は、半導体デバイスに関し、より詳細には高電子移動度トランジスタに関する。
【背景技術】
【0003】
ケイ素及びガリウムヒ素などの低バンドギャップ半導体材料で形成された電子デバイスは、より低電力及び（ケイ素の場合）より低周波数の適用用途において広範な適用用途を見いだしている。しかしながら、これらの半導体材料は、それらの比較的小さなバンドギャップ（例えば、室温においてケイ素で１．１２ｅＶ及びガリウムヒ素で１．４２ｅＶ）及び／又は比較的小さな破壊電圧のため、より高電力及び／又はより高周波数の適用用途にはあまり適さないことがある。
【0004】
高電力、高温及び／又は高周波数の適用用途では、炭化ケイ素（室温においてアルファ炭化ケイ素で２．９９６ｅＶバンドギャップ）及び第ＩＩＩ族窒化物（例えば、室温において窒化ガリウムで３．３６ｅＶバンドギャップ）などの広いバンドギャップ半導体材料で形成されたデバイスがしばしば使用される。これらの材料は、典型的には、ガリウムヒ素及びケイ素と比べて、より高い電界破壊強度及びより高い電子飽和速度を有する。
【0005】
高電力及び／又は高周波数の適用用途のために特に関心が持たれているデバイスは、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。ＨＥＭＴデバイスは、２次元電子ガス（２ＤＥＧ：Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）が、異なるバンドギャップエネルギーを有する２つの半導体材料のヘテロ接合部に形成されるので、いくつかの環境の下で動作上の利点を提供し得、より小さなバンドギャップの材料はより高い電子親和度を有する。２ＤＥＧは、より小さなバンドギャップ材料における蓄積層であり、非常に高いシート電子濃度を含み得る。加えて、より広いバンドギャップ半導体において生じる電子は２ＤＥＧ層に移動し、イオン化された不純物の散乱の低下に起因する高電子移動度を可能とする。高キャリア濃度と高キャリア移動度とのこの組合せが、非常に大きな相互コンダクタンスをＨＥＭＴに与え得、高周波数の適用用途のための金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に対する強い性能優位性を提供し得る。
【0006】
第ＩＩＩ族窒化物ベースの材料系で作成された高電子移動度トランジスタは、前述された高い破壊電界、広いバンドギャップ、大きな導電帯オフセット、及び／又は高い飽和電子ドリフト速度を含む材料特性の組合せのために、大量の無線周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電力を生成する潜在性を有する。本明細書において使用されるとき、「第ＩＩＩ族窒化物」という用語は、窒素（Ｎ）と周期表の第ＩＩＩ族の元素、通常は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び／又はインジウム（Ｉｎ）との間に形成される半導体化合物を指す。この用語は、例えばＡｌＧａＮ及びＡｌＩｎＧａＮなどの三元及び四元（又は更に高い）化合物も指す。当業者にはよく理解されているように、第ＩＩＩ族元素は窒素と結合して二元（例えば、ＧａＮ）、三元（例えば、ＡｌＧａＮ、ＡｌＩｎＮ）、及び四元（例えば、ＡｌＩｎＧａＮ）化合物を形成し得る。これらの化合物は全て、１モルの窒素が合計で１モルの第ＩＩＩ族元素と結合される実験式を有する。
【0007】
図１Ａは、従来の窒化ガリウムベースの高電子移動度トランジスタ１００の概略的な平面図であり、図１Ｂは、図１Ａの線１Ｂ－１Ｂに沿った高電子移動度トランジスタ１００の概略的な断面図である。図１Ａ～図１Ｂにおいて図示されるように、高電子移動度トランジスタ１００は、例えば炭化ケイ素基板などの基板１１０上に形成され得る。任意選択的なバッファ層１２０が基板１１０上に形成され得、チャンネル層１３０が基板１１０の反対側でバッファ層１２０上に形成される。バリア層１４０が基板１１０の反対側でチャンネル層１３０上に形成される。チャンネル層１３０及びバリア層１４０は、第ＩＩＩ族窒化物ベースの材料を含み得、チャンネル層１３０はバリア層１４０のバンドギャップよりも小さいバンドギャップを有する。基板１１０、バッファ層１２０、チャンネル層１３０及びバリア層１４０は、一緒に半導体構造１０２を形成し得る。ソース接点１５０及びドレイン接点１５２がバリア層１４０の上側面上に形成され、これらは横方向に互いから離間されている。ゲート接点１５４が、ソース接点１５０とドレイン接点１５２との間のバリア層１４０の上側面上に形成される。パッシベーション層１６０が、バリア層１４０の上面の露出された部分を覆う。ＨＥＭＴデバイス１００が導電状態又は「オン」状態になるようにバイアスされたとき、２ＤＥＧ層１３２がチャンネル層１３０とバリア層１４０との間の接合部に形成される。２ＤＥＧ層１３２は、ソース接点１５０、ドレイン接点１５２の下にそれぞれあるデバイスのソース及びドレイン領域の間に電流が流れることを可能とする非常に導電性の高い層として働く。
【先行技術文献】
【特許文献】
【0008】
【文献】米国特許出願公開第２００３／０１０２４８２（Ａ１）号
【発明の概要】
【課題を解決するための手段】
【0009】
本発明のいくつかの実施例に従って、高電子移動度トランジスタであって、チャンネル層と、チャンネル層上のバリア層であって、バリア層は、チャンネル層に隣接する下側面と下側面の反対側の上側面とを有する、バリア層と、バリア層の上側面上のソース接点と、バリア層の上側面上のドレイン接点と、ソース接点とドレイン接点との間のバリア層の上側面上のゲート接点と、ソース接点とドレイン接点との間のバリア層の上側面上のパッシベーション層とを含む、高電子移動度トランジスタが提供される。バリア層の上側面に第１の凹部が設けられ、パッシベーション層は第１の凹部内にある。
【0010】
いくつかの実施例において、パッシベーション層は第２のパッシベーション層を備え得、トランジスタは、ソース接点とドレイン接点との間のバリア層の上側面上の第１のパッシベーション層を更に含み、第１のパッシベーション層及び第２のパッシベーション層の両方はバリア層に直接的に接触する。このような実施例において、第１のパッシベーション層は第１の材料であり得、第２のパッシベーション層は、第１の材料とは異なる第２の材料であり得る。例えば、第１の材料は、窒素に対するケイ素の第１の比率を有する第１の窒化ケイ素材料であり得、第２の材料は、窒素に対するケイ素の第２の比率を有する第２の窒化ケイ素材料であり得、窒素に対するケイ素の第１の比率は、窒素に対するケイ素の第２の比率よりも少なくとも１０パーセンテージ・ポイントだけ大きい。他の例示的な実施例において、第１の材料はアルミナであり得、第２の材料は窒化ケイ素であり得る。いくつかの実施例において、第１の材料は電荷散逸材料であり得る。
【0011】
いくつかの実施例において、第１の凹部はゲート接点の下にあり得、第２のパッシベーション層は第１の凹部内にあり得る。他の実施例において、第１の凹部は、ソース接点又はドレイン接点のうちの１つに隣接し得る。いくつかの実施例において、トランジスタは、前記凹部とバリア層の上側面に第２の凹部とを含み得、第２のパッシベーション層は第１の凹部及び第２の凹部の両方の内部にある。例えば、第１の凹部はソース接点に隣接し得、第２の凹部はドレイン接点に隣接し得る。いくつかの実施例において、トランジスタは、バリア層の上側面に第３の凹部を更に含み得、第２のパッシベーション層は第３の凹部内にあり、第３の凹部はゲート接点の下にある。
【0012】
いくつかの実施例において、第２のパッシベーション層は第１のパッシベーション層を覆い得る。
【0013】
いくつかの実施例において、第１のパッシベーション層は、ソース接点とゲート接点との間にあるバリア層の上側面の部分の第１のパーセンテージに直接的に接触し得、ゲート接点とドレイン接点との間にあるバリア層の上側面の部分の第２のパーセンテージに直接的に接触し得、第１のパーセンテージは第２のパーセンテージとは少なくとも１０パーセンテージ・ポイントだけ異なる。例えば、１つの具体的な実施例において、第２のパーセンテージは第１のパーセンテージよりも少なくとも２０パーセンテージ・ポイントだけ大きくなり得る。
【0014】
いくつかの実施例において、第２のパッシベーション層は、ソース接点とゲート接点との間にあるバリア層の上側面の部分の第３のパーセンテージに直接的に接触し得、ゲート接点とドレイン接点との間にあるバリア層の上側面の部分の第４のパーセンテージに直接的に接触し得、第３のパーセンテージは第４のパーセンテージとは少なくとも１０パーセンテージ・ポイントだけ異なる。例えば、１つの具体的な実施例において、第３のパーセンテージは第４のパーセンテージを少なくとも５０パーセンテージ・ポイントだけ上回り得る。
【0015】
本発明の更なる実施例に従って、高電子移動度トランジスタであって、チャンネル層と、チャンネル層上のバリア層であって、バリア層は、チャンネル層に隣接する下側面と下側面の反対側の上側面とを有する、バリア層と、バリア層の上側面上のソース接点と、バリア層の上側面上のドレイン接点と、ソース接点とドレイン接点との間のバリア層の上側面上のゲート接点と、ソース接点とドレイン接点との間のバリア層の上側面上の第１のパッシベーション層とを含む、高電子移動度トランジスタが提供される。第１のパッシベーション層は、ソース接点とゲート接点との間にあるバリア層の上側面の部分の第１のパーセンテージに直接的に接触し、ゲート接点とドレイン接点との間にあるバリア層の上側面の部分の第２のパーセンテージに直接的に接触し、第２のパーセンテージは第１のパーセンテージとは異なる。
【0016】
いくつかの実施例において、第２のパーセンテージは第１のパーセンテージを少なくとも１０パーセンテージ・ポイントだけ上回り得る。他の実施例において、第２のパーセンテージは第１のパーセンテージを少なくとも３０パーセンテージ・ポイントだけ上回り得る。
【0017】
いくつかの実施例において、トランジスタは、ソース接点とドレイン接点との間のバリア層の上側面に直接的に接触する第２のパッシベーション層を更に含み得、第２のパッシベーション層は第１のパッシベーション層とは異なる材料を含む。第１のパッシベーション層は電荷散逸材料であり得る。例えば、第１のパッシベーション層はケイ素リッチな窒化ケイ素又はアルミナであり得る。
【0018】
いくつかの実施例において、第２のパッシベーション層は、ソース接点とゲート接点との間にあるバリア層の上側面の部分の第３のパーセンテージに直接的に接触し得、ゲート接点とドレイン接点との間にあるバリア層の上側面の部分の第４のパーセンテージに直接的に接触し得、第４のパーセンテージは第３のパーセンテージとは異なる。例えば、第３のパーセンテージは第４のパーセンテージを少なくとも３０パーセンテージ・ポイントだけ上回り得る。
【0019】
いくつかの実施例において、第１のパッシベーション層は電荷散逸材料であり得る。
【0020】
いくつかの実施例において、バリア層は、その上側面に少なくとも１つの凹部を含み得、第２のパッシベーション層は少なくとも１つの凹部内に蒸着され得る。例示的な実施例において、少なくとも１つの凹部はゲート接点の下にある凹部を含み得る。
【0021】
本発明のなおも更なる実施例に従って、高電子移動度トランジスタであって、チャンネル層と、チャンネル層上のバリア層であって、バリア層は、チャンネル層に隣接する下側面と下側面の反対側の上側面とを有する、バリア層と、バリア層の上側面上のソース接点と、バリア層の上側面上のドレイン接点と、ソース接点とドレイン接点との間のバリア層の上側面上のゲート接点と、ソース接点とドレイン接点との間のバリア層の上側面に直接的に接触する第１のパッシベーション層であって、第１のパッシベーション層は電荷散逸材料を含む、第１のパッシベーション層と、ソース接点とドレイン接点との間のバリア層の上側面に直接的に接触する第２のパッシベーション層であって、第２のパッシベーション層は第１のパッシベーション層とは異なる材料を含む、第２のパッシベーション層とを含む、高電子移動度トランジスタが提供される。
【0022】
いくつかの実施例において、第２のパッシベーション層は第１のパッシベーション層の上側面上にもあり得る。
【0023】
いくつかの実施例において、第２のパッシベーション層は電荷散逸材料でなくてよい。
【0024】
いくつかの実施例において、電荷散逸材料はケイ素リッチな窒化ケイ素又はアルミナであり得る。
【0025】
いくつかの実施例において、第１の凹部がバリア層の上側面に設けられ得、第２のパッシベーション層は第１の凹部内にあり得る。第１の凹部は、例えば、ゲート接点の下にあり得、又はソース接点又はドレイン接点のうちの１つに隣接し得る。いくつかの実施例において、トランジスタは、バリア層の上側面に第２の凹部を更に含み得、第２のパッシベーション層は第２の凹部内にあり、第１の凹部はソース接点に隣接し、第２の凹部はドレイン接点に隣接する。トランジスタは、バリア層の上側面に第３の凹部を更に含み得、第２のパッシベーション層は第３の凹部内にあり、第３の凹部はゲート接点の下にある。第２のパッシベーション層は第１のパッシベーション層を覆い得る。
【0026】
いくつかの実施例において、第１のパッシベーション層は、ソース接点とゲート接点との間にあるバリア層の上側面の部分の第１のパーセンテージに直接的に接触し得、ゲート接点とドレイン接点との間にあるバリア層の上側面の部分の第２のパーセンテージに直接的に接触し得、第２のパーセンテージは第１のパーセンテージを少なくとも１０パーセンテージ・ポイントだけ上回る。
【図面の簡単な説明】
【0027】
【図1A】従来の高電子移動度トランジスタの概略的な平面図である。
【図3A】本発明の実施例による高電子移動度トランジスタの概略的な平面図である。
【図4】高電子移動度トランジスタのソースからドレインへの電流が、ドレイン電流ドリフトに起因して定常状態動作条件中に時間経過とともにどのように変化し得るかを示すグラフである。
【図5A】本発明の更なる実施例による高電子移動度トランジスタの概略的な平面図である。
【図5B】本発明の更なる実施例による高電子移動度トランジスタの概略的な断面図である。
【図6A】本発明のなおも更なる実施例による高電子移動度トランジスタの概略的な平面図である。
【図6B】本発明のなおも更なる実施例による高電子移動度トランジスタの概略的な断面図である。
【図7】本発明の追加的な実施例による高電子移動度トランジスタの概略的な断面図である。
【図8】本発明のなおも更なる実施例による高電子移動度トランジスタの概略的な断面図である。
【図9A】本発明の実施例による高電子移動度トランジスタを作成する方法を示す概略的な断面図である。
【図9B】本発明の実施例による高電子移動度トランジスタを作成する方法を示す概略的な断面図である。
【図9C】本発明の実施例による高電子移動度トランジスタを作成する方法を示す概略的な断面図である。
【図9D】本発明の実施例による高電子移動度トランジスタを作成する方法を示す概略的な断面図である。
【図9E】本発明の実施例による高電子移動度トランジスタを作成する方法を示す概略的な断面図である。
【図9F】本発明の実施例による高電子移動度トランジスタを作成する方法を示す概略的な断面図である。
【発明を実施するための形態】
【0028】
本発明の実施例は、向上されたドレイン電流ドリフト及び／又は漏れ電流性能を呈し得る高電子移動度トランジスタに関する。
【0029】
図２は、様々な電流パスが示された図１Ｂの断面図である。図２において図示されるように、高電子移動度トランジスタにおける一次的なオン状態の導電パスは、ドレインからソースへの電流ＩＤＳがソース接点１５０とドレイン接点１５２との間に流れることを可能とする２ＤＥＧ層１３２に形成される導電パス１７０である。しかしながら、やはり図２において図示されるように、従来の高電子移動度トランジスタ１００においては追加的な電流パスが存在し得る。これらの追加的な電流パスは、半導体構造１０２とパッシベーション層１６０との間の界面に沿ったソース接点１５０とゲート接点１５４との間の電流パス１７２、及び半導体構造１０２とパッシベーション層１６０との間の界面に沿ったゲート接点１５４とドレイン接点１５２との間の電流パス１７４を含む。電流パス１７２及び１７４は、デバイスのゲート漏れ電流ＩＧ及びドレイン漏れ電流ＩＤに影響を与える。図２において示された追加的な電流パス１７２、１７４は、一般的に、望ましくない電流パスである。
【0030】
高電子移動度トランジスタ１００は、通常はオンのＨＥＭＴとして、又は通常はオフのＨＥＭＴとして構成され得る。通常はオフのＨＥＭＴは、ソース及びドレイン接点１５０、１５２が適切にバイアスされ、ゲート接点１５４にバイアス電圧が印加されていないときに、デバイスがドレイン及びソース接点１５０、１５２の間に電流を導通させないように構成される。これとは対照的に、通常はオンのＨＥＭＴは、ドレイン及びソース接点１５０、１５２が適切にバイアスされ、及びゲート接点１５４にバイアス電圧が印加されていないときに、デバイスがソース及びドレイン接点１５０、１５２の間に電流を導通させるように構成される。故に、換言すれば、通常はオフのＨＥＭＴは、ゲート接点１５４にバイアス電圧を印加することによって電源オンされ得（すなわち導電状態にされ）、通常はオンのＨＥＭＴは、ゲート接点１５４にバイアス電圧を印加することによって電源オフされ得る（すなわち非導電状態にされる）。以下の議論は、ＨＥＭＴ１００が通常はオンのＨＥＭＴであるものと想定するが、本発明の実施例はこれに限定されるものではない。
【0031】
困ったことに、例えば半導体構造の上側面における、電子トラップとして働く欠陥に起因して、半導体構造１０２において電荷が堆積し得る。この電荷の堆積は、半導体構造２０２における電荷の蓄積を結果的にもたらし得、これは、ＨＥＭＴ１００がオフ状態からオン状態に切り替わるときに電流の流れを減少させ得、これはＲＦ分散と称される。このような挙動は、ＨＥＭＴデバイス１００がトランジスタ増幅器として使用されるときに非線形性を生成し得、これらの非線形性は、受動相互変調（ＰＩＭ：Ｐａｓｓｉｖｅ Ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ）歪みを生じさせ得る。当技術分野において知られているように、ＰＩＭ歪みは、通信システムの送信パスに沿った不所望の相互変調積の生成を指し、これは通信システムの受信パスの性能を深刻に低下させ得る。高電子移動度トランジスタのドレイン電流ドリフト性能は、例えばＨＥＭＴが定常状態条件で動作するときに電荷堆積に起因してドレイン電流が変化する程度の尺度である。
【0032】
本発明の実施例に従って、向上されたドレイン電流ドリフト性能及び／又は向上されたゲート及びドレイン漏れ電流性能を有し得る高電子移動度トランジスタが提供される。高電子移動度トランジスタは、窒化ガリウムベースのデバイス又は他の第ＩＩＩ族窒化物ベースのデバイスであり得る。動作の任意の特定の理論に縛られることを意図することなく、半導体構造１０２の上側面に沿った又はその近くの欠陥（このような場所における欠陥は、本明細書において半導体構造の上側面「における」欠陥と称される）は、ＨＥＭＴデバイスの動作中に電荷を捕捉する電子トラップを形成することがあると信じられている。これらの捕らわれた電荷は、ソース接点１５０とゲート接点１５４との間の領域及びゲート接点１５４とドレイン接点１５２との間の領域においてパッシベーション層１６０とバリア層１４０との間の界面に集まり得、これらの捕らわれた電荷は、２ＤＥＧ層１３２を流れる電流の流れを減少させ得る。本発明の実施例によるＨＥＭＴデバイスは、上述された電子トラップに捕まった電荷を散逸させるという特徴を含み得る。結果として、本発明の実施例によるＨＥＭＴデバイスのドレイン電流ドリフト性能は、著しく向上されたドレイン電流ドリフト性能を呈し得、従って、向上されたＰＩＭ歪み性能を呈し得る。
【0033】
電子トラップにおける電荷は、本発明の実施例によるＨＥＭＴデバイスにおけるソース及びドレイン接点の間の半導体構造の上側面上に形成された多層パッシベーション構造の使用を通じて散逸され得る。これらの多層パッシベーション構造は、半導体構造の上側面の部分上に直接的に形成された第１のパッシベーション層を含み得る。第１のパッシベーション層は、下にある半導体層に存在する電荷を散逸させる電荷散逸材料で形成され得る。しかしながら、電荷散逸材料を使用して単一層のパッシベーション構造を形成することは、ゲート漏れ電流ＩＧ及び／又はドレイン漏れ電流ＩＤの一方又は両方を不所望に増加させる場合があることが分かっている。それ故、本発明の実施例によるパッシベーション構造は、半導体構造の上側面の他の部分上に直接的に形成された第２のパッシベーション層を更に含み得る。第２のパッシベーション層は電荷散逸材料で形成されるものではない。第２のパッシベーション層は、ゲート漏れ電流ＩＧ及び／又はドレイン漏れ電流ＩＤの上述された増加を減少又は防止し得る。
【0034】
いくつかの実施例において、ソース及びドレイン接点の間の領域において半導体構造の上側面に開口が形成され得、第２のパッシベーション層はこれらの開口内に形成され得る。これらの開口は、ゲート漏れ電流ＩＧ及び／又はドレイン漏れ電流ＩＤの任意の増加の減少を更に助ける。いくつかの実施例において、１つ又は複数の開口が、ソース接点とゲート接点との間の半導体構造の上側面に設けられ得、１つ又は複数の追加的な開口が、ゲート接点とドレイン接点との間の半導体構造の上側面に設けられ得る。他の実施例において、開口が、追加的に又は代替的に、ゲート接点の下で、半導体構造の上側面に設けられ得る。
【0035】
第１のパッシベーション層を形成するために使用される電荷散逸材料は、例示的な実施例において、例えば、ケイ素リッチな窒化ケイ素層又はアルミナ層を含み得る。他の実施例において、電荷散逸特性を有する他の誘電性材料又は金属リッチ若しくは第ＩＶ族リッチな誘電性材料も使用され得る。更には、多層パッシベーション構造は、対称的である必要はない。例えば、いくつかの実施例において、第１のパッシベーション層は、ソース接点とゲート接点との間にある半導体構造の部分の上側面の第１のパーセンテージに直接的に接触し得、ゲート接点とドレイン接点との間にあるバリア層の部分の上側面の第２のパーセンテージに直接的に接触し得、第１のパーセンテージは第２のパーセンテージとは異なる。故に、ゲート接点の両側における多層パッシベーション構造の形状及び／又はサイズは非対称であり得る。
【0036】
次に、本発明の実施例が図を参照してより詳細に説明される。
【0037】
図３Ａは、本発明の実施例による窒化ガリウムベースの高電子移動度トランジスタ２００の概略的な平面図であり、図３Ｂは、図３Ａの線３Ｂ－３Ｂに沿った高電子移動度トランジスタ２００の概略的な断面図である。図３Ｃは図３Ｂの一部分の拡大図である。図３Ａ～図３Ｂにおいて図示されるように、高電子移動度トランジスタ２００は基板２１０上に形成され得る。基板２１０は、例えば、半絶縁性炭化ケイ素基板を含み得、これは、例えば、４Ｈポリタイプ又は６Ｈポリタイプの炭化ケイ素であり得る。基板２１０を形成するために使用され得る他の炭化ケイ素候補ポリタイプは、３Ｃ、６Ｈ、及び１５Ｒポリタイプなどがある。「半絶縁性」という用語は、絶対的な意味であるよりはむしろ記述的に使用される。本発明の特定の実施例において、炭化ケイ素のバルク結晶は、室温において約１×１０５Ωｃｍ以上の抵抗率を有する。炭化ケイ素が基板材料として使用され得るが、本発明の実施例は、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、ケイ素、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなど、任意の適切な基板を利用し得る。基板２１０は炭化ケイ素ウエハーであり得、高電子移動度トランジスタ２００は少なくとも部分的にウエハー・レベル処理を介して形成され得、次いで、複数の個々の高電子移動度トランジスタ２００を提供するためにウエハーはダイスカットされ得る。
【0038】
例えばバッファ、核形成及び／又は遷移層などの１つ又は複数の任意選択的な層２２０が、基板２１０の上側面上に形成され得る。例えば、ＡｌＮバッファ層２２０が、炭化ケイ素基板２１０とデバイス２００の残りの部分との間に適切な結晶構造遷移を提供するために基板２１０の上側面上に形成され得る。加えて、例えば、その開示が参照によって本明細書に全体が記載されているかの如く本明細書に組み込まれる同一出願人による米国特許出願公開第２００３／０１０２４８２（Ａ１）号において説明されるように、歪み相殺遷移層（ｓｔｒａｉｎ ｂａｌａｎｃｉｎｇ ｔｒａｎｓｉｔｉｏｎ ｌａｙｅｒ）２２０が追加的に及び／又は代替的に設けられ得る。任意選択的なバッファ／核形成／遷移層２２０は、有機金属化学気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、又は分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）若しくは高蒸気圧エピタキシー（ＨＶＰＥ：Ｈｉｇｈ Ｖａｐｏｒ Ｐｒｅｓｓｕｒｅ Ｅｐｉｔａｘｙ）などの当業者に知られる他の技術によって蒸着され得る。
【0039】
チャンネル層２３０は、基板２１０の上側面上（又は任意選択的な層２２０上）に形成され、バリア層２４０は、チャンネル層２３０の上側面上に形成される。チャンネル層２３０はバリア層２４０のバンドギャップより小さなバンドギャップを有し得るとともに、チャンネル層２３０はバリア層２４０よりも大きな電子親和度も有し得る。チャンネル層２３０及びバリア層２４０は、第ＩＩＩ族窒化物ベースの材料を含み得る。
【0040】
いくつかの実施例において、チャンネル層２３０はＡｌｘＧａ１－ｘＮなどの第ＩＩＩ族窒化物であり得、ここで、チャンネル層及びバリア層２３０、２４０の間の界面においてチャンネル層２３０の導電帯縁のエネルギーがバリア層２４０に導電帯縁のエネルギーよりも小さいという条件で、０≦ｘ＜１である。本発明の特定の実施例において、ｘ＝０であり、チャンネル層２３０がＧａＮであることを示す。チャンネル層２３０は、ＩｎＧａＮ、ＡｌＩｎＧａＮなどの他の第ＩＩＩ族窒化物であってもよい。チャンネル層２３０は非ドープ（「意図しないドープ」）であり得、約２０Åよりも大きな厚さまで成長し得る。チャンネル層２３０は、超格子又はＧａＮ、ＡｌＧａＮなどの組合せなどの多層構造でもあり得る。いくつかの実施例において、チャンネル層２３０は圧縮歪みの下にあり得る。
【0041】
いくつかの実施例において、バリア層２４０は、ＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮ又はＡｌＩｎＧａＮ、又はこれらの層の組合せである。バリア層２４０は、単一の層を備え得、又は多層構造であり得る。本発明の特定の実施例において、バリア層２４０は、バリア層２４０がオーミック接触金属の下に埋め込まれたときに偏極効果を通じてチャンネル層２３０とバリア層２４０との間の界面においてかなりのキャリア濃度を誘起するために十分に厚くなり得、十分に高いアルミニウム（Ａｌ）組成及びドーピングを有し得る。バリア層２４０は、例えば、約０．１ｎｍから約３０ｎｍの厚さであり得るが、内部に亀裂又は実質的な欠陥形成を起こすほど厚くはない。１５～３０ｎｍの範囲のバリア層の厚さが一般的である。特定の実施例において、バリア層２４０は、非ドープであるか、又は約１０１９ｃｍ－３未満の濃度までｎタイプのドーパントによってドープされる。本発明のいくつかの実施例において、バリア層２４０は、ＡｌｘＧａ１－ｘＮであり、ここで、０＜ｘ＜１である。特定の実施例において、アルミニウム濃度は約２５％である。しかしながら、本発明の他の実施例において、バリア層２４０は、約５％から約１００％の間のアルミニウム濃度のＡｌＧａＮを含む。本発明の具体的な実施例において、アルミニウム濃度は約１０％よりも大きい。チャンネル層２３０及び／又はバリア層２４０は、例えば、ＭＯＣＶＤ、ＭＢＥ又はＨＶＰＥによって蒸着され得る。従来のＨＥＭＴ１００に関して上記において議論されたように、２ＤＥＧ層２３２が、チャンネル層２３０とバリア層２４０との間の接合部においてチャンネル層２３０に誘起される。２ＤＥＧ層２３２は、ソース接点２５０、ドレイン接点２５２の下にそれぞれあるデバイスのソース及びドレイン領域の間の導電を可能とする導電性の高い層として働く。基板２１０、バッファ／核形成／遷移層２２０、チャンネル層２３０及びバリア層２４０は、半導体構造２０２を形成する。
【0042】
ソース接点２５０及びドレイン接点２５２は、バリア層２４０の上側面上に形成され、横方向に互いから離間される。ゲート接点２５４は、ソース接点２５０とドレイン接点２５２との間のバリア層２４０の上側面上に形成される。ゲート接点２５４の材料は、バリア層２４０の組成に基づいて選択され得る。例えば、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ及び／又はＷＳｉＮなど、窒化ガリウムベースの半導体材料へのショットキー接触を作り出すことができる従来の材料が使用され得る。ソース接点２５０及びドレイン接点２５２は、窒化ガリウムベースの半導体材料へのオーミック接触を形成し得るＴｉＡｌＮなどの金属を含み得る。
【0043】
上記において議論されたように、本発明の実施例による高電子移動度トランジスタは、バリア層２４０の上側面上に形成された多層パッシベーション構造２６０を有し得る。例示的な実施例において、多層パッシベーション構造２６０は、第１のパッシベーション層２６２及び第２のパッシベーション層２６４を含み得、これらの両方は、半導体構造２０２の上側面に直接的に接触する（例えば、バリア層２４０の上側面に接触する）。いくつかの実施例において、３つ以上のパッシベーション層が多層パッシベーション構造２６０に含まれ得ることも理解されよう。多層パッシベーション構造２６０は、以下において更に詳細に議論される。
【0044】
上記において議論されたように、高電子移動度トランジスタは、通常はオンのＨＥＭＴ又は通常はオフのＨＥＭＴとして構成され得る。以下の議論は、ＨＥＭＴ２００が通常はオンのＨＥＭＴであるものと想定するが、本発明の実施例はこれに限定されるものではない。
【0045】
図３Ｂにおいて２７０とラベルが付された矢印によって示されるように、ゲート接点２５４にバイアス電圧が印加されない（及びソース及びドレイン接点２５０、２５２に適切なバイアス電圧が印加されている）とき、電子はソース接点２５０を通って２ＤＥＧ層２３２へと下向きに流動し、次いで、２ＤＥＧ層２３２に沿ってドレイン接点２５２の下の半導体層構造２０２の部分へと横方向に流動し、次いで、ドレイン接点２５２内へと上向きに流動する。しかしながら、十分なバイアス電圧がゲート接点２５４に印加されたとき、ゲート接点２５４の下の半導体材料の領域は電荷キャリアが空乏する。図３Ｂにおいて、空乏領域は、点線の曲線によって画定された領域２５６として図示され、空乏領域２５６のサイズは、数ある中でも、印加されたゲート・バイアス電圧の関数である。空乏領域２５６における電荷キャリアの不存在は、２ＤＥＧ層２３２を通る電子流動を効果的に「ブロック」し、従って、ゲート・バイアス電圧の印加によってＨＥＭＴ２００は電源オフされる。
【0046】
しかしながら、図１Ａ～図１Ｂを参照して上記において議論されたように、ゲート漏れ電流ＩＧパス（図１Ｂの１７２を参照）及びドレイン漏れ電流ＩＤパス（図１Ｂの１７４を参照）など、電流パス２７０以外にＨＥＭＴ２００を通る様々な電流パスが存在する。ゲート及びドレイン漏れ電流パスは、ＨＥＭＴデバイス２００がオフ状態にバイアスされたときでさえも電流が流れることを可能とし得る。加えて、上述されたように、例えばバリア層２４０の上側面における欠陥に関連する電子トラップが電荷を保持し得、バリア層２４０とチャンネル層２３０との界面に集まる電荷を結果的にもたらし得、これは、ゲート接点２５４がバイアスされていないとき（すなわち、ＨＥＭＴ２００がオン状態にバイアスされたとき）でさえも、２ＤＥＧ層２３２に沿った電流の流れを減少させ得、又はブロックし得る。これらの電荷は時間経過とともに散逸するが、ＨＥＭＴ２００が例えばＲＦ増幅器として使用されるとき、ゲート・バイアス電圧はオン状態とオフ状態との間で高速で循環し、故に、電子トラップからもたらされる電荷は、２ＤＥＧ層２３２の近傍においてエネルギーを保持し得る。ゲート・バイアス電圧が除去されてＨＥＭＴ２００がオン状態に切り替えられると、電荷は「メモリ効果」を有し得、これは本明細書において「ドレイン・ラグ」と称され、ゲート・バイアス電圧が除去された後に２ＤＥＧ層２３２を通る電流の流れを少なくとも部分的にブロックし得る。ドレイン・ラグは、ＨＥＭＴ２００を含む通信システムの性能を深刻に低下させ得る受動相互変調歪みを生じさせ得る非線形性を結果的にもたらす。
【0047】
ＨＥＭＴデバイスのドレイン電流ドリフト性能は、上述されたドレイン・ラグ効果の１つの特徴付けである。ドレイン電流ドリフト性能は、ＨＥＭＴに、ＨＥＭＴをオン状態にバイアスする直流電流（「ＤＣ：Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ」）バイアス電圧を印加し、このような定常状態動作条件の下でドレイン電流ＩＤＳが時間経過とともにどのように変化するかを観察することによって測定され得る。これは、図４においてグラフで表されている。理論的には、図４において「理想」とラベルが付された曲線によって示されるように、ドレイン電流ＩＤＳが一定であるように定常状態条件が達成されるべきである。しかしながら、上記において議論された電荷堆積などの仕組みに起因して、２ＤＥＧチャンネルを部分的にブロックし得る空乏領域が生じ得、図４において「ドレイン電流ドリフトがある場合」とラベルが付された曲線によって示されるように、これは時間経過とともにドレイン電流を減少させ得る。
【0048】
上記において議論されたように、本発明の実施例に従って、著しく向上されたドレイン電流ドリフト性能を呈し得る多層パッシベーション構造２６０を有するＨＥＭＴデバイスが提供される。多層パッシベーション構造２６０は、電子トラップに堆積する電荷の量を減少させるために、半導体構造２０２の上側面における電子トラップを変調するように設計され得る。このように電子トラップを変調することによって、ＨＥＭＴのドレイン電流ドリフト性能が向上され得る。
【0049】
いくつかの実施例において、ＨＥＭＴデバイス２００はパッシベーション構造２６０を含み得、これは、半導体構造２０２における電荷の堆積を少なくするようにパッシベーション構造と電子トラップとの間に相互作用をもたらす。例えば、いくつかの実施例において、ケイ素リッチな非化学量論的な窒化ケイ素を含むパッシベーション構造が使用され得る。他の実施例において、例えば、ケイ素リッチなＳｉＯ２及びアルミナを含む、金属リッチな誘電性材料又は第ＩＶ族リッチな誘電性材料（すなわち、元素の周期表の第ＩＶ族の元素を含む材料であり、第ＩＶ族材料とはケイ素などである）などの他のパッシベーション材料が使用され得る。ケイ素リッチな窒化ケイ素、アルミナ又は他のパッシベーション材料は、バリア層２４０の上側面に沿って電子トラップに堆積する電荷を散逸させるように働く電荷散逸材料を含み得る。ケイ素リッチな窒化ケイ素及びアルミナの両方が、電荷散逸材料として働き得ることが分かっている。電荷散逸材料は、電子トラップにおける電荷を中和し得、電荷の散逸パスを提供し得、又は他のやり方によってバリア層２４０に堆積する電荷の量を減少させるように働き得る。結果として、半導体構造２０２に存在する電荷が少なくなり得、従って、ドレイン・ラグの量が減少され得る。
【0050】
しかしながら、電荷散逸材料を使用してパッシベーション構造を形成すると、ゲート漏れ電流ＩＧ及び／又はドレイン漏れ電流ＩＤの一方又は両方を増加させる場合があることが分かっている。それ故、本発明の実施例によると、電荷散逸材料で形成される第１のパッシベーション層と、ゲート及びドレイン漏れ電流をブロックするように働く第２のパッシベーション層とを少なくとも含む多層パッシベーション構造２６０が使用され得る。第１及び第２のパッシベーション層は両方とも、半導体構造２０２（例えば、バリア層２４０）に直接的に接触するように形成され得る。
【0051】
図３Ａ～図３Ｂを再び参照すると、多層パッシベーション構造２６０が、少なくともソース及びドレイン接点２５０、２５２の間の領域において半導体構造２０２上に形成されることが見られる。多層パッシベーション構造２６０は、第１のパッシベーション層２６２及び第２のパッシベーション層２６４の両方を含む。第１のパッシベーション層２６２は、電荷散逸材料で形成され得る。本明細書において、電荷散逸材料は、下にある半導体層の上側面に捕らわれた電荷を実質的に散逸させる材料を指す。第１のパッシベーション層２６２を形成するために適切な電荷散逸材料としては、ケイ素リッチな窒化ケイ素（ＳｉｘＮｙ）、ケイ素リッチな酸化ケイ素（ＳｉＯ２）及びアルミナ（Ａｌ２Ｏ３）などがある。第１のパッシベーション層２６２は、ゲート接点２５４の両側でバリア層２４０の上側面に直接的に接触する。第１のパッシベーション層２６２はデバイス上に一括蒸着（blanket deposited）され得る。第１のパッシベーション層２６２においてソース接点２５０及びドレイン接点２５２にそれぞれ隣接して開口２６３－１、２６３－２を形成するために、エッチング・ステップが実施され得る。第１のパッシベーション層２６２における開口２６３－１、２６３－２は、半導体構造２０２の上側面の選択された部分を露出させる。
【0052】
第２のパッシベーション層２６４は、例えば化学量論的な窒化ケイ素又は窒素リッチな窒化ケイ素などの従来の材料で形成され得る。第２のパッシベーション層２６４は電荷散逸材料で形成されなくてよい。第２のパッシベーション層２６４は、第１のパッシベーション層２６２によって覆われていないソース及びドレイン接点２５０、２５２の間のバリア層２４０の上側面の部分に直接的に接触し得る。第２のパッシベーション層２６４は、デバイス上に一括蒸着され得、従って、第１のパッシベーション層２６２も覆い得る。１つの例示的な実施例において、第１のパッシベーション層２６２は、窒素に対するケイ素の第１の比率を有する第１の窒化ケイ素材料で形成され得、第２のパッシベーション層２６４は、窒素に対するケイ素の第２の比率を有する第２の窒化ケイ素材料で形成され得る。第１の窒化ケイ素材料はケイ素リッチな窒化ケイ素でよく、第２の窒化ケイ素材料はケイ素リッチな窒化ケイ素でなくてよい。いくつかの実施例において、第１のパッシベーション層２６２における窒素に対するケイ素の第１の比率は、第２のパッシベーション層２６４における窒素に対するケイ素の第２の比率よりも少なくとも５パーセンテージ・ポイントだけ大きくてよい。他の実施例において、第１のパッシベーション層２６２における窒素に対するケイ素の比率は、第２のパッシベーション層２６４における窒素に対するケイ素の比率よりも少なくとも１０パーセンテージ・ポイントだけ大きくてよい。なおも他の実施例において、第１のパッシベーション層２６２における窒素に対するケイ素の比率は、第２のパッシベーション層２６４における窒素に対するケイ素の比率よりも少なくとも１５パーセンテージ・ポイントだけ大きくてよい。
【0053】
図３Ｂにおいて更に図示されるように、一対の任意選択的な凹部２４２－１、２４２－２もバリア層２４０の上側面に形成され得る。凹部２４２－１はソース接点２５０に隣接し、凹部２４２－２はドレイン接点２５２に隣接する。第２のパッシベーション層２６４は凹部２４２－１、２４２－２内に形成され得、各凹部２４２－１、２４２－２を実質的に充填し得る。凹部２４２は深さｔを有し得る。例示的な実施例において、深さｔは２５ナノメートル（ｎｍ）未満であり得る。別の例示的な実施例において、深さｔは０．５から１５ナノメートル（ｎｍ）の間であり得る。なおも別の例示的な実施例において、深さｔは１から１０ナノメートル（ｎｍ）の間であり得る。別の例示的な実施例において、深さｔは２から８ナノメートル（ｎｍ）の間であり得る。なおも別の例示的な実施例において、深さｔは３から７ナノメートル（ｎｍ）の間であり得る。いくつかの実施例において、凹部２４２－１は横方向幅ｄ１を有し得、凹部２４２－２は横方向幅ｄ２を有し得る。距離ｄ１及びｄ２並びに深さｔは図３Ｃにおいて図示されている。図３Ｃは図３Ｂの断面の一部分の拡大図である。図３Ｂ～図３Ｃにおいて見られるように、第２のパッシベーション層２６４は、ソース接点２５０とゲート接点２５４との間の領域において横方向距離ｄ１にわたってバリア層２４０の上側面に直接的に接触し、ゲート接点２５４とドレイン接点２５２との間の領域において横方向距離ｄ２にわたってバリア層２４０の上側面に直接的に接触する。
【0054】
いくつかの実施例において、第２のパッシベーション層２６４は、ソース接点２５０とゲート接点２５４との間の領域において横方向距離ｄ１にわたって下にある半導体構造２０２に直接的に接触し得、ゲート接点２５４とドレイン接点２５２との間の領域において横方向距離ｄ２にわたって下にある半導体構造２０２に直接的に接触し得る。このような実施例において、エッチング・ステップは、ソース接点２５０に隣接して幅ｄ１を有する第１のパッシベーション層２６２のストライプを除去し得、ドレイン接点２５２に隣接して幅ｄ２を有する第１のパッシベーション層２６２のストライプを除去し得、対応する横方向幅ｄ１及びｄ２を有するバリア層２４０の部分を露出させる。第２のパッシベーション層２６４は、第２のパッシベーション層２６４が、ソース接点２５０に隣接して幅ｄ１を有するバリア層２４０のストライプに直接的に接触し、ドレイン接点２５２に隣接して幅ｄ２を有するバリア層２４０のストライプに直接的に接触するように、バリア層２４０の露出された部分上に形成され得る。
【0055】
バリア層２４０の上側面に沿ったソース接点２５０とゲート接点２５４との間の距離は距離ｘ１であり得、バリア層２４０の上側面に沿ったドレイン接点２５２とゲート接点２５４との間の距離は距離ｘ２であり得る。これらの距離も図３Ｃの拡大図において図示される。例示的な実施例において、距離ｘ１及びｘ２は各々、例えば、１～２ミクロンの範囲内であり得る。ｘ１はｘ２と等しい必要はないことも留意されるべきである。サンプル・デバイスは、これらの距離ｄ１及びｄ２が（距離ｘ１及びｘ２それぞれのパーセンテージとして）ドレイン電流ドリフト性能に与える影響を判定するために、距離ｄ１及びｄ２が変更されるように作成された。これらのサンプルの各々は、図３Ａ～図３ＣのＨＥＭＴ２００の設計を有した。これらの実施例において、任意選択的な開口２４２－１、２４２－２は省略された（すなわち、ｔ＝０）。以下の表１は、図１Ａ～図１Ｂの設計を有する従来のＨＥＭＴと比べて、４つの異なるサンプル設計についてドレイン電流ドリフト性能を示す。
【0056】
【表1】
【0057】
表１から見られるように、本発明の実施例によるデバイスの全ては、技術的現状における従来のデバイスと比べて著しく向上されたドレイン電流ドリフト性能を呈した。更には、向上の量は、距離ｄ１及びｄ２（すなわち、第１のパッシベーション層２６２における開口２６３－１、２６３－２の横方向幅）の関数であったが、上記において議論されたように、これは、第２のパッシベーション層２６４がバリア層２４０に直接的に接触する距離ｘ１及びｘ２のパーセンテージにそれぞれ対応する。
【0058】
表１において示されるように、サンプル１において、ｄ１及びｄ２は非常に小さな距離であったが（例えば、それぞれ０．０５＊ｘ１未満及び０．０５＊ｘ２未満）、これは、第２のパッシベーション層２６４の小さな領域だけが、ソース接点２５０及びドレイン接点２５２に隣接する小さな領域においてだけバリア層２４０に直接的に接触したようなエッチングの結果である。表１において示されるように、サンプル１は、従来の技術的現状のデバイスと比べて、ドレイン電流ドリフトにおいてほぼ７５％の減少を呈した。
【0059】
サンプル２及び３において、ここでもｄ１は非常に小さな距離であり（例えば、０．０５＊ｘ１未満）、第２のパッシベーション層２６４の小さな領域だけが、ソース接点２５０とゲート接点２５４との間の領域においてバリア層２４０に直接的に接触した。しかしながら、距離ｄ２は距離ｄ１よりも大きくされ、第２のパッシベーション層２６４は、ゲート接点２５４とドレイン接点２５２との間の領域においてバリア層２４０のより大きな部分に直接的に接触した。サンプル２において、距離ｄ２は、ゲート接点２５４とドレイン接点２５２との間の距離ｘ２の１０％に等しくなるように設定された。サンプル３において、距離ｄ２は、ゲート接点２５４とドレイン接点２５２との間の距離ｘ２の５０％になるように設定された。表１に示されるように、サンプル２及び３のドレイン電流ドリフト性能は、やはり従来のデバイスのドレイン電流ドリフト性能よりも著しく良好であり、サンプル１のデバイスのドレイン電流ドリフト性能にやや匹敵するほどであった。サンプル３のドレイン電流ドリフト性能は、サンプル２と比べて向上されたが、このことは、開口２６３－２を拡げる（すなわち横方向幅ｄ２を増加させる）ことで性能が向上され得ることを示している。
【0060】
サンプル４において、ｄ１はソース接点２５０とゲート接点２５４との間の距離ｘ１の１０％として設定され、ｄ２はゲート接点２５４とドレイン接点２５２との間の距離ｘ２の５０％として設定された。表１に示されるように、ドレイン電流ドリフト性能はサンプル１～３と比べて向上され、従来のＨＥＭＴによって呈されるドレイン電流ドリフトの５％未満であった。
【0061】
故に、表１は、本発明の実施例によるパッシベーション構造が著しく向上されたドレイン電流ドリフト性能を提供し得ることを示す。
【0062】
サンプル１から４は、多層パッシベーション構造２６０がゲート接点２５４の両側において対称であることを必要としないことを示す。実のところ、表１の結果は、向上された性能が、少なくともいくつかの場合においては、非対称的な設計を使用して達成され得ること示す。故に、本発明の実施例によるＨＥＭＴデバイスは、第１のパッシベーション層２６２が、ソース接点２５０とゲート接点２５４との間にあるバリア層２４０の部分の上側面の第１のパーセンテージに直接的に接触し、第１のパッシベーション層２６２が、ゲート接点２５４とドレイン接点２５２との間にあるバリア層２４０の部分の上側面の第２のパーセンテージに直接的に接触し、第２のパーセンテージが第１のパーセンテージとは異なるように設計され得ることが理解されよう。これは、図３Ａにおいてグラフィカルに図示されており、そこでは、ソース接点２５０とゲート接点２５４との間にあるバリア層２４０の部分はＰ１とＰ２との組合せであり、第１のパッシベーション層２６２がバリア層２４０の部分の上側面に直接的に接触するこの領域の部分はＰ１である。同様に、ゲート接点２５４とドレイン接点２５２との間にあるバリア層２４０の部分はＰ３とＰ４との組合せであり、第１のパッシベーション層２６２がバリア層２４０の上側面に直接的に接触するこの領域の部分はＰ３である。図３Ａは、Ｐ１（これは、第１のパッシベーション層２６２がバリア層２４０に直接的に接触するソース接点２５０とゲート接点２５４との間にあるバリア層２４０の部分の上側面のパーセンテージである）がＰ３（これは、第１のパッシベーション層２６２がバリア層２４０に直接的に接触するゲート接点２５４とドレイン接点２５２との間にあるバリア層２４０の部分の上側面のパーセンテージである）に等しく、Ｐ２（これは、第２のパッシベーション層２６４がバリア層２４０に直接的に接触するソース接点２５０とゲート接点２５４との間にあるバリア層２４０の部分の上側面のパーセンテージである）がＰ４（これは、第２のパッシベーション層２６４がバリア層２４０に直接的に接触するゲート接点２５４とドレイン接点２５２との間にあるバリア層２４０の部分の上側面のパーセンテージである）に等しい本発明の実施例を示す。他の実施例において、Ｐ２及びＰ４は、少なくとも１０パーセンテージ・ポイントだけ、少なくとも２０パーセンテージ・ポイントだけ、少なくとも３０パーセンテージ・ポイントだけ、少なくとも４０パーセンテージ・ポイントだけ、又は、それどころか、少なくとも５０パーセンテージ・ポイントだけ異なり得る。いくつかの実施例において、Ｐ４はＰ２を、少なくとも１０パーセンテージ・ポイントだけ、少なくとも２０パーセンテージ・ポイントだけ、少なくとも３０パーセンテージ・ポイントだけ、少なくとも４０パーセンテージ・ポイントだけ、又は、それどころか、少なくとも５０パーセンテージ・ポイントだけ上回り得る。典型的には、もしもＰ４がＰ２を上回るならば、Ｐ１はＰ３を上回る。
【0063】
図５Ａ及び図５Ｂはそれぞれ、本発明の更なる実施例によるＨＥＭＴデバイス３００の概略的な平面図及び断面図である。図５Ａ～図５Ｂにおいて図示されるように、ＨＥＭＴ３００は、開口２６３－１及び２６３－２（並びに凹部２４２－１、２４２－２）がＨＥＭＴ３００においては省略されており、代わりに開口２６３－３が第１のパッシベーション層２６２においてゲート接点２５４の下に設けられていることを除いてＨＥＭＴ２００と同様である。第２のパッシベーション層２６４は、開口２６３－３内に形成され得る。第２のパッシベーション層２６４は、バリア層２４０の上側面に直接的に接触し得る。
【0064】
図５Ｂにおいて図示されるように、任意選択的な凹部２４２－３がバリア層２４０において開口２６３－３の下に形成され得る。任意選択的な凹部２４２－３は、深さｔを有し得る。凹部２４２－３の深さｔの範囲は、凹部２４２－１及び２４２－２の深さｔについて上記において論じられたものと同一であり得る。図５Ｂにおいて図示されるように、開口２６３－３は、横方向幅ｄ３を有し得る。幅ｄ３は、凹部２４２－３の幅に対応し得る。凹部２４２－３が省略された実施例（すなわち、ｔ＝０である実施例）において、開口２６３－３の横方向幅は、整合性のために依然としてｄ３であると考えられよう（すなわち、距離ｄ３はソース接点２５０とゲート接点２５４との間にある第１のパッシベーション層２６２の部分とゲート接点２５４とドレイン接点２５２との間にある第１のパッシベーション層２６２の部分との間の離間に対応する）。図５Ａ～図５Ｂの実施例において、第２のパッシベーション層２６４は、開口２６３－３内のバリア層２４０の上側面に直接的に接触する。
【0065】
ソース接点２５０とドレイン接点２５２との間の距離は、距離ｘ３であり得る。サンプル・デバイスはＨＥＭＴ３００の設計を有するように作成され、横方向幅ｄ３がデバイス性能に与える影響を判定するために距離ｘ３のパーセンテージとして距離ｄ３が変更された。これらのサンプルのドレイン電流ドリフト性能は、著しい向上を呈さなかった。しかしながら、ゲート漏れ電流ＩＧ及びドレイン漏れ電流ＩＤは、従来のデバイスと比べて実質的な向上を呈した。表２は測定結果を示す。
【0066】
【表2】
【0067】
表２において示されるように、電荷散逸材料から形成されたパッシベーション層を使用すること、及び開口２６３－３を含むことは、ゲート漏れ電流及びドレイン漏れ電流性能の両方を向上させるように働く。開口２６３－３が広いほど、性能の向上が大きくなる。
【0068】
本発明の更なる実施例に従って、ＨＥＭＴ２００及びＨＥＭＴ３００の特徴が組み合わされ得る。特には、図６Ａ及び図６Ｂにおいて図示されるように、第１のパッシベーション層２６２における３つの開口２６３－１、２６３－２及び２６３－３の全てを含み、第２のパッシベーション層２６４がこれらの開口２６３－１、２６３－２及び２６３－３を充填するＨＥＭＴ４００が提供され得る。図６Ｂにおいて図示されるように、ＨＥＭＴ４００は、バリア層２４０に凹部２４２－１、２４２－２、２４２－３のうちの１つ又は複数を任意選択的に含み得る。図３Ａ～図３Ｂ及び表１に関して上記において議論されたように、電荷散逸材料で形成された第１のパッシベーション層２６２を使用するとともに開口２６３－１及び２６３－２を含むことは、デバイスのドレイン電流ドリフト性能を著しく向上させ得る。図５Ａ～図５Ｂ及び表２に関して上記において議論されたように、非電荷散逸材料で形成された第２のパッシベーション層２６４を使用するとともに開口２６３－３を含むことは、デバイスのゲート漏れ電流及びドレイン漏れ電流性能を著しく向上させ得る。図６Ａ～図６ＢのＨＥＭＴデバイス４００は、３つの開口２６３－１から２６３－３の全てを含み、第２のパッシベーション層２６４がその内部に形成されている。ＨＥＭＴデバイス４００は、例えば図１Ａ～図１Ｂの従来のＨＥＭＴデバイスと比べて、向上されたドレイン電流ドリフト性能並びに向上されたゲート及びドレイン漏れ電流性能を呈することが見込まれる。
【0069】
図７は、本発明の更なる実施例によるＨＥＭＴ５００の部分の拡大断面図である。ＨＥＭＴ５００は、図７において図示されるように、ＨＥＭＴ５００においては、第２のパッシベーション層が、それぞれの凹部２４２－１及び２４２－２を充填する第１の部分２６５と、凹部２４２－１及び２４２－２の外側にあるが依然としてバリア層２４０の上側面に直接的に接触する第２の部分２６６とを含むことを除いて図３Ａ～図３ＣのＨＥＭＴ２００と同じであり得る。換言すれば、ＨＥＭＴ５００においては、第１のパッシベーション層２６２におけるそれぞれの開口２６３－１、２６３－２の横方向幅ｄ１及びｄ２は、凹部２４２－１、２４２－３の横方向幅よりも大きい。図７は、第２のパッシベーション層２６４が、凹部２４２－１、２４２－２、２４２－３の外側のバリア層２４０の上側面に接触してよいことを示すために提供される。
【0070】
図８は、本発明の別の実施例によるＨＥＭＴデバイス６００の断面図である。ＨＥＭＴ６００は上述されたＨＥＭＴ５００と同様であるが、ここでは、追加的な開口２６３－４、２６３－５が第１のパッシベーション層２６２に形成され、第２のパッシベーション層２６４は、開口２６３－１から２６３－５の５つ全てにおいてバリア層２４０の上側面に直接的に接触するように構成されている。
【0071】
【0072】
図９Ａにおいて図示されるように、１つ又は複数の任意選択的なバッファ層、核形成層及び／又は遷移層２２０が、例えば炭化ケイ素基板などの基板２１０上に形成され得る。バッファ／核形成／遷移層２２０は、例えば、窒化アルミニウム、窒化ガリウムなどの第ＩＩＩ族窒化物層を含み得る。任意選択的な層２２０は、例えば基板２１０とデバイス構造のより上部に形成されるチャンネル及びバリア層２３０、２４０との間での格子不整合にもかかわらず、基板２１０上での高品質な第ＩＩＩ族窒化物層の成長を促進し得る。任意選択的なバッファ／核形成／遷移層２２０は、有機金属化学気相成長法（ＭＯＣＶＤ）によって、又は分子線エピタキシー（ＭＢＥ）若しくは高蒸気圧エピタキシー（ＨＶＰＥ）などの当業者に知られる他の技術によって形成され得る。
【0073】
図９Ｂにおいて図示されるように、チャンネル層２３０は、バッファ層２２０の上側面上に形成され得、バリア層２４０は、チャンネル層２３０の上側面上に形成され得る。チャンネル層２３０は、バリア層２４０のバンドギャップより小さなバンドギャップを有し得るとともに、チャンネル層２３０はバリア層２４０よりも大きな電子親和度も有し得る。チャンネル層２３０及びバリア層２４０は、第ＩＩＩ族窒化物ベースの材料を含み得る。例えば、チャンネル層２３０は窒化ガリウム層を含み得、バリア層２４０はＡｌｘＧａ１－ｘＮを含み得、ここで、０＜ｘ＜１である。チャンネル層２３０は非ドープ（「意図しないドープ」）であり得、約２０Åよりも大きな厚さまで成長し得る。例示的な実施例において、バリア層２４０は、非ドープであるか、又はｎタイプのドーパントによってドープされ得る。チャンネル層２３０及び／又はバリア層２４０は、例えば、ＭＯＣＶＤ、ＭＢＥ又はＨＶＰＥによって蒸着され得る。
【0074】
図９Ｃを参照すると、次に、凹部２４２－１から２４２－３が、バリア層２４０の上側面に形成され得る。凹部２４２は、例えば、バリア層２４０の上側面上にエッチ・マスク（図示されず）を形成し、次いで凹部２４２の場所の上方に開口を形成するようにエッチ・マスクをパターニングし、次いで凹部２４２を形成するためにバリア層２４０の露出された部分をエッチングすることによって形成され得る。
【0075】
図９Ｄを参照すると、次に、例えばケイ素リッチな窒化ケイ素又はアルミナなどの電荷散逸材料を含む第１のパッシベーション層２６２が形成され得る。第１のパッシベーション層２６２は、例えばスパッタリング法又は物理蒸着法によって、デバイス上に一括蒸着され得る。次いで、エッチ・マスク（図示されず）が第１のパッシベーション層２６２上に形成され得、このエッチ・マスクは標準的なフォトリソグラフィ技術を使用してパターニングされ得る。次いで、図９Ｄにおいて図示されるように、一括蒸着された第１のパッシベーション層２６２は、１つ又は複数の開口２６３－１から２６３－３を内部に形成するために、パターニングされたエッチ・マスクを使用してパターニングされ得る。
【0076】
図９Ｅを参照すると、第２のパッシベーション層２６４が、例えばスパッタリング法又は物理蒸着法によって、デバイス上に一括蒸着され得る。第２のパッシベーション層２６４は、例えば化学量論的な窒化ケイ素などの従来のパッシベーション材料を含み得る。第２のパッシベーション層２６４は電荷散逸材料を含まなくてよい。次いで、エッチ・マスク（図示されず）が第２のパッシベーション層２６４上に形成され得、このエッチ・マスクは標準的なフォトリソグラフィ技術を使用してパターニングされ得る。次いで、図９Ｅにおいて図示されるように、一括蒸着された第２のパッシベーション層２６４は、パターニングされたエッチ・マスクを使用してパターニングされ得る。第２のパッシベーション層２６４は、開口２６３－１から２６３－３を充填し得るとともに、もしも設けられているならば任意選択的な凹部２４２－１から２４２－３も充填し得る。第２のパッシベーション層２６４は、第１のパッシベーション層２６２の上側面も覆い得る。第１及び第２のパッシベーション層２６２、２６４は一緒に、積層された多層パッシベーション構造２６０を形成し得る。
【0077】
次に、図９Ｆにおいて図示されるように、金属接点がバリア層２４０の上側面上に形成され得る。特には、ソース接点２５０及びドレイン接点２５２が単一のステップにおいて一緒に形成され得る。ソース接点２５０及びドレイン接点２５２は、窒化ガリウムベースの半導体材料へのオーミック接触を形成し得るＴｉＡｌＮなどの金属を含み得る。オーミック金属は、例えばスパッタリング法によって、デバイス上に一括蒸着され得、次いで、ソース接点２５０及びドレイン接点２５２を形成するために、適切なマスキング及びエッチング・ステップが実施され得る。ゲート接点２５４が、同様のやり方によってバリア層２４０の上側面上に形成され得る。ゲート接点２５４を形成するために使用される材料は、例えばＮｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ及び／又はＷＳｉＮなど、窒化ガリウムベースの半導体材料へのショットキー接触を作り出すことができる材料であり得る。ゲート接点２５４は、ソース接点２５０及びドレイン接点２５２の前又は後のどちらかにおいて形成され得る。
【0078】
故に、本発明のいくつかの実施例に従って、ソース接点とドレイン接点との間のバリア層の上側面に凹部を含むＨＥＭＴデバイスが提供される。パッシベーション構造は、デバイスの半導体構造上で、１つ又は複数の凹部内に形成される。いくつかの実施例において、パッシベーション構造は、例えば電荷散逸材料で形成され得る第１のパッシベーション層と、ゲート及び／又はドレイン漏れ電流をブロックするために非電荷散逸材料で形成され得る第２のパッシベーション層とを含む多層パッシベーション構造であり得る。第１のパッシベーション層及び第２のパッシベーション層の両方はバリア層に直接的に接触し得るとともに、第２のパッシベーション層は第１のパッシベーション層のいくらか又は全ても覆い得る。いくつかの実施例において、バリア層の上側面における１つ又は複数の凹部は、ソース接点に隣接する凹部及び／又はドレイン接点に隣接する凹部を含み得る。デバイスは、追加的に又は代替的に、ゲート接点の下にあるバリア層の上側面における開口を含み得る。
【0079】
他の実施例において、バリア層の上側面に直接的に接触する第１のパッシベーション層を含むＨＥＭＴデバイスが提供される。第１のパッシベーション層は、ソース接点とゲート接点との間にあるバリア層の部分の上側面の第１のパーセンテージに直接的に接触し得、ゲート接点とドレイン接点との間にあるバリア層の部分の上側面の第２のパーセンテージに直接的に接触し得、第２のパーセンテージは第１のパーセンテージとは異なる。例えば、いくつかの実施例において、第２のパーセンテージは第１のパーセンテージを、少なくとも１０パーセンテージ・ポイント、少なくとも２０パーセンテージ・ポイント、少なくとも３０パーセンテージ・ポイント、少なくとも４０パーセンテージ・ポイント、又は、少なくとも５０パーセンテージ・ポイントだけ上回り得る。第２のパッシベーション層は、第１のパッシベーション層上に形成され得る。第２のパッシベーション層も、第１のパッシベーション層によって覆われていないソース接点とドレイン接点との間のバリア層の上側面の部分に直接的に接触し得る。第２のパッシベーション層は、第１のパッシベーション層とは異なる材料を含み得る。例えば、第１のパッシベーション層は電荷散逸材料であり得、第２のパッシベーション層は、電荷散逸性を含まない従来のパッシベーション材料であり得る。
【0080】
本発明のなおも更なる実施例によると、ソース接点とドレイン接点との間のバリア層の上側面に直接的に接触する電荷散逸材料で形成された第１のパッシベーション層と、ソース接点とドレイン接点との間のバリア層の上側面にやはり直接的に接触する第２のパッシベーション層とを有する多層パッシベーション構造を含み、第２のパッシベーション層は第１のパッシベーション層とは異なる材料を含む、高電子移動度トランジスタが提供される。第２のパッシベーション層は、第１のパッシベーション層の上側面上にも形成されてよく、非電荷散逸材料で形成されてよい。
【0081】
本明細書において、様々な要素を説明するために第１、第２などの用語が使用され得るが、これらの要素はこれらの用語によって限定されるべきでないことが理解されよう。これらの用語は１つの要素を別の要素から区別するために使用されるにすぎない。例えば、本発明の範囲から逸脱することなく、第１の要素は第２の要素と名付けられてもよく、同様に、第２の要素は第１の要素と名付けられてもよい。本明細書において使用されるとき、「及び／又は」という用語は、関連して列記されたアイテムのうちの１つ又は複数の任意の及び全ての組合せを含む。
【0082】
本明細書において使用される用語法は、特定の実施例を説明することのみを目的とするものであり、本発明を限定することを意図されるものではない。本明細書において使用されるとき、単数形の「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈がそうでないことを明確に示さない限り、複数形も含むものと意図される。「備える」、「含む」（「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｅｓ」及び／又は「ｉｎｃｌｕｄｉｎｇ」）という用語は、本明細書において使用されるとき、述べられた特徴、整数、ステップ、動作、要素及び／又はコンポーネントの存在を規定するものであるが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント及び／又はそれらの群の存在又は追加を除外するものではないことが更に理解されよう。
【0083】
本明細書において使用される全ての用語（技術的及び科学的用語を含む）は、そうでないことが定められていない限り、本発明が属する分野の当業者によって一般的に理解されているものと同一の意味を有する。本明細書において使用される用語は、本明細書及び関連技術の文脈におけるそれらの意味と整合する意味を有するものと解釈されるべきであり、本明細書において明確に定められていない限り、理想化された又は過度に形式的な意味で解釈されるものではないことが更に理解されよう。
【0084】
層、領域又は基板などの要素が別の要素の「上に（ｏｎ）」ある、又は「上へと（ｏｎｔｏ）」延在すると称されるとき、その別の要素の直接的に上にあってよく、又は直接的に上へと延在してよく、又は介在する要素が存在してもよいことが理解されよう。これとは対照的に、要素が別の要素の「直接的に上に」ある、又は「直接的に上へと」延在すると称されるとき、介在する要素は存在しない。要素が別の要素に「接続される」又は「結合される」と称されるとき、その別の要素に直接的に接続若しくは結合されてよく、又は介在する要素が存在してもよいことも理解されよう。これとは対照的に、要素が別の要素に「直接的に接続される」又は「直接的に結合される」と称されるとき、介在する要素は存在しない。
【0085】
「下方」又は「上方」又は「上側」又は「下側」又は「水平方向」又は「横方向」又は「垂直方向」などの相対的用語は、本明細書において、図に示されたような１つの要素、層又は領域の別の要素、層又は領域に対する関係を記述するために使用され得る。これらの用語は、図において描かれる向きに加えてデバイスの異なる向きを包含するものと意図されることが理解されよう。
【0086】
本明細書において、本発明の理想的な実施例（及び中間的な構造）の概略的な図である断面図を参照して本発明の実施例が説明された。明確化のために、図面における層の厚さ及び領域は誇張されている場合がある。加えて、例えば製造技術及び／又は許容誤差の結果として、図の形状からの変形が予期される。故に、本発明の実施例は、本明細書において示される領域の特定の形状に限定されるものと解釈されるべきではなく、例えば製造の結果もたらされる形状における逸脱を含むものとする。
【0087】
図面及び明細書において、本発明の典型的な実施例が開示され、特定の用語が用いられたが、それらは一般的な及び説明的な意味においてのみ使用され、限定を目的とするものではなく、本発明の範囲は、以下の特許請求の範囲において記載される。
【図1A】
【図1B】
【図2】
【図3A】
【図3B】
【図3C】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
