特許 7335781 トレンチゲート型スイッチング素子とトレンチゲート型スイッチング素子製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-08-22

(45)【発行日】2023-08-30

(54)【発明の名称】トレンチゲート型スイッチング素子とトレンチゲート型スイッチング素子製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230823BHJP

   H01L 29/12 20060101ALI20230823BHJP

   H01L 21/336 20060101ALI20230823BHJP

   H01L 21/265 20060101ALI20230823BHJP

   H01L 21/322 20060101ALI20230823BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 652T

H01L29/78 658G

H01L29/78 658F

H01L29/78 652E

H01L29/78 653C

H01L29/78 658H

H01L21/265 Z

H01L21/322 Z

【請求項の数】 3

(21)【出願番号】P 2019200767

(22)【出願日】2019-11-05

(65)【公開番号】P2021077674

(43)【公開日】2021-05-20

【審査請求日】2022-07-08

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】松浦 佑一郎

(72)【発明者】

【氏名】畑 謙佑

(72)【発明者】

【氏名】渡辺 行彦

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２００８－１７１８９１（ＪＰ，Ａ）

【文献】特開２０１６－０３４００１（ＪＰ，Ａ）

【文献】特開２００４－０４７８９６（ＪＰ，Ａ）

【文献】特開２０１７－０５９８１７（ＪＰ，Ａ）

【文献】特開２０１２－１６０６０１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／３２２

(57)【特許請求の範囲】

【請求項1】

トレンチゲート型スイッチング素子であって、
中央部と、前記中央部の周囲に配置された外周部を有する半導体基板と、
前記半導体基板の上面に設けられており、前記中央部と前記外周部に跨って分布するトレンチと、
前記トレンチの内面を覆っているゲート絶縁膜と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
を備え、
前記中央部と前記外周部のそれぞれが、
前記ゲート絶縁膜に接している第１導電型のソース領域と、
前記ソース領域の下側で前記ゲート絶縁膜に接している第２導電型のボディ領域と、
前記ボディ領域の下側で前記ゲート絶縁膜に接している第１導電型のドリフト領域、
を有しており、
前記中央部内と前記外周部内のそれぞれで、前記ゲート電極が、前記ソース領域の下端よりも上側の位置から前記ドリフト領域の上端よりも下側の位置まで伸びており、
前記中央部における前記ゲート電極の上端が、前記外周部における前記ゲート電極の上端よりも下側に位置している、
トレンチゲート型スイッチング素子。

【請求項2】

前記ゲート絶縁膜が、下側から上側に向かうに従って厚みが増加する部分を、前記トレンチの上端部に有している、請求項１に記載のトレンチゲート型スイッチング素子。

【請求項3】

トレンチゲート型スイッチング素子の製造方法であって、
中央部と、前記中央部の周囲に配置された外周部を有する半導体基板の上面に、前記中央部と前記外周部に跨って分布するトレンチを形成する工程と、
前記トレンチ内に、ゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を形成する工程と、
前記中央部と前記外周部のそれぞれに、前記ゲート絶縁膜に接している第１導電型のソース領域と、前記ソース領域の下側で前記ゲート絶縁膜に接している第２導電型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁膜に接している第１導電型のドリフト領域を備える構造を形成する工程と、
前記ゲート絶縁膜と前記ゲート電極を形成した後に、前記半導体基板を酸素を含む雰囲気中で加熱する工程、
を有し、
前記ゲート絶縁膜と前記ゲート電極を形成する工程では、前記ゲート電極の上面が前記半導体基板の上面よりも下側に位置するように、前記ゲート電極を形成し、
前記ゲート絶縁膜と前記ゲート電極を形成する工程では、前記ゲート電極が前記ソース領域の下端よりも上側の位置から前記ドリフト領域の上端よりも下側の位置まで伸びるように、前記ゲート電極を形成し、
前記ゲート絶縁膜と前記ゲート電極を形成する工程では、前記中央部における前記ゲート電極の上端が、前記外周部における前記ゲート電極の上端よりも下側に位置するように、前記ゲート電極を形成する、
製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、トレンチゲート型スイッチング素子とトレンチゲート型スイッチング素子製造方法に関する。

【背景技術】

【0002】

特許文献１には、トレンチゲート型スイッチング素子が開示されている。このスイッチング素子は、上面にトレンチが設けられた半導体基板と、トレンチの内面を覆うゲート絶縁膜と、トレンチ内に配置されておりゲート絶縁膜によって半導体基板から絶縁されているゲート電極を有している。このスイッチング素子では、半導体基板が、ｎ型のソース領域と、ｐ型のベース領域と、ｎ型のドリフト領域を有している。ソース領域は、ゲート絶縁膜に接している。ベース領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。

【0003】

このスイッチング素子をオンさせるときには、ゲート電極の電位をゲート閾値よりも高くする。すると、ゲート絶縁膜近傍のベース領域にチャネルが形成される。チャネルを経由してソース領域からドリフト領域に電子が流れることにより、スイッチング素子がオン状態となる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１２－１６０６０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

スイッチング素子がオンすると、半導体基板が発熱する。半導体基板の中央部は、外周部に比べて熱が逃げ難い。このため、半導体基板の中央部の温度が高くなり易い。本明細書は、トレンチゲート型スイッチング素子において、半導体基板の温度分布を均一化する技術を提供する。

【課題を解決するための手段】

【0006】

本明細書が開示するトレンチゲート型スイッチング素子は、中央部と、前記中央部の周囲に配置された外周部を有する半導体基板と、前記半導体基板の上面に設けられており、前記中央部と前記外周部に跨って分布するトレンチと、前記トレンチの内面を覆っているゲート絶縁膜と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を備えている。前記中央部と前記外周部のそれぞれが、ソース領域と、ボディ領域と、ドリフト領域を有している。前記ソース領域は、前記ゲート絶縁膜に接している第１導電型領域である。前記ボディ領域は、前記ソース領域の下側で前記ゲート絶縁膜に接している第２導電型領域である。前記ドリフト領域は、前記ボディ領域の下側で前記ゲート絶縁膜に接している第１導電型領域である。前記中央部内と前記外周部内のそれぞれで、前記ゲート電極が、前記ソース領域の下端よりも上側の位置から前記ドリフト領域の上端よりも下側の位置まで伸びている。前記中央部における前記ゲート電極の上端が、前記外周部における前記ゲート電極の上端よりも下側に位置している。

【0007】

上記のトレンチゲート型スイッチング素子では、中央部におけるゲート電極の上端が、外周部におけるゲート電極の上端よりも下側に位置している。このため、ゲート電極に電圧が印加されたときに、中央部では外周部よりも、ゲート絶縁膜に接する範囲のボディ領域の上端部分に電界が加わり難い。このため、中央部では、外周部よりもゲート閾値が高い。その結果、中央部では、外周部よりも電流が流れ難くなる。このように、上記のスイッチング素子では、半導体基板の中央部を流れる電流が低減されるので、中央部における発熱量が小さくなる。これによって、熱が逃げ難い半導体基板の中央部の温度上昇が抑制される。したがって、このスイッチング素子では、中央部と外周部の温度差が従来よりも小さくなり、半導体基板の温度分布を従来よりも均一化することができる。

【0008】

また、本明細書は、トレンチゲート型スイッチング素子の製造方法を開示する。前記製造方法は、中央部と、前記中央部の周囲に配置された外周部を有する半導体基板の上面に、前記中央部と前記外周部に跨って分布するトレンチを形成する工程と、前記トレンチ内に、ゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を形成する工程と、前記中央部と前記外周部のそれぞれに、前記ゲート絶縁膜に接している第１導電型のソース領域と、前記ソース領域の下側で前記ゲート絶縁膜に接している第２導電型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁膜に接している第１導電型のドリフト領域を備える構造を形成する工程と、前記ゲート絶縁膜と前記ゲート電極を形成した後に、前記半導体基板を酸素を含む雰囲気中で加熱する工程を有している。前記ゲート絶縁膜と前記ゲート電極を形成する工程では、前記ゲート電極の上面が前記半導体基板の上面よりも下側に位置するように、前記ゲート電極を形成する。前記ゲート絶縁膜と前記ゲート電極を形成する工程では、前記ゲート電極が前記ソース領域の下端よりも上側の位置から前記ドリフト領域の上端よりも下側の位置まで伸びるように、前記ゲート電極を形成する。前記ゲート絶縁膜と前記ゲート電極を形成する工程では、前記中央部における前記ゲート電極の上端が、前記外周部における前記ゲート電極の上端よりも下側に位置するように、前記ゲート電極を形成する。

【0009】

なお、トレンチを形成する工程と、ソース領域等を備える構造を形成する工程の順序は特に限定されない。すなわち、トレンチを形成した後にソース領域等を形成してもよいし、トレンチを形成する前にソース領域等を形成してもよい。

【0010】

上記の製造方法では、ゲート絶縁膜とゲート電極を形成した後に、酸素を含む雰囲気中で半導体基板を加熱する。これにより、トレンチ上端近傍で半導体基板が酸化されるとともに、酸化された領域の周辺に結晶欠陥が形成される。中央部では外周部よりも、ゲート電極の上端が下側に位置している。このため、中央部では外周部よりも、深い位置まで結晶欠陥が形成される。したがって、中央部では外周部よりも、チャネル抵抗が高くなる。その結果、この方法によって製造されたトレンチゲート型スイッチング素子がオンした場合には、中央部では外周部よりも電流密度が低くなり、中央部では外周部よりも発熱量が小さくなる。これによって、熱が逃げ難い半導体基板の中央部の温度上昇が抑制される。このように、この製造方法では、中央部と外周部の温度差が従来よりも小さいスイッチング素子を製造でき、半導体基板の温度分布を従来よりも均一化することができる。

【図面の簡単な説明】

【0011】

【図1】スイッチング素子１０の上面図。

【図2】図１のＩＩ－ＩＩ線における断面図。

【図3】スイッチング素子１０の製造工程を説明するための図。

【図4】スイッチング素子１０の製造工程を説明するための図。

【図5】スイッチング素子１０の製造工程を説明するための図。

【図6】スイッチング素子１０の製造工程を説明するための図。

【図7】スイッチング素子１０の製造工程を説明するための図。

【図8】スイッチング素子１０の製造工程を説明するための図。

【図9】スイッチング素子１０の製造工程を説明するための図。

【発明を実施するための形態】

【0012】

図面を参照して、本実施形態のスイッチング素子１０について説明する。スイッチング素子１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、半導体基板１２を有している。半導体基板１２は、例えば、ＳｉＣ（炭化シリコン）により構成されている。図１に示すように、半導体基板１２の上面１２ａには、２つの上部電極７０が設けられている。各上部電極７０は、半導体基板１２の上面１２ａの中央近傍に配置されている。以下では、上部電極７０が設けられている範囲のうち、半導体基板１２の中央側に位置する領域を中央部１４といい、中央部１４の周囲に位置する領域を外周部１６という。図１に示すように、中央部１４及び外周部１６は、２つの上部電極７０を跨ぐように分布している。

【0013】

図２は、図１のＩＩ－ＩＩ線における断面図である。図２において、左側が中央部１４であり、右側が外周部１６である。図２に示すように、半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂの略全域を覆っている。

【0014】

半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、図２の紙面に垂直な方向に互いに平行に伸びている。各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。ゲート絶縁膜２４は、部分２４ａと部分２４ｂを有する。部分２４ａは、トレンチ２２の上端部に配置されているとともに下側から上側に向かうに従ってゲート絶縁膜２４の厚みが増加する部分である。部分２４ｂは、部分２４ａよりも下側に配置されている。部分２４ｂでは、ゲート絶縁膜２４の厚みは、略一定である。部分２４ｂにおけるゲート絶縁膜２４の厚みは、部分２４ａの下端におけるゲート絶縁膜２４の厚みと略等しい。半導体基板１２の厚み方向において、中央部１４における部分２４ａの長さは、外周部１６における部分２４ａの長さよりも長い。各トレンチ２２内には、ゲート電極２６が配置されている。ゲート電極２６は、例えば、ポリシリコンにより構成されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の表面には、酸化膜２７が形成されている。酸化膜２７の表面は、層間絶縁膜２８によって覆われている。各ゲート電極２６は、層間絶縁膜２８によって上部電極７０から絶縁されている。中央部１４におけるゲート電極２６の上端２６ａは、外周部１６におけるゲート電極２６の上端２６ｂよりも下側に位置している。

【0015】

半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、及びドレイン領域３５が設けられている。ソース領域３０、ボディ領域３２、ドリフト領域３４、及び、ドレイン領域３５は、中央部１４及び外周部１６の双方に設けられている。

【0016】

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出しており、上部電極７０にオーミック接触している。各ソース領域３０は、ゲート絶縁膜２４に接している。中央部１４及び外周部１６のそれぞれにおいて、各ソース領域３０の下端は、ゲート電極２６の上端２６ａ、２６ｂよりも下側に位置している。

【0017】

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、上部電極７０にオーミック接触している。メインボディ領域３２ｂは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。メインボディ領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。中央部１４及び外周部１６のそれぞれにおいて、メインボディ領域３２ｂの上端（ゲート絶縁膜２４に接する範囲のソース領域３０とメインボディ領域３２ｂの境界の位置）は、ゲート電極２６の上端２６ａ、２６ｂよりも下側に位置している。

【0018】

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されている。ドリフト領域３４は、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、トレンチ２２の下端部分においてゲート絶縁膜２４に接している。ドリフト領域３４は、トレンチ２２の下端を覆っている。中央部１４及び外周部１６のそれぞれにおいて、ドリフト領域３４の上端（ゲート絶縁膜２４に接する範囲のメインボディ領域３２ｂとドリフト領域３４の境界の位置）は、ゲート電極２６の下端よりも上側に位置している。

【0019】

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

【0020】

次に、スイッチング素子１０の製造方法について説明する。まず、図３に示すように、ｎ型のドリフト領域３４を有する半導体基板１２ｘを準備する。次に、図４に示すように、従来公知の方法（例えば、イオン注入）により、ｎ型のソース領域３０、ｐ型のコンタクト領域３２ａ及びｐ型のメインボディ領域３２ｂを形成する。

【0021】

次に、図５に示すように、半導体基板１２ｘを選択的にドライエッチングすることによって、半導体基板１２ｘの上面にトレンチ２２を形成する。トレンチ２２は、ソース領域３０及びボディ領域３２を貫通し、ドリフト領域３４に達するように形成される。この工程では、ドライエッチングに起因して、トレンチ２２の内面近傍の半導体領域に結晶欠陥８０が形成される。なお、トレンチ２２を形成した後に、トレンチ２２の内面に犠牲酸化膜を形成し、当該犠牲酸化膜をウェットエッチングにより除去する工程を設けてもよい。これにより、トレンチ２２の内面に形成されたドライエッチングによるダメージを除去してもよい。

【0022】

次に、図６に示すように、トレンチ２２の内面に、ＣＶＤ（Chemical Vapor Deposition）によりゲート絶縁膜２４を形成する。その後、窒素を含む雰囲気中で、半導体基板１２ｘを熱処理する。熱処理は、例えば、１３００℃で実施される。これにより、トレンチ２２の内面近傍の半導体領域に形成された結晶欠陥８０が、窒素原子により終端化される。

【0023】

次に、図７に示すように、トレンチ２２内にゲート電極２６を形成する。この工程では、まず、ポリシリコンをトレンチ２２内と半導体基板１２ｘ上に堆積させる。その後、例えばドライエッチングにより、半導体基板１２ｘ上のポリシリコンを除去し、トレンチ２２内にポリシリコンを残存させる。トレンチ２２内に残存したポリシリコンが、ゲート電極２６となる。次いで、図８に示すように、中央部１４内のトレンチの上部のみに開口６０ａを有するレジストを、半導体基板１２ｘの上面に形成する。すなわち、外周部１６内のトレンチ２２の上方は、レジスト６０によって覆われる。次に、例えばドライエッチングにより、中央部１４内のゲート電極２６の上面をエッチングする。これによって、中央部１４内のゲート電極２６の上端２６ａを、外周部１６内のゲート電極２６の上端２６ｂよりも下側に位置させる。なお、この工程では、ゲート電極２６の上端２６ａ、２６ｂが、ソース領域３０の下端よりも下側に達しないようにエッチングが行われる。その後、レジスト６０は除去される。

【0024】

次に、図９に示すように、酸素を含む雰囲気中で半導体基板１２ｘを熱処理する。これにより、ゲート電極２６の表面が酸化されるとともに、トレンチ２２の上端部分の半導体領域が酸化される。その結果、ゲート電極２６の表面に酸化膜２７が形成されるとともに、トレンチ２２の上端部分のゲート絶縁膜２４の厚みが厚くなる。トレンチ２２の側面では、上側ほど酸化反応が速く進む。このため、ゲート絶縁膜２４の上端部分に、下側から上側に向かうに従って厚みが増加する部分２４ａが形成される。部分２４ａは、中央部１４及び外周部１６の双方に形成される。また、この熱処理によって、結晶欠陥８０を終端していた窒素が脱離する。このため、半導体領域に再度結晶欠陥８０が生じる。ゲート電極２６の上端は、中央部１４では外周部１６よりも下側に位置している。すなわち、中央部１４では、ゲート電極２６の上部のリセスの深さが深い。このため、熱処理による酸化反応が、中央部１４では外周部１６よりも深い位置まで進行する。このため、中央部１４では外周部１６よりも深い位置まで窒素が離脱して結晶欠陥８０が形成される。

【0025】

その後、従来公知の方法によって、層間絶縁膜２８、上部電極７０を形成する。また、必要に応じて半導体基板１２ｘの下面から薄板化した後、ドレイン領域３５、下部電極７２を形成する。これにより、図１及び図２に示す本実施形態のスイッチング素子１０が完成する。

【0026】

次に、スイッチング素子１０の動作について説明する。スイッチング素子１０の使用時には、スイッチング素子１０と負荷（例えば、モータ）と電源が直列に接続される。スイッチング素子１０と負荷の直列回路に対して、電源電圧が印加される。スイッチング素子１０の下部電極７２側が上部電極７０側よりも高電圧となる向きで、電源電圧が印加される。ゲート電極２６にゲート閾値以上の電圧を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２にチャネルが形成され、スイッチング素子１０がオンする。ゲート電極２６に印加する電圧をゲート閾値未満まで低下させると、チャネルが消失し、スイッチング素子１０がオフする。

【0027】

上述したように、本実施形態のスイッチング素子１０では、中央部１４におけるゲート電極２６の上端２６ａが、外周部１６におけるゲート電極２６の上端２６ｂよりも下側に位置している。このため、ゲート電極２６に電圧が印加されたときに、中央部１４では外周部１６よりも、ゲート絶縁膜２４に接する範囲のボディ領域３２の上端部分に電界が加わり難い。このため、中央部１４では、外周部１６よりもゲート閾値が高い。その結果、中央部１４では、外周部１６よりも電流密度が低くなる。

【0028】

さらに、上述したように、中央部１４では、外周部１６よりも深い位置まで結晶欠陥８０が形成される。この結晶欠陥８０は、スイッチング素子１０がオンするときにチャネルが形成される領域（ゲート絶縁膜２４に接する範囲）に主に生成される。結晶欠陥８０は、チャネル内のキャリアの移動度に影響する。中央部１４では外周部１６よりも深い位置まで結晶欠陥８０が形成されているので、中央部１４では外周部１６よりもチャネル抵抗が高い。このため、中央部１４では、外周部１６よりも電流密度が低くなる。

【0029】

以上のとおり、スイッチング素子１０がオンしているときに、中央部１４では外周部１６よりも電流密度が低くなる。このため、中央部１４では外周部１６よりも発熱量が小さくなる。これにより、これによって、熱が逃げ難い半導体基板１２の中央部１４の温度上昇が抑制され、中央部１４と外周部１６の温度差が従来よりも小さくなる。したがって、半導体基板１２の温度分布を従来よりも均一化することができる。

【0030】

ｎ型が「第１導電型」の一例であり、ｐ型が「第２導電型」の一例である。

【0031】

上述した実施形態では、ｎ型ＭＯＳＦＥＴについて説明したが、ｐ型ＭＯＳＦＥＴに本明細書に開示の技術を適用してもよい。この場合、ｐ型が「第１導電型」の一例であり、ｎ型が「第２導電型」の一例である。

【0032】

また、上述した実施形態では、ゲート絶縁膜２４が、下側から上側に向かうに従って厚みが増加する部分２４ａを有していた。しかしながら、ゲート絶縁膜２４の厚みは、トレンチ２２の内面全体に亘って略一定であってもよい。

【0033】

本明細書が開示する技術要素を以下に記載する。本明細書が開示する一例の構成では、ゲート絶縁膜が、下側から上側に向かうに従って厚みが増加する部分を、トレンチの上端部に有してもよい。

【0034】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【符号の説明】

【0035】

１０：スイッチング素子
１２：半導体基板
１２ａ：上面
１２ｂ：下面
１４：中央部
１６：外周部
２２：トレンチ
２４：ゲート絶縁膜
２４ａ：部分
２４ｂ：部分
２６：ゲート電極
２６ａ：上端
２６ｂ：上端
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３２ａ：コンタクト領域
３２ｂ：メインボディ領域
３４：ドリフト領域
３５：ドレイン領域
７０：上部電極
７２：下部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】