特許 7336643 アナログデジタルコンバータ、センサシステム、及びテストシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-08-24

(45)【発行日】2023-09-01

(54)【発明の名称】アナログデジタルコンバータ、センサシステム、及びテストシステム

(51)【国際特許分類】

   H03M 1/10 20060101AFI20230825BHJP

   H03M 1/12 20060101ALI20230825BHJP

   H03M 1/20 20060101ALI20230825BHJP

【ＦＩ】

H03M1/10 C

H03M1/12 C

H03M1/20

【請求項の数】 8

(21)【出願番号】P 2021509048

(86)(22)【出願日】2020-03-13

(86)【国際出願番号】 JP2020011111

(87)【国際公開番号】W WO2020195955

(87)【国際公開日】2020-10-01

【審査請求日】2022-09-01

(31)【優先権主張番号】P 2019065096

(32)【優先日】2019-03-28

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】100106116

【弁理士】

【氏名又は名称】鎌田 健司

(74)【代理人】

【識別番号】100131495

【弁理士】

【氏名又は名称】前田 健児

(72)【発明者】

【氏名】小畑 幸嗣

(72)【発明者】

【氏名】中 順一

(72)【発明者】

【氏名】中塚 淳二

(72)【発明者】

【氏名】芳野 大樹

(72)【発明者】

【氏名】永井 正昭

【審査官】渡井 高広

(56)【参考文献】

【文献】特開平０６－１２５２７４（ＪＰ，Ａ）

【文献】特開２０１３－１８３３５０（ＪＰ，Ａ）

【文献】特開２０１７－０６９８５４（ＪＰ，Ａ）

【文献】特開２００１－３４５６９９（ＪＰ，Ａ）

【文献】特開２０１７－０６７５８３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １／１０

Ｈ０３Ｍ １／１２

Ｈ０３Ｍ １／２０

(57)【特許請求の範囲】

【請求項1】

センサから出力されたアナログ信号が入力される入力部と、
前記アナログ信号をデジタル変換して第１デジタルデータ及び第２デジタルデータを生成するアナログデジタル変換部と、
前記第１デジタルデータを制御回路に出力する第１出力部と、
前記第１出力部が前記第１デジタルデータを出力する前に、前記第２デジタルデータをテスト制御部に出力する第２出力部と、を備え、
前記アナログデジタル変換部は、デジタルフィルタを備え、
前記第１デジタルデータは、前記第２デジタルデータの生成を完了したした後に、前記デジタルフィルタによるフィルタ処理により生成され、
前記第２デジタルデータは、前記第１デジタルデータよりもビット数が小さく、
前記テスト制御部は、テストモードにおいて、前記第２デジタルデータに基づいて、前記センサを含むセンサシステムが異常状態であるか否かを判定する、
アナログデジタルコンバータ。

【請求項2】

前記アナログデジタル変換部は、直列接続された第１アナログデジタル変換器及び第２アナログデジタル変換器と、を有し、
前記第２アナログデジタル変換器は、前記第１アナログデジタル変換器の前段に設けられており、前記第２デジタルデータを生成し、
前記第１アナログデジタル変換器は、ΔΣ型アナログデジタル変換器であり、
前記デジタルフィルタは、前記第１アナログデジタル変換器の出力をフィルタ処理することにより、前記第１デジタルデータを生成する、
請求項１に記載のアナログデジタルコンバータ。

【請求項3】

前記第２アナログデジタル変換器は、逐次比較型アナログデジタル変換器である、
請求項２に記載のアナログデジタルコンバータ。

【請求項4】

前記第２アナログデジタル変換器は、フラッシュ型アナログデジタル変換器である、
請求項２に記載のアナログデジタルコンバータ。

【請求項5】

前記アナログデジタル変換部は、アナログデジタル変換器と、を有し、
前記アナログデジタル変換器は、多ビットのデジタルデータである前記第２デジタルデータを生成して、前記第２出力部及び前記デジタルフィルタに出力し、
前記デジタルフィルタは、前記アナログデジタル変換器の出力をフィルタ処理することにより、前記第１デジタルデータを生成する、
請求項１に記載のアナログデジタルコンバータ。

【請求項6】

前記アナログデジタル変換器は、ノイズシェーピング型逐次比較ＡＤ変換器、又はマルチビットΔΣアナログデジタル変換器である、
請求項５に記載のアナログデジタルコンバータ。

【請求項7】

請求項１～６のいずれか１項に記載のアナログデジタルコンバータと、
前記センサと、を備える、
センサシステム。

【請求項8】

請求項７に記載のセンサシステムと、
前記テスト制御部と、を備える、
テストシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般にアナログデジタルコンバータ（ＡＤコンバータ）、それを用いたセンサシステム、及びテストシステムに関し、より詳細にはアナログ信号をデジタル変換するＡＤコンバータ、それを用いたセンサシステム、及びテストシステムに関する。

【背景技術】

【0002】

従来、逐次比較型ＡＤ変換器の低消費電力を維持しながら、ΔΣ型ＡＤ変換器のような高分解能化を図るノイズシェーピング型逐次比較ＡＤ変換器（ＡＤコンバータ）が知られている（例えば、特許文献１参照）。

【0003】

特許文献１のノイズシェーピング型逐次比較ＡＤ変換器は、通常の逐次比較型ＡＤ変換器に、積分回路を追加した構成である。特許文献１のノイズシェーピング型逐次比較ＡＤ変換器では、逐次比較動作をＬＳＢ（最下位ビット）まで行った後の容量ＤＡＣ（デジタルアナログコンバータ）の残差電圧を積分し、次のサンプリングにフィードバックすることで、出力データにノイズシェーピング特性が得られる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１７－１４７７１２号公報

【発明の概要】

【0005】

ＡＤコンバータにおいて、出力データの高分解能化を図るためには、ノイズシェーピング型ＡＤ変換器のデジタルフィルタ等のデジタル変換処理に時間を要するためレイテンシが大きくなる。そのため、ＡＤコンバータの出力データを用いて、センサシステムが異常状態であるか否かを判定するテスト処理を行う場合、テスト処理の時間が長くなるおそれがあった。

【0006】

本開示は、上記事由に鑑みてなされており、その目的は、テスト処理の時間の短縮を図ることができるＡＤコンバータ、及びそれを用いたセンサシステム、及びテストシステムを提供することにある。

【0007】

本開示の一態様に係るＡＤコンバータは、入力部と、ＡＤ変換部と、第１出力部と、第２出力部と、を備える。入力部は、センサから出力されたアナログ信号が入力される。ＡＤ変換部は、アナログ信号をデジタル変換して第１デジタルデータ及び第２デジタルデータを生成する。第１出力部は、第１デジタルデータを制御回路に出力する。第２出力部は、第１出力部が第１デジタルデータを出力する前に、第２デジタルデータをテスト制御部に出力する。テスト制御部は、テストモードにおいて、第２デジタルデータに基づいて、センサを含むセンサシステムが異常状態であるか否かを判定する。

【0008】

本開示の一態様に係るセンサシステムは、本開示の一態様に係るＡＤコンバータと、センサと、を備える。

【0009】

本開示の一態様に係るテストシステムは、本開示の一態様に係るセンサシステムと、テスト制御部と、を備える。

【0010】

本開示では、テスト処理の時間の短縮を図ることができるという効果がある。

【図面の簡単な説明】

【0011】

【図1】図１は、本開示の一実施形態に係るＡＤコンバータを含むセンサシステム、及びテストシステムのブロック図である。

【図2】図２は、同上のＡＤコンバータの動作説明図である。

【図3】図３は、本開示の一実施形態の第１変形例及び第２変形例に係るＡＤコンバータを含むセンサシステム、及びテストシステムのブロック図である。

【発明を実施するための形態】

【0012】

以下に説明する実施形態及び変形例は、本開示の一例に過ぎず、本開示は、実施形態及び変形例に限定されない。この実施形態及び変形例以外であっても、本開示の技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。

【0013】

（実施形態）
（１）構成
図１に、本実施形態に係るＡＤコンバータ１（ＡＤ：Analog to Digital）を備えるセンサシステム１００、テストシステム３００のブロック図を示す。

【0014】

本実施形態のＡＤコンバータ１は、センサシステム１００のアナログフロントエンド（センサ処理回路１０）に用いられ、センサ１０１からのアナログ信号をデジタル変換するように構成されている。

【0015】

センサ処理回路１０は、ＡＤコンバータ１と、アンプ１１と、を備えており、センサ１０１からの信号を信号処理して制御回路２００に出力する。

【0016】

センサシステム１００は、センサ１０１と、センサ処理回路１０と、を備えている。

【0017】

テストシステム３００は、センサシステム１００と、テスト制御部３０１と、を備えている。テスト制御部３０１は、ＡＤコンバータ１の出力データに基づいて、センサシステム１００が異常状態であるか否かを判定する。

【0018】

センサ１０１は、測定対象の物理量、又はその変化量を検出するように構成されている。センサ１０１は、検出結果に応じた電圧値、又はキャパシタの容量値の変化からなるアナログ信号をセンサ処理回路１０に出力する。つまり、センサ１０１は、アナログ信号を出力する信号出力部として機能する。センサ処理回路１０は、センサ１０１から出力されたアナログ信号をデジタル変換して制御回路２００に出力する。

【0019】

本実施形態では、一例として、センサシステム１００は、自動車等の移動体に適用される。センサ１０１は、測定対象として移動体の加速度を検出する加速度センサである。センサ１０１の検出結果を受け取る制御回路２００は、自動車に搭載されるＥＣＵ（Electronic Control Unit）である。なお、これらは一例であって、センサ１０１は、加速度センサに限らず、ジャイロセンサ、圧力センサ、モーションセンサ等であってもよい。また、センサシステム１００は、自動車等の移動体とは異なる装置に適用されてもよい。

【0020】

センサ処理回路１０は、センサ１０１からのアナログ信号を信号処理して制御回路２００に出力するアナログフロントエンドである。

【0021】

センサ処理回路１０は、ＡＤコンバータ１と、アンプ１１と、を備えている。

【0022】

アンプ１１は、センサ１０１からのアナログ信号を増幅するように構成されている。アンプ１１には、センサ１０１が出力するアナログ信号が入力される。アンプ１１は、入力されたアナログ信号が電圧の場合には振幅を所定の増幅率で増幅し、又はアナログ信号が容量値の変化の場合にはその容量値の変化を電圧もしくは電流の変化に変換した後に所定の増幅率で増幅し、後段に接続されたＡＤコンバータ１に出力する。

【0023】

ＡＤコンバータ１は、ＡＤ変換部２と、入力部３と、第１出力部４１と、第２出力部４２と、を備えており、アナログ信号の振幅を所定ビット数のデジタルデータに変換して制御回路２００、及びテスト制御部３０１に出力する。本実施形態では、一例として、ＡＤコンバータ１は、２１ビットのデジタルデータ（第１デジタルデータ）を制御回路２００に出力し、９ビットのデジタルデータ（第２デジタルデータ）をテスト制御部３０１に出力するように構成されている。なお、第１デジタルデータ及び第２デジタルデータのビット数は一例であって、この値に限らない。

【0024】

入力部３は、アンプ１１と電気的に接続されている。入力部３は、センサ１０１から出力されたアナログ信号が、アンプ１１を介して入力される。

【0025】

ＡＤ変換部２は、第１ＡＤ変換器２１と、第２ＡＤ変換器２２と、デジタルフィルタ２３と、を備える。第１ＡＤ変換器２１と第２ＡＤ変換器２２とは、縦続接続（直列接続）されており、第２ＡＤ変換器２２は、第１ＡＤ変換器２１の前段に設けられている。

【0026】

第２ＡＤ変換器２２は、逐次比較型ＡＤ変換器（ＳＡＲ：Successive Approximation Register）である。第２ＡＤ変換器２２は、容量ＤＡコンバータ（ＤＡ：Digital to Analog）を備える。容量ＤＡコンバータは、複数のコンデンサ（容量素子）を有する。各コンデンサは、一端が入力部３と電気的に接続され、他端が第１電圧源と第２電圧源とのいずれか一方に選択的に電気的に接続される。第１電圧源と第２電圧源とは、互いに出力電圧が異なる。

【0027】

第２ＡＤ変換器２２は、アナログ信号の振幅電圧と、容量ＤＡコンバータで生成した電圧との比較動作を逐次的に繰り返すことで、多ビットのデジタルデータ（第２デジタルデータ）を生成する。具体的には、ＡＤ変換部２は、比較器及び逐次比較制御回路を有している。比較器が、入力部３に入力された入力電圧（アナログ信号の振幅）と、比較参照電圧とを比較する。そして、逐次比較制御回路が、比較器の比較結果に基づいて次ビットの逐次比較制御信号を生成して容量ＤＡコンバータに出力する。容量ＤＡコンバータの各コンデンサは、逐次比較制御信号に応じて、他端が第１電圧源と第２電圧源とのいずれか一方に選択的に電気的に接続される。第２ＡＤ変換器２２は、この逐次比較動作を繰り返し行うことにより、多ビットのデジタルデータを生成する。本実施形態では、一例として、第２ＡＤ変換器２２は、９ビットの第２デジタルデータを生成する。

【0028】

第１ＡＤ変換器２１は、ΔΣ型ＡＤ変換器である。第１ＡＤ変換器２１は、減算器、積分器、量子化器、及びＤＡコンバータを有しており、ΔΣ変調を行う。減算器は、差動アンプであり、第２ＡＤ変換器２２における逐次比較動作を行った後の容量ＤＡコンバータの残差電圧（量子化ノイズに相当）と、基準信号と、が入力される。減算器は、残差電圧から基準信号を減算する。積分器は、減算器での演算結果を累積加算する。量子化器は、積分器の演算結果と基準信号とを比較して１ビットのデジタル値を決定する。この量子化器の結果は、後段のデジタルフィルタ２３、及びＤＡコンバータに出力される。ＤＡコンバータは、１ビットＤＡコンバータであって、量子化器の結果に基づいて減算器にフィードバック出力する基準信号を決定する。

【0029】

なお、第１ＡＤ変換器２１は、減算器及び積分器を複数備える高次のΔΣ型ＡＤ変換器であってもよい。高次になるほど量子化ノイズを高周波側に移すことができ、変換精度を向上することができる。

【0030】

デジタルフィルタ２３は、第１ＡＤ変換器２１の出力をフィルタ処理する。デジタルフィルタ２３は、フィルタ処理として、帯域制限機能と、デシメーション（間引き）機能と、を有する。ΔΣＡＤ変換器である第１ＡＤ変換器２１の出力は、量子化ノイズのノイズシェーピングによる高周波ノイズを含み、オーバーサンプリングにより本来のサンプリング周波数よりもデータレートが高い。そこで、デジタルフィルタ２３は、帯域制限機能により高周波ノイズを低減し、デシメーション機能によりデータレートを低減する。デジタルフィルタ２３は、第１ＡＤ変換器２１の１ビットの出力をフィルタ処理することにより、多ビットのデジタルデータを生成する。本実施形態では、一例として、デジタルフィルタ２３は、第１ＡＤ変換器２１の出力をフィルタ処理することにより、第２ＡＤ変換器２２で生成される９ビットの第２デジタルデータを上位ビットとする２１ビットのデジタルデータ（第１デジタルデータ）を生成する。

【0031】

第１出力部４１は、デジタルフィルタ２３で生成された２１ビットの第１デジタルデータを出力するための出力ポートを有している。第１出力部４１は、第１デジタルデータを制御回路２００に出力する。制御回路２００は、センサ１０１から出力されたアナログ信号をデジタル変換した第１デジタルデータに基づいて、制御対象の外部装置を制御する。

【0032】

第２出力部４２は、第２ＡＤ変換器２２で生成された９ビットの第２デジタルデータを出力するための出力ポートを有している。第２出力部４２は、第２デジタルデータをテスト制御部３０１に出力する。

【0033】

テスト制御部３０１は、第２デジタルデータに基づいて、センサシステム１００が異常状態であるか否かを判定する。具体的には、テスト制御部３０１は、判定部３０２と、信号出力部３０３と、を備えている。テスト制御部３０１は、動作モードとしてテストモードを有している。動作モードがテストモードである場合、テスト制御部３０１は、信号出力部３０３からセンサ１０１にテスト信号を送信する。センサ１０１は、テスト信号を受信すると、このテスト信号に応じた振幅のアナログ信号を出力する。センサ１０１から出力されたアナログ信号は、ＡＤコンバータ１において第２デジタルデータにＡＤ変換されて判定部３０２に出力される。判定部３０２は、受信した第２デジタルデータと、信号出力部３０３から出力されたテスト信号に対応する基準値（基準範囲）と、を比較することにより、センサシステム１００が異常状態であるか否かを判定する。センサ１０１及びＡＤコンバータ１が正常状態であれば、テスト信号に応じた第２デジタルデータがテスト制御部３０１に出力される。また、センサ１０１とＡＤコンバータ１との少なくとも一方が異常状態である場合、第２デジタルデータが基準値（基準範囲）から外れた値となる。この場合、判定部３０２は、センサシステム１００が異常状態であると判定する。

【0034】

ここで、第１デジタルデータは、第２ＡＤ変換器２２が９ビットの第２デジタルデータの生成を完了した後に、第１ＡＤ変換器２１によるΔΣ変調、及びデジタルフィルタ２３によるフィルタ処理で生成される。つまり、第２デジタルデータが生成された後に、第１デジタルデータが生成される。したがって、第２出力部４２は、第１出力部４１が第１デジタルデータを出力する前に、第２デジタルデータをテスト制御部３０１に出力する。つまり、第２デジタルデータのレイテンシ（遅延時間）は、第１デジタルデータよりも小さい。

【0035】

なお、独立したテストモードではなく、通常動作中にテスト信号をセンサ１０１に重畳して、センサシステム１００のテストを行ってもよい。

【0036】

（動作例）
本実施形態のＡＤコンバータ１の動作例について、図２を参照して説明する。

【0037】

ここでは、時点ｔ０において、テスト信号を受信したセンサ１０１から入力部３に出力されたアナログ信号の振幅に対するＡＤ変換処理について説明する。

【0038】

ＡＤ変換部２の第２ＡＤ変換器２２は、逐次比較動作を繰り返す。時点ｔ１において、第２ＡＤ変換器２２は、９ビットの第２デジタルデータの生成を完了する。第２出力部４２は、第２ＡＤ変換器２２が生成した９ビットの第２デジタルデータをテスト制御部３０１に出力する。なお、厳密には、第２ＡＤ変換器２２が第２デジタルデータを生成してから、第２出力部４２が第２デジタルデータを出力するまでの間には、第２出力部４２の信号処理等による時間差を生じるが、当該時間差は僅かであるので、ここでは無視している。

【0039】

また、時点ｔ１において、第１ＡＤ変換器２１は、ΔΣ変調を開始する。また、デジタルフィルタ２３は、第１ＡＤ変換器２１の出力のフィルタ処理を開始する。

【0040】

時点ｔ２において、デジタルフィルタ２３はフィルタ処理が完了する。つまり、第２ＡＤ変換器２２で生成される９ビットの第２デジタルデータを上位ビットとする２１ビットの第１デジタルデータの生成が完了する。第１出力部４１は、生成された２１ビットの第１デジタルデータを制御回路２００に出力する。なお、厳密には、デジタルフィルタ２３が第１デジタルデータを生成してから、第１出力部４１が第１デジタルデータを出力するまでの間には、第１出力部４１の信号処理等による時間差を生じるが、当該時間差は僅かであるので、ここでは無視している。

【0041】

このように、本実施形態のＡＤコンバータ１は、第１デジタルデータを制御回路２００に出力する前に、第２デジタルデータをテスト制御部３０１に出力する。第２デジタルデータは、第１デジタルデータに比べて分解能（ビット数）が低いが、レイテンシが小さい。つまり、本実施形態のＡＤコンバータ１では、分解能が高い第１デジタルデータと、レイテンシが小さい第２デジタルデータとを出力することができるので、出力データの高分解能化と低レイテンシ化との両立を図ることができる。

【0042】

本実施形態では、ＡＤコンバータ１は、分解能が高い第１デジタルデータを制御回路２００に出力し、レイテンシが小さい第２デジタルデータをテスト制御部３０１に出力する。したがって、制御回路２００は、分解能が高い第１デジタルデータに基づいて、制御対象の外部装置を制御することができるので、外部装置に対する制御の高精度化を図ることができる。また、テスト制御部３０１は、レイテンシが小さい第２デジタルデータが入力されるので、センサシステム１００が異常状態であるか否かのテスト処理の時間の短縮を図ることができる。

【0043】

また、本実施形態では、第１ＡＤ変換器２１と第２ＡＤ変換器２２とが直列接続されており、テスト処理に用いられる第２デジタルデータは、制御回路２００に出力される第１デジタルデータの上位ビットに相当する。したがって、テスト制御部３０１によるテスト処理において、第２ＡＤ変換器２２が正常であるか否か判定することができる。

【0044】

（変形例）
以下、本実施形態のＡＤコンバータ１の変形例について説明する。

【0045】

（第１変形例）
第１変形例に係るＡＤコンバータ１について、図３を参照して説明する。

【0046】

なお、上述した実施形態のＡＤコンバータ１と同様の構成には、同一の符号を付して説明を適宜省略する。

【0047】

上述した例では、ＡＤコンバータ１は、ＡＤ変換部２が複数のＡＤ変換器を有するＡＤコンバータであったが、これに限らない。

【0048】

図３に示すように、ＡＤ変換部２は、単一のＡＤ変換器２４を備える構成であってもよい。本変形例のＡＤ変換器２４は、ノイズシェーピング型逐次比較ＡＤ変換器である。上述した第１ＡＤ変換器２１（図１参照）は、シングルビットΔΣＡＤ変換器であって、ΔΣ変調により１ビットのデジタルデータを生成してデジタルフィルタ２３に出力する構成である。一方、ＡＤ変換器２４は、多ビット（例えば９ビット）のノイズシェーピング特性を持ったデジタルデータを生成する。ＡＤ変換器２４は、生成した９ビットのデジタルデータを第２デジタルデータとして、第２出力部４２及び後段のデジタルフィルタ２３に出力する。

【0049】

第２出力部４２は、ＡＤ変換器２４で生成された第２デジタルデータをテスト制御部３０１に出力する。

【0050】

デジタルフィルタ２３は、ＡＤ変換器２４で生成された９ビットのデジタルデータ（第２デジタルデータ）をフィルタ処理することにより、２１ビットのデジタルデータ（第１デジタルデータ）を生成する。第１出力部４１は、デジタルフィルタ２３で生成された第１デジタルデータを制御回路２００に出力する。

【0051】

つまり、本変形例では、第２出力部４２は、デジタルフィルタ２３によるフィルタ処理前の第２デジタルデータをテスト制御部３０１に出力する。したがって、第２出力部４２は、第１出力部４１が第１デジタルデータを出力する前に、第２デジタルデータをテスト制御部３０１に出力することができる。つまり、第２デジタルデータのレイテンシ（遅延時間）は、第１デジタルデータよりも小さくなる。

【0052】

（第２変形例）
第２変形例に係るＡＤコンバータ１について、図３を参照して説明する。

【0053】

なお、上述した実施形態のＡＤコンバータ１と同様の構成には、同一の符号を付して説明を適宜省略する。

【0054】

上述した例では、ＡＤコンバータ１は、ＡＤ変換部２が複数のＡＤ変換器を有するＡＤコンバータであったが、これに限らない。

【0055】

図３に示すように、ＡＤ変換部２は、単一のＡＤ変換器２４を備える構成であってもよい。本変形例のＡＤ変換器２４は、マルチビットΔΣ型ＡＤ変換器である。上述した第１ＡＤ変換器２１（図１参照）は、シングルビットΔΣＡＤ変換器であって、ΔΣ変調により１ビットのデジタルデータを生成してデジタルフィルタ２３に出力する構成である。一方、ＡＤ変換器２４は、ΔΣ変調により多ビット（例えば４ビット）のデジタルデータを生成する。ＡＤ変換器２４は、生成した４ビットのデジタルデータを第２デジタルデータとして、第２出力部４２及び後段のデジタルフィルタ２３に出力する。

【0056】

第２出力部４２は、ＡＤ変換器２４で生成された第２デジタルデータをテスト制御部３０１に出力する。

【0057】

デジタルフィルタ２３は、ＡＤ変換器２４で生成された４ビットのデジタルデータ（第２デジタルデータ）をフィルタ処理することにより、２１ビットのデジタルデータ（第１デジタルデータ）を生成する。第１出力部４１は、デジタルフィルタ２３で生成された第１デジタルデータを制御回路２００に出力する。

【0058】

つまり、本変形例では、第２出力部４２は、デジタルフィルタ２３によるフィルタ処理前の第２デジタルデータをテスト制御部３０１に出力する。したがって、第２出力部４２は、第１出力部４１が第１デジタルデータを出力する前に、第２デジタルデータをテスト制御部３０１に出力することができる。つまり、第２デジタルデータのレイテンシ（遅延時間）は、第１デジタルデータよりも小さくなる。

【0059】

（その他の変形例）
上述した例では、第２ＡＤ変換器２２（図１参照）は、逐次比較型ＡＤ変換器であったが、これに限らず他のＡＤ変換アーキテクチャのＡＤ変換器であってもよい。例えば、第２ＡＤ変換器２２は、フラッシュ型ＡＤ変換器であってもよい。

【0060】

フラッシュ型ＡＤ変化器では、複数の抵抗器と、複数のコンパレータと、を備える。複数の抵抗器は、基準電圧を出力する基準電源と回路グランドとの間に直列接続されており、基準電圧を複数に分圧した複数の基準分圧を生成する。複数の基準分圧と複数のコンパレータとは一対一に対応している。各コンパレータは、対応する基準分圧と、入力部３に入力されたアナログ信号の振幅とを比較する。フラッシュ型ＡＤ変換器は、各コンパレータの出力に基づいて、第２デジタルデータを生成する。フラッシュ型ＡＤ変換器では、逐次比較型ＡＤ変換器に比べて、デジタル変換処理に要する時間の短縮を図ることができる。

【0061】

なお、第２ＡＤ変換器２２は、逐次比較型ＡＤ変換器、フラッシュ型ＡＤ変換器とは異なるＡＤ変換アーキテクチャのＡＤ変換器であってもよい。例えば、第２ＡＤ変換器２２は、パイプライン型ＡＤ変換器、シングルスロープ型ＡＤ変換器、二重積分型ＡＤ変換器、ＴＤＣ型ＡＤ変換器（ＴＤＣ：Time to Digital Converter）、サイクリック型ＡＤ変換器、インクリメンタル型ＡＤ変換器等であってもよい。また、第２ＡＤ変換器２２は、第１ＡＤ変換器２１と同じＡＤ変換アーキテクチャであるΔΣ型ＡＤ変換器であってもよい。

【0062】

また、第１ＡＤ変換器２１は、逐次比較型ＡＤ変換器、フラッシュ型ＡＤ変換器、パイプライン型ＡＤ変換器、シングルスロープ型ＡＤ変換器、二重積分型ＡＤ変換器、ＴＤＣ型ＡＤ変換器、サイクリック型ＡＤ変換器、インクリメンタル型ＡＤ変換器等であってもよい。

【0063】

また、上述した例では、第１ＡＤ変換器２１と第２ＡＤ変換器２２とが直列接続されているが、第１ＡＤ変換器２１と第２ＡＤ変換器２２とが並列接続されていてもよい。

【0064】

また、ＡＤ変換部２が備えるＡＤ変換器は、２つに限らず、３つ以上のＡＤ変換器を備えた構成であってもよい。

【0065】

また、デジタルフィルタ２３は、ＡＤ変換部２が備えるＡＤ変換器の種類に応じて、適宜省略可能である。

【0066】

（まとめ）
第１態様に係るＡＤコンバータ（１）は、入力部（３）と、ＡＤ変換部（２）と、第１出力部（４１）と、第２出力部（４２）と、を備える。入力部（３）は、センサ（１０１）から出力されたアナログ信号が入力される。ＡＤ変換部（２）は、アナログ信号をデジタル変換して第１デジタルデータ及び第２デジタルデータを生成する。第１出力部（４１）は、第１デジタルデータを制御回路（２００）に出力する。第２出力部（４２）は、第１出力部（４１）が第１デジタルデータを出力する前に、第２デジタルデータをテスト制御部（３０１）に出力する。テスト制御部（３０１）は、テストモードにおいて、第２デジタルデータに基づいて、センサ（１０１）を含むセンサシステム（１００）が異常状態であるか否かを判定する。

【0067】

この態様によれば、レイテンシが小さい第２デジタルデータをテスト制御部（３０１）に出力することができるので、テスト制御部（３０１）におけるテスト処理の時間の短縮を図ることができる。

【0068】

第２態様に係るＡＤコンバータ（１）では、第１態様において、第２デジタルデータは、第１デジタルデータよりもビット数が小さい。

【0069】

この態様によれば、第２デジタルデータのレイテンシをより小さくすることができる。

【0070】

第３態様に係るＡＤコンバータ（１）では、第１又は第２態様において、ＡＤ変換部（２）は、直列接続された第１ＡＤ変換器（２１）及び第２ＡＤ変換器（２２）と、デジタルフィルタ（２３）と、を有する。第２ＡＤ変換器（２２）は、第１ＡＤ変換器（２１）の前段に設けられており、第２デジタルデータを生成する。第１ＡＤ変換器（２１）は、ΔΣ型ＡＤ変換器である。デジタルフィルタ（２３）は、第１ＡＤ変換器（２１）の出力をフィルタ処理することにより、第１デジタルデータを生成する。

【0071】

この態様によれば、第１デジタルデータの分解能をより向上させることができる。

【0072】

第４態様に係るＡＤコンバータ（１）では、第３態様において、第２ＡＤ変換器（２２）は、逐次比較型ＡＤ変換器である。

【0073】

この態様によれば、第２デジタルデータのレイテンシをより小さくすることができる。

【0074】

第５態様に係るＡＤコンバータ（１）では、第３態様において、第２ＡＤ変換器（２２）は、フラッシュ型ＡＤ変換器である。

【0075】

この態様によれば、第２デジタルデータのレイテンシをより小さくすることができる。

【0076】

第６態様に係るＡＤコンバータ（１）では、第１又は第２態様において、ＡＤ変換部（２）は、ＡＤ変換器（２４）と、デジタルフィルタ（２３）と、を有する。ＡＤ変換器（２４）は、多ビットのデジタルデータである第２デジタルデータを生成して、第２出力部（４２）及びデジタルフィルタ（２３）に出力する。デジタルフィルタ（２３）は、ＡＤ変換器（２４）の出力をフィルタ処理することにより、第１デジタルデータを生成する。

【0077】

この態様によれば、第１デジタルデータの分解能をより向上させることができる。

【0078】

第７態様に係るＡＤコンバータ（１）では、第６態様において、ＡＤ変換器（２４）は、ノイズシェーピング型逐次比較ＡＤ変換器、又はマルチビットΔΣＡＤ変換器である。

【0079】

この態様によれば、第２デジタルデータのレイテンシをより小さくすることができる。

【0080】

第８態様に係るセンサシステム（１００）は、第１～第７態様のいずれかのＡＤコンバータ（１）と、センサ（１０１）と、を備える。

【0081】

この態様によれば、テスト制御部（３０１）におけるテスト処理の時間の短縮を図ることができる。

【0082】

第９態様に係るテストシステム（３００）は、第８態様のセンサシステム（１００）と、テスト制御部（３０１）と、を備える。

【0083】

この態様によれば、テスト制御部（３０１）におけるテスト処理の時間の短縮を図ることができる。

【産業上の利用可能性】

【0084】

本開示のＡＤコンバータ、センサシステム、及びテストシステムは、デジタル変換処理に要する時間の短縮を図ることができてテスト処理の時間の短縮を図ることができ、産業上有用である。

【符号の説明】

【0085】

１ ＡＤコンバータ
２ ＡＤ変換部
２１ 第１ＡＤ変換器（ΔΣ型ＡＤ変換器）
２２ 第２ＡＤ変換器（逐次比較型ＡＤ変換器、フラッシュ型ＡＤ変換器）
２３ デジタルフィルタ
２４ ＡＤ変換器（ノイズシェーピング型逐次比較ＡＤ変換器、マルチビットΔΣ型ＡＤ変換器）
３ 入力部
４１ 第１出力部
４２ 第２出力部
１００ センサシステム
１０１ センサ
２００ 制御回路
３００ テストシステム
３０１ テスト制御部

【図1】

【図2】

【図3】