特許 7339223 フレキシブルなオンダイファブリックインターフェイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-08-28

(45)【発行日】2023-09-05

(54)【発明の名称】フレキシブルなオンダイファブリックインターフェイス

(51)【国際特許分類】

   G06F 13/38 20060101AFI20230829BHJP

   G06F 13/42 20060101ALI20230829BHJP

   G06F 15/173 20060101ALI20230829BHJP

   G06F 15/78 20060101ALI20230829BHJP

【ＦＩ】

G06F13/38 340A

G06F13/42 310

G06F13/38 340D

G06F15/173 685S

G06F15/78 530

【請求項の数】 20

【外国語出願】

(21)【出願番号】P 2020159415

(22)【出願日】2020-09-24

(65)【公開番号】P2021093130

(43)【公開日】2021-06-17

【審査請求日】2022-06-02

(31)【優先権主張番号】62/944,773

(32)【優先日】2019-12-06

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/914,327

(32)【優先日】2020-06-27

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】スワデシュ チャウダリー

(72)【発明者】

【氏名】ロバート ジー． ブランケンシップ

(72)【発明者】

【氏名】シヴァ プラサード ガデイ

(72)【発明者】

【氏名】サイレシュ クマール

(72)【発明者】

【氏名】ヴィニト マシュー アブラハム

(72)【発明者】

【氏名】イェン‐チェン リュー

【審査官】田中 啓介

(56)【参考文献】

【文献】米国特許出願公開第２０１５／０２５４１８２（ＵＳ，Ａ１）

【文献】特開２０１３－０１２２３５（ＪＰ，Ａ）

【文献】特開平０７－３１１７５１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ１２／０８－１２／１２８

Ｇ０６Ｆ１３／３８－１３／４２

Ｇ０６Ｆ１５／１６－１５／１７７、１５／７８

(57)【特許請求の範囲】

【請求項1】

機器であって、当該機器は、
複数のコヒーレントプロトコルをサポートする回路を含むエージェントブロックであって、ファブリックと通信するためのインターフェイスを含むエージェントブロックを含み、
該インターフェイスは、
第１のワイヤセットを使用するグローバルチャネルであって、前記インターフェイスを初期化するための信号を搬送するためのグローバルチャネルと、
第２のワイヤセットを使用する要求チャネルであって、前記エージェントブロックから送信された要求に関連するアドレス及びプロトコルレベルのコマンド情報を搬送するための要求チャネルと、
第３のワイヤセットを使用する応答チャネルであって、前記エージェントブロックから送信された前記要求に対する応答を搬送するための応答チャネルと、
第４のワイヤセットを使用するデータチャネルであって、前記エージェントブロックから前記ファブリックを介して他のエージェントにデータ転送を行うためのデータチャネルと、を含む、
機器。

【請求項2】

前記グローバルチャネルには、エージェントからファブリックへの（Ａ２Ｆ）グローバルチャネル及びファブリックからエージェントへの（Ｆ２Ａ）グローバルチャネルが含まれ、前記要求チャネルには、Ａ２Ｆ要求チャネル及びＦ２Ａ要求チャネルが含まれ、前記応答チャネルには、Ａ２Ｆ応答チャネル及びＦ２Ａ応答チャネルが含まれ、前記データチャネルには、Ａ２Ｆデータチャネル及びＦ２Ａデータチャネルが含まれる、請求項１に記載の機器。

【請求項3】

前記第２のワイヤセットには複数のワイヤが含まれ、前記要求チャネルには複数の信号が含まれ、該複数の信号のそれぞれが前記複数のワイヤのそれぞれのサブセットに割り当てられる、請求項１に記載の機器。

【請求項4】

前記第３のワイヤセットには複数のワイヤが含まれ、前記応答チャネルには複数の信号が含まれ、該複数の信号のそれぞれが前記複数のワイヤのそれぞれのサブセットに割り当てられる、請求項１に記載の機器。

【請求項5】

前記第４のワイヤセットには複数のワイヤが含まれ、前記データチャネルには複数の信号が含まれ、前記複数の信号のそれぞれが前記複数のワイヤのそれぞれのサブセットに割り当てられる、請求項１に記載の機器。

【請求項6】

前記要求チャネル、前記応答チャネル、及び前記データチャネルのそれぞれには、前記エージェントから前記ファブリックへのそれぞれの転送信号と、前記ファブリックから前記エージェントへのそれぞれのフロー制御信号とが含まれる、請求項１に記載の機器。

【請求項7】

前記要求チャネル、前記応答チャネル、及び前記データチャネルのそれぞれが、
それぞれの有効信号、
それぞれのプロトコル識別子信号、
それぞれの仮想チャネル識別子フィールド、及び
それぞれのヘッダー信号、をサポートし、
前記有効信号は、前記ヘッダー信号の有効なインスタンスに合わせてアサートされ、前記ヘッダー信号には特定のメッセージのヘッダーが含まれ、
前記ヘッダー信号には特定のメッセージのヘッダーが含まれ、前記プロトコル識別子信号によって前記ヘッダーに関連付けられたプロトコルが識別され、仮想チャネル識別子信号によって前記特定のメッセージに使用される仮想チャネルが識別される、請求項１に記載の機器。

【請求項8】

前記複数のコヒーレントプロトコルには複数のプロトコルが含まれ、前記プロトコル識別子信号によって、前記ヘッダーに関連付けられるものとして、前記複数のプロトコルのうちの１つが識別される、請求項７に記載の機器。

【請求項9】

前記複数のコヒーレントプロトコルには、ＣＸＬ（Compute Express Link）プロトコルが含まれ、該ＣＸＬプロトコルには、ＣＸＬ．ｃａｃｈｅプロトコル及びＣＸＬ．ｍｅｍプロトコルが含まれる、請求項８に記載の機器。

【請求項10】

前記要求チャネル、前記応答チャネル、及び前記データチャネルのそれぞれには、ブロッキング要求を受け取るためのそれぞれのブロッキング信号がさらに含まれ、前記ブロッキング要求は、対応するチャネルの前記有効信号のデアサートを生じさせる、請求項７に記載の機器。

【請求項11】

前記有効信号は、前記ブロッキング信号のアサート後に特定の数のクロックサイクルでデアサートされ、該特定の数のクロックサイクルには、前記インターフェイスの構成可能なパラメータが含まれる、請求項１０に記載の機器。

【請求項12】

前記要求チャネル、前記応答チャネル、及び前記データチャネルのそれぞれには、それぞれのペイロードデータ信号がさらに含まれ、該ペイロードデータ信号は前記ヘッダー信号に対応しており、前記ペイロードデータ信号は、チャネル内で前記ヘッダー信号を送信した後に、複数のクロックサイクルで送信され、該複数のクロックサイクルにおいて、前記インターフェイスの構成可能なパラメータが送信される、請求項８に記載の機器。

【請求項13】

前記エージェントブロックには、システムオンチップ（ＳＯＣ）の知的財産（ＩＰ）ブロックが含まれる、請求項１に記載の機器。

【請求項14】

機器であって、当該機器は、
ファブリックと、
第１のエージェントと、
第２のエージェントと、
複数のエージェントデバイスを相互接続するファブリックブロックと、を含み、
前記第１のエージェントは、前記ファブリックを介して前記第２のエージェントと通信しており、
該ファブリックブロックは、
前記複数のエージェントデバイス内の第１のエージェントデバイスに結合するための第１のインターフェイスと、
前記複数のエージェントデバイス内の第２のエージェントデバイスに結合するための第２のインターフェイスと、を含み、
前記第２のインターフェイスは、
第１の物理チャネルセットを使用するグローバルチャネルであって、前記第２のインターフェイスを初期化するための信号を搬送するグローバルチャネルと、
第２の物理チャネルセットを使用する要求チャネルであって、前記第１のエージェントデバイス又は前記第２のエージェントデバイスの一方から送信された要求に関連付けられたアドレス及びプロトコルレベルのコマンド情報を搬送する要求チャネルと、
第３の物理チャネルセットを使用する応答チャネルであって、前記要求に対する応答を搬送する応答チャネルと、
第４の物理チャネルセットを使用するデータチャネルであって、前記ファブリックを介して前記第１のエージェントデバイスと前記第２のエージェントデバイスとの間でデータ転送を行うデータチャネルと、を含む、
機器。

【請求項15】

前記第２のインターフェイスは、複数のプロトコルのトランザクションをサポートする、請求項１４に記載の機器。

【請求項16】

複数のコヒーレント相互接続プロトコルには、ＣＸＬ（Compute Express Link）プロトコルが含まれ、該ＣＸＬプロトコルには、ＣＸＬ．ｃａｃｈｅプロトコル及びＣＸＬ．ｍｅｍプロトコルが含まれる、請求項１５に記載の機器。

【請求項17】

システムであって、当該システムは、
ファブリックと、
第１のエージェントと、
第２のエージェントと、を含み、
前記第１のエージェントは、前記ファブリックを介して前記第２のエージェントと通信しており、
前記第１のエージェントは、
複数のコヒーレントプロトコルを実装するためのプロトコル回路と、
前記ファブリックに結合するためのインターフェイスと、を含み、
前記インターフェイスは、
第１のワイヤセットを使用するグローバルチャネルであって、第２のインターフェイスを初期化するための信号を搬送するグローバルチャネルと、
第２のワイヤセットを使用する要求チャネルであって、前記第１のエージェントから送信された要求に関連付けられたアドレス及びプロトコルレベルのコマンド情報を搬送する要求チャネルと、
第３のワイヤセットを使用する応答チャネルであって、前記第１のエージェントから送信された前記要求に対する応答を搬送する応答チャネルと、
第４のワイヤセットを使用するデータチャネルであって、前記ファブリックを介して前記第１のエージェントから前記第２のエージェントへのデータ転送を行うデータチャネルと、を含む、
システム。

【請求項18】

前記ファブリックには、第１の知的財産（ＩＰ）ブロックが含まれ、前記第１のエージェントには、第２のＩＰブロックが含まれる、請求項１７に記載のシステム。

【請求項19】

前記複数のコヒーレントプロトコルのデータは、前記インターフェイスを実装するワイヤ上で多重化される、請求項１７に記載のシステム。

【請求項20】

前記データ転送は、フリットベースのデータ転送を含む、請求項１７に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願
本願は、２０１９年１２月６日に出願された米国仮特許出願第６２／９４４，７７３号に対する利益を主張するものであり、その開示は、本願の開示の一部と見なされ、その全体が参照により本明細書に組み入れられる。

【0002】

本開示は、コンピュータシステムに関し、特にポイントツーポイント相互接続に関する（ただし、これに限定されない）。

【背景技術】

【0003】

半導体処理及び論理設計の進歩により、集積回路装置上に存在し得るロジックの量の増大が可能になった。当然の結果として、コンピュータシステム構成は、システム内の単一又は複数の集積回路から、個々の集積回路上に存在する複数のコア、複数のハードウェアスレッド、及び複数の論理プロセッサだけでなく、そのようなプロセッサ内に統合された他のインターフェイスにも進展してきた。プロセッサ又は集積回路は、典型的に、単一の物理プロセッサダイを含み、プロセッサダイには、任意の数のコア、ハードウェアスレッド、論理プロセッサ、インターフェイス、メモリ、コントローラハブ等が含まれ得る。

【0004】

より小さいパッケージにより多くの処理能力を適合させるより大きな能力の結果として、小型コンピュータ装置の人気が高まっている。スマートフォン、タブレット、超薄型ノートブック、他のユーザ機器が飛躍的に成長している。ただし、これらの小型装置は、フォームファクタを超えるデータストレージと複雑な処理との両方をサーバーに依存している。その結果、高性能コンピュータ市場（つまり、サーバー空間）での需要も高まっている。例えば、最近のサーバーでは、典型的に、複数のコアを含む単一のプロセッサだけでなく、計算能力を高めるために複数の物理プロセッサ（マルチソケットとも呼ばれる）も存在する。しかし、処理能力がコンピュータシステム内の装置の数とともに増大するにつれて、ソケットと他の装置との間の通信がより重要になってくる。

【0005】

実際に、相互接続は、電気通信を主に処理していたより従来型のマルチドロップバスから、高速通信を容易にする本格的な相互接続アーキテクチャに成長している。残念ながら、将来のプロセッサがさらに高いレートで対応する需要を消費する要求は、既存の相互接続アーキテクチャの能力に課せられる。

【図面の簡単な説明】

【0006】

【図1】システムオンチップ（ＳｏＣ）デバイスの例示的な実施形態を示す簡略化したブロック図である。

【図2】例示的なコンピュータシステムの例示的な論理フロー図の簡略化したブロック図である。

【図3】例示的なフレキシブルなオンダイファブリックインターフェイスを示す簡略化したブロック図である。

【図4】例示的なＣＸＬ（Compute Express Link）トポロジーを示す簡略化したブロック図である。

【図5A】フレキシブルなオンダイファブリックインターフェイスの実施形態を示す簡略化したブロック図である。

【図5B】フレキシブルなオンダイファブリックインターフェイスの実施形態を示す簡略化したブロック図である。

【図6】例示的なフレキシブルなオンダイファブリックインターフェイスのチャネルを介したシグナリングを示すタイミング図である。

【図7】ブロッキング信号の使用を含む、例示的なフレキシブルなオンダイファブリックインターフェイスのチャネルを介したシグナリングを示すタイミング図である。

【図8】例示的なフレキシブルなオンダイファブリックインターフェイスのチャネルを介したクレジットリターンシグナリングを示すタイミング図である。

【図9】例示的なフレキシブルなオンダイファブリックインターフェイスのグローバルチャネルの一部を示す簡略化したブロック図である。

【図10】例示的なフレキシブルなオンダイファブリックインターフェイスの例示的な初期化状態マシンを示す図である。

【図11】例示的なフレキシブルなオンダイファブリックインターフェイスの初期化を示すタイミング図である。

【図12】例示的なフレキシブルなオンダイファブリックインターフェイスにおける切断フローの第１の例を示すタイミング図である。

【図13】例示的なフレキシブルなオンダイファブリックインターフェイスにおける切断フローの第２の例を示すタイミング図である。

【図14A】例示的なフレキシブルなオンダイファブリックインターフェイスを用いてシグナリングするための例示的な技法を示すフロー図である。

【図14B】例示的なフレキシブルなオンダイファブリックインターフェイスを用いてシグナリングするための例示的な技法を示すフロー図である。

【図15】マルチコアプロセッサを含むコンピュータシステムの実施形態のブロック図である。

【図16】マルチコアプロセッサを含むコンピュータシステムの別の実施形態のブロック図である。

【図17】プロセッサの実施形態のブロック図である。

【図18】プロセッサを含むコンピュータシステムの別の実施形態のブロック図である。

【図19】複数のプロセッサを含むコンピュータシステムの実施形態のブロック図である。

【図20】システムオンチップ（ＳｏＣ）として実装された例示的なシステムを示す図である。

【発明を実施するための形態】

【0007】

以下の説明では、本開示の完全な理解を与えるために、特定のタイプのプロセッサ及びシステム構成、特定のハードウェア構造、特定のアーキテクチャ及びマイクロアーキテクチャの詳細、特定のレジスタ構成、特定の命令タイプ、特定のシステムコンポーネント、特定の測定／高さ、特定のプロセッサパイプライン段階及び操作等の例等、多くの特定の詳細が示される。しかしながら、これらの特定の詳細は、本開示の実施形態を実施するために使用しなくてもよいことは、当業者には明らかであろう。他の例では、本開示を不必要に不明瞭にすることを避けるために、特定の及び代替のプロセッサアーキテクチャ、説明するアルゴリズムの特定の論理回路／コード、特定のファームウェアコード、特定の相互接続動作、特定の論理構成、特定の製造技術及び材料、特定のコンパイラ実装、アルゴリズムのコードでの特定の表現、特定のパワーダウン及びゲーティング技術／論理、及びコンピュータシステムの他の特定の動作の詳細等のよく知られたコンポーネント又は方法ついて、詳細に説明していない。

【0008】

以下の実施形態は、コンピュータプラットフォーム又はマイクロプロセッサ等の特定の集積回路における効率的な高速データ伝送及び構成可能性に関して説明し得るが、他の実施形態が、他のタイプの集積回路及び論理装置に適用可能である。本明細書で説明する実施形態の同様の技法及び教示は、より良好なエネルギー効率及びエネルギー保存から利益を得ることもできる他のタイプの回路又は半導体装置に適用することができる。例えば、開示する実施形態は、サーバー、ブレード、デスクトップコンピュータシステム、システムオンチップ（ＳｏＣ）デバイス、ハンドヘルド装置、タブレット、セットトップボックス、車載コンピュータシステム、コンピュータビジョンシステム、ゲームシステム、機械学習システム、及び組込みアプリケーションとして具体化されたコンピュータシステムに適用し得る。以下の説明で容易に明らかになるように、本明細書で説明する方法、機器、及びシステムの実施形態は（ハードウェア、ファームウェア、ソフトウェア、又はこれらの組合せに関して）、高性能コンピュータ相互接続及びそれぞれのシステムの開発に有益である。

【0009】

コンピュータシステムが進歩するにつれて、その中のコンポーネントはより複雑になってきている。その結果、コンポーネント同士の間の結合及び通信を行う相互接続アーキテクチャはまた、コンポーネントの最適な動作のために帯域幅要件を満たすのを保証するために、複雑さが増している。さらに、異なる市場セグメントは、市場のニーズに合わせて相互接続アーキテクチャの異なる態様を要求する。例えば、サーバーはより高い性能を必要とするが、モバイルエコシステムは時には省電力化のために全体的な性能を犠牲にすることがある。しかし、殆どのファブリックの唯一の目的は、省電力を最大限にして最高の性能を提供することである。以下では、いくつかの相互接続について説明するが、これらの相互接続は、本明細書で説明する解決策の態様から潜在的に利益を得る。

【0010】

相互接続ファブリックアーキテクチャの一例は、周辺機器相互接続（ＰＣＩ）エクスプレス（ＰＣＩｅ）アーキテクチャを含む。ＰＣＩｅの主な目標は、様々なベンダーのコンポーネント及びデバイスが、複数の市場セグメント（クライアント（デスクトップ及びモバイル）、サーバー（標準及びエンタープライズ）、埋込み型装置及び通信装置）にまたがるオープンアーキテクチャで相互運用できるようにすることである。ＰＣＩ Ｅｘｐｒｅｓｓは、様々な将来のコンピューティング及び通信プラットフォームのために規定された、高性能の汎用Ｉ／Ｏ相互接続である。使用モデル、ロード／ストアアーキテクチャ、ソフトウェアインターフェイス等のいくつかのＰＣＩ属性は、その改訂を通じて維持されているが、以前のパラレルバス実装は、高度にスケーラブルな完全にシリアルなインターフェイスに置き換えられている。ＰＣＩ Ｅｘｐｒｅｓｓの最新バージョンは、ポイントツーポイント相互接続、スイッチベースの技術、及びパケット化プロトコルの進歩を利用して、新しいレベルの性能及び特徴を提供する。ＰＣＩ Ｅｘｐｒｅｓｓがサポートする高度な機能には、電源管理、サービス品質（ＱｏＳ）、ホットプラグ／ホットスワップのサポート、データの整合性、エラー処理等がある。

【0011】

従来、専用の有線インターフェイスは、システムでサポートされるプロトコル（例えば、ＩＤＩ、ＣＭＩ、ＣＸＬ等）毎に別々に提供される。例えば、ＳｏＣでは、各ＩＰブロックエージェントには、ＳｏＣの相互接続ファブリック及びアプリケーション層を実装する１つ又は複数のＳｏＣコンポーネント（例えば、ファブリックブロック、ネットワークオンチップ（ＮＯＣ）デバイス、バス、スイッチ等）に結合する及びそれとの通信を可能にするそれ自体の独自の有線インターフェイスが装備され得る。各専用有線インターフェイスには、接続、リセット、切断、フロー制御等のリンク層機能を実装する様々な方法があり得る。このような専用インターフェイスはまた、複数のプロトコルを使用するエージェントのために多数のワイヤを利用する。このワイヤ数が多いと、システムの設計面積及び消費電力が増大する。ファブリック固有のインターフェイスも使用されており、これは複数のプロトコル及びより高いワイヤ効率を可能にし得るが、ファブリックが、数ある例示的な欠点の中でも、後続の各世代又はシステム修正のために再設計する必要がある特定のシステム用のカスタム設計の複雑なインターフェイスであるため、拡張性は殆どない。

【0012】

本明細書で説明するようなフレキシブルな有線インターフェイスは、例えば、数ある例の中でも、サーバーアプリケーション、クライアントＣＰＵ ＳｏＣ開発における相互接続を含む潜在的なファブリック相互接続のニーズを満たすように構成可能にすることにより、従来のシステムに存在するこれら及び他の問題に対処することができる。いくつかの実装形態では、そのようなフレキシブルなオンダイ有線インターフェイス（又はリンク層）は、数ある例の中でも、ＩＤＩ、ＵＰＩ、及びメモリプロトコル等の複数の様々なプロトコルをサポートするように規定され得る。一例では、インターフェイス規定を適用して、外部ＩＰ開発のために、ＣＸＬ（Compute Express Link）のサブプロトコル（ＣＸＬ．ｍｅｍ及びＣＸＬ．ｃａｃｈｅプロトコル等）をサポートするインターフェイスを実装できる。インターフェイス規定は、アップストリーム（例えば、デバイス）とダウンストリーム（例えば、ホスト）の方向をサポートし得る。いくつかの実装形態は、数ある例の中でも、スイッチ及び非ホストファブリック拡張をさらにサポートし得る。

【0013】

図１の簡略化したブロック図１００に移ると、システムオンチップ（ＳｏＣ）デバイス１０５の簡略化した例が示されている。ＳｏＣマップは、コンピュータの複数のコンポーネント、又は計算ブロック（又は知的財産（ＩＰ）ブロック）を組み込んだ集積回路として実装され得る。そのようなブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）は、１つ又は複数のＣＰＵコンポーネント１１０、１１５、１２０、１２５（例えば、マイクロプロセッサ又はマイクロコントローラ）、専用プロセッサ１３０、１３５（例えば、グラフィック処理装置（ＧＰＵ）、画像信号プロセッサ（ＩＳＰ）、テンソル処理装置、アクセラレータ装置等）、メモリコンポーネント、入出力（Ｉ／Ｏ）ポート、２次ストレージブロック、及びシリコンダイ等の単一のダイ又は基板上の他の計算ブロック等のコンポーネントを含み得る。

【0014】

例示的なＳｏＣ１０５の計算ブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）は、ＳｏＣファブリック（例えば、１５０）によって相互接続され得る。ファブリック１５０は、計算ブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）の間の通信を容易にする１つ又は複数のＩＰブロックのセットを用いてそれ自体を実装することができる。いくつかの実装形態では、ファブリック１５０は、ネットワークオンチップ（ＮＯＣ）実装型の１つ又は複数の回路ブロック等のネットワークオンチップ（ＮＯＣ）として実装され得る。

【0015】

様々なブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）による通信は、ブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）上に提供されるプロトコルエージェント（例えば、１６０ａ～ｈ）を介して促進され得る。各エージェント（１６０ａ～ｈ等）には、１つ又は複数の相互接続プロトコル（例えば、ＰＣＩｅ、ＣＸＬ（Compute Express Link）、Ｇｅｎ－Ｚ、ＯｐｅｎＣＡＰＩ、インダイインターフェイス（ＩＤＩ）、ＣＣＩＸ（Cache Coherent Interconnect for Accelerators）、ＵＰＩ（UltraPath
Interconnect）等）の全て又は一部の層（レイヤー）を実装するロジック（例えば、ハードウェア回路、ファームウェア、ソフトウェアで実装される）を含めることができ、相互接続プロトコルを介して、対応する計算ブロックが、システム内の他の計算ブロックと通信する。本明細書で説明するように、エージェントは、それぞれのインターフェイスを介してファブリック１５０に結合することができる。このようなエージェントは従来、独自の有線インターフェイスを介してファブリックに結合していたが、１つ又は複数のエージェント（例えば、１６０ａ～ｈ）は、構成可能でフレキシブルなオンダイ有線インターフェイスのそれぞれのインスタンスを利用でき、これは、数ある例示的な実装形態の中でも、ＳｏＣ１０５の複数の異なるエージェントの複数の異なるプロトコルをサポートするように展開され得る。

【0016】

上で紹介したように、フレキシブルな有線インターフェイス、又は統合（unified）ファブリックインターフェイス（ＵＦＩ）により、エージェントをファブリックに結合する単一の有線インターフェイス上で多くのプロトコルを流すことができるため、カスタムのファブリック固有インターフェイスと同様のワイヤ効率が可能になる。いくつかの実装形態では、ＵＦＩは、ファブリック固有の詳細を省略し、知的財産（ＩＰ）ブロック、又は他の計算ブロック（例えば、１６０ａ～ｈ）をファブリック１５０から分離して開発することができる。その結果は、数ある利点の例の中でも、コンポーネント計算ブロックを変更せずにシステム相互接続ファブリックを時間をかけて進化させ、且つシステム（例えば、システムオンチップ（ＳｏＣ））ファブリック１５０とインターフェイスする一貫性のあるシンプルなリンク層フロー（例えば、リセット、接続、切断、フロー制御）を可能にしながら、再利用を可能にするクリーンな計算ブロックインターフェイスである。こうして、ＵＦＩは、数ある例の中でも、エージェントＩＰブロック（例えば、ＰＣＩｅ、ＣＸＬ、コア）とファブリックＩＰブロック（例えば、サーバーコヒーレントファブリック（ＳＣＦ）、クライアントコヒーレントファブリック（ＣＣＦ）、ｎｅｔｓｐｅｅｄ（登録商標）等）との両方のブロック開発モデルを計算するためのシンプルでクリーンな検証可能なインターフェイスを提供することができる。

【0017】

図２は、例示的なコンピュータシステム（例えば、ＳｏＣ）の例示的な論理フロー図を示す簡略化したブロック図２００である。ＳｏＣは、ＳｏＣ ＩＰブロック（例えば、２０５）、１つ又は複数のガスケット（例えば、２１０）、及び相互接続ファブリック（例えば、１５０）を含み得る。ＳｏＣ ＩＰブロック（例えば、２０５）には、数あるＩＰブロックの例の中でも、プロセッサコアブロック（例えば、２２５）、メモリブロック（例えば、２３０）、及び入出力（Ｉ／Ｏ）プロトコルブロック等の相互接続プロトコルブロック（例えば、２３５）、直接メモリアクセス（ＤＭＡ）ブロック（例えば、２４０）、プロセッサ間通信プロトコル（ＵＰＩ）ブロック（例えば、２４５）、キャッシュコヒーレンシプロトコル（例えば、ＣＸＬ．ｍｅｍ／ＣＸＬ．ｃａｃｈｅ）ブロック（例えば、２５０）が含まれ得る。場合によっては、いくつかのエージェント（例えば、ブロック２４５、２５０）のプロトコル固有のロジックは、ファブリックトポロジーを少なくともある程度認識している（例えば、システム内のソケット、システムのキャッシングエージェント等を認識している）可能性があり、且つファブリックと直接インターフェイスし得る。ガスケット（例えば、２１０）は、ファブリックトポロジーを認識しない他のいくつかのブロック（例えば、２２５、２３０、２３５、２４０）の通信を容易にするために利用され得る。ガスケット２１０は、ファブリック１５０のＩＰブロックの間のトポロジー及びプロトコル認識変換を提供するロジックを含み得、これはファブリックのネットワーク層へのプロトコル層変換を提供する。ガスケットの例には、コアガスケット２５５、メモリ暗号化ロジック２６０、２レベルメモリ（２ＬＭ）ロジック２６５、ホストＩ／Ｏプロセッサ（ＨＩＯＰ）２７０（例えば、生産者／消費者のワークフローが機能することを可能にするシステム要件を維持しながら、ＰＣＩｅのようなロード／ストアプロトコルをＩＤＩ／ＵＰＩのような順不同のプロトコルに変換する）、及びｕＢｏｘロジック２７５が含まれ得る。ガスケットは、数ある例の中でも、他のインターフェイス２１５へのブリッジ（例えば、（ＩＯＳＦインターフェイス等への）ブリッジ）としても機能する。

【0018】

本明細書で議論するようなＵＦＩインターフェイス２２０は、システムのファブリック１５０又はガスケット２１０の周囲にクリーンなプロトコル境界を提供するためにシステムに実装され得、システム（例えば、ＳｏＣ）内の計算ブロック２０５（例えば、ＩＰブロック）がファブリックの詳細を知らなくても動作できるようにする。例えば、ファブリックは、標準及びシンプルなブリッジを実装し得、アドレスのデコード及びフロー制御等の基本的な機能を提供する。ガスケットは、ファブリックとエージェントの間にある（ファブリック及びエージェントにＵＦＩを実装する）オプションのＳｏＣ固有のスタンドアロン機能を実装し得る。さらに、ＵＦＩインターフェイスは、数ある例示的な特徴及び利点の中でも、個々の計算ブロックの帯域幅要件を満たすように構成可能な物理チャネルを規定し得る。

【0019】

ＵＦＩは、エージェントとシステムの相互接続ファブリックとの間の標準インターフェイスを規定することができる。エージェントは、ファブリックに接続された様々なＩＰブロック又は他の計算要素（例えば、ハードウェア要素）であり得、様々なプロファイル（アップストリームポート及び／又はダウンストリームポート）だけでなく、様々なプロトコル又は帯域幅の要件を有し得る。ファブリックは、ＵＦＩの範囲内のエージェント及びＵＦＩでトンネリングされる関連プロトコルの要件をサポートすることが期待されている。図３に移ると、エージェント３０５をファブリック１５０に結合する例示的なＵＦＩインターフェイス２２０のチャネルを示す簡略化したブロック図３００が示されている。いくつかの実装形態では、ＵＦＩは、３つの物理チャネル（１組のエージェントからファブリックへの（Ａ２Ｆ）チャネル３１０、及び１組のファブリックからエージェントへの（Ｆ２Ａ）チャネル３１５）を各方向に規定して、要求（ＲＥＱ）物理チャネル（例えば、３３０、３５０）、応答（ＲＳＰ）物理チャネル（例えば、３３５、３５５）、及びデータ（ＤＡＴＡ）物理チャネル（例えば、３２５、３４５）を含むインターフェイス２２０を実装することができる。いくつかの実装形態では、ＵＦＩは、３つの主要な物理チャネルに亘って共通のグローバル制御信号をサポートするためのグローバル制御チャネル３２０、３４０をさらに含む。

【0020】

ＵＦＩ規定は、これらの物理チャネルを介して、複数の様々なプロトコル（例えば、インダイインターフェイス（ＩＤＩ）、ＵＰＩ、ＣＸＬ．ｍｅｍ等）を柔軟にマッピングすることができる。ＵＦＩは、展開されたシステム内で実質的な構成可能性を提供する。例えば、数ある要因の中でも、サポートされるプロトコルだけでなく、性能を満たすために必要なチャネル数、及びシステムで使用される潜在的な異なるファブリックを構成することができる。例えば、以下の表１及び表２は、プロトコルプロファイル及び物理チャネルの数が異なる場合の使用例を示している。プロトコルとチャネル数との組合せは、「エージェントプロファイル」と見なすことができる。

【0021】

【表1】

表１：プロトコルプロファイルの例

【0022】

【表2】

表２：エージェントプロファイルの例

【0023】

表１は、システムに含まれるＩＰブロックに含まれ得る例示的なエージェント（例えば、コア、ＵＰＩエージェント等）のリストを示し、対応するエージェントのロジックがサポートするプロトコルのコレクションを識別する（例えば、ＩＳＯＦエージェントは、ＩＤＩ及び非コヒーレントＵＰＩ（ＵＰＩ＿ＮＣ）をサポートするが、ｕＢｏｘエージェントは、ＩＤＩ、ＩＤＩシステムエージェント（ＩＤＩ＿ＳＡ）、非コヒーレントＵＰＩ等をサポートする）。従来のシステムでは、エージェントのサポートされるプロトコルのそれぞれに、（エージェントをファブリックに接続する）異なる個別の有線インターフェイスが提供され得る（例えば、３つのプロトコルをサポートするｕＢｏｘエージェントの例では、３つの個別の有線インターフェイスが提供され得る）。ＵＦＩインターフェイスを適用すると、ＩＰブロックでこれらの複数のインターフェイスを単一のＵＦＩインターフェイスに置き換えて、サポートされている複数のプロトコルのいずれかを用いた通信をサポートするファブリックに接続できる。例えば、表２は、表２の左端の列に載っている各エージェント例をサポートするために単一のＵＦＩインターフェイスに実装されるＵＦＩチャネルの例を示している。例えば、例示的なＣＸＬエージェントのＵＦＩインターフェイスは、ＩＤＩとＣＸＬ．ｍｅｍとの両方をサポートし得、Ａ２Ｆ方向に１つの要求チャネル、１つのデータチャネル、及び２つの応答チャネルと、Ｆ２Ａ方向に２つの要求チャネル、１つのデータチャネル、及び１つの応答チャネルを含む。場合によっては、サポートされているプロトコルがＵＦＩチャネルのうちの１つを使用しないことがある。従って、そのようなチャネルがいくつかのＵＦＩインスタンスでは省略される場合がある。例として、表２に確認されるｕＢｏｘエージェントは、ＩＤＩ＿ＳＡ、ＩＤＩ、及びＵＰＩ＿ＮＣをサポートし、これらのプロトコルに基づいて、数ある例の中でも、Ｆ２Ａ方向の要求チャネル（そのＵＦＩインスタンスでは省略される）を必要としない。

【0024】

図３の議論に戻ると、各チャネル（例えば、３２０、３２５、３３０、３３５、３４０、３４５、３５０、３５５）は、１組の物理的なワイヤ又はレーンから構成してもよく、各ワイヤは、特定のタイプの信号を伝送するために割り当てられる。ＵＦＩインターフェイスでは、１組の物理レーン（例えば、ワイヤ又は他の導体）が、提供され且つ様々なチャネルに割り当てられ、これは、インターフェイスに対して規定され、且つインターフェイスのそれぞれの物理レーンに割り当てられる信号の論理セットを具体化する。各デバイスは、ピン及び対応するＵＦＩロジック（ハードウェア回路及び／又はソフトウェアに実装される）を所有して、インターフェイスの終端（送信側（transmitter）又は受信側（receiver））又はインスタンスを実装し、インターフェイス上の送信側と受信側との間の接続を具体化する物理レーンに結合する。従って、以下で議論するように、信号のセットは、各チャネルのＵＦＩの下で規定できる。規定された信号のいくつかは、対応するＵＦＩインターフェイスでサポートされているプロトコルに関係なく、チャネルインスタンス毎に幅及びフォーマットが規定され得る。他の信号は、数ある例示的な特徴の中でも、サポートされているプロトコルの属性（例えば、プロトコルのヘッダーの長さ）と、エージェントの動作速度（例えば、ファブリックより実行速度が遅いエージェントは、長いデータチャネルで補正する）とに基づいている場合がある。このようにして、データは、数ある例示的な利点の中でも、システムのコヒーレンシを管理するために使用される要求及び応答と並行して、専用グローバル制御チャネル（例えば、３２０、３４０）を介して送信されるリンクトレーニング及び制御信号とともに送信され得る。

【0025】

ＵＦＩの特定の一般原理を説明するために、潜在的なＵＦＩ実装の非限定的な例を本明細書で説明する。例えば、そのような一例として、ＵＦＩインターフェイスは、ＵＦＩの物理チャネルにマッピングされるＣＸＬの複数の異なるサブプロトコル（例えば、ＣＸＬ．ｉｏ、ＣＸＬ．ｍｅｍ、ＣＸＬ．ｃａｃｈｅ等）をサポートするように構成され得る。そのような実装は、エージェントとファブリックとの間でそのようなコヒーレントなプロトコルをマッピングするため、ＣＸＬ．ｃａｃｈｅ／ｍｅｍプロトコルインターフェイス（ＣＰＩ）と呼ばれ得る。上記に従って、ＵＦＩ実装（例えば、ＣＰＩ）によって、同じ物理ワイヤ（ＵＦＩインターフェイスのチャネルを実装する）に複数の異なるプロトコル（例えば、ＣＸＬ．ｍｅｍ及びＣＸＬ．ｃａｃｈｅ）のマッピングが可能になり得る。

【0026】

ＣＸＬ（Compute Express Link）は、コヒーレンシプロトコル（ＣＸＬ．ｃａｃｈｅ）、メモリアクセスプロトコル（ＣＸＬ．ｍｅｍ）、及びＩＯプロトコル（ＣＸＬ．ｉｏ）の動的プロトコル多重化（multiplexing）（又は多重化(muxing)）をサポートする、低レイテンシ、高帯域幅のディスクリート又はオンパッケージのリンクである。ＣＸＬ．ｃａｃｈｅは、ホストメモリのデバイスキャッシングをサポートするエージェントコヒーレンシプロトコルであり、ＣＸＬ．ｍｅｍは、デバイス取付けメモリをサポートするメモリアクセスプロトコルであり、ＣＸＬ．ｉｏは、アクセラレータのサポートを強化したＰＣＩｅベースの非コヒーレントＩ／Ｏプロトコルである。ＣＸＬは、豊富なプロトコルセットを提供して、それによりアクセラレータ装置等のデバイスの幅広いスペクトルをサポートすることを目的としている。特定のアクセラレータの使用モデルに応じて、全てのＣＸＬプロトコル（ＣＸＬ．ｉｏ、ＣＸＬ．ｍｅｍ、ＣＸＬ．ｃａｃｈｅ）又はサブセットのみを有効にして、対応する計算ブロック又はデバイス（アクセラレータ等）がシステムにアクセスするための低レイテンシ、広帯域幅経路を提供することができる。

【0027】

ＵＦＩでは、異なるプロトコルの間のチャネルマッピング及び物理ワイヤ共有の特定の選択は、プロトコル及び実装固有であり得、これらの様々なマッピングは全て、ＵＦＩ規定によって許可され得る。例えば、いくつかの実装態様では、コンポーネントがダウンストリームポートかアップストリームポートかによって、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍの異なるチャネルが、エージェントからファブリックへの（Ａ２Ｆ）方向かファブリックからエージェントへの（Ｆ２Ａ）方向かに関連する。例えば、図３の例では、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍプロトコルは、数ある例の中でも、対応するＣＸＬエージェントをファブリックに接続する物理チャネル（例えば、３２０、３２５、３３０、３３５、３４０、３４５、３５０、３５５）にマッピングされ得る。表３は、ＣＰＩ ＵＦＩ実装の一例で使用され得るチャネルの例を示している。例えば、表３は、ＵＦＩの実装例におけるアップストリームポート及びダウンストリームポートのエージェントからファブリックへの接続のコンテキストで、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍの物理チャネルの観点からプロファイルをキャプチャする。ＣＰＩの場合に、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍの数、エージェントが使用する各物理チャネルは、例えば、エージェントの帯域幅要件に基づいて実装の選択肢になる場合がある。

【0028】

【表3】

表３：ＣＰＩエージェントプロファイルの例

【0029】

図４に移ると、例示的なエージェント及びそのようなエージェントのファブリックへの結合を示す簡略化したブロック図４００が示されている。図４は、ＣＸＬリンク４１５をサポートするポートの例示的なシステムトポロジーを示す。例えば、ＣＸＬリンク４１５は、ＣＰＵホストデバイス４０５を別のデバイス４１０（例えば、メモリ装置又はアクセラレータ装置）に結合することができる。（デバイス４０５、４１０上の）各エージェントは、ＣＸＬの各サブプロトコル（例えば、ＣＸＬ．ｉｏ、ＣＸＬ．ｍｅｍ、ＣＸＬ．ｃａｃｈｅ）をサポートするリンク層ロジック（例えば、４２０ａ～ｂ、４２５ａ～ｂ）を含み得る。ＣＸＬ．ｍｅｍ及びＣＸＬ．ｃａｃｈｅの場合に、共通のコントローラ（例えば、４２５ａ～ｂ）を使用できる。プロトコルの多重化は、Ｆｌｅｘ Ｂｕｓ（商標）物理層（４３０ａ～ｂ等）とインターフェイスするＣＸＬ調停／多重化ロジック（例えば、ハードウェア回路に実装された４２５ａ～ｂ）によって促進できる。Ｆｌｅｘ Ｂｕｓは、ＰＣＩｅ又はＣＸＬのいずれかをサポートするように静的に構成されたフレキシブルな高速ポートとして実装できる。Ｆｌｅｘ Ｂｕｓによって、ＰＣＩｅプロトコル又はＣＸＬプロトコルのいずれかを、高帯域幅のオフパッケージリンクを介して送信できる。Ｆｌｅｘ Ｂｕｓ ＰＨＹ４３０ａ～ｂでのプロトコル選択は、アプリケーションに基づいて、自動ネゴシエーションを介してブート時に行われ得る。

【0030】

図４の例を続けると、ＵＦＩ実装（例えば、ＣＰＩ）２２０ａ、２２０ｂは、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍ等のコヒーレントプロトコルに使用されるが、別のＵＦＩ実装又は異なる有線インターフェイス規定（４３０ａ、４３０ｂ）（例えば、ストリーミングファブリックインターフェイス（ＳＦＩ））は、ＰＣＩｅ及びＣＸＬ．ｉｏのようなロード／ストアプロトコルに使用される。一例では、ストリーミングファブリックインターフェイス（ＳＦＩ）４３０ａ～ｂは中間インターフェイスとして機能し、これは、送信側と受信側との間のプロトコル又はアプリケーション固有の責任を想定せず、ロード／ストアプロトコル（例えば、ＰＣＩｅ、ＣＸＬ．ｉｏ等の）高帯域幅要件を維持できるスケーラブルなストリーミングインターフェイスを提供する。ＳＦＩには、数ある例及びインターフェイス実装の中でも、スタンドアロンのプロトコル規定、フロー制御にマッピングできる様々なプロトコルをサポートするために提供されるＳＦＩセマンティクス、及びＳＦＩ規定によって提供される仮想チャネルセマンティクスが含まれていない。

【0031】

図４に示されるように、システムは、例示的なＵＦＩインスタンス化２２０ａ～ｂ（例えば、ＣＰＩインスタンス化）を使用することができる。そのようなＵＦＩインスタンス化２２０ａ～ｂによって、ワイヤをファブリックで共有でき、異なるプロトコルが共通のワイヤを共有するのを可能にすることにより、ファブリック及びエージェントの周辺でワイヤ効率を達成できる。例えば、ＵＦＩ実装では、エージェントから発信された様々なプロトコルのチャネルは、物理チャネル及び仮想チャネルの最小セットに慎重にマッピングされるため、エージェント及びプロトコルの帯域幅及びチャネル間隔の要件は、総ワイヤ数が最も少なくなるように満たされる。ＵＦＩには、新しいプロトコル規定が含まれない場合がある。代わりに、ＵＦＩは既存のプロトコルを共通のチャネルセットにマッピングする。様々なプロトコルに亘るワイヤ共有を最大化するために、ＵＦＩによって、プロトコルがそれらのチャネルで共通のフロー制御及び仮想化特徴（例えば、ＵＦＩで規定される）を使用することが提供される。ＵＦＩのいくつかの実装態様では、インスタンス化に応じて、共通のデータ幅及び制御信号幅を使用するために、特定のプロトコルをマッピングすることができる。場合によっては、ＵＦＩの仮想チャネル規定が全てのマッピングされたプロトコルに含まれる。チャネル内又はチャネル間での順序付けの考慮事項を設定できるが、数ある例示的な特徴の中でも、順序付けの考慮事項が未規定のままの場合に、メッセージは順序付けされていないと見なされる場合がある。

【0032】

図５Ａ～図５Ｂに移ると、ＵＦＩインターフェイスのいくつかの実装態様では、同じインターフェイスを使用して、エージェントのサポートされるプロトコルのいずれかを用いてエージェントとファブリックとの間の通信をサポートできる。例えば、図５Ａのブロック図５００ａは、ＵＦＩインターフェイスの単一のインスタンスが、ＣＰＩ実装においてＣＸＬ．ｃａｃｈｅとＣＸＬ．ｍｅｍとの両方をサポートするために使用される例を示す。一方、図５Ｂのブロック図５００ｂに示されるように、ＵＦＩインターフェイスの代替の実装形態は、数ある例示的なエージェント及びプロトコルの中でも、ＵＦＩインターフェイスの２つの別個のインスタンス、つまり第１のＣＸＬ．ｃａｃｈｅ（３１０ａ、３１５ａ）、及び第２のＣＸＬ．ｍｅｍ（３１０ｂ、３１５ｂ）を提供し得る。実際に、いくつかのエージェントは、ＵＦＩインターフェイス毎に１つのプロトコルのみを公開し得、複数のプロトコルを１つのＵＦＩインターフェイスにマッピングするのではなく、ＵＦＩインターフェイスを複製することを代わりに選択する場合がある。このような実装態様を選択することにより、追加のワイヤ及びロジックを用いるという犠牲を払って、設計を簡略化することができる。

【0033】

上で紹介したように、ＵＦＩインターフェイスは、各方向に３つの物理チャネル、すなわち、要求（ＲＥＱ）、応答（ＲＳＰ）、及びデータ（ＤＡＴＡ）を規定する。ＲＥＱチャネルは、エージェントからファブリック及びファブリックからエージェントへの要求をそれぞれ伝送する。トランザクションのアドレス及びプロトコルレベルのコマンド情報は、チャネルを介して送信されるデータのヘッダーフィールドにカプセル化される。物理ＲＥＱチャネルは、サイクル毎に１つのトランザクションを転送でき、チャネルの幅（例えば、チャネルを実装するために提供される物理レーンの数）は、この物理チャネルを共有する全てのプロトコルの間で、１つの要求を転送するために必要な最大幅によって決定され得る。データチャネルは、エージェント同士の間でデータを転送する全てのメッセージを伝送する。これには、書込みデータ、読取り応答データ、スヌープ応答データ等が含まれ得る。データチャネルによって、複数のＦＬＩＴ（FLow Control UnIT）でトランザクションを送信できる。例えば、３２Ｂのデータを伝送するデータチャネルを伴う６４Ｂ転送は、数ある例の中でも、２つのＦＬＩＴを介して送信され得る。ＲＳＰチャネルは、データなしで応答を伝送する。エージェントによって生成された要求の場合に、ファブリックからエージェントを受信すると、この物理チャネルを用いて応答が返送される。これらの応答には、完了、スヌープ応答等があり得る。そのような応答はアドレスビットを伝送しない場合があり、そのためいくつかの実装形態では、このチャネルは、ＲＥＱより比較的狭いヘッダーフィールドを利用する場合がある。実際に、ＲＳＰ物理チャネルは、単一のフロー制御ユニット（ＦＬＩＴ）メッセージを転送できる。全ての物理チャネルに適用される共通信号はグローバル信号と呼ばれ、そのような信号を伝送するためにインターフェイスの追加のレーンを規定できる。例えば、数ある機能の中でも、グローバル信号を使用して、初期化、切断、他のエラー報告をサポートすることができる。ＵＦＩ物理チャネルは、ＵＦＩインターフェイスにマッピングされている様々なプロトコルによって使用される。リンク帯域幅をファブリック帯域幅に一致させるために、ＲＥＱ、ＤＡＴＡ、及びＲＳＰチャネルの同じチャネルの複数のインスタンス化が許可される場合がある。さらに、数ある例示的な特徴及び実装の中でも、全てのプロトコルがＵＦＩの全てのチャネルを使用する必要はない。

【0034】

ＵＦＩインスタンスは、エージェントとファブリックとの間の各方向に、グローバルチャネルと、可変数のＲＥＱ、ＤＡＴＡ、及びＲＳＰチャネルとを有することができる。第１のレベルでは、信号はエージェントからファブリックへの（Ａ２Ｆ）及びファブリックからエージェントへの（Ｆ２Ａ）方向としてデータの流れの方向にグループ化される。グローバル層は、全ての物理チャネルに亘って適用する信号を伝送する。例えば、表４は例示的なＡ２Ｆグローバル信号を示し、表５は例示的なＦ２Ａグローバル信号を示す。幅は、信号を実装するためにチャネルで使用される物理的な接続（例えば、ワイヤ又はレーン）の数を特定する。

【0035】

【表4】

表４：Ａ２Ｆグローバルチャネルワイヤ

【0036】

【表5】

表５：Ｆ２Ａグローバルチャネルワイヤ

【0037】

ＵＦＩの要求、つまりＲＥＱ層は、エージェントからファブリック及びファブリックからエージェントへの要求を伝送する。アドレス及びプロトコルレベルのコマンド情報は、ＲＥＱ層のヘッダーフィールド又は信号にカプセル化される。ヘッダー及びヘッダー内に含まれる情報がプロトコル固有であり得るため、プロトコル固有の情報をビット（及び、それらのビットを送信するために使用される特定のワイヤ）にマッピングするようにマッピングを規定できる。さらに、ヘッダーのプロトコル固有の性質を考慮すると、ヘッダー信号の幅は、構成可能でもあり、ＵＦＩに実装されたプロトコルをサポートするように調整できる。他のフィールド又は信号は、プロトコルに依存しない（agnostic）場合があり、信号幅は固定され得る。ＵＦＩのＲＥＱ層信号は、いくつかのプロトコルがそのような対称性を利用又は提供しない場合でも、Ａ２Ｆ及びＦ２Ａ方向で対称になるように提供され得る。例として、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍは対称プロトコルではない。こうして、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍのアップストリーム及びダウンストリームバージョンは、異なるプロトコルとしてマッピングされる。実際に、実装は、機能に使用されるプロトコルの関連サブセットのみをサポートする場合がある。表６は、ＵＦＩ ＲＥＱ層内の信号及び信号幅の例を示す。方向は、パケットの送信側（Ｔｘ）とパケットの受信側（Ｒｘ）の観点から信号方向を指定する。

【0038】

【表6】

表６：ＲＥＱ層のフィールド

【0039】

上記のように、ヘッダー信号（ＨＤＲ）のサイズは、可変であり、且つＵＦＩインターフェイスを介して転送されているプロトコルに基づいている。複数のプロトコルがＵＦＩインターフェイスを介して伝送される場合に、ＨＤＲの幅は、インターフェイスを介して転送されているＨＤＲの最大サイズ、又はサポートされる複数のプロトコルの最大ヘッダーサイズにサイズ決めされる。予約（reserved）フィールド幅は、主にＨＤＲの未使用部分をカバーするために使用される。送信側は予約フィールドで０を駆動し、対応する受信側はこのフィールドを無視する。

【0040】

プロトコルヘッダーのＵＦＩ ＨＤＲ信号への例示的なマッピングを示すために、表７及び表８は、アップストリーム及びダウンストリーム方向におけるＣＸＬ．ｃａｃｈｅプロトコルの要求チャネルＨＤＲ信号への例示的なマッピングを示す。例えば、様々なフィールドの幅（アドレスパリティを除く）は、ＣＸＬ．ｃａｃｈｅの仕様により指定される。一例では、アドレスパリティは、Ａｄｄｒｅｓｓ（アドレス）フィールドの全てのビットのＸＯＲとして計算される。アップストリームポートの場合に、Ａ２ＦはＣＸＬ（compute express link）上のホストからデバイスへの（Ｈ２Ｄ）チャネルに対応し、Ｆ２ＡはＣＸＬ上のデバイスからホストへの（Ｄ２Ｈ）チャネルに対応する。ダウンストリームポートの場合に、Ａ２ＦはＣＸＬ上のＤ２Ｈチャネルに対応し、Ｆ２ＡはＣＸＬ上のＨ２Ｄチャネルに対応する。ダウンストリームポートの場合に、ＣＸＬセキュリティポリシーレジスタで規定されるＤｅｖｉｃｅ Ｔｒｕｓｔ ＬｅｖｅｌフィールドもＤ２Ｈ要求の一部である。この例では、ＣＸＬ．ｃａｃｈｅのこれらのチャネルでサポートされる仮想チャネルは１つだけである。

【0041】

【表7】

表７：アップストリームポートのＣＸＬ．ｃａｃｈｅプロトコルのＨＤＲへのマッピング

【0042】

【表8】

表８：ダウンストリームポートのＣＸＬ．ｃａｃｈｅプロトコルのＨＤＲへのマッピング

【0043】

同様に、ＣＸＬ．ｃａｃｈｅとＣＸＬ．ｍｅｍとの両方が同じＵＦＩ実装で（例えば、ＣＰＩで）サポートされる例では、ＣＸＬ．ｍｅｍヘッダーも、表９及び表１０の例に示されるように、ＨＤＲ信号にマッピングされ得る。この例では、異なるフィールド（アドレスパリティを除く）の幅はＣＸＬ仕様に従って指定され、アドレスパリティはアドレスフィールドの全てのビットのＸＯＲとして計算される。アップストリームポートの場合に、Ａ２ＦはＣＸＬ．ｍｅｍ上でマスターから下位への（Ｍ２Ｓ）ＲＥＱチャネルにマッピングする。ダウンストリームポートの場合に、数ある例の中でも、Ａ２Ｆは下位からマスター（Ｓ２Ｍ）にマッピングされ（例えば、この方向にＲＥＱチャネルはない）、Ｆ２ＡはＭ２Ｓ ＲＥＱにマッピングされる。現在、ＣＸＬ．ｍｅｍのこれらのチャネルでサポートされる仮想チャネルは１つだけである。

【0044】

【表9】

表９：アップストリームポートのＣＸＬ．ｍｅｍプロトコルのＨＤＲへのマッピング

【0045】

【表10】

表１０：ダウンストリームポートのＣＸＬ．ｍｅｍプロトコルのＨＤＲへのマッピング

【0046】

いくつかのＵＦＩ実装では、ＵＦＩによって可能にされる数ある実装固有の要因及び構成の中でも、順序付けルールが、使用されるプロトコルに基づいて規定及び適用され得る。例として、ＲＥＱチャネルの複数のインスタンス化が（例えば、リンク帯域幅をファブリック帯域幅に一致させるために）実装される場合に、順序付けが必要になる場合がある。例えば、ＣＰＩの例では、次の順序付けルールをＣＸＬ．ｃａｃｈｅトラフィックに適用して、複数のＲＥＱチャネルが実装されている場合にＣＸＬ仕様で概説される順序付けのセマンティクス（semantics）を維持できる。同じクロックサイクルの同時メッセージは、互いに順序付けられていない。ＲＳＰチャネルで受信した応答は、同じクロックサイクルでＲＥＱチャネル上で受信した要求よりも先行していると見なす必要がある。同様に、ＣＸＬ．ｍｅｍトラフィックの場合に、ＣＸＬ．ｍｅｍ要求がアドレスに基づくハッシュを用いて特定のインスタンスにマッピングされるように、順序付けルールを規定して適用できる。特定のハッシュは実装に固有であるが、全てのアドレスは１つのインスタンスにのみマッピングして、ＣＸＬ仕様で概説しているＣＸＬ．ｍｅｍ Ｍ２Ｓチャネルの順序が維持されるのを保証するようにする。

【0047】

ＵＦＩでは、ＤＡＴＡ物理チャネルは、エージェント同士の間のデータ転送がある全てのメッセージを伝送する。これには、書込みデータ、読取り応答データ、スヌープ応答データ等が含まれ得る。データを含むデータ物理チャネルメッセージは、複数のフロー制御ユニット（つまり、ＦＬＩＴ）として送信できる。いくつかのプロトコル（例えば、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍ）が対称ではない場合でも、データ層信号はＡ２Ｆ及びＦ２Ａ方向で対称になるように提供され得る。データ信号が非対称である例では、ＤＡＴＡチャネルのアップストリームバージョン及びダウンストリームバージョン（例えば、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍ）が異なるプロトコルとしてマッピングされる。表１１は、ＵＦＩデータ層を実装するために利用される様々な信号（及び、対応するワイヤ）を示しており、方向列はパケットの送信側（Ｔｘ）及びパケットの受信側（Ｒｘ）の観点から信号の方向を特定する。

【0048】

【表11】

表１１：データ層のフィールド

【0049】

ＲＥＱチャネルと同様に、ＤＡＴＡ層のヘッダー信号（ＨＤＲ）のサイズは可変であり、且つインターフェイスを介して転送されているプロトコルに基づいている。複数のプロトコルがインターフェイスを介して伝送される場合に、ＨＤＲ幅は、ＵＦＩインターフェイスを介して転送されているＨＤＲの最大サイズにサイズ決めされる。予約フィールド幅は、ＨＤＲの未使用部分をカバーするために使用される。例えば、送信側は予約フィールドで０を駆動し、受信側はこのフィールドを無視する。いくつかの実装態様では、サポートされているプロトコルのメッセージは６４Ｂのデータを伝送する。３２ＢペイロードのメッセージもＤＡＴＡチャネルでサポートされる場合がある。どちらの場合も、６４Ｂ相当のクレジットを使用できる。

【0050】

ＤＡＴＡチャネル上のプロトコルヘッダーマッピングの例として、（例えば、ＣＰＩ実装における）ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍのマッピングが、例示的な例として提供される。６４Ｂのデータを伝送するインターフェイスの場合に、６４Ｂ転送は１サイクルに亘って送信される。ヘッダー全体も１サイクルに亘って送信される。３２Ｂのデータを伝送するインターフェイスの場合に、ｄａｔａ＿ｂｏｄｙは２５６ビット幅であり、６４Ｂ転送は２サイクルに亘って送信される。ｄａｔａ＿ｅｏｐ信号は第２のサイクルでアサートする必要があり、ｄａｔａ＿ｈｅａｄｅｒは第１のサイクルで有効であり、第２のサイクルは予約されている。１６Ｂのデータを伝送するインターフェイスの場合に、ｄａｔａ＿ｂｏｄｙは１２８ビット幅であり、６４Ｂ転送は４サイクルに亘って送信される。ｄａｔａ＿ｅｏｐ信号はサイクル４でアサートする必要があり、数ある例の中でも、ｄａｔａ＿ｈｅａｄｅｒは第１のサイクルで有効であり、第２、第３、第４のサイクルは予約されている。アップストリームポート及びダウンストリームポートそれぞれについて、ＣＸＬ．ｃａｃｈｅデータヘッダーフィールドのｄａｔａ＿ｈｅａｄｅｒへのマッピングの例が表１２及び表１３に示されている。アップストリームポートの場合に、Ａ２ＦはＣＸＬからのＨ２Ｄに対応し、Ｆ２ＡはＣＸＬからのＤ２Ｈに対応する。ダウンストリームポートの場合に、Ａ２ＦはＤ２Ｈに対応し、Ｆ２ＡはＨ２Ｄに対応する。いくつかの実装態様では、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍのこれらのチャネルでサポートされる仮想チャネルは１つだけである。

【0051】

【表12】

表１２：アップストリームポートのＣＸＬ．ｃａｃｈｅプロトコルのｄａｔａ＿ｈｅａｄｅｒへのマッピング

【0052】

【表13】

表１３：ダウンストリームポートのＣＸＬ．ｃａｃｈｅプロトコルのｄａｔａ＿ｈｅａｄｅｒへのマッピング

【0053】

同様に、表１４及び表１５は、ＣＸＬ．ｍｅｍのＤＡＴＡヘッダー信号への例示的なマッピングを示す。６４Ｂのデータを伝送するインターフェイスの場合に、６４Ｂ転送が１サイクルに亘って送信される。ヘッダー全体も１サイクルに亘って送信される。３２Ｂのデータを伝送するインターフェイスの場合に、ｄａｔａ＿ｂｏｄｙは２５６ビット幅であり、６４Ｂ転送は２サイクルに亘って送信される。ｄａｔａ＿ｅｏｐ信号はサイクル２でアサートする必要があり、ｄａｔａ＿ｈｅａｄｅｒは２つのサイクル間で均等に分割される。ｄａｔａ＿ｈｅａｄｅｒがＨビット幅の場合に、必要に応じて予約ビットでパディングすることによってもＨが作成される。Ｈ／２ビット（[Ｈ／２－１：０]）は第１のサイクルで送信され、残りのビットは第２のサイクルで送信される。１６Ｂのデータを伝送するインターフェイスの場合に、ｄａｔａ＿ｂｏｄｙは１２８ビット幅であり、６４Ｂ転送は４サイクルに亘って送信される。ｄａｔａ＿ｅｏｐ信号はサイクル４でアサートする必要があり、ｄａｔａ＿ｈｅａｄｅｒは４つのサイクルの間で均等に分割される。ｄａｔａ＿ｈｅａｄｅｒがＨビット幅の場合に、必要に応じて、予約ビットでパディングすることにより、Ｈは４の倍数になる。数ある例の中でも、Ｈ／４ビット（[Ｈ／４－１：０]）が第１のサイクルで送信され、（[Ｈ／２－１：Ｈ／４]）が第２のサイクルで送信され、（[３Ｈ／４－１：Ｈ／２]）は第３のサイクルで送信され、残りのビットは第４のサイクルで送信される。アップストリームポート及びダウンストリームポートのそれぞれについて、ＣＸＬ．ｍｅｍデータヘッダーフィールドのｄａｔａ＿ｈｅａｄｅｒへのマッピングの例が表１４及び表１５に示されている。アップストリームポートの場合に、Ａ２ＦはＣＸＬからのＭ２Ｓ ＲｗＤに対応し、Ｆ２ＡはＣＸＬからのＳ２Ｍ ＤＲＳに対応する。ダウンストリームポートの場合に、Ａ２ＦはＳ２Ｍ ＤＲＳに対応し、Ｆ２ＡはＭ２Ｓ ＲｗＤに対応する。

【0054】

【表14】

表１４：アップストリームポートのＣＸＬ．ｍｅｍプロトコルのｄａｔａ＿ｈｅａｄｅｒへのマッピング

【0055】

【表15】

表１５：ダウンストリームポートのＣＸＬ．ｍｅｍプロトコルのｄａｔａ＿ｈｅａｄｅｒへのマッピング

【0056】

インターフェイスのＤＡＴＡ層の更なる構成を可能にし得る様々なパラメータを、ＵＦＩに提供することができる。例えば、ＤａｔａＨｄｒＳｅｐパラメータを規定し、そのパラメータの値を設定して、ペイロードがＤＡＴＡチャネルの対応するヘッダーをどのように続くかを規定できる。例えば、ＤａｔａＨｄｒＳｅｐパラメータは、ペイロードが、パラメータ値で規定される０～３サイクルの固定間隔で対応するヘッダーの送信に続くことを示す。このパラメータは、独立した制御を可能にするために、各方向（Ａ２Ｆ及びＦ２Ａ）に規定できる。ＤａｔａＨｄｒＳｅｐパラメータの値セットは、所与のＵＦＩの全てのプロトコルに適用できる。固定間隔によって、ペイロードに個別の有効な指標がなくてもペイロードを送信できる。

【0057】

いくつかの実装形態では、ＵＦＩは、プロトコル内又はプロトコル間でのパケット内レベルのインターリーブを許可しない場合がある。例えば、パケットがインターフェイスを介して送信を開始した後に、同じプロトコル又は別のプロトコルからの異なるパケットが送信を開始する前に、最後のパケット（ＥＯＰ：end of packet）が到達してアサートされるまで、ＵＦＩによってパケットがインターフェイスを介して送信されることがある。この特徴を採用する実装形態では、インターフェイスはこの簡素化から恩恵を受ける可能性があり、数ある例示的な利点及び代替の実装形態の中でも、ファブリック及びエージェントの設計を簡素化できる。

【0058】

エージェント又はファブリックによって生成された要求の場合に、受信エージェント又はファブリックは、ＲＳＰ物理チャネルを用いて対応する応答を送り返す。そのような応答には、完了、スヌープ応答等が含まれ得る。ＵＦＩは、ＲＳＰ層信号がＡ２Ｆ及びＦ２Ａ方向で対称であることを提供するが、いくつかのプロトコルは信号を対称的に使用しない（及び、使用する必要がない）場合がある。この場合も、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍ等のプロトコルは対称的ではないため、こうして、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍのアップストリーム及びダウンストリームバージョンを異なるマッピングプロトコルとして実装できる。表１６は、ＵＦＩの実装における信号の例を示しており、方向列は、パケットの送信側（Ｔｘ）及びパケットの受信側（Ｒｘ）の観点から信号の方向を特定する。

【0059】

【表16】

表１６：ＲＳＰ層のフィールド

【0060】

ＲＥＱ及びＤＡＴＡチャネルと同様に、ＲＳＰ ＨＤＲのサイズは、可変であり、且つインターフェイスを介して転送されているプロトコルに基づいている。複数のプロトコルがインターフェイスを介して伝送される場合に、ＨＤＲの幅は、インターフェイスを介して転送されているＲＳＰ ＨＤＲの最大サイズにサイズ決めされる。予約フィールド幅は、ＨＤＲの未使用部分をカバーするために使用され、送信側は予約ワイヤ（フィールド）で０を駆動し、受信側はこのフィールドを無視する。さらに、ＲＥＱ及びＤＡＴＡチャネルと同様に、個々のプロトコルはＲＳＰ ＨＤＲ信号にマッピングされ得、それぞれのプロトコルに応じて異なるプロトコル固有のヘッダーフィールドの幅が規定される。表１７及び表１８は、アップストリームポート及びダウンストリームポートのＣＸＬ．ｃａｃｈｅのマッピング例を示している。ＣＸＬ．ｃａｃｈｅの例では、アップストリームポートにおいて、Ａ２ＦがＨ２Ｄ応答にマッピングされ、Ｆ２ＡがＤ２Ｈ応答にマッピングされる。ダウンストリームポートの場合に、Ａ２ＦはＤ２Ｈ応答にマッピングされ、Ｆ２ＡはＨ２Ｄ応答にマッピングされる。場合によっては、（例えば、ＣＰＩインターフェイスでの）ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍ実装では、これらのチャネルで単一の仮想チャネルがサポートされる。

【0061】

【表17】

表１７：アップストリームポートのＣＸＬ．ｃａｃｈｅのＨＤＲへのマッピング

【0062】

【表18】

表１８：ダウンストリームポートのＣＸＬ．ｃａｃｈｅのＨＤＲへのマッピング

【0063】

同様に、ＣＸＬ．ｍｅｍヘッダーのＵＦＩ ＲＳＰ ＨＤＲ信号への例示的なマッピングでは、異なるフィールドの幅は、表１９及び表２０に示されるように、プロトコルで規定され得る。ＣＸＬ．ｍｅｍの場合であって、アップストリームポートの場合に、Ｆ２ＡはＳ２Ｍ ＮＤＲにマッピングする。ダウンストリームポートの場合に、Ａ２ＦはＳ２Ｍ ＮＤＲ（No Data Response）にマッピングする。

【0064】

【表19】

表１９：アップストリームポートのＣＸＬ．ｍｅｍのＨＤＲへのマッピング

【0065】

【表20】

表２０：ダウンストリームポートのＣＸＬ．ｍｅｍのＨＤＲへのマッピング

【0066】

図６は、ＵＦＩインターフェイスの例示的なＡ２Ｆ ＤＡＴＡチャネルにおける信号の例示的なタイミング図６００を示す。図６の例がＡ２Ｆ ＤＡＴＡチャネルを指定しているが、この例で議論する以下の特徴及び原理は、Ｆ２Ａ ＤＡＴＡチャネルに等しく適用し得ることを理解すべきである。また、図６の例はＤＡＴＡチャネルを対象にしているが、同様の原理及び動作が他のＵＦＩチャネルタイプ（ＲＳＰ及びＲＥＱ）を支配し得ることを理解すべきである。ＤＡＴＡチャネルに含めるために規定された信号には、数ある例の中でも、クロック信号６０５、有効データ信号６１０（例えば、Ａ２Ｆ＿ｄａｔａ＿ｉｓ＿ｖａｌｉｄ）、データプロトコルＩＤ信号６１５（例えば、Ａ２Ｆ＿ｄａｔａ＿ｐｒｏｔｏｃｏｌ＿ｉｄ）、データ仮想チャネルＩＤ信号６２０（例えば、Ａ２Ｆ＿ｄａｔａ＿ｖｃ＿ｉｄ）、共有クレジット信号６２５（例えば、Ａ２Ｆ＿ｄａｔａ＿ｓｈａｒｅｄ＿ｃｒｅｄｉｔ）、データヘッダー信号６３０（例えば、Ａ２Ｆ＿ｄａｔａ＿ｈｅａｄｅｒ）、最後のパケット（を示すパケット終了）信号６３５（例えば、Ａ２Ｆ＿ｄａｔａ＿ｅｏｐ）、及びデータペイロード信号６４０（例えば、Ａ２Ｆ＿ｄａｔａ＿ｐａｙｌｏａｄ）が含まれ得る。チャネル内の各信号（例えば、６０５、６１０、６１５、６２０、６２５、６３０、６３５、６４０）は、（例えば、上記表６、表１１、及び表１６に示される例と一致して列挙された）１つ又は複数の物理レーンのセットから構成され得る。

【0067】

図６の特定の例では、各信号線は、クロックサイクル６０５毎に１回、ロー（low）値とハイ（high）値との間でトグルし得る。有効データ信号６１０は、ハイの場合に、有効データを送信すべきであることを示し得る。従って、データヘッダー信号６３０のレーンは、ヘッダーの送信の開始が有効信号と（例えば、サイクルｘ２で）整列される（aligned with：合う）ように、対応するペイロードデータのヘッダーを具現化するデータでエンコードされ得る。データプロトコルＩＤ信号６１５、ＶＣ ＩＤ信号６２０、及び共有クレジット信号６２５で送信された値はまた、有効信号６１０及び／又はヘッダーと整列されて、ヘッダー（例えば、ＣＸＬ．ｍｅｍ）及びそのペイロードデータに適用される（潜在的に複数のプロトコルの）特定のプロトコルだけでなく、送信に使用される仮想チャネル（例えば、ＶＣ０）及びヘッダーによって使用されるクレジットタイプ（例えば、共有又は専用（ＶＣ毎））を識別することもできる。共有クレジット信号６２５が、専用クレジットが使用されていることを示すとき（例えば、信号６２５がロー、又は「０」のとき）、整列されたＶＣ ＩＤ信号は、専用クレジットのＶＣ ＩＤも識別する。ヘッダーのサイズ及びヘッダー信号の幅に応じて、ヘッダーを送信するために複数のクロックサイクル（例えば、２サイクル）を必要とする場合がある。データの一部又は「ポンプ（pump）」（例えば、単一のフリットとして具体化される）は、単一のクロックサイクル内で複数のレーンで送信され得る。同様に、ペイロードデータレーン６４０は、ペイロードデータでエンコードしてもよく、ペイロードデータの送信のタイミングは、対応するヘッダーの送信に基づいてもよい。

【0068】

図６の例では、チャネルは、ペイロードデータの開始（例えば、６４８、６４９）と対応するヘッダーデータの開始（例えば、６４４、６４６）との間に遅延又は分離がないように構成され得る。従って、そのような例では、ペイロードデータ（例えば、ペイロードポンプ６４８）の開始は、ヘッダーデータ（例えば、ヘッダーポンプ０ ６４４）の開始に合わせて送信され得る。チャネル上で送信された信号から、受信側は、ペイロードデータがヘッダーに関連付けられていることや、データが（整列されたプロトコルＩＤ信号６１５に基づく）ＣＸＬ．ｍｅｍプロトコルに従っており、且つ（整列された仮想チャネル信号６２０に基づく）仮想チャネルＶＣ０に関連付けされていることを識別し得る。受信側はさらに、整列された共有クレジット信号６２５（及び、ＶＣ ＩＤ信号）から、ヘッダーによって使用されているクレジットの性質を識別し得る。

【0069】

パケット終了信号６３０を使用して、所与のパケットのデータの最後のポンプ又はフリットがいつ（例えば、どのフリット又はクロックサイクルで）送信されているかを示すことができる。例えば、一実装形態では、ＥＯＰ信号６３０の値がローの場合に、それは、チャネル上で送信されているペイロードデータ（及び／又はヘッダーデータ）が、パケットのデータの最後のポンプでは「ない」ことを示し得る。しかしながら、ＥＯＰ信号６３０がハイの場合に、これは、ペイロードデータのポンプ（例えば、６５０）がパケットの最後のデータであることを示し、それにより１つのパケットの最後を示し、それによってこれらの信号（例えば、ペイロード及びヘッダー信号）で受信した後続のデータは、後続の異なるパケットに属していることを示し得る。例えば、ＥＯＰ信号６３５は、ヘッダー６４４及びペイロード６４８の第１のポンプが送信されるときに、クロックサイクルｘ２でロー（low）であるが、対応するパケットの終了を示すために最後のポンプ（例えば、６４６、６５０）が送信されるときに、クロックサイクルｘ３でハイ（high）に遷移する。

【0070】

図６の例にさらに示されるように、有効信号６１０を利用して、チャネル上でのパケット（及び、それに対応するデータ及びヘッダーフリット）の送信を中断することができる。実際に、ｖａｌｉｄ（有効）はメッセージの途中でデアサートする可能性があり、これによりｖａｌｉｄが再度アサートされるまで転送を一時停止する。例えば、ＥＯＰ信号６３５は、クロック信号ｘ５においてローになり、有効信号６１０がハイになり、新しいパケットの開始、ヘッダー信号６３０上の対応するヘッダーデータ（例えば、６５６）、及びペイロード信号６４０上のペイロードデータ（例えば、６６０）を示すことができる。これらの原理の例示を簡略化するために、この次のパケットはまた、送信するために２クロックサイクル、又はフリットを必要とし得る。しかしながら、２つのポンプのヘッダー及びペイロードデータ（例えば、６５６、６５８及び６６０、６６２）を連続したクロックサイクルで送信するのではなく、有効信号６１０をクロックサイクルｘ６でローにして、パケットの送信を中断することができる。後続のサイクル（クロックサイクルｘ７）で有効信号６１０をハイに戻して、最後のヘッダーポンプ６５８及びペイロードポンプ６６２を（ヘッダー信号６３０で送信された対応するヘッダーの各ポンプ（例えば、６５６、６５８）と整列されるプロトコルＩＤ６１５、ＶＤ ＩＤ６２０、及び共有クレジット６２５信号のデータと共に）送信できるようにする。さらに、最後のパケットを示すパケットの最後のヘッダーポンプ６５８の送信に合わせて、ＥＯＰ信号６３５をハイに戻すことができる。

【0071】

チャネルを介して（例えば、ペイロードデータ６４８、６５０、６６０、６６２等として）送信されているチャネルデータに加えて、以下でより詳細に議論するように、（共有クレジットと専用クレジットとの両方の）クレジットリターンのフローが、対応するチャネルのＦ２Ａ方向で受け取られ得る。これらのクレジットリターンは、チャネルのＡ２Ｆ方向で同時に送信されているパケットに関連付けられたトランザクションとは全く関係がない場合がある。

【0072】

いくつかの実装形態では、エージェント及びファブリック（及び、ファブリックを介して接続された他のエージェント及びコンポーネント）は、クロックを共有することができる。他の実装形態では、１つ又は複数のエージェントは、ファブリックによって利用されるクロックとは別のクロックを利用することができる。さらに、いくつかの実装態様では、エージェント及びファブリックを個別にリセットできる。初期化フローにより、同期ハンドシェイクが保証され、パケット転送が開始する前に送信側と受信側との両方の準備が整っていることを確認する。ＵＦＩインターフェイスは同期であるが、それは、受信側でクロッククロッシング（clock crossing）キュー（例えば、先入れ先出し（ＦＩＦＯ））を配置できる。クロッククロッシング（及び、対応するクロッククロッシングＦＩＦＯ）によるＦＩＦＯバックプレッシャーの問題に対応するために、ＵＦＩはブロッキング信号（例えば、＊＿ｂｌｏｃｋ及び＊＿ｔｘｂｌｏｃｋ＿ｃｒｄ＿ｆｌｏｗ）を規定する場合があり、これは、追加メッセージの注入（injection）を潜在的に停止又はブロックするために受信側によって日和見的にアサートされ得る。ＵＦＩはさらに、ブロッキング信号のアサーションとメッセージ注入の実際のブロッキングとの間の遅延を構成可能に調整するために、ブロッキング信号の構成を有効にすることができる。例えば、ブロッキング信号は、構成されたクロックサイクル数（例えば、１～３クロック）の間に、メッセージの注入がブロックされるのを可能にするために、送信側におけるタイミング要件を満たすように構成され得る。クロッククロッシングが存在しない実装形態では、ブロッキング信号は、使用できず、（例えば、０に）結び付けることが許可される。いくつかの実装形態では、初期化信号は、数ある例示的な特徴及び実装形態の中でも、簡素なシンクロナイザーを介してクロックの差をサポートし、クロック比についての仮定を行わない。

【0073】

図７のタイミング図７００に移ると、図６の例の代替の実装形態が、チャネルに対するブロッキング信号（例えば、７０５）の影響だけでなく、ヘッダーからペイロードへの分離パラメータの非ゼロ値への構成を示すために、例示の目的で提示されている。ＵＦＩのいくつかの実装態様では、（チャネル上の受信側から送信側への）ブロッキング信号の送信により、送信側は有効信号をデアサートし、（例えば、図６の例に示されるように）パケット又はメッセージの送信の際に停止又は中断させ得る。受信側からのブロッキング信号７０５の送信により、有効信号が直ぐにデアサートされない場合があり、代わりに、パラメータは、送信側がブロッキング信号の送信後に有効な規定された（非ゼロの）クロックサイクル数をデアサートするルールを規定するように構成され得る。例えば、図７の例では、（例えば、クロックサイクルｘ３での）ブロッキング信号７０５の受信は、有効信号７０５がクロックサイクルｘ６でローになるように、（構成された値に基づいて）３クロックサイクル後にｖａｌｉｄ（有効）７０５のデアサートを強制することである。図７にも示されているように、ブロッキング信号は、複数の連続するサイクル（例えば、クロックサイクルｘ５～ｘ１０）でアサートされ得、３つのクロックサイクルがブロック信号７０５（図示せず）のデアサートに続くまで、（例えば、クロックサイクルｘ８から）３サイクル後の有効信号の関連するデアサートに基づいて対応する停止を生じさせる。結果は、図６の例におけるタイミングと一致するタイミングでのヘッダーポンプ６４４、６４６、６５６、６５８の送信である。

【0074】

図６の例とは逆の例として、図７は、非ゼロのペイロードオフセットパラメータの使用を示している。例えば、データヘッダー分離パラメータ（例えば、Ａ２Ｆ＿ＤａｔａＨｄｒＳｅｐ）は、ヘッダーの開始から対応するペイロードの開始までの望ましいオフセットを提供するように構成できる。図７の例では、データヘッダー分離パラメータは２クロックサイクル分離（間隔）に設定され、それによって各ペイロードポンプは、（対応するヘッダーポンプ（例えば、６４４、６４６、６５６、６５８）が整列される）ハイ状態の有効信号６１０に続く２クロックサイクルで送信される。図６及び図７に示される例は、ヘッダーを送信するために使用されるサイクル数と対応するペイロードを送信するために使用されるサイクル数との間の相関を示すが、いくつかの実装形態では、ペイロードを送信するには、ヘッダーよりも多くのクロックサイクルを必要とする場合がある。そのような場合に、対応するヘッダーポンプなしでペイロードポンプ（又は、フリット）を送信できる。他の実装形態では、関連する各ペイロードポンプに対応するために、数ある他の例示的な実装形態の中でも、ヘッダーのコピーを送信できる。

【0075】

例えば、図７において、ｖａｌｉｄ（有効）はクロックサイクルｘ２及びｘ３でアサートされ得、ヘッダーポンプ６４４、６４６の結果（及び、プロトコルＩＤ６１５、ＶＣ ＩＤ６２０、及び共有クレジット６２５信号の対応する値）も同じクロックサイクルで送信される。さらに、２サイクルのデータヘッダー分離パラメータに基づいて、ヘッダー（例えば、ポンプ６４４、６４６）に関連するペイロードデータ（例えば、ポンプ６４８、６５０）の送信は、サイクルｘ２及びｘ３で有効であるとのアサーションから２サイクル遅れることがあり、それによって関連するペイロードデータポンプ（例えば、６４８、６５０）がサイクルｘ４及びｘ５で送信される。場合によっては、この遅延は、図７の例のように、先行するパケットのペイロードデータ（例えば、６５０）が、後続のパケットのヘッダーデータ（例えば、６５６）と同じサイクルで送信されることになる場合がある。この同じ遅延が、数ある例の中でも、チャネル上の後続の全てのパケットのペイロードデータ（例えば、クロックサイクルｘ５及びｘ７での有効なアサーションに合わせて送信されたヘッダーポンプ６５６、６５８に対応するペイロードポンプ６６０、６６２）に適用され得る。

【0076】

図６及び図７は、ＵＦＩインターフェイスの対応する一般的な原理を示すために、ここに示され説明される非限定的な簡略化した例示的な例として理解すべきである。実際に、ＵＦＩ ＤＡＴＡチャネルへの適用として図６及び図７に示される原理及び特徴は、他のＵＦＩチャネルに等しく適用され得、特にＵＦＩ ＲＥＱ及びＲＳＰチャネルの信号の少なくともいくつかに等しく適用され得る。例えば、ＲＥＱ及びＲＳＰチャネルでは、対応するヘッダー信号（例えば、ＲＥＱ ＨＤＲ又はＲＳＰ ＨＤＲ）だけでなく、それぞれのチャネルで提供される対応するフロー制御及びプロトコル識別子信号に合わせて、それぞれの有効信号を含めてアサートできる。ＲＥＱ及びＲＳＰチャネルはまた、受信側がチャネル上のメッセージを停止することを可能にするために（例えば、ＦＩＦＯバックプレッシャーを緩和することを試みるために）それぞれのブロッキング信号を含み得る。同様に、受信側から送信側へ向けられたクレジットリターンチャネル（そのチャネルの専用クレジットと共有クレジットとの両方）は、数ある例示的な特徴の中でも、チャネルで送信されたパケット及びメッセージと並行してそのようなクレジットリターンを行うために提供され得る。

【0077】

図８は、例示的なＵＦＩインターフェイスのチャネルを介したクレジットリターンの簡略化した例を示すタイミング図８００を示す。例えば、各物理チャネルは、受信側からのクレジットリターンインターフェイスを含み得る。このセクションでは、ＣＨＡＮは特定の物理チャネル（ＲＥＱ、ＤＡＴＡ、ＲＳＰ）のうちの１つの抽象化を指す。例えば、チャネルには、数ある例示的な信号の中でも、クレジットリターン（及び、図７の例において議論したブロッキング機能と同様の機能）のためのブロッキング信号（例えば、８０５）、共有クレジットリターン信号８１０、クレジットリターン有効信号８１５（これは、図６及び図７の例で議論した有効信号と同様に機能し得る）、（専用クレジットリターンが適用される仮想チャネルを識別するための）ＶＣ ＩＤ信号８２０、及びクレジットリターンのためのプロトコルＩＤ信号８２５が含まれ得る。そのようなクレジットリターン信号は、上記の表６、表１１、及び表１６で議論した例に従うことができる。

【0078】

図８の例では、ＵＦＩインターフェイスの実装形態において、＊ＣＨＡＮ＿ｒｘｃｒｄ＿ｓｈａｒｅｄ信号がアサートされる８１０ときに、それは、共有クレジットが返されていることを示す。＊ＣＨＡＮ＿ｒｘｃｒｄ＿ｖａｌｉｄ信号８１５のアサーションは、専用クレジットが返されていることを示す。共有クレジット及び専用クレジットは、チャネルのクレジットリターンインターフェイスを介して並行して同時に返すことができる。＊ＣＨＡＮ＿ｒｘｃｒｄ＿ＶＣ＿ＩＤ８２０は返された専用クレジットのＶＣ ＩＤを示し、＊ＣＨＡＮ＿ｒｘｃｒｄ＿ｐｒｏｔｏｃｏｌ＿ＩＤ信号８２５は返された専用クレジットのプロトコル（複数のプロトコルがチャネルでサポートされている場合）を識別する。図８の例では、クロックサイクルｘ１～ｘ３の間に、＊ＣＨＡＮ＿ｒｘｃｒｄ＿ｓｈａｒｅｄ８１０のアサーションによって示されるように、共有クレジットが返される。クロックサイクルｘ４の間に、（プロトコル２のＶＣ１の場合に）＊ＣＨＡＮ＿ｒｘｃｒｄ＿ｖａｌｉｄ８１５のアサーションによって示されるように、専用クレジットのみが返される。クロックサイクルｘ５～ｘ８まで、＊ＣＨＡＮ＿ｒｘｃｒｄ＿ｓｈａｒｅｄ８１０及び＊ＣＨＡＮ＿ｒｘｃｒｄ＿ｖａｌｉｄ８１５との両方がアサートされて、共有クレジットと専用クレジットとの両方が返される。

【0079】

図８にさらに示されるように、受信側がクレジットリターンのフローを一時停止又は停止できるように、ブロック信号が、ＵＦＩインターフェイスにおけるクレジットリターン信号セットのいくつかの実装形態において適用され得る。例えば、クロックサイクルｘ７では、ブロッキング信号＊ＣＨＡＮ＿Ｔｘｂｌｏｃｋ＿ｃｒｄフロー８０５がアサートされ、これにより、ブロッキング信号８０５がアサートされた後に、クロックサイクル数が返されてクレジットが停止される。サイクル数は、構成可能なパラメータに従って規定され得る。例えば、図８の例では、パラメータは２サイクルに設定されており、＊ＣＨＡＮ＿ｒｘｃｒｄ＿ｓｈａｒｅｄ８１０と＊ＣＨＡＮ＿ｒｘｃｒｄ＿ｖａｌｉｄ８１５との両方のデアサートによって示されるように、サイクルｘ９でクレジットリターンが停止される。ブロッキング信号８０５が（例えば、クロックサイクルｘ８で）デアサートされると、（例えば、構成されたパラメータに関連して２サイクル後に）クレジットリターンの継続が許可される。図８の例を続けると、数ある例示的な実施形態の中でも、クロックサイクルｘ９で、ブロッキング信号８０５が再度アサートされ、その結果、２サイクル後にクレジットリターンの一時停止が再び開始する。

【0080】

いくつかの実装形態では、クレジットリターン及びアカウンティングの維持を容易にするために、リンクの送信側は、サポートされるクレジットタイプ（共有タイプと専用タイプとの両方）毎にクレジットカウンター（例えば、８ビットのクレジットカウンター）を含み得る。従って、クレジットを返すリンクの受信側は、数ある特徴の中でも、クレジットカウンターの粒度（例えば、対応する８ビットカウンター（例えば、２５５クレジット）に収まるだけのもの）に従ってクレジットを返す必要がある。

【0081】

本明細書で説明するように、ＵＦＩのいくつかの実装形態では、対応する仮想チャネル（ＶＣ）と仮想ネットワーク（ＶＮ）との両方が、ベースラインチャネル規定を超えてメッセージを更なるフロー制御クラスに分離することができる。ベースラインチャネルフロー制御は、各プロトコル内のトラフィックのクラス毎に非ブロッキングフロー制御を提供する。いくつかのインスタンスはプロトコルの複数の仮想チャネル及びトラフィッククラスを提供し得るが、他の実装形態及びアプリケーション（及び、対応するプロトコル（例えば、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍ））では、物理チャネル毎、方向毎に単一の仮想チャネルしか提供できない。ＵＦＩのいくつかの実装態様では、数ある例示的な特徴の中でも、サービス品質のメトリック及び／又は適用を支援するために追加のフィールドが提供される場合がある。

【0082】

いくつかの実装形態では、エージェントは、（ネットワーク層の依存を含む）依存なしにシンク（sink）することが保証される（例えば、ＶＣ＿ＩＤＳのための）共有クレジットのみを通知することができる。これは、ＶＣ＿ＩＤ毎の専用クレジットの必要性を回避するために行うことができる。プロトコルエージェントのＲＳＰチャネルは、これが可能な例であり、例えば、応答を受け入れることができる事前に割り当てられた追跡構造がある。

【0083】

不正なフロー制御の場合のエラー処理は、未規定の動作を生じさせる可能性がある。従って、エージェントとファブリックコンポーネントは、レジスタ転送ロジック（ＲＴＬ）でアサーションをトリガーする不正なケースをチェックするロジックを備えている場合があり、さらにエラーイベントをログに記録するか、致命的なエラーを示す信号を送信して、デバッグ又は修復を可能にし得る。検出される可能性のあるこのようなエラー条件には、数ある例の中でも、パケットが完了しておらず（例えば、２ＦＬＩＴメッセージエンコーディング中であるが、ＥＯＰが第１のＦＬＩＴに設定されている場合）、キューのオーバーフローを受信し、ＦＩＦＯオーバーフロー条件をクロッククロッシングするときに、最後のパケット（ＥＯＰ）信号のアサーションが含まれる。

【0084】

いくつかの実装形態では、状態マシン又は他のロジックが、ＵＦＩの規定された接続及び切断フローに参加するために、エージェント及びファブリックデバイス上に提供され得る。例えば、そのようなフローは、数ある例示的な状態又はイベントの中でも、ブート／リセット中に、及び低電力モードに入るときに呼び出される。いくつかの実装態様では、ＵＦＩは初期化フェーズを規定し、このフェーズでは、接続が確立された後に、受信側（ＲＸ）でのクレジットの可用性に関する情報が送信側（ＴＸ）に通知される。場合によっては、リセットはＵＦＩのエージェント側とファブリック側との間で個別にデアサートできる。独立リセットの場合に、リセット時に初期化信号が（例えば、グローバルチャネルで）切断状態に駆動され得、初期化が接続状態になるまでトラフィックが送信されない場合がある。切断フローは、例えば、クレジットを再構成して省電力を実現するために、エージェントによってさらにサポートされ得る。このフローがない場合に、全てのＣＰＩクレジットは、最初の接続を続行する前に最終値に構成され得る。

【0085】

ＵＦＩ内の接続は、Ａ２Ｆ及びＦ２Ａ方向に分離され得る。接続のシグナリングは、システムのエージェント３０５をファブリック１５０に結合するＵＦＩインターフェイスの初期化グローバル物理チャネルにある。例えば、図９は、ＵＦＩインターフェイスを初期化する際に使用するための信号セット９０５、９１０を含む、ＵＦＩインターフェイスのグローバルチャネルの例を示す。例えば、Ａ２Ｆ初期化信号セット９０５及びＦ２Ａ初期化信号セット９１０が提供され得る。リセット信号（例えば、９１５、９２０）は、エージェント及びファブリックレベルでさらに規定でき、これにより、ソフトウェア又はハードウェアコントローラがエージェント３０５及び／又はファブリック１４０のリセットを開始できる。Ａ２Ｆ及びＦ２Ａグローバル信号セットのそれぞれには、送信側接続要求（ｔｘｃｏｎ＿ｒｅｑ）信号、受信側接続確認（ｒｘｃｏｎ＿ａｃｋ）信号、及び受信側切断ＮＡＣＫ（ｒｘｄｉｓｃｏｎ＿ｎａｃｋ）信号が含まれ得る。この３つの信号セット（例えば、ｔｘｃｏｎ＿ｒｅｑ信号、ｒｘｃｏｎ＿ａｃｋ信号、及びｒｘｄｉｓｃｏｎ＿ｎａｃｋ）は、初期化状態を規定し、これらの状態同士の間の遷移を生じさせ得る。場合によっては、グローバル初期化信号セット９０５、９１０は、数ある例示的な信号の中でも、受信側キューが全てのチャネルに関して空であり、クレジットが返されたことを識別するために、ｒｘ＿ｅｍｐｔｙ信号も含み得る。

【0086】

初期化において、ＵＦＩインターフェイスのエージェント側及びファブリック側は、同時に又はその近くでリセットされないようにされ得る。インターフェイスの一方の端（例えば、リセットから復帰した後に）には、もう一方の端がリセットから復帰するタイミングに関する暗黙の要件がない場合がある。いくつかの実装態様では、ＵＦＩは、エージェントとファブリックとの間の初期化中に明示的なハンドシェイクを規定して、任意のクレジット又はトランザクションがＵＦＩインターフェイスで送信される前に、両方のエンドポイント（及び、それらの間の全てのパイプライン段階）がリセットされないようにする。従って、リセット後に、受信側は専用のＶＣバッファ及び共有バッファのクレジットの送信を開始することができる。いくつかの実装態様では、ＵＦＩは、クレジットリターンのために実行中に送信側によって送信されるブロッキング信号をサポートし得る。

【0087】

図１０は、ＵＦＩの例示的な実装形態における初期化状態のための例示的な状態マシンを示す図１０００である。状態には、切断（disconnected）状態１０１０（リセット１００５に基づいて入力され得る）、接続中（connecting）状態１０１５、接続（connected）状態（１０２０、１０３５）、切断中（disconnecting）状態１０２５、及び拒否状態１０３０が含まれ得る。ｔｘｃｏｎ＿ｒｅｑ信号、ｒｘｃｏｎ＿ａｃｋ信号、及びｒｘｄｉｓｃｏｎ＿ｎａｃｋ信号の値の組合せは、それぞれの初期化状態を示し得る。例として、切断中の状態１０２５では、ｔｘｃｏｎ＿ｒｅｑ信号がローであり得、ｒｘｃｏｎ＿ａｃｋ信号がハイであり得、ｒｘｄｉｓｃｏｎ＿ｎａｃｋがローであり得る。信号値の特定の１つを変更すると、ある初期化状態から別の初期化状態に遷移し得る。例えば、図１０の状態マシンの例に示されるように数ある例の中でも、切断中の状態１０２５で、ｒｘｃｏｎ＿ａｃｋ信号をハイからローに変更すると切断状態１０１０に移行し得る一方、ｒｘｄｉｓｃｏｎ＿ｎａｃｋ信号をローからハイに変更すると拒否状態１０３０に移行し得る。ＵＦＩインターフェイスでは、それぞれの初期化状態を使用して、以下の表２１で説明する例示的な動作等、受信側及び送信側によって実行される動作を決定する。

【0088】

【表21】

表２１：初期化状態の動作

【0089】

シグナリングルールは、グローバル初期化信号セットに対して規定され得る。一例では、ｔｘｃｏｎ＿ｒｅｑ信号は、０から１への遷移が接続要求を反映し、１から０への遷移が切断要求を反映するように規定され得る。クレジットリターン信号は、例えば、クレジット有効（ｃｒｄ＿ｖａｌｉｄ）信号及びクレジット共有（ｃｒｄ＿ｓｈａｒｅｄ）信号とともに提供され得る。一例では、ｃｒｄ＿ｖａｌｉｄ＝は、プロトコルＩＤ及び仮想チャネルＩＤの専用メッセージクレジットを解放することを意味するように規定でき、ｃｒｄ＿ｓｈａｒｅｄ＝１は、共有クレジット（専用メッセージクレジットリターンと並行して発生する可能性がある）を解放（release）することを意味する。いくつかの実装態様では、クレジットリターンは、クレジットの最初の初期化中に、実行中のクレジットリターンと同じように動作する。ｒｘ＿ｅｍｐｔｙ信号は、受信側から返された全てのチャネルクレジットと全ての受信側キューが空であることを示す（が、これは、数ある例示的な問題の中でも、進行中のメッセージ又はクロッククロッシングキュー等の中間バッファにあるメッセージとは限らない）。いくつかの実装態様では、送信側は切断を開始する前にｒｘ＿ｅｍｐｔｙをチェックする。チェックすることで、切断が迅速に受け入れられる可能性が高くなる（例えば、受信側でまだ登録されていない可能性のある進行中の要求がない場合）。いくつかの実装形態では、切断受け入れの可能性をさらに高めるために、送信側は、数ある例示的な特徴の中でも、受信側パイプラインが受信側キューに流れる時間を有するように、最後の有効なメッセージが送信された後にタイマー遅延を実装することができる。いくつかの実装態様では、初期化中に、クレジットが利用可能になり、且つｒｘ＿ｅｍｐｔｙアサーションに依存しなくなると直ぐに、送信側はメッセージを送信する。あるいはまた、送信側は、初期化後に、ｒｘ＿ｅｍｐｔｙがアサートされるまで、パケットの送信を停止する場合があり、送信側は、受信したクレジットを、受信側が通知した合計クレジットの指標として使用できる。

【0090】

ＵＦＩインターフェイスの例示的な実装形態では、送信側は、任意の所与の物理チャネル上のメッセージについて十分な数のクレジットを受信すると、パケットを送信することができる。送信は、正しいクレジットがあるかどうかにも依存する。共有クレジットは任意のメッセージよって使用され得、専用クレジットは単一のＶＣ及びプロトコルの組合せのメッセージでのみ使用される。いくつかの実装態様では、受信側は、ＣＨＡＮ＿ｔｘｂｌｏｃｋ＿ｃｒｄ＿ｆｌｏｗがアサートされた後に、Ｎサイクルに亘ってクレジットリリースを停止し得る。構成可能なＡｇｅｎｔＢｌｏｃｋｉｎｇパラメータは、Ｎサイクルの値を規定する。ｃｒｄ＿ｖａｌｉｄ及びｃｒｄ＿ｓｈａｒｅｄ信号が対応するブロック又はブロック解除を反映するまで、ｔｘｂｌｏｃｋ＿ｃｒｄ＿ｆｌｏｗ状態の変化の間にＮサイクルの遅延が発生する。このようなブロッキング信号は、例えば、クレジットリターンのクロッククロッシングのインスタンスで使用でき、例えば、クロッククロッシングＦＩＦＯの空きエントリがＮの場合に、ｔｘｂｌｏｃｋ＿ｃｒｄ＿ｆｌｏｗがアサートされる。クロッククロッシングが問題にならない実装形態では、数ある例示的な実装形態の中でも、ｔｘｂｌｏｃｋ＿ｃｒｄ＿ｆｌｏｗ信号は０に結び付けることができる。

【0091】

ＵＦＩ実装で規定され得るシグナリングルールの更なる例として、接続ＡＣＫは、常に接続要求に従うように規定され得る。上記のように、接続要求は、ｔｘｃｏｎ＿ｒｅｑが０から１に遷移することで通知され得る。この遷移は、送信側がクレジットを受信する準備ができており、正常に動作していることの指標として機能する。ＡＣＫは、ｒｘｃｏｎ＿ａｃｋが０から１に遷移することで通知され得る。ＡＣＫは、受信側が完了する準備ができるまで、任意の時間に亘って停止し得る。同様に、切断ＡＣＫ又はＮＡＣＫは、切断要求に従うように規定できる。切断要求は、ｔｘｃｏｎ＿ｒｅｑが１から０に遷移することで通知され得る。切断ＡＣＫは、ｒｘｃｏｎ＿ａｃｋが１から０に遷移することで通知され得る。切断ＮＡＣＫは、ｒｘｄｉｓｃｏｎ＿ｎａｃｋが０から１に遷移することで通知され得る。数ある例示的なポリシー及び実装形態の中でも、ルールは、受信側が受信する各切断要求に対してＡＣＫ又はＮＡＣＫで応答することを受信側に要求するように規定され得る。

【0092】

図１１に移ると、リセットから接続状態へのＵＦＩインターフェイスの初期化のための例示的なタイミング図１１００が示されている。図１１に示される特定の例では、ＵＦＩインターフェイスのグローバルチャネルで初期化信号を利用する例示的なＡ２Ｆ初期化フローが示されている。Ａ２Ｆフローの対応するもの（例えば、ミラー）は、Ｆ２Ａ方向において反対のドライバを用いて実装してもよいことを理解すべきである。図１１に示されるように、初期化信号セットには、受信側切断ＮＡＣＫ信号１１１０、受信側接続ＡＣＫ信号１１１５、及び送信側接続要求信号１１２０が含まれ得る。エージェントリセット信号９１５（エージェントをリセット状態に入れる）、ファブリックリセット信号９２０（ファブリックをリセット状態に入れる）を含む追加の信号が、特定の特徴を例示するために示される。また、ＵＦＩチャネルのクレジットリターン信号セット１１２５の少なくとも１つの表現（例えば、ＲＥＱ、ＤＡＴＡ、及びＲＳＰチャネルのうちの１つ又は複数のクレジット信号セット）も示される。図１１及び図１２の例示において、信号名の後の「Ｆ」は、信号のドライバとしてのファブリックを表し、「Ａ」は、信号のドライバとしてのエージェントを表す。

【0093】

接続状態に入るには、送信側がリセット（例えば、対応するリセット信号（例えば、９１５、９２０））から外れると、その送信側は、受信側への要求を識別するために、ｔｘｃｏｎ＿ｒｅｑ信号１１２０をアサートすることができる。同様に、受信側がリセットから外れると、その受信側は、ｔｘｃｏｎ＿ｒｅｑ信号１１２０での接続要求を待つ。接続要求のアサーションは、リセット（例えば、９１５）がアサートした後に、任意のサイクル数にすることができる。接続が完了するまで、ｔｘｃｏｎ＿ｒｅｑ信号１１２０は、アサートされたままであり、切断フローの一部としてのみデアサートされる。ｔｘｃｏｎ＿ｒｅｑ信号１１２０での接続要求を受け取ると、受信側は、要求を確認するために、ｒｘｃｏｎ＿ａｃｋ信号１１１５をアサートする。ｒｘｃｏｎ＿ａｃｋ信号１１１５は、リセット（例えば、ファブリックリセット９２０）とｔｘｃｏｎ＿ｒｅｑ信号１１２０との両方がアサートされた後にアサートされ得る。ｒｘｃｏｎ＿ａｃｋ信号１１１５は、アサートされたままであり、切断フローでのみ最初にデアサートされる。

【0094】

このシーケンスによって、初期化リンク状態１１０５が、切断状態から接続中の状態を経て接続状態に進むことが可能になり得る。接続状態に入ると（及び、ｒｘｃｏｎ＿ａｃｋ信号を送信すると）、受信側は（例えば、クレジットリターンワイヤ１１２５上で）直ぐにクレジットを返し始めることができる。実際に、受信側はｒｘｃｏｎ＿ａｃｋ信号のアサーション１１１５と同時にクレジットを返し始めることができる。従って、送信側（例えば、エージェント）は、ｔｘｃｏｎ＿ｒｅｑ信号１１２０を（例えば、クロックサイクルｘ４で）アサートするとクレジットリターンを受け入れる準備ができている。これは、例えば、中間バッファリング又はクロッククロッシングによりＡ２Ｆ_ｒｘｃｏｎ＿ａｃｋが観測される前にクレジットリターンが観測される可能性があるためである。パケットを送信するための最小のクレジットが受信されると、送信側はチャネルを介してパケット又はメッセージの送信を開始できる。再接続フローは、本明細書で説明するリセットフローからの接続と同様に実装できるが、新しいクレジットの初期化を開始するには、数ある例示的な実装形態の中でも、受信側はそのクレジットカウンターを最初にリセットして値をリセットし、送信側は、その利用可能なクレジットカウンターをゼロにリセットする。

【0095】

図１２に移ると、例示的なＵＦＩインターフェイスの例示的な切断及び再接続フローを示す例示的なタイミング図１２００が示されている。この例では、送信側は、時間ｘ３での切断を容易にするためにｔｘｃｏｎ＿ｒｅｑ信号１１２０をデアサートすることができる。いくつかの実装形態では、切断の進行を可能にするために、ｔｘｃｏｎ＿ｒｅｑ信号１１２０をデアサートする前に、ｒｘｄｉｓｃｏｎ＿ｎａｃｋ信号１１１０がデアサートされる。切断が要求されると、送信側はどのチャネルでもメッセージを送信しなくなる（例えば、ＣＨＡＮ＿ｉｓ＿ｖａｌｉｄビットのアサーションで示される）。送信側による切断フローの開始に基づいて、受信側は切断を確認する（ＡＣＫ）か、又は否定的に確認する（ＮＡＣＫ又は拒否）かを決定する。切断を確認するために、受信側は、全てのパイプラインが空であることを（例えば、クロックサイクルｘ４で）確認した後に、ｒｘｃｏｎ＿ａｃｋ信号１１１５をデアサートし、これは、（リンク状態インジケーター１１０５によって反映される）切断状態へのエントリをマークする。場合によっては、受信側は全てのクレジットが返されたことを確認することもできる。

【0096】

図１２のダイアグラム１２００は、切断要求が受信側によって肯定応答された例を示す。図１３は、受信側が否定応答（つまり、ＮＡＣＫ）で応答する反対の例を示す。例えば、否定応答を送信するために、受信側は、代わりにｒｘｄｉｓｃｏｎ＿ｎａｃｋ信号１１１０を（例えば、クロックサイクルｘ４で）アサートし得る。例えば、数ある例示的なの理由の中でも、受信側がデッドロック（deadlock）のリスクなしにそのパイプラインを流すことができないと判定した場合に、否定応答が選択されることがある。ＮＡＣＫの後に、送信側は、ｔｘｃｏｎ＿ｒｅｑ信号１１２０を（例えば、クロックサイクルｘ５で）再アサートすることができる。送信側による受信側のＮＡＣＫのこの効果的な確認を遵守すると、ｒｘｄｉｓｃｏｎ＿ｎａｃｋ信号１１１０を（例えば、図１３の例のクロックサイクルｘ６で示されるように）デアサートすることができる。

【0097】

いくつかの実装形態では、接続及び切断フローは、開始後数マイクロ秒以内に完了すると予想される。いくつかの実装態様では、タイムアウトを明示的又は暗黙的に規定できる。例えば、受信側は、規定された又は推奨される時間枠内でＡＣＫ又はＮＡＣＫで応答するように構成され得る。例えば、エージェント、ファブリック、又はシステム（例えば、ＳｏＣ）は、タイムアウト又は時間枠を規定して、この予想を実現できる。

【0098】

いくつかの例では、ＵＦＩインターフェイスが接続状態にある間に、エージェント又はファブリック要素がリセットすることがあり、突然のリセットを生じさせる。例えば、規定又は推奨されるフローは、リセット前に切断を入力することであり得る。一例として、送信側のｔｘｃｏｎ＿ｒｅｑ信号の値が１である間にリンクの受信側で突然のリセットが発生するため、Ｒｘｃｏｎ＿ａｃｋ信号が１から０に遷移し得る。このような場合に、送信側はそれ自体を強制的に切断状態にし、初期化を再起動する。送信側がアイドル状態のときにこれ（突然のリセット）が発生した場合に、その送信側はメッセージを失うことなく回復できる。突然のリセットの別の例として、ｒｘｃｏｎ＿ａｃｋが１である間にリンクの送信側の突然のリセットが原因でｔｘｃｏｎ＿ｒｅｑ信号が１から０に遷移する場合に、標準の切断フローに従うこことができる。Ｒｘがアイドル状態のときにこれ（突然のリセット）が発生した場合に、Ｔｘがリセット状態のままであれば、切断はＡＣＫを受信し、切断状態に完全に到達するはずである。ただし、受信側によって切断が拒否（ＮＡＣＫ）された場合に、致命的又は不正なリンク状態（例えば、回復不能エラー）が生じる可能性がある。突然のリセットが発生した場合に、トラフィックがアクティブである（例えば、アイドルではない）場合に、プロトコルメッセージが失われる可能性があり、正常な動作を続行するには致命的になる場合がある。

【0099】

上述したように、システム内のＵＦＩインターフェイスは、様々なパラメータに従って構成可能であり得る。例えば、パラメータのセットは、特定のＳｏＣ設計等、所与のシステムのユースケース、特徴、プロトコル、及びトポロジーに従って具体的に規定できる。このようなパラメータは、例えば、インターフェイスを介して伝送及びサポートされるプロトコル、ヘッダーのサイズ（従って、対応するチャネルの幅）、ヘッダーとペイロードデータとの間の分離、ブロッキング信号とメッセージ及び／又はクレジットフローの注入阻止との間の遅延、時間枠、他のパラメータの例を規定し得る。いくつかの実装形態では、パラメータは物理チャネル基準毎に規定できる。他の例では、数ある例の中でも、パラメータは、ＵＦＩインターフェイスインスタンス全体（例えば、パラメータがインターフェイスの全てのチャネルに適用される場合）に対して規定できる。パラメータ値は、例えば、構成レジスタ又は他のデータ構造に規定及び保存して、インターフェイスを介して接続されたエージェント及びファブリックコンポーネントが使用及び参照できるようにし得る。表２２は、ＵＦＩインターフェイスのＣＰＩ実装の一例で設定できるパラメータの例を示している。

【0100】

【表22】

表２２：サポートされるパラメータ

【0101】

上記の多くの例は、ＣＸＬベースのプロトコルをサポートするＵＦＩを説明しているが、ＵＦＩはそれほど限定されず、任意のコヒーレント相互接続プロトコルを潜在的にサポートするように構成でき、数ある例及び代替のユースケース及び実装形態の中でも、これらのプロトコルの対応するヘッダーが、ＵＦＩの要求、データ、及び応答チャネルのヘッダー信号にマッピングされることを強調する必要がある。

【0102】

図１４Ａ～図１４Ｂに移ると、本明細書の例示的な実装形態で議論されるような、ＵＦＩインターフェイスを使用するための例示的な技法を示す簡略化したフローチャート１４００ａ～ｂが示されている。例えば、図１４Ａの例では、ＵＦＩインターフェイスの送信側は、メッセージを受信側にインターフェイスの複数のチャネルのうちの特定の１つ（例えば、ＲＥＱ、ＲＳＰ、又はＤＡＴＡ）で送信するために信号のセット内のそれぞれの信号に割り当てられるレーンだけでなく、メッセージの受信側から受け取る信号に割り当てられるレーンから構成され得る。グローバルチャネルは、インターフェイスの初期化を含むインターフェイスの態様を制御するためにそれぞれの信号を送受信する複数のレーンを含み得る。実際に、初期化信号をインターフェイス上で通信して（１４０５）、チャネルのいずれか１つ（例えば、ＲＥＱ、ＲＳＰ、又はＤＡＴＡ）上でメッセージを送信するためにインターフェイスを初期化する（１４１０）ことができる。チャネル上でメッセージを送信するために、チャネルの１つ又は複数のレーンの専用セットで有効信号を送信し得（１４１５）、対応するヘッダー信号、ＶＣ ＩＤ信号、及びクレジットタイプ信号（例えば、共有又は専用）を（例えば、これらの信号が有効な情報を伝送することを示すために）アサートされた有効信号に合わせて送信できる。同じチャネル上で、メッセージ（例えば、要求、データなしの応答、又はデータ転送）の送信側が、クレジットリターンを受信すると同時に、チャネル上の（クレジットリターン信号のセットに割り当てられる）別々のクレジットリターンレーンでメッセージを送信できる。メッセージが完了すると、最後のパケットの信号が（別のレーンで）送信され、メッセージの終わりに対応する最終的なポンプ、フリット、又は他のデータの量を識別する（及び、チャンネル上での次のメッセージの送信を可能にする。）。

【0103】

図１４Ｂの例では、ＵＦＩインターフェイスのチャネル（例えば、ＲＥＱ、ＤＡＴＡ、ＲＳＰ）の受信側（例えば、図１４Ｂの例で議論した送信側と同じチャネルの受信側）に関連する技法が示されている。例えば、初期化信号を通信して（１４３５）、インターフェイスを初期化する（１４４０）ために、受信側にグローバルチャネルを提供することもできる。初期化後に、チャネルの有効信号レーンで有効信号を受信することができ（１４４５）、対応するヘッダー信号、ＶＣ ＩＤ信号、及びクレジットタイプ信号をチャネルの対応する別個のレーンで受信することができる（１４５０）。これらの信号は、有効信号がこれらの信号に適用されることを識別するために、有効信号に合わせて受信され得る（１４５０）。メッセージは、これらの信号を介してチャネルで受信され、メッセージは、集合信号（及び、プロトコルＩＤ信号等の他の信号（複数のプロトコルのうちの、メッセージのヘッダー及び残りの部分に適用される１つを識別する））の情報に基づいて処理され得る（１４５５）。例えば、メッセージに使用されるクレジットは、数ある例の中でも、クレジットタイプ信号及び（メッセージに適用される仮想チャネルを識別することもできる）ＶＣ ＩＤ信号で識別することができる。チャネル上でメッセージを受信している間に、チャネルの専用レーン上のチャネルに対して、クレジットリターンを送信できる（１４６０）。数ある例の中でも、チャネル上のメッセージデータを停止するためのブロッキング信号等の他の信号も送信し得る。メッセージの終わりは、（例えば、ＥＯＰ信号が有効信号と同じクロックサイクルで送信されるときに）インターフェイスの別の専用レーン上の最後のパケット信号のアサーションに基づいて決定され得る（１４６５）。メッセージの終わりを決定すると、後続のメッセージがチャネル上で受信され、識別される。図１４Ａ～図１４Ｂの例におけるフローは、Ａ２Ｆ及びＦ２Ａ（又は、送信／受信、アップストリーム／ダウンストリーム）方向の両方において、インターフェイスチャネル（例えば、ＲＥＱ、ＤＡＴＡ、及びＲＳＰ）のそれぞれに亘って共通であり得る。いくつかのチャネル（例えば、ＤＡＴＡチャネル）は、数ある例示的な実装形態の中でも、これらの共通の又は類似のチャネルの信号セットを超えるチャネルの機能に基づいて、追加又は異なる信号を所有し得る。

【0104】

上述した機器、方法、及びシステムは、前述のような任意の電子装置又はシステムで実装され得ることに留意されたい。特定の例示として、以下の図は、本明細書で説明する解決策を利用するための例示的なシステム（例えば、ＳｏＣ、計算ブロック、ファブリックブロック等）を提供する。以下のシステムをより詳細に説明するため、多くの異なる相互接続、ユースケース、トポロジー、及びアプリケーションが開示され、説明され、上記の議論から再検討される。そして容易に明らかであるように、上記の進捗は、それらの相互接続、ファブリック、又はアーキテクチャ及びそれらの複合コンポーネントのいずれにも適用され得る。

【0105】

図１５を参照すると、マルチコアプロセッサを含むコンピュータシステムのブロック図の実施形態が示されている。プロセッサ１５００には、マイクロプロセッサ、埋込み型プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、ハンドヘルドプロセッサ、アプリケーションプロセッサ、コプロセッサ、システムオンチップ（ＳｏＣ）、又はコードを実行する他のデバイス等の任意のプロセッサ又は処理装置が含まれる。一実施形態では、プロセッサ１５００は、少なくとも２つのコア、すなわち、非対称コア又は対称コア（図示の実施形態）を含むことができるコア１５０１及び１５０２を含む。しかしながら、プロセッサ１５００は、対称又は非対称であり得る任意の数の処理要素を含み得る。

【0106】

一実施形態では、処理要素は、ソフトウェアスレッドをサポートするためのハードウェア又はロジックを指す。ハードウェア処理要素の例には、実行状態又はアーキテクチャ状態等、プロセッサの状態を保持できる、スレッドユニット、スレッドスロット、スレッド、プロセスユニット、コンテキスト、コンテキストユニット、論理プロセッサ、ハードウェアスレッド、コア、及び／又は他の要素が含まれる。換言すれば、一実施形態では、処理要素は、ソフトウェアスレッド、オペレーティングシステム、アプリケーション、又は他のコード等のコードに独立して関連付けることができる任意のハードウェアを指す。物理プロセッサ（又は、プロセッサソケット）は、典型的に、コア又はハードウェアスレッド等、複数の他の処理要素を潜在的に含む集積回路を指す。

【0107】

コアは、大抵の場合、独立したアーキテクチャ状態を維持することができる集積回路上に配置されたロジックを指し、それぞれ独立して維持されたアーキテクチャ状態は、少なくともいくつかの専用実行リソースに関連付けられる。コアとは対照的に、ハードウェアスレッドは、典型的に、独立したアーキテクチャ状態を維持できる集積回路上に配置されたロジックを指し、独立して維持されるアーキテクチャ状態は、実行リソースへのアクセスを共有する。確認されるように、特定のリソースが共有され、他のリソースがアーキテクチャ状態専用になっている場合に、ハードウェアスレッドとコアの名称の間のラインが重なっている。それでも大抵の場合、コア及びハードウェアスレッドは、オペレーティングシステムによって個別の論理プロセッサと見なされ、オペレーティングシステムは各論理プロセッサでの動作を個別にスケジュールできる。

【0108】

図１５に示されるように、物理プロセッサ１５００は、２つのコア、つまりコア１５０１及び１５０２を含む。ここで、コア１５０１及び１５０２は、対称コア、すなわち、同じ構成、機能ユニット、及び／又は論理を有するコアと見なされる。別の実施形態では、コア１５０１は、アウトオブオーダーのプロセッサコアを含み、コア１５０２は、インオーダのプロセッサコアを含む。しかしながら、コア１５０１及び１５０２は、ネイティブコア、ソフトウェア管理コア、ネイティブの命令セットアーキテクチャ（ＩＳＡ）を実行するように適合されたコア、変換された命令セットアーキテクチャ（ＩＳＡ）を実行するように適合されたコア、共同設計されたコア、又は他の既知のコア等、任意のタイプのコアから個別に選択できる。異種コア環境（つまり、非対称コア）では、バイナリ変換等のいくつかの変換形式を使用して、一方又は両方のコアでコードをスケジュール又は実行できる。さらに議論を進めるために、コア１５０１内に示されている機能ユニットを以下でさらに詳細に説明し、コア１５０２内のユニットが描かれた実施形態において同様の方法で動作する。

【0109】

図示されるように、コア１５０１は、２つのハードウェアスレッド１５０１ａ及び１５０１ｂを含み、これらは、ハードウェアスレッドスロット１５０１ａ及び１５０１ｂとも呼ばれ得る。従って、一実施形態では、オペレーティングシステム等のソフトウェアエンティティは、プロセッサ１５００を４つの別個のプロセッサ、すなわち４つのソフトウェアスレッドを同時に実行できる４つの論理プロセッサ又は処理要素と潜在的に見なす。上記で言及したように、第１のスレッドはアーキテクチャ状態レジスタ１５０１ａに関連付けられ、第２のスレッドはアーキテクチャ状態レジスタ１５０１ｂに関連付けられ、第３のスレッドはアーキテクチャ状態レジスタ１５０２ａに関連付けられ得、第４のスレッドはアーキテクチャ状態レジスタ１５０２ｂに関連付けられ得る。ここで、アーキテクチャ状態レジスタ（１５０１ａ、１５０１ｂ、１５０２ａ、及び１５０２ｂ）のそれぞれは、上述したように、処理要素、スレッドスロット、又はスレッドユニットと呼ばれ得る。図示されるように、アーキテクチャ状態レジスタ１５０１ａは、アーキテクチャ状態レジスタ１５０１ｂで複製され、そのため、個々のアーキテクチャ状態／コンテキストは、論理プロセッサ１５０１ａ及び論理プロセッサ１５０１ｂのために格納可能である。コア１５０１では、アロケータ及びリネーマ（renamer）ブロック１５３０内の命令ポインタ及びリネームロジック等、他の小さなリソースもスレッド１５０１ａ及び１５０１ｂに複製され得る。リオーダー／リタイアメントユニット１５３５のリオーダーバッファ、ＩＬＴＢ１５２０、ロード／ストアバッファ、キュー等のいくつかのリソースは、パーティショニングによって共有され得る。汎用内部レジスタ、ページテーブルベースレジスタ、低レベルデータキャッシュ及びデータＴＬＢ１５１５、実行ユニット１５４０、及びアウトオブオーダーユニット１５３５の一部等、他のリソースは潜在的に完全に共有される。

【0110】

プロセッサ１５００は、大抵の場合、他のリソースを含み、それらリソースは、完全に共有されるか、パーティショニングを通じて共有されるか、又は処理要素によって／処理要素に専用化され得る。図１５において、プロセッサの例示的な論理ユニット／リソースを含む純粋に例示的なプロセッサの実施形態が示されている。プロセッサは、これらの機能ユニットのいずれかを含むか、又は省略し、図示されていない他の既知の機能ユニット、ロジック、又はファームウェアを含み得ることに注意されたい。図示されるように、コア１５０１は、簡略化した代表的なアウトオブオーダー（ＯＯＯ）プロセッサコアを含む。しかし、インオーダープロセッサを異なる実施形態で利用してもよい。ＯＯＯコアには、実行／行われる分岐を予測する分岐ターゲットバッファ１５２０と、命令のアドレス変換エントリを格納する命令変換バッファ（Ｉ－ＴＬＢ）１５２０とが含まれる。

【0111】

コア１５０１は、フェッチされた要素をデコードするためにフェッチユニット１５２０に結合されたデコードモジュール１５２５をさらに含む。一実施形態では、フェッチロジックは、スレッドスロット１５０１ａ、１５０１ｂにそれぞれ関連付けられた個々のシーケンサーを含む。通常、コア１５０１は、プロセッサ１５００で実行可能な命令を規定／指定する第１のＩＳＡに関連付けられる。大抵の場合、第１のＩＳＡの一部であるマシンコード命令には、実行すべき命令又は動作を参照／指定する命令の一部（オペコードと呼ばれる）が含まれる。デコードロジック１５２５は、これらの命令をそれらのオペコードから認識し、第１のＩＳＡで規定された処理のためにデコードした命令をパイプラインに渡す回路を含む。例えば、以下でより詳細に説明するように、一実施形態では、デコーダ１５２５は、トランザクション命令等の特定の命令を認識するように設計又は適合された論理を含む。デコーダ１５２５による認識の結果として、アーキテクチャ又はコア１５０１は、適切な命令に関連するタスクを実行するために特定の事前に規定された動作を行う。本明細書で説明しているタスク、ブロック、操作、及び方法のいずれかが、単一又は複数の命令に応答して実行され得、そのいくつかが新しい又は古い命令であり得ることに留意することが重要である。一実施形態では、デコーダ１５２６は、同じＩＳＡ（又は、そのサブセット）を認識することに留意されたい。あるいはまた、異種コア環境では、デコーダ１５２６は、第２のＩＳＡ（第１のＩＳＡのサブセット又は個別のＩＳＡ）を認識する。

【0112】

一例では、アロケータ及びリネーマブロック１５３０は、命令処理結果を格納するレジスタファイル等のリソースを予約するアロケータを含む。しかしながら、スレッド１５０１ａ及び１５０１ｂは、アウトオブオーダー実行が潜在的に可能であり、アロケータ及びリネーマブロック１５３０は、命令結果を追跡するためのリオーダーバッファ等の他のリソースも予約する。ユニット１５３０は、プログラム／命令参照レジスタをプロセッサ１５００の内部の他のレジスタに名前変更するレジスタリネーマを含むこともできる。リオーダー／リタイアメントユニット１５３５は、上記のリオーダーバッファ、ロードバッファ、ストアバッファ等のコンポーネントを含み、アウトオブオーダー実行、及びアウトオブオーダーで実行された命令のその後のインオーダリタイアをサポートする。

【0113】

一実施形態では、スケジューラ及び実行ユニットブロック１５４０は、実行ユニットに対する命令／動作をスケジュールするためのスケジューラユニットを含む。例えば、浮動小数点命令は、使用可能な浮動小数点実行ユニットを有する実行ユニットのポートでスケジュールされる。情報命令の処理結果を格納するために、実行ユニットに関連付けられたレジスタファイルも含まれる。例示的な実行ユニットは、浮動小数点実行ユニット、整数実行ユニット、ジャンプ実行ユニット、ロード実行ユニット、ストア実行ユニット、及び他の既知の実行ユニットを含む。

【0114】

下位レベルのデータキャッシュ及びデータ変換バッファ（Ｄ－ＴＬＢ）１５５０は、実行ユニット１５４０に結合される。データキャッシュは、メモリコヒーレンシ状態に潜在的に保持されるデータオペランド等の要素で最近使用／操作されたものを格納する。Ｄ－ＴＬＢは、最近の仮想／線形変換から物理アドレスへの変換を格納する。特定の例として、プロセッサは、物理メモリを複数の仮想ページに分割するためのページテーブル構造を含むことができる。

【0115】

ここで、コア１５０１及び１５０２は、オンチップインターフェイス１５１０に関連付けられた第２レベルのキャッシュ等の、より高いレベル又はさらに遠くのキャッシュへのアクセスを共有する。より高いレベル又はさらに遠いは、キャッシュレベルが増大すること、又は実行ユニットからさらに遠くに離れているキャシュレベルを指す。一実施形態では、より高いレベルのキャッシュは、第２又は第３レベルのデータキャッシュ等、最終レベルのデータキャッシュ（プロセッサ１５００上のメモリ階層における最後のキャッシュ）である。しかしながら、より高いレベルのキャッシュは、そのキャッシュが命令キャッシュに関連付けられるか又はそれを含み得るので、それほど限定されない。代わりに、トレースキャッシュ（命令キャッシュの一種）をデコーダ１５２５の後に結合して、最近デコードされたトレースを格納することができる。ここで、命令は潜在的にマクロ命令（すなわち、デコーダによって認識された一般的な命令）を指し、これは複数のマイクロ命令（マイクロオペレーション）にデコードすることができる。

【0116】

図示された構成では、プロセッサ１５００は、オンチップインターフェイスモジュール１５１０も含む。歴史的に、以下でより詳細に説明するメモリコントローラは、プロセッサ１５００の外部のコンピュータシステムに含まれていた。このシナリオでは、オンチップインターフェイス１５１０は、システムメモリ１５７５、チップセット（大抵の場合、メモリ１５７５に接続するメモリコントローラハブ、及び周辺装置を接続するＩ／Ｏコントローラハブを含む）、メモリコントローラハブ、ノースブリッジ、又は他の集積回路等の、プロセッサ１５００の外部のデバイスと通信する。そして、このシナリオでは、バス１５０５は、マルチドロップバス、ポイントツーポイント相互接続、シリアル相互接続、パラレルバス、コヒーレント（例えば、キャッシュコヒーレント）バス、階層化プロトコルアーキテクチャ、差動バス、及びＧＴＬバス等の既知の相互接続を含み得る。

【0117】

メモリ１５７５は、プロセッサ１５００に専用であってもよく、又はシステム内の他のデバイスと共有してもよい。メモリ１５７５のタイプの一般的な例には、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ（ＮＶメモリ）、及び他の既知の記憶装置が含まれる。デバイス１５８０は、メモリコントローラハブに結合されたグラフィックアクセラレータ、プロセッサ、又はカード、Ｉ／Ｏコントローラハブに結合されたデータストレージ、ワイヤレストランシーバ、フラッシュデバイス、音声コントローラ、ネットワークコントローラ、又は他の既知のデバイスを含み得ることに留意されたい。

【0118】

しかしながら、最近、より多くのロジック及びデバイスがＳＯＣ等の単一のダイ上に集積されているので、これらのデバイスのそれぞれは、プロセッサ１５００上に組み込むことができる。例えば、一実施形態では、メモリコントローラハブは、プロセッサ１５００と同じパッケージ及び／又はダイ上にある。ここで、コアの一部（オンコア部分）１５１０は、メモリ１５７５又はグラフィック装置１５８０等の他のデバイスとインターフェイスするための１つ又は複数のコントローラを含む。そのようなデバイスとインターフェイスするための相互接続及びコントローラを含む構成は、大抵の場合、オンコア（又はアンコア（un-core）構成）と呼ばれる。一例として、オンチップインターフェイス１５１０は、オンチップ通信のためのリング相互接続と、オフチップ通信のための高速シリアルポイントツーポイントリンク１５０５とを含む。さらに、ＳｏＣ環境では、ネットワークインターフェイス、コプロセッサ、メモリ１５７５、グラフィックプロセッサ１５８０、及び他の既知のコンピュータ装置／インターフェイス等、さらに多くのデバイスを単一のダイ又は集積回路に統合して、小さなフォームファクタで高機能及び低消費電力を提供できる。

【0119】

一実施形態では、プロセッサ１５００は、コンパイラ、最適化、及び／又はトランスレータコード１５７７を実行して、本明細書で説明する機器及び方法をサポートするか、又はそれらとインターフェイスするアプリケーションコード１５７６をコンパイル、変換、及び／又は最適することができる。コンパイラには、大抵の場合、ソーステキスト／コードをターゲットテキスト／コードに変換するプログラム又はプログラムセットが含まれている。通常、コンパイラによるプログラム／アプリケーションコードのコンパイルは、複数のフェーズで行われ、高レベルのプログラミング言語コードを低レベルのマシン又はアセンブリ言語コードに変換するために渡される。しかし、シングルパスコンパイラは、簡素なコンパイルに引き続き使用できる。コンパイラは、既知のコンパイル技法を利用して、字句解析、前処理、構文解析、意味解析、コード生成、コード変換、及びコード最適化等の既知のコンパイラ操作を実行できる。

【0120】

より大きなコンパイラは大抵の場合複数のフェーズを含むが、殆どの場合これらのフェーズは２つの一般的なフェーズ内に含まれる：（１）フロントエンド、すなわち一般に構文処理、意味論的処理、及びいくつかの変換／最適化が行われ得る場合、及び（２）バックエンド、つまり一般に、解析、変換、最適化、及びコード生成が行われる場合。いくつかのコンパイラは、コンパイラのフロントエンドとバックエンドとの間の線引きの曖昧さを示す中間（middle）を参照している。その結果、コンパイラの挿入、関連付け、生成、又は他の操作への参照は、前述のフェーズ又はパスのいずれかだけでなく、コンパイラの他の既知のフェーズ又はパスで発生する可能性がある。説明的な例として、コンパイラは、コンパイルの１つ又は複数のフェーズで、コンパイルのフロントエンドフェーズでの呼出し／操作の挿入、及び次に変換フェーズ中に呼出し／操作の下位レベルコードへの変換等の、操作、呼出し、関数等を潜在的に挿入する。動的なコンパイル中に、コンパイラコード又は動的最適化コードがそのような操作／呼出しを挿入するだけでなく、実行中に実行のためにコードを最適化する場合があることに注意されたい。特定の例示的な例として、バイナリコード（既にコンパイルされたコード）は、実行中に動的に最適化され得る。ここで、プログラムコードは、動的な最適化コード、バイナリコード、又はそれらの組合せを含み得る。

【0121】

コンパイラと同様に、バイナリトランスレータ等のトランスレータは、コードを静的又は動的に変換して、コードを最適化及び／又は変換する。従って、コード、アプリケーションコード、プログラムコードの実行、又は他のソフトウェア環境への言及は、（１）動的又は静的なコンパイラプログラム、最適化コードオプティマイザ、又はトランスレータの実行、プログラムコードのコンパイル、ソフトウェア構造の維持、他の操作の実行、コードの最適化、又はコードの変換、（２）最適化／コンパイルされたアプリケーションコード等の、操作／呼出しを含むメインプログラムコードの実行、（３）ソフトウェア構造を維持し、他のソフトウェア関連の操作を実行し、コードを最適化するためにメインプログラムコードに関連付けられた、ライブラリ等の他のプログラムコードの実行、又は（４）それらの組合せを参照する場合がある。

【0122】

ここで図１６を参照すると、マルチコアプロセッサの実施形態のブロック図が示されている。図１６の実施形態に示されるように、プロセッサ１６００は複数のドメインを含む。具体的には、コアドメイン１６３０は、複数のコア１６３０Ａ～１６３０Ｎを含み、グラフィックドメイン１６６０は、メディアエンジン１６６５を有する１つ又は複数のグラフィックエンジンと、システムエージェントドメイン１６１０とを含む。

【0123】

様々な実施形態において、システムエージェントドメイン１６１０は、ドメイン１６３０及び１６６０（例えば、コア及び／又はグラフィックスエンジン）の個々のユニットが、所与のユニットで発生するアクティビティ（又は非アクティビティ）に照らして適切な電力モード／レベル（例えば、アクティブ、ターボ、スリープ、休止状態（hibernate）、ディープスリープ、又は他のＡｄｖａｎｃｅｄ Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｐｏｗｅｒ Ｉｎｔｅｒｆａｃｅのような状態）で動的に動作するように独立して制御可能であるように、電力制御イベント及び電力管理を処理する。ドメイン１６３０及び１６６０のそれぞれは、異なる電圧及び／又は電力で動作することができ、さらに、ドメイン内の個々のユニットはそれぞれ、独立した周波数及び電圧で潜在的に動作する。３つのドメインでのみ示されているが、本開示の範囲はこの点に限定されず、他の実施形態では追加のドメインが存在し得ることに注意されたい。

【0124】

示されるように、各コア１６３０は、様々な実行ユニット及び追加の処理要素に加えて、低レベルキャッシュをさらに含む。ここで、様々なコアは、互いに結合され、且つ最終レベルキャッシュ（ＬＬＣ）１６４０Ａ～１６４０Ｎの複数のユニット又はスライスから形成される共有キャッシュメモリに結合される。これらのＬＬＣは、大抵の場合、ストレージ及びキャッシュコントローラ機能を含み、コアの間で共有されるだけでなく、グラフィックエンジンの間でも潜在的に共有される。

【0125】

確認されるように、リング相互接続１６５０は、コアを一緒に結合し、コアドメイン１６３０、グラフィックドメイン１６６０、及びシステムエージェント回路１６１０の間の相互接続を複数のリングストップ１６５２Ａ～１６５２Ｎを介して提供し、各リングストップはコアとＬＬＣスライスとの間の結合にある。図１６に確認されるように、相互接続１６５０は、アドレス情報、データ情報、肯定応答情報、及びスヌープ／無効情報を含む様々な情報を伝送するために使用される。リング相互接続が示されているが、任意の既知のオンダイ相互接続又はファブリックを利用してもよい。説明的な例として、上記のファブリックのいくつか（例えば、別のオンダイ相互接続、オンチップシステムファブリック（ＯＳＦ）、高度なマイクロコントローラバスアーキテクチャ（ＡＭＢＡ）相互接続、多次元メッシュファブリック、又は他の既知の相互接続アーキテクチャ）も同様の方法で利用してもよい。

【0126】

さらに図示されるように、システムエージェントドメイン１６１０は、関連するディスプレイへの制御及びインターフェイスを提供するディスプレイエンジン１６１２を含む。システムエージェントドメイン１６１０には、システムメモリ（例えば、複数のＤＩＭＭで実装されたＤＲＡＭ）へのインターフェイスを提供する統合メモリコントローラ１６２０、メモリコヒーレンス操作を実行するコヒーレンスロジック１６２２等、他のユニットが含まれ得る。プロセッサと他の回路との間の相互接続を可能にする複数のインターフェイスが存在し得る。例えば、一実施形態では、少なくとも１つのダイレクトメディアインターフェイス（ＤＭＩ）１６１６インターフェイスだけでなく、１つ又は複数のＰＣＩｅ（商標）インターフェイス１６１４も提供される。ディスプレイエンジン及びこれらのインターフェイスは、典型的にＰＣＩｅ（商標）ブリッジを介してメモリに結合する。さらに、追加のプロセッサ又は他の回路等の他のエージェント同士の間の通信を提供するために、１つ又は複数の他のインターフェイスを提供することができる。

【0127】

ここで図１７を参照すると、代表的なコア、具体的には、図１６のコア１６３０等のコアのバックエンドの論理ブロックのブロック図が示されている。一般的には、図１７に示される構造は、アウトオブオーダープロセッサを含み、このアウトオブオーダープロセッサは、入ってくる命令をフェッチし、様々な処理（例えば、キャッシング、デコーディング、分岐予測等）を実行し、命令／オペレーションをアウトオブオーダー（ＯＯＯ）エンジン１７８０に渡すために使用されるフロントエンドユニット１７７０を有する。ＯＯＯエンジン１７８０は、デコードされた命令に対して更なる処理を行う。

【0128】

具体的には、図１７の実施形態では、アウトオブオーダーエンジン１７８０は、フロントエンドユニット１７７０から１つ又は複数のマイクロ命令又はｕｏｐの形式であり得るデコードされた命令を受け取り、それらをレジスタ等の適切なリソース等に割り当てるための割当てユニット１７８２を含む。次に、命令は予約ステーション１７８４に提供され、予約ステーションは、リソースを予約し、それら命令を複数の実行ユニット１７８６Ａ～１７８６Ｎのうちの１つで実行するためにスケジュールする。例えば、とりわけ、算術論理ユニット（ＡＬＵ）、ロード及びストアユニット、ベクトル処理ユニット（ＶＰＵ）、浮動小数点実行ユニットを含む、様々なタイプの実行ユニットが存在し得る。これらの異なる実行ユニットからの結果は、リオーダーバッファ（ＲＯＢ）１７８８に提供され、リオーダーバッファは、順序付けされていない結果を受け取り、それら結果を正しいプログラム順序に戻す。

【0129】

さらに図１７を参照すると、フロントエンドユニット１７７０とアウトオブオーダーエンジン１７８０との両方が、メモリ階層の異なるレベルに結合されることに留意されたい。次に中間レベルキャッシュ１７７６に結合し、次に最終レベルキャッシュ１７９５に結合する命令レベルキャッシュ１７７２が、具体的に示されている。一実施形態では、最終レベルキャッシュ１７９５は、オンチップ（時にはアンコア（uncore）と呼ばれる）に実装される。例として、ユニット１７９０は、図１７のシステムエージェント１７１０と同様である。上述したように、アンコア１７９０は、システムメモリ１７９９と通信し、システムメモリ１７９９は、図示の実施形態では、ＥＤ ＲＡＭを介して実装される。アウトオブオーダーエンジン１７８０内の様々な実行ユニット１７８６が、中間レベルキャッシュ１７７６とも通信している第１のレベルキャッシュ１７７４と通信していることにも注意されたい。追加のコア１７３０Ｎ－２～１７３０Ｎが、ＬＬＣ１７９５と結合できることも注意されたい。図１７の実施形態ではこの高レベルで示されるが、様々な変更及び追加の構成要素が存在し得ることを理解されたい。

【0130】

図１８に移ると、本開示の一実施形態による、命令を実行する実行ユニットを含むプロセッサで形成された例示的なコンピュータシステムのブロック図が示されており、１つ又は複数の相互接続が１つ又は複数の特徴を実装する。システム１８００は、本明細書で説明する実施形態等の本開示による、プロセスデータのアルゴリズムを実行するロジックを含む実行ユニットを使用するプロセッサ１８０２等のコンポーネントを含む。一実施形態では、サンプルシステム１８００は、オペレーティングシステム及び含まれるソフトウェアのバージョンを実行し、対応するグラフィカルユーザインターフェイスを提供し、これを使用することもできる。しかしながら、本開示の実施形態は、ハードウェア回路及びソフトウェアの特定の組合せに限定されない。

【0131】

実施形態は、コンピュータシステムに限定されない。本開示の代替実施形態は、ハンドヘルド装置及び組込みアプリケーション等の他のデバイスで使用することができる。ハンドヘルド装置のいくつかの例には、携帯電話、インターネットプロトコルデバイス、デジタルカメラ、携帯情報端末（ＰＤＡ）、ハンドヘルドＰＣ等が含まれる。組込みアプリケーションには、マイクロコントローラ、デジタルシグナルプロセッサ（ＤＳＰ）、システムオンチップ、ネットワークコンピュータ（ＮｅｔＰＣ）、セットトップボックス、ネットワークハブ、広域ネットワーク（ＷＡＮ）スイッチ、又は少なくとも１つの実施形態による１つ又は複数の命令を実行できる他のシステムが含まれ得る。

【0132】

この例示された実施形態では、プロセッサ１８０２は、少なくとも１つの命令を実行することになるアルゴリズムを実装するために１つ又は複数の実行ユニット１８０８を含む。一実施形態は、シングルプロセッサのデスクトップ又はサーバシステムの文脈で説明され得るが、代替実施形態は、マルチプロセッサシステムに含まれ得る。システム１８００は「ハブ」システムアーキテクチャの例である。コンピュータシステム１８００は、データ信号を処理するためのプロセッサ１８０２を含む。例示的な一例として、プロセッサ１８０２は、例えば、複雑な命令セットコンピュータ（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、命令セットの組合せを実装するプロセッサ、又はデジタル信号プロセッサ等の他のプロセッサデバイスを含む。プロセッサ１８０２は、プロセッサ１８０２とシステム１８００内の他のコンポーネントとの間でデータ信号を送信するプロセッサバス１８１０に結合される。システム１８００の要素（例えば、グラフィックアクセラレータ１８１２、メモリコントローラハブ１８１６、メモリ１８２０、Ｉ／Ｏコントローラハブ１８２５、ワイヤレストランシーバ１８２６、フラッシュＢＩＯＳ１８２８、ネットワークコントローラ１８３４、音声コントローラ１８３６、シリアル拡張ポート１８３８、Ｉ／Ｏコントローラ１８４０等）は、当業者によく知られている従来の機能を実行する。

【0133】

一実施形態では、プロセッサ１８０２は、レベル１（Ｌ１）内部キャッシュメモリ１８０４を含む。アーキテクチャに応じて、プロセッサ１８０２は、単一の内部キャッシュ又は複数のレベルの内部キャッシュを有し得る。他の実施形態は、特定の実装形態及び必要性に応じて、内部キャッシュと外部キャッシュとの両方の組合せを含む。レジスタファイル１８０６は、整数レジスタ、浮動小数点レジスタ、ベクトルレジスタ、バンク（banked）レジスタ、シャドウレジスタ、チェックポイントレジスタ、ステータスレジスタ、及び命令ポインタレジスタを含む様々なレジスタに様々なタイプのデータを格納する。

【0134】

整数及び浮動小数点演算を行うロジックを含む実行ユニット１８０８も、プロセッサ１８０２に常駐する。一実施形態では、プロセッサ１８０２は、実行時に特定のマクロ命令のアルゴリズムを実行する又は複雑なシナリオを処理するマイクロコードを格納するマイクロコード（ｕコード）ＲＯＭを含む。ここで、マイクロコードは、プロセッサ１８０２のロジックバグ／修正を処理するために潜在的に更新可能である。一実施形態では、実行ユニット１８０８は、パックされた命令セット１８０９を処理するロジックを含む。命令を実行するための関連回路とともに、汎用プロセッサ１８０２の命令セットにパックされた命令セット１８０９を含めることにより、多くのマルチメディアアプリケーションで使用される操作は、汎用プロセッサ１８０２でパックされたデータを用いて実行できる。こうして、多くのマルチメディアアプリケーションは、パックされたデータに対して操作を実行するためのプロセッサのデータバスの全幅を用いることにより、加速されより効率的に実行される。これにより、１つのデータ要素に対して一度に１つ又は複数の操作を実行するために、プロセッサのデータバスを介してより小さなユニットのデータを転送する必要が潜在的に排除される。

【0135】

実行ユニット１８０８の代替の実施形態は、マイクロコントローラ、埋込み型プロセッサ、グラフィック装置、ＤＳＰ、及び他のタイプの論理回路でも使用され得る。システム１８００は、メモリ１８２０を含む。メモリ１８２０には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置、スタティックランダムアクセスメモリ（ＳＲＡＭ）装置、フラッシュメモリ装置、又は他のメモリ装置が含まれる。メモリ１８２０は、プロセッサ１８０２によって実行すべきデータ信号によって表される命令及び／又はデータを格納する。

【0136】

本開示及び解決策の前述した特徴又は態様のいずれかは、図１８に示される１つ又は複数の相互接続で利用され得ることに留意されたい。例えば、プロセッサ１８０２の内部ユニットを結合するためのオンダイ相互接続（ＯＤＩ）（図示せず）は、上述した実施形態の１つ又は複数の態様を実装する。或いは、実施形態は、プロセッサバス１８１０（例えば、他の既知の高性能コンピューティング相互接続）、メモリ１８２０への高帯域幅メモリパス１８１８、グラフィックアクセラレータ１８１２へのポイントツーポイントリンク（例えば、周辺コンポーネント相互接続エクスプレス（ＰＣＩｅ）準拠ファブリック）、コントローラハブ相互接続１８２２、他の図示されているコンポーネントを結合するＩ／Ｏ又は他の相互接続（例えば、ＵＳＢ、ＰＣI、ＰＣＩｅ）に関連付けられる。そのようなコンポーネントのいくつかの例には、音声コントローラ１８３６、ファームウェアハブ（フラッシュＢＩＯＳ）１８２８、ワイヤレストランシーバ１８２６、データストレージ１８２４、ユーザ入力及びキーボードインターフェイス１８４２を含むレガシーＩ／Ｏコントローラ１８１０、ユニバーサルシリアルバス（ＵＳＢ）等のシリアル拡張ポート１８３８、及びネットワークコントローラ１８３４が含まれる。データストレージ装置１８２４は、ハードディスクドライブ、フロッピーディスクドライブ、ＣＤ－ＲＯＭ装置、フラッシュメモリ装置、又は他の大容量記憶装置を含むことができる。

【0137】

次に、図１９を参照すると、本開示の実施形態による第２のシステム１９００のブロック図が示されている。図１９に示されるように、マルチプロセッサシステム１９００は、ポイントツーポイント相互接続システムであり、ポイントツーポイント相互接続１９５０を介して結合された第１のプロセッサ１９７０及び第２のプロセッサ１９８０を含む。プロセッサ１９７０及び１９８０のそれぞれは、プロセッサのいくつかのバージョンであり得る。一実施形態では、１９５２及び１９５４は、高性能アーキテクチャ等の、シリアルポイントツーポイントコヒーレント相互接続ファブリックの一部である。

【0138】

２つのプロセッサ１９７０、１９８０のみが示されているが、本開示の範囲はそのように限定されないことを理解すべきである。他の実施形態では、所与のプロセッサに１つ又は複数の追加のプロセッサが存在し得る。

【0139】

プロセッサ１９７０及び１９８０は、それぞれ統合メモリコントローラユニット１９７２及び１９８２を含むように示されている。プロセッサ１９７０は、そのバスコントローラユニットの一部として、ポイントツーポイント（Ｐ－Ｐ）インターフェイス１９７６及び１９７８も含み、同様に、第２のプロセッサ１９８０は、Ｐ－Ｐインターフェイス１９８６及び１９８８を含む。プロセッサ１９７０、１９８０は、Ｐ－Ｐインターフェイス回路１９７８、１９８８を用いて、ポイントツーポイント（Ｐ－Ｐ）インターフェイス１９５０を介して情報を交換することができる。図１９に示されるように、ＩＭＣ１９７２及び１９８２は、プロセッサをそれぞれのメモリ、すなわち、（それぞれのプロセッサにローカルに接続されたメインメモリの一部であり得る）メモリ１９３２及びメモリ１９３４に結合する。

【0140】

プロセッサ１９７０、１９８０はそれぞれ、ポイントツーポイントインターフェイス回路１９７６、１９９４、１９８６、１９９８を用いて個々のＰ－Ｐインターフェイス１９５２、１９５４を介してチップセット１９９０と情報を交換する。チップセット１９９０はまた、高性能グラフィック相互接続１９３９に沿ったインターフェイス回路１９９２を介して高性能グラフィックス回路１９３８と情報を交換する。

【0141】

共有キャッシュ（図示せず）は、いずれのプロセッサに含まれても、両方のプロセッサの外部に含まれてもよいが、Ｐ－Ｐ相互接続を介してプロセッサに接続されているため、プロセッサが低電力モードになった場合に、どちらか一方又は両方のプロセッサのローカルキャッシュ情報が共有キャッシュに格納され得る。

【0142】

チップセット１９９０は、インターフェイス１９９６を介して第１のバス１９１６に結合され得る。一実施形態では、第１のバス１９１６は、周辺機器相互接続（ＰＣＩ）バス、或いはＰＣＩエクスプレスバス又は別の第３世代のＩ／Ｏ相互接続バス等のバスであり得るが、本開示の範囲はそのように限定されない。

【0143】

図１９に示されるように、様々なＩ／Ｏ装置１９１４が、第１のバス１９１６を第２のバス１９２０に結合するバスブリッジ１９１８と共に、第１のバス１９１６に結合される。一実施形態では、第２のバス１９２０は、ＬＰＣ（low pin count）バスを含む。一実施形態では、例えば、キーボード及び／又はマウス１９２２、通信装置１９２７、並びに大抵の場合、命令／コード及びデータ１９３０を含むディスクドライブ又は他の大容量記憶装置等の記憶ユニット１９２８を含む様々なデバイスが、第２のバス１９２０に結合される。さらに、音声Ｉ／Ｏ１９２４が、第２のバス１９２０に結合されて示されている。含まれるコンポーネント及び相互接続アーキテクチャが異なる他のアーキテクチャも可能であることに留意されたい。例えば、図１９のポイントツーポイントアーキテクチャの代わりに、システムは、マルチドロップバス又は他のそのようなアーキテクチャを実装することができる。

【0144】

次に、図２０に移ると、上記の開示によるシステムオンチップ（ＳＯＣ）設計の実施形態が示されている。特定の例示的な例として、ＳＯＣ２０００が、ユーザ機器（ＵＥ）に含まれる。一実施形態では、ＵＥは、携帯電話、スマートフォン、タブレット、超薄型ノートブック、ブロードバンドアダプタを含むノートブック、又は他の同様の通信装置等の、通信するためにエンドユーザによって使用される任意の装置を指す。大抵の場合、ＵＥは基地局又はノードに接続し、基地局又はノードは、ＧＳＭネットワーク内の移動局（ＭＳ）に潜在的に対応する。

【0145】

ここで、ＳＯＣ２０００は、２つのコア２００６及び２００７を含む。上記の議論と同様に、コア２００６及び２００７は、インテル（登録商標）アーキテクチャコア（商標）ベースのプロセッサ、ＡＭＤ（Advanced Micro Devices）社製プロセッサ、ＭＩＰＳベースのプロセッサ、ＡＲＭベースのプロセッサ設計、又はそれらのカスタマー、並びにそれらのライセンシー又はアダプター等の命令セットアーキテクチャに準拠し得る。コア２００６及び２００７は、バスインターフェイスユニット２００９及びＬ２キャッシュ２０１１に関連付けられたキャッシュ制御２００８に結合され、システム２０００の他の部分と通信する。相互接続２０１０には、上記で議論したＩＯＳＦ、ＡＭＢＡ、又は他の相互接続等のオンチップ相互接続が含まれ、この相互接続は、本明細書で説明する１つ又は複数の態様を潜在的に実装する。

【0146】

インターフェイス２０１０は、ＳＩＭカードとインターフェイスするための加入者識別モジュール（ＳＩＭ）２０３０、コア２００６及び２００７による実行のためのブートコードを保持してＳＯＣ２０００を初期化及びブートするためのブートＲＯＭ２０３５、外部メモリ（例えば、ＤＲＡＭ２０６０）とインターフェイスするためのＳＤＲＡＭコントローラ２０４０、不揮発性メモリ（例えば、フラッシュ２０６５）とインターフェイスするためのフラッシュコントローラ２０４５、周辺機器とインターフェイスする周辺制御２０５０（例えば、シリアル周辺機器インターフェイス）、入力（例えば、タッチ可能入力）を表示及び受け取るためのビデオコード２０２０及びビデオインターフェイス２０２５、グラフィック関連の計算を行うためのＧＰＵ２０１５等の他のコンポーネントへの通信チャネルを提供する。これらのインターフェイスのいずれも、本明細書で説明する実施形態の態様を組み込むことができる。

【0147】

さらに、システムは、Ｂｌｕｅｔｏｏｔｈ（登録商標）モジュール２０７０、３Ｇモデム２０７５、ＧＰＳ２０８５、及びＷｉＦｉ（登録商標）２０８５等の通信のための周辺機器を示す。上述したように、ＵＥは通信のための無線機を含むことに留意されたい。その結果、これらの周辺通信モジュールの全てが必要になるわけではない。ただし、ＵＥには外部通信用の無線機のいくつかの形態が含まれる。

【0148】

本開示は、限られた数の実施形態を参照して説明してきたが、当業者は、そこからの多数の修正及び変形を理解するであろう。添付の特許請求の範囲は、本開示の真の精神及び範囲内に含まれるそのような修正及び変形の全てを網羅することを意図している。

【0149】

設計は、作成からシミュレーション、製造までの様々な段階を経ることがある。設計を表すデータは、複数の方法で設計を表すことができる。まず、シミュレーションで役立つように、ハードウェアは、ハードウェア記述言語又は別の機能記述言語を用いて表現できる。さらに、ロジック及び／又はトランジスタゲートを含む回路レベルモデルは、設計プロセスのいくつかの段階で作成できる。さらに、殆どの設計は、ある段階で、ハードウェアモデル内の様々なデバイスの物理的な配置を表すデータレベルに達する。従来の半導体製造技術が使用される場合に、ハードウェアモデルを表すデータは、集積回路を製造するために使用されるマスクの異なるマスク層上の様々な特徴の有無を指定するデータであり得る。設計の任意の表現において、データは、任意の形式の機械可読媒体に格納され得る。メモリ、或いはディスク等の磁気又は光ストレージは、そのような情報を送信するために変調又は他に生成される光又は電波を介して送信される情報を格納するための機械可読媒体であり得る。コード又はデザインを示す又は伝送する電気搬送波が送信されると、電気信号のコピー、バッファリング、又は再送信が実行される範囲で、新しいコピーが作成される。こうして、通信プロバイダ又はネットワークプロバイダは、本開示の実施形態の技法を具体化する、搬送波にエンコードされた情報等の箇条書きを少なくとも一時的に有形の機械可読媒体に格納することができる。

【0150】

本明細書で使用されるモジュールは、ハードウェア、ソフトウェア、及び／又はファームウェアの任意の組合せを指す。一例として、モジュールは、マイクロコントローラによって実行されるように適合されたコードを格納するための非一時的媒体に関連付けられたマイクロコントローラ等のハードウェアを含む。従って、一実施形態では、モジュールへの言及は、非一時的媒体に保持されるコードを認識及び／又は実行するように特に構成されたハードウェアを指す。さらに、別の実施形態では、モジュールの使用は、所定の動作を行うためにマイクロコントローラによって実行されるように特に適合されたコードを含む非一時的媒体を指す。そして推論できるように、さらに別の実施形態では、（この例では）モジュールという用語は、マイクロコントローラと非一時的媒体との組合せを指すことがある。大抵の場合、別々に示されるモジュール境界は一般に異なり、潜在的に重複する。例えば、第１及び第２のモジュールは、いくつかの独立したハードウェア、ソフトウェア、又はファームウェアを潜在的に保持しながら、ハードウェア、ソフトウェア、ファームウェア、又はそれらの組合せを共有することができる。一実施形態では、ロジック（論理）という用語の使用は、トランジスタ、レジスタ等のハードウェア、又はプログラマブル論理装置等のハードウェアを含む。

【0151】

一実施形態では、「～ように構成された」という句の使用は、指定された又は決定されたタスクを実行するための機器、ハードウェア、ロジック、又は要素の配置、組み立て、製造、販売の申し出、インポート及び／又は設計を指す。この例では、動作していない機器又はその要素は、その指定されたタスクを実行するように設計、結合、及び／又は相互接続された場合に、指定されたタスクを実行するようにさらに「構成」される。純粋に例示的な例として、論理ゲートは、動作中に０又は１を提供する。ただし、クロックにイネーブル信号を提供する「ように構成された」論理ゲートには、１又は０を提供し得る全ての潜在的な論理ゲートが含まれているわけではない。代わりに、論理ゲートは、動作中に１又は０の出力がクロックを有効にする方法で結合されたゲートである。「～ように構成された」という用語の使用は操作を必要とせず、代わりに、機器、ハードウェア、及び／又は要素の潜在状態に焦点を当てており、潜在状態では、機器、ハードウェア、及び／又は要素は、機器、ハードウェア、要素が動作しているときに特定のタスクを実行するように設計されることに再び注意されたい。

【0152】

さらに、一実施形態では、「～の／に可能」、及び／又は「～に動作可能」という句の使用は、特定の方法で機器、ロジック、ハードウェア、及び／又は要素の使用を可能にするように設計された、いくつかの機器、論理、ハードウェア、及び／又は要素を指す。上記のように、一実施形態では、「～に可能」、又は「～に動作可能」という句の使用は、機器、論理、ハードウェア、及び／又は要素の潜在状態を指し、機器、論理、ハードウェア、及び／又は要素は、動作していないが、特定の方法で機器を使用できるように設計されている。

【0153】

本明細書で使用される値は、数、状態、論理状態、又はバイナリ論理状態の任意の既知の表現を含む。大抵の場合、論理レベル、ロジック値、又は論理値の使用は、１及び０とも呼ばれ、単にバイナリ論理状態を表す。例えば、１は高論理レベルを示し、０は低論理レベルを示す。一実施形態では、トランジスタ又はフラッシュセル等の記憶セルは、単一の論理値又は複数の論理値を保持することができてもよい。しかしながら、コンピュータシステムにおける値の他の表現が使用されてきた。例えば、１０進数の１０は、１０１０のバイナリ値と１６進数の文字Ａとして表すこともできる。従って、値には、コンピュータシステムで保持できる情報の表現が含まれる。

【0154】

さらに、状態は、値又は値の一部によって表され得る。一例として、論理１等の第１の値はデフォルト又は初期状態を表すことができる一方、論理０等の第２の値は非デフォルト状態を表すことができる。さらに、一実施形態では、リセット及びセットという用語は、それぞれデフォルトの及び更新された値又は状態を指す。例えば、デフォルト値には高い論理値、つまりリセットが潜在的に含まれるが、更新された値には低い論理値、つまりセットが潜在的に含まれる。値の任意の組合せを使用して、任意の数の状態を表すことができることに注意されたい。

【0155】

上記の方法、ハードウェア、ソフトウェア、ファームウェア、又はコードの実施形態は、処理要素によって実行可能な、機械アクセス可能、機械読み取り可能、コンピュータクセス可能、又はコンピュータ読み取り可能媒体に格納された命令又はコードを介して実装され得る。非一時的な機械アクセス可能／読み取り可能な媒体は、コンピュータ又は電子システム等の機械によって読み取り可能な形式で情報を提供する（すなわち、格納及び／又は送信する）任意のメカニズムを含む。例えば、非一時的な機械アクセス可能な媒体には、スタティックＲＡＭ（ＳＲＡＭ）又はダイナミックＲＡＭ（ＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）；ＲＯＭ；磁気又は光学記憶媒体；フラッシュメモリ装置；蓄電装置；光学記憶装置；音響記憶装置；一時的な（伝播された）信号（例えば、搬送波、赤外線信号、デジタル信号）から受信した情報を保持するための他の形式の記憶装置等が含まれ、これらは、そこから情報を受け取り得る非一時的媒体とは区別される。

【0156】

本開示の実施形態を実行するためのロジックをプログラムするために使用される命令は、ＤＲＡＭ、キャッシュ、フラッシュメモリ、又は他のストレージ等のシステム内のメモリ内に格納され得る。さらに、命令は、ネットワークを介して、又は他のコンピュータ可読媒体を介して配信することができる。こうして、機械可読媒体は、機械（例えば、コンピュータ）によって読み取り可能な形式で情報を格納又は送信するための任意のメカニズムを含み得るが、機械可読媒体は、フロッピーディスケット、光ディスク、コンパクトディスク、読み取り専用メモリ（ＣＤ－ＲＯＭ）、及び光磁気ディスク、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、消去可能なプログラマブル読み取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能なプログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ）、磁気又は光学カード、フラッシュメモリ、或いは電気的、光学的、音響的、又は他の形態の伝播信号（例えば、搬送波、赤外線信号、デジタル信号等）によるインターネットを介した情報の送信に使用される有形の機械可読ストレージを含むが、これらに限定されるものではない。従って、コンピュータ可読媒体は、機械（例えば、コンピュータ）によって読み取り可能な形式で電子命令又は情報を格納又は送信するのに適した任意のタイプの有形の機械可読媒体を含む。

【0157】

以下の例は、本明細書による実施形態に関する。例１は、機器であって、この機器は、１組のコヒーレント相互接続プロトコルをサポートするエージェント回路と；相互接続ファブリックに結合するインターフェイスであって、１組のコヒーレント相互接続プロトコルをサポートするように構成されるインターフェイスと；を含む。インターフェイスは、第１の複数の物理レーンに結合するグローバルチャネルであって、インターフェイスをサポートする制御信号を通信するためのグローバルチャネルと；第２の複数の物理レーンに結合する要求チャネルであって、要求に関連するメッセージをファブリック上の他のエージェントに通信するための要求チャネルと；第３の複数の物理レーンに結合する応答チャネルであって、応答チャネルは、応答に関連するメッセージをファブリック上の他のエージェントに通信するためのチャネルであり、応答にはペイロードデータのない応答が含まれる、応答チャネルと；第４の複数の物理レーンに結合するデータチャネルであって、データチャネルは、データ転送に関連するメッセージをファブリック上の他のエージェントに通信するためのチャネルであり、データ転送にはペイロードデータが含まれる、データチャネルと、を含む。

【0158】

例２は、例１の主題を含み、要求は、システムのメモリを対象とする要求である。

【0159】

例３は、例１～２のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルのそれぞれが、それぞれの複数の信号を含み、複数の信号の各信号が、チャネルの物理レーンのそれぞれのサブセットに割り当てられる。

【0160】

例４は、例３の主題を含み、複数の信号の第１の部分がファブリックに送信され、複数の信号の第２の部分がファブリックから受信される。

【0161】

例５は、例３～４のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルの複数の信号のそれぞれが、それぞれの有効信号、プロトコル識別子信号、仮想チャネル識別子フィールド、及びヘッダー信号を含み、有効信号は、ヘッダー信号の有効なインスタンスに合わせてアサートされ、ヘッダー信号には特定のメッセージのヘッダーが含まれ、プロトコル識別子信号はヘッダーに関連するプロトコルを識別し、仮想チャネル識別子信号（フィールド）は特定のメッセージに使用される仮想チャネルを識別する。

【0162】

例６は、例５の主題を含み、１組のコヒーレント相互接続プロトコルは複数のプロトコルを含み、プロトコル識別子信号は、ヘッダーに関連するものとして、複数のプロトコルのうちの１つを識別する。

【0163】

例７は、例６の主題を含み、複数のプロトコルは、ＣＸＬ（Compute Express Link）プロトコルを含み、ＣＸＬプロトコルは、ＣＸＬ．ｃａｃｈｅプロトコル及びＣＸＬ．ｍｅｍプロトコルを含む。

【0164】

例８は、例６～７のいずれか１つの主題を含み、ヘッダー信号は、複数のプロトコルの最大のヘッダーフォーマットをサポートする幅を有する。

【0165】

例９は、例５～８のいずれか１つの主題を含み、データチャネルの複数の信号は、ペイロードデータを伝送するためのペイロードデータ信号をさらに含み、ペイロードデータ信号には、複数のレーンが含まれる。

【0166】

例１０は、例９の主題を含み、ペイロードデータ信号はヘッダー信号に対応しており、ペイロードデータ信号は、ヘッダー信号の送信後に、複数のクロックサイクルで送信される。

【0167】

例１１は、例１０の主題を含み、複数のクロックサイクルには、インターフェイスの構成可能なパラメータが含まれる。

【0168】

例１２は、例５～１１のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルの複数の信号のそれぞれが、それぞれのチャネルに関連するクレジットリターンの受け取りをサポートするクレジットリターン信号をさらに含む。

【0169】

例１３は、例１２の主題を含み、クレジットは、少なくともヘッダー信号を用いたメッセージの送信と並行してクレジットリターン信号で返される。

【0170】

例１４は、例１２～１３のいずれか１つの主題を含み、クレジットリターンは、仮想チャネル専用クレジット及び共有クレジットのリターンを含む。

【0171】

例１５は、例５～１４のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルの複数の信号のそれぞれが、ブロッキング要求を受け取るためのブロッキング信号をさらに含み、ブロッキング要求は、対応するチャネルの有効信号のデアサートを生じさせる。

【0172】

例１６は、例１５の主題を含み、有効信号は、ブロッキング信号のアサート後に特定の数のクロックサイクルでデアサートされる。

【0173】

例１７は、例１６の主題を含み、特定の数のクロックサイクルには、インターフェイスの構成可能なパラメータが含まれる。

【0174】

例１８は、例３～１７のいずれか１つの主題を含み、グローバルチャネルには、グローバルチャネルのエージェントからファブリックへのインスタンスが含まれ、要求チャネルには、要求チャネルのエージェントからファブリックへのインスタンスが含まれ、応答チャネルには、応答チャネルのエージェントからファブリックへのインスタンスが含まれ、データチャネルには、データチャネルのエージェントからファブリックへのインスタンスが含まれる。インターフェイスは、第５の複数の物理レーンに割り当てられたグローバルチャネルのファブリックからエージェントへのインスタンス、第６の複数の物理レーンに割り当てられた要求チャネルのファブリックからエージェントへのインスタンス、第７の複数の物理レーンに割り当てられた応答チャネルのファブリックからエージェントへのインスタンス、及び第８の複数の物理レーンに割り当てられたデータチャネルのファブリックからエージェントへのインスタンスをさらに含む。

【0175】

例１９は、例１～１８のいずれか１つの主題を含み、プロトコルのセットは複数のプロトコルを含み、要求チャネル、応答チャネル、及びデータチャネルは、複数のプロトコルのそれぞれのメッセージをサポートする。

【0176】

例２０は、例１～１９のいずれか１つの主題を含み、インターフェイスは、要求チャネル、応答チャネル、及びデータチャネルのうちの１つの第２のインスタンスを含む。

【0177】

例２１は、例１～２０のいずれか１つの主題を含み、グローバルチャネルには、インターフェイスを初期化するための信号のセットが含まれる。

【0178】

例２２は、例２１の主題を含み、インターフェイスの初期化は状態マシンによるものであり、状態マシンはインターフェイスのための複数の初期化状態を含み、信号のセットの値によって複数の初期化状態の間の遷移を生じさせる。

【0179】

例２３は、例１～２２のいずれか１つの主題を含み、計算ブロック回路をさらに含み、計算ブロック回路は、システムオンチップ（ＳｏＣ）内に計算ブロックを実装し、相互接続ファブリックは、ＳｏＣの相互接続ファブリックを含む。

【0180】

例２４は、例２３の主題を含み、計算ブロック回路にはデータプロセッサが含まれる。

【0181】

例２５は、例２３～２４のいずれか１つの主題を含み、計算ブロック回路にはコンピュータメモリが含まれる。

【0182】

例２６は、機器であり、この機器は、システムの相互接続ファブリックの少なくとも一部を実装するファブリック回路と；計算ブロックのエージェントに結合するインターフェイスであって、１組のコヒーレント相互接続プロトコルをサポートするように構成されるインターフェイスと；を含む。インターフェイスは、第１の複数の物理レーンに結合するグローバルチャネルであって、インターフェイスをサポートするための制御信号を通信するためのグローバルチャネルと；第２の複数の物理レーンに結合する要求チャネルであって、要求に関連するメッセージをエージェントに通信するための要求チャネルと；第３の複数の物理レーンに結合する応答チャネルであって、応答チャネルは、応答に関連するメッセージをエージェントに通信するためのチャネルであり、応答には、ペイロードデータなしの応答が含まれる、応答チャネルと；第４の複数の物理レーンに結合するデータチャネルであって、データチャネルは、データ転送に関連するメッセージを通信するためのチャネルであり、データ転送にはペイロードデータが含まれる、データチャネルと；を含む。

【0183】

例２７は、例２６の主題を含み、要求は、計算ブロックのメモリを対象とする要求である。

【0184】

例２８は、例２６～２７のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルのそれぞれが、それぞれの複数の信号を含み、複数の信号の各信号が、チャネルの物理レーンのそれぞれのサブセットに割り当てられる。

【0185】

例２９は、例２８の主題を含み、複数の信号の第１の部分がファブリックに送信され、複数の信号の第２の部分がファブリックから受信される。

【0186】

例３０は、例２８～２９のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルの複数の信号のそれぞれが、それぞれの有効信号、プロトコル識別子信号、仮想チャネル識別子フィールド、及びヘッダー信号を含み、有効信号は、ヘッダー信号の有効なインスタンスに合わせてアサートされ、ヘッダー信号には特定のメッセージのヘッダーが含まれ、プロトコル識別子信号はヘッダーに関連するプロトコルを識別し、仮想チャネル識別子信号（フィールド）は、特定のメッセージに使用される仮想チャネルを識別する。

【0187】

例３１は、例３０の主題を含み、１組のコヒーレント相互接続プロトコルは複数のプロトコルを含み、プロトコル識別子信号は、ヘッダーに関連するものとして、複数のプロトコルのうちの１つを識別する。

【0188】

例３２は、例３１の主題を含み、複数のプロトコルは、ＣＸＬ（Compute Express Link）プロトコルを含み、ＣＸＬプロトコルは、ＣＸＬ．ｃａｃｈｅプロトコル及びＣＸＬ．ｍｅｍプロトコルを含む。

【0189】

例３３は、例３１～３２のいずれか１つの主題を含み、ヘッダー信号は、複数のプロトコルの最大のヘッダーフォーマットをサポートする幅を有する。

【0190】

例３４は、例３０～３３のいずれか１つの主題を含み、データチャネルの複数の信号は、ペイロードデータを伝送するためのペイロードデータ信号をさらに含み、ペイロードデータ信号には、複数のレーンが含まれる。

【0191】

例３５は、例３４の主題を含み、ペイロードデータ信号はヘッダー信号に対応しており、ペイロードデータ信号は、ヘッダー信号の送信後に、複数のクロックサイクルで送信される。

【0192】

例３６は、例３５の主題を含み、複数のクロックサイクルには、インターフェイスの構成可能なパラメータが含まれる。

【0193】

例３７は、例３０～３６のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルの複数の信号のそれぞれが、それぞれのチャネルに関連するクレジットリターンの受け取りをサポートするクレジットリターン信号をさらに含む。

【0194】

例３８は、例３７の主題を含み、クレジットは、少なくともヘッダー信号を用いたメッセージの送信と並行してクレジットリターン信号で返される。

【0195】

例３９は、例３７～３８のいずれか１つの主題を含み、クレジットリターンは、仮想チャネル専用クレジット及び共有クレジットのリターンを含む。

【0196】

例４０は、例３０～３９のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルの複数の信号のそれぞれが、ブロッキング要求を受け取るためのブロッキング信号をさらに含み、ブロッキング要求は、対応するチャネルの有効信号のデアサートを生じさせる。

【0197】

例４１は、例４０の主題を含み、有効信号は、ブロッキング信号のアサート後に特定の数のクロックサイクルでデアサートされる。

【0198】

例４２は、例４１の主題を含み、特定の数のクロックサイクルには、インターフェイスの構成可能なパラメータが含まれる。

【0199】

例４３は、例２８～４２のいずれか１つの主題を含み、グローバルチャネルには、グローバルチャネルのファブリックからエージェントへのインスタンスが含まれ、要求チャネルには、要求チャネルのファブリックからエージェントへのインスタンスが含まれ、応答チャネルには、応答チャネルのファブリックからエージェントへのインスタンスが含まれ、データチャネルには、データチャネルのファブリックからエージェントへのインスタンスが含まれる。インターフェイスは、第５の複数の物理レーンに割り当てられたグローバルチャネルのエージェントからファブリックへのインスタンス、第６の複数の物理レーンに割り当てられた要求チャネルのエージェントからファブリックへのインスタンス、第７の複数の物理レーンに割り当てられた応答チャネルのエージェントからファブリックへのインスタンス、及び第８の複数の物理レーンに割り当てられたデータチャネルのエージェントからファブリックへのインスタンスをさらに含む。

【0200】

例４４は、例２５～４３のいずれか１つの主題を含み、プロトコルのセットは複数のプロトコルを含み、要求チャネル、応答チャネル、及びデータチャネルは、複数のプロトコルのそれぞれのメッセージをサポートする。

【0201】

例４５は、例２５～４４のいずれか１つの主題を含み、インターフェイスは、要求チャネル、応答チャネル、及びデータチャネルのうちの１つの第２のインスタンスを含む。

【0202】

例４６は、例２５～４５のいずれか１つの主題を含み、グローバルチャネルには、インターフェイスを初期化するための信号のセットが含まれる。

【0203】

例４７は、例４６の主題を含み、インターフェイスの初期化は状態マシンによるものであり、状態マシンはインターフェイスのための複数の初期化状態を含み、信号のセットの値によって複数の初期化状態の間の遷移を生じさせる。

【0204】

例４８は、例２５～４７のいずれか１つの主題を含み、ファブリック回路はネットワークオンチップデバイスを含み、ネットワークオンチップデバイスはインターフェイスを含む。

【0205】

例４９は、方法であり、この方法は、第１のクロックサイクルで、インターフェイスの特定のチャネルの１組の有効なレーンでアサートされた有効信号、特定のチャネルの１組のヘッダーレーンで第１のヘッダー信号、特定のチャネルの１組の仮想チャネル識別子（ＶＣ ＩＤ）レーンでＶＣ ＩＤ信号、及び特定のチャネルの１組のプロトコル識別子レーンでプロトコル識別子信号を受信するステップであって、インターフェイスはエージェントをファブリックに結合し、第１のヘッダー信号は有効信号に合わせられ、第１のヘッダー信号はパケットのヘッダーの少なくとも一部を含み、プロトコル識別子信号は、インターフェイスでサポートされる複数のコヒーレントプロトコルのうちの特定の１つを識別してパケットに適用し、及び特定のチャネルはインターフェイスの複数のチャネルのうちの１つを含み、複数のチャネルは、要求チャネル、データチャネル、及び応答チャネルを含む、受信するステップと；後続のクロックサイクルで、アサートされた有効信号、特定のチャネルの１組の最後のパケット（ＥＯＰ）レーンでアサートされたＥＯＰ信号、１組のヘッダーレーンで第２のヘッダー信号を受信するステップであって、第２のヘッダー信号はパケットのヘッダーの少なくとも一部を含む、受信するステップと；アサートされた有効信号を含む後続のクロックサイクルで、アサートされたＥＯＰ信号に基づいて最後のパケットを決定するステップと；を含む。

【0206】

例５０は、例４９の主題を含み、有効信号のデアサートを識別するステップをさらに含み、有効信号のデアサートにより、ヘッダー信号が中断される。

【0207】

例５１は、例４９～５０のいずれか１つの主題を含み、第１のクロックサイクルで、特定のチャネルの１組の共有クレジットレーンで共有クレジット信号を受信するステップをさらに含み、共有クレジット信号により、共有クレジットと専用クレジットのどちらをヘッダーと共に使用するかが特定される。

【0208】

例５２は、例５１の主題を含み、共有クレジット信号により、専用クレジットが使用されることが特定されたときに、ＶＣ ＩＤ信号は、専用クレジットに関連する特定の仮想チャネルを識別する。

【0209】

例５３は、例４９～５２のいずれか１つの主題を含み、特定のチャネルはデータチャネルを含み、方法は、データチャネルのペイロードデータ信号の１組のレーンでペイロードデータを受信するステップと；ヘッダーに基づいてペイロードデータがパケットに関連付けられていると判定するステップと；をさらに含む。

【0210】

例５４は、例５３の主題を含み、ペイロードデータは、ヘッダー信号の受信に続いて特定の数のクロックサイクルに到達するように規定される。

【0211】

例５５は、例５４の主題を含み、特定の数のクロックサイクルは、インターフェイスのヘッダーペイロード分離パラメータにおいて構成される。

【0212】

例５６は、例４９～５５のいずれか１つの主題を含み、特定のチャネルのブロッキング信号レーンでブロッキング信号を送信するステップをさらに含み、ブロッキング信号により、１組の有効なレーンで有効信号のデアサートが生じる。

【0213】

例５７は、例５６の主題を含み、キュー内のバックプレッシャーを決定するステップをさらに含み、ブロッキング信号は、決定されたバックプレッシャーに基づいて送信される。

【0214】

例５８は、例４９～５７のいずれか１つの主題を含み、ヘッダー信号の幅は、複数のコヒーレントプロトコルの中で最大のヘッダーフォーマットに基づく。

【0215】

例５９は、例４９～５８のいずれか１つの主題を含み、要求チャネルは、要求に関連するメッセージをエージェントに通信するためのチャネルであり、応答チャネルは、応答に関連するメッセージをエージェントに通信するためのチャネルであり、応答にはペイロードデータなしの応答が含まれ、データチャネルは、ペイロードデータを含むデータ転送に関連するメッセージを通信するためのチャネルである。

【0216】

例６０は、例４９～５９のいずれか１つの主題を含み、相互接続のグローバルチャネル内の初期化信号のセットを用いてインターフェイスを初期化するステップをさらに含み、グローバルチャネルは、複数のグローバルチャネルレーンに関連付けられ、初期化信号のセット内の各信号が、複数のグローバルチャネルレーンのそれぞれ１つにマッピングされる。

【0217】

例６１は、例６０の主題を含み、インターフェイスの初期化は状態マシンによるものであり、状態マシンは複数の初期化状態を規定し、複数の初期化状態の間の遷移は、初期化信号のセットの値に基づく。

【0218】

例６２は、例６１の主題を含み、メッセージは、インターフェイスの初期化の完了後にチャネル上で受信される。

【0219】

例６３は、例６２の主題を含み、初期化の完了時に、要求チャネル、応答チャネル、及びデータチャネルのそれぞれの、それぞれのフロー制御信号レーンでフロー制御クレジットを送信するステップをさらに含む。

【0220】

例６４は、例４９～６３のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルのそれぞれに含まれるそれぞれのクレジットリターンレーンでクレジットリターンを送信するステップをさらに含む。

【0221】

例６５は、例６４の主題を含み、クレジットリターンは、専用及び共有クレジットのリターンを含む。

【0222】

例６６は例４９～６５のいずれか１つの主題を含み、複数のコヒーレントプロトコルは、ＣＸＬ．ｍｅｍプロトコル及びＣＸＬ．ｃａｃｈｅプロトコルを含む。

【0223】

例６７は、例４９～６６のいずれか１つの方法を実行する手段を含むシステムである。

【0224】

例６８は、方法であり、この方法は、第１のクロックサイクルで、インターフェイスの特定のチャネルの１組の有効なレーンでアサートされた有効信号、特定のチャネルの１組のヘッダーレーンで第１のヘッダー信号、特定のチャネルの１組の仮想チャネル識別子（ＶＣ ＩＤ）レーンでＶＣ ＩＤ信号、及び特定のチャネルの１組のプロトコル識別子レーンでプロトコル識別子信号を送信するステップであって、インターフェイスはエージェントをファブリックに結合し、第１のヘッダー信号は有効信号に合わせられ、第１のヘッダー信号はパケットのヘッダーの少なくとも一部を含み、プロトコル識別子信号は、インターフェイスでサポートされる複数のコヒーレントプロトコルのうちの特定の１つを識別してパケットに適用し、特定のチャネルは、インターフェイスの複数のチャネルのうちの１つを含み、複数のチャネルは、要求チャネル、データチャネル、及び応答チャネルを含む、送信するステップと；最後のパケットを決定するステップと；後続のクロックサイクルで、アサートされた有効信号、特定のチャネルの１組のＥＯＰレーンでアサートされた最後のパケット（ＥＯＰ）信号、及び１組のヘッダーレーンで第２のヘッダー信号を送信するステップであって、第２のヘッダー信号は、パケットのヘッダーの少なくとも一部を含み、アサートされたＥＯＰ信号は最後のパケットを識別する、送信するステップと；を含む。

【0225】

例６９は、例６８の主題を含み、有効信号のデアサートを識別するステップをさらに含み、有効信号のデアサートにより、ヘッダー信号が中断される。

【0226】

例７０は、例６８～６９のいずれか１つの主題を含み、第１のクロックサイクルで、特定のチャネルの１組の共有クレジットレーンで共有クレジット信号を送信するステップをさらに含み、共有クレジット信号により、共有クレジットと専用クレジットのどちらをヘッダーと共に使用するかが特定される。

【0227】

例７１は、例７０の主題を含み、共有クレジット信号により、専用クレジットが使用されることが特定されたとき、ＶＣ ＩＤ信号は、専用クレジットに関連する特定の仮想チャネルを識別する。

【0228】

例７２は、例６８～７１のいずれか１つの主題を含み、特定のチャネルはデータチャネルを含み、方法は、データチャネルのペイロードデータ信号の１組のレーンでペイロードデータを送信するステップをさらに含む。

【0229】

例７３は、例７２の主題を含み、ペイロードデータは、ヘッダー信号の受信に続いて特定の数のクロックサイクルで送信されるように規定される。

【0230】

例７４は、例７３の主題を含み、特定の数のクロックサイクルは、インターフェイスのヘッダーペイロード分離パラメータにおいて構成される。

【0231】

例７５は、例６８～７４のいずれか１つの主題を含み、特定のチャネルのブロッキング信号レーンでブロッキング信号を受信するステップと；ブロッキング信号の受信に基づいて、１組の有効なレーンで有効信号をデアサートするステップと；をさらに含む。

【0232】

例７６は、例７５の主題を含み、インターフェイスの構成パラメータにおいて規定された数のクロックサイクルを決定するステップをさらに含み、有効信号は、ブロッキング信号の受信後に、規定された数のクロックサイクルをデアサートする。

【0233】

例７７は、例６８～７６のいずれか１つの主題を含み、ヘッダー信号の幅は、複数のコヒーレントプロトコルの中で最大のヘッダーフォーマットに基づく。

【0234】

例７８は、例６８～７７のいずれか１つの主題を含み、要求チャネルは、要求に関連するメッセージをエージェントに通信するためのチャネルであり、応答チャネルは、応答に関連するメッセージをエージェントに通信するためのチャネルであり、応答にはペイロードデータなしの応答が含まれ、データチャネルは、ペイロードデータを含むデータ転送に関連するメッセージを通信するためのチャネルである。

【0235】

例７９は、例６８～７８のいずれか１つの主題を含み、相互接続のグローバルチャネル内の初期化信号のセットを用いてインターフェイスを初期化するステップをさらに含み、グローバルチャネルは、複数のグローバルチャネルレーンに関連付けられ、初期化信号のセット内の各信号が、複数のグローバルチャネルレーンのそれぞれ１つにマッピングされる。

【0236】

例８０は、例７９の主題を含み、インターフェイスの初期化は状態マシンによるものであり、状態マシンは複数の初期化状態を規定し、複数の初期化状態の間の遷移は、初期化信号のセットの値に基づく。

【0237】

例８１は、例８０の主題を含み、メッセージは、インターフェイスの初期化の完了後にチャネル上で送信される。

【0238】

例８２は、例８１の主題を含み、初期化の完了時に、要求チャネル、応答チャネル、及びデータチャネルのそれぞれの、それぞれのフロー制御信号レーンでフロー制御クレジットを受信するステップをさらに含む。

【0239】

例８３は、例６８～８２のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルのそれぞれに含まれるそれぞれのクレジットリターンレーンでクレジットリターンを受け取るステップをさらに含む。

【0240】

例８４は、例８３の主題を含み、クレジットリターンは、専用及び共有クレジットのリターンを含む。

【0241】

例８５は、例６８～８４のいずれか１つの主題を含み、複数のコヒーレントプロトコルは、ＣＸＬ．ｍｅｍプロトコル及びＣＸＬ．ｃａｃｈｅプロトコルを含む。

【0242】

例８６は、例６８～８５のいずれか１つの方法を実行する手段を含むシステムである。

【0243】

例８７は、システムであり、このシステムは、ファブリックと；ファブリックを介して通信可能に結合された複数の計算ブロックと；を含み、複数の計算ブロック内の特定の計算ブロックが、１組のコヒーレント相互接続プロトコルをサポートするエージェント回路と；相互接続ファブリックに結合するインターフェイスであって、１組のコヒーレント相互接続プロトコルをサポートするように構成されるインターフェイスと；を含む。インターフェイスは、第１の複数の物理レーンに結合するグローバルチャネルであって、インターフェイスをサポートする制御信号を通信するためのグローバルチャネルと；第２の複数の物理レーンに結合する要求チャネルであって、要求に関連するメッセージをファブリック上の他のエージェントに通信するための要求チャネルと；第３の複数の物理レーンに結合する応答チャネルであって、応答チャネルは、応答に関連するメッセージをファブリック上の他のエージェントに通信するためのチャネルであり、応答にはペイロードデータのない応答が含まれる、応答チャネルと；第４の複数の物理レーンに結合する複数のデータチャネルであって、データチャネルは、データ転送に関連するメッセージをファブリック上の他のエージェントに通信するためのチャネルであり、データ転送にはペイロードデータが含まれる、データチャネルと；を含む。

【0244】

例８８は、例８７の主題を含み、システムは、システムオンチップ（ＳｏＣ）を含み、ＳｏＣは、ファブリック及び複数の計算ブロックを含む。

【0245】

例８９は、例８７～８８のいずれか１つの主題を含み、ファブリックは、ネットワークオンチップデバイスを含む。

【0246】

例９０は、例８７～８９のいずれか１つの主題を含み、コンピュータメモリをさらに含み、要求は、コンピュータメモリを対象とする要求である。

【0247】

例９１は、例８７～９０のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルのそれぞれが、それぞれの複数の信号を含み、複数の信号の各信号は、チャネルの物理レーンのそれぞれのサブセットに割り当てられる。

【0248】

例９２は、例９１の主題を含み、複数の信号の第１の部分がファブリックに送信され、複数の信号の第２の部分がファブリックから受信される。

【0249】

例９３は、例９１～９２のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルの複数の信号のそれぞれが、それぞれの有効信号、プロトコル識別子信号、仮想チャネル識別子フィールド、及びヘッダー信号を含み、有効信号は、ヘッダー信号の有効なインスタンスに合わせてアサートされ、ヘッダー信号には特定のメッセージのヘッダーが含まれ、プロトコル識別子信号はヘッダーに関連するプロトコルを識別し、仮想チャネル識別子信号（フィールド）は、特定のメッセージに使用される仮想チャネルを識別する。

【0250】

例９４は、例９３の主題を含み、１組のコヒーレント相互接続プロトコルは、複数のプロトコルを含み、プロトコル識別子信号は、ヘッダーに関連するものとして、複数のプロトコルのうちの１つを識別する。

【0251】

例９５は、例９４の主題を含み、複数のプロトコルは、ＣＸＬ（Compute Express Link）プロトコルを含み、ＣＸＬプロトコルは、ＣＸＬ．ｃａｃｈｅプロトコル及びＣＸＬ．ｍｅｍプロトコルを含む。

【0252】

例９６は、例９４～９５のいずれか１つの主題を含み、ヘッダー信号は、複数のプロトコルの最大のヘッダーフォーマットをサポートする幅を有する。

【0253】

例９７は、例９３～９６のいずれか１つの主題を含み、データチャネルの複数の信号は、ペイロードデータを伝送するペイロードデータ信号をさらに含み、ペイロードデータ信号には、複数のレーンが含まれる。

【0254】

例９８は、例９７の主題を含み、ペイロードデータ信号はヘッダー信号に対応しており、ペイロードデータ信号は、ヘッダー信号の送信後に、複数のクロックサイクルで送信される。

【0255】

例９９は、例９８の主題を含み、複数のクロックサイクルには、インターフェイスの構成可能なパラメータが含まれる。

【0256】

例１００は、例９３～９９のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルの複数の信号のそれぞれが、それぞれのチャネルに関連するクレジットリターンの受け取りをサポートするクレジットリターン信号をさらに含む。

【0257】

例１０１は、例１００の主題を含み、クレジットは、少なくともヘッダー信号を用いたメッセージの送信と並行してクレジットリターン信号で返される。

【0258】

例１０２は、例１００～１０１のいずれか１つの主題を含み、クレジットリターンは、仮想チャネル専用クレジット及び共有クレジットのリターンを含む。

【0259】

例１０３は、例９３～１０２のいずれか１つの主題を含み、要求チャネル、応答チャネル、及びデータチャネルの複数の信号のそれぞれが、ブロッキング要求を受け取るためのブロッキング信号をさらに含み、ブロッキング要求は、対応するチャネルの有効信号のデアサートを生じさせる。

【0260】

例１０４は、例１０３の主題を含み、有効信号は、ブロッキング信号のアサート後に特定の数のクロックサイクルでデアサートされる。

【0261】

例１０５は、例１０４の主題を含み、特定の数のクロックサイクルには、インターフェイスの構成可能なパラメータが含まれる。

【0262】

例１０６は、例９１～１０５のいずれか１つの主題を含み、グローバルチャネルには、グローバルチャネルのエージェントからファブリックへのインスタンスが含まれ、要求チャネルには、要求チャネルのエージェントからファブリックへのインスタンスが含まれ、応答チャネルには、応答チャネルのエージェントからファブリックへのインスタンスが含まれ、データチャネルには、データチャネルのエージェントからファブリックへのインスタンスが含まれる。インターフェイスは、第５の複数の物理レーンに割り当てられたグローバルチャネルのファブリックからエージェントへのインスタンス、第６の複数の物理レーンに割り当てられた要求チャネルのファブリックからエージェントへのインスタンス、第７の複数の物理レーンに割り当てられた応答チャネルのファブリックからエージェントへのインスタンス、及び第８の複数の物理レーンに割り当てられたデータチャネルのファブリックからエージェントへのインスタンスをさらに含む。

【0263】

例１０７は、例８７～１０６のいずれか１つの主題を含み、プロトコルのセットは複数のプロトコルを含み、要求チャネル、応答チャネル、及びデータチャネルは、複数のプロトコルのそれぞれのメッセージをサポートする。

【0264】

例１０８は、例８７～１０７のいずれか１つの主題を含み、インターフェイスは、要求チャネル、応答チャネル、及びデータチャネルのうちの１つの第２のインスタンスを含む。

【0265】

例１０９は、例８７～１０８のいずれか１つの主題を含み、グローバルチャネルには、インターフェイスを初期化するための信号のセットが含まれる。

【0266】

実施例１１０は、実施例１０９の主題を含み、インターフェイスの初期化は状態マシンによるものであり、状態マシンはインターフェイスの複数の初期化状態を含み、信号のセットの値によって複数の初期化状態の間の遷移を生じさせる。

【0267】

例１１１は、例８７～１１０のいずれか１つの主題を含み、計算ブロック回路をさらに含み、計算ブロック回路は、システムオンチップ（ＳｏＣ）内に計算ブロックを実装し、相互接続ファブリックは、ＳｏＣの相互接続ファブリックを含む。

【0268】

例１１２は、例１１１の主題を含み、計算ブロック回路にはデータプロセッサが含まれる。

【0269】

例１１３は、例１１１の主題を含み、計算ブロック回路にはコンピュータメモリが含まれる。

【0270】

例１１４は、例１～１１３のいずれか１つの主題を含み、インターフェイスは、等しくない数の要求チャネル、応答チャネル、及びデータチャネルを含む。

【0271】

例１１５は、例１～１１４のいずれか１つの主題を含み、インターフェイスは、要求チャネル、応答チャネル、及びデータチャネルのそれぞれの少なくとも１つを含む。

【0272】

本明細書を通して「一実施形態」又は「実施形態」への言及は、実施形態に関連して説明した特定の特徴、構造、又は特性が本開示の少なくとも１つの実施形態に含まれることを意味する。こうして、本明細書全体に亘る様々な場所での「一実施形態では」又は「実施形態では」という句の出現は、必ずしも全てが同じ実施形態を指しているわけではない。さらに、特定の特徴、構造、又は特性は、１つ又は複数の実施形態において任意の適切な方法で組み合わせることができる。

【0273】

上記の明細書では、特定の例示的な実施形態を参照して詳細な説明を行った。しかしながら、添付の特許請求の範囲に記載されている本発明のより広い精神及び範囲から逸脱することなく、様々な修正及び変更を行うことができることは明らかであろう。従って、明細書及び図面は、制限的な意味ではなく、例示的な意味で見なすべきである。さらに、前述した実施形態及び他の例示的な言語の使用は、必ずしも同じ実施形態又は同じ例を指すとは限らず、異なる及び別個の実施形態、並びに潜在的に同じ実施形態を指し得る。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14A】

【図14B】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】