特許 7339805 双方向レベルシフト回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-08-29

(45)【発行日】2023-09-06

(54)【発明の名称】双方向レベルシフト回路

(51)【国際特許分類】

   H03K 19/0185 20060101AFI20230830BHJP

【ＦＩ】

H03K19/0185 210

【請求項の数】 13

(21)【出願番号】P 2019141873

(22)【出願日】2019-08-01

(65)【公開番号】P2021027418

(43)【公開日】2021-02-22

【審査請求日】2022-07-08

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】森田 智章

【審査官】竹内 亨

(56)【参考文献】

【文献】米国特許第１０１８１８５２（ＵＳ，Ｂ１）

【文献】特開２０１４－０９０２８８（ＪＰ，Ａ）

【文献】特開２０２１－０１９２６７（ＪＰ，Ａ）

【文献】米国特許第１０５６６９７５（ＵＳ，Ｂ１）

【文献】米国特許第１０６５９０５１（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １９／００ー１９／２３

(57)【特許請求の範囲】

【請求項1】

第１信号端子と、
第２信号端子と、
第１電源電圧が印加される第１電源端子と、
第２電源電圧が印加される第２電源端子と、
前記第１電源端子と前記第１信号端子との間に接続される第１プルアップ抵抗と、
前記第２電源端子と前記第２信号端子との間に接続される第２プルアップ抵抗と、
前記第１プルアップ抵抗の両端間に接続される第１トランジスタと、
前記第２プルアップ抵抗の両端間に接続される第２トランジスタと、
前記第１信号端子と前記第２信号端子との間に配置される第３トランジスタと、
前記第３トランジスタの制御端を駆動する駆動回路と、
前記第１トランジスタの制御端を駆動する第１駆動信号を生成する第１ワンショット回路と、
前記第２トランジスタの制御端を駆動する第２駆動信号を生成する第２ワンショット回路と、
を備え、
前記第２ワンショット回路は、前記第１信号端子の信号の立ち上りに基づき所定の第２時間幅だけオンレベルとした前記第２駆動信号のワンショットパルスを生成し、前記第１信号端子の信号の立ち下りに基づきオフレベルの前記第２駆動信号を生成し、
前記第１ワンショット回路は、
第１ＣＲ回路を含み、前記第２信号端子の信号の立ち上りに基づき前記第１ＣＲ回路の時定数に応じた所定の第１時間幅だけオンレベルとした前記第１駆動信号のワンショットパルスを生成するワンショットパルス生成部と、
前記第１信号端子の信号の立ち下りを検出し、当該検出結果に基づき前記第１ＣＲ回路の時定数を小さく変更する立下り検出部と、を有する、
双方向レベルシフト回路。

【請求項2】

前記立下り検出部は、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴによるＣＭＯＳ構成を有した第１インバータであり、
ｐチャネルＭＯＳＦＥＴは、ｎチャネルＭＯＳＦＥＴに比べてＶｇｓの閾値を低くしている、請求項１に記載の双方向レベルシフト回路。

【請求項3】

前記立下り検出部は、前記第１信号端子の信号と基準電圧を比較するコンパレータである、請求項１に記載の双方向レベルシフト回路。

【請求項4】

前記第１ワンショット回路は、前記第２信号端子の信号の立ち上りの際に、所定期間だけ前記立下り検出部の検出結果をマスキングするマスク信号を生成するマスク生成部をさらに有する、請求項１から請求項３のいずれか１項に記載の双方向レベルシフト回路。

【請求項5】

前記マスク生成部は、前記所定期間を時定数により決定する第２ＣＲ回路を有する、請求項４に記載の双方向レベルシフト回路。

【請求項6】

前記マスク生成部は、
前記第２信号端子が電気的に接続される一方の入力端と、前記第２ＣＲ回路の出力端が接続される他方の入力端と、を有するＮＡＮＤ回路と、
前記第２信号端子が電気的に接続される入力端と、前記第２ＣＲ回路の入力端に接続される出力端と、を有する第２インバータと、
をさらに有する、請求項５に記載の双方向レベルシフト回路。

【請求項7】

前記ワンショットパルス生成部は、前記第１ＣＲ回路に含まれる抵抗の両端間に接続されるスイッチを有し、
前記スイッチは、前記立下り検出部の検出結果に応じてオンオフを制御される、請求項１から請求項６のいずれか１項に記載の双方向レベルシフト回路。

【請求項8】

前記ワンショットパルス生成部は、
前記第２信号端子が電気的に接続される一方の入力端と、前記第１ＣＲ回路の出力端に接続される他方の入力端と、を有するＡＮＤ回路と、
前記第２信号端子が電気的に接続される入力端と、前記第１ＣＲ回路の入力端に接続される出力端と、を有する第３インバータと、
前記ＡＮＤ回路の出力端に接続される入力端を有する第４インバータと、
をさらに有する、請求項７に記載の双方向レベルシフト回路。

【請求項9】

前記第２電源電圧は、前記第１電源電圧よりも高く、
前記第１ワンショット回路は、前記第１電源電圧を電源として供給され、
前記第１ワンショット回路は、前記第２信号端子の信号に対して前記第２電源電圧から前記第１電源電圧へのレベルシフトを行うレベルシフト部を前記ワンショットパルス生成部の前段側にさらに有する、請求項１から請求項８のいずれか１項に記載の双方向レベルシフト回路。

【請求項10】

前記第１ワンショット回路は、前記レベルシフト部と前記ワンショットパルス生成部との間に配置されるシュミットトリガをさらに有する、請求項９に記載の双方向レベルシフト回路。

【請求項11】

チップにおいて、前記第１ＣＲ回路に含まれる複数の抵抗は、互いに隣接して配置されて第１グループを構成する、請求項１から請求項１０のいずれか１項に記載の双方向レベルシフト回路。

【請求項12】

チップにおいて、前記第１ＣＲ回路に含まれる第１キャパシタと、前記第２ＣＲ回路に含まれる第２キャパシタは、隣接して配置されて第２グループを構成する、請求項５または請求項６に記載の双方向レベルシフト回路。

【請求項13】

請求項１から請求項１２のいずれか１項に記載の双方向レベルシフト回路と、
前記第１電源電圧により動作する第１システムと、
前記第２電源電圧により動作する第２システムと、
を備えるデータ通信システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、双方向レベルシフト回路に関する。

【背景技術】

【0002】

従来、異なる電源電圧で動作するシステムが存在する場合には、システム間で信号を双方向に伝達するために双方向レベルシフト回路が用いられる。双方向レベルシフト回路の一例は、特許文献１に開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１２－１４７１７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ここで、双方向レベルシフト回路には、高周波数の入力信号が入力された場合に、出力信号の応答性を高めることが求められる。

【0005】

上記状況に鑑み、本発明は、高周波数の入力信号に対する出力信号の応答性を高めることを可能とする双方向レベルシフト回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するために本発明の一態様に係る双方向レベルシフト回路は、
第１信号端子と、
第２信号端子と、
第１電源電圧が印加される第１電源端子と、
第２電源電圧が印加される第２電源端子と、
前記第１電源端子と前記第１信号端子との間に接続される第１プルアップ抵抗と、
前記第２電源端子と前記第２信号端子との間に接続される第２プルアップ抵抗と、
前記第１プルアップ抵抗の両端間に接続される第１トランジスタと、
前記第２プルアップ抵抗の両端間に接続される第２トランジスタと、
前記第１信号端子と前記第２信号端子との間に配置される第３トランジスタと、
前記第３トランジスタの制御端を駆動する駆動回路と、
前記第１トランジスタの制御端を駆動する第１駆動信号を生成する第１ワンショット回路と、
前記第２トランジスタの制御端を駆動する第２駆動信号を生成する第２ワンショット回路と、
を備え、
前記第２ワンショット回路は、前記第１信号端子の信号の立ち上りに基づき所定の第２時間幅だけオンレベルとした前記第２駆動信号のワンショットパルスを生成し、前記第１信号端子の信号の立ち下りに基づきオフレベルの前記第２駆動信号を生成し、
前記第１ワンショット回路は、
第１ＣＲ回路を含み、前記第２信号端子の信号の立ち上りに基づき前記第１ＣＲ回路の時定数に応じた所定の第１時間幅だけオンレベルとした前記第１駆動信号のワンショットパルスを生成するワンショットパルス生成部と、
前記第１信号端子の信号の立ち下りを検出し、当該検出結果に基づき前記第１ＣＲ回路の時定数を小さく変更する立下り検出部と、を有する構成としている（第１の構成）。

【0007】

また、上記第１の構成において、前記立下り検出部は、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴによるＣＭＯＳ構成を有した第１インバータであり、ｐチャネルＭＯＳＦＥＴは、ｎチャネルＭＯＳＦＥＴに比べてＶｇｓの閾値を低くしていることとしてもよい（第２の構成）。

【0008】

また、上記第１の構成において、前記立下り検出部は、前記第１信号端子の信号と基準電圧を比較するコンパレータであることとしてもよい（第３の構成）。

【0009】

また、上記第１から第３のいずれかの構成において、前記第１ワンショット回路は、前記第２信号端子の信号の立ち上りの際に、所定期間だけ前記立下り検出部の検出結果をマスキングするマスク信号を生成するマスク生成部をさらに有することとしてもよい（第４の構成）。

【0010】

また、上記第４の構成において、前記マスク生成部は、前記所定期間を時定数により決定する第２ＣＲ回路を有することとしてもよい（第５の構成）。

【0011】

また、上記第５の構成において、前記マスク生成部は、
前記第２信号端子が電気的に接続される一方の入力端と、前記第２ＣＲ回路の出力端が接続される他方の入力端と、を有するＮＡＮＤ回路と、
前記第２信号端子が電気的に接続される入力端と、前記第２ＣＲ回路の入力端に接続される出力端と、を有する第２インバータと、をさらに有することとしてもよい（第６の構成）。

【0012】

また、上記第１から第６のいずれかの構成において、前記ワンショットパルス生成部は、前記第１ＣＲ回路に含まれる抵抗の両端間に接続されるスイッチを有し、前記スイッチは、前記立下り検出部の検出結果に応じてオンオフを制御されることとしてもよい（第７の構成）。

【0013】

また、上記第７の構成において、前記ワンショットパルス生成部は、
前記第２信号端子が電気的に接続される一方の入力端と、前記第１ＣＲ回路の出力端に接続される他方の入力端と、を有するＡＮＤ回路と、
前記第２信号端子が電気的に接続される入力端と、前記第１ＣＲ回路の入力端に接続される出力端と、を有する第３インバータと、
前記ＡＮＤ回路の出力端に接続される入力端を有する第４インバータと、をさらに有することとしてもよい（第８の構成）。

【0014】

また、上記第１から第８のいずれかの構成において、前記第２電源電圧は、前記第１電源電圧よりも高く、前記第１ワンショット回路は、前記第１電源電圧を電源として供給され、前記第１ワンショット回路は、前記第２信号端子の信号に対して前記第２電源電圧から前記第１電源電圧へのレベルシフトを行うレベルシフト部を前記ワンショットパルス生成部の前段側にさらに有することとしてもよい（第９の構成）。

【0015】

また、上記第９の構成において、前記第１ワンショット回路は、前記レベルシフト部と前記ワンショットパルス生成部との間に配置されるシュミットトリガをさらに有することとしてもよい（第１０の構成）。

【0016】

また、上記第１から第１０のいずれかの構成において、チップにおいて、前記第１ＣＲ回路に含まれる複数の抵抗は、互いに隣接して配置されて第１グループを構成することとしてもよい（第１１の構成）。

【0017】

また、上記第５または第６の構成において、チップにおいて、前記第１ＣＲ回路に含まれる第１キャパシタと、前記第２ＣＲ回路に含まれる第２キャパシタは、隣接して配置されて第２グループを構成することとしてもよい（第１２の構成）。

【0018】

また、本発明の別態様は、上記第１から第１２のいずれかの構成とした双方向レベルシフト回路と、前記第１電源電圧により動作する第１システムと、前記第２電源電圧により動作する第２システムと、を備えるデータ通信システムである。

【発明の効果】

【0019】

本発明の双方向レベルシフト回路によれば、高周波数の入力信号に対する出力信号の応答性を高めることができる。

【図面の簡単な説明】

【0020】

【図1】データ通信システムの一構成例を示す図である。

【図2】双方向レベルシフト回路の一構成例を示す回路図である。

【図3】ゲート駆動回路の一構成例を示す回路図である。

【図4】図３に示す双方向レベルシフト回路の信号端子への第１接続態様を示す回路図である。

【図5】図４に示す場合での各種信号の挙動の一例を示すタイミングチャートである。

【図6】図３に示す双方向レベルシフト回路の信号端子への第２接続態様を示す回路図である。

【図7】図６に示す場合での各種信号の挙動の一例を示すタイミングチャートである。

【図8】本発明の例示的な実施形態に係る双方向レベルシフト回路と、その信号端子への第２接続態様を示す回路図である。

【図9】図８に示す場合での各種信号の挙動の一例を示すタイミングチャートである。

【図10】第１ワンショット回路の一構成例を示す回路図である。

【図11】第２ワンショット回路の一構成例を示す回路図である。

【図12】立下り検出部としてのインバータの一構成例を示す図である。

【図13】図８に示す場合でのワンショット回路の動作も含めたタイミングチャートである。

【図14】第１ワンショット回路の変形例を示す回路図である。

【図15】第２ワンショット回路の変形例を示す回路図である。

【図16】双方向レベルシフト回路のチップにおけるレイアウトの一例を示す模式図である。

【図17】図１に示したデータ通信システムの適用例を示す構成図である。

【発明を実施するための形態】

【0021】

以下に本発明の例示的な実施形態について図面を参照して説明する。

【0022】

＜１．システム構成＞
図１は、異なる電源電圧で動作するシステム間のデータ通信を行うデータ通信システムの一構成例を示す図である。図１に示すデータ通信システムは、異なる電源電圧で動作するシステムコントローラ２０Ａ，２０Ｂと、双方向レベルシフト回路１と、から構成される。

【0023】

システムコントローラ２０Ａは、電源電圧ＶＣＣＡにより動作する。システムコントローラ２０Ｂは、電源電圧ＶＣＣＢにより動作する。電源電圧ＶＣＣＢとＶＣＣＡの大小関係は、ＶＣＣＢ＞ＶＣＣＡである。例えば、ＶＣＣＡ＝１．８Ｖであり、ＶＣＣＢ＝３．３Ｖである。

【0024】

双方向レベルシフト回路１は、システムコントローラ２０Ａと２０Ｂとの間での双方向の信号伝達を行う回路であり、半導体ＩＣとして構成される。双方向レベルシフト回路１は、電源端子Ｔｖａ，Ｔｖｂと、信号端子Ｔｄａ，Ｔｄｂと、を有する。

【0025】

電源端子Ｔｖａには電源電圧ＶＣＣＡが印加され、電源端子Ｔｖｂには電源電圧ＶＣＣＢが印加される。

【0026】

システムコントローラ２０Ａから２０Ｂへデータを送信する場合は、データとしての入力信号が信号端子Ｔｄａに入力され、データとしての出力信号が信号端子Ｔｄｂから出力される。この場合、入力信号は、ＶＣＣＡからＶＣＣＢへレベルシフトされて出力信号となる。

【0027】

一方、システムコントローラ２０Ｂから２０Ａへデータを送信する場合は、データとしての入力信号が信号端子Ｔｄｂに入力され、データとしての出力信号が信号端子Ｔｄａから出力される。この場合、入力信号は、ＶＣＣＢからＶＣＣＡへレベルシフトされて出力信号となる。

【0028】

＜２．双方向レベルシフト回路の構成＞
図２は、双方向レベルシフト回路１（図１）の一構成例を示す回路図である。なお、図２に示す双方向レベルシフト回路１は、後述する本発明の実施形態に係る構成の基本となる構成である。

【0029】

図２に示すように、双方向レベルシフト回路１は、ｎチャネルＭＯＳＦＥＴで構成されるトランジスタＮ１と、ゲート駆動回路２と、ワンショット回路３Ａ，３Ｂと、ｐチャネルＭＯＳＦＥＴで構成されるトランジスタＰＡ，ＰＢと、抵抗ＲＡ，ＲＢと、を有する。

【0030】

トランジスタＮ１は、信号端子ＴｄａとＴｄｂとの間に配置される。トランジスタＮ１のゲート以外の第１端は信号端子Ｔｄａに接続される。トランジスタＮ１のゲート以外の第２端は信号端子Ｔｄｂに接続される。

【0031】

ゲート駆動回路２は、ゲート信号ＮＧＴを生成してトランジスタＮ１のゲートを駆動する。ゲート駆動回路２には、電源電圧ＶＣＣＡが印加される。ゲート駆動回路２の構成についての詳細は、後述する。

【0032】

抵抗ＲＡは、電源電圧ＶＣＣＡが印加される電源端子Ｔｖａと信号端子Ｔｄａとの間に接続される。抵抗ＲＡは、プルアップ抵抗であり、例えば１０ｋΩである。

【0033】

トランジスタＰＡのソースは、電源端子Ｔｖａと抵抗ＲＡとが接続される接続ノードＮＤＡに接続される。トランジスタＰＡのドレインは、信号端子Ｔｄａに接続される。ワンショット回路３Ａは、信号端子Ｔｄｂの信号の立ち上りに応じて所定時間幅の１つのパルスであるゲート信号ＰＧＴＡをトランジスタＰＡのゲートに出力する。ワンショット回路３Ａには、電源電圧ＶＣＣＡが印加される。

【0034】

抵抗ＲＢは、電源電圧ＶＣＣＢが印加される電源端子Ｔｖｂと信号端子Ｔｄｂとの間に接続される。抵抗ＲＢは、プルアップ抵抗であり、例えば１０ｋΩである。

【0035】

トランジスタＰＢのソースは、電源端子Ｔｖｂと抵抗ＲＢとが接続される接続ノードＮＤＢに接続される。トランジスタＰＢのドレインは、信号端子Ｔｄｂに接続される。ワンショット回路３Ｂは、信号端子Ｔｄａの信号の立ち上りに応じて所定時間幅の１つのパルスであるゲート信号ＰＧＴＢをトランジスタＰＢのゲートに出力する。ワンショット回路３Ｂには、電源電圧ＶＣＣＢが印加される。

【0036】

＜３．ゲート駆動回路の構成＞
図３は、ゲート駆動回路２の一構成例を示す回路図である。図３に示すように、ゲート駆動回路２は、ｐチャネルＭＯＳＦＥＴで構成されるトランジスタＰ２１，Ｐ２２，Ｐ２３１，Ｐ２３２，Ｐ２４，Ｐ２５，Ｐ２６と、ｎチャネルＭＯＳＦＥＴで構成されるＮ２１，Ｎ２２，Ｎ２３１，Ｎ２３２，Ｎ２４，Ｎ２５，Ｎ２６と、を有する。

【0037】

トランジスタＰ２１のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２１のドレインは、トランジスタＮ２１のドレインに接続される。トランジスタＮ２１のソースは、グランド電位の印加端ＴＧに接続される。トランジスタＰ２１のゲートとトランジスタＮ２１のゲートとの接続ノードは、入力端ＴＡｉｎに接続される。入力端ＴＡｉｎは、信号端子Ｔｄａに接続される。

【0038】

トランジスタＰ２１のドレインとトランジスタＮ２１のドレインとの接続ノードは、トランジスタＰ２３１のゲートに接続されるとともに、トランジスタＮ２３１のゲートに接続される。

【0039】

トランジスタＰ２３２のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２３２のドレインは、トランジスタＰ２３１のソースに接続される。トランジスタＰ２３１のドレインは、トランジスタＮ２３２のドレインに接続される。トランジスタＮ２３２のソースは、グランド電位の印加端ＴＧに接続される。

【0040】

トランジスタＰ２２のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２２のドレインは、トランジスタＮ２２のドレインに接続される。トランジスタＮ２２のソースは、グランド電位の印加端ＴＧに接続される。トランジスタＰ２２のゲートとトランジスタＮ２２のゲートとの接続ノードは、入力端ＴＢｉｎに接続される。入力端ＴＢｉｎは、信号端子Ｔｄｂに接続される。

【0041】

トランジスタＰ２２のドレインとトランジスタＮ２２のドレインとの接続ノードは、トランジスタＰ２３２のゲートとトランジスタＮ２３２のゲートとの接続ノードに接続される。

【0042】

トランジスタＮ２３１のドレインは、トランジスタＰ２３１のドレインとトランジスタＮ２３２のドレインとの接続ノードに接続される。トランジスタＮ２３１のソースは、グランド電位の印加端ＴＧに接続される。

【0043】

トランジスタＰ２４のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２４のドレインは、トランジスタＮ２４のドレインに接続される。トランジスタＮ２４のソースは、グランド電位の印加端ＴＧに接続される。トランジスタＰ２３１のドレインとトランジスタＮ２３２のドレインとの接続ノードは、トランジスタＰ２４のゲートとトランジスタＮ２４のゲートとの接続ノードに接続される。

【0044】

トランジスタＰ２５のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２５のドレインは、トランジスタＮ２５のドレインに接続される。トランジスタＮ２５のソースは、グランド電位の印加端ＴＧに接続される。トランジスタＰ２４のドレインとトランジスタＮ２４のドレインとの接続ノードは、トランジスタＰ２５のゲートとトランジスタＮ２５のゲートとの接続ノードに接続される。

【0045】

トランジスタＰ２６のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２６のドレインは、トランジスタＮ２６のドレインに接続される。トランジスタＮ２６のソースは、グランド電位の印加端ＴＧに接続される。トランジスタＰ２５のドレインとトランジスタＮ２５のドレインとの接続ノードは、トランジスタＰ２６のゲートとトランジスタＮ２６のゲートとの接続ノードに接続される。

【0046】

トランジスタＰ２６のドレインとトランジスタＮ２６のドレインとの接続ノードは、出力端子Ｔｏｕｔに接続される。出力端子ＴｏｕｔからトランジスタＮ１にゲート信号ＮＧＴが出力される。

【0047】

＜４．信号伝達動作の第１例＞
次に、先述したような構成である双方向レベルシフト回路１による信号伝達動作の第１例について述べる。図４は、双方向レベルシフト回路１の入力側および出力側に接続する構成の一例を示す図である。

【0048】

図４の例では、入力側である信号端子Ｔｄａに抵抗Ｒ１の一端とキャパシタＣ１の一端とが共通接続される。抵抗Ｒ１の他端には、電源５０により生成される入力電源電圧ＶＡが印加される。

【0049】

また、図４の例では、出力側である信号端子Ｔｄｂに抵抗Ｒ２とキャパシタＣ２との直列接続構成が接続される。抵抗Ｒ２とキャパシタＣ２は、負荷１００を構成する。抵抗Ｒ２は、例えば配線抵抗に相当する。

【0050】

ここで、電源５０により入力電源電圧ＶＡが立ち上げられた場合の、抵抗Ｒ２とキャパシタＣ２とが接続されるノードＮＤ１００に生じる出力信号（電圧）Ｂｏの挙動について、図５に示すタイミングチャートを参照して述べる。

【0051】

図５に示すように、タイミングｔ０にて入力電源電圧ＶＡがＶＣＣＡに立ち上げられると、信号端子Ｔｄａに生じる入力信号（電圧）ＡＩＮは、抵抗Ｒ１とキャパシタＣ１による時定数に従って緩やかに立ち上がる。そして、入力信号ＡＩＮが或るレベルに達するタイミングｔ１にて、ワンショット回路３Ｂは、入力信号ＡＩＮの立ち上りを検出し、ゲート信号ＰＧＴＢをＶＣＣＢより立ち下げて所定時間幅ＴＷＢの１つのパルス（ワンショットパルス）を生成する。

【0052】

所定時間幅ＴＷＢの間、トランジスタＰＢはオンとなるので、信号端子ＴｄｂにはＶＣＣＢが印加されるが、負荷１００における抵抗Ｒ２とキャパシタＣ２による時定数により、出力信号Ｂｏは緩やかに立ち上がる。そして、タイミングｔ１から所定時間幅ＴＷＢだけ経過したタイミングｔ２にゲート信号ＰＧＴＢはＶＣＣＢに立ち上げられるので、トランジスタＰＢはオフとされる。これにより、出力信号Ｂｏは、抵抗ＲＢ，Ｒ２とキャパシタＣ２による時定数に従って上昇する。抵抗ＲＢはＲ２より十分に抵抗値が高いので時定数が大きくなり、出力信号Ｂｏは、タイミングｔ１～ｔ２での傾きよりも大幅に小さい傾きで上昇することになる。

【0053】

このように、ワンショットパルスのパルス幅に相当する所定時間幅ＴＷＢが短いと、出力信号ＢｏはＶＣＣＢに達する前に上昇が抑えられてしまう。従って、出力信号ＢｏをＶＣＣＢに到達させるには、所定時間幅ＴＷＢを長くする必要がある。

【0054】

また、入出力が逆（信号端子Ｔｄｂが入力側、Ｔｄａが出力側）の場合も、上記と同様の理由により、ワンショット回路３Ａにより生成されるワンショットパルスのパルス幅（所定時間幅ＴＷＡ）を長くする必要がある。

【0055】

＜５．信号伝達動作の第２例＞
次に、双方向レベルシフト回路１による信号伝達動作の第２例について述べる。図６は、双方向レベルシフト回路１の入力側に接続する構成の一例を示す図である。

【0056】

図６の例では、入力側である信号端子Ｔｄａに終端抵抗Ｒｅ（例えば５０Ω）の一端が接続され、終端抵抗Ｒｅの他端には、電源５０により生成される入力電源電圧ＶＡが印加される。このような図６に示す構成における入力電源電圧ＶＡに対する信号端子Ｔｄｂに生成される出力信号ＢＯＵＴの挙動について、図７に示すタイミングチャートを参照して述べる。

【0057】

図７のようにタイミングｔ１０にて入力電源電圧ＶＡがＶＣＣＡに立ち上げられると、信号端子Ｔｄａに生じる入力信号ＡＩＮもＶＣＣＡに立ち上がる。入力信号ＡＩＮの立ち上りにより、ワンショット回路３Ｂは、ゲート信号ＰＧＴＢを立ち下げる。これにより、トランジスタＰＢがオンとなり、出力信号ＢＯＵＴはＶＣＣＢに立ち上がる。なお、ＡＩＮとＢＯＵＴの立ち上りにより、ゲート駆動回路２によりゲート信号ＮＧＴはＬｏｗレベルとされ、トランジスタＮ１はオフとされる。

【0058】

出力信号ＢＯＵＴが立ち上がることにより、ワンショット回路３Ａによりゲート信号ＰＧＴＡがＶＣＣＡより立ち下げられる。これにより、トランジスタＰＡはオンとなる。

【0059】

ここで、上記第１例で述べた理由からゲート信号ＰＧＴＢ，ＰＧＴＡのパルス幅（所定時間幅ＴＷＢ，ＴＷＡ）を長く設定した場合、図７に示すように入力電源電圧ＶＡが高周波数であってタイミングｔ１１にて立ち下がった場合、ゲート信号ＰＧＴＡは未だＬｏｗレベルである。これにより、トランジスタＰＡはオンであるので、入力電源電圧ＶＡは立ち下がったにも関わらず、入力信号ＡＩＮには、ＶＣＣＡをトランジスタＰＡのオン抵抗と終端抵抗Ｒｅによって分圧した電圧Ｖｄが生じる。

【0060】

これにより、ワンショット回路３Ｂは、入力信号ＡＩＮはＨｉｇｈレベルであると検出し、ゲート信号ＰＧＴＢをＬｏｗレベルに維持する。従って、トランジスタＰＢがオンとなり、出力信号ＢＯＵＴはＶＣＣＢとなってしまう。つまり、入力電源電圧ＶＡは立ち下がっているにも関わらず、出力信号ＢＯＵＴはＨｉｇｈレベルを維持してしまい、出力信号ＢＯＵＴの応答性に問題が生じる。

【0061】

以上のような第１例および第２例により、ワンショットパルスのパルス幅を長くしつつも、高周波数の入力に対する出力の応答性を高めることが課題となり、後述する本発明の実施形態は、この課題を解決すべく考案された。

【0062】

＜６．本発明の実施形態に係る双方向レベルシフト回路＞
次に、本発明の例示的な実施形態に係る双方向レベルシフト回路について説明する。図８は、本発明の例示的な実施形態に係る双方向レベルシフト回路１の構成を示す回路図である。

【0063】

図８に示す構成の先述した図６に示す構成との相違点は、信号端子Ｔｄａとワンショット回路３Ａとの間に信号端子Ｔｄａに生じる入力信号ＡＩＮの立下りを検出するための検出ラインＬＡを設けていることである。なお、図８に示す信号端子Ｔｄｂとワンショット回路３Ｂとの間に設ける検出ラインＬＢは、信号端子Ｔｄｂ側を入力として信号端子Ｔｄｂに生じる入力信号ＢＩＮの立下りを検出するために設けられる。

【0064】

このような図８に示す本実施形態に係る構成における入力電源電圧ＶＡに対する信号端子Ｔｄｂに生成される出力信号ＢＯＵＴの挙動について、図９に示すタイミングチャートを参照して述べる。

【0065】

図９のようにタイミングｔ２０にて入力電源電圧ＶＡがＶＣＣＡに立ち上げられると、信号端子Ｔｄａに生じる入力信号ＡＩＮもＶＣＣＡに立ち上がる。入力信号ＡＩＮの立ち上りにより、ワンショット回路３Ｂは、ゲート信号ＰＧＴＢを立ち下げる。これにより、トランジスタＰＢがオンとなり、出力信号ＢＯＵＴはＶＣＣＢに立ち上がる。なお、ＡＩＮとＢＯＵＴの立ち上りにより、ゲート駆動回路２によりゲート信号ＮＧＴはＬｏｗレベルとされ、トランジスタＮ１はオフとされる。

【0066】

出力信号ＢＯＵＴが立ち上がることにより、ワンショット回路３Ａによりゲート信号ＰＧＴＡがＶＣＣＡより立ち下げられる。これにより、トランジスタＰＡはオンとなる。

【0067】

ここで、上記第１例で述べた理由からゲート信号ＰＧＴＢ，ＰＧＴＡのパルス幅（所定時間幅ＴＷＢ，ＴＷＡ）を長く設定した場合、図９に示すように入力電源電圧ＶＡが高周波数であってタイミングｔ２１にて立ち下がった場合、ゲート信号ＰＧＴＡは未だＬｏｗレベルである。これにより、トランジスタＰＡはオンであるので、入力電源電圧ＶＡは立ち下がったにも関わらず、入力信号ＡＩＮには、ＶＣＣＡをトランジスタＰＡのオン抵抗と終端抵抗Ｒｅによって分圧した電圧Ｖｄが生じる。

【0068】

しかしながら、本実施形態では、入力信号ＡＩＮのＶＣＣＡから電圧Ｖｄへの立ち下りをワンショット回路３Ａにより検出するので、ワンショット回路３Ａは、ゲート信号ＰＧＴＡをＶＣＣＡに立ち上げる。すなわち、ワンショット回路３Ａにより、ワンショットパルスのパルス幅（所定時間幅ＴＷＡ）を図７のとき（破線）に比べてΔＷだけ短くできる。

【0069】

これにより、タイミングｔ２１にてトランジスタＰＡはオフとなり、入力信号ＡＩＮはＬｏｗレベルに立ち下げられる。従って、ワンショット回路３Ｂにより、ゲート信号ＰＧＴＢはＨｉｇｈレベルに立ち上げられ、トランジスタＰＢはオフとなる。このとき、入力信号ＡＩＮがＬｏｗレベルに立ち下げられたことにより、ゲート駆動回路２によりゲート信号ＮＧＴはＨｉｇｈレベルとされ、トランジスタＮ１はオンとされる。従って、出力信号ＢＯＵＴは、入力信号ＡＩＮと同様のＬｏｗレベルとされる。

【0070】

なお、本実施形態に係る図８に示す構成を、先述した図４に示すような信号端子Ｔｄａ，Ｔｄｂへの接続構成（図４とは逆の入出力も含む）と同様の接続構成で使用する場合には、ワンショットパルスのパルス幅を長く設定することにより、出力信号（図４ではＢｏ）を所望レベル（図４ではＶＣＣＢ）に到達させることができる。

【0071】

このように本実施形態によれば、ワンショットパルスのパルス幅を長く設定する場合でも、高周波数の入力電源電圧ＶＡが入力されたときに、パルス幅を本来より短くし、入力電源電圧ＶＡの立下りに対して出力信号ＢＯＵＴを即時に立ち下げることができ、出力信号ＢＯＵＴの応答性を高めることが可能となる。

【0072】

＜７．ワンショット回路の構成＞
ここで、図８に示した本実施形態に係る構成におけるワンショット回路３Ａ，３Ｂの詳細な構成について述べる。

【0073】

図１０は、本実施形態に係るワンショット回路３Ａの一構成例を示す回路図である。図１０に示すように、ワンショット回路３Ａは、レベルシフト部３１Ａと、シュミットトリガ３２Ａと、ワンショットパルス生成部３３Ａと、マスク生成部３４Ａと、立下り検出部３５Ａと、を有する。

【0074】

レベルシフト部３１Ａは、信号端子Ｔｄｂに印加される信号をＶＣＣＢからＶＣＣＡにレベルシフトする回路である。シュミットトリガ３２Ａは、レベルシフト部３１Ａの出力をヒステリシスを持ってＨｉｇｈ／Ｌｏｗの出力に変換する。

【0075】

ワンショットパルス生成部３３Ａは、インバータ３３Ａ１と、抵抗３３Ａ２と、抵抗３３Ａ３と、キャパシタ３３Ａ４と、ＡＮＤ回路３３Ａ５と、インバータ３３Ａ６と、スイッチ３３Ａ７と、を有する。

【0076】

シュミットトリガ３２Ａの出力は、ＡＮＤ回路３３Ａ５の一方の入力端に入力されるとともに、インバータ３３Ａ１にも入力される。インバータ３３Ａ１の出力端は、抵抗３３Ａ２の一端に接続される。抵抗３３Ａ２の他端は、抵抗３３Ａ３の一端に接続される。抵抗３３Ａ３の他端は、キャパシタ３３Ａ４の一端とともに、ＡＮＤ回路３３Ａ５の他方の入力端にも接続される。ＡＮＤ回路３３Ａ５の出力端は、インバータ３３Ａ６の入力端に接続される。インバータ３３Ａ６の出力がゲート信号ＰＧＴＡとなり、ゲート信号ＰＧＴＡはトランジスタＰＡのゲートに入力される。

【0077】

抵抗３３Ａ２，３３Ａ３とキャパシタ３３Ａ４でＣＲ回路が構成される。ここで、本実施形態に係る双方向レベルシフト回路１（図８）において、図４の信号端子Ｔｄａ，Ｔｄｂに対する接続構成と入出力を逆として、信号端子Ｔｄｂに入力信号ＢＩＮが入力される場合に、入力信号ＢＩＮがＨｉｇｈに立ち上がると、まずＡＮＤ回路３３Ａ５の出力はＨｉｇｈとなり、ゲート信号ＰＧＴＡはＬｏｗとなる。一方、インバータ３３Ａ１の出力はＬｏｗとなり、上記ＣＲ回路の時定数に従ってＣＲ回路の出力ＣＲＡは低下する。そして、出力ＣＲＡが或るレベルに達すると、ＡＮＤ回路３３Ａ５の出力はＬｏｗとなり、ゲート信号ＰＧＴＡはＨｉｇｈとされる。すなわち、上記ＣＲ回路の時定数により、ゲート信号ＰＧＴＡのワンショットパルスとしてのパルス幅が決定される。当該時定数を比較的大きくすることで、パルス幅を長く設定できる。

【0078】

また、抵抗３３Ａ２の両端間には、ｎチャネルＭＯＳＦＥＴで構成されるスイッチ３３Ａ７が接続される。スイッチ３３Ａ７のオンオフにより抵抗３３Ａ２の無効／有効が切替えられ、上記ＣＲ回路の時定数が切替えられる。

【0079】

また、マスク生成部３４Ａは、インバータ３４Ａ１と、抵抗３４Ａ２と、キャパシタ３４Ａ３と、ＮＡＮＤ回路３４Ａ４と、を有する。シュミットトリガ３２Ａの出力は、ＮＡＮＤ回路３４Ａ４の一方の入力端とともに、インバータ３４Ａ１の入力端に入力される。インバータ３４Ａ１の出力は、抵抗３４Ａ２とキャパシタ３４Ａ３により構成されるＣＲ回路に入力される。当該ＣＲ回路の出力は、ＮＡＮＤ回路３４Ａ４の他方の入力端に入力される。ＮＡＮＤ回路３４Ａ４の出力がマスク信号ＭＳＫ１となる。

【0080】

上記のように信号端子Ｔｄｂに入力信号ＢＩＮが入力される場合に、入力信号ＢＩＮがＨｉｇｈに立ち上がる際、まずマスク信号ＭＳＫ１はＬｏｗとなる。一方、インバータ３４Ａ１の出力がＬｏｗとなるので、上記ＣＲ回路の出力ＣＲ１は、時定数に従って低下する。出力ＣＲ１が低下して或るレベルに達すると、マスク信号ＭＳＫ１はＨｉｇｈとされる。すなわち、入力信号ＢＩＮが立ち上がってから所定の期間はマスク信号ＭＳＫ１をＬｏｗとすることで、後述する信号端子Ｔｄａからインバータ３５Ａ１を経由してＡＮＤ回路３６Ａに接続される経路により、信号端子Ｔｄａの信号の影響でＡＮＤ回路３６Ａの出力がＨｉｇｈとなることを抑制する。これにより、スイッチ３３Ａ７がオンして時定数が小さくなり、誤ってパルス幅が短くなることを抑制できる。なお、ゲート信号ＰＧＴＡがＬｏｗとなることで、トランジスタＰＡがオンとなり、信号端子Ｔｄａの信号がＨｉｇｈとなれば、インバータ３５Ａ１の出力はＬｏｗとなり、スイッチ３３Ａ７はオンとならないので、時定数は維持される。

【0081】

マスク信号ＭＳＫ１は、ＡＮＤ回路３６Ａの一方の入力端に入力される。一方、立下り検出部３５Ａは、図１０の例では、インバータ３５Ａ１により構成される。すなわち、信号端子Ｔｄａは、インバータ３５Ａ１を経由してＡＮＤ回路３６Ａの他方の入力端に接続される。ＡＮＤ回路３６Ａの出力は、スイッチ３３Ａ７のゲートに入力される。立下り検出部３５Ａにより、信号端子Ｔｄａの信号のＬｏｗへ向かう立下りが検出される。

【0082】

また、図１１は、本実施形態に係るワンショット回路３Ｂの一構成例を示す回路図である。図１１に示すように、ワンショット回路３Ｂは、シュミットトリガ３１Ｂと、ワンショットパルス生成部３２Ｂと、マスク生成部３３Ｂと、立下り検出部３４Ｂと、を有する。

【0083】

シュミットトリガ３１Ｂは、信号端子Ｔｄａの信号をヒステリシスを持ってＨｉｇｈ／Ｌｏｗの出力に変換する。

【0084】

ワンショットパルス生成部３２Ｂは、インバータ３２Ｂ１と、抵抗３２Ｂ２と、抵抗３２Ｂ３と、キャパシタ３２Ｂ４と、ＡＮＤ回路３２Ｂ５と、インバータ３２Ｂ６と、レベルシフト部３２Ｂ７と、スイッチ３２Ｂ８と、を有する。

【0085】

シュミットトリガ３１Ｂの出力は、ＡＮＤ回路３２Ｂ５の一方の入力端に入力されるとともに、インバータ３２Ｂ１にも入力される。インバータ３２Ｂ１の出力端は、抵抗３２Ｂ２の一端に接続される。抵抗３２Ｂ２の他端は、抵抗３２Ｂ３の一端に接続される。抵抗３２Ｂ３の他端は、キャパシタ３２Ｂ４の一端とともに、ＡＮＤ回路３２Ｂ５の他方の入力端にも接続される。ＡＮＤ回路３２Ｂ５の出力端は、インバータ３２Ｂ６の入力端に接続される。インバータ３２Ｂ６の出力は、レベルシフト部３２Ｂ７によりＶＣＣＡからＶＣＣＢにレベルシフトされる。レベルシフト部３２Ｂ７の出力がゲート信号ＰＧＴＢとなり、ゲート信号ＰＧＴＢはトランジスタＰＢのゲートに入力される。

【0086】

抵抗３２Ｂ２，３２Ｂ３とキャパシタ３２Ｂ４でＣＲ回路が構成される。ここで、図４の接続構成と同様の接続構成として、信号端子Ｔｄａに入力信号ＡＩＮが入力される場合に、入力信号ＡＩＮがＨｉｇｈに立ち上がると、まずＡＮＤ回路３２Ｂ５の出力はＨｉｇｈとなり、ゲート信号ＰＧＴＢはＬｏｗとなる。一方、インバータ３２Ｂ１の出力はＬｏｗとなり、上記ＣＲ回路の時定数に従ってＣＲ回路の出力ＣＲＢは低下する。そして、出力ＣＲＢが或るレベルに達すると、ＡＮＤ回路３２Ｂ５の出力はＬｏｗとなり、ゲート信号ＰＧＴＢはＨｉｇｈとされる。すなわち、上記ＣＲ回路の時定数により、ゲート信号ＰＧＴＢのワンショットパルスとしてのパルス幅が決定される。当該時定数を比較的大きくすることで、パルス幅を長く設定できる。

【0087】

また、抵抗３２Ｂ２の両端間には、ｎチャネルＭＯＳＦＥＴで構成されるスイッチ３２Ｂ８が接続される。スイッチ３２Ｂ８のオンオフにより抵抗３２Ｂ２の無効／有効が切替えられ、上記ＣＲ回路の時定数が切替えられる。

【0088】

また、マスク生成部３３Ｂは、インバータ３３Ｂ１と、抵抗３３Ｂ２と、キャパシタ３３Ｂ３と、ＮＡＮＤ回路３３Ｂ４と、を有する。シュミットトリガ３１Ｂの出力は、ＮＡＮＤ回路３３Ｂ４の一方の入力端とともに、インバータ３３Ｂ１の入力端に入力される。インバータ３３Ｂ１の出力は、抵抗３３Ｂ２とキャパシタ３３Ｂ３により構成されるＣＲ回路に入力される。当該ＣＲ回路の出力は、ＮＡＮＤ回路３３Ｂ４の他方の入力端に入力される。ＮＡＮＤ回路３３Ｂ４の出力がマスク信号ＭＳＫ２となる。

【0089】

上記のように信号端子Ｔｄａに入力信号ＡＩＮが入力される場合に、入力信号ＡＩＮがＨｉｇｈに立ち上がる際、まずマスク信号ＭＳＫ２はＬｏｗとなる。一方、インバータ３３Ｂ１の出力がＬｏｗとなるので、上記ＣＲ回路の出力ＣＲ２は、時定数に従って低下する。出力ＣＲ２が低下して或るレベルに達すると、マスク信号ＭＳＫ２はＨｉｇｈとされる。すなわち、入力信号ＡＩＮが立ち上がってから所定の期間はマスク信号ＭＳＫ２をＬｏｗとすることで、後述する信号端子Ｔｄｂからインバータ３４Ｂ１を経由してＡＮＤ回路３５Ｂに接続される経路により、信号端子Ｔｄｂの信号の影響でＡＮＤ回路３５Ｂの出力がＨｉｇｈとなることを抑制する。これにより、スイッチ３２Ｂ８がオンして時定数が小さくなり、誤ってパルス幅が短くなることを抑制できる。なお、ゲート信号ＰＧＴＢがＬｏｗとなることで、トランジスタＰＢがオンとなり、信号端子Ｔｄｂの信号がＨｉｇｈとなれば、インバータ３４Ｂ１の出力はＬｏｗとなり、スイッチ３２Ｂ８はオンとならないので、時定数は維持される。

【0090】

マスク信号ＭＳＫ２は、ＡＮＤ回路３５Ｂの一方の入力端に入力される。一方、立下り検出部３４Ｂは、図１１の例では、インバータ３４Ｂ１により構成される。すなわち、信号端子Ｔｄｂは、インバータ３４Ｂ１を経由してＡＮＤ回路３５Ｂの他方の入力端に接続される。ＡＮＤ回路３５Ｂの出力は、スイッチ３２Ｂ８のゲートに入力される。立下り検出部３４Ｂにより、信号端子Ｔｄｂの信号のＬｏｗへ向かう立下りが検出される。

【0091】

次に、このような構成のワンショット回路３Ａ，３Ｂでの動作も含めて、図８に示す本実施形態に係る構成における入力電源電圧ＶＡに対する信号端子Ｔｄｂに生成される出力信号ＢＯＵＴの挙動について、図１３に示すタイミングチャートを参照して述べる。なお、図１３は、先述した図９と一部重複している。

【0092】

図１３のようにタイミングｔ３０にて入力電源電圧ＶＡがＶＣＣＡに立ち上げられると、信号端子Ｔｄａに生じる入力信号ＡＩＮもＶＣＣＡに立ち上がる。これにより、図１１に示したワンショット回路３ＢでＡＮＤ回路３２Ｂ５の出力がＨｉｇｈとなり、ゲート信号ＰＧＴＢはＬｏｗとされる。これにより、トランジスタＰＢはオンとされ、信号端子Ｔｄｂの出力信号ＢＯＵＴはＶＣＣＢに立ち上がる。

【0093】

すると、図１０に示すワンショット回路３Ａにおいて、ＡＮＤ回路３３Ａ５の出力はＨｉｇｈとなり、ゲート信号ＰＧＴＡはＬｏｗとなる。これにより、トランジスタＰＡはオンとされる。このとき、マスク信号ＭＳＫ１は、Ｌｏｗに立ち下がるので、ＡＮＤ回路３６Ａの出力ＶＡＮＤ（図１０）は、Ｌｏｗとなり、スイッチ３３Ａ７はオフとなる。このとき、インバータ３３Ａ１の出力がＬｏｗとなり、ＣＲ回路の出力ＣＲＡは抵抗３３Ａ２，３３Ａ３とキャパシタ３３Ａ４による時定数に従って低下を開始する。

【0094】

その後、タイミングｔ３１にて出力ＣＲ１が低下して或るレベルに達すると、マスク信号ＭＳＫ１はＨｉｇｈとされる。しかしながら、信号端子Ｔｄａの入力信号ＡＩＮはＨｉｇｈであるので、出力ＶＡＮＤはＬｏｗとなりスイッチ３３Ａ７はオフを維持される。

【0095】

そして、タイミングｔ３２にて入力信号ＡＩＮが立ち下げられても、ゲート信号ＰＧＴＡは未だＬｏｗであり、トランジスタＰＡはオンとされている。これにより、入力信号ＡＩＮは、ＶＣＣＡをトランジスタＰＡのオン抵抗と終端抵抗Ｒｅで分圧した電圧であるＶｄに低下しようとする。このとき、インバータ３５Ａ１（立下り検出部３５Ａ）により、入力信号ＡＩＮのＬｏｗへ向かう立下りを検出できる。

【0096】

ここで、インバータ３５Ａ１は、図１２に示すようなｐチャネルＭＯＳＦＥＴによるトランジスタＰＭと、ｎチャネルＭＯＳＦＥＴによるトランジスタＮＭとのＣＭＯＳ構成を有する。そして、トランジスタＰＭは、トランジスタＮＭに比べてＶｇｓの閾値を低くしているので、信号端子Ｔｄａの信号の小さい立下り変化を検出できる。このとき、インバータ３５Ａ１の出力はＨｉｇｈとなるので、出力ＶＡＮＤはＨｉｇｈとなり、スイッチ３３Ａ７はオンとなる。

【0097】

これにより、抵抗３３Ａ２がバイパスされ、ＣＲ回路の時定数が小さくなる。従って、図１３に示すように、タイミングｔ３２にて出力ＣＲＡは比較的大きな傾きで低下し、タイミングｔ３３で所定の閾値レベルＣＲ_ＴＨに達すると、ゲート信号ＰＧＴＡがＨｉｇｈとなる。これにより、図１３に示すように、ゲート信号ＰＧＴＡのパルス幅（所定時間幅ＴＷＡ）を、出力ＣＲＡが小さく変更される前の時定数により低下した場合の本来のパルス幅よりもΔＷだけ短くできる。

【0098】

従って、トランジスタＰＡはオフとなり、入力信号ＡＩＮはＬｏｗまで立ち下がる。これにより、図１１に示すワンショット回路３ＢにおいてＡＮＤ回路３２Ｂ５の出力がＬｏｗとなり、ゲート信号ＰＧＴＢはＨｉｇｈとされるので、トランジスタＰＢはオフとなる。このとき、入力信号ＡＩＮがＬｏｗであるので、ゲート駆動回路２によりゲート信号ＮＧＴがＨｉｇｈとされ、トランジスタＮ１はオンである。従って、出力信号ＢＯＵＴは、入力信号ＡＩＮと同じＬｏｗとされる。

【0099】

タイミングｔ３３で、出力信号ＢＯＵＴがＬｏｗとなるので、マスク信号ＭＳＫ１はＨｉｇｈとなり、入力信号ＡＩＮはＬｏｗであるので、インバータ３５Ａ１の出力はＨｉｇｈとなり、出力ＶＡＮＤはＨｉｇｈとなり、スイッチ３３Ａ７はオンとなる。そして、出力信号ＢＯＵＴがＬｏｗであるので、ワンショット回路３Ａにおけるインバータ３３Ａ１の出力がＨｉｇｈとなる。従って、抵抗３３Ａ２はバイパスされ、ＣＲ回路の出力ＣＲＡは抵抗３３Ａ３とキャパシタ３３Ａ４による時定数に従って上昇を開始する。

【0100】

そして、出力ＣＲＡが所定の最大レベルＣＲ_ＭＡＸに到達する前であるタイミングｔ３４にて入力電源電圧ＶＡが立ち上がると、入力信号ＡＩＮもＶＣＣＡに立ち上がる。これにより、ワンショット回路３ＢでＡＮＤ回路３２Ｂ５の出力がＨｉｇｈとなり、ゲート信号ＰＧＴＢはＬｏｗとされる。これにより、トランジスタＰＢはオンとされ、出力信号ＢＯＵＴはＶＣＣＢに立ち上がる。

【0101】

すると、ワンショット回路３Ａにおいて、ＡＮＤ回路３３Ａ５の出力はＨｉｇｈとなり、ゲート信号ＰＧＴＡはＬｏｗとなる。これにより、トランジスタＰＡはオンとされる。このとき、マスク信号ＭＳＫ１は、Ｌｏｗに立ち下がるので、出力ＶＡＮＤは、Ｌｏｗとなり、スイッチ３３Ａ７はオフとなる。このとき、インバータ３３Ａ１の出力がＬｏｗとなり、ＣＲ回路の出力ＣＲＡは抵抗３３Ａ２，３３Ａ３とキャパシタ３３Ａ４による時定数に従って低下を開始する。

【0102】

その後、タイミングｔ３５にて出力ＣＲ１が低下して或るレベルに達すると、マスク信号ＭＳＫ１はＨｉｇｈとされる。しかしながら、入力信号ＡＩＮはＨｉｇｈであるので、出力ＶＡＮＤはＬｏｗとなりスイッチ３３Ａ７はオフを維持される。

【0103】

そして、タイミングｔ３６にて出力ＣＲＡが閾値レベルＣＲ_ＴＨに達すると、ＡＮＤ回路３３Ａ５の出力がＬｏｗとなり、ゲート信号ＰＧＴＡはＨｉｇｈとなり、トランジスタＰＡは、オフとなる。これにより、タイミングｔ３７にて入力電源電圧ＶＡが立ち下がると、入力信号ＡＩＮもＬｏｗへ立ち下がる。従って、ワンショット回路３Ｂにより、ゲート信号ＰＧＴＢはＨｉｇｈとなり、トランジスタＰＢはオフとなる。このとき、入力信号ＡＩＮがＬｏｗであるので、ゲート駆動回路２によりゲート信号ＮＧＴがＨｉｇｈとされ、トランジスタＮ１はオンである。従って、出力信号ＢＯＵＴは、入力信号ＡＩＮと同じＬｏｗとされる。

【0104】

このようにして、高周波数の入力電源電圧ＶＡに対する出力信号ＢＯＵＴの応答性を改善できる。特に、タイミングｔ３３以降は、出力ＣＲＡが最大レベルＣＲ_ＭＡＸに到達する前に入力電源電圧ＶＡが立ち上り、出力ＣＲＡが低下するので、ゲート信号ＰＧＴＡのパルス幅（所定時間幅ＴＷＡ）は自動的に短くなる。これにより、入力電源電圧ＶＡの立下りに応じて入力信号ＡＩＮをＬｏｗに立ち下げることができ、出力信号ＢＯＵＴの応答性を高めることができる。但し、タイミングｔ３３にて出力ＣＲＡを即時に最大レベルＣＲ_ＭＡＸまで立ち上げる実施形態を採ってもよい。なお、図８の入出力を逆とした場合も上記動作と同様となり、信号端子Ｔｄｂに接続した電源による高周波数の入力電源電圧に対して信号端子Ｔｄａの出力信号の応答性を改善できる。

【0105】

＜８．ワンショット回路の変形例＞
ワンショット回路３Ａ，３Ｂについては、次のような変形例としてもよい。図１４は、変形例に係るワンショット回路３Ａ’の構成を示す回路図である。ワンショット回路３Ａ’のワンショット回路３Ａ（図１０）との相違点は、立下り検出部３５Ａ’の構成である。

【0106】

立下り検出部３５Ａ’は、コンパレータ３５Ａ１’により構成される。コンパレータ３５Ａ１’の反転入力端（－）には、信号端子Ｔｄａが接続され、非反転入力端（＋）には、基準電圧が印加される。コンパレータ３５Ａ１’は、信号端子Ｔｄａの信号と基準電圧との比較結果をＡＮＤ回路３６Ａに出力する。これにより、信号端子ＴｄａがＬｏｗへ向かって立ち下がる場合に、コンパレータ３５Ａ１’からＨｉｇｈが出力され、スイッチ３３Ａ７をオンさせることができる。

【0107】

図１５は、変形例に係るワンショット回路３Ｂ’の構成を示す回路図である。ワンショット回路３Ｂ’のワンショット回路３Ｂ（図１１）との相違点は、立下り検出部３４Ｂ’の構成である。

【0108】

立下り検出部３４Ｂ’は、コンパレータ３４Ｂ１’により構成される。コンパレータ３４Ｂ１’の反転入力端（－）には、信号端子Ｔｄｂが接続され、非反転入力端（＋）には、基準電圧が印加される。コンパレータ３４Ｂ１’は、信号端子Ｔｄｂの信号と基準電圧との比較結果をＡＮＤ回路３５Ｂに出力する。これにより、信号端子ＴｄｂがＬｏｗへ向かって立ち下がる場合に、コンパレータ３４Ｂ１’からＨｉｇｈが出力され、スイッチ３２Ｂ８をオンさせることができる。

【0109】

このように、立下り検出部としてコンパレータを用いると、検出閾値の精度を向上させることができる。但し、立下り検出部としてインバータを用いるほうが、コスト低減の観点からは有利である。

【0110】

＜９．チップにおけるレイアウト＞
図１６は、双方向レベルシフト回路１のチップＣＰにおけるレイアウトの一例を示す模式図である。チップＣＰは、互いに直交するＸ軸方向およびＹ軸方向に拡がる。図１６において、Ｘ軸方向の一方側をＸ１、他方側をＸ２として示し、Ｙ軸方向の一方側をＹ１、他方側をＹ２として示す。Ｘ２側とＹ２側が互いに近づく方向である。

【0111】

チップＣＰにおけるＸ１側の端部には、トランジスタＮ１が配置される。トランジスタＮ１のＸ２側に隣接してゲート駆動回路２が配置される。ゲート駆動回路２は、抵抗ＲＢと抵抗ＲＡによってＹ軸方向に挟まれる。抵抗ＲＢは、抵抗ＲＡよりもＹ１側に配置される。トランジスタＰＡ，ＰＢは、ゲート駆動回路２のＸ２側に配置される。トランジスタＰＢは、トランジスタＰＡよりもＹ１側に配置される。

【0112】

チップＣＰにおけるＸ２側の端部には、キャパシタ３３Ｂ３，３２Ｂ４，３３Ａ４，３４Ａ３がこの順にＹ２側へ向かって隣接して配列され、一つの第１グループを構成する。キャパシタ３３Ｂ３，３２Ｂ４は、先述したようにワンショット回路３Ｂ（図１１）に設けられ、キャパシタ３３Ａ４，３４Ａ３は、先述したようにワンショット回路３Ａ（図１０）に設けられる。キャパシタ３３Ｂ３，３２Ｂ４，３３Ａ４，３４Ａ３を一つのグループを構成するように配置することで、相対バラツキを低減する。

【0113】

抵抗３２Ｂ３，３２Ｂ２は、この順にＸ２側へ向かって隣接して配列され、一つの第２グループを構成する。当該第２グループは、上記第１グループよりもＹ１側に配置される。抵抗３２Ｂ３，３２Ｂ２は、先述したようにワンショット回路３Ｂ（図１１）に設けられる。これにより、抵抗３２Ｂ３，３２Ｂ２の相対バラツキを低減する。

【0114】

抵抗３３Ａ３，３３Ａ２は、この順にＸ２側へ向かって隣接して配列され、一つの第３グループを構成する。当該第３グループは、上記第１グループよりもＹ２側に配置される。抵抗３３Ａ３，３３Ａ２は、先述したようにワンショット回路３Ａ（図１０）に設けられる。これにより、抵抗３３Ａ３，３３Ａ２の相対バラツキを低減する。

【0115】

また、信号端子Ｔｄｂは、上面視にて、トランジスタＰＢよりもＹ１側且つ抵抗ＲＢよりもＸ２側に配置される。信号端子Ｔｄａは、上面視にて、トランジスタＰＡよりもＹ２側且つ抵抗ＲＡよりもＸ２側に配置される。ＶＣＣＢを印加する電源端子Ｔｖｂは、上面視にて、信号端子ＴｄｂよりもＸ２側に配置され、且つ上記第２グループのＸ１側に隣接して配置される。ＶＣＣＡを印加する電源端子Ｔｖａは、上面視にて、信号端子ＴｄａよりもＸ２側に配置され、且つ上記第３グループのＸ１側に隣接して配置される。また、グランド端子Ｔｇｄは、信号端子Ｔｄａと電源端子ＴｖａによりＸ軸方向に挟まれて配置される。

【0116】

信号端子Ｔｄｂ，Ｔｄａおよび電源端子Ｔｖｂ，Ｔｖａのそれぞれは、上面視にて、ＥＳＤ保護ダイオードと重なる。

【0117】

＜１０．システムの適用例＞
図１７は、図１に示したデータ通信システムの適用例を示す構成図である。図１７の例では、ＨＤＤ（ハードディスクドライブ）３０にシステムコントローラ２０Ａと双方向レベルシフト回路１が設けられ、テスター４０にシステムコントローラ２０Ｂが設けられる。これにより、双方向レベルシフト回路１は、ＨＤＤ３０とテスター４０とで異なる電源電圧で動作するシステムコントローラ間のデータ通信を可能とするインタフェースとして機能する。

【0118】

＜１１．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。

【産業上の利用可能性】

【0119】

本発明は、異なる電源電圧で動作する各種のシステムに利用することができる。

【符号の説明】

【0120】

１ 双方向レベルシフト回路
２ ゲート駆動回路
３Ａ、３Ｂ ワンショット回路
３１Ａ レベルシフト部
３２Ａ、３１Ｂ シュミットトリガ
３３Ａ、３２Ｂ ワンショットパルス生成部
３４Ａ、３３Ｂ マスク生成部
３５Ａ、３４Ｂ 立下り検出部
Ｎ１ トランジスタ（ｎチャネルＭＯＳＦＥＴ）
ＰＡ，ＰＢ トランジスタ（ｐチャネルＭＯＳＦＥＴ）
ＲＡ，ＲＢ 抵抗
Ｔｖａ，Ｔｖｂ 電源端子
Ｔｄａ，Ｔｄｂ 信号端子
Ｒｅ 終端抵抗
２０Ａ，２０Ｂ システムコントローラ
３０ ＨＤＤ（ハードディスクドライブ）
４０ テスター
５０ 電源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】