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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-08-29
(45)【発行日】2023-09-06
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 23/48 20060101AFI20230830BHJP
H01L 29/78 20060101ALI20230830BHJP
H01L 29/12 20060101ALI20230830BHJP
H01L 29/06 20060101ALI20230830BHJP
H01L 29/739 20060101ALI20230830BHJP
【ＦＩ】
H01L23/48 P
H01L29/78 653C
H01L29/78 652S
H01L29/78 652T
H01L29/78 652Q
H01L29/78 652K
H01L29/06 301F
H01L29/06 301V
H01L29/78 652P
H01L29/78 652M
H01L29/78 655A
H01L29/78 652B
【請求項の数】
6
(21)【出願番号】P 2020153274
(22)【出願日】2020-09-11
(65)【公開番号】P2022047386
(43)【公開日】2022-03-24
【審査請求日】2022-06-23
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】新井 雅俊
【審査官】金田 孝之
(56)【参考文献】
【文献】特開２０１８－０１９０４５（ＪＰ，Ａ）
【文献】特開２０２０－０１３９２３（ＪＰ，Ａ）
【文献】国際公開第２０１８／１６３５９３（ＷＯ，Ａ１）
【文献】米国特許出願公開第２００９／００６５８１４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２０／０１０５８８７（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２３／４８
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２９／７３９
(57)【特許請求の範囲】
【請求項1】
第１端子に電気的に接続された第１金属部材と、前記第１金属部材の上に設けられ、前記第１金属部材と電気的に接続された第１電極、
前記第１電極の上に設けられた第１導電形の第１半導体領域、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域、
前記第１金属部材から前記第１電極へ向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁層を介して対向するゲート電極、及び、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極、
を含み、前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極は前記第２方向において複数設けられた半導体素子と、
前記第２電極の上に設けられ、前記第２電極と電気的に接続され、第２端子に電気的に接続された第２金属部材と、
を備え、
前記半導体素子は、
前記第２電極が設けられ、前記第１方向において前記第２金属部材と重なる第１部分と、
前記第２電極が設けられ、前記第１方向において前記第２金属部材と重ならない第２部分と、
を含み、
前記第２部分において隣り合う前記ゲート電極同士の間での前記第１半導体領域の前記第２方向における長さは、前記第１部分において隣り合う前記ゲート電極同士の間での前記第１半導体領域の前記第２方向における長さよりも長い半導体装置。
【請求項2】
前記第２部分における複数の前記ゲート電極の前記第２方向におけるピッチは、前記第１部分における複数の前記ゲート電極の前記第２方向におけるピッチよりも長い請求項１記載の半導体装置。
【請求項3】
前記第２部分における単位面積あたりの前記ゲート電極の数は、前記第１部分における単位面積あたりの前記ゲート電極の数よりも少ない請求項１又は２に記載の半導体装置。
【請求項4】
前記第２部分における単位面積あたりの前記第３半導体領域の数は、前記第１部分における単位面積あたりの前記第３半導体領域の数よりも少ない請求項１～３のいずれか１つに記載の半導体装置。
【請求項5】
第１端子に電気的に接続された第１金属部材と、前記第１金属部材の上に設けられ、前記第１金属部材と電気的に接続された第１電極、
前記第１電極の上に設けられた第１導電形の第１半導体領域、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域、
前記第１金属部材から前記第１電極へ向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁層を介して対向するゲート電極、及び、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極、
を含み、前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極は前記第２方向において複数設けられた半導体素子と、
前記第２電極の上に設けられ、前記第２電極と電気的に接続され、第２端子に電気的に接続された第２金属部材と、
を備え、
前記半導体素子は、
前記第２電極が設けられ、前記第１方向において前記第２金属部材と重なる第１部分と、
前記第２電極が設けられ、前記第１方向において前記第２金属部材と重ならない第２部分と、
を含み、
前記第２部分における単位面積あたりの前記第３半導体領域の数は、前記第１部分における単位面積あたりの前記第３半導体領域の数よりも少ない半導体装置。
【請求項6】
第３端子に電気的に接続された第３金属部材をさらに備え、前記半導体素子は、第３電極をさらに含み、
前記第３電極は、前記第２電極から離れ、複数の前記ゲート電極と電気的に接続され、
前記第３金属部材は、前記第３電極の上に設けられ、前記第３電極に電気的に接続された、請求項１～５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
metal-oxide-semiconductor field-effect transistor（ＭＯＳＦＥＴ）や、Insulated Gate Bipolar Transistor（ＩＧＢＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置については、破壊が生じ難いことが望ましい。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０２０-１３９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、破壊が生じる可能性を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１金属部材と、半導体素子と、第２金属部材と、を備える。前記第１金属部材は、第１端子に電気的に接続されている。前記半導体素子は、第１電極、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第１導電形の第３半導体領域、ゲート電極、及び第２電極を含む。前記第１電極は、前記第１金属部材の上に設けられ、前記第１金属部材と電気的に接続されている。前記第１半導体領域は、前記第１電極の上に設けられている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記ゲート電極は、前記第１金属部材から前記第１電極へ向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁層を介して対向する。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続されている。前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極は、前記第２方向において複数設けられている。前記第２金属部材は、前記第２電極の上に設けられ、前記第２電極と電気的に接続され、第２端子に電気的に接続されている。前記半導体素子は、前記第２電極が設けられ、前記第１方向において前記第２金属部材と重なる第１部分と、前記第２電極が設けられ、前記第１方向において前記第２金属部材と重ならない第２部分と、を含む。前記第２部分において隣り合う前記ゲート電極同士の間での前記第１半導体領域の前記第２方向における長さは、前記第１部分において隣り合う前記ゲート電極同士の間での前記第１半導体領域の前記第２方向における長さよりも長い。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置を表す平面図である。
【図4】第１実施形態に係る半導体装置を表す平面図である。
【図7】第１実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図8】第１実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図9】第１実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図10】第２実施形態に係る半導体装置の一部を表す断面図である。
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、図１のII－II断面図である。図３は、図１のIII－III断面図である。
図１～図３に表したように、半導体装置１００は、第１金属部材１、第２金属部材２、第３金属部材３、封止部５、及び半導体素子１０を含む。図１では、封止部５が省略されている。
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、図１のII－II断面図である。図３は、図１のIII－III断面図である。
図１～図３に表したように、半導体装置１００は、第１金属部材１、第２金属部材２、第３金属部材３、封止部５、及び半導体素子１０を含む。図１では、封止部５が省略されている。
【0009】
【0010】
実施形態の説明では、ＸＹＺ直交座標系を用いる。第１金属部材１から第１電極１１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、第１金属部材１から第１電極１１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１金属部材１と第１電極１１との相対的な位置関係に基づき、重力の方向とは無関係である。
【0011】
第１金属部材１は、半導体装置１００の下面に設けられている。第１金属部材１は、第１端子１ａに電気的に接続されている。例えば、第１端子１ａは、第１金属部材１と一体に形成されている。第１金属部材１及び第１端子１ａは、互いに異なる部材から構成されていてもよい。例えば図１に表したように、第１端子１ａはＸ方向において複数設けられ、それぞれの第１端子１ａがＹ方向に延びている。
【0012】
半導体素子１０は、例えばＭＯＳＦＥＴである。第１電極１１は、第１金属部材１の上に設けられ、第１金属部材１と電気的に接続されている。半導体層２０は、第１電極１１の上に設けられている。第２電極１２及び第３電極１３は、半導体層２０の上に設けられている。第３電極１３は、第２電極１２から離れており、第２電極１２と電気的に分離されている。
【0013】
第２金属部材２は、第２電極１２の上に設けられ、第２電極１２と電気的に接続されている。第２金属部材２は、第２端子２ａに電気的に接続されている。例えば図１に表したように、第２端子２ａはＸ方向において複数設けられ、それぞれの第２端子２ａがＹ方向に延びている。
【0014】
第３金属部材３は、第３電極１３の上に設けられ、第３電極１３と電気的に接続されている。第３金属部材３は、第３端子３ａに電気的に接続されている。
【0015】
図２及び図３に表した例では、第１電極１１～第３電極１３は、それぞれ、接合部５１～５３を介して第１金属部材１～第３金属部材３と電気的に接続されている。第２金属部材２及び第３金属部材３は、それぞれ、接合部５４及び５５を介して第２端子２ａ及び第３端子３ａと電気的に接続されている。この例に限らず、一方の部材が、他方の部材に、接続部を介さずに圧接されていても良い。第２金属部材２は、第２端子２ａと一体に形成されても良い。第３金属部材３は、第３端子３ａと一体に形成されても良い。
【0016】
第１金属部材１、第２金属部材２、及び第３金属部材３のそれぞれの形状は、図示した例に限らず、半導体装置１００の用途に応じて適宜変更可能である。また、第１端子１ａ、第２端子２ａ、及び第３端子３ａのそれぞれの数又は形状も、適宜変更可能である。
【0017】
封止部５は、第１金属部材１の上面及び側面、第２金属部材２の下面及び側面、第３金属部材３、及び半導体素子１０を覆い、半導体素子１０を封止している。第１端子１ａ、第２端子２ａ、及び第３端子３ａのそれぞれの一部は、封止部５に覆われておらず、外部に露出している。
【0018】
図４は、第１実施形態に係る半導体装置を表す平面図である。
図５は、図４のV－V断面図である。
図４では、第２金属部材２及び封止部５が省略されている。図４に表したように、半導体素子１０は、第１部分Ｐｏ１及び第２部分Ｐｏ２を含む。第１部分Ｐｏ１及び第２部分Ｐｏ２には、第２電極１２が設けられている。第１部分Ｐｏ１は、Ｚ方向において、第２金属部材２と重なる。第１部分Ｐｏ１は、接合部５２を介して第２金属部材２と接している。第２部分Ｐｏ２は、Ｚ方向において、第２金属部材２と重ならない。例えば、第２部分Ｐｏ２は、Ｘ－Ｙ面に沿って第１部分Ｐｏ１の周りに位置する。
図５は、図４のV－V断面図である。
図４では、第２金属部材２及び封止部５が省略されている。図４に表したように、半導体素子１０は、第１部分Ｐｏ１及び第２部分Ｐｏ２を含む。第１部分Ｐｏ１及び第２部分Ｐｏ２には、第２電極１２が設けられている。第１部分Ｐｏ１は、Ｚ方向において、第２金属部材２と重なる。第１部分Ｐｏ１は、接合部５２を介して第２金属部材２と接している。第２部分Ｐｏ２は、Ｚ方向において、第２金属部材２と重ならない。例えば、第２部分Ｐｏ２は、Ｘ－Ｙ面に沿って第１部分Ｐｏ１の周りに位置する。
【0019】
図５に表したように、半導体層２０は、ｎ－形（第１導電形）半導体領域２１（第１半導体領域）、ｐ形（第２導電形）半導体領域２２（第２半導体領域）、ｎ＋形半導体領域２３（第３半導体領域）、ｎ＋形半導体領域２４、ｐ＋形半導体領域２５、及びゲート電極３０を含む。
【0020】
ｎ＋形半導体領域２４は、第１電極１１の上に設けられ、第１電極１１と電気的に接続されている。ｎ－形半導体領域２１は、ｎ＋形半導体領域２４の上に設けられている。ｎ－形半導体領域２１は、ｎ＋形半導体領域２４を介して第１電極１１と電気的に接続されている。ｎ－形半導体領域２１におけるｎ形不純物濃度は、ｎ＋形半導体領域２４におけるｎ形不純物濃度よりも低い。
【0021】
ｐ形半導体領域２２は、ｎ－形半導体領域２１の上に設けられている。ｎ＋形半導体領域２３及びｐ＋形半導体領域２５は、ｐ形半導体領域２２の上に設けられている。ｐ＋形半導体領域２５におけるｐ形不純物濃度は、ｐ形半導体領域２２におけるｐ形不純物濃度よりも高い。
【0022】
ゲート電極３０は、Ｘ方向において、ｎ－形半導体領域２１の一部、ｐ形半導体領域２２、及びｎ＋形半導体領域２３とゲート絶縁層３１を介して対向している。ゲート電極３０は、第３電極１３と電気的に接続されている。
【0023】
ｐ形半導体領域２２、ｎ＋形半導体領域２３、ｎ＋形半導体領域２４、ｐ＋形半導体領域２５、及びゲート電極３０のそれぞれは、Ｘ方向において複数設けられている。第１部分Ｐｏ１及び第２部分Ｐｏ２のそれぞれに、複数のｐ形半導体領域２２、複数のｎ＋形半導体領域２３、複数のｎ＋形半導体領域２４、複数のｐ＋形半導体領域２５、及び複数のゲート電極３０が設けられている。各ｐ形半導体領域２２、各ｎ＋形半導体領域２３、各ｎ＋形半導体領域２４、各ｐ＋形半導体領域２５、及び各ゲート電極３０は、Ｙ方向に延伸している。
【0024】
第２電極１２は、第１部分Ｐｏ１及び第２部分Ｐｏ２において、複数のｐ形半導体領域２２及び複数のｎ＋形半導体領域２３と電気的に接続されている。
【0025】
図５に表した長さＬ１は、第１部分Ｐｏ１において、Ｘ方向で隣り合うゲート電極３０同士の間での、ｎ－形半導体領域２１のＸ方向の長さである。長さＬ２は、第２部分Ｐｏ２において、Ｘ方向で隣り合うゲート電極３０同士の間での、ｎ－形半導体領域２１のＸ方向の長さである。長さＬ２は、長さＬ１よりも長い。例えば、第２部分Ｐｏ２における複数のゲート電極３０のＸ方向のピッチＰ２は、第１部分Ｐｏ１における複数のゲート電極３０のＸ方向のピッチＰ１よりも長い。ピッチは、隣り合うゲート電極３０のＸ方向における中心同士の間の距離に対応する。
【0026】
図６は、図４の部分VIを表す平面図である。
図６では、第２金属部材２、封止部５、第２電極１２、ｐ形半導体領域２２、ｎ＋形半導体領域２３、及びｐ＋形半導体領域２５が省略されている。
第２部分Ｐｏ２に設けられたゲート電極３０は、半導体素子１０の外周に設けられた不図示のゲート配線を介して、第３電極１３と電気的に接続されている。例えば図６に表したように、半導体層２０中には、Ｘ方向に延伸する接続部３０ｃが設けられている。第１部分Ｐｏ１に設けられたゲート電極３０は、接続部３０ｃを介して、第２部分Ｐｏ２に設けられたゲート電極３０と電気的に接続される。
図６では、第２金属部材２、封止部５、第２電極１２、ｐ形半導体領域２２、ｎ＋形半導体領域２３、及びｐ＋形半導体領域２５が省略されている。
第２部分Ｐｏ２に設けられたゲート電極３０は、半導体素子１０の外周に設けられた不図示のゲート配線を介して、第３電極１３と電気的に接続されている。例えば図６に表したように、半導体層２０中には、Ｘ方向に延伸する接続部３０ｃが設けられている。第１部分Ｐｏ１に設けられたゲート電極３０は、接続部３０ｃを介して、第２部分Ｐｏ２に設けられたゲート電極３０と電気的に接続される。
【0027】
半導体装置１００の動作について説明する。
第２電極１２に対して第１電極１１に正電圧が印加された状態で、第３電極１３を介してゲート電極３０に閾値以上の電圧を印加する。これにより、ｐ形半導体領域２２にチャネル（反転層）が形成され、半導体素子１０がオン状態となる。電子は、チャネルを通って第２電極１２から第１電極１１へ流れる。すなわち、電流が第１電極１１から第２電極１２へ流れる。その後、ゲート電極３０に印加される電圧が閾値よりも低くなると、ｐ形半導体領域２２におけるチャネルが消滅し、半導体素子１０がオフ状態になる。
第２電極１２に対して第１電極１１に正電圧が印加された状態で、第３電極１３を介してゲート電極３０に閾値以上の電圧を印加する。これにより、ｐ形半導体領域２２にチャネル（反転層）が形成され、半導体素子１０がオン状態となる。電子は、チャネルを通って第２電極１２から第１電極１１へ流れる。すなわち、電流が第１電極１１から第２電極１２へ流れる。その後、ゲート電極３０に印加される電圧が閾値よりも低くなると、ｐ形半導体領域２２におけるチャネルが消滅し、半導体素子１０がオフ状態になる。
【0028】
半導体装置１００の各構成要素の材料の一例を説明する。
第１金属部材１、第２金属部材２、第３金属部材３、第１端子１ａ、第２端子２ａ、及び第３端子３ａは、銅などの金属を含む。第１電極１１、第２電極１２、及び第３電極１３は、アルミニウムなどの金属を含む。ｎ－形半導体領域２１、ｐ形半導体領域２２、ｎ＋形半導体領域２３、ｎ＋形半導体領域２４、及びｐ＋形半導体領域２５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、又はアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。ゲート電極３０は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。ゲート絶縁層３１は、酸化シリコンなどの絶縁材料を含む。接合部５１～５５は、錫、アンチモン、銀、又は銅などの金属を含む。
第１金属部材１、第２金属部材２、第３金属部材３、第１端子１ａ、第２端子２ａ、及び第３端子３ａは、銅などの金属を含む。第１電極１１、第２電極１２、及び第３電極１３は、アルミニウムなどの金属を含む。ｎ－形半導体領域２１、ｐ形半導体領域２２、ｎ＋形半導体領域２３、ｎ＋形半導体領域２４、及びｐ＋形半導体領域２５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、又はアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。ゲート電極３０は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。ゲート絶縁層３１は、酸化シリコンなどの絶縁材料を含む。接合部５１～５５は、錫、アンチモン、銀、又は銅などの金属を含む。
【0029】
実施形態の効果を説明する。
半導体素子１０がオン状態になると、半導体層２０に電流が流れる。半導体層２０に電流が流れると、熱が発生する。半導体層２０で発生した熱は、主に、第１電極１１及び第２電極１２を介して第１金属部材１及び第２金属部材２へ伝わり、半導体装置１００から排出される。
半導体素子１０がオン状態になると、半導体層２０に電流が流れる。半導体層２０に電流が流れると、熱が発生する。半導体層２０で発生した熱は、主に、第１電極１１及び第２電極１２を介して第１金属部材１及び第２金属部材２へ伝わり、半導体装置１００から排出される。
【0030】
半導体素子１０は、図４に表したように、第１部分Ｐｏ１及び第２部分Ｐｏ２を含む。第１部分Ｐｏ１は、Ｚ方向において第２金属部材２と重なる。このため、第１部分Ｐｏ１で発生した熱は、第２金属部材２へ排出され易い。第２部分Ｐｏ２は、Ｚ方向において第２金属部材２と重ならない。このため、第２部分Ｐｏ２で発生した熱は、第１部分Ｐｏ１で発生した熱に比べて、第２金属部材２へ排出され難い。半導体素子１０を動作させると、第２部分Ｐｏ２の温度が、第１部分Ｐｏ１の温度よりも高くなる。
【0031】
半導体素子１０がオン状態のとき、一部のチャネルに電流が過度に集中すると、半導体素子１０が破壊される。第２部分Ｐｏ２の温度が第１部分Ｐｏ１の温度よりも高いとき、第２部分Ｐｏ２における半導体領域の電気抵抗は、第１部分Ｐｏ１における半導体領域の電気抵抗よりも低い。電気抵抗の違いにより、第２部分Ｐｏ２に流れる電流密度は、第１部分Ｐｏ１を流れる電流密度よりも大きくなる。特に、Ｚ方向から見たときに、第２部分Ｐｏ２の面積は、第１部分Ｐｏ１の面積よりも小さい。このため、第２部分Ｐｏ２には、電流が集中して流れ易い。第２部分Ｐｏ２への電流集中により、第２部分Ｐｏ２の温度が上昇し、半導体素子１０が破壊される可能性がある。
【0032】
実施形態に係る半導体装置１００では、図５に表したように、第２部分Ｐｏ２におけるゲート電極３０同士の間のｎ－形半導体領域２１の長さＬ２が、第１部分Ｐｏ１におけるゲート電極３０同士の間のｎ－形半導体領域２１の長さＬ１よりも長い。例えば、第２部分Ｐｏ２におけるゲート電極３０のピッチＰ２が、第１部分Ｐｏ１におけるゲート電極３０のピッチＰ１よりも長い。このため、第２部分Ｐｏ２における単位面積あたりのゲート電極３０の数は、第１部分Ｐｏ１における単位面積あたりのゲート電極３０の数よりも少ない。
【0033】
これにより、半導体素子１０がオン状態のとき、第２部分Ｐｏ２における単位面積あたりの電気抵抗は、第１部分Ｐｏ１における単位面積あたりの電気抵抗よりも高い。第２部分Ｐｏ２の電気抵抗の増大により、半導体素子１０がオン状態のときに、第２部分Ｐｏ２に電流が集中し難くなる。例えば、電流は、第１部分Ｐｏ１と第２部分Ｐｏ２に分散して流れる。又は、電流は、主に第１部分Ｐｏ１を流れる。実施形態によれば、第２部分Ｐｏ２への電流集中によって半導体素子１０が破壊される可能性を低減できる。半導体素子１０のSafe Operating Area（ＳＯＡ）を改善できる。
【0034】
特に、第１部分Ｐｏ１のＸ－Ｙ面における面積は、第２部分Ｐｏ２のＸ－Ｙ面における面積よりも広い。このため、電流が主に第１部分Ｐｏ１を流れたとしても、電流が主に第２部分Ｐｏ２を流れる場合に比べて、電流の集中を抑制できる。
【0035】
ここで、第２部分Ｐｏ２における電流集中を抑制可能な半導体装置として、以下の２つの参考例が挙げられる。第１参考例に係る半導体装置では、第２部分Ｐｏ２に、ｎ＋形半導体領域２３又はゲート電極３０が設けられていない。第２参考例に係る半導体装置では、第１部分Ｐｏ１と第２部分Ｐｏ２の両方において、同じピッチで複数のゲート電極３０が設けられ、第２部分Ｐｏ２では、一部のゲート電極３０が第２電極１２と電気的に接続される。
【0036】
第１参考例に係る半導体装置では、半導体素子１０がオン状態のときに、第２部分Ｐｏ２に電流が流れない。このため、半導体素子１０のオン抵抗が増大する。第１実施形態によれば、半導体素子１０の破壊が生じる可能性を低減しつつ、第１参考例に比べて半導体装置のオン抵抗を低減できる。
【0037】
第２参考例に係る半導体装置によれば、第２部分Ｐｏ２に電流が流れるため、第１参考例に比べて半導体素子１０のオン抵抗を低減できる。しかし、第２電極１２と電気的に接続されたゲート電極３０が設けられていると、ゲート電極３０同士の間のｎ－形半導体領域２１の幅（Ｘ方向における長さ）が、第１実施形態に比べて狭まる。ｎ－形半導体領域２１の幅が狭くなると、電流経路の幅が狭まるため、半導体装置のオン抵抗が増大する。第１実施形態によれば、第２部分Ｐｏ２におけるｎ－形半導体領域２１の長さＬ２が、第１部分Ｐｏ１におけるｎ－形半導体領域２１の長さＬ１よりも長い。長さＬ２が長さＬ１よりも長いと、ゲート電極３０同士の間での電流経路の幅が広がる。このため、第１実施形態によれば、半導体素子１０の破壊が生じる可能性を低減しつつ、第２参考例に比べて半導体装置のオン抵抗を低減できる。
【0038】
図７～図９は、実施形態の変形例に係る半導体装置の一部を表す断面図である。
半導体装置１１０では、図７に表したように、半導体層２０が導電部３５を含む。導電部３５は、ｎ－形半導体領域２１中に絶縁層３５ａを介して設けられている。ゲート電極３０は、導電部３５の上に、絶縁層３５ｂを介して設けられている。
半導体装置１１０では、図７に表したように、半導体層２０が導電部３５を含む。導電部３５は、ｎ－形半導体領域２１中に絶縁層３５ａを介して設けられている。ゲート電極３０は、導電部３５の上に、絶縁層３５ｂを介して設けられている。
【0039】
第２電極１２と導電部３５との間には、電気的接続ＥＣが存在する。導電部３５の電位は、第２電極１２の電位と同じである。導電部３５は、Ｘ方向において複数設けられている。各導電部３５は、Ｙ方向に延伸している。例えば、導電部３５のＹ方向における端部は、上方へ引き上げられ、第２電極１２と接している。
【0040】
又は、導電部３５はゲート電極３０と電気的に接続され、導電部３５の電位はゲート電極３０の電位と同じであっても良い。この場合、絶縁層３５ｂが設けられず、導電部３５がゲート電極３０と接する。
【0041】
半導体装置１１０がオフ状態に切り替わったとき、第２電極１２に対して第１電極１１に印加される正電圧が増大する。正電圧の増大により、ｎ－形半導体領域２１とｐ形半導体領域２２との界面から空乏層が広がる。また、ｎ－形半導体領域２１と絶縁層３５ａとの界面からｎ－形半導体領域２１に向けて、空乏層が広がる。後者の空乏層の広がりにより、半導体装置１１０の耐圧を高めることができる。又は、半導体装置１１０の耐圧を維持したまま、ｎ－形半導体領域２１におけるｎ形不純物濃度を高め、半導体装置１１０のオン抵抗を低減できる。
【0042】
長さＬ２は、長さＬ１よりも長い。このため、第２部分Ｐｏ２における導電部３５同士の間のｎ－形半導体領域２１は、第１部分Ｐｏ１における導電部３５同士の間のｎ－形半導体領域２１よりも空乏化し難い。第２部分Ｐｏ２におけるｎ－形半導体領域２１の空乏化を促進させるために、第２部分Ｐｏ２におけるｎ－形半導体領域２１のｎ形不純物濃度が、第１部分Ｐｏ１におけるｎ－形半導体領域２１のｎ形不純物濃度よりも低くても良い。
【0043】
また、上述したように、導電部３５を設けることで、半導体装置１１０の耐圧を維持したまま、ｎ－形半導体領域２１におけるｎ形不純物濃度を高めることができる。これにより、半導体素子１０ａのオン抵抗を低減できる。半導体素子１０ａのオン抵抗が低下すると、発熱量も低下する。このため、半導体装置１１０へ流す電流を大きくできる。電流が大きくなると、第１部分Ｐｏ１と第２部分Ｐｏ２との間で温度差が生じたときに、第２部分Ｐｏ２に電流がさらに集中し易くなる。実施形態によれば、導電部３５が設けられる場合でも、第２部分Ｐｏ２への電流の集中を効果的に抑制でき、半導体素子１０ａが破壊される可能性を低減できる。
【0044】
図８に表した半導体装置１２０では、半導体装置１１０と比べて、第２電極１２がコンタクト部１２ａを含む。コンタクト部１２ａは、ｐ形半導体領域２２に向けて突出している。例えば、１つのｐ形半導体領域２２の上に、一対のｎ＋形半導体領域２３が設けられている。コンタクト部１２ａは、Ｘ方向において、一対のｎ＋形半導体領域２３の間に位置している。ｐ＋形半導体領域２５は、ｐ形半導体領域２２とコンタクト部１２ａの底部との間に設けられている。
【0045】
半導体装置１２０によれば、第２電極１２とｐ＋形半導体領域２５との間の接触面積が増大する。これにより、ｐ形半導体領域２２の電位をより安定化できる。例えば、ｎ－形半導体領域２１においてアバランシェ降伏が生じた際に、ｐ形半導体領域２２の電位の変動を抑制できる。寄生トランジスタの動作を抑制でき、半導体素子１０ｂが破壊される可能性をさらに低減できる。
【0046】
図９に表した半導体装置１３０は、ｎ＋形半導体領域２４に代えて、ｐ＋形半導体領域２６及びｎ形半導体領域２７を含む。ｐ＋形半導体領域２６は、第１電極１１とｎ－形半導体領域２１の間に設けられ、第１電極１１と電気的に接続されている。ｎ形半導体領域２７は、ｐ＋形半導体領域２６とｎ－形半導体領域２１との間に設けられている。ｎ形半導体領域２７におけるｎ形不純物濃度は、ｎ－形半導体領域２１におけるｎ形不純物濃度よりも高い。
【0047】
半導体装置１３０の動作について説明する。
半導体装置１３０では、半導体素子１０ｃは、ＩＧＢＴである。第２電極１２に対して第１電極１１に正電圧が印加された状態で、ゲート電極３０に閾値以上の電圧を印加する。これにより、ｐ形半導体領域２２にチャネル（反転層）が形成される。電子は、第２電極１２からチャネルを介してｎ－形半導体領域２１に注入される。正孔は、ｐ＋形半導体領域２５からｎ－形半導体領域２１に注入される。これにより、半導体装置１３０がオン状態になる。ｎ－形半導体領域２１では、注入された電子及び正孔によって伝導度変調が生じ、ｎ－形半導体領域２１の電気抵抗が減少する。
半導体装置１３０では、半導体素子１０ｃは、ＩＧＢＴである。第２電極１２に対して第１電極１１に正電圧が印加された状態で、ゲート電極３０に閾値以上の電圧を印加する。これにより、ｐ形半導体領域２２にチャネル（反転層）が形成される。電子は、第２電極１２からチャネルを介してｎ－形半導体領域２１に注入される。正孔は、ｐ＋形半導体領域２５からｎ－形半導体領域２１に注入される。これにより、半導体装置１３０がオン状態になる。ｎ－形半導体領域２１では、注入された電子及び正孔によって伝導度変調が生じ、ｎ－形半導体領域２１の電気抵抗が減少する。
【0048】
変形例に係る半導体装置１１０～１３０では、半導体装置１００と同様に、第２部分Ｐｏ２におけるｎ－形半導体領域２１の長さＬ２が、第１部分Ｐｏ１におけるｎ－形半導体領域２１の長さＬ１よりも長い。第２部分Ｐｏ２におけるゲート電極３０のピッチＰ２は、第１部分Ｐｏ１におけるゲート電極３０のピッチＰ１よりも長い。このため、電流の集中によって半導体素子１０ａ～１０ｃが破壊される可能性を低減できる。
【0049】
（第２実施形態）
図１０は、第２実施形態に係る半導体装置の一部を表す断面図である。
第２実施形態に係る半導体装置２００は、半導体素子１０ａに代えて半導体素子１０ｄを含む点で、半導体装置１００と異なる。半導体素子１０ｄは、ＭＯＳＦＥＴである。半導体素子１０ｄでは、第２部分Ｐｏ２におけるｎ＋形半導体領域２３の単位面積あたりの数が、第１部分Ｐｏ１におけるｎ＋形半導体領域２３の単位面積あたりの数よりも少ない。
図１０は、第２実施形態に係る半導体装置の一部を表す断面図である。
第２実施形態に係る半導体装置２００は、半導体素子１０ａに代えて半導体素子１０ｄを含む点で、半導体装置１００と異なる。半導体素子１０ｄは、ＭＯＳＦＥＴである。半導体素子１０ｄでは、第２部分Ｐｏ２におけるｎ＋形半導体領域２３の単位面積あたりの数が、第１部分Ｐｏ１におけるｎ＋形半導体領域２３の単位面積あたりの数よりも少ない。
【0050】
例えば図１０に表したように、第１部分Ｐｏ１では、１つのｐ形半導体領域２２の上に、一対のｎ＋形半導体領域２３が設けられている。第２部分Ｐｏ２では、１つのｐ形半導体領域２２の上に、１つのｎ＋形半導体領域２３が設けられている。
【0051】
ｎ＋形半導体領域２３が設けられていない領域では、ゲート電極３０に電圧が印加されても、電流が流れない。ｎ＋形半導体領域２３の数が少ないほど、半導体素子１０ｄがオン状態のときに流れる電流が減少する。すなわち、電気抵抗が増大する。第２実施形態によれば、第１実施形態と同様に、第２部分Ｐｏ２における半導体領域の電気抵抗が、第１部分Ｐｏ１における半導体領域の電気抵抗よりも高くなる。これにより、半導体素子１０ｄがオン状態のときに、第２部分Ｐｏ２における電流集中を抑制できる。この結果、第２部分Ｐｏ２への電流集中によって半導体素子１０ｄが破壊される可能性を、低減できる。
【0052】
例えば、第２部分Ｐｏ２におけるｎ－形半導体領域２１の長さＬ２は、第１部分Ｐｏ１におけるｎ－形半導体領域２１の長さＬ１と同じである。第２部分Ｐｏ２におけるゲート電極３０のピッチＰ２は、第１部分Ｐｏ１におけるゲート電極３０のピッチＰ１と同じである。
【0053】
又は、第１実施形態と同様に、長さＬ２が長さＬ１よりも長くても良い。ピッチＰ２がピッチＰ１よりも長くても良い。これにより、第２部分Ｐｏ２への電流集中をさらに抑制できる。
【0054】
図１０に表したように、第２部分Ｐｏ２に設けられたｐ＋形半導体領域２５の幅は、第１部分Ｐｏ１に設けられたｐ＋形半導体領域２５の幅よりも広くても良い。第２部分Ｐｏ２において、ｐ＋形半導体領域２５の一側面は、ゲート絶縁層３１と接していても良い。これにより、第２部分Ｐｏ２におけるｐ形半導体領域２２の電位の変動をさらに抑制できる。
【0055】
第２実施形態に係る半導体装置２００に、第１実施形態の各変形例に係る半導体装置の構造が適用されても良い。例えば、半導体装置２００において、半導体層２０に導電部３５が設けられても良い。第２電極１２が、コンタクト部１２ａを含んでも良い。半導体素子１０ｄは、ＩＧＢＴであり、ｎ＋形半導体領域２４に代えてｐ＋形半導体領域２６及びｎ形半導体領域２７を含んでも良い。
【0056】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0057】
１：第１金属部材、 １ａ：第１端子、 ２：第２金属部材、 ２ａ：第２端子、 ３：第３金属部材、 ３ａ：第３端子、 ５：封止部、 １０，１０ａ～１０ｄ：半導体素子、 １１：第１電極、 １２：第２電極、 １２ａ：コンタクト部、 １３：第３電極、 ２０：半導体層、 ２１：ｎ－形半導体領域、 ２２：ｐ形半導体領域、 ２３：ｎ＋形半導体領域、 ２４：ｎ＋形半導体領域、 ２５：ｐ＋形半導体領域、 ２６：ｐ＋形半導体領域、 ２７：ｎ形半導体領域、 ３０：ゲート電極、 ３０ｃ：接続部、 ３１：ゲート絶縁層、 ３５：導電部、 ３５ａ，３５ｂ：絶縁層、 ５１～５５：接合部、 １００～１３０，２００：半導体装置、 Ｐ１，Ｐ２：ピッチ、 Ｐｏ１：第１部分、 Ｐｏ２：第２部分
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】