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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2023-08-29
(45)【発行日】2023-09-06
(54)【発明の名称】半導体集積回路及びその製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20230830BHJP
H01L 29/778 20060101ALI20230830BHJP
H01L 29/812 20060101ALI20230830BHJP
H01L 33/04 20100101ALI20230830BHJP
【ＦＩ】
H01L29/80 H
H01L33/04
【請求項の数】
51
(21)【出願番号】P 2023513219
(86)(22)【出願日】2021-08-23
(86)【国際出願番号】 US2021047101
(87)【国際公開番号】W WO2022046611
(87)【国際公開日】2022-03-03
【審査請求日】2023-04-17
(31)【優先権主張番号】63/069,551
(32)【優先日】2020-08-24
(33)【優先権主張国・地域又は機関】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】519303726
【氏名又は名称】ジェフ ダブリュ．テイラー
(74)【代理人】
【識別番号】100099759
【弁理士】
【氏名又は名称】青木 篤
(74)【代理人】
【識別番号】100123582
【弁理士】
【氏名又は名称】三橋 真二
(74)【代理人】
【識別番号】100092624
【弁理士】
【氏名又は名称】鶴田 準一
(74)【代理人】
【識別番号】100114018
【弁理士】
【氏名又は名称】南山 知広
(74)【代理人】
【識別番号】100153729
【弁理士】
【氏名又は名称】森本 有一
(72)【発明者】
【氏名】ジェフ ダブリュ．テイラー
【審査官】石塚 健太郎
(56)【参考文献】
【文献】米国特許出願公開第２０１６／０３６５４７５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００９／０００３３９９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００４／００７９９７１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３６５４７６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／００２５９２６（ＵＳ，Ａ１）
【文献】特開昭６４－１２５８１（ＪＰ，Ａ）
【文献】特開平５－２５１４７５（ＪＰ，Ａ）
【文献】特開平６－９７４６１（ＪＰ，Ａ）
【文献】特開平１０－２１４９０６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ３３／０４
(57)【特許請求の範囲】
【請求項1】
集積回路を形成する方法であって、基板の上に支持された複数の半導体層を堆積すること又は設けることであって、前記複数の半導体層は、ｉ）少なくとも一つのｎ型層と、ｉｉ）少なくとも一つの前記ｎ型層の上に形成された反転ｐ型変調ドープ量子井戸構造であって、ｐ型電荷シートの上に配置された量子井戸層と障壁層との少なくとも一つの対を有する、反転ｐ型変調ドープ量子井戸構造と、ｉｉｉ）前記反転ｐ型変調ドープ量子井戸構造の上に形成された非反転ｎ型変調ドープ量子井戸構造であって、前記量子井戸層と前記障壁層との少なくとも一つの前記対の上に配置されたｎ型電荷シートを有する、非反転ｎ型変調ドープ量子井戸構造と、ｉｖ）前記非反転ｎ型変調ドープ量子井戸構造の上に配置された少なくとも一つのｐ型層であって、比較的高い濃度のｐ型ドープの第１のｐ型層を有し、前記第１のｐ型層は、比較的低い濃度のｐ型ドープの第２のｐ型層の下に形成された、少なくとも一つのｐ型層と、を有することと、
前記複数の半導体層にエッチング工程（Ｅ１）を行うことであって、前記エッチング工程（Ｅ１）は、前記第２のｐ型層の一部を露出することと、
前記第１のｐ型層に接触するｐ型ゲートイオン注入領域を形成するために、ｐ型イオンを、前記エッチング工程（Ｅ１）によって露出された前記第２のｐ型層に注入することと、
前記非反転ｎ型変調ドープ量子井戸構造に接触するｎ型ソースイオン注入領域及びｎ型ドレインイオン注入領域を形成するために、ｎ型イオンを、前記複数の半導体層に注入することと、
前記ｐ型ゲートイオン注入領域に接触するｎチャネルＨＦＥＴデバイスのゲート電極を形成することと、
前記ｎ型ソースイオン注入領域及び前記ｎ型ドレインイオン注入領域にそれぞれ接触する前記ｎチャネルＨＦＥＴデバイスのソース電極及びドレイン電極を形成することと、
を備える、方法。
【請求項2】
前記ｎチャネルＨＦＥＴ素子のゲート電極、ソース電極及びドレイン電極を形成する前に、前記ｎチャネルＨＦＥＴ素子の前記ｐ型ゲートイオン注入領域、前記ｎ型ソースイオン注入領域及び前記ｎ型ドレインイオン注入領域をアニールする熱アニール工程を行うことを更に備える、請求項１に記載の方法。
【請求項3】
耐火金属からフィーチャを形成することであって、前記フィーチャは、前記ｎ型変調ドープ量子井戸構造によって設けられた量子井戸チャネルを覆い、前記ｎ型ソースイオン注入領域及び前記ｎ型ドレインイオン注入領域は、前記フィーチャの向かい合った辺に沿って互いに向かい合って配置され、前記ｐ型ゲートイオン注入領域は、前記フィーチャの一つの端部に隣接して配置されることを更に備える、請求項１に記載の方法。
【請求項4】
前記反転ｐ型変調ドープ量子井戸構造に接触するｐ型バックゲートイオン注入領域を形成するために、前記ｐ型イオンを、前記複数の半導体層に注入することと、前記ｐ型バックゲートイオン注入領域に接触する前記ｎチャネルＨＦＥＴデバイスのバックゲート電極を形成することと、
を更に備える、請求項１に記載の方法。
【請求項5】
耐火金属からフィーチャを形成することであって、前記フィーチャは、前記ｎ型変調ドープ量子井戸構造によって設けられた量子井戸チャネルを覆い、前記ｎ型ソースイオン注入領域及び前記ｎ型ドレインイオン注入領域は、前記フィーチャの向かい合った辺に沿って互いに向かい合って配置され、前記ｐ型ゲートイオン注入領域及び前記ｐ型バックゲートイオン注入領域は、前記フィーチャの向かい合った端部に隣接して互いに向かい合って配置されることを更に備える、請求項４に記載の方法。
【請求項6】
前記エッチング工程（Ｅ１）は、ドライエッチングを使用する、請求項１に記載の方法。
【請求項7】
前記第１のｐ型層は、少なくとも７ｅ１８ｃｍ－３の濃度のｐ型ドーピングを有する、請求項１に記載の方法。
【請求項8】
前記第１のｐ型層は、ｐ型ドーピングされたＡｌＧＡＡｓの合金から形成される、請求項１に記載の方法。
【請求項9】
前記第１のｐ型層は、Ａｌｘ１ＧＡ（１－ｘ１）Ａｓから形成され、パラメ－タｘ１は、１５％である、請求項１に記載の方法。
【請求項10】
前記第１のｐ型層は、２００～３００Åの範囲の厚さを有する、請求項１に記載の方法。
【請求項11】
前記複数の半導体層は、ｉｉｉ）の前記非反転ｎ型変調ドープ量子井戸構造とｉｖ）の少なくとも一つの前記ｐ型層との間の非ドープのスペーサ層を更に有し、前記ｎチャネルＨＦＥＴデバイスの前記ｎ型ソースイオン注入領域及び前記ｎ型ドレインイオン注入領域を形成するために、前記ｎ型イオンを、前記非ドープのスペーサ層に注入する、請求項１に記載の方法。
【請求項12】
前記第１のｐ型層に接触するｐ型エミッタイオン注入領域を形成するために、前記ｐ型イオンを、前記エッチング工程（Ｅ１）によって露出した前記第２のｐ型層に注入することと、前記非反転ｎ型変調ドープ量子井戸構造に接触するｎ型ベースイオン注入領域を形成するために、前記ｎ型イオンを、前記複数の半導体層に注入することと、
前記反転ｐ型変調ドープ量子井戸構造に接触するｐ型コレクタイオン注入領域を形成するために、前記ｐ型イオンを、前記複数の半導体層に前記ｐ型イオンを注入することと、
前記ｐ型エミッタイオン注入領域に接触するＰ－Ｐ ＢＩＣＦＥＴデバイスのエミッタ電極を形成することと、
前記ｎ型ベースイオン注入領域に接触する前記Ｐ－Ｐ ＢＩＣＦＥＴデバイスのベース電極を形成することと、
前記ｐ型コレクタイオン注入領域に接触する前記Ｐ－Ｐ ＢＩＣＦＥＴデバイスのコレクタ電極を形成することと、
を更に備える、請求項１に記載の方法。
【請求項13】
前記Ｐ－Ｐ ＢＩＣＦＥＴデバイスのベース電極及びコレクタ電極は、相互接続されたセグメントを有する、請求項１２に記載の方法。
【請求項14】
前記反転ｐ型変調ドープ量子井戸構造に接触するｐ型ソースイオン注入領域及びｐ型ドレインイオン注入領域を形成するために、前記ｐ型イオンを、前記複数の半導体層に注入することと、前記複数の半導体層にエッチング工程（Ｅ２）を行うことであって、前記エッチング工程（Ｅ２）は、ｉ）の前記ｎ型層の上の層の一部を露出することと、
ｉ）の前記ｎ型層に接触するｎ型ゲートイオン注入領域を形成するために、前記ｎ型イオンを、前記エッチング工程（Ｅ２）によって露出した層に注入することと、
前記ｎ型ゲートイオン注入領域に接触するｐチャネルＨＦＥＴ素子のゲート電極を形成することと、
前記ｐ型ソースイオン注入領域及び前記ｐ型ドレインイオン注入領域にそれぞれ接触する前記ｐチャネルＨＦＥＴ素子のソース電極及びドレイン電極を形成することと、
を更に備える、請求項１に記載の方法。
【請求項15】
前記ｐチャネルＨＦＥＴ素子のゲート電極、ソース電極及びドレイン電極を形成する前に、前記ｐチャネルＨＦＥＴ素子の前記ｎ型ゲートイオン注入領域、前記ｐ型ソースイオン注入領域及び前記ｐ型ドレインイオン注入領域をアニールする工程を行うことを更に備える、請求項１４に記載の方法。
【請求項16】
耐火金属から追加のフィーチャを形成することであって、前記追加のフィーチャは、前記ｐ型変調ドープ量子井戸構造によって設けられた量子井戸チャネルを覆い、前記ｐ型ソースイオン注入領域及び前記ｐ型ドレインイオン注入領域は、前記追加のフィーチャの向かい合った辺に沿って互いに向かい合って配置され、前記ｎ型ゲートイオン注入領域は、前記追加のフィーチャの一つの端部に隣接して配置されることを更に備える、請求項１４に記載の方法。
【請求項17】
前記非反転ｎ型変調ドープ量子井戸構造に接触するｎ型バックゲートイオン注入領域を形成するために、前記ｎ型イオンを、前記複数の半導体層に注入することと、前記ｎ型バックゲートイオン注入領域に接触する前記ｐチャネルＨＦＥＴデバイスのバックゲート電極を形成することと、
を更に備える、請求項１４に記載の方法。
【請求項18】
耐火金属から追加のフィーチャを形成することであって、前記追加のフィーチャは、前記ｐ型変調ドープ量子井戸構造によって設けられた量子井戸チャネルを覆い、前記ｐ型ソースイオン注入領域及び前記ｐ型ドレインイオン注入領域は、前記追加のフィーチャの向かい合った辺に沿って互いに向かい合って配置され、前記ｎ型ゲートイオン注入領域及び前記ｎ型バックゲートイオン注入領域は、前記追加のフィーチャの向かい合った端部に隣接して互いに向かい合って配置されることを更に備える、請求項１７に記載の方法。
【請求項19】
前記エッチング工程（Ｅ２）は、ドライエッチングを使用する、請求項１４に記載の方法。
【請求項20】
ｉ）の前記ｎ型層は、少なくとも５×１０１８ｃｍ－３の濃度のｎ型ドーピングを有する、請求項１４に記載の方法。
【請求項21】
ｉ）の前記ｎ型層は、ｎ型ドーピングされたガリウム砒素から形成される、請求項１４に記載の方法。
【請求項22】
前記複数の半導体層は、ｉｉ）の前記反転ｐ型変調ドープ量子井戸構造とｉｉｉ）の前記非反転ｎ型変調ドープ量子井戸構造との間の非ドープのスペーサ層を更に有し、前記ｐチャネルＨＦＥＴデバイスの前記ｐ型ソースイオン注入領域及び前記ｐ型ドレインイオン注入領域を形成するために、前記ｐ型イオンを、前記非ドープのスペーサ層に注入する、請求項１４に記載の方法。
【請求項23】
前記非反転ｎ型変調ドープ量子井戸構造に接触するｎ型コレクタイオン注入領域を形成するために、前記複数の半導体層に前記ｎ型イオンを注入することと、前記反転ｐ型変調ドープ量子井戸構造に接触するｐ型ベースイオン注入領域を形成するために、前記複数の半導体層に前記ｐ型イオンを注入することと、
ｉ）の前記ｎ型層と接触するｎ型エミッタイオン注入領域を形成するために、前記ｎ型イオンを、前記エッチング工程（Ｅ２）によって露出した層に注入することと、
前記ｎ型コレクタイオン注入領域に接触するＮ－Ｎ ＢＩＣＦＥＴデバイスのコレクタ電極を形成するとともに前記ｎ型エミッタイオン注入領域に接触する前記Ｎ－Ｎ ＢＩＣＦＥＴデバイスのエミッタ電極を形成することと、
前記ｐ型ベースイオン注入領域に接触する前記Ｎ－Ｎ ＢＩＣＦＥＴ素子のベース電極を形成することと、
を更に備える、請求項１４に記載の方法。
【請求項24】
前記Ｎ－Ｎ ＢＩＣＦＥＴデバイスのベース電極及びコレクタ電極は、相互接続されたセグメントを有する、請求項２３に記載の方法。
【請求項25】
前記ｎチャネルＨＦＥＴデバイスを形成する間に、前記集積回路の一部として、少なくとも一つの光電子デバイス又は光デバイスを形成することを更に備える、請求項１に記載の方法。
【請求項26】
前記複数の半導体層は、ガリウム砒素半導体材料のようなＩＩＩ－Ｖ族化合物半導体材料を含む、請求項１に記載の方法。
【請求項27】
基板の上に支持された複数の半導体層であって、ｉ）少なくとも一つのｎ型層と、ｉｉ）少なくとも一つの前記ｎ型層の上に形成された反転ｐ型変調ドープ量子井戸構造であって、ｐ型電荷シートの上に配置された量子井戸層と障壁層との少なくとも一つの対を有する、反転ｐ型変調ドープ量子井戸構造と、ｉｉｉ）前記反転ｐ型変調ドープ量子井戸構造の上に形成された非反転ｎ型変調ドープ量子井戸構造であって、前記量子井戸層と前記障壁層との少なくとも一つの前記対の上に配置されたｎ型電荷シートを有する、非反転ｎ型変調ドープ量子井戸構造と、ｉｖ）前記非反転ｎ型変調ドープ量子井戸構造の上に配置された少なくとも一つのｐ型層であって、比較的高い濃度のｐ型ドープの第１のｐ型層を有し、前記第１のｐ型層は、比較的低い濃度のｐ型ドープの第２のｐ型層の下に形成された、少なくとも一つのｐ型層と、を有する、複数の半導体層と、前記第１のｐ型層に接触するｐ型ゲートイオン注入領域と、
前記非反転ｎ型変調ドープ量子井戸構造に接触するｎ型ソースイオン注入領域及びｎ型ドレインイオン注入領域と、
前記ｐ型ゲートイオン注入領域に接触するｎチャネルＨＦＥＴデバイスのゲート電極と、
前記ｎ型ソースイオン注入領域及び前記ｎ型ドレインイオン注入領域にそれぞれ接触する前記ｎチャネルＨＦＥＴデバイスのソース電極及びドレイン電極と、
を備える集積回路。
【請求項28】
前記ｎチャネルＨＦＥＴ素子のゲート電極、ソース電極及びドレイン電極を形成する前に、前記ｎチャネルＨＦＥＴ素子の前記ｐ型ゲートイオン注入領域、前記ｎ型ソースイオン注入領域及び前記ｎ型ドレインイオン注入領域は、熱アニール工程によってアニールされている、請求項２７に記載の集積回路。
【請求項29】
耐火金属から形成されたフィーチャであって、前記ｎ型変調ドープ量子井戸構造によって設けられた量子井戸チャネルを覆い、前記ｎ型ソースイオン注入領域及び前記ｎ型ドレインイオン注入領域は、前記フィーチャの向かい合った辺に沿って互いに向かい合って配置され、前記ｐ型ゲートイオン注入領域は、前記フィーチャの一つの端部に隣接して配置された、フィーチャを更に備える、請求項２７に記載の集積回路。
【請求項30】
前記反転ｐ型変調ドープ量子井戸構造に接触するｐ型バックゲートイオン注入領域と、前記ｐ型バックゲートイオン注入領域に接触する前記ｎチャネルＨＦＥＴデバイスのバックゲート電極と、
を更に備える請求項２７に記載の集積回路。
【請求項31】
耐火金属から形成されたフィーチャであって、前記ｎ型変調ドープ量子井戸構造によって設けられた量子井戸チャネルを覆い、前記ｎ型ソースイオン注入領域及び前記ｎ型ドレインイオン注入領域は、前記フィーチャの向かい合った辺に沿って互いに向かい合って配置され、前記ｐ型ゲートイオン注入領域及び前記ｐ型バックゲートイオン注入領域は、前記フィーチャの向かい合った端部に隣接して互いに向かい合って配置された、フィーチャを更に備える、請求項３０に記載の集積回路。
【請求項32】
前記第１のｐ型層は、少なくとも７×１８ｃｍ－３の濃度のｐ型ドーピングを有する、請求項２７に記載の集積回路。
【請求項33】
前記第１のｐ型層は、ｐ型ドーピングされたＡｌＧＡＡｓの合金から形成されている、請求項２７に記載の集積回路。
【請求項34】
前記第１のｐ型層は、Ａｌｘ１ＧＡ（１－ｘ１）Ａｓから形成されており、パラメ－タｘ１は、１５％である、請求項２７に記載の集積回路。
【請求項35】
前記第１のｐ型層は、２００～３００Åの範囲の厚さを有する、請求項２７に記載の集積回路。
【請求項36】
前記複数の半導体層は、ｉｉｉ）の前記非反転ｎ型変調ドープ量子井戸構造とｉｖ）の少なくとも一つの前記ｐ型層との間の非ドープのスペーサ層を更に有し、前記ｎチャネルＨＦＥＴデバイスの前記ｎ型ソースイオン注入領域及び前記ｎ型ドレインイオン注入領域は、前記非ドープのスペーサ層内に延在している、請求項２７に記載の集積回路。
【請求項37】
前記第１のｐ型層に接触するｐ型エミッタイオン注入領域と、前記非反転ｎ型変調ドープ量子井戸構造に接触するｎ型ベースイオン注入領域と、
前記反転ｐ型変調ドープ量子井戸構造に接触するｐ型コレクタイオン注入領域と、
前記ｐ型エミッタイオン注入領域に接触するＰ－Ｐ ＢＩＣＦＥＴデバイスのエミッタ電極と、
前記ｎ型ベースイオン注入領域に接触する前記Ｐ－Ｐ ＢＩＣＦＥＴデバイスのベース電極と、
前記ｐ型コレクタイオン注入領域に接触する前記Ｐ－Ｐ ＢＩＣＦＥＴデバイスのコレクタ電極と、
を更に備える、請求項２７に記載の集積回路。
【請求項38】
前記Ｐ－Ｐ ＢＩＣＦＥＴデバイスのベース電極及びコレクタ電極は、相互接続されたセグメントを有する、請求項３７に記載の集積回路。
【請求項39】
前記反転ｐ型変調ドープ量子井戸構造に接触するｐ型ソースイオン注入領域及びｐ型ドレインイオン注入領域と、ｉ）の前記ｎ型層に接触するｎ型ゲートイオン注入領域と、
前記ｎ型ゲートイオン注入領域に接触するｐチャネルＨＦＥＴ素子のゲート電極と、
前記ｐ型ソースイオン注入領域及び前記ｐ型ドレインイオン注入領域にそれぞれ接触する前記ｐチャネルＨＦＥＴ素子のソース電極及びドレイン電極と、
を更に備える、請求項２７に記載の集積回路。
【請求項40】
前記ｐチャネルＨＦＥＴ素子の前記ｎ型ゲートイオン注入領域、前記ｐ型ソースイオン注入領域及び前記ｐ型ドレインイオン注入領域は、熱アニール工程によってアニールされている、請求項３９に記載の集積回路。
【請求項41】
耐火金属から形成された追加のフィーチャであって、前記ｐ型変調ドープ量子井戸構造によって設けられた量子井戸チャネルを覆い、前記ｐ型ソースイオン注入領域及び前記ｐ型ドレインイオン注入領域は、前記追加のフィーチャの向かい合った辺に沿って互いに向かい合って配置され、前記ｎ型ゲートイオン注入領域は、前記追加のフィーチャの一つの端部に隣接して配置された、フィーチャを更に備える、請求項３９に記載の集積回路。
【請求項42】
前記非反転ｎ型変調ドープ量子井戸構造に接触するｎ型バックゲートイオン注入領域と、前記ｎ型バックゲートイオン注入領域に接触する前記ｐチャネルＨＦＥＴデバイスのバックゲート電極と、
を更に備える、請求項３９に記載の集積回路。
【請求項43】
耐火金属から形成された追加のフィーチャであって、前記ｐ型変調ドープ量子井戸構造によって設けられた量子井戸チャネルを覆い、前記ｐ型ソースイオン注入領域及び前記ｐ型ドレインイオン注入領域は、前記追加のフィーチャの向かい合った辺に沿って互いに向かい合って配置され、前記ｎ型ゲートイオン注入領域及び前記ｎ型バックゲートイオン注入領域は、前記追加のフィーチャの向かい合った端部に隣接して互いに向かい合って配置された、フィーチャを更に備える、請求項４２に記載の集積回路。
【請求項44】
ｉ）の前記ｎ型層は、少なくとも５×１０１８ｃｍ－３の濃度のｎ型ドーピングを有する、請求項３９に記載の集積回路。
【請求項45】
ｉ）の前記ｎ型層は、ｎ型ドーピングされたガリウム砒素から形成されている、請求項３９に記載の集積回路。
【請求項46】
前記複数の半導体層は、ｉｉ）の前記反転ｐ型変調ドープ量子井戸構造とｉｉｉ）の前記非反転ｎ型変調ドープ量子井戸構造との間の非ドープのスペーサ層を更に有し、前記ｐチャネルＨＦＥＴデバイスの前記ｐ型ソースイオン注入領域及び前記ｐ型ドレインイオン注入領域は、前記非ドープのスペーサ層内に延在している、請求項３９に記載の集積回路。
【請求項47】
前記ｎチャネルＨＦＥＴデバイスは、インバータ回路又は論理ゲートの一部として前記ｐチャネルＨＦＥＴデバイスの上に積層されている、請求項３９に記載の集積回路。
【請求項48】
前記非反転ｎ型変調ドープ量子井戸構造に接触するｎ型コレクタイオン注入領域と、前記反転ｐ型変調ドープ量子井戸構造に接触するｐ型ベースイオン注入領域と、
ｉ）の前記ｎ型層と接触するｎ型エミッタイオン注入領域と、
前記ｎ型コレクタイオン注入領域に接触するＮ－Ｎ ＢＩＣＦＥＴデバイスのコレクタ電極と、
前記ｐ型ベースイオン注入領域に接触する前記Ｎ－Ｎ ＢＩＣＦＥＴ素子のベース電極と、
前記ｎ型エミッタイオン注入領域に接触する前記Ｎ－Ｎ ＢＩＣＦＥＴデバイスのエミッタ電極と、
を更に備える、請求項３９に記載の集積回路。
【請求項49】
前記Ｎ－Ｎ ＢＩＣＦＥＴデバイスのベース電極及びコレクタ電極は、相互接続されたセグメントを有する、請求項４８に記載の集積回路。
【請求項50】
前記集積回路の一部として形成されている少なくとも一つの光電子デバイス又は光デバイスを更に備える、請求項２７に記載の集積回路。
【請求項51】
前記複数の半導体層は、ガリウム砒素半導体材料のようなＩＩＩ－Ｖ族化合物半導体材料を含む、請求項２７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本願は、２０２０年８月２４日に出願された米国仮出願第６３／０６９，５５１号からの優先権を主張し、その全体を参照により本明細書に組み込む。
本願は、２０２０年８月２４日に出願された米国仮出願第６３／０６９，５５１号からの優先権を主張し、その全体を参照により本明細書に組み込む。
【0002】
本願は、（ヘテロ接合電界効果トランジスタのような）電子機能及び（発光体、光検出器及び光スイッチ、活性導波路のような）光電子機能及び（受動導波路及び結合器のような）光機能を実装する半導体集積回路及びその製造方法に関する。
【背景技術】
【0003】
本願は、米国特許第６，０３１，２４３号、２０００年４月２４日に出願された米国特許出願第０９／５５６，２８５号、２００１年３月２日に出願された米国特許出願第０９／７９８，３１６号、２００２年３月４日に出願された国際出願ＰＣＴ／ＵＳ０２／０６８０２号、１９９７年１０月１４日に出願された米国特許出願第０８／９４９,５０４号、２００２年７月２３日出願に出願された米国特許出願第１０／２００,９６７号、２０００年１１月１０日に出願された米国特許出願第０９／７１０,２１７号、２００２年４月２６日に出願された米国特許出願第６０／３７６,２３８号、２００２年１２月１９日に出願された米国特許出願第１０／３２３,３９０号、２００２年１０月２５日に出願された米国特許出願第１０／２８０,８９２号、２００２年１２月１９日に出願された米国特許出願第１０／３２３,３９０号、２００２年１２月１９日に出願された米国特許出願第１０／３２３,５１３号、２００２年１２月１９日に出願された米国特許出願第１０／３２３,３８９号、２００２年１２月１９日に出願された特許出願第１０／３２３，３８８号、２００３年１月１３日に出願された米国特許出願第１０／３４０，９４２号、２０１３年６月１９日に出願された米国特許出願第 １３／９２１，３１１号及び２０１４年３月２４日に出願された米国特許出願第１４／２２２，８４１号及び２０１７年３月６日に出願された米国特許出願第１５／４５０，４００号に詳しく記載されているような反転量子井戸チャネルデバイス構造を利用した多様なデバイス（光電子デバイス、論理回路及び／又は信号処理回路）を実現するための（「平面光電子技術」又は「ＰＯＥＴと称する」）技術の上に構築されたものであり、その全てを参照により本明細書に組み込む。
【0004】
これらの構造では、共通の基板上にデバイスを作るために、製造順序を利用することができる。換言すれば、これらのデバイスの全てを共通の基板の上に同時に実現するために、ｎ型コンタクト、ｐ型コンタクト、臨界エッチング等を使用することができる。このデバイス構造の本質的なフィーチャは、１）ｎ型変調ドープ界面及びｐ型変調ドープ量子井戸界面、２）イオン注入により形成された自己整合ｎ型チャネルコンタクト及びｐ型チャネルコンタクト、３）イオン注入により形成されたｎ型チャネルコンタクト及び下側ｎ型層構造に対するｎ型金属コンタクト及び４）イオン注入により形成されたｐ型チャネルコンタクト及び上側ｐ型層構造に対するｐ型金属コンタクトを有する。能動素子構造は、好適には、（ＧＡＡｓ／ＡｌＧＡＡｓのような）ＩＩＩ－Ｖ族材料の化合物半導体系で実現される。
【発明の概要】
【発明が解決しようとする課題】
【0005】
様々な光電子スデバイスを構築するためにＰＯＥＴを使用することができる。相補型ＮＨＦＥＴ及びＰＨＦＥＴ単極電界効果トランジスタのような様々な高性能トランジスタデバイスを構築するためにＰＯＥＴを使用することも可能である。ＮＨＦＥＴトランジスタは、一つ以上の量子井戸の上に配置されたｎ型電荷シートを有するｎ型変調ドープ量子井戸界面を採用する。（一つ以上の）量子井戸は、ソース電極端子とドレイン電極端子との間で電子電荷キャリアを伝導させるための活性チャネルを形成する。ｎ型電荷シートの上に配置された高濃度ドープｐ型層は、（一つ以上の）量子井戸によって形成された活性チャネルを通る電子電荷キャリアの流れを制御する電界を加えるゲート領域を形成する。ゲート領域への低抵抗の電気接触は、高濃度ドープｐ型層をエッチングして停止させる制御されたエッチング工程によって設けられる。これらのエッチングの制御は困難である。エッチング停止層を、高濃度ドープｐ型層の上に配置することができる。ドライエッチングは、エッチング停止層のごく近くまで行われる。その後、エッチング停止層までエッチングエッチングして停止させるために、ウェットエッチングが使用される。その後、エッチングストップ層の残りの部分を除去して高濃度ドープｐ型層を露出するために、別のウェットエッチング工程が使用される。これらノードライエッチング手順及びウェットエッチング手順は、エッチャント（例えば、酸）の選択、エッチング温度の制御及びエッチャントの選択の信頼性の問題のために、効果的にエッチストップ層を除去して高濃度ドープｐ型層を露出する制御が困難である場合がある。
【課題を解決するための手段】
【0006】
集積回路を形成する方法及び結果として生じる集積回路は、基板の上に支持された複数の半導体層を有し、複数の半導体層は、ｉ）少なくとも一つのｎ型層と、ｉｉ）少なくとも一つのｎ型層の上に形成された反転ｐ型変調ドープ量子井戸構造と、ｉｉｉ）反転ｐ型変調ドープ量子井戸構造の上に形成された非反転ｎ型変調ドープ量子井戸構造と、ｉｖ）非反転ｎ型変調ドープ量子井戸構造の上に配置された少なくとも一つのｐ型層であって、比較的高い濃度のｐ型ドープの第１のｐ型層を有し、第１のｐ型層は、比較的低い濃度のｐ型ドープの第２のｐ型層の下に形成された、少なくとも一つのｐ型層と、を有する。第１のｐ型層に接触するｐ型ゲート注入領域を形成するために、ｐ型イオンを、露出された第２のｐ型層に注入する。非反転ｎ型変調ドープ量子井戸構造に接触するｎ型ソースイオン注入領域及びｎ型ドレインイオン注入領域を形成する。ｐ型ゲートイオン注入領域に接触するｎチャネルＨＦＥＴデバイスのゲート電極を形成する。ｎ型ソースイオン注入領域及びｎ型ドレインイオン注入領域にそれぞれ接触するｎチャネルＨＦＥＴデバイスのソース電極及びドレイン電極を形成する。ＰチャネルＨＦＥＴデバイス、相補型ＢＩＣＦＥＴデバイス、積層相補型ＨＦＥＴデバイス及びそれに基づく回路及び／又は論理ゲート並びに種々の光電子デバイス及び光デバイスを、集積回路の一部として形成することもできる。
【0007】
上述の実施形態において、ｐ型イオン注入は、ＮチャネルＨＦＥＴデバイスのゲート領域及び／又はバックゲート領域に接触するために使用され、ｎ型イオン注入は、ＰチャネルＨＦＥＴデバイスのゲート領域及び／又はバックゲート領域に接触するために使用される。これらの注入工程を効果的に制御することができ、相補型ＨＦＥＴデバイスの高性能動作のためにゲート抵抗を最小にするのを支援する。
【図面の簡単な説明】
【0008】
【0009】
【0010】
【0011】
【0012】
【0013】
【0014】
【0015】
【0016】
【0017】
【0018】
【0019】
【0020】
【0021】
【0022】
【0023】
【0024】
【0025】
【0026】
【0027】
【0028】
【0029】
【0030】
【0031】
【0032】
【0033】
【0034】
【発明を実施するための形態】
【0035】
ここで図１に目を向けると、本願のエピタキシャル半導体層構造は、ガリウム砒素（ＧａＡｓ）のような化合物半導体又は他の適切な基板から実現される基板のような基板１０１の上に形成された下側ミラー層１０３を有する。下側ミラー層１０３は、互いに異なる屈折率を有する半導体材料又は誘電体材料の対のエピタキシャル成長によって典型的に構成される分布ブラッグ反射器（ＤＢＲ）ミラーを形成することができる。互いに異なる屈折率を有する二つの材料を一緒に配置して接合部を形成するとき、接合部において光が反射される。そのような一つの境界で反射する光の量は少ない。しかしながら、複数の接合部／層の対を、各層が１／４波長（λ／４）の光学的厚さで周期的に積層する場合、特定の中心波長λｃで多量の反射光（例えば、大きい反射係数）を生じるようにするために、各境界からの反射光は、位相的に加算される。相補型ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）デバイス、場合によっては、他の電子デバイス、光電子デバイス及び光デバイスの実現に適した能動デバイス構造が、下側ミラー層１０３の上に堆積される。
【0036】
先ず、下側ミラー層１０３の上に一つ以上の高濃度ドープのｎ型層１０５が形成される。（一つ以上の）高濃度ドープのｎ型層１０５は、少なくとも３．５ｅ１８ｃｍ－３の濃度のｎ型ドーピングを有し、これにより、（一つ以上の）層１０５は、金属のような特性を有するように電気伝導が増大する。（一つ以上の）高濃度ドープのｎ型層１０５は、光電子デバイスの端子（例えば、陰極端子）用の下側ｎ型抵抗接触領域を設けることができる。一つ以上の低濃度ドープのｎ型層１０３は、（一つ以上の）高濃度ドープのｎ型層１０５の上に形成される。（一つ以上の）低濃度ドープのｎ型層１０３は、５ｅ１６ｃｍ－３～５ｅ１７ｃｍ－３の間の範囲の濃度のｎ型ドーピングを有する。（一つ以上の）低濃度ドープのｎ型層１０３は、下側ｎ型抵抗接触領域とその上の層との間の絶縁を設け、ＰチャネルＨＦＥＴソース及びドレイン領域に対する低容量を設ける。ｐチャネルＨＦＥＴ（又はＰＨＦＥＴ）のための層は、（一つ以上の）低濃度ドープのｎ型層１０３の上に形成される。ｐチャネルＨＦＥＴのための層は、高濃度ドープのｎ型層１０９、非ドープのスペーサ層１１１及び反転ｐ型変調ドープ量子井戸（ＱＷ）構造１１３を有する。（一つ以上の）高濃度ドープのｎ型層１０９は、少なくとも３.５ｅ１８ｃｍ－３の濃度のｎ型ドーピングを有する。高濃度ドープのｎ型層１０９は、ｐチャネルＨＦＥＴのゲート領域を形成する。非ドープのスペーサ層１１１は、高濃度ドープのｎ型層１０９と反転ｐ型変調ドープＱＷ構造１１３との間にコンデンサ層を設ける。反転ｐ型変調ドープＱＷ構造１１３は、間に非ドープのスペーサ層を有する一つ以上のＱＷの下に形成された薄いＰ＋ドープの電荷シートを有する。Ｐ＋ドープの電荷シートは、少なくとも７ｅ１８ｃｍ－３の濃度のｐ型ドーピングを有する。
【0037】
一つ以上の非ドープのスペーサ層１１５を、反転ｐ型変調ドープＱＷ構造１１３上に形成することができる。
【0038】
ｎチャネルＨＦＥＴ（又はＮＨＦＥＴ）のための層は、（一つ以上の）スペーサ層１１５の上に形成される。ｎチャネルＨＦＥＴのための層は、非反転ｎ型変調ドープＱＷ構造１１７、非ドープのスペーサ層１１９及び高濃度ドープのｐ型層１２１を有する。非反転ｎ型変調ドープＱＷ構造１１７は、間に非ドープのスペーサ層を有する一つ以上のＱＷの上に形成された薄いＮ＋ドープの電荷シートを有する。Ｎ＋ドープの電荷シートは、少なくとも３.５ｅ１８ｃｍ－３の濃度のｎ型ドーピングを有する。非ドープのスペーサ層１１９は、非反転ｎ型変調ドープＱＷ構造１１７と高濃度ドープのｐ型層１２１との間にコンデンサ層を設ける。高濃度ドープのｐ型層１２１は、少なくとも７ｅ１８ｃｍ－３の濃度のｐ型ドーピングを有する。高濃度ドープのｐ型層１２１は、ｎチャネルＨＦＥＴのゲート領域を形成する。
【0039】
非反転ｎ型変調ドープＱＷ構造１１７及び（一つ以上の）非ドープのスペーサ層１１５は、ｐチャネルＨＦＥＴのバックゲート（又はコレクタ）領域を形成する。同様に、反転ｐ型変調ドープＱＷ構造１１３及び（一つ以上の）非ドープのスペーサ層１１５は、ｎチャネルＨＦＥＴのバックゲート（又はコレクタ）領域を形成する。そのようなバックゲート（又はコレクタ）領域は、周知のように、ＭＯＳＦＥＴデバイスの基板領域に類似している。したがって、非反転ｎチャネルＨＦＥＴデバイスは、能動デバイス構造の一部として、反転ｐチャネルＨＦＥＴデバイスの上に積層される。
【0040】
複数の追加のｐ型層を、ｎチャネルＨＦＥＴのゲート領域（（一つ以上の）層１２１）の上に形成することができる。そのような（一つ以上の）追加のｐ型層は、一つ以上の低濃度ドープのｐ型層１２３に続いて、一つ以上の高濃度ドープのｐ型層１２５を有することができる。低濃度ドープのｐ型層１２３は、（１ｅ１７ｃｍ－３の例示的な目標を有する）５ｅ１６ｃｍ－３～５ｅ１７ｃｍ－３の間の範囲の濃度のｐ型ドーピングを有する。（一つ以上の）低濃度ドープのｐ型層１２３は、上側のｐ型オーミックコンタクト領域とその下の層との間の絶縁を設ける。（一つ以上の）低濃度ドープのｐ型層１２３は、ＶＣＳＥＬ及び他の光電子デバイスの活性領域への電流のガイドを提供するためにイオン注入を使用することも可能にする。高濃度ドープのｐ型層１２５は、少なくとも７ｅ１８ｃｍ－３の濃度のｐ型ドーピングを有し、これにより、（一つ以上の）層１２５が金属様の特性を有するように電気伝導が増大する。（一つ以上の）高濃度ドープのｐ型層１２５は、光電子デバイスの端子（例えば、陽極端子）のための上側ｐ型抵抗接触領域を設ける。
【0041】
一つ以上の非ドープのスペーサ層１２７を、図示のように、（一つ以上の）高濃度ドープのｐ型層１２５の上に形成することができる。光信号放出及び／又は検出のための共振キャビティデバイスを形成するために、上述した能動デバイス構造の上に上側ミラー層１２９を形成することができる。上側ミラー層１２９は、互いに異なる屈折率を有する半導体又は誘電体材料の対を堆積させることによって形成することができる。一つ以上の非ドープのスペーサ層１２７は、共振キャビティデバイスのための垂直キャビティ寸法の調整を行うことができ、本明細書に記載されている（ＶＣＳＥＬのような）光学デバイスのための開口を形成することができ、かつ、光学デバイスのための能動面内光学導波路構造及び受動面内光学導波路構造を形成することができる。
【0042】
下側ｎ型層１０５，１０７，１０９、反転ｐ型変調ドープＱＷ構造１１３、非反転ｎ型変調ドープＱＷ構造１１７及び上部ｐ型層１２１，１２３，１２５は、垂直サイリスタ（Ｎ－Ｐ－Ｎ－Ｐ）デバイス構造を画定する。下側ｎ型層１０５，１０７，１０９は、垂直サイリスタ（Ｎ－Ｐ－Ｎ－Ｐ）装置構造の下側ｎ型領域を形成する。反転ｐ型変調ドープＱＷ構造１１３は、縦型サイリスタ（Ｎ－Ｐ－Ｎ－Ｐ）デバイス構造の中間ｐ型領域を形成する。非反転ｎ型変調ドープＱＷ構造１１７は、縦型サイリスタ（Ｎ－Ｐ－Ｎ－Ｐ）デバイス構造の中間ｎ型領域を形成する。上側ｐ型層１２１，１２３，１２５は、縦型サイリスタ（Ｎ－Ｐ－Ｎ－Ｐ）素子構造の上側ｐ型領域を形成する。この縦型サイリスタ（Ｎ－Ｐ－Ｎ－Ｐ）素子構造を、必要に応じて光サイリスタ素子又は電気サイリスタ素子を画定するために使用することができる。
【0043】
ｎチャネルＨＦＥＴデバイスを作製するために、露出した層からゲート領域の中まで垂直下方に延在するｐ型イオン注入領域を形成するためにゲート領域の上の（ｐ型層１２３のような）層のうちの一つの一部を露出するようにエッチングダウンするとともにｐ型イオンを露出した層に注入することによって、ｎチャネルＨＦＥＴデバイスのゲート領域（（一つ以上の）層１２１）に電気的な接触を形成する。ｐ型金属を、ｐ型イオン注入領域の上に堆積するとともにパターン化することができる。 このようにして形成されたｐ型金属は、ｎチャネルＨＦＥＴデバイスのゲート電極を形成する。所望であれば、露出した層１１５からバックゲート領域の中まで垂直下方に延在するｐ型イオン注入領域を形成するために層１１５の一部を露出するようにエッチングダウンするとともにｐ型イオンを露出した層１１５に注入することによって、ｎチャネルＨＦＥＴデバイスのバックゲート領域（反転ｐ型変調ドープＱＷ構造１１３及び（一つ以上の）非ドープのスペーサ層１１５）に電気的な接触を形成することができる。ｐ型金属を、ｐ型イオン注入領域の上に堆積するとともにパターン化することができる。この結果、パターン化されたｐ型金属は、ｎチャネルＨＦＥＴデバイスのバックゲート電極を形成する。ｎチャネルＨＦＥＴデバイスのソース端子電極及びドレイン端子電極は、ｎ型イオン注入コンタクト領域を介して、ｎ型変調ドープＱＷ構造１１７において実現される（一つ以上の）ＱＷチャネルの反対端に電気的に結合される。エッチング工程は、層１１９の一部をエッチングダウンして露出することができ、これにより、ｎ型イオン注入コンタクト領域を形成するためのｎ型イオンの露出した層１１９への注入工程と、ソース端子電極及びドレイン端子電極とｎチャネルＨＦＥＴデバイスのためのｎ型変調ドープＱＷ構造１１７で実現された（一つ以上の）ＱＷチャネルの反対端との間の電気接触の形成と、が容易になる。
【0044】
ｐチャネルＨＦＥＴデバイスを作製するために、露出した層１１１からゲート領域（（一つ以上の）層１０９）の中まで垂直下方に延在するｎ型イオン注入領域を形成するために層１１１の一部を露出するようにエッチングダウンするとともに露出した層１１１にｎ型イオンを注入することによって、ｐチャネルＨＦＥＴデバイスのゲート領域（（一つ以上の）層１０９）に電気的な接触を形成する。ｎ型金属を、ｎ型イオン注入領域の上に堆積するとともにパターン化することができる。この結果、パターン化されたｎ型金属は、ｐチャネルＨＦＥＴデバイスのゲート電極を形成する。所望であれば、露出した層１１９から（非反転ｎ型変調ドープＱＷ構造１１７を含む）バックゲート領域の中まで垂直下方に延在するｎ型イオン注入領域を形成するために層１１９の一部を露出するようにエッチングダウンするとともに露出した層１１９にｎ型イオンを注入することによって、ｐチャネルＨＦＥＴデバイスのバックゲート領域（非反転ｎ型変調ドープＱＷ構造１１７及び（一つ以上の）非ドープのスペーサ層１１５）に電気的な接触を形成することができる。ｎ型金属を、ｎ型イオン注入領域の上に堆積するとともにパターン化することができる。この結果、パターン化されたｎ型金属は、ｐチャネルＨＦＥＴデバイスのバックゲート電極を形成する。ｐチャネルＨＦＥＴデバイスのソース端子電極及びドレイン端子電極は、ｐ型イオン注入コンタクト領域を介して、ｐ型変調ドープＱＷ構造１１３において実現される（一つ以上の）ＱＷチャネルの反対端に電気的に結合される。エッチング工程は、層１１５の一部をエッチングダウンして露出することができ、これにより、ｐ型イオン注入コンタクト領域を形成するためのｐ型イオンの露出した層１１５への注入工程と、ソース及びドレイン端子電極とｐチャネルＨＦＥＴデバイスのためのｐ型変調ドープＱＷ構造１１３で実現されたる（一つ以上の）ＱＷチャネルの反対端との間の電気接触の形成と、が容易になる。
【0045】
ｎチャネルＨＦＥＴデバイスとｐチャネルＨＦＥＴデバイスの両方は、両端に接触するＱＷチャネルを電流が２次元ガスとして流れる電界効果トランジスタである。トランジスタの基本的な動作は、ＱＷチャネルに垂直な変調電界によるＱＷチャネルのコンダクタンスの変調である。変調された電界は、ソース電圧に対するゲート電圧の関数として反転層（すなわち、ｎチャネルデバイスに対する２次元電子ガス又はｐチャネルＨＦＥＴに対する２次元ホールガス）を制御することによってＱＷチャネルのコンダクタンスを変調する。
【0046】
ｎチャネル型ＨＦＥＴデバイスについては、ゲート端子電極及びソース端子電極を、ゲート領域とソース領域のＰ／Ｎ接合に順バイアスがかけられてゲート伝導が最小となるとともにソース端子電極とドレイン端子電極との間のｎ型変調ドープＱＷ構造１１７のＱＷチャネルに電子ガスの反転層が形成される電圧でバイアスをかけることにより、ＱＷチャネルのコンダクタンスをオンにする。この構成において、ソース端子電極は、ｎ型変調ドープＱＷ構造１１７のＱＷチャネルに電子キャリアが入る端子電極であり、ドレイン端子電極は、電子キャリアがデバイスから出て行く端子電極であり、ゲート端子電極は、デバイスの制御端子である。
【0047】
ｐチャネルＨＦＥＴ素子は、ｎチャネルＨＦＥＴ素子に対して電流方向と電圧極性を逆にしてｎチャネルＨＦＥＴ素子と同様に動作する。ｐチャネル型ＨＦＥＴ素子については、ソース領域とゲート領域のＰ／Ｎ接合に順バイアスがかけられてゲート伝導が最小となるとともにソース端子電極とドレイン端子電極の間のｐ型変調ドープＱＷ構造１１３のＱＷチャネルにホールガスの反転層を生成する電圧でゲート端子電極及びソース端子電極にバイアスをかけることによって、ＱＷチャネルのコンダクタンスをオンにする。この構成において、ソース端子電極は、ｐ型変調ドープＱＷ構造１１３のＱＷチャネルにホールキャリアが入る端子であり、ドレイン端子電極は、ホールキャリアが抜ける端子であり、ゲート端子電極は、デバイスの制御端子である。
【0048】
ｎチャネルＨＦＥＴを、ソース端子電極及びドレイン端子電極がＱＷチャネル領域の両側にある活性導波路領域のｎ型変調ドープＱＷ構造１１７のＱＷチャネル領域を電流が２次元ガスとして流れるフォトトランジスタとして動作するように構成することもできる。基本的なトランジスタの動作は、フォトトランジスタの活性導波路領域内を伝搬する光モードの吸収によって生じる反転層（すなわち、２次元電子ガス）によるＱＷチャネルのコンダクタンスの変調である。この場合、ゲート端子電極を省略することができる。具体的には、ＱＷチャネルのコンダクタンスは、フォトトランジスタの活性導波路領域内を伝搬する光モードの吸収によりソース端子電極とドレイン端子電極との間のｎ型変調ドープ量子井戸構造１１７のＱＷチャネル内に電子ガスの反転層が生成されることによって制御される。この反転層は、ソース端子電極とドレイン端子電極との間で電流を導通させるソース－ドレイン電流路を提供する。すなわち、フォトトランジスタ素子のソース－ドレイン電流路は、導通オンの状態である。反転が存在しない場合、ソース端子電極とドレイン端子電極との間で電流を導通させるソース－ドレイン電流路は存在しない。すなわち、フォトトランジスタのソース－ドレイン電流経路は、非導通のオフ状態である。この構成において、ソース端子電極は、ｎ型変調ドープＱＷ構造１１７のＱＷチャネルに電子キャリアが入る端子電極であり、ドレイン端子電極は、電子キャリアが素子から出る端子電極である。
【0049】
ｐチャネルＨＦＥＴを、ソース端子電極及びドレイン端子電極がＱＷチャネル領域の両側にある活性導波路領域のｐ型変調ドープＱＷ構造１１３のＱＷチャネル領域を電流が２次元ガスとして流れるフォトトランジスタとして動作するように構成することもできる。基本的なトランジスタの動作は、フォトトランジスタの活性導波路領域内を伝播する光モードの吸収によって生じる反転層（すなわち、２次元ホールガス）によるＱＷチャネルのコンダクタンスの変調である。この場合、ゲート端子電極を省略することができる。具体的には、ＱＷチャネルのコンダクタンスは、フォトトランジスタの活性導波路領域内を伝播する光モードの吸収によりソース端子電極とドレイン端子電極との間のｐ型変調ドープ量子井戸構造３２のＱＷチャネル内にホールガスの反転層が生成されることによって制御される。この反転層は、ソース端子電極とドレイン端子電極との間で電流を導通させるソース－ドレイン電流路を提供する。すなわち、フォトトランジスタ素子のソース－ドレイン電流路は、導通オンの状態である。反転が存在しない場合、ソース端子電極とドレイン端子電極との間で電流を導通させるソース－ドレイン電流路は存在しない。すなわち、フォトトランジスタのソース－ドレイン電流経路は、非導通のオフ状態である。この構成において、ソース端子電極は、ｐ型変調ドープＱＷ構造２２のＱＷチャネルにホールキャリアが入る端子電極であり、ドレイン端子電極は、ホールキャリアが素子から出る端子電極である。
【0050】
図２Ａ及び図２Ｂは、まとめて、本明細書に記載の集積回路デバイス構造を実現するための例示的なエピタキシャル半導体層構造を示す図である。他の実施形態において、リン化インジウム材料のような他のＩＩＩ－Ｖ族材料を、図１のエピタキシャル層構造を実現するために使用することができる。図２Ａ及び図２Ｂのエピタキシャル層構造を、例えば、分子線エピタキシー（ＭＢＥ）技術、化学気相成長技術又は他の適切な技術を使用して製造することができる。 図２Ｂから開始すると、半絶縁性ＧａＡｓ基板１０１の上にアルミニウムヒ素（ＡｌＡｓ）の半導体層とガリウムヒ素（ＧａＡｓ）の半導体層を交互に（好適には、少なくとも７対で）順次堆積して底部ミラー層１０３を形成することができる。ＡｌＡｓ層の数は、好適には、ミラーの最初と最後の層がＡｌＡｓであるように、ＧａＡｓ層の数よりも常に一つ多くなる。実施形態において、設計された中心波長でミラーが形成されるように、ＡｌＡｓ層を、化合物ＡｌｘＯｙを生成するために製造中に高温蒸気酸化することができる。この中心波長は、デバイス構造の所望の共振波長の全てが高い反射率にさらされるように選択される。一実施形態において、下側ミラー層１０３のＡｌＡｓ層及びＧａＡｓ層の厚さを、ＧａＡｓ及びＡｌｘＯｙの最終光学厚さが中心波長λｃの１／４波長となるように選択することができる。代替的には、ミラーを、酸化ステップを使用しないように、設計された波長でＧａＡｓとＡｌＡｓの１／４波長の厚さの交互の層として成長させることができる。この場合、効率的な光レージング及び光検出に必要な反射率を実現するために（９８０ｎｍで２７.５対又は８５０ｎｍで２９.５対などが一般的である）更に多くの対が必要となる。
【0051】
抵抗接触を形成することができるＮ+ ＧａＡｓ材料の層１０５で始まる活性デバイス構造が、下側ミラー層１０３の上に堆積される。層１０５は、４×１０１８ｃｍ－３の典型的なｎ型ドーピング及び１０００Å付近の典型的な厚さを有する。Ｎ+ ＧａＡｓ層１０５は、上述した図１の高濃度ドープのｎ型層１０５に対応する。
【0052】
ＡｌＧＡＡｓのＮ型合金の層１０７が、層１０５の上に堆積される。 実施形態において、層１０７を、パラメ－タｘ１が好適には１５％であるとともに１×１０１７ｃｍ－３の典型的なｎ型ドーピング及び１０００Åの典型的な厚さを有するＡｌｘ１Ｇａ（１－ｘ１）Ａｓの合金とすることができる。Ｎ型ＡｌＧａＡｓ層１０７は、更に低い導波路クラッド及び光学的閉じ込めを設けることができる。また、ｐチャネルＨＦＥＴデバイスの低ソース－ゲート間容量及び低ドレインゲート間容量並びにＮ－Ｎ ＢＩＣＦＥＲＴデバイスの低エミッタ－ベース間容量を可能にする。Ｎ型ＡｌＧａＡｓ層１０７は、上述した図１の低濃度ドープのｎ型層１０７に対応する。
【0053】
Ｎ＋ＧａＡｓ材料の層１０９が、層１０７の上に堆積される。 実施形態において、Ｎ＋ＧａＡｓ層は、３.５×１０１８ｃｍ－３の典型的なｎ型ドーピング及び３００Åの典型的な厚さを有することができる。Ｎ＋ＧａＡｓ層１０９は、ｐチャネルＨＦＥＴデバイスのゲート領域の一部として電気的に機能し、ｐチャネルＨＦＥＴデバイスのゲート領域の入力容量を規定するコンデンサの下側プレートを形成することができる。層１０９は、層１０９への空乏によるコンデンサスペーサ層１１１の侵入を制限するために十分なｎ型ドーピングを組み込むことができる。Ｎ＋ＧａＡｓ層１０９は、上述した図１の高濃度ドープのｎ型層１０９に対応する。
【0054】
次に、ＡｌＧａＡｓの合金から形成された非ドープのスペーサ層１１１が、Ｎ＋ＧａＡｓ層１０９の上に堆積される。実施形態において、スペーサ層１１１は、パラメ－タｘ１が好適には１５％であるとともに３００Åの典型的な厚さを有するＡｌｘ１Ｇａ（１－ｘ１）Ａｓの合金から形成される。スペーサ層１１１は、ｐチャネルＨＦＥＴのゲート領域の入力容量を規定するコンデンサの下側プレート（層１０９）と上側プレート（反転ｐ型変調ドープＱＷ構造１１３のＰ＋電荷シート）との間のスペーサ層を形成する。非ドープのＡｌＧａＡｓスペーサ層１１１は、上述した図１の非ドープのコンデンサ層１１１に対応する。
【0055】
次に、反転ｐ型変調ドープ量子井戸構造１１３を、スペーサ層１２１の上に形成する。反転ｐ型変調ドープ量子井戸構造１１３は、ＡｌＧａＡｓの合金から形成された薄いｐ型電荷シートを有する。実施形態において、ｐ型電荷シートを、パラメ－タｘ１が好適には１５％であるＡｌｘ１Ｇａ（１－ｘ１）Ａｓから形成することができる。ｐ型電荷シートは、７×１０１８ｃｍ－３の典型的なｐ型ドーピング及び４０Åの典型的な厚さを有する。ｐ型電荷シートは、ｐチャネルＨＦＥＴデバイスのゲート領域の入力容量を規定するコンデンサの下側プレートを形成する。ｐ型電荷シートは、反転ｐ型変調ドープ量子井戸構造１１３のためのｐ型変調ドープ層として機能する。次に、非ドープのスペーサ層を、ＡｌＧａＡｓの合金から形成する。実施形態において、非ドープのスペーサ層は、パラメ－タｘ１が好適には１５％であるとともに３０Åの典型的な厚さを有するＡｌｘ１Ｇａ（１－ｘ１）Ａｓの合金から形成される。次に、ＩｎＧａＡｓ ＱＷ層及び非ドープのＧａＡｓ障壁層が、（三つ以上の量子井戸のような）量子井戸の数だけ繰り返される。単一の量子井戸構造を使用してもよい。実施形態において、ＩｎＧａＡｓ ＱＷ層を、パラメ－タｘ１が好適には２０％であるとともに６０Åの典型的な厚さを有するＩｎｘ１Ｇａ（１－ｘ１）Ａｓの合金から形成することができる。実施形態において、非ドープのＧａＡｓ障壁層は、１００Åの典型的な厚さを有する。これらの層は、上述の図１の反転ｐ型変調ドープ量子井戸構造１１３に対応する。他の実施形態において、Ｓｂ（アンチモン化物）の優れたホール移動度を利用するために、反転ｐ型変調ドープＱＷ構造１１３のＱＷ層を、ＩｎＧａＳＢの合金又はＩｎＧａＡｓＳＢの合金から形成することができる。例えば、ＱＷ層を、合金Ｉｎｘ１Ｇａ（１－ｘ１）ＳＢ又はＩｎｘ１Ｇａ（１－ｘ１）Ａｓｙ１ＳＢ（１－ｙ１）とすることができる。合金のパラメ－タｘ１は、５０％であり、非常に高い圧縮応力で改善された移動度にアクセスするために、２０Åまでの厚さにすることができる。
【0056】
次に、ＡｌＧａＡｓの合金の非ドープのスペーサ層１１５が、反転ｐ型変調ドープ量子井戸構造１１３の最後の非ドープのＧａＡｓ障壁層の上に形成される。実施形態において、非ドープのスペーサ層１１５は、パラメ－タｘ１が好適には２０％であるとともに２０００Åの典型的な厚さを有するＡｌｘ１Ｇａ（１－ｘ１）Ａｓの合金から形成される。スペーサ層１１５を、エピタキシャル層構造の連続性を説明するために、図２Ａ及び図２Ｂの両方に示す。スペーサ層１１５は、上述した図１の（一つ以上の）非ドープのスペーサ層１１５に対応する。
【0057】
次に、非反転ｎ型変調ドープ量子井戸構造１１７が、非ドープのスペーサ層１１５の上に形成される。非反転ｎ型変調ドープ量子井戸構造１１７は、（三つ以上の量子井戸のような）量子井戸の数だけ繰り返される非ドープのＩｎＧａＡｓ ＱＷ層及びＧａＡｓ障壁層を有する。単一の量子井戸構造を使用してもよい。実施形態において、非ドープのＩｎＧＡＡｓ ＱＷ層は、パラメ－タｘ１が好適には２０％であるとともに６０Åの典型的な厚さを有するＩｎｘ１Ｇａ（１－ｘ１）Ａｓの合金から形成される。実施形態において、非ドープのスペーサ層は、パラメ－タｘ１が好適には１５％であるとともに３０Åの典型的な厚さ（又はスケ－ル構造において３０Åより小さいの厚さ）を有するＡｌｘ１Ｇａ（１－ｘ１）Ａｓの合金から形成される。次は、薄いｎ型電荷シートである。実施形態において、ｎ型電荷シートは、パラメ－タｘ１が好適には１５％であるＡｌｘ１Ｇａ（１－ｘ１）Ａｓの合金から形成される。ｎ型電荷シートは、３.５×１０１８ｃｍ－３の典型的なｎ型ドーピングでＮ＋をドープされ、８０Åの典型的な厚さを有する。また、ｎ型電荷シートは、ｎチャネルＨＦＥＴのゲート領域の入力容量を規定するコンデンサの下側プレートを形成する。これらの層は、上述した図１のｎ型変調ドープＱＷ構造１１７に対応する。他の実施形態において、非反転ｎ型変調ドープＱＷ構造１１７の（一つ以上の）ＱＷ層を、ＱＷバンドギャップを低減するとともに波長を１５００ｎｍの範囲にシフトするために変成成長技術を使用して形成することができる。その場合、（一つ以上の）ＱＷ層のインジウムの濃度を、６０％より大きくすることができる。
【0058】
次に、ＡｌＧａＡｓの合金から形成された非ドープのスペーサ層１１９が、ｎ型変調ドープ量子井戸構造１１７のｎ型電荷シートの上に堆積される。実施形態において、非ドープのスペーサ層１１９を、パラメ－タｘ１が好適には１５％であるとともに３００Åの典型的な厚さを有するＡｌｘ１Ｇａ（１－ｘ１）Ａｓから形成することができる。スペーサ層１１９は、ｎチャネルＨＦＥＴのゲート領域の入力容量を規定するコンデンサの下側プレート（ｎ型電荷シート）と上側プレート（層１２１）の間のスペーサ層を形成する。非ドープのＡｌＧａＡｓ層１１９は、上述した図１の（一つ以上の）スペーサ層１１９に対応する。
【0059】
次に、ｐ型ドーピングを有するＡｌＧａＡｓの合金から形成された層１２１が、非ドープのＡｌＧａＡｓ層１１９の上に堆積される。実施形態において、層１２１は、パラメ－タｘ１が好適には１５％であるＡｌｘ１Ｇａ（１－ｘ１）Ａｓから形成される。層１２１は、７×１０１８ｃｍ－３の典型的なｐ型ドーピングでＰ＋ドープされ、２００～３００Åの典型的な厚さを有する。層１２１は、ｎチャネルＨＦＥＴデバイスのゲート領域の一部として電気的に機能することができ、かつ、ｎチャネルＨＦＥＴデバイスのゲート領域の入力容量を規定するコンデンサの上側プレートを形成することができる。層１２１は、層１２１への空乏によるコンデンサスペーサ層１１９の浸透を制限するために、十分なｐ型ドーピングを組み込むことができる。 層１２１は、上述した図１の（一つ以上の）高濃度ドープのｐ型層１２１に対応する。
【0060】
次に、ｐ型ドーピングを有するＡｌＧａＡｓの合金から形成された層１２３を、ｐ型ＡｌＧａＡｓ層１２１の上に堆積する。実施形態において、層１２３は、パラメ－タｘ１が好適には２０％であるＡｌｘ１Ｇａ（１－ｘ１）の合金から形成される。層１２３は、１×１０１７ｃｍ－３の典型的なｐ型ドーピングでＰドープされ、１０００Åの典型的な厚さを有する。層１２３のｐ型ＡｌＧａＡｓ材料は、上側導波路クラッド及び光閉じ込めを提供し、ｖｃｅｌデバイスのための電流ステアリング注入を可能にする。層１２３は、上述した図１の（一つ以上の）低濃度ドープのｐ型層１２３に対応する。
【0061】
次に、Ｐ＋ＧａＡｓ材料の層１２５を、ｐ型ＡｌＧａＡｓ層１２１の上に堆積する。Ｐ＋ドープのＧａＡｓ層１２５は、その上に抵抗接触を形成することを可能にする。層１２５は、７×１０１８ｃｍ－３の典型的なｐ型ドーピング及び１０００Åの典型的な厚さを有する。Ｐ＋ドープのＧａＡｓ層１２５は、上述の図１の（一つ以上の）高濃度ドープのｐ型層１２５に対応する。
【0062】
次に、非ドープのＧａＡｓの層１２７を、Ｐ＋ドープのＧａＡｓ層１２５の上に堆積する。層１２７は、２５０Å以上の典型的な厚さを有することができる。層１２７を、本明細書に記載されているような（ＶＣＳＥＬのような）光デバイスの開口を形成するとともに光デバイスの能動面内光導波路構造及び受動面内光導波路構造を形成するための共振キャビティ調整に使用することができる。層１２７は、上述した図１の（一つ以上の）非ドープの層１２７に対応する。
【0063】
光信号放出及び／又は検出のための共振キャビティデバイスを形成するために、上側ミラー層１２９を、上述の能動デバイス構造の上に形成することができる。上側ミラー層１２９を、互いに異なる屈折率を有する半導体又は誘電体材料の対を堆積させることによって形成することができる。
【0064】
図３Ａ～図３Ｃは、図１及び／又は図２Ａ及び図２Ｂのエピタキシャル層構造から実現される例示的なｐチャネルＨＦＥＴデバイス（又はＰＨＦＥＴデバイス）を示す。図３Ａ及び３Ｂに最もよく示すように、ｐ型変調ドープＱＷ構造１１３がソースｐ型イオン注入領域３０４ａとドレインｐ型イオン注入領域３０４ｂとの間（及びそれに電気的に接続したソース端子電極３０６ａとドレイン端子電極３０６ｂとの間）にチャネル領域を形成するように、ソース端子電極３０６Ａ及びドレイン端子電極３０６Ｂは、対応するソースｐ型イオン注入領域３０４ａ及びドレインｐ型イオン注入領域３０４ｂを介してｐ型変調ドープＱＷ構造１１３に電気的に結合される。（タングステンのような）耐火金属又は他の適切な材料から形成することができるフィーチャ３０１は、層１２３のエッチングによって形成されたメサの上にパターン化される（図３Ａ、図３Ｂ、図３Ｃ）。フィーチャ３０１は、ｐチャネルＨＦＥＴのチャネル領域を覆う。ｐ型変調ドープＱＷ構造１１３の約２００Å上の層１１５にエッチングが行われる。エッチングは、図３Ｂに最もよく示すように、フィーチャ３０１の向かい合った辺に沿って延在するソースｐ型イオン注入領域３０４ａ及びドレインｐ型イオン注入領域３０４ｂを形成するために、層１１５の露出した部分へのｐ型イオン（例えば、Ｂｅ／Ｆイオン）の注入を受ける層１１５の（ソースコンタクト領域及びドレインコンタクト領域と称する）部分を露出する。フィーチャ３０１の長さ（Ｌ）寸法は、ソースｐ型イオン注入領域３０４ａとドレインｐ型イオン注入領域３０４ｂとの間のチャネル領域の有効長に寄与する。図３Ｃに最もよく示すように、露出した層１１１からフィーチャ３０１の一つの端部におけるｐチャネルＨＦＥＴデバイスのゲート領域（（一つ以上の）層１０９）の中まで垂直下方に延在するゲートｎ型イオン注入領域３０２ａを形成するために、露出した層１１１へのｎ型イオン（例えば、Ｓｉ／Ｆイオン）注入の対象となるフィーチャ３０１の一端の層１１１の（ゲートコンタクト領域と称する）部分を露出する別のエッチングが行われる。チャネル長を画定し、かつ、ソースイオン注入及びドレインイオン注入のためにフィーチャの向かい合った辺に沿うとともにゲートイオン注入のためにフィーチャの一方の端部にある自己整合注入マスクを提供するために、フィーチャ３０１を使用することができる。ｎ型変調ドープＱＷ構造１１７の上方約３００Åの層１１９に（層１２３のタングステンレベルから開始する）別のエッチングが行われる。このエッチングにより、ゲートコンタクト領域及びゲートｎ型イオン注入領域３０２ａの領域に対向するフィーチャ３０１の他方の端部における層１１９の（バックゲートコンタクト領域と称する）部分が露出される。図３Ｃに最もよく示すように、層１１９の露出した部分は、露出した層１１９からフィーチャ３０１の他方の端部におけるｎチャネルＨＦＥＴデバイスの（非反転ｎ型変調ドープＱＷ構造１１７を含む）バックゲート領域の中まで垂直下方に延在するバックゲートｎ型イオン注入領域３０２ｂを形成するために、ｎ型イオン（例えば、Ｓｉ／Ｆイオン）が注入される。バックゲートイオン注入のためにフィーチャの他方の端部における自己整列型注入マスクを提供するために、フィーチャ３０１を使用することができる。フィーチャ３０１の幅（Ｗ）寸法は、ゲートｎ型イオン注入領域３０２ａとバックゲートｎ型イオン注入領域３０２ｂとの間のチャネル領域の有効幅に寄与する。この構成において、ｐチャネルＨＦＥＴデバイスのチャネル領域の幅（Ｗ）寸法及び対応する有効幅は、ｐチャネルＨＦＥＴデバイスのチャネル領域の（典型的な応用の場合の）長さ（Ｌ）寸法及び対応する有効長より著しく大きく、ゲートｎ型イオン注入領域３０２ａ及びバックゲートｎ型イオン注入領域３０２ｂは、フィーチャ３０１の幅（Ｗ）寸法及びｐチャネルＨＦＥＴデバイスのチャネル領域の対応する有効幅の向かい合った端部に配置される。図３Ａ及び図３Ｂに最もよく示すように、下側ミラー層１０３までのエッチング３０９は、ｐ型イオン注入領域３０４ａ，３０４ｂを組み込むメサ３０３ａ，３０３ｂを形成することができる。図３Ａ及び図３Ｃに最もよく示すように、下側ミラー層１０３までのエッチング３０９は、ゲートｎ型イオン注入領域３０２ａを組み込むメサ３０７ａを形成することができる。図３Ａ及び図３Ｃに最もよく示すように、下側ミラー層１０３に至る同一又は類似のエッチングは、バックゲートｎ型イオン注入領域３０２ｂを組み込むメサ３０７ｂを形成することができる。ソースｐ型イオン注入領域３０４ａ、ドレインｐ型イオン注入領域３０４ｂ、ゲートｎ型イオン注入領域３０２ａ及びバックゲートｎ型イオン注入領域３０２ｂは、イオン照射により非晶構造となる。メタライゼーションの前に、ソースｐ型イオン注入領域３０４ａ、ドレインｐ型イオン注入領域３０４ｂ、ゲートｎ型イオン注入領域３０２ａ及びバックゲートｎ型イオン注入領域３０２ｂをアニールするＲＴＡ（高温短時間アニール）工程を行うことができる。ＲＴＡ工程の熱エネルギ－は、非晶構造を単結晶構造に戻し、ドーパント原子が（ｎ型の場合の）ドナー又は（ｐ型の場合の）アクセプタとして半導体層の上に結合を形成することができる。図３Ａ及び図３Ｂに示すようなソース端子電極３０６ａ及びドレイン端子電極３０６ｂを形成するために、（ｐ型金のような）ｐ型金属を、対応するソースｐ型イオン注入領域３０４ａ及びドレインｐ型イオン注入領域３０４ｂにそれぞれ接触するメサ３０３ａ，３０３ｂの上に堆積するとともにパターン化することができる。図３Ａ及び図３Ｃに示すようなゲート端子電極３０５ａ及びバックゲート端子電極３０５ｂを形成するために、（ｐ型金のような）ｐ型金属を、対応するゲートｎ型イオン注入領域３０２ａ及びバックゲートｎ型イオン注入領域３０２ｂにそれぞれ接触するメサ３０７ａ，３０７ｂの上に堆積してパターン化することができる。
【0065】
ｐチャネルＨＦＥＴデバイスは、負の電圧レベルＶＧＳでデバイスがオンになるエンハンスメントモードデバイスである。通常の動作の下では、ソース端子電極３０６ａは、正の電圧レベルＶＳＤによってドレイン端子電極３０６ｂに対して順バイアスがかけられ、ゲート端子電極３０５ａは、負の電圧レベルＶＧＳによってソース端子電極３０６ａに対して逆バイアスがかけられる。ＶＳＤの値が小さい場合、デバイスは、ドレイン電流ＩＤがＶＳＤに対して擬似的に線形に変化する三極領域で動作することができる。ＶＳＤの値が大きい場合、デバイスは、ドレイン電流ＩＤがＶＳＤに対して略一定である定電流領域で動作する。デバイスのバックゲート端子電極３０５ｂは、構造体１１３の（一つ以上の）ｐ型ＱＷ反転チャネルの上の領域のバイアス制御を行うことができる。更に具体的には、ソース端子電極３０６ａに対するバックゲート端子電極３０５ｂの正のバイアスは、ｐチャネルＨＦＥＴデバイスのターンオン電圧の減少（すなわち、負の閾値の増加）を引き起こす。また、このバイアス電圧は、ダイオードの空乏領域幅を増加させ、これによって、寄生ノード容量を減少させることができる。
【0066】
図３Ｄ～３Ｆは、図１及び／又は図２Ａ及び図２Ｂのエピタキシャル層構造から実現される例示的なｎチャネルＨＦＥＴデバイス（又はＮＨＦＥＴデバイス）を示す。図示したように、ｎ型変調ドープＱＷ構造１１７がソースｎ型イオン注入領域３１３ａとドレインｎ型イオン注入領域ｂとの間（及びそれに電気的に接続したソース端子電極３１２ａとドレイン端子電極３１２ｂとの間）にチャネル領域を形成するように、ソース端子電極３１２ａ及びドレイン端子電極３１２ｂは、対応するソースｎ型イオン注入領域３１３ａ及びドレインｎ型イオン注入領域３１３ｂを介してｎ型変調ドープＱＷ構造１１７に電気的に結合される。（タングステンのような）耐火金属又は他の適切な材料から形成することができるフィーチャ３０１は、層１２３のエッチングによって形成されたメサの上にパターン化される（図３Ｄ、図３Ｅ、図３Ｆ）。フィーチャ３０１は、ｎチャネルＨＦＥＴのチャネル領域を覆う。ｎ型変調ドープＱＷ構造１１７の約３００Å上の層１１９にエッチングが行われる。このエッチングがタングステンフィーチャ３０１の形成後に行われることに留意されたい。タングステンレベル、すなわち、１２３におけるエッチングされた表面におけるＮＨＦＥＴのＳコンタクト領域及びＤコンタクト領域のフォトレジストマスクによるパターン化の後、このパターンは、エッチングマスクとして使用される。代替的には、このエッチングを、最初にフォトレジストマスクで（ｐ型注入を受ける）ゲート注入領域を保護することによって行うことができる。図３Ｄに最もよく示すように、このエッチングは、フィーチャ３０１の向かい合った辺に沿って延在するソースｎ型イオン注入領域３１３ａ及びドレインｎ型イオン注入領域３１３ｂを形成するために、露出した層１１９へのｎ型イオン（例えば、Ｓｉ／Ｆイオン）の注入にさらされる層１１９の（ソースコンタクト領域及びドレインコンタクト領域と称する）部分を露出する。チャネル長を画定し、かつ、ソースイオン注入及びドレインイオン注入のためにフィーチャの辺に沿った自己整合インプラントマスクを提供するために、フィーチャ３０１を使用することができる。フィーチャ３０１の長さ（Ｌ）寸法は、ソースｎ型イオン注入領域３１３ａとドレインｎ型イオン注入領域３１３ｂとの間のチャネル領域の有効長に寄与する。層１２１の約２００～４００Å上の層１２３に別のエッチングを行う（このエッチングを、全ての電子デバイスのタングステンレベルを確立するために使用されるトランジスタ作製のための最初のエッチングとすることができる）。図３Ｆに最もよく示すように、このエッチングは、露出した層１２３からフィーチャ３０１の一方の端部におけるｎチャネルＨＦＥＴデバイスのゲート領域（（一つ以上の）層１２１，１１９）の中まで垂直下方に延在するゲートｐ型イオン注入領域３１４ａを形成するために、露出した層１２３へのｐ型イオン（例えば、Ｂｅ／Ｆイオン）注入の対象とされたフィーチャ３０１の一方の端部の層１２３の（ゲートコンタクト領域と称する）部分を露出する。ｐ型変調ドープＱＷ構造１１３の上方約３００Åの層１１５にエッチングを行うことができる。エッチングは、ゲートｐ型イオン注入領域３１４ａの領域の反対側にあるフィーチャ３０１の他方の端部における層１１５の（バックゲートコンタクト領域と称する）部分を露出する。図３Ｆに最もよく示すように、層１１５の露出した部分は、露出した層１１５からフィーチャ３０１の他方の端部におけるｎチャネルＨＦＥＴデバイスの（反転ｐ型変調ドープＱＷ構造１１３を含む）バックゲート領域の中まで垂直下方に延在するバックゲートｐ型イオン注入領域３１４ｂを形成するために、ｐ型イオン（例えば、ＢＥ／Ｆイオン）の注入が行われる。バックゲートイオン注入のためのフィーチャの他方の端部における自己整列型注入マスクを提供するために、フィーチャ３０１を使用することができる。フィーチャ３０１の幅（Ｗ）寸法は、ゲートｐ型イオン注入領域３１４ａとバックゲートｐ型イオン注入領域３１４ｂとの間のチャネル領域の有効幅に寄与する。この構成において、ｎチャネルＨＦＥＴデバイスのチャネル領域の幅（Ｗ）寸法及び対応する有効幅は、ｎチャネルＨＦＥＴデバイスのチャネル領域の長さ（Ｌ）寸法及び対応する有効長より著しく大きく、ゲートｐ型イオン注入領域３１４ａ及びバックゲートｐ型イオン注入領域３１４ｂは、フィーチャ３０１の幅（Ｗ）寸法及びｎチャネルＨＦＥＴデバイスのチャネル領域の対応する有効幅の向かい合った端部に配置される。図３Ｄ及び図３Ｅに最もよく示すように、下側ミラー層１０３までのエッチング３０９は、ソースｎ型イオン注入領域３１３ａ及びドレインｎ型イオン注入領域３１３ｂを組み込むメサ３１２ａ，３１２ｂを形成することもできる。 図３Ｄ及び図３Ｆに最もよく示すように、下側ミラー層１０３までのエッチング３０９は、ゲートｐ型イオン注入領域３１４ａを組み込むメサ３１７ａを形成することができる。図３Ｄ及び図３Ｆに最もよく示すように、下側ミラー層１０３までの同一又は類似のエッチングは、バックゲートｐ型イオン注入領域３１４ｂを組み込むメサ３１７Ｂを形成することができる。ソースｎ型イオン注入領域３１３ａ、ドレインｎ型イオン注入領域３１３ｂ、ゲートｐ型イオン注入領域３１４ａ及びバックゲートｐ型イオン注入領域３１４ｂは、イオン照射により非晶構造となる。メタライゼーション前に、ソースｎ型イオン注入領域３１３ａ、ドレインｎ型イオン注入領域３１３ｂ、ゲートｐ型イオン注入領域３１４ａ及びバックゲートｐ型イオン注入領域３１４ｂをアニールするＲＴＡ（高温短時間アニール）工程を行うことができる。ＲＴＡ工程の熱エネルギ－は、非晶構造を単結晶構造に戻し、ドーパント原子が（ｎ型の場合の）ドナー又は（ｐ型の場合の）アクセプタとして半導体層の上に結合を形成することができる。図３Ｄ及び図３Ｅに示すようなソース端子電極３１６ａ及びドレイン端子電極３１６ｂを形成するために、（ｐ型金のような）ｐ型金属を、（対応するソースｐ型イオン注入領域３１３ａ及びドレインｐ型イオン注入領域３１３ｂにそれぞれ接触する）メサ３１２ａ，３１２ｂの上に堆積するとともにパターン化することができる。図３Ｄ及び図３Ｆに示すようなゲート端子電極３１５ａ及びバックゲート端子電極３１５ｂを形成するために、（ｐ型金のような）ｐ型金属を、（対応するゲートｎ型イオン注入領域３１４ａ及びバックゲートｎ型イオン注入領域３１４ｂにそれぞれ接触する）メサ３１７ａ，３１７ｂの上に堆積してパターン化することができる。
【0067】
ｎチャネルＨＦＥＴデバイスは、正の電圧レベルＶＧＳでデバイスがオンになるエンハンスメントモードデバイスである。通常の動作の下では、ドレイン端子電極３１６ｂは、正の電圧レベルＶＤＳによってソース端子電極３１６ａに対して順方向バイアスがかけられ、ゲート端子電極３１５ａは、正の電圧レベルＶＧＳによってソース端子電極３１６ａに対して順方向バイアスがかけられる。ＶＤＳの値が小さい場合、デバイスは、ドレイン電流ＩＤがＶＤＳに対して擬似的に線形に変化する三極領域で動作する。ＶＤＳの値が大きい場合、デバイスは、ドレイン電流ＩＤがＶＤＳに対して略一定である定電流領域で動作する。デバイスのバックゲート電極３１５ｂは、構造１１７の（一つ以上の）Ｎ型ＱＷ反転チャネルの下の領域のバイアス制御を行うことができる。更に具体的には、ソース端子電極３１２ａに対するバックゲート電極３１５ｂの負のバイアスは、ｎチャネルＨＦＥＴデバイスのターンオン電圧の増大を引き起こす。このバイアス電圧は、ダイオードの空乏領域幅を増大し、それによって、寄生ノード容量を減少させる。
【0068】
上述した実施形態において、ｐ型イオン注入は、ＮチャネルＨＦＥＴデバイスのゲート領域及び／又はバックゲート領域への接触に使用され、ｎ型イオン注入は、ＰチャネルＨＦＥＴデバイスのゲート領域及び／又はバックゲート領域への接触に使用される。これらの注入工程を効果的に制御することができ、相補型ＨＦＥＴデバイスの高性能動作のためにゲート抵抗を最小にするのを支援する。さらに、低濃度ドープされたｎ型層１０７とｐ型ゲートイオン注入との組み合わせにより、ＰチャネルＨＦＥＴデバイスのソース－ゲート容量及びドレインゲート容量が低くなることが保証される。そのような低容量は、ｐ型ゲートイオン注入領域がゲート層１０９を貫通することによって底部が層１０７にあるＰ－Ｎ接合を形成することに起因する。この接合は、ｐチャネルＨＦＥＴデバイスの高性能動作のために低容量となる（したがって、電流リ－ク及び容量が最小となる）。
【0069】
本願のデバイス構造を、（相補型バイポーラ反転チャネル電界効果トランジスタのような）他のトランジスタデバイス、（ＶＣＳＥＬ、面内レーザ、電気的ポンプレーザ又は光学的ポンプレーザ、光サイリスタ、レーザアレイ、検出器、変調器及び光スイッチのような）光電子デバイス及び（受動導波路及びオフチップカプラのような）純粋な光デバイスを実現するように構成することもできる。
【0070】
実施形態において、（相補型ＮチャネルＨＦＥＴデバイス及び相補型ＰチャネルＨＦＥＴデバイス及び／又は相補型Ｐ－Ｐバイポーラ反転チャネル電界効果トランジスタ及び相補型Ｎ－Ｎバイポーラ反転チャネル電界効果トランジスタ又はＢＩＣＦＥＴデバイスのような）電気デバイスを、（ＶＣＳＥＬ、面内レーザ、電気的励起レーザ又は光学的励起レーザ、光検出器及び光スイッチのような）光電子デバイス及び可能である場合の（受動導波路及びオフチップカプラのような）純粋な光デバイスと共に、本明細書に記載されるとともに図１及び／又は図２Ａ及び図２Ｂに示すような（上側ミラー層を退席する前の）エピタキシャル層を採用する集積回路（ＩＣ）に形成するために、製造ステップを使用することができる。
【0071】
製造ステップは、ブロック４０１で開始し、この場合、整合マークが半導体層構造の層１２７の上に画定される。
【0072】
ブロック４０２において、半導体層構造の層１２７の上に窒化物層（厚さ約５００Å）を堆積する。
【0073】
ブロック４０３において、フォトレジストマスクを窒化物層の上に堆積するとともにパターン化する。パターン化されたフォトレジストマスクは、垂直レーザ開口部及び面内導波路開口部を画定するエッチングマスクとして機能する。開口部は、パターン化されたフォトレジストマスクによって保護される。
【0074】
ブロック４０４において、４０３のフォトレジストマスクを使用することによって、４０２で堆積した窒化物層を通過して高濃度ドープのｐ型層１２５までの半導体層構造にエッチング工程を行い、開口部を画定する。開口部は、層１２７のメサによって形成され、ＩＣの特定の光電子デバイス又は光学デバイスの導波領域及び／又は共振キャビティとして光学的に機能することができる。
【0075】
ブロック４０５において、酸素イオン及びその後のｎ型ドーパントイオン（例えば、Ｓｉ／Ｆイオン）を、４０３のフォトレジストマスクを使用して、ＩＣの特定の光学デバイスのための開口部の対辺の半導体層構造に注入する。酸素イオンは、中間スペーサ層１１５の中心又はその近傍を中心とする深さに注入される。ｎ型ドーパントイオンは、層１２３の中心又はその近傍を中心とする深さまで注入される。
【0076】
ブロック４０６において、４０３のフォトレジストマスクを除去する。
【0077】
ブロック４０７において、フォトレジストマスクを堆積し、電子デバイス（例えば、ＮＨＦＥＴデバイス、ＰＨＦＥＴデバイス、Ｐ－Ｐ ＢＩＣＦＥＴデバイス、Ｎ－Ｎ ＢＩＣＦＥＴデバイス）が形成される全ての領域を露出するようにパターン化する。光電子デバイス又は光デバイスの開口部及び陽極又は上側エミッタコンタクト領域は、フォトレジストマスクで保護される。
【0078】
ブロック４０８において、４０７のフォトレジストマスクを使用して半導体層構造をエッチングし、電子デバイス（例えば、ＮＨＦＥＴデバイス、ＰＨＦＥＴデバイス、Ｐ－Ｐ ＢＩＣＦＥＴデバイス、Ｎ－Ｎ ＢＩＣＦＥＴデバイス）が形成される全ての領域を露出する。エッチングは、層１２１の上方で約３００～４００Åで終了するように制御される。このエッチング深さを、“ｄ１”として示すことができ、それは、光デバイスの分離のために及び層１２１への近接のために設計される。実施形態において、エッチングは、ＩＩＩ－Ｖ化合物に適したガス（例えば、ＢＣｌ３）を使用したドライエッチング技術を採用することができる。
【0079】
ブロック４０９において、４０７のフォトレジストマスクを除去する。
【0080】
オプションのブロック４１０において、（ｎチャネルＨＦＥＴデバイスのような）特定のｎチャネルデバイスを露出するためにフォトレジストマスクを適用することができ、次いで、高いチャネル移動度を維持するためにｎ型変調ドープＱＷ構造１１７の上の領域に限定されるイオン注入を行う。イオン注入の種を、ｎ型（例えば、１ｅ１７ｃｍ－３～１ｅ１８ｃｍ－３の範囲のＳｉ／Ｆイオン）又はｐ型（例えば、１ｅ１７ｃｍ－３～１ｅ１８ｃｍ－３の範囲のＢｅ／Ｆイオン）とすることができる。イオン注入のドーピング型及び濃度を、元のエピタキシーの誤差の補正、最適なレーザ性能（閾値電流）とｎチャネルＨＦＥＴデバイスの最適な閾値電圧との適合を可能にすること及びマルチレベル論理設計の実施を可能にすることのような適切と考えられるようにｎチャネル閾値をシフト又は調整するように構成することができる。この構成において、（Ｓｉ／Ｆイオンのような）ｎ型イオンの注入は、ｎチャネル閾値を下にシフトさせる（すなわち、負にする又は更なるデプレッション型にする）ことができる。一方、（Ｂｅ／Ｆイオンのような）ｐ型イオンの注入は、ｎチャネルの閾値を上にシフトさせる（すなわち、正にする又は更なるエンハンスメント型にする）ことができる。その後、フォトレジストマスクを除去することができる。同様に、（ｐチャネルＨＦＥＴデバイスのような）特定のｐチャネルデバイスを露出するために別のフォトレジストマスクを適用することができ、次いで、ｎ型変調ドープＱＷ構造１１７における領域及びその下の領域（すなわち、ｐチャネルＨＦＥＴデバイスのバックゲート領域）に限定されるイオン注入が行われる。イオン注入の種を、（１ｅ１７ｃｍ－３～１ｅ１８ｃｍ－３の範囲のＢｅ／Ｆイオンのような）ｐ型又は（１ｅ１７ｃｍ－３～１ｅ１８ｃｍ－３の範囲のＳｉ／Ｆイオンのような）ｎ型とすることができる。イオン注入のドーピング型及び濃度を、元のエピタキシーの誤差の補正、最適なレーザ性能（閾値電流）とｎチャネルＨＦＥＴデバイスの最適な閾値電圧との適合を可能にすること及びマルチレベル論理設計の実施を可能にすることのような適切と考えられるようにｐチャネル閾値をシフト又は調整するように構成することができる。この構成において、（Ｂｅ／Ｆイオンのような）ｐ型イオンの注入は、ｐチャネル閾値を下にシフトさせる（すなわち、正にする又は更なるデプレッション型にする）ことができる。一方、（Ｓｉ／Ｆイオンのような）ｎ型イオンの注入は、ｐチャネルの閾値を上にシフトさせる（すなわち、負にする又は更なるエンハンスメント型にする）ことができる。その後、フォトレジストマスクを除去することができる。
【0081】
ブロック４１１において、電子デバイスの上側フィーチャのための（４０８のエッチングによって露出する）層１２３の上に耐火金属（例えば、タングステン）を堆積する。耐火性金属（例えば、タングステン）は、特定のオプトエレクトロニクスデバイス（例えば、ＶＣＳＥＬ、面内レーザ、電気的ポンプレーザ又は光学的ポンプレーザ、光サイリスタ、レーザアレイ、光検出器、光変調器及び光スイッチ）のための陽極電極又は上側エミッタ電極のための（４０４のエッチングによって露出される）層１２５の上にも堆積される。
【0082】
ブロック４１２において、フォトレジストマスクを堆積するとともに電子デバイスの上側フィーチャを画定するためにパターン化する。４１１の耐火金属（例えば、タングステン）は、電子デバイスのフィーチャを画定するために、フォトレジストマスクを使用してエッチングされる。光電子デバイスの陽極電極又は上側エミッタ電極を画定するための耐火金属（例えば、タングステン）のエッチングを行うために、同一のフォトレジストマスク又は異なるフォトレジストマスクを使用する。４１１の耐火金属（例えば、タングステン）を、六フッ化硫黄（ＳＦ６）を使用したドライエッチングによってパターン化することができる。
【0083】
ブロック４１３において、４１２のフォトレジストマスクを除去する。
【0084】
ブロック４１４において、全ての電子デバイスを保護するために、フォトレジストマスクを堆積するとともにパターン化し、これは、全ての光電子デバイス及び光学デバイスを露光することと同等である。
【0085】
ブロック４１５において、例えば、ＢＣｌ３を使用して全てのｎチャネル光電子デバイスについての４０８と同様に深さｄ１まで半導体層をエッチングするために、４１４のフォトレジストマスクを使用する。このエッチングの後、ｎチャネルデバイス（電気的及び光学的の両方）は、層１２３の深さｄ１又はその近くに共通の深さレベルを有することが予測される。
【0086】
ブロック４１６において、４１４のフォトレジストマスクを除去する。
【0087】
ブロック４１７において、ＮＨＦＥＴデバイスのソースコンタクト領域及びドレインコンタクト領域、ＰＨＦＥＴデバイスのバックゲート接触領域、Ｐ－Ｐ ＢＩＣＦＥＴデバイスのベース接触領域、Ｎ－Ｎ ＢＩＣＦＥＴデバイスのコレクタ接触領域並びに（使用時に）光電子デバイスの（ｎソースコンタクト領域又はソースコンタクト領域とも称する）ｎチャネルコンタクト領域を露出するために、フォトレジストマスクをｄ１レベルで層１２３の上に堆積するとともにパターン化する。代替的には、（ｐ型注入を受けるように設計された）ゲートコンタクト領域と指定された３０１フィーチャの端部の領域を保護するとともに他の全ての領域を露出したままにするために、フォトレジストマスクをｄ１レベルで層１２３の上に堆積するとともにパターン化することができる。
【0088】
ブロック４１８において、ＮＨＦＥＴデバイスのソースコンタクト領域及びドレインコンタクト領域、ＰＨＦＥＴデバイスのバックゲートコンタクト領域、Ｐ－Ｐ ＢＩＣＦＥＴデバイスのベースコンタクト領域、Ｎ－Ｎ ＢＩＣＦＥＴデバイスのコレクタコンタクト領域及び（使用時の）光電子デバイスの（Ｎソースコンタクト領域又はソースコンタクト領域とも称する）Ｎチャネルコンタクト領域を露出するために、半導体層構造を、例えば、ＢＣｌ３を使用するとともに層１１９の略中央までの４１７のパターン化されたフォトレジストマスクを使用してエッチングを行う。
【0089】
ブロック４１９において、４１７のフォトレジストマスクを除去する。
【0090】
ブロック４２０において、約５００Åの窒化物を、例えば、コンフォーマル（ｃｏｎＦｏｒｍａｌ）のためのプラズマ強化化学気相成長法（ＰＥＣＶＤ）によって堆積する。次に、全てのタングステン被覆メサの上に誘電体側壁を形成するために、窒化物に対する異方性エッチングを行う。この側壁の目的は、半導体側壁への注入の侵入を防ぐとともにサブミクロンｎチャネルデバイスの有効長を維持することである。
【0091】
ブロック４２１において、ｎ型ドーパントイオン（例えば、Ｓｉ／Ｆイオン）が注入される。先ず、（４１７のマスクと同様の）ソースドレインフォトレジストマスクを堆積するとともにパターン化する。次に、ｎ型ドーパントイオン（例えば、Ｓｉ／Ｆイオン）を、ＮＨＦＥＴデバイスのソースコンタクト領域及びドレインコンタクト領域、ＰＨＦＥＴデバイスのバックゲートコンタクト領域、Ｐ－Ｐ ＢＩＣＦＥＴデバイスのベースコンタクト領域、Ｎ－Ｎ ＢＩＣＦＥＴデバイスのコレクタコンタクト領域及び（使用時の）光電子デバイスの（ｎソースコンタクト領域又はソースコンタクト領域とも称する）ｎチャネルコンタクト領域に注入する。実施形態において、イオン注入のｎ型ドーパント濃度を、５ｅ１８～１ｅ１９ｃｍ－３の範囲とすることができる。
【0092】
ブロック４２２において、４２１のフォトレジストマスクを除去する。
【0093】
ブロック４２３において、ＮＨＦＥＴデバイスのゲートコンタクト領域及びＰ－Ｐ ＢＩＣＦＥＴデバイスのエミッタコンタクト領域を露出するために、フォトレジストマスクを、ｄ１レベルで層１２３の上に堆積するとともにパターン化する。
【0094】
ブロック４２４において、ｐ型ドーパントイオン（例えば、ＢＥ／Ｆイオン）を、４２３のフォトレジストマスクを使用してＮＨＦＥＴデバイスのゲートコンタクト領域及びＰ－Ｐ ＢＩＣＦＥＴデバイスのエミッタコンタクト領域に注入する。実施形態において、イオン注入のｐ型ドーパント濃度は、１ｅ１９～１.５ｅ１９ｃｍ－３の範囲とすることができる。
【0095】
ブロック４２５において、４２３のフォトレジストマスクを除去する。
【0096】
ブロック４２６において、ＰＨＦＥＴデバイスのソースコンタクト領域及びドレインコンタクト領域、（使用時の）光電子デバイスのｐチャネルコンタクト領域、ＰＨＦＥＴデバイスのゲートコンタクト領域、ＮＨＦＥＴデバイスのバックゲートコンタクト領域、Ｎ－Ｎ ＢＩＣＦＥＴのベースコンタクト領域、Ｎ－Ｎ ＢＩＣＦＥＴのエミッタコンタクト領域、Ｐ－Ｐ ＢＩＣＦＥＴのコレクタコンタクト領域、ＰＨＦＥＴのゲートコンタクト領域、Ｎ－Ｎ ＢＩＣＦＥＴのエミッタコンタクト領域、（使用時の)光電子デバイスの陰極コンタクト領域を露出するために、フォトレジストマスクを、ｄ１レベルで層１２３の上に堆積するとともにパターン化する。
【0097】
ブロック４２７において、例えば、ＢＣｌ３を使用するとともに層１１３の上の約３００Åのレベルまでの層１１５に対する４２６のパターン化フォトレジストマスクを使用して、半導体層構造をエッチングする。
【0098】
ブロック４２８において、４２６のフォトレジストマスクを除去する。
【0099】
ブロック４２９において、全てのタングステン被覆メサの上に誘電体側壁を形成するために、約５００Åの窒化物を、（コンフォーマルのための）ＰＥＣＶＤによって堆積し、その後、窒化物の異方性エッチングを行う。この側壁の目的は、半導体側壁及びＱＷチャネルへの注入の侵入を防止するためであり、注入の侵入によって、ｐチャネル型ＨＦＥＴデバイスの有効長が短くなる。
【0100】
ブロック４３０において、ＰＨＦＥＴデバイスのソースコンタクト領域及びドレインコンタクト領域、（使用時の）光電子デバイスのｐチャネルコンタクト領域、ＰＨＦＥＴデバイスのゲートコンタクト領域、ＮＨＦＥＴデバイスのバックゲートコンタクト領域、Ｎ－Ｎ ＢＩＣＦＥＴデバイスのベースコンタクト領域、Ｎ－Ｎ ＢＩＣＦＥＴデバイスのエミッタコンタクト領域及びＰ－Ｐ ＢＩＣＦＥＴデバイスのコレクタコンタクト領域を露出するために、フォトレジストマスクを、（４２７のエッチングによって露出した）層１１５に堆積するとともにパターン化する。
【0101】
ブロック４３１において、ｐ型ドーパントイオン（例えば。ＢＥ／Ｆイオン）を、４３０のフォトレジストマスクを使用して、ＰＨＦＥＴデバイスのソースコンタクト領域及びドレインコンタクト領域、（使用時の）光電子デバイスのｐチャネルコンタクト領域、ＰＨＦＥＴデバイスのゲートコンタクト領域、ＮＨＦＥＴデバイスのバックゲートコンタクト領域、Ｎ－Ｎ ＢＩＣＦＥＴデバイスのベースコンタクト領域、Ｎ－Ｎ ＢＩＣＦＥＴデバイスのエミッタコンタクト領域及びＰ－Ｐ ＢＩＣＦＥＴデバイスのコレクタコンタクト領域に注入する。実施形態において、イオン注入のｐ型ドーパント濃度を、１ｅ１９～１.５ｅ１９ｃｍ－３の範囲とすることができる。
【0102】
ブロック４３２において、４３０のフォトレジストマスクを除去する。
【0103】
ブロック４３３において、ＰＨＦＥＴデバイスのゲートコンタクト領域及びＮ－Ｎ ＢＩＣＦＥＴデバイスのエミッタコンタクト領域を露出するために、フォトレジストマスクを、（４２７のエッチングによって露出した）層１１５に堆積するとともにパターン化する。
【0104】
ブロック４３４において、ＰＨＦＥＴデバイスのゲートコンタクト領域及びＮ－Ｎ ＢＩＣＦＥＴデバイスのエミッタコンタクト領域を露出するために、例えば、ＢＣｌ３を使用するとともに層１１１の略中央まで４３３のパターン化されたフォトレジストマスクを使用して、半導体層構造をエッチングする。
【0105】
ブロック４３５において、４３４のフォトレジストマスクを使用して、ｎ型ドーパントイオン（例えば、Ｓｉ／Ｆイオン）を、ＰＨＦＥＴデバイスのゲートコンタクト領域及びＮ－Ｎ ＢＩＣＦＥＴデバイスのエミッタコンタクト領域に注入する。実施形態において、イオン注入のｎ型ドーパント濃度を、５ｅ１８～１ｅ１９ｃｍ－３の範囲とすることができる。
【0106】
ブロック４３６において、４３３のフォトレジストマスクを除去する。
【0107】
ブロック４３７において、（使用時の）光電子デバイスの陰極コンタクト領域を露出するために、フォトレジストマスクを、（４２７のエッチングによって露出した）層１１５に堆積するとともにパターン化する。
【0108】
ブロック４３８において、（使用時の）光電子デバイスの陰極コンタクト領域を露出するために、例えば、ＢＣｌ３を使用するとともに層１０５までの４３７のパターン化されたフォトレジストマスクを使用して、半導体層構造をエッチングする。
【0109】
ブロック４３９において、４３７のフォトレジストマスクを除去する。
【0110】
ブロック４４０において、全てのイオン注入領域の急速熱アニールに備えて、窒化シリコンを５００Åの典型的な厚さで堆積する。
【0111】
ブロック４４１において、高温短時間アニール（ＲＴＡ）工程を行う。例えば、ＲＴＡ工程は、不活性バックグラウンドで８５０℃、１５秒の典型的なサイクルを採用することができる。イオン注入領域は、イオン照射により非晶構造体となる。ＲＴＡ工程を、メタライゼーションの前に全てのイオン注入領域をアニールするために行うことができる。ＲＴＡ工程の熱エネルギ－は、非晶構造を単結晶構造に戻し、ドーパント原子が（ｎ型の場合の）ドナー又は（ｐ型の場合の）アクセプタとして半導体層の上に結合を形成することができる。
【0112】
ブロック４４２において、リフトオフを介してｎ型Ａｕ電極を形成するためのフォトレジストマスクを堆積するとともにパターン化する。ｎ型Ａｕ電極は、（ＰＨＦＥＴデバイスのｎ型イオン注入されたゲートコンタクト領域及びバックゲートコンタクト領域に形成される）ＰＨＦＥＴデバイスのゲート電極及びバックゲート電極、（ＮＨＦＥＴデバイスのｎ型イオン注入されたソースコンタクト領域及びドレインコンタクト領域に形成される）ＮＨＦＥＴデバイスのソース電極及びドレイン電極、（Ｐ－Ｐ ＢＩＣＦＥＴデバイスのｎ型イオン注入されたベースコンタクト領域に形成される）Ｐ－Ｐ ＢＩＣＦＥＴデバイスのベース電極、（Ｎ－Ｎ ＢＩＣＦＥＴデバイスのｎ型イオン注入されたコレクタコンタクト領域及びエミッタコンタクト領域に形成される）Ｎ－Ｎ ＢＩＣＦＥＴデバイスのコレクタ及びエミッタ電極、（光電子デバイスのｎ型イオン注入された（一つ以上の）ｎチャネルコンタクト領域に形成される）光電子デバイスのｎチャネル電極（又はｎソース電極）及び（使用時に光電子デバイスの（一つ以上の）ｎ型陰極コンタクト領域（層１０５）に形成される）光電子デバイスの陰極電極を含むことができる。
【0113】
ブロック４４３において、ｎ型Ａｕ電極のためのｎ型Ａｕ金属（例えば、ＡｕＧｅ－Ｎｉ－Ａｕの合金）を堆積する。
【0114】
ブロック４４４において、ｎ型Ａｕ電極を、リフトオフを介してパターン化する。
【0115】
ブロック４４５において、リフトオフを介してｐ型Ａｕ電極を形成するためのフォトレジストマスクを堆積するとともにパターン化する。ｐ型Ａｕ電極は、（ＮＨＦＥＴデバイスのｐ型イオン注入されたゲートコンタクト領域及びバックゲートコンタクト領域に形成される）ＮＨＦＥＴデバイスのゲート電極及びバックゲート電極、（ＰＨＦＥＴデバイスのｐ型イオン注入されたソースコンタクト領域及びドレインコンタクト領域に形成される）ＰＨＦＥＴデバイスのソース電極及びドレイン電極、（Ｎ－Ｎ ＢＩＣＦＥＴデバイスのｐ型イオン注入されたベースコンタクト領域に形成される）Ｎ－Ｎ ＢＩＣＦＥＴデバイスのベース電極、（ＮＨＦＥＴデバイスのＰ型イオン注入されたゲートコンタクト領域に形成される）Ｎ－Ｎ ＢＩＣＦＥＴ電極、（Ｐ－Ｐ ＢＩＣＦＥＴデバイスのｐ型イオン注入されたコレクタコンタクト領域及びエミッタコンタクト領域に形成される）Ｐ－Ｐ ＢＩＣＦＥＴデバイスのコレクタ電極及びエミッタ電極及び（使用時に光電子デバイスのｐ型イオン注入された（一つ以上の）ｐチャネルコンタクト領域に形成される）光電子デバイスのｐチャネル電極（又はｐソース電極）を含むことができる。
【0116】
ブロック４４６において、ｐ型Ａｕ電極のためのｐ型Ａｕ金属（例えば、ＡｕＢｅ－Ｃr－Ａｕの合金）を堆積する。
【0117】
ブロック４４７において、ｐ型Ａｕ電極を、リフトオフを介してパターン化する。
【0118】
ブロック４４８において、ｎ型Ａｕ電極及びｐ型Ａｕ電極を焼結又はアニールする。例えば、焼結工程は、４２０℃、１５秒の典型的なサイクルを採用することができる。
【0119】
ブロック４４９において、全てのデバイスを分離するために、下側ミラー層１０３に対するトレンチ（約１０００Å）をエッチングするためのフォトレジストマスクを、全てのデバイスに対して堆積するとともにパターン化する。
【0120】
ブロック４５０において、例えば、ドライエッチング技術（例えば、ＢＣｌ３）を使用して半導体層構造を底部ミラー層１０３までエッチングするために、４４９のフォトレジストマスクを使用する。
【0121】
ブロック４５１において、４４９のフォトレジストマスクを除去する。
【0122】
ブロック４５２において、必要に応じて金属相互接続のクロスオ－バ－を可能にするために、窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ２）のようなレベル間誘電体材料を堆積する。
【0123】
ブロック４５３において、全ての金属相互接続のためのコンタクトホールをエッチングするために、フォトレジストマスクを堆積するとともにパターン化する。
【0124】
ブロック４５４において、レベル間誘電体材料を介してコンタクト開口部をエッチングするために、４５３のフォトレジストマスクを使用する。例えば、ＳｉＮ又はＳｉＯ２誘電体材料をエッチングするために、ＣＦ４及びＳＦ６のエッチャントを使用することができる。
【0125】
ブロック４５５において、４５３のフォトレジストマスクを除去する 。
【0126】
ブロック４５６において、任意の回路に必要な種々のＮ型Ａｕ電極及びＰ型Ａｕ電極へのＡｕ金属相互接続及び必要に応じた電子デバイス及び光電子デバイスの接続のために、フォトレジストマスクを堆積するとともにパターン化する。
【0127】
ブロック４５７において、Ａｕ金属相互接続のためのＡｕ金属を堆積する。
【0128】
ブロック４５８において、Ａｕ金属相互接続を、リフトオフを介してパターン化する。
【0129】
複数の金属相互接続レベルが使用される場合にブロック４５６～４５８を複数回繰り返すことができることに留意されたい。
【0130】
ブロック４５９において、光電子デバイス及び光学デバイスの開口部を開けるために、フォトレジストマスクを堆積するとともにパターン化する。
【0131】
ブロック４６０において、光電子デバイス及び光学デバイスの開口部をエッチングするために、４５９のフォトレジストマスクを使用する。例えば、、開口部の層１２７を露出するために、エッチングは、ＳＦ６を使用して窒化物－タングステン窒化物をエッチングすることができる。
【0132】
ブロック４６１において、４５９のフォトレジストマスクを除去する。
【0133】
ブロック４６２において、上側ミラー層１２９を堆積し、露出した開口部を覆う。例えば、７対の二酸化ケイ素（ＳｉＯ２）及び二酸化チタン（ＴＩＯ２）を、イオンビームアシスト蒸着（ＩＢＡＤ）を使用して堆積することができる。上側ミラー層１２９の中心波長は、典型的には９８０ｎｍ、８５０ｎｍ又は１３１０ｎｍである。
【0134】
ブロック４６３において、全てのデバイスにボンドパッドを開くために、フォトレジストマスクを堆積するとともにパターン化する。これは、誘導結合プラズマエッチング（ＩＣＰ）を使用した上側ミラー層１２９のドライエッチングを含むことができる。
【0135】
オプションのステップにおいて、４５０のアイソレーションエッチングによって露出される下側ミラー層を酸化させることができる。この工程は、層構造の一部として形成された下側ミラー層が適切なＤＢＲミラーとして機能しない場合に有用である。一実施形態において、アイソレ－ションエッチングによって露出するアルミニウム砒素（ＡｌＡｓ）の下側ミラー層は、下側ＤＢＲミラーを形成するＡｌＡｓを酸化アルミニウム（ＡｌｘＯｙ）に変換する蒸気雰囲気にさらされる。
【0136】
上述したような上側の開口部を光が半導体層構造の活性領域から出射又は入射できるように構成することができることに留意されたい。代替的には、開口部を、本明細書に記載のＩＣで実現される光電子デバイス又は光デバイスの一部として、受動面内導波路構造及び／又は能動面内導波路構造を形成するために使用することができる。そのような面内導波路は、ＩＣの平面内での光の伝播をガイドし、上側に形成された開口部は、ＩＣウエハーの上部のための光の垂直閉じ込め及び導波のために設けられる。受動面内導波路構造では、パターン化された陽極金属を省略することができ、上側の開口の下に配置された半導体層構造の活性領域内に光の横方向の閉じ込めを行うために、イオン注入領域を上側の開口の対辺の下に形成することができる。
【0137】
実施形態において、ＰＨＦＥＴデバイスに積層されたＮＨＦＥＴデバイスを含む積層相補型ＨＦＥＴインバータを有するＩＣを構成するために、本明細書に記載のエピタキシャル層構造及び製造方法を使用することができる。この構成は、ＩＣの一部としての相補型ＨＦＥＴインバータの面積を最小にするのに役立つ。
【0138】
図４Ａ～４Ｄは、ＰＨＦＥＴデバイスに積層されたＮＨＦＥＴデバイスを有する積層型相補型ＨＦＥＴインバータの一実施形態を示す図である。図４Ｂに最もよく示すように、インバータは、略矩形レイアウトを有する。図４Ｂ及び図４Ｄに最もよく示すように、矩形レイアウトの上側中央部において、ＰＨＦＥＴデバイスのゲートのためのゲートコンタクト電極３０５ａ及びその下のｎ型インプラント領域３０２ａは、ＮＨＦＥＴデバイスのゲートのためのゲートコンタクト電極３１５ａ及びその下のｐ型インプラント領域３１４ａと共に直線経路に沿って延在する。ＰＨＦＥＴデバイスのゲートのためのゲートコンタクト電極３０５ａ及びその下のｎ型インプラント領域３０２ａは、ＮＨＦＥＴデバイスのゲートのためのゲートコンタクト電極３１５ａ及びその下のｐ型インプラント領域３１４ａに対してレイアウトの周辺部に向かって横方向にオフセットしている。二つのゲートコンタクト電極３０５ａ，３０５ｂは、インバータのＩＮ端子を形成するために、金属によって互いに接続されている。 図４Ｂ及び図４Ｃに最もよく示すような矩形レイアウトの他の部分において、ＰＨＦＥＴデバイスのソース端子及びドレイン端子のためのソースコンタクト電極３０６ａ及びドレインコンタクト電極３０６ｂ並びにその下のｐ型注入領域３０４ａ，３０４ｂと共にＰＨＦＥＴデバイスのチャネルを覆う上側フィーチャ３０１は、ＰＨＦＥＴデバイスのゲートの直線経路に向かって延在二つのセグメントと共にレイアウトの周辺についてセグメント状のＵ字形状で延在する。さらに、ＮＨＦＥＴデバイスノードレイン端子のためのドレインコンタクト電極３１６ｂ及びその下のｎ型注入領域３１３ｂと共にＮＨＦＥＴデバイスのチャネルを覆う上側フィーチャ３０１は、レイアウトの中央領域に向かって横方向にオフセットした同様のセグメント状のＵ字形状で延在する。ＮＨＦＥＴデバイスのソース端子のためのソースコンタクト電極３１６ａ及びその下のｎ型インプラント領域３１３ａは、レイアウトの中央領域に配置される。ＰＨＦＥＴデバイスのドレインコンタクト電極３０６ｂは、インバータのＯＵＴ端子を形成するために、ＮＨＦＥＴデバイスのドレインコンタクト電極３１６ｂに金属によって相互接続される。ＰＨＦＥＴデバイスのソースコンタクト電極３０６ａは、インバータのＶＤＤ端子を形成する。そして、ＮＨＦＥＴのソースコンタクト電極３１６ａは、インバータのＧＮＤ端子を形成する。
【0139】
図５Ａ及び図５Ｂは、ＰＨＦＥＴデバイスに積層されたＮＨＦＥＴデバイスを有する積層相補型ＨＦＥＴインバータの他の例示的な実施形態を示す。これらの実施形態は、ＮＨＦＥＴデバイス及びＰＨＦＥＴデバイスのドレイン端子が互いに電気的及び物理的に分離して維持されることを除いて、図４Ａ～４Ｄの実施形態と同様である。図５Ｂの実施形態は、インバータのための更に高い駆動電流、すなわち、ファンアウトを提供することができる。
【0140】
図５Ａ及び図５Ｂの実施形態を、ＮＯＲゲート及びＮＡＮＤゲート、フリップフロップ、カウンタ等のようなＩＣの一部としての他の相補型ＨＦＥＴ回路のための構築ブロックとして使用することができる。例えば、図６Ａ及び図６Ｂは、積層相補型ＨＦＥＴデバイスから構築された２入力ＮＡＮＤゲートを示す。他の例では、図７Ａ及び図７Ｂは、積層相補型ＨＦＥＴデバイスから構築された２入力ＮＯＲゲートを示す。
【0141】
本願のエピタキシャル層構造を、ｎ型変調ドープ量子井戸反転チャネルベース領域（Ｐ－Ｐ ＢＩＣＦＥＴ）又はｐ型変調ドープ量子井戸反転チャネルベース領域（Ｎ－Ｎ ＢＩＣＦＥＴ）を有するバイポーラ反転チャネル電界効果トランジスタ（ＢＩＣＦＥＴ）を実現するようにも構成することができる。
【0142】
図８Ａ～図８Ｄに示すように、Ｐ－Ｐ ＢＩＣＦＥＴデバイスは、ｎ型変調ドープＱＷ構造１１７において実現される（一つ以上の）ＱＷチャネルを有するｎ型変調ドープ量子井戸反転チャネルベース領域を覆うインターデジタルフィーチャ８０１を採用する。インターデジタルフィーチャ８０１を、タングステンのような耐火性金属から形成することができる。（フィーチャ８０１の下にある）対応するインターデジタルベース領域は、ｎ型イオン注入領域８０４を介してインターデジタルベースコンタクト電極部８０６に動作可能に結合される。ｐ型変調ドープＱＷ構造１１３のインターデジタルコレクタ領域は、ｐ型イオン注入領域８０５を介してインターデジタルコレクタコンタクト電極部８０７に動作可能に結合される。エミッタ電極８０６は、ｐ型イオン注入領域８０８を介して、インターデジタルベース領域のｎ型変調ドープＱＷ構造１１７に電気的に結合される。Ｐ－Ｐ ＢＩＣＦＥＴデバイスは、エミッタ領域とベース領域とのＰＮ接合に順バイアスをかけながらベース領域とコレクタ領域とのＰＮ接合に逆バイアスをかけることによりエミッタ端子電極からコレクタ端子電極にホールが注入されるアクティブモードで動作することができるバイポーラ接合トランジスタである。ホールが正のキャリアであるので、ホールの注入により、コレクタ端子電極から電流が流出するとともにエミッタ端子電極に電流が流れ込む。バイアス条件により、ベースからエミッタに電子が注入され、これによって、エミッタ端子電極に流入する電流と同様にベース端子電極から流出する電流に寄与する。
【0143】
図９Ａ～９Ｄに示すように、Ｎ－Ｎ ＢＩＣＦＥＴデバイスは、ｐ型変調ドープＱＷ構造１１３で実現される（一つ以上の）ＱＷチャネルを有するｐ型変調ドープ量子井戸反転チャネルベース領域を覆うインターデジタルフィーチャ９０１を採用する。インターデジタルフィーチャ９０１を、タングステンのような耐火性金属から形成することができる。（フィーチャ９０１の下にある）対応するインターデジタルベース領域は、ｐ型イオン注入領域９０５を介して、インターデジタルベースコンタクト電極部分９０７に動作可能に結合される。インターデジタルフィーチャ９０１は、ｎ型変調ドープＱＷ構造１１７のインターデジタルコレクタ領域を覆い、インターデジタルコレクタ領域は、ｎ型イオン注入領域９０４を介してインターデジタルコレクタコンタクト電極部９０６に動作可能に結合される。エミッタ電極９０９は、ｎ型イオン注入領域９０８を介して、インターデジタルベース領域のｐ型変調ドープＱＷ構造１１３に電気的に結合される。Ｎ－Ｎ ＢＩＣＦＥＴデバイスは、エミッタ領域とベース領域とのＰＮ接合に順バイアスをかけながらベース領域とコレクタ領域とのＰＮ接合に逆バイアスをかけることによりエミッタ端子電極からコレクタ端子電極に電子を注入するアクティブモードで動作することができるバイポーラ接合トランジスタ－である。電子が負のキャリアであるので、電子の注入により、コレクタ端子電極に電流が流れ込むとともにエミッタ端子電極から電流が流れ出す。バイアス条件により、ベースからエミッタにホールが注入され、これによって、ベース端子電極に流れる電流とエミッタ端子電極から流出する電流に寄与する。
【0144】
本明細書に記載のエピタキシャル層構造及び製造方法を、ＩＣの一部として様々な光電子デバイス及び光デバイスを実現するために使用することができる。そのような光電子デバイス及び光デバイスの例を、図１０Ａ～２３に示す。そのようなデバイスは、光信号の放出及び／又は検出のために共振キャビティを採用することができる。
【0145】
一つの構成において、デバイスの共振キャビティを、垂直キャビティとして構成することができ、光は、デバイスの上面における光開口部（図示せず）を介して垂直キャビティに入射及び出射してもよい。この構成において、上側ミラー層１２９と下側ミラー層１０３との間の距離は、光キャビティの長さを表し、この距離を、（例えば、指定された波長の１～３倍のような）指定された波長に対応するように設定することができる。この距離は、下側ミラー層及び上側ミラー層への光の侵入深さを考慮することができる。この距離は、この条件を可能にするために、その間にある一つ以上の層の厚さを調整することによって制御される。
【0146】
他の構成において、デバイスの共振キャビティは、デバイス構造から形成された導波路領域内での光モード信号の伝播をサポートするために、ウイスパリングギャラリーマイクロ共振器又は閉ループマイクロ共振器として構成することができる。ウイスパリングギャラリーマイクロ共振器の場合、導波管領域を、ウイスパリングギャラリーモードの伝播をサポートするディスク状構造とすることができる。ディスク状構造の形状は、ウイスパリングギャラリーモードの特定の波長に調整される。例えば、ディスク状構造の周辺を、ディスク状構造内を循環する定在波の波長の整数倍に対応するように構成することができる。 （例えば、直径１０μｍ以下の）比較的小さなディスク状構造の場合、自由スペクトル領域ＦＳＲは、ディスク状構造の直径がウイスパリングギャラリーモードの特定の波長を決定することができるように十分に大きい。閉ループマイクロ共振器の場合、導波路は、円形光路、矩形光路、楕円形光路又は他の適切な形状に従う光モードの循環伝搬をサポートすることができる。閉ループ導波路の光路長は、閉ループ導波路内を伝搬する光モード信号の特定の波長に調整される。少なくとも一つの結合導波路は、ウイスパリングギャラリーマイクロ共振器又は閉ループマイクロ共振器に一体的に隣接して形成される。結合導波路は、ウイスパリングギャラリーマイクロ共振器又は閉ループマイクロ共振器への及び／又はそこからの光のエバネッセント結合を行う。具体的には、レーザの場合、出力のために結合導波路を伝播する出力光信号を生成するために、ウイスパリングギャラリーマイクロ共振器によって生成されたウイスパリングギャラリーモード又は閉ループマイクロ共振器の閉ループ導波路を循環する光モード信号を結合導波路に結合する。検出器の場合、入力光は、結合導波路に供給され、結合導波路は、検出のためにウイスパリングギャラリーマイクロ共振器におけるウイスパリングギャラリーモードとして又は検出のために閉ループ型マイクロ共振器の閉ループ導波路内を循環する光モード信号として入力光信号を結合する。
【0147】
図１０Ａ及び図１０Ｂは、本明細書に記載のエピタキシャル層構造及び製造方法から実現されるＨＦＥＴ ＶＣＳＥＬダイオードレーザを示す。他の実施形態において、ＨＦＥＴ ＶＣＳＥＬデバイスのアレイを、共通の上側エミッタ電極及び共通のソース電極で一体的に形成することができる。
【0148】
【0149】
図１２Ａ～１２Ｄは、本明細書に記載のエピタキシャル層構造及び製造方法から実現されるサイリスタ面内レーザを示す。
【0150】
【0151】
図１４は、本明細書に記載のエピタキシャル層構造及び製造方法から実現されるデュアル入力方向性カプラを示す。
【0152】
図１５は、本明細書に記載のエピタキシャル層構造及び製造方法から実現されるサイリスタ光電子発振器を示す。
【0153】
図１６～１８は、本明細書に記載のエピタキシャル層構造及び製造方法から実現される導波路光検出器、光変調器、及び光増幅器を示す。
【0154】
図１９は、本明細書に記載のエピタキシャル層構造及び製造方法から実現される導波路スプリッタ又は導波路コンバイナを示す。
【0155】
図２０は、本明細書に記載のエピタキシャル層構造及び製造方法から実現される（２×２光スイッチング素子を有する）光スイッチング構造を示す。
【0156】
図２１は、本明細書に記載のエピタキシャル層構造及び製造方法から実現されるサイリスタ光スイッチングノード（又は汎用サイリスタウイスパリングギャラリーモードレーザ）を示す。
【0157】
【0158】
サイリスタレーザデバイスの場合、ｉ）陽極端子電極が陰極端子電極に対して順方向にバイアスがかけられ、かつ、ｉｉ）ｎ型変調ドープＱＷ構造１１７において、オフ状態のバイアス点が存在しないように順方向降伏電圧を減少させる電荷である臨界スイッチング電荷ＱＣＲよりも大きい電荷が生成されるようにｎチャネルソース電極と陽極電極との間の電圧にバイアスがかけられるとき、デバイス構造は、（デバイスを流れる電流Ｉが略ゼロである）非導通／オフ状態から（電流Ｉがゼロより十分大きい）導通／オン状態へ切り替わる。ｐチャネルソース電極と陰極電極との間の電圧を、ｐ型変調ドープＱＷ構造１１３において臨界スイッチング電荷ＱＣＲよりも大きい電荷を生成するように構成することもできる。臨界スイッチング電荷ＱＣＲは、デバイスの形状及びドーピングレベルに固有のものである。ｎ型変調ドープＱＷ構造１１７の電荷（又はｐ型変調ドープＱＷ構造１１３の電荷）が、保持動作を維持するチャネル電荷の臨界値である保持電荷ＱＨよりも減少するように、デバイスを流れる電流Ｉが十分な時間に亘ってデバイスの保持電流を下回るとき、デバイスは、（電流Ｉがゼロよりも十分に大きい）導電／オン状態から非導通／オフ状態に切り替わる。したがって、陽極端子電極が陰極端子電極に対して順方向にバイアスがかけられ、かつ、ｎ型変調ドープＱＷ構造１１７（又はｐ型変調ドープＱＷ構造１１３）において臨界スイッチング電荷ＱＣＲを生成するために、ｎチャネルソース電極（及び／又はｐチャネルソース電極）にバイアスがかけられるとき、デバイスは、導通／オン状態に切り替わる。 導通／オン状態における電流Ｉが、レージングのための閾値ＩＴＨより上である場合、光子放出がデバイス構造内で発生する。垂直共振器型面発光レーザの場合、素子構造内での光子放出により、素子構造の上面から垂直に放出される光学モードが生じる。ウイスパリングギャラリーマイクロ共振器の場合、デバイス構造内の光子放出により、ウイスパリングギャラリーマイクロ共振器の導波路領域内を循環するウイスパリングギャラリーモード信号が生じる。閉ループマイクロ共振器の場合、装置構造内の光子放出により、閉ループマイクロ共振器の閉ループ導波路内を循環する光学モード信号が生じる。
【0159】
サイリスタ検出器の場合、デバイス構造は、入力光信号の光子吸収に起因するｎ型変調ドープＱＷ構造１１７及び／又はｐ型変調ドープＱＷ構造１１３に電荷を生じさせる入力光信号に応答して、（デバイスを流れる電流Ｉが略ゼロである）非導通／オフ状態から（電流Ｉがゼロより十分に大きい）導通／オン状態に切り替わる。具体的には、陽極端子電極は、陰極端子電極に対して順方向にバイアスがかけられ、かつ、入力光パルスの光子吸収の結果としてｎ型変調ドープＱＷ構造１１３（及び／又はｐ型変調ドープＱＷ構造１１７）に生じる電荷が臨界切り替え電荷ＱＣＲより大きくなるように、ｎチャネルソース電極と陽極電極との間の電圧（及び／又はｐチャネルソース電極と陰極端子電極との間の電圧）は、バイアスがかけられる。入力光信号が除去されると、デバイスは、ｎ型変調ドープＱＷ構造１１７（及び／又はｐ型変調ドープＱＷ構造１１３）の電荷が保持電荷ＱＨより下に減少したときに（電流Ｉがゼロより十分に大きい）導通／オン状態から（デバイスを流れる電流Ｉが略ゼロである）非導通／オフ状態に切り替わる。垂直キャビティ表面検出器の場合、デバイス構造は、デバイス構造の上面を通して垂直に受光を行う光モードを吸収する。ウイスパリングギャラリーマイクロ共振器の場合、デバイス構造は、ウイスパリングギャラリーマイクロ共振器の導波路領域内を循環するウイスパリングギャラリーモードを吸収する。閉ループマイクロ共振器の場合、デバイス構造は、閉ループマイクロ共振器の閉ループ導波路内を循環する光モード信号を吸収する。
【0160】
いくつかの実施形態において、面内導波路において全反射を行うために、上述のデバイス構造において回折格子を形成することができる。実質的に、回折格子は、導波路を横切るミラーを提供する。
【0161】
図２４に目を向けると、図１の層１０９，１１１，１１３を図示のように層／構造１１３Ｂ，１１１，１１３Ａによって置換した点を除いて上述した図１のエピタキシャル半導体層構造と同様であるエピタキシャル半導体層構造を示す。この構成において、１１３Ｂは、非ドープのスペーサの下に形成された非反転ｐ型変調ドープ量子井戸構造であり、１１１は、高濃度ドープのｎ型層であり、１１３Ａは、非ドープのスペーサ層の上に形成された非反転ｐ型変調ドープ量子井戸構造である。１１３Ｂの非反転ｐ型変調ドープ量子井戸構造は、量子井戸層と障壁層の一つ以上の対の上に、非ドープのスペーサ層によってオフセットされたｐ型電荷シートを有する。１１３Ａの反転ｐ型変調ドープ量子井戸構造は、量子井戸層及び障壁層の一つ以上の対の下方に、非ドープのスペーサ層によってオフセットされたｐ型電荷シートを有する。高濃度のドープｎ型層１１１は、各々が非ドープのスペーサ層を有する二つのｐ型変調ドープ量子井戸構造のｐ型電荷シートの間に配置される。高濃度のドープｎ型層１１１は、反転ｐ型変調ドープ量子井戸構造１１３Ａ及び非反転ｐ型変調ドープ量子井戸構造１１３Ｂの別々の量子井戸チャネルのためのゲート領域（ゲート全周囲構造）を形成する。この構成において、ｐチャネル型ＨＦＥＴ素子については、高濃度のドープｎ型層１１１に接触するｎ型ゲートコンタクトイオン注入領域が形成され、ｎ型ゲートコンタクトイオン注入領域の上にｐチャネル型ＨＦＥＴ素子のゲート電極が形成される。ｐチャネルＨＦＥＴデバイスのｐ型ソースコンタクトイオン注入領域及びｐ型ドレインコンタクトイオン注入領域を形成するために、ｐ型イオン注入領域は、層／構造１１３Ｂ，１１１，１１３Ａに延在する。同様に、ｎチャネルＨＦＥＴデバイス用のｐ型バックゲートコンタクトイオン注入領域、Ｐ－Ｐ ＢＩＣＦＥＴデバイスのためのｐ型コレクタコンタクトイオン注入領域及び光電子デバイスのためのｐ型ｐチャネルコンタクト イオン注入領域を形成するために、ｐ型イオン注入領域は、層／構造１１３Ｂ，１１１，１１３Ａに延在する。Ｎ－Ｎ ＢＩＣＦＥＴ素子の場合、高濃度ドープのｎ型層１１１に接触するｎ型エミッタコンタクトイオン注入領域を形成し、ｎ型エミッタコンタクトイオン注入領域の上にＮ－Ｎ ＢＩＣＦＥＴ素子のエミッタ電極を形成することができる。
【0162】
本明細書に記載の層構造が能動デバイス構造の（一つ以上の）下側ミラー層と下側ｎ型層との間の基板の上に形成された変成バッファ構造を有することができることも考えられる。変成バッファ構造は、能動素子構造と基板との間のミスマッチに起因する格子歪みに対応するように構成された複数の層を採用することができる。そのような変成バッファ構造の例は、２０１４年３月２４日に出願された米国特許出願第１４／２２２，８４１号に記載されており、その全体が参照により本明細書に組み込まれる。
【0163】
本明細書では、集積回路の一部として一体的に形成される相補型トランジスタデバイス及び光電子デバイスの両方に対して相補型変調ドープ量子井戸構造を採用する集積回路を形成する方法のいくつかの実施形態を説明及び図示した。本発明の特定の実施形態を説明したが、本発明がこれに限定されることを意図しておらず、本発明は、当該技術が許す限り広い範囲であり、本明細書が同様に読まれることが意図される。したがって、特定のＩＩＩ－Ｖ族材料系及びヘテロ構造を開示したが、他のＩＩＩ－Ｖ族材料系及びヘテロ構造を使用して本明細書に記載の光電子集積回路を実現できることが理解される。したがって、主張した精神及び範囲から逸脱することなく、提供した本発明を更に変更することができることが当業者によって理解される。
【要約】
集積回路は、基板の上に形成された半導体層から製造され、半導体層は、少なくとも一つのｎ型層と、反転ｐ型変調ドープ量子井戸（ｍｏｄ－Ｄｏｐｅｄ ＱＷ）構造と、非反転ｎ型ｍｏｄ－Ｄｏｐｅｄ ＱＷ構造と、第１のｐ＋型層を含む少なくとも一つのｐ型層を有し、第１のｐ＋型層は、第２のｐ型層の下に形成される。エッチング工程により、第２のｐ型層を露出する。ｐ型イオンを、露出した第２のｐ型層に注入する。ｐ型イオン注入領域に接触するｎチャネルＨＦＥＴデバイスのゲート電極を形成する。ｎチャネルＨＦＥＴデバイスのソース電極及びドレイン電極を、ｎ型ｍｏｄ－ｄｏｐｅｄ ＱＷ構造に接触して形成されるｎ型イオン注入領域に接触して形成する。ＰチャネルＨＦＥＴデバイス、相補型ＢＩＣＦＥＴデバイス、積層相補型ＨＦＥＴデバイス及びそれに基づく回路及び／又は論理ゲート並びに様々な光電子デバイス及び光デバイスを、集積回路の一部として形成することもできる。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図9C】
【図9D】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図12C】
【図12D】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】