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特許7340694深層学習人工ニューラルネットワークにおけるアナログニューラルメモリのプログラミングのための精密な調整
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-08-30
(45)【発行日】2023-09-07
(54)【発明の名称】深層学習人工ニューラルネットワークにおけるアナログニューラルメモリのプログラミングのための精密な調整
(51)【国際特許分類】
G11C 11/56 20060101AFI20230831BHJP
G11C 16/10 20060101ALI20230831BHJP
【ＦＩ】
G11C11/56 210
G11C16/10 140
【請求項の数】
25
(21)【出願番号】P 2022517162
(86)(22)【出願日】2019-12-22
(65)【公表番号】
(43)【公表日】2022-11-24
(86)【国際出願番号】 US2019068206
(87)【国際公開番号】W WO2021054992
(87)【国際公開日】2021-03-25
【審査請求日】2022-06-16
(31)【優先権主張番号】16/576,533
(32)【優先日】2019-09-19
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】トラン、ヒュー、バン
(72)【発明者】
【氏名】レムケ、スティーブン
(72)【発明者】
【氏名】ティワリ、ビピン
(72)【発明者】
【氏名】ドー、ナン
(72)【発明者】
【氏名】レイテン、マーク
【審査官】後藤 彰
(56)【参考文献】
【文献】国際公開第２０１９／１０８３３４（ＷＯ，Ａ１）
【文献】特表２０２１－５０４８６８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／０２５６３２０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／００５５９１９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／５６
Ｇ１１Ｃ １６／１０
(57)【特許請求の範囲】
【請求項1】
Ｎ個の可能な値のうちの１つを記憶するために選択された不揮発性メモリセルをプログラムする方法であって、Ｎは２より大きい整数であり、前記選択された不揮発性メモリセルは浮遊ゲート及び制御ゲートを含み、前記方法は、粗プログラミングプロセスを実行するステップであって、
前記不揮発性メモリセルを初期プログラミング電圧でプログラムするステップと、
前記選択された不揮発性メモリセルの前記制御ゲートに第１の電圧を印加し、前記選択された不揮発性メモリセルを介して生じる第１の電流を測定するステップと、
前記選択された不揮発性メモリセルの前記制御ゲートに第２の電圧を印加し、前記選択された不揮発性メモリセルを介して生じる第２の電流を測定するステップと、
前記第１の電圧、前記第２の電圧、前記第１の電流、及び前記第２の電流に基づいて、傾斜値を決定するステップと、
前記傾斜値に基づいて次のプログラミング電圧を決定するステップと、
前記不揮発性メモリセルを前記次のプログラミング電圧でプログラムするステップと、
読み出し動作又は検証動作中に選択された前記不揮発性メモリセルを通る電流が第１のスレッショルド電流値以下になるまで、次のプログラミング電圧を決定する前記ステップと、前記次のプログラミング電圧で前記不揮発性メモリセルをプログラムする前記ステップとを繰り返すステップと、を備えた、粗プログラミングプロセスを実行するステップと、
読み出し動作又は検証動作中に選択された前記不揮発性メモリセルを通る電流が第２のスレッショルド電流値以下になるまで、精密プログラミングプロセスを実行するステップと、を含む、方法。
【請求項2】
前記粗プログラミングプロセスを実行するステップは、前記選択された不揮発性メモリセルを通る電流が第３のスレッショルド電流値以下であるとき、前記選択された不揮発性メモリセルを消去し、前記粗プログラミングプロセスを繰り返すステップを更に含む、請求項１に記載の方法。
【請求項3】
読み出し動作又は検証動作中に前記選択された不揮発性メモリセルを通る電流が第４のスレッショルド電流値以下になるまで、第２の精密プログラミングプロセスを実行するステップを更に含む、請求項１に記載の方法。
【請求項4】
前記精密プログラミングプロセスは、前記選択された不揮発性メモリセルの前記制御ゲートに、大きさが増加していく電圧パルスを印加するステップを含む、請求項１に記載の方法。
【請求項5】
前記精密プログラミングプロセスは、前記選択された不揮発性メモリセルの前記制御ゲートに、持続時間が増加していく電圧パルスを印加するステップを含む、請求項１に記載の方法。
【請求項6】
前記選択された不揮発性メモリセルは、スプリットゲート型フラッシュメモリセルである、請求項１に記載の方法。
【請求項7】
前記選択された不揮発性メモリセルは、アナログメモリディープニューラルネットワーク内のベクトル行列乗算アレイ内にある、請求項１に記載の方法。
【請求項8】
前記粗プログラミングプロセスを実行する前に、前記選択された不揮発性メモリセルを「０」状態にプログラムするステップと、
前記選択された不揮発性メモリセルを弱消去レベルに消去するステップと、を更に含む、請求項１に記載の方法。
【請求項9】
前記粗プログラミングプロセスを実行する前に、前記選択された不揮発性メモリセルを「１」状態に消去するステップと、
前記選択された不揮発性メモリセルを弱プログラムレベルにプログラムするステップと、を更に含む、請求項１に記載の方法。
【請求項10】
前記選択された不揮発性メモリセルに対して読み出し動作を実行するステップと、前記読み出し動作中に選択された前記不揮発性メモリセルによって引き込まれた前記電流を、積分型アナログ－デジタル変換器を使用して積分して、デジタルビットを生成するステップと、を更に含む、請求項１に記載の方法。
【請求項11】
前記選択された不揮発性メモリセルに対して読み出し動作を実行するステップと、前記読み出し動作中に選択された前記不揮発性メモリセルによって引き込まれた前記電流を、シグマデルタ型アナログ－デジタル変換器を使用してデジタルビットに変換するステップと、を更に含む、請求項１に記載の方法。
【請求項12】
前記選択された不揮発性メモリセルに対して読み出し動作を実行するステップと、前記読み出し動作中に選択された前記不揮発性メモリセルによって引き込まれた前記電流を、アルゴリズム型アナログ－デジタルを使用してデジタルビットに変換するステップと、を更に含む、請求項１に記載の方法。
【請求項13】
読み出し動作又は検証動作中に前記選択された不揮発性メモリセルを通る電流が第４のスレッショルド電流値以下になるまで、第２の精密プログラミングプロセスを実行するステップを更に含む、請求項２に記載の方法。
【請求項14】
前記精密プログラミングプロセスは、前記選択された不揮発性メモリセルの前記制御ゲートに、大きさが増加していく電圧パルスを印加するステップを含む、請求項２に記載の方法。
【請求項15】
前記精密プログラミングプロセスは、前記選択された不揮発性メモリセルの前記制御ゲートに、持続時間が増加していく電圧パルスを印加するステップを含む、請求項２に記載の方法。
【請求項16】
前記選択された不揮発性メモリセルは、スプリットゲート型フラッシュメモリセルである、請求項２に記載の方法。
【請求項17】
前記選択された不揮発性メモリセルは、アナログメモリディープニューラルネットワーク内のベクトル行列乗算アレイ内にある、請求項２に記載の方法。
【請求項18】
前記粗プログラミングプロセスを実行する前に、前記選択された不揮発性メモリセルを「０」状態にプログラムするステップと、
前記選択された不揮発性メモリセルを弱消去レベルに消去するステップと、を更に含む、請求項２に記載の方法。
【請求項19】
前記粗プログラミングプロセスを実行する前に、前記選択された不揮発性メモリセルを「１」状態に消去するステップと、
前記選択された不揮発性メモリセルを弱プログラムレベルにプログラムするステップと、を更に含む、請求項２に記載の方法。
【請求項20】
前記選択された不揮発性メモリセルに対して読み出し動作を実行するステップと、前記読み出し動作中に前記選択された不揮発性メモリセルによって引き込まれた前記電流を、積分型アナログ－デジタル変換器を使用して積分して、デジタルビットを生成するステップと、を更に含む、請求項２に記載の方法。
【請求項21】
前記選択された不揮発性メモリセルに対して読み出し動作を実行するステップと、前記読み出し動作中に前記選択された不揮発性メモリセルによって引き込まれた前記電流を、シグマデルタ型アナログ－デジタル変換器を使用してデジタルビットに変換するステップと、を更に含む、請求項２に記載の方法。
【請求項22】
前記選択された不揮発性メモリセルに対して読み出し動作を実行するステップと、前記読み出し動作中に前記選択された不揮発性メモリセルによって引き込まれた前記電流を、アルゴリズム型アナログ－デジタル変換器を使用してデジタルビットに変換するステップと、を更に含む、請求項２に記載の方法。
【請求項23】
前記不揮発性メモリセルの端子に入力パルスを印加し、前記選択された不揮発性メモリセルによって引き込まれた前記電流を測定及びデジタル化してデジタル出力ビットを生成し、前記デジタル出力ビットを、前記第１のスレッショルド電流を表すデジタルビットと比較することによって、読み出し動作又は検証動作中に前記選択された不揮発性メモリセルを通る前記電流が前記第１のスレッショルド電流以下であるかどうかを判別するステップを更に含む、請求項１に記載の方法。
【請求項24】
前記不揮発性メモリセルの端子に固定バイアスを印加し、前記選択された不揮発性メモリセルによって引き込まれた前記電流を測定及びデジタル化してデジタル出力ビットを生成し、前記デジタル出力ビットを、前記第１のスレッショルド電流を表すデジタルビットと比較することによって、読み出し動作又は検証動作中に前記選択された不揮発性メモリセルを通る前記電流が前記第１のスレッショルド電流以下であるかどうかを判別するステップを更に含む、請求項１に記載の方法。
【請求項25】
前記不揮発性メモリセルの端子に入力を印加し、前記選択された不揮発性メモリセルによって引き込まれた前記電流を出力パルスで変調して変調出力を生成し、前記変調出力をデジタル化してデジタル出力ビットを生成し、前記デジタル出力ビットを、前記第１のスレッショルド電流を表すデジタルビットと比較することによって、読み出し動作又は検証動作中に選択された前記不揮発性メモリセルを通る前記電流が前記第１のスレッショルド電流以下であるかどうかを判別するステップを更に含む、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、２０１９年９月１９日に出願された「ＰＲＥＣＩＳＩＯＮ ＴＵＮＩＮＧ ＦＯＲ ＴＨＥ ＰＲＯＧＲＡＭＭＩＮＧ ＯＦ ＡＮＡＬＯＧ ＮＥＵＲＡＬ ＭＥＭＯＲＹ ＩＮ Ａ ＤＥＥＰ ＬＥＡＲＮＩＮＧ ＡＲＴＩＦＩＣＩＡＬ ＮＥＵＲＡＬ ＮＥＴＷＯＲＫ」と題する米国特許出願第１６／５７６，５３３号の優先権を主張する。
本出願は、２０１９年９月１９日に出願された「ＰＲＥＣＩＳＩＯＮ ＴＵＮＩＮＧ ＦＯＲ ＴＨＥ ＰＲＯＧＲＡＭＭＩＮＧ ＯＦ ＡＮＡＬＯＧ ＮＥＵＲＡＬ ＭＥＭＯＲＹ ＩＮ Ａ ＤＥＥＰ ＬＥＡＲＮＩＮＧ ＡＲＴＩＦＩＣＩＡＬ ＮＥＵＲＡＬ ＮＥＴＷＯＲＫ」と題する米国特許出願第１６／５７６，５３３号の優先権を主張する。
【0002】
（発明の分野）
人工ニューラルネットワーク内のベクトル行列乗算（ＶＭＭ）アレイ内の不揮発性メモリセルの浮遊ゲートに正確な量の電荷を精密かつ迅速に堆積させるための精密調整アルゴリズム及び装置について、多数の実施形態が開示される。
人工ニューラルネットワーク内のベクトル行列乗算（ＶＭＭ）アレイ内の不揮発性メモリセルの浮遊ゲートに正確な量の電荷を精密かつ迅速に堆積させるための精密調整アルゴリズム及び装置について、多数の実施形態が開示される。
【背景技術】
【0003】
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
【0004】
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいて調整され得る数値の重みを有する。これにより、ニューラルネットワークは入力に適応し、学習可能になる。典型的には、ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。それぞれのレベルでニューロンは、シナプスから受信したデータに基づいて個々に又は合わせて決定を行う。
【0005】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用ＧＰＵ（グラフィックプロセッシングユニット）クラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
【0006】
出願人は以前に、参照により組み込まれる米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。ニューラルネットワークデバイスは、第１の複数の入力を受信して、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された非浮遊ゲートと、を含む。複数のメモリセルのそれぞれは、浮遊ゲート上のある個数の電子に対応する重み値を格納するように構成されている。複数のメモリセルは、第１の複数の入力に、格納された重み値を乗算して第１の複数の出力を生成するように構成される。
【0007】
アナログニューロモーフィックメモリシステムに使用される各不揮発性メモリセルは、消去・プログラムに対応して、浮遊ゲート内に電荷、すなわち電子の数、を非常に具体的かつ正確な量で保持しなければならない。例えば、各浮遊ゲートはＮ個の異なる値のうちの１つを保持しなければならず、ここで、Ｎは、各セルによって示され得る異なる重みの数である。Ｎの例としては、１６、３２、６４、１２８及び２５６が挙げられる。
【0008】
ＶＭＭシステムにおける１つの課題は、異なるＮの値に必要な精度及び粒度で選択されたセルをプログラムする能力である。例えば、選択されたセルが６４個の異なる値のうちの１つを含み得る場合、極めて高い精度がプログラム動作で必要とされる。
【0009】
必要とされるのは、アナログニューロモーフィックメモリシステムにおいてＶＭＭと共に使用するのに適した、改善されたプログラミングシステム及び方法である。
【発明の概要】
【0010】
人工ニューラルネットワーク内のベクトル行列乗算（ＶＭＭ）アレイ内の不揮発性メモリセルの浮遊ゲートに正確な量の電荷を精密かつ迅速に堆積させるための精密調整アルゴリズム及び装置について、多数の実施形態が開示される。それにより、選択されたセルは、Ｎ個の異なる値のうちの１つを保持するために、極めて高い精度でプログラミングすることができる。
【0011】
【0012】
【0013】
【0014】
【0015】
【0016】
【0017】
【0018】
【0019】
【0020】
【0021】
【0022】
【0023】
【0024】
【0025】
【0026】
【0027】
【0028】
【0029】
【0030】
【0031】
【0032】
【0033】
【0034】
【0035】
【0036】
【0037】
【0038】
【0039】
【0040】
【0041】
【0042】
【0043】
【0044】
【0045】
【0046】
【0047】
【0048】
【0049】
【0050】
【0051】
【0052】
【0053】
【0054】
【0055】
【0056】
【0057】
【0058】
【0059】
【0060】
【0061】
【0062】
【0063】
【0064】
【0065】
【0066】
【0067】
【0068】
【図面の簡単な説明】
【0069】
【図1】先行技術の人工ニューラルネットワークを示す図である。
【図2】先行技術のスプリットゲートフラッシュメモリセルを示す。
【図3】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図4】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図5】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図6】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図7】先行技術の積層ゲートフラッシュメモリセルを示す。
【図8】１つ以上の不揮発性メモリアレイを利用する例示的な人工ニューラルネットワークの様々なレベルを示す図である。
【図9】ベクトル行列乗算システムを示すブロック図である。
【図10】１つ以上のベクトル行列乗算システムを利用する例示的な人工ニューラルネットワークを示すブロック図である。
【図11】ベクトル行列乗算システムの別の実施形態を示す。
【図12】ベクトル行列乗算システムの別の実施形態を示す。
【図13】ベクトル行列乗算システムの別の実施形態を示す。
【図14】ベクトル行列乗算システムの別の実施形態を示す。
【図15】ベクトル行列乗算システムの別の実施形態を示す。
【図16】ベクトル行列乗算システムの別の実施形態を示す。
【図17】ベクトル行列乗算システムの別の実施形態を示す。
【図18】ベクトル行列乗算システムの別の実施形態を示す。
【図19】ベクトル行列乗算システムの別の実施形態を示す。
【図20】ベクトル行列乗算システムの別の実施形態を示す。
【図21】ベクトル行列乗算システムの別の実施形態を示す。
【図22】ベクトル行列乗算システムの別の実施形態を示す。
【図23】ベクトル行列乗算システムの別の実施形態を示す。
【図24】ベクトル行列乗算システムの別の実施形態を示す。
【図25】先行技術の長・短期記憶システムを示す。
【図26】長・短期記憶システムで使用する例示的なセルを示す。
【図29】先行技術のゲート付き回帰型ユニットシステムを示す。
【図30】ゲート付き回帰型ユニットシステムで使用する例示的なセルを示す。
【図33A】不揮発性メモリセルをプログラムする方法の一実施形態を示す。
【図33B】不揮発性メモリセルをプログラムする方法の別の実施形態を示す。
【図34】粗プログラミング方法の一実施形態を示す。
【図35】不揮発性メモリセルのプログラミングで使用される例示的なパルスを示す。
【図36】不揮発性メモリセルのプログラミングで使用される例示的なパルスを示す。
【図37】セルの傾斜特性に基づいてプログラミングパラメータを調節する、不揮発性メモリセルのプログラミングのための較正アルゴリズムを示す。
【図39】不揮発性メモリセルのプログラミングのための較正アルゴリズムを示す。
【図40】不揮発性メモリセルのプログラミングのための較正アルゴリズムを示す。
【図42】プログラミング動作中に不揮発性メモリセルの制御ゲートに印加される電圧の例示的な進行を示す。
【図43】プログラミング動作中に不揮発性メモリセルの制御ゲートに印加される電圧の例示的な進行を示す。
【図44】ベクトル乗算行列システム内の不揮発性メモリセルのプログラミング中にプログラミング電圧を印加するためのシステムを示す。
【図45】変調器、アナログ－デジタル変換器、及び加算器を含む出力ブロックを有するベクトル乗算行列システムを示す。
【図46】電荷加算器回路を示す。
【図47】電流加算器回路を示す。
【図48】デジタル加算器回路を示す。
【図49A】ニューロン出力用の積分型アナログ－デジタル変換器の一実施形態を示す。
【図49C】ニューロン出力用の積分型アナログ－デジタル変換器の別の実施形態を示す。
【図49E】ニューロン出力用の積分型アナログ－デジタル変換器の別の実施形態を示す。
【図49F】ニューロン出力用の積分型アナログ－デジタル変換器の別の実施形態を示す。
【図50A】ニューロン出力用の逐次比較型アナログ－デジタル変換器を示す。
【図50B】ニューロン出力用の逐次比較型アナログ－デジタル変換器を示す。
【図51】シグマデルタ型アナログ－デジタル変換器の一実施形態を示す。
【図52A】ランプ型アナログ－デジタル変換器の一実施形態を示す。
【図52B】ランプ型アナログ－デジタル変換器の一実施形態を示す。
【図52C】ランプ型アナログ－デジタル変換器の一実施形態を示す。
【図53】アルゴリズム型アナログ－デジタル変換器の一実施形態を示す。
【発明を実施するための形態】
【0070】
本発明の人工ニューラルネットワークは、ＣＭＯＳ技術及び不揮発性メモリアレイの組み合わせを利用する。
［不揮発性メモリセル］
［不揮発性メモリセル］
【0071】
デジタル不揮発性メモリは、周知である。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート型不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に形成され、チャネル領域１８の第１の部分から絶縁され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁された、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、上に向かって浮遊ゲート２０の上方にかけて延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。
【0072】
ワード線端子２２に高圧正電圧を印加することによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して通過する。
【0073】
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（電子が浮遊ゲートに印加される）。電子電流は、ソース領域１４（ソース線端子）からドレイン領域１６に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、加熱される。熱せられた電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
【0074】
メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を印加する（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。
【0075】
表１は、読み出し、消去、及びプログラム動作を実行するためのメモリセル１１０の端子に印加され得る典型的な電圧範囲を示す。
表１：図２のフラッシュメモリセル２１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子の出力である読み出しモードである。
表１：図２のフラッシュメモリセル２１０の動作
【表1】
【0076】
図３は、制御ゲート（control gate、ＣＧ）端子２８を追加した、図２のメモリセル２１０と同様のメモリセル３１０を示す。制御ゲート端子２８は、プログラミング中に高電圧（例えば、１０Ｖ）、消去中に低又は負電圧（例えば、０ｖ／－８Ｖ）、読み出し中に低又は中程度電圧（例えば、０ｖ／２．５Ｖ）でバイアスされる。他の端子は、図２の端子と同様にバイアスされる。
【0077】
図４は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を含む４ゲートメモリセル４１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
【0078】
表２は、読み出し、消去、及びプログラム動作を実行するためのメモリセル４１０の端子に印加され得る典型的な電圧範囲を示す。
表２：図４のフラッシュメモリセル４１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子の出力である読み出しモードである。
表２：図４のフラッシュメモリセル４１０の動作
【表2】
【0079】
図５は、メモリセル５１０が消去ゲート（erase gate、ＥＧ）端子を含まないことを除いて、図４のメモリセル４１０と同様のメモリセル５１０を示す。消去は、基板１８を高電圧にバイアスし、制御ゲートＣＧ端子２８を低電圧又は負電圧にバイアスすることによって行われる。あるいは、ワード線端子２２を正電圧にバイアスし、制御ゲート端子２８を負電圧にバイアスすることによって、消去が行われる。プログラミング及び読み出しは、図４のものと同様である。
【0080】
図６は、別の種類のフラッシュメモリセルである、３ゲートメモリセル６１０を示す。メモリセル６１０は、メモリセル６１０が別個の制御ゲート端子を有しないことを除いて、図４のメモリセル４１０と同一である。（消去ゲート端子の使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図４のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線端子に印加されなければならない。
【0081】
表３は、読み出し、消去、及びプログラム動作を実行するためのメモリセル６１０の端子に印加され得る典型的な電圧範囲を示す。
表３：図６のフラッシュメモリセル６１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子の出力である読み出しモードである。
表３：図６のフラッシュメモリセル６１０の動作
【表3】
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子の出力である読み出しモードである。
【0082】
図７は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル７１０を示す。メモリセル７１０は、浮遊ゲート２０がチャネル領域１８全体の上方にわたって延在し、制御ゲート端子２２（ワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。消去、プログラミング、及び読み出し動作は、メモリセル２１０について前述したものと同様の方法で動作する。
【0083】
【0084】
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子の出力である読み出しモードである。任意選択的に、メモリセル２１０、３１０、４１０、５１０、６１０、又は７１０の行及び列を含むアレイでは、ソース線は、メモリセルの１行又はメモリセルの隣接する２行に結合され得る。すなわち、ソース線端子は、メモリセルの隣接する行によって共有され得る。
【0085】
上記の人工ニューラルネットワークにおける不揮発性メモリセルの種類のうちの１つを含むメモリアレイを利用するために、２つの修正が行われる。第１に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しできるように線を構成する。第２に、メモリセルの連続（アナログ）プログラミングを提供する。
【0086】
具体的には、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲート上の電荷）を、完全に消去された状態から完全にプログラムされた状態へ、独立して、かつ他のメモリセルの乱れが最小で、連続的に変えることができる。別の実施形態では、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全にプログラムされた状態から完全に消去された状態へ、及び逆もまた同様に、独立して、かつ他のメモリセルの乱れが最小で、連続的に変えることができる。これはつまり、セル格納がアナログであるか、又は多数の不連続値（１６又は６４の異なる値など）のうちの１つを最低限格納できることを意味し、これにより、メモリアレイ内の全てのセルが非常に正確に、かつ個別に調整可能となり、またメモリアレイは格納に対して理想的になり、ニューラルネットワークのシナプシスの重みに微調整が可能となる。
【0087】
本明細書に記載される方法及び手段は、限定することなく、ＳＯＮＯＳ（ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（抵抗変化型メモリ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＯＴＰ（バイレベル又はマルチレベルの１回のみのプログラムが可能）及びＣｅＲＡＭ（強相関電子メモリ）などの他の不揮発性メモリ技術に適用することができる。本明細書に記載される方法及び手段は、限定することなく、ＳＲＡＭ、ＤＲＡＭ、及び他の揮発性シナプスセルなどのニューラルネットワークに使用される揮発性メモリ技術に適用することができる。
［不揮発性メモリセルアレイを使用するニューラルネットワーク］
［不揮発性メモリセルアレイを使用するニューラルネットワーク］
【0088】
図８は、本実施形態の不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に示す。この例は、顔認識アプリケーション用に不揮発性メモリアレイニューラルネットワークを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の適切なアプリケーションを実施することも可能である。
【0089】
Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。入力層Ｓ０から層Ｃ１に行くシナプスＣＢ１は、一部のインスタンスには異なる重みのセットを適用し、他のインスタンスには共有の重みを適用し、入力画像を３×３ピクセルの重なり合うフィルタ（カーネル）でスキャンし、１ピクセル（又はモデルによっては２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと呼ばれる）はシナプスＣＢ１に提供され、そこでこれらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、特徴マップＣ１の層の１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に、入力層Ｓ０内で右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置づけられたフィルタの９ピクセル値はシナプスＣＢ１に提供され、そこでそれらに上記と同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を決定する。このプロセスを、３×３フィルタが入力層Ｓ０の３２×３２ピクセル画像全体にわたって３色全て及び全てのビット（精度値）についてスキャンするまで続ける。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、Ｃ１の異なる特徴マップを生成する。
【0090】
本例では、層Ｃ１において、それぞれ３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、２次元アレイであり、したがってこの例では、層Ｃ１は、２次元アレイの１６層を構成する（本明細書で言及される層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な２次元アレイに配向されないことに留意されたい）。層Ｃ１内の１６個の特徴マップの各々は、フィルタスキャンに適用される異なるシナプス重みのセット１６個のうちの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するのに使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、長方形エッジ又は特定の特徴のアスペクト比などを識別することができる。
【0091】
層Ｃ１から、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする層Ｓ１へ行く前には、活性化関数Ｐ１（プーリング）が適用される。プーリング関数の目的は、近隣の位置を平均すること（又はｍａｘ関数を使用することも可能である）、例えばエッジ位置の依存を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、それぞれ１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２に行くシナプスＣＢ２は、Ｓ１内のマップを４×４フィルタにより１ピクセルのフィルタシフトでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする層Ｓ２へ行く前には、活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。層Ｓ２から層Ｃ３へ行くシナプスＣＢ３では活性化関数（プーリング）が適用され、ここで層Ｃ３内の全てのニューロンは、ＣＢ３のそれぞれのシナプスを介して層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へと行くシナプスＣＢ４は、Ｃ３をＳ３に完全に接続する、すなわち、層Ｃ３内の全てのニューロンは、層Ｓ３内の全てのニューロンに接続される。Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラスを決定する。この出力は、例えば、元の画像の内容の同定又は分類（クラス分け）を示すことができる。
【0092】
シナプスの各層は、不揮発性メモリセルのアレイ又はアレイの一部を使用して実行される。
【0093】
図９は、その目的のために使用可能なシステムのブロック図である。ベクトル行列乗算（ＶＭＭ）システム３２は、不揮発性メモリセルを含み、ある層と次の層との間のシナプス（図８のＣＢ１、ＣＢ２、ＣＢ３、及びＣＢ４など）として利用される。具体的には、ＶＭＭシステム３２は、行及び列に配置された不揮発性メモリセルを含むＶＭＭアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を含み、それらのデコーダは不揮発性メモリセルアレイ３３に対するそれぞれの入力をデコードする。ＶＭＭアレイ３３への入力は、消去ゲート及びワード線ゲートデコーダ３４から、又は制御ゲートデコーダ３５から行うことができる。この例におけるソース線デコーダ３７はまた、ＶＭＭアレイ３３の出力をデコードする。代替的に、ビット線デコーダ３６が、ＶＭＭアレイ３３の出力をデコードすることができる。
【0094】
ＶＭＭアレイ３３は、２つの目的を果たす。第１に、それは、ＶＭＭシステム３２によって使用される重みを格納する。第２に、ＶＭＭアレイ３３は、効果的に、入力に、ＶＭＭアレイ３３に格納された重みを乗算し、それらを出力線（ソース線又はビット線）ごとに合計して出力を生成し、これは、次の層への入力又は最後の層への入力になる。乗算及び加算の関数を実行することによって、ＶＭＭアレイ３３は、別個の乗算及び加算の論理回路の必要性をなくし、また、その場でのメモリ計算により電力効率も良い。
【0095】
ＶＭＭアレイ３３の出力は、ＶＭＭアレイ３３の出力を合計してその畳み込み用の単一の値を作成する、差動加算器（加算オペアンプ又は加算カレントミラーなど）３８に供給される。差動加算器３８は、正の重み入力及び負の重み入力両方の総和を実行して単一の値を出力するように配置される。
【0096】
差動加算器３８の合計された出力値は、次に出力を整流する活性化関数回路３９に供給される。活性化関数回路３９は、シグモイド関数、ｔａｎｈ関数、ＲｅＬＵ関数、又は任意の他の非線形関数を提供し得る。活性化関数回路３９の整流された出力値は、次の層（例えば図８のＣ１）の特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、ＶＭＭアレイ３３は、複数のシナプス（それらは、ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受信する）を構成し、加算器３８及び活性化関数回路３９は、複数のニューロンを構成する。
【0097】
図９のＶＭＭシステム３２への入力（ＷＬｘ、ＥＧｘ、ＣＧｘ、及び任意選択的にＢＬｘ及びＳＬｘ）は、アナログレベル、バイナリレベル、デジタルパルス（この場合、パルスを適切な入力アナログレベルに変換するために、パルス－アナログ変換器ＰＡＣが必要とされ得る）又はデジタルビット（この場合、デジタルビットを適切な入力アナログレベルに変換するためにＤＡＣが提供される）であり得、出力は、アナログレベル、バイナリレベル、デジタルパルス、又はデジタルビットであり得る（この場合、出力アナログレベルをデジタルビットに変換するために出力ＡＤＣが提供される）。
【0098】
図１０は、図中でＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭシステム３２の多数の層の使用を示すブロック図である。図１０に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタル－アナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭシステム３２ａに提供される。変換されたアナログ入力は、電圧又は電流であり得る。第１の層の入力Ｄ／Ａ変換は、入力ＶＭＭシステム３２ａの行列乗算器の適切なアナログレベルに入力Ｉｎｐｕｔｘをマッピングする関数又はＬＵＴ（ルックアップテーブル）を使用することによって行うことができる。入力変換はまた、外部アナログ入力を入力ＶＭＭシステム３２ａへのマッピングされたアナログ入力に変換するように、アナログ－アナログ（Ａ／Ａ）変換器によって行うこともできる。入力変換はまた、外部デジタル入力を入力ＶＭＭシステム３２ａへのマッピングされたデジタルパルス（単数又は複数）に変換するように、デジタル－デジタルパルス（Ｄ／Ｐ）変換器によって行うこともできる。
【0099】
入力ＶＭＭシステム３２ａによって生成された出力は、次に、次のＶＭＭシステム（隠しレベル１）３２ｂへの入力として提供され、次に、次のＶＭＮシステム３２ｂは、入力ＶＭＭシステム（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭシステム３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅはそれぞれ、対応の不揮発性メモリアレイを含むスタンドアローンの物理的システムとすることができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。それぞれのＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ、及び３２ｅはまた、そのアレイ又はニューロンの様々な部分に対して時間多重化され得る。図１０に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）、すなわち、１つの入力層（３２ａ）、２つの隠れ層（３２ｂ、３２ｃ）、及び２つの完全に接続された層（３２ｄ、３２ｅ）を含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全に接続された層を含み得ることを理解するであろう。
［ＶＭＭアレイ］
［ＶＭＭアレイ］
【0100】
図１１は、図３に示されるメモリセル３１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１１００を示す。ＶＭＭアレイ１１００は、不揮発性メモリセルのメモリアレイ１１０１と、不揮発性基準メモリセルの基準アレイ１１０２（アレイの頂部に位置する）と、を含む。あるいは、別の基準アレイが底部に位置することができる。
【0101】
ＶＭＭアレイ１１００では、制御ゲート線１１０３などの制御ゲート線が垂直方向に延びており（したがって、行方向の基準アレイ１１０２が、制御ゲート線１１０３に直交する）、消去ゲート線１１０４などの消去ゲート線が水平方向に延びている。ここで、ＶＭＭアレイ１１００への入力は、制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３）に提供され、ＶＭＭアレイ１１００の出力はソース線（ＳＬ０、ＳＬ１）に現れる。一実施形態では、偶数行のみが使用され、別の実施形態では、奇数行のみが使用される。各ソース線（それぞれＳＬ０、ＳＬ１）に加えられる電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0102】
ニューラルネットワークについて本明細書に記載されているように、ＶＭＭアレイ１１００の不揮発性メモリセル、すなわちＶＭＭアレイ１１００のフラッシュメモリは、サブスレッショルド領域で動作するように構成されることが好ましい。
【0103】
本明細書に記載される不揮発性基準メモリセル及び不揮発性メモリセルは、以下のように弱い反転でバイアスされる：
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇは、メモリセルのゲート電圧であり、Ｖｔｈは、メモリセルの閾値電圧であり、Ｖｔは、熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷とし、ｎは、傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量とし、Ｉｏは、閾値電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは、（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇは、メモリセルのゲート電圧であり、Ｖｔｈは、メモリセルの閾値電圧であり、Ｖｔは、熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷とし、ｎは、傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量とし、Ｉｏは、閾値電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは、（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
【0104】
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
【0105】
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
【0106】
式中、ｗｐは、基準又は周辺メモリセルのｗである。
【0107】
ベクトル行列乗算器ＶＭＭアレイとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
Ｉｉｎ＝ｗｐ*Ｉｏ*ｅ(Vg)/nVt
式中、メモリアレイの各メモリセルのｗａ＝ｗである。
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
Ｉｉｎ＝ｗｐ*Ｉｏ*ｅ(Vg)/nVt
式中、メモリアレイの各メモリセルのｗａ＝ｗである。
【0108】
ワード線又は制御ゲートは、入力電圧のためのメモリセルの入力として使用することができる。
【0109】
あるいは、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝β*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ； β＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重量Ｗは、（Ｖｇｓ－Ｖｔｈ）に比例する。
Ｉｄｓ＝β*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ； β＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重量Ｗは、（Ｖｇｓ－Ｖｔｈ）に比例する。
【0110】
ワード線又は制御ゲート又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、メモリセルの出力として使用することができる。
【0111】
Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）若しくはトランジスタ、又は抵抗器を使用して、入出力電流を入出力電圧に線形変換することができる。
【0112】
あるいは、本明細書に記載されたＶＭＭアレイのメモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝１／２*β*（Ｖｇｓ－Ｖｔｈ）2； β＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは、（Ｖｇｓ－Ｖｔｈ）2に比例する。
Ｉｄｓ＝１／２*β*（Ｖｇｓ－Ｖｔｈ）2； β＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは、（Ｖｇｓ－Ｖｔｈ）2に比例する。
【0113】
ワード線、制御ゲート、又は消去ゲートは、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。
【0114】
あるいは、本明細書に記載されるＶＭＭアレイのメモリセルは、全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用することができる。
【0115】
図９のＶＭＭアレイ３３のための他の実施形態は、参照により本明細書に組み込まれる米国特許出願第１５／８２６，３４５号に記載されている。上記出願に記載されているように、ソース線又はビット線は、ニューロン出力（電流和出力）として使用することができる。
【0116】
図１２は、図２に示されるメモリセル２１０に特に適したニューロンＶＭＭアレイ１２００を示し、入力層と次の層との間のシナプスとして利用される。ＶＭＭアレイ１２００は、不揮発性メモリセルのメモリアレイ１２０３と、第１の不揮発性基準メモリセルの基準アレイ１２０１と、第２の不揮発性基準メモリセルの基準アレイ１２０２と、を含む。アレイの列方向に配置された基準アレイ１２０１及び１２０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力が流入する状態で、マルチプレクサ１２１４（一部のみ示す）を通してダイオード接続される。基準セルは、標的基準レベルに調整（例えば、プログラム）される。標的基準レベルは、基準ミニアレイマトリックス（図示せず）によって提供される。
【0117】
メモリアレイ１２０３は、２つの目的を果たす。第１に、ＶＭＭアレイ１２００により使用される重みを、それぞれのメモリセルに格納する。第２に、メモリアレイ１２０３は、メモリセルアレイ１２０３に格納された重みによって、入力（すなわち、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、これを基準アレイ１２０１及び１２０２が入力電圧に変換して、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に供給する）を有効に乗算して、次いで、全ての結果（メモリセル電流）を加算して、それぞれのビット線（ＢＬ０～ＢＬＮ）の出力を生成し、この出力は次の層への入力又は最後の層への入力となる。メモリアレイ１２０３が乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性はなくなり、また、電力効率も良い。ここで、電圧入力はワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に提供され、出力は、読み出し（推論）動作中にビット線ＢＬ０～ＢＬＮそれぞれに現れる。各々のビット線ＢＬ０～ＢＬＮに配置された電流は、その特定のビット線に接続された全ての不揮発性メモリセルからの電流の合計関数を実行する。
【0118】
表５は、ＶＭＭアレイ１２００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示し、ＦＬＴは、浮遊、すなわち電圧が印可されないことを示す。行は、読み出し、消去、及びプログラムの各動作を示す。
表５：図１２のＶＭＭアレイ１２００の動作
表５：図１２のＶＭＭアレイ１２００の動作
【表5】
【0119】
図１３は、図２に示されるメモリセル２１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１３００を示す。ＶＭＭアレイ１３００は、不揮発性メモリセルのメモリアレイ１３０３と、第１の不揮発性基準メモリセルの基準アレイ１３０１と、第２の不揮発性基準メモリセルの基準アレイ１３０２と、を含む。基準アレイ１３０１及び１３０２は、ＶＭＭアレイ１３００の行方向に延びる。ＶＭＭアレイは、ＶＭＭアレイ１３００においてワード線が垂直方向に延びることを除いて、ＶＭＭ １０００と同様である。ここで、入力はワード線（ＷＬＡ０、ＷＬＢ０、ＷＬＡ１、ＷＬＢ２、ＷＬＡ２、ＷＬＢ２、ＷＬＡ３、ＷＬＢ３）に提供され、出力は、読み出し動作中にソース線（ＳＬ０、ＳＬ１）に現れる。各ソース線に加えられる電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0120】
表６は、ＶＭＭアレイ１３００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの各動作を示す。
表６：図１３のＶＭＭアレイ１３００の動作
表６：図１３のＶＭＭアレイ１３００の動作
【表6】
【0121】
図１４は、図３に示されるメモリセル３１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１４００を示す。ＶＭＭアレイ１４００は、不揮発性メモリセルのメモリアレイ１４０３と、第１の不揮発性基準メモリセルの基準アレイ１４０１と、第２の不揮発性基準メモリセルの基準アレイ１４０２と、を含む。基準アレイ１４０１及び１４０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力がＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３を通って流入する状態で、マルチプレクサ１４１２（一部のみ示す）を通してダイオード接続される。マルチプレクサ１４１２は、読み出し動作中に第１及び第２の不揮発性基準メモリセルの各々のビット線（ＢＬＲ０など）の一定電圧を確実にするために、それぞれのマルチプレクサ１４０５及びカスコーディングトランジスタ１４０４を各々含む。基準セルは、標的基準レベルに調整される。
【0122】
メモリアレイ１４０３は、２つの目的を果たす。第１に、ＶＭＭアレイ１４００によって使用される重みを格納する。第２に、メモリアレイ１４０３は、入力（端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、基準アレイ１４０１及び１４０２がこれらの電流入力を入力電圧に変換して、制御ゲート（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に供給する）に、メモリセルアレイに格納された重みを有効に掛けて、次いで、全ての結果（セル電流）を加算して出力を生成し、この出力はＢＬ０～ＢＬＮに出現し、次の層への入力又は最後の層への入力となる。メモリアレイが乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性がなくなり、また、電力効率も良い。ここで、入力は制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に提供され、出力は、読み出し動作中にビット線（ＢＬ０～ＢＬＮ）に現れる。各ビット線に加えられる電流は、その特定のビット線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0123】
ＶＭＭアレイ１４００は、メモリアレイ１４０３内の不揮発性メモリセルの一方向調整を実施する。すなわち、各不揮発性メモリセルは消去され、次いで、浮遊ゲート上の所望の電荷に達するまで部分的にプログラムされる。これは、例えば、以下に記載される精密プログラミング技術を使用して実行することができる。過度に多くの電荷が浮遊ゲートに加えられる場合（誤った値がセルに格納されるなど）、セルは消去されなければならず、一連の部分的なプログラミング動作をやり直さなければならない。示されるように、同じ消去ゲート（ＥＧ０又はＥＧ１など）を共有する２つの行は、一緒に消去される必要があり（ページ消去として知られる）、その後、各セルは、浮遊ゲート上の所望の電荷に達するまで部分的にプログラムされる。
【0124】
表７は、ＶＭＭアレイ１４００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの各動作を示す。
表７：図１４のＶＭＭアレイ１４００の動作
表７：図１４のＶＭＭアレイ１４００の動作
【表7】
【0125】
図１５は、図３に示されるメモリセル３１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１５００を示す。ＶＭＭアレイ１５００は、不揮発性メモリセルのメモリアレイ１５０３と、第１の不揮発性基準メモリセルの基準アレイ１５０１と、第２の不揮発性基準メモリセルの基準アレイ１５０２とを含む。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１５００は、ＶＭＭアレイ１５００が双方向調整を実装することを除いてＶＭＭアレイ１４００と同様であり、個々のセルはそれぞれ、個別のＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、完全に消去され、部分的にプログラムされ、必要に応じて部分的に消去することができる。示されるように、基準アレイ１５０１及び１５０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３内の入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１５１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに印加される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。
【0126】
表８は、ＶＭＭアレイ１５００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの各動作を示す。
表８：図１５のＶＭＭアレイ１５００の動作
表８：図１５のＶＭＭアレイ１５００の動作
【表8】
【0127】
図１６は、図２に示されるメモリセル２１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１６００を示す。ＶＭＭアレイ１６００では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNでそれぞれ受信され、出力ＯＵＴＰＵＴ1、ＯＵＴＰＵＴ2、ＯＵＴＰＵＴ3、及びＯＵＴＰＵＴ4は、ソース線ＳＬ0、ＳＬ1、ＳＬ2、及びＳＬ3にそれぞれ生成される。
【0128】
図１７は、図２に示されるメモリセル２１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１７００を示す。この例では、入力ＩＮＰＵＴ0、ＩＮＰＵＴ1、ＩＮＰＵＴ2、及びＩＮＰＵＴ3は、ソース線ＳＬ0、ＳＬ1、ＳＬ2、及びＳＬ3でそれぞれ受信され、出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNに生成される。
【0129】
図１８は、図２に示されるメモリセル２１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１８００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、ワード線ＷＬ0、．．．、ＷＬMでそれぞれ受信され、出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNに生成される。
【0130】
図１９は、図３に示されるメモリセル３１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１９００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、ワード線ＷＬ0、．．．、ＷＬMでそれぞれ受信され、出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNに生成される。
【0131】
図２０は、図４に示されるメモリセル４１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ２０００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴnがそれぞれ垂直制御ゲート線ＣＧ0、．．．、ＣＧNで受信され、出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2がソース線ＳＬ0及びＳＬ1に生成される。
【0132】
図２１は、図４に示されるメモリセル４１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ２１００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNにそれぞれ結合されているビット線制御ゲート２９０１－１、２９０１－２、．．．、２９０１－（Ｎ－１）及び２９０１－Ｎのゲートでそれぞれ受信される。例示的な出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2が、ソース線ＳＬ0及びＳＬ1に生成される。
【0133】
図２２は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ２２００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、ワード線ＷＬ0、．．．、ＷＬMで受信され、出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNにそれぞれ生成される。
【0134】
図２３は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ２３００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、制御ゲート線ＣＧ0、．．．、ＣＧMで受信される。出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、垂直ソース線ＳＬ0、．．．、ＳＬNにそれぞれ生成され、各ソース線ＳＬiは、列ｉ内の全てのメモリセルのソース線に結合されている。
【0135】
図２４は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ２４００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、制御ゲート線ＣＧ0、．．．、ＣＧMで受信される。出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、垂直ビット線ＢＬ0、．．．、ＢＬNにそれぞれ生成され、各ビット線ＢＬiは、列ｉ内の全てのメモリセルのビット線に結合されている。
［長・短期メモリ］
［長・短期メモリ］
【0136】
先行技術は、長・短期メモリ（long short-term memory、ＬＳＴＭ）として知られる概念を含む。ＬＳＴＭユニットは、しばしば、ニューラルネットワーク内で使用される。ＬＳＴＭによって、ニューラルネットワークは所定の任意の期間にわたって情報を記憶し、後続の動作においてその情報を使用することができる。従来のＬＳＴＭユニットは、セル、入力ゲート、出力ゲート、及び忘却ゲートを含む。３つのゲートは、セル内及びセル外への情報の流れ、及び、情報がＬＳＴＭ内で記憶される期間を調整する。ＶＭＭは、ＬＳＴＭユニットにおいて特に有用である。
【0137】
図２５は、例示的なＬＳＴＭ ２５００を示す。この例におけるＬＳＴＭ ２５００は、セル２５０１、２５０２、２５０３、及び２５０４を含む。セル２５０１は、入力ベクトルｘ0を受け取り、出力ベクトルｈ0及びセル状態ベクトルｃ0を生成する。セル２５０２は、入力ベクトルｘ1と、セル２５０１からの出力ベクトル（隠れ状態）ｈ0と、セル２５０１からのセル状態ｃ0とを受け取り、出力ベクトルｈ1とセル状態ベクトルｃ1とを生成する。セル２５０３は、入力ベクトルｘ2と、セル２５０２からの出力ベクトル（隠れ状態）ｈ1と、セル２５０２からのセル状態ｃ1とを受け取り、出力ベクトルｈ2とセル状態ベクトルｃ2とを生成する。セル２５０４は、入力ベクトルｘ3と、セル２５０３からの出力ベクトル（隠れ状態）ｈ2と、セル２５０３からのセル状態ｃ2とを受け取り、出力ベクトルｈ3を生成する。追加のセルも使用可能であり、４つのセルを有するＬＳＴＭは、単なる例である。
【0138】
図２６は、図２５のセル２５０１、２５０２、２５０３及び２５０４に使用可能なＬＳＴＭセル２６００の例示的な実装を示す。ＬＳＴＭセル２６００は、入力ベクトルｘ（ｔ）と、先行するセルからのセル状態ベクトルｃ（ｔ－１）と、先行するセルからの出力ベクトルｈ（ｔ－１）とを受け取り、セル状態ベクトルｃ（ｔ）及び出力ベクトルｈ（ｔ）を生成する。
【0139】
ＬＳＴＭセル２６００は、シグモイド関数デバイス２６０１、２６０２、及び２６０３を含み、各々が０～１の数を適用することで、入力ベクトルのそれぞれの成分が出力ベクトルに寄与する程度を制御する。ＬＳＴＭセル２６００はまた、入力ベクトルに双曲線正接関数を適用するためのｔａｎｈデバイス２６０４及び２６０５と、２つのベクトルを乗算するための乗算器デバイス２６０６、２６０７、及び２６０８と、２つのベクトルを加算するための加算器デバイス２６０９と、を含む。出力ベクトルｈ（ｔ）は、システム内の次のＬＳＴＭセルに提供することができ、又は他の目的でアクセスすることができる。
【0140】
図２７は、ＬＳＴＭセル２６００の一実装例であるＬＳＴＭセル２７００を示す。読者の便宜のために、ＬＳＴＭセル２６００からの同じ採番方法が、ＬＳＴＭセル２７００で使用される。シグモイド関数デバイス２６０１、２６０２、及び２６０３、並びにｔａｎｈデバイス２６０４は各々、複数のＶＭＭアレイ２７０１及び活性化回路ブロック２７０２を含む。したがって、ＶＭＭアレイは、特定のニューラルネットワークシステムで使用されるＬＳＴＭセルにおいて特に有用であることが理解できる。
【0141】
ＬＳＴＭセル２７００の代替例（及びＬＳＴＭセル２６００の実装の別の例）を図２８に示す。図２８では、シグモイド関数デバイス２６０１、２６０２及び２６０３、並びにｔａｎｈデバイス２６０４は、同じ物理ハードウェア（ＶＭＭアレイ２８０１及び活性化関数ブロック２８０２）を、時分割多重化された方式で共有し得る。ＬＳＴＭセル２８００はまた、２つのベクトルを乗算するための乗算器デバイス２８０３と、２つのベクトルを加算するための加算器デバイス２８０８と、（活性化回路ブロック２８０２を含む）ｔａｎｈデバイス２６０５と、シグモイド関数ブロック２８０２から出力される値ｉ（ｔ）を格納するレジスタ２８０７と、マルチプレクサ２８１０を介して乗算器デバイス２８０３から出力される値ｆ（ｔ）*ｃ（ｔ－１）を格納するレジスタ２８０４と、マルチプレクサ２８１０を介して乗算器デバイス２８０３から出力される値ｉ（ｔ）*ｕ（ｔ）を格納するレジスタ２８０５と、マルチプレクサ２８１０を介して乗算器デバイス２８０３から出力される値ｏ（ｔ）*ｃ～（ｔ）を格納するレジスタ２８０６と、マルチプレクサ２８０９と、を含む。
【0142】
ＬＳＴＭセル２７００がＶＭＭアレイ２７０１とそれぞれの活性化関数ブロック２７０２との複数のセットを含むのに対し、ＬＳＴＭセル２８００は、ＬＳＴＭセル２８００の実施形態において複数の層を表すために使用される、ＶＭＭアレイ２８０１と活性化関数ブロック２８０２との１つのセットのみ含む。ＬＳＴＭセル２８００は、ＬＳＴＭセル２７００と比較して、ＶＭＭ及び活性化関数ブロックのために必要とするスペースは１／４で済むので、ＬＳＴＭ２７００よりも必要とするスペースが少ない。
【0143】
ＬＳＴＭユニットは典型的には複数のＶＭＭアレイを含み、これらは各々、加算器及び活性化回路ブロック及び高電圧生成ブロックなどの、ＶＭＭアレイの外側の特定の回路ブロックによって提供される機能を必要とすることが更に理解できる。各ＶＭＭアレイのための別個の回路ブロックを提供することは、半導体デバイス内にかなりの量のスペースを必要とし、幾分非効率的であろう。したがって、以下に記載される実施形態では、ＶＭＭアレイ自体の外側に必要とされる回路の最小化を試みる。
［ゲート付き回帰型ユニット］
［ゲート付き回帰型ユニット］
【0144】
アナログＶＭＭ実装は、ゲート付き回帰型ユニット（gated recurrent unit、ＧＲＵ）システムに利用することができる。ＧＲＵは、反復ニューラルネットワーク内のゲート機構である。ＧＲＵは、ＧＲＵセルが一般にＬＳＴＭセルよりも少ない構成要素を含むことを除いて、ＬＳＴＭに類似している。
【0145】
図２９は、例示的なＧＲＵ２９００を示す。この例におけるＧＲＵ２９００は、セル２９０１、２９０２、２９０３及び２９０４を含む。セル２９０１は入力ベクトルｘ0を受け取り、出力ベクトルｈ0を生成する。セル２９０２は、入力ベクトルｘ1と、セル２９０１からの出力ベクトルｈ0とを受け取り、出力ベクトルｈ1を生成する。セル２９０３は、入力ベクトルｘ2と、セル２９０２からの出力ベクトル（隠れ状態）ｈ1とを受け取り、出力ベクトルｈ2を生成する。セル２９０４は、入力ベクトルｘ3と、セル２９０３からの出力ベクトル（隠れ状態）ｈ2とを受け取り、出力ベクトルｈ3を生成する。追加のセルも使用可能であり、４つのセルを有するＧＲＵは、単なる例である。
【0146】
図３０は、図２９のセル２９０１、２９０２、２９０３及び２９０４に使用可能なＧＲＵセル３０００の例示的な実装を示す。ＧＲＵセル３０００は、入力ベクトルｘ（ｔ）と、先行するＧＲＵセルからの出力ベクトルｈ（ｔ－１）とを受け取り、出力ベクトルｈ（ｔ）を生成する。ＧＲＵセル３０００は、シグモイド関数デバイス３００１及び３００２を含み、各々が、出力ベクトルｈ（ｔ－１）及び入力ベクトルｘ（ｔ）からの成分に０～１の数を適用する。ＧＲＵセル３０００はまた、入力ベクトルに双曲線正接関数を適用するためのｔａｎｈデバイス３００３と、２つのベクトルを乗算するための複数の乗算器デバイス３００４、３００５及び３００６と、２つのベクトルを加算するための加算器デバイス３００７と、１から入力を減算して出力を生成するためのコンプリメンタリデバイス３００８とを含む。
【0147】
図３１は、ＧＲＵセル３０００の一実装例であるＧＲＵセル３１００を示す。読者の便宜のために、ＧＲＵセル３０００からの同じ採番方法が、ＧＲＵセル３１００で使用される。図３１から分かるように、シグモイド関数デバイス３００１及び３００２、並びにｔａｎｈデバイス３００３は各々、複数のＶＭＭアレイ３１０１及び活性化関数ブロック３１０２を含む。したがって、ＶＭＭアレイは、特定のニューラルネットワークシステムで使用されるＧＲＵセルにおいて特に使用されることが理解できる。
【0148】
ＧＲＵセル３１００の代替例（及びＧＲＵセル３０００の実装の別の例）を図３２に示す。図３２において、ＧＲＵセル３２００は、ＶＭＭアレイ３２０１及び活性化関数ブロック３２０２を使用しており、シグモイド関数として構成された場合には、０～１の数を適用することで、入力ベクトルのそれぞれの成分が出力ベクトルに寄与する程度を制御する。図３２では、シグモイド関数デバイス３００１及び３００２、並びにｔａｎｈデバイス３００３は、同じ物理ハードウェア（ＶＭＭアレイ３２０１及び活性化関数ブロック３２０２）を、時分割多重化された方式で共有する。ＧＲＵセル３２００はまた、２つのベクトルを乗算するための乗算器デバイス３２０３と、２つのベクトルを加算するための加算器デバイス３２０５と、１から入力を減算して出力を生成するためのコンプリメンタリデバイス３２０９と、マルチプレクサ３２０４と、マルチプレクサ３２０４を介して乗算器デバイス３２０３から出力される値ｈ（ｔ－１）*ｒ（ｔ）を保持するレジスタ３２０６と、マルチプレクサ３２０４を介して乗算器デバイス３２０３から出力される値ｈ（ｔ－１）*ｚ（ｔ）を保持するレジスタ３２０７と、マルチプレクサ３２０４を介して乗算器デバイス３２０３から出力される値ｈ＾（ｔ）*（１－ｚ（（ｔ））を保持するレジスタ３２０８と、を含む。
【0149】
ＧＲＵセル３１００がＶＭＭアレイ３１０１と活性化関数ブロック３１０２との複数のセットを含むのに対し、ＧＲＵセル３２００は、ＧＲＵセル３２００の実施形態において複数の層を表すために使用されるＶＭＭアレイ３２０１と活性化関数ブロック３２０２の１つのセットのみを含む。ＧＲＵセル３２００は、ＧＲＵセル３１００と比較して、ＶＭＭ及び活性化関数ブロックのために必要とするスペースは１／３で済むので、ＧＲＵセル３１００よりも必要とするスペースが少ない。
【0150】
ＧＲＵシステムは典型的には複数のＶＭＭアレイを含み、これらは各々、加算器及び活性化回路ブロック及び高電圧生成ブロックなどの、ＶＭＭアレイの外側の特定の回路ブロックによって提供される機能を必要とすることが更に理解できる。各ＶＭＭアレイのための別個の回路ブロックを提供することは、半導体デバイス内にかなりの量のスペースを必要とし、幾分非効率的であろう。したがって、以下に記載される実施形態では、ＶＭＭアレイ自体の外側に必要とされる回路の最小化を試みる。
【0151】
ＶＭＭアレイへの入力は、アナログレベル、バイナリレベル、タイミングパルス、又はデジタルビットであり得、出力はアナログレベル、バイナリレベル、タイミングパルス、又はデジタルビットであり得る（この場合、出力アナログレベルの電流又は電圧をデジタルビットに変換するために出力ＡＤＣが必要とされる）。
【0152】
ＶＭＭアレイ内のそれぞれのメモリセルに関して、それぞれの重みｗは、単一のメモリセルによって、又は差分セルによって、又は２つのブレンドメモリセル（２つ以上のセルの平均）によって実装することができる。差分セルの場合では、重みｗを差分重み（ｗ＝ｗ＋－ｗ－）として実装するために、２つのメモリセルが必要とされる。２つのブレンドメモリセルの場合は、２つのセルの平均として重みｗを実装するために２つのメモリセルが必要とされる。
［ＶＭＭ内のセルの精密プログラミングのための実施形態］
［ＶＭＭ内のセルの精密プログラミングのための実施形態］
【0153】
図３３Ａは、プログラミング方法３３００を示す。最初に、方法は、典型的には受信されるプログラムコマンドに応じて、開始する（ステップ３３０１）。次に、一斉プログラム動作が、全てのセルを「０」状態にプログラムする（ステップ３３０２）。次いで、それぞれのセルが、読み出し動作中に例えば約３～５μＡの電流を引き込むように、ソフト消去動作が、全てのセルに対して中間弱消去レベルに消去を行う（ステップ３３０３）。これは、読み出し動作中に各セルが約２０～３０μＡの電流を引き込む、深く消去されたレベルとは対照的である。次いで、全ての非選択セルで非常に深いプログラムされた状態までセルの浮遊ゲートに電子を追加するハードプログラムが実行されて（ステップ３３０４）、それらのセルが本当に「オフ」であることを確実にし、すなわち、それらのセルは読み出し動作中に無視できる量の電流しか引き込まない。
【0154】
次いで、粗プログラミング方法（セルを標的にかなり近づける、例えば、標的の２倍～１００倍）が、選択されたセルで実行され（ステップ３３０５）、続いて精密プログラミング方法が、選択されたセルで実行されて（ステップ３３０６）、選択されたそれぞれのセルに所望される精密な値をプログラムする。
【0155】
図３３Ｂは、プログラミング方法３３００と同様の別のプログラミング方法３３１０を示す。しかしながら、方法が開始した後（ステップ３３０１）、図３３Ａのステップ３３０２でのように全てのセルを「０」状態にプログラムするプログラム動作の代わりに、消去動作が使用されて、全てのセルに対して消去を行って「１」状態にする（ステップ３３１２）。次いで、それぞれのセルが読み出し動作中に約３～５ｕＡの電流を引き込むように、ソフトプログラム動作（ステップ３３１３）が使用されて、全てのセルを中間状態（レベル）にプログラムする。その後、図３３Ａの場合と同様に、粗プログラミング方法及び精密プログラミング方法が続く。図３３Ｂの実施形態の変形は、ソフトプログラミング方法（ステップ３３１３）を完全に除去する。
【0156】
図３４は、検索及び実行方法３４００である、粗プログラミング方法３３０５の第１の実施形態を示す。最初に、ルックアップテーブル検索を実行して、選択されたセルの粗標的電流値（ＩCT）を、その選択されたセルに記憶されることが意図される値に基づいて決定する（ステップ３４０１）。このテーブルは、例えば、ケイ素特性評価によって、又はウェハ試験の較正から作成される。選択されたセルは、Ｎ個（例えば、１２８個、６４個、３２個など）の可能な値のうちの１つの値を記憶するようにプログラムできるとする。Ｎ個の値のそれぞれは、選択されたセルによって読み出し動作中に引き込まれる異なる所望の電流値（ＩD）に対応し得る。一実施形態では、ルックアップテーブルは、検索及び実行方法３４００中に選択されたセルに対する粗標的電流値ＩCTとして使用するためのＭ個の可能な電流値を含み得、Ｍは、Ｎより小さい整数である。例えば、Ｎが８である場合、Ｍは４であり得、これは、選択されたセルが記憶し得る８個の可能な値が存在することを意味し、４つの粗標的電流値のうちの１つは、検索及び実行方法３４００の粗標的として選択されることになる。すなわち、検索及び実行方法３４００（繰り返しになるが、粗プログラミング方法３３０５の実施形態である）は、選択されたセルを、所望の値（ＩD）に幾分近い値（ＩCT）に迅速にプログラムすることを意図しており、次いで、精密プログラミング方法３３０６は、所望の値（ＩD）に極めて近くなるように、選択されたセルをより精密にプログラムすることを意図する。
【0157】
セル値、所望の電流値、及び粗標的電流値の例を、Ｎ＝８及びＭ＝４の単純な例について表９及び１０に示す。
表９：Ｎ＝８の場合のＮ個の所望の電流値の例
表１０：Ｍ＝４の場合のＭ個の標的電流値の例
オフセット値ＩCTOFFSETxは、粗調整中に所望の電流値をオーバーシュートしてしまうのを防止するために使用される。
表９：Ｎ＝８の場合のＮ個の所望の電流値の例
【表9】
【表10】
【0158】
粗標的電流値ＩCTが選択されると、選択されたセルは、選択されたセルのセルアーキテクチャタイプ（例えば、メモリセル２１０、３１０、４１０、又は５１０）に基づいた、選択されたセルの適切な端子に電圧ｖ0を印加することによってプログラムされる（ステップ３４０２）。選択されたセルが図３のメモリセル３１０のタイプである場合、電圧ｖ0は制御ゲート端子２８に印加され、ｖ0は粗標的電流値ＩCTに応じて５～７Ｖであり得る。ｖ0の値は、任意選択的に、粗標的電流値ＩCTと対応させてｖ0を記憶する電圧ルックアップテーブルから決定することができる。
【0159】
次に、選択されたセルは、電圧ｖi＝ｖi-1＋ｖincrementを印加することによってプログラムされ、式中、ｉは１で開始し、このステップが繰り返されるたびに増分し、ｖincrementは、所望される変化の粒度に見合う程度のプログラミングを引き起こす小さい微弱電圧である（ステップ３４０３）。したがって、第１の時間ステップ３４０３はｉ＝１で実行され、ｖ1は、ｖ0＋ｖincrementである。次いで、検証動作が行われ（ステップ３４０４）、ここで、選択されたセルで読み出し動作が実行され、選択されたセルを通って引き込まれる電流（Ｉcell）が測定される。ＩcellがＩCT（ここでは第１のスレッショルド値である）以下である場合、検索及び実行方法３４００は完了し、精密プログラミング方法３３０６を開始することが可能となる。ＩcellがＩCT以下でない場合、ステップ３４０３が繰り返され、ｉは増分される。
【0160】
したがって、粗プログラミング方法３３０５が終了し、精密プログラミング方法３３０６が開始する時点で、電圧ｖiは、選択されたセルをプログラムするために使用される最後の電圧であり、選択されたセルは、粗標的電流値ＩCTに関連付けられた値を記憶することになる。精密プログラミング方法３３０６の目標は、選択されたセルを、読み出し動作中に選択されたセルが電流ＩD（＋／－５０ｐＡ又は＋／－３０％以下などの許容可能な量の偏差を加減する）を引き込む点にプログラムすることであり、この電流は、選択されたセルに記憶されることが意図される値に関連付けられている所望の電流値である。
【0161】
図３５は、粗及び／又は精密プログラム方法３３０６中に、選択されたメモリセルの制御ゲートに印加することができる異なる電圧進行の例を示す。
【0162】
第１のアプローチ下では、選択されたメモリセルを更にプログラムするために、増加する電圧が制御ゲートに漸次印加される。開始点はｖiであり、これは粗プログラミング方法３３０５中に印加された最後の電圧である。増分ｖp1がｖ1に加えられ、次いで、電圧ｖ1＋ｖp1が使用されて、選択されたセルをプログラムする（進行３５０１において左から２番目のパルスによって示される）。ｖp1は、ｖincrement（粗プログラミング方法３３０５の間に使用される電圧増分）より小さい増分である。それぞれのプログラミング電圧が印加された後、ＩｃｅｌｌがＩPT1（第１の精密標的電流値であり、ここでは第２のスレッショルド値である）以下であるかどうかの判定が行われる、検証ステップ（ステップ３４０４と同様）が実行され、ＩPT1＝ＩD＋ＩPT1OFFSETであり、ＩPT1OFFSETは、プログラムオーバーシュートを防止するために加算されるオフセット値である。判定が否である場合、別の増分ｖp1が、前に印加されたプログラミング電圧に加えられ、プロセスが繰り返される。ＩcellがＩPT1以下である時点で、プログラミングシーケンスのこの部分は停止する。任意選択的に、ＩPT1がＩDに等しいか、又は十分な精度でＩDにほぼ等しい場合、選択されたメモリセルは正常にプログラムされている。
【0163】
ＩPT1がＩDに十分に近接していない場合は、より小さい粒度の更なるプログラミングを行うことができる。ここで、進行３５０２が使用される。進行３５０２の開始点は、進行３５０１下のプログラミングに使用された最後の電圧である。増分Ｖp2（ｖp1よりも小さい）がその電圧に加えられ、組み合わされた電圧が印加されて、選択されたメモリセルをプログラムする。それぞれのプログラミング電圧が印加された後、ＩcellがＩPT2（第２の精密標的電流値であり、ここでは第３のスレッショルド値である）以下であるかどうかの判定が行われる、検証ステップ（ステップ３４０４と同様）が実行され、ＩPT2＝ＩＤ＋ＩPT2OFFSETであり、ＩPT2OFFSETは、プログラムオーバーシュートを防止するために加算されるオフセット値である。判定が否である場合、別の増分Ｖp2が、前に印加されたプログラミング電圧に加えられ、プロセスが繰り返される。ＩcellがＩPT2以下である時点で、プログラミングシーケンスのこの部分は停止する。ここで、標的値が十分な精度で達成されているので、ＩPT2はＩDに等しいか、又はプログラミングが停止できるほどＩDに十分に近接していると想定される。当業者は、使用されるプログラミング増分が段々と小さくなって追加の進行が適用され得ることを理解することができる。例えば、図３６では、２つだけではなく、３つの進行（３６０１、３６０２、及び３６０３）が適用される。
【0164】
第２のアプローチが、進行３５０３に示される。ここで、選択されたメモリセルのプログラミング中に印加される電圧を増加させる代わりに、増加する期間の持続時間に対して同じ電圧が印加される。進行３５０１におけるｖp1及び進行３５０２におけるｖp2などの増分電圧を加える代わりに、それぞれの印加パルスが、前に印加されたパルスよりもｔp1だけ長くなるように、追加の時間増分ｔp1がプログラミングパルスに加えられる。それぞれのプログラミングパルスが印加された後、進行３５０１について前述したのと同じ検証ステップが実行される。任意選択的に、プログラミングパルスに加えられる追加の時間増分が前の使用された進行よりも短い持続時間である、追加の進行を、印加することができる。１つの時間的な進行のみが示されているが、当業者は、任意の数の異なる時間的進行が印加され得ることを理解するであろう。
【0165】
ここで、粗プログラミング方法３３０５の３つの更なる実施形態について、更なる詳細が提供される。
【0166】
図３７は、適応較正方法３７００である、粗プログラミング方法３３０５の第１の実施形態を示す。方法が開始する（ステップ３７０１）。セルは、デフォルトの出発値ｖ0でプログラムされる（ステップ３７０２）。検索及び実行方法３４００とは異なり、ここでｖ0は、ルックアップテーブルから得られず、代わりに比較的小さい初期値とすることができる。セルの制御ゲート電圧は、第１の電流値ＩＲ１（例えば、１００ｎａ）及び第２の電流値ＩＲ２（例えば、１０ｎａ）で測定され、サブスレッショルド傾斜は、それらの測定値に基づいて決定され（例えば、３６０ｍＶ／ｄｅｃ）、記憶される（ステップ３７０３）。
【0167】
新しい所望の電圧ｖiが決定される。このステップが最初に実行されるとき、ｉ＝１であり、ｖ1は、例えば以下のようなサブスレッショルド式を使用して、記憶されたサブスレッショルド傾斜値並びに電流標的及びオフセット値に基づいて決定される。
Ｖi＝Ｖi-1＋Ｖincrement、
Ｖincrementは、Ｖｇの傾斜に比例する
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗａ*Ｉｏ］
ここで、ｗａはメモリセルのｗであり、Ｉｄｓは電流標的プラスオフセット値である。
Ｖi＝Ｖi-1＋Ｖincrement、
Ｖincrementは、Ｖｇの傾斜に比例する
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗａ*Ｉｏ］
ここで、ｗａはメモリセルのｗであり、Ｉｄｓは電流標的プラスオフセット値である。
【0168】
記憶された傾斜値が比較的急勾配である場合、比較的小さい電流オフセット値を使用することができる。記憶された傾斜値が比較的平坦である場合、比較的高い電流オフセット値を使用することができる。したがって、傾斜情報を決定することは、問題の特定のセルにカスタマイズされている電流オフセット値が選択されることを可能にする。これは、最終的に、プログラミングプロセスをより短くする。このステップが繰り返されると、ｉはインクリメントされ、ｖi＝ｖi-1＋ｖincrementである。次いで、セルは、ｖｉを使用してプログラムされる。ｖincrementは、標的電流値と対応させてｖincrementの値を記憶するルックアップテーブルから決定することができる。
【0169】
次に、選択されたセルで読み出し動作が実行され、選択されたセルを通って引き込まれる電流（Ｉcell）が測定される、検証動作が行われる（ステップ３７０５）。ＩcellがＩCT（ここでは粗標的スレッショルド値である）以下である場合（ＩCT＝ＩD＋ＩCTOFFSETに設定され、ＩCTOFFSETは、プログラムオーバーシュートを防止するために追加されるオフセット値である）、適応較正方法３７００は完了し、精密プログラミング方法３３０６が開始され得る。ＩcellがＩCT以下でない場合、ステップ３７０４～３７０５が繰り返され、ｉは増分される。
【0170】
図３８は、適応較正方法３７００の態様を示す。ステップ３７０３中、例示的な電流値ＩＲ１及びＩＲ２を選択されたセル（ここではメモリセル３８０２）に印加するために電流源３８０１が使用され、次いで、メモリセル３８０２の制御ゲートにおける電圧（ＩＲ１に対するＣＧＲ１及びＩＲ２に対するＣＧＲ２）が測定される。傾斜は、（ＣＧＲ２－ＣＧＲ１）／ｄｅｃである。
【0171】
図３９は、適応較正方法３９００である、プログラミング方法３３０５の第２の実施形態を示す。方法が開始する（ステップ３９０１）。セルは、デフォルトの出発値Ｖ0でプログラムされる（ステップ３９０２）。Ｖ0は、シリコン特性評価から作成されたものなどのルックアップテーブルから得られ、テーブル値は、プログラムされた標的をオーバーシュートしないようにオフセットされる。
【0172】
次のステップ３９０３で、次のプログラミング電圧を予測するのに使用されるＩ－Ｖ傾斜パラメータが作成され、第１の制御ゲート読み出し電圧ＶCGR1が選択されたセルに印加され、結果として生じるセル電流ＩＲ1が測定される。次いで、第２の制御ゲート読み出し電圧ＶCGR2が選択されたセルに印加され、結果として生じるセル電流ＩＲ2が測定される。傾斜は、それらの測定値に基づいて決定され、例えば、サブスレッショルド領域（サブスレッショルドで動作するセル）における次の等式に従って記憶される：
傾斜＝（ＶCGR1－ＶCGR2）／（ＬＯＧ（ＩＲ1）－ＬＯＧ （ＩＲ2））
（ステップ３９０３）。ＶCGR1及びＶCGR2の値の例は、それぞれ１．５Ｖ及び１．３Ｖである。
傾斜＝（ＶCGR1－ＶCGR2）／（ＬＯＧ（ＩＲ1）－ＬＯＧ （ＩＲ2））
（ステップ３９０３）。ＶCGR1及びＶCGR2の値の例は、それぞれ１．５Ｖ及び１．３Ｖである。
【0173】
傾斜情報を決定することは、問題の特定のセルにカスタマイズされているＶincrement値が選択されることを可能にする。これは、最終的に、プログラミングプロセスをより短くする。
【0174】
ステップ３９０４が繰り返されると、ｉが増分され、新しい所望のプログラミング電圧Ｖiは、記憶された傾斜値並びに電流標的及びオフセット値に基づき、次のような等式を使用して決定される。
Ｖi＝Ｖi-1＋Ｖincrement
式中、ｉ－１の場合、Ｖincrement＝α*傾斜*（ＬＯＧ（ＩＲ1）－ＬＯＧ（ＩCT））であり、
ＩCTは標的電流であり、αは、オーバーシュートを防止するための所定の定数＜１（プログラミングオフセット値）、例えば０．９である。例えば、Ｖｉは、ＶＳＬＰ若しくはＶＣＧＰ、ソース線若しくは制御ゲートのプログラミング電圧である。
Ｖi＝Ｖi-1＋Ｖincrement
式中、ｉ－１の場合、Ｖincrement＝α*傾斜*（ＬＯＧ（ＩＲ1）－ＬＯＧ（ＩCT））であり、
ＩCTは標的電流であり、αは、オーバーシュートを防止するための所定の定数＜１（プログラミングオフセット値）、例えば０．９である。例えば、Ｖｉは、ＶＳＬＰ若しくはＶＣＧＰ、ソース線若しくは制御ゲートのプログラミング電圧である。
【0175】
次いで、セルは、Ｖｉを使用してプログラムされる。（ステップ３９０４）
【0176】
次に、選択されたセルで読み出し動作が実行され、選択されたセルを通って引き込まれる電流（Ｉcell）が測定される、検証動作が行われる（ステップ３９０６）。ＩcellがＩCT（ここでは粗標的スレッショルド値である）以下である場合（ＩCT＝ＩD＋ＩCTOFFSETに設定され、ＩCTOFFSETは、プログラムオーバーシュートを防止するために追加されるオフセット値である）、プロセスはステップ３９０７に進む。そうでない場合、プロセスはステップ３９０４に戻り、ｉは増分される。
【0177】
ステップ３９０７において、Ｉcellは、ＩCTより小さいスレッショルド値CT2と比較される。この目的は、オーバーシュートが発生したかどうかを確認することである。すなわち、目標は、ＩcellがＩCT未満になることであるが、ＩcellがＩCTをはるかに下回っている場合、オーバーシュートが発生しており、記憶された値は、実際には誤った値に対応している可能性がある。ＩcellがＩCT2以下でない場合、オーバーシュートは発生しておらず、適応較正方法３９００が完了しており、その時点でプロセスは精密プログラミング方法３３０６に進む。ＩcellがＩCT2以下である場合、オーバーシュートが発生している。その場合、選択されたセルは消去され（ステップ３９０８）、プログラミングプロセスはステップ３９０２で再開する。任意選択的に、ステップ３９０８が所定の回数より多く実行される場合、選択されたセルは、使用されるべきではない不良セルと見なされ得る。
【0178】
精密プログラム方法３３０６は、複数の検証及びプログラムサイクルからなるものであり、次のパルスに向かって、パルス幅が固定されてプログラム電圧が一定の微細電圧によって増分されるか、又はプログラム電圧が固定されてプログラムパルス幅が変化するか若しくは一定である。
【0179】
任意選択的に、読み出し動作又は検証動作中に選択された不揮発性メモリセルを通る電流が第１のスレッショルド電流値以下であるかどうかを判定するステップは、不揮発性メモリセルの端子に固定バイアスを印加し、選択された不揮発性メモリセルによって引き込まれた電流を測定及びデジタル化してデジタル出力ビットを生成し、デジタル出力ビットを、第１のスレッショルド電流を表すデジタルビットと比較することによって、実行され得る。
【0180】
任意選択的に、読み出し動作又は検証動作中に選択された不揮発性メモリセルを通る電流が第１のスレッショルド電流値以下であるかどうかを判定するステップは、不揮発性メモリセルの端子に入力を印加し、選択された不揮発性メモリセルによって引き込まれた電流を出力パルスで変調して変調出力を生成し、変調出力をデジタル化してデジタル出力ビットを生成し、デジタル出力ビットを、第１のスレッショルド電流を表すデジタルビットと比較することによって、実行され得る。
【0181】
図４０は、絶対較正方法４０００である、プログラミング方法３３０５の第３の実施形態を示す。方法が開始する（ステップ４００１）。セルは、デフォルトの出発値Ｖ0でプログラムされる（ステップ４００２）。セル（ＶＣＧＲｘ）の制御ゲート電圧は、電流値Ｉｔａｒｇｅｔで測定され、記憶される（ステップ４００３）。新しい所望の電圧ｖ1は、記憶された制御ゲート電圧並びに電流標的及びオフセット値Ｉｏｆｆｓｅｔ＋Ｉｔａｒｇｅｔに基づいて決定される（ステップ４００４）。例えば、新しい所望の電圧ｖ1は、以下のように計算することができる：ｖ1＝ｖ0＋（ＶＣＧＢＩＡＳ－記憶されたＶＣＧＲ）、式中、ＶＣＧＢＩＡＳ＝～１．５Ｖであり、これは、最大標的電流でのデフォルトの読み出し制御ゲート電圧であり、記憶されたＶＣＧＲは、ステップ４００３の測定された読み出し制御ゲート電圧である。
【0182】
次いで、セルは、ｖiを使用してプログラムされる。ｉ＝１のとき、ステップ４００４からの電圧ｖ1が使用される。ｉ＞＝２のとき、電圧ｖi＝ｖi-1＋Ｖincrementが使用される。ｖincrementは、標的電流値と対応させてｖincrementの値を記憶するルックアップテーブルから決定することができる。次に、選択されたセルで読み出し動作が実行され、選択されたセルを通って引き込まれる電流（Ｉcell）が測定される、検証動作が行われる（ステップ４００６）。ＩcellがＩCT（ここではスレッショルド値である）以下である場合、絶対較正方法４０００は完了し、精密プログラミング方法３３０６が開始され得る。ＩcellがＩCT以下でない場合、ステップ４００５～４００６が繰り返され、ｉは増分される。
【0183】
図４１は、絶対較正方法４０００のステップ４００３を実装するための回路４１００を示す。電圧源（図示せず）はＶＣＧＲを生成し、これは、初期電圧で開始し、上昇する。ここで、ｎ＋１個の異なる電流源４１０１（４１０１－０、４１０１－１、４１０１－２、．．．、４１０１－ｎ）は、大きさが増加していく異なる電流ＩＯ０、ＩＯ１、ＩＯ２、．．．ＩＯｎを生成する。それぞれの電流源４１０１は、インバータ４１０２（４１０２－０、４１０２－１、４１０２－２、．．．、４１０２－ｎ）及びメモリセル４１０３（４１０３－０、４１０３－１、４１０３－２、．．．４１０３－ｎ）に接続されている。ＶＣＧＲが上昇するにつれて、それぞれのメモリセル４１０３は、増加する量の電流を引き込み、それぞれのインバータ４１０２への入力電圧は低下する。ＩＯ０＜ＩＯ１＜ＩＯ２＜．．．＜ＩＯｎであるため、ＶＣＧＲが上昇するにつれて、最初にインバータ４１０２－０の出力が低から高に切り替わる。次にインバータ４１０２－１の出力が低から高に切り替わり、次いでインバータ４１０２－２の出力が同様に切り替わり、以下インバータ４１０２－ｎの出力が低から高に切り替わるまで同様である。それぞれのインバータ４１０２は、スイッチ４１０４（４１０４－０、４１０４－１、４１０４－２、．．．、４１０４－ｎ）を制御し、その結果、インバータ４１０２の出力が高であるとき、スイッチ４１０４は閉じられ、これにより、ＶＣＧＲがコンデンサ４１０５（４１０５－０、４１０５－１、４１０５－２、．．．、４１０５－ｎ）によってサンプリングされる。したがって、スイッチ４１０４及びコンデンサ４１０５は、サンプルアンドホールド回路を形成する。ＩＯ０、ＩＯ１、ＩＯ２、．．．、ＩＯｎの値は、Ｉｔａｒｇｅｔの可能な値として使用され、それぞれのサンプリングされた電圧は、図４０の絶対較正方法４０００において関連する値ＶＣＧＲｘとして使用される。グラフ４１０６は、経時的に上昇するＶＣＧＲ、並びに様々な時間において低から高に切り替わるインバータ４１０２－０、４１０２－１、及び４１０２－ｎの出力を示す。
【0184】
図４２は、適応較正方法３７００又は絶対較正方法４０００中に、選択されたセルをプログラムするための例示的な進行４２００を示す。一実施形態では、電圧Ｖｃｇｐは、選択された行のメモリセルの制御ゲートに印加される。選択された行内の選択されたメモリセルの数は、例えば、３２である。したがって、選択された行内の最大３２個のメモリセルが、並行してプログラムされ得る。各メモリセルは、ビット線イネーブル信号によって、プログラミング電流Ｉｐｒｏｇに結合することが可能になる。ビット線イネーブル信号が非アクティブである場合（選択されたビット線に正電圧が印加されていることを意味する）、メモリセルはインヒビット（プログラムされない）状態である。図４２に示されるように、ビット線有効化信号Ｅｎ＿ｂｌｘ（ｘは１～ｎで変化し、ｎはビット線の数である）は、異なる時間に、そのビット線に所望されるＶｃｇｐ電圧レベルで（したがって、上記ビット線上の選択されたメモリに対して）有効化される。別の実施形態では、選択されたセルの制御ゲートに印加される電圧は、ビット線でのイネーブル信号を使用して制御することができる。それぞれのビット線イネーブル信号により、そのビット線に対応する所望の電圧（図４０に記載のｖｉなど）がＶｃｇｐとして印加される。ビット線イネーブル信号はまた、ビット線に流れ込むプログラミング電流を制御することもできる。この例では、後続の制御ゲート電圧Ｖｃｇｐはそれぞれ、その前の電圧よりも高い。あるいは、後続の制御ゲート電圧はそれぞれ、その前の電圧より低くても、高くてもよい。Ｖｃｇｐの後続の増分はそれぞれ、その前の増分と等しいか又は等しくないかのいずれでもよい。
【0185】
図４３は、適応較正方法３７００又は絶対較正方法４０００中に、選択されたセルをプログラムするための例示的な進行４３００を示す。一実施形態では、ビット線イネーブル信号は、選択されたビット線（上記ビット線内の選択されたメモリセルを意味する）が、対応するＶｃｇｐ電圧レベルでプログラムされることを可能にする。別の実施形態では、選択されたセルの増分上昇を行う制御ゲートに印加される電圧は、ビット線イネーブル信号を使用して制御することができる。それぞれのビット線イネーブル信号により、そのビット線に対応する所望の電圧（図４０に記載のｖｉなど）が制御ゲート電圧に印加される。この例では、後続の増分はそれぞれ、その前の増分と等しい。
【0186】
図４４は、ＶＭＭアレイで読み出し又は検証するための入力及び出力方法を実装するためのシステムを示す。入力関数回路４４０１は、デジタルビット値を受信し、それらのデジタル値をアナログ信号に変換して使用することで、制御ゲートデコーダ４４０２を介して決定した、アレイ４４０４内の選択されたセルの制御ゲートに電圧を印加する。同時に、ワード線デコーダ４４０３もまた、選択されたセルが位置する行を選択するために使用される。出力ニューロン回路ブロック４４０５は、アレイ４４０４内のセルのそれぞれの列（ニューロン）の出力作用を実行する。出力回路ブロック４４０５は、積分型アナログ－デジタル変換器（ＡＤＣ）、逐次比較型（ＳＡＲ）ＡＤＣ、シグマデルタ型ＡＤＣ、又は任意の他のＡＤＣスキームを使用して実装することができる。
【0187】
一実施形態では、入力関数回路４４０１に提供されるデジタル値は、例として４つのビット（ＤＩＮ３、ＤＩＮ２、ＤＩＮ１、及びＤＩＮ０）を含み、各種ビット値は、制御ゲートに印加される異なる数の入力パルスに対応する。パルスの数が大きいほど、セルの出力値（電流）は大きくなる。ビット値及びパルス値の例を表１１に示す。
表１１：デジタルビット入力と生成パルス数
表１１：デジタルビット入力と生成パルス数
【表11】
【0188】
上記の例では、セル値を読み出すための４ビットのデジタル値に対して最大１５個のパルスが存在する。各パルスは、１単位のセル値（電流）に等しい。例えば、Ｉｃｅｌｌ単位＝１ｎＡの場合、ＤＩＮ［３～０］＝０００１では、Ｉｃｅｌｌ＝１*１ｎＡ＝１ｎＡであり、ＤＩＮ［３～０］＝１１１１では、Ｉｃｅｌｌ＝１５*１ｎＡ＝１５ｎＡである。
【0189】
別の実施形態では、デジタルビット入力は、表１２に示すように、セル又はニューロン（例えば、ビット線出力の値）値を読み出すためにデジタルビット位置加算を使用する。ここで、４つのパルス又は４つの固定された同一バイアス入力（例えば、ワード線又は制御ゲートの入力）のみが、４ビットのデジタル値を評価するために必要とされる。例えば、第１のパルス又は第１の固定バイアスは、ＤＩＮ０を評価するために使用され、第１の値と同じ値を有する第２のパルス又は第２の固定バイアスは、ＤＩＮ１を評価するために使用され、第１の値と同じ値を有する第３のパルス又は第３の固定バイアスは、ＤＩＮ２を評価するために使用され、第１の値と同じ値を有する第４のパルス又は第４の固定バイアスは、ＤＩＮ３を評価するために使用される。次いで、表１３に示すように、それぞれの出力結果が２＾ｎ（ｎはデジタルビット位置）である乗算係数で乗算（スケーリング）された、４つのパルスからの結果が加算される。実現されるデジタルビット加算式は、以下のものである：出力＝２＾０*ＤＩＮ０＋２＾１*ＤＩＮ１＋２＾２*ＤＩＮ２＋２＾３*ＤＩＮ３）*Ｉｃｅｌｌ単位。
【0190】
例えば、Ｉｃｅｌｌ単位＝１ｎＡの場合、ＤＩＮ［３～０］＝０００１では、Ｉｃｅｌｌ合計＝０＋０＋０＋１*１ｎＡ＝１ｎＡであり、ＤＩＮ［３～０］＝１１１１では、Ｉｃｅｌｌ合計＝８*１ｎＡ＋４*１ｎＡ＋２*１ｎＡ＋１*１ｎＡ＝２６ｎＡである。
表１２：デジタルビット入力加算
表１３：デジタル入力ビットＤｎの総和と２＾ｎ出力乗算係数
表１２：デジタルビット入力加算
【表12】
【表13】
【0191】
複数のデジタル入力パルス範囲及び入力デジタル範囲の総和を有するハイブリッド入力を用いた別の実施形態を、例示的な４ビットデジタル入力について表１４に示す。この実施形態では、ＤＩＮｎ－０をｍ個の異なるグループに分割することができ、それぞれのグループが評価され、出力は、グループのバイナリ位置による乗算係数でスケーリングされる。例えば、４ビットＤＩＮ３－０の場合、グループはＤＩＮ３－２及びＤＩＮ１－０であり得、ＤＩＮ１－０の出力は１でスケーリングされ（Ｘ１）、ＤＩＮ３－２の出力は４でスケーリングされる（Ｘ４）。
表１４：複数の入力範囲を有するハイブリッド入出力の総和
表１４：複数の入力範囲を有するハイブリッド入出力の総和
【表14】
【0192】
別の実施形態は、ハイブリッド入力範囲をハイブリッドスーパーセルと組み合わせる。ハイブリッドスーパーセルは、複数の物理ｘビットセルを含み、ｘセル出力を２＾ｎバイナリ位置でスケーリングした論理ｎビットセルを実装する。例えば、８ビットの論理セルを実装するために、２つの４ビットセル（セル１、セル０）が使用される。セル０の出力は、１でスケーリングされ（Ｘ１）、セル１の出力は、４でスケーリングされる（Ｘ、２＾２）。８ビットの論理セルを実装するための２つの２ビット物理セル及び１つの４ビット物理セルなど、ｎビット論理セルを実装するための物理ｘセルの他の組み合わせが可能である。
【0193】
図４５は、デジタルビット入力がデジタルビット位置加算を使用して、デジタル入力ビット位置に従って設計された出力パルス幅を用いてモジュレータ４５１０によって変調されたセル又はニューロン（例えば、ビット線出力の値）電流を読み出すこと（例えば、電流を出力電圧（Ｖ＝電流*パルス幅／容量）に変換するため）を除き、図４４のシステムに類似する別の実施形態を示す。例えば、第１のバイアス（ワード線又は制御ゲートのような入力に印加される）は、ＤＩＮ０を評価するために使用され、電流（セル又はニューロン）出力は、モジュレータ４５１０によって、１（ｘ１）単位であるＤＩＮ０ビット位置に比例する単位パルス幅で変調され、第２の入力バイアスは、ＤＩＮ１を評価するために使用され、電流出力は、モジュレータ４５１０によって、２（ｘ２）単位であるＤＩＮ１ビット位置に比例するパルス幅で変調され、第３の入力バイアスは、ＤＩＮ２を評価するために使用され、電流出力は、モジュレータ４５１０によって、４（ｘ４）単位であるＤＩＮ２ビット位置に比例するパルス幅で変調され、第４の入力バイアスは、ＤＩＮ３を評価するために使用され、電流出力は、モジュレータ４５１０によって、８（ｘ８）単位であるＤＩＮ３ビット位置に比例するパルス幅で変調される。次いで、変換されたそれぞれの電圧は、デジタル入力ビットごとにＡＤＣ（アナログ－デジタル変換器）４５１１によってデジタルビットに変換される。次いで、総出力は、ＤＩＮ０－３入力から生成された４つのデジタル出力の総和として加算器４５１２によって出力される。
【0194】
図４６は、検証動作中又は出力ニューロンのアナログ－デジタル変換中にＶＭＭの出力を合計して、出力を表す単一のアナログ値を得るために使用できる電荷加算器４６００の例を示しており、単一のアナログ値は、次いで任意選択的にデジタルビット値に変換することができる。電荷加算器４６００は、例えば、加算器４５１２として使用され得る。電荷加算器４６００は、電流源４６０１と、スイッチ４６０２及びサンプルアンドホールド（Ｓ／Ｈ）コンデンサ４６０３を含むサンプルアンドホールド回路と、を含む。４ビットのデジタル値の例で示されるように、４つの評価パルスからの値を保持するための４つのＳ／Ｈ回路が存在し、これらの値はプロセスの終了時に合計される。Ｓ／Ｈコンデンサ４６０３は、そのＳ／Ｈコンデンサの２＾ｎ*ＤＩＮｎビット位置に関連付けられる比率で選択され、例えば、Ｃ＿ＤＩＮ３＝ｘ８ Ｃｕ、Ｃ＿ＤＩＮ２＝ｘ４ Ｃｕ、Ｃ＿ＤＩＮ１＝ｘ２ Ｃｕ、ＤＩＮ０＝ｘ１ Ｃｕである。電流源４６０１もまた、それに応じて比率が乗じられる。
【0195】
図４７は、検証動作中又は出力ニューロンのアナログ－デジタル変換中にＶＭＭの出力を合計するために使用できる電流加算器４７００を示す。電流加算器４７００は、電流源４７０１、スイッチ４７０２、スイッチ４７０３及びスイッチ４７０４、並びにスイッチ４７０５を含む。４ビットのデジタル値の例で示されるように、４つの評価パルスからの値を保持するための電流源回路が存在し、これらの値はプロセスの終了時に合計される。電流源は、２＾ｎ*ＤＩＮｎビット位置に基づいて比率が乗じられ、例えば、Ｉ＿ＤＩＮ３＝ｘ８ Ｉｃｅｌｌ単位、＿Ｉ＿ＤＩＮ２＝ｘ４ Ｉｃｅｌｌ単位、Ｉ＿ＤＩＮ１＝ｘ２ Ｉｃｅｌｌ単位、Ｉ＿ＤＩＮ０＝ｘ１ Ｉｃｅｌｌ単位である。
【0196】
図４８は、複数のデジタル値を受信し、それらを一緒に合計し、入力の和を表す出力ＤＯＵＴを生成する、デジタル加算器４８００を示す。デジタル加算器４８００は、検証動作中又は出力ニューロンのアナログ－デジタル変換中に使用され得る。４ビットのデジタル値の例で示されるように、４つの評価パルスからの値を保持するためのデジタル出力ビットが存在し、これらの値はプロセスの終了時に合計される。デジタル出力は、２＾ｎ*ＤＩＮｎビット位置に基づいてデジタルスケーリングされ、例えば、ＤＯＵＴ３＝ｘ８ ＤＯＵＴ０、＿ＤＯＵＴ２＝ｘ４ ＤＯＵＴ１、Ｉ＿ＤＯＵＴ１＝ｘ２ ＤＯＵＴ０、Ｉ＿ＤＯＵＴ０＝ＤＯＵＴ０である。
【0197】
図４９Ａは、セル電流をデジタル出力ビットに変換するために出力ニューロンに適用される二重傾斜積分型ＡＤＣ ４９００を示す。積分オペアンプ４９０１及び積分コンデンサ４９０２からなる積分器は、基準電流ＩＲＥＦに対してセル電流ＩＣＥＬＬを積分する。図４９Ｂに示されるように、固定時間ｔ１の間、セル電流は上方に積分され（Ｖｏｕｔが上昇する）、次いで、基準電流が、時間ｔ２にわたって下方に積分される（Ｖｏｕｔが降下する）ように印加される。電流Ｉｃｅｌｌは、＝ｔ２／ｔ１*ＩＲＥＦである。例えば、ｔ１に対して、１０ビットのデジタルビット解像度では、１０２４サイクルが使用され、ｔ２に対するサイクル数は、Ｉｃｅｌｌ値に応じて０～１０２４サイクルに変化する。
【0198】
図４９Ｃは、セル電流をデジタル出力ビットに変換するために出力ニューロンに適用される単一傾斜積分型ＡＤＣ ４９６０を示す。積分オペアンプ４９６１及び積分コンデンサ４９６２からなる積分器は、セル電流ＩＣＥＬＬを積分する。図４９Ｄに示されるように、時間ｔ１の間、セル電流が上方に積分され（ＶｏｕｔがＶｒｅｆ２に達するまで上昇する）、時間ｔ２の間、別のセル電流が上方に積分される。セル電流Ｉｃｅｌｌ＝Ｃｉｎｔ*Ｖｒｅｆ２／ｔである。積分時間ｔの間のパルス（デジタル出力ビット）数をカウントするために、パルスカウンタが使用される。例えば、図示されるように、ｔ１に対するデジタル出力ビットは、ｔ２のデジタル出力ビットよりも少なく、これは、ｔ１の間のセル電流がｔ２積分中のセル電流よりも大きいことを意味する。初期較正は、積分コンデンサ値を基準電流及び固定時間で較正するために行われ、Ｃｉｎｔ＝Ｔｒｅｆ*Ｉｒｅｆ／Ｖｒｅｆ２である。
【0199】
図４９Ｅは、セル電流をデジタル出力ビットに変換するために出力ニューロンに適用される二重傾斜積分型ＡＤＣ ４９８０を示す。二重傾斜積分型ＡＤＣ ４９８０は、積分オペアンプを利用しない。セル電流又は基準電流は、コンデンサ４９８２で直接積分される。積分時間の間のパルス（デジタル出力ビット）をカウントするために、パルスカウンタが使用される。電流Ｉｃｅｌｌは、＝ｔ２／ｔ１*ＩＲＥＦである。
【0200】
図４９Ｆは、セル電流をデジタル出力ビットに変換するために出力ニューロンに適用される単一傾斜積分型ＡＤＣ ４９９０を示す。単一傾斜積分型ＡＤＣ ４９８０は、積分オペアンプを利用しない。セル電流は、コンデンサ４９９２で直接積分される。積分時間の間のパルス（デジタル出力ビット）をカウントするために、パルスカウンタが使用される。セル電流Ｉｃｅｌｌ＝Ｃｉｎｔ*Ｖｒｅｆ２／ｔである。
【0201】
図５０Ａは、セル電流をデジタル出力ビットに変換するために出力ニューロンに適用されるＳＡＲ（逐次比較型）ＡＤＣを示す。セル電流は、抵抗器を通して降下させて、ＶＣＥＬＬに変換することができる。あるいは、セル電流は、Ｓ／Ｈコンデンサをチャージアップして、ＶＣＥＬＬに変換することができる。ＭＳＢビット（最上位ビット）から始まるビットを計算するために、二分探索が使用される。ＳＡＲ５００１からのデジタルビットに基づいて、適切なアナログ基準電圧をコンパレータ５００３に設定するために、ＤＡＣ５００２が使用される。コンパレータ５００３の出力は、次のアナログレベルを選択するために、ＳＡＲ５００１に順番にフィードバックされる。図５０Ｂに示されるように、４ビットのデジタル出力ビットの例では、４つの評価期間が存在し、アナログレベルを中間に設定することによってＤＯＵＴ３を評価するための第１のパルス、次いで、アナログレベルを上半分の中間又は下半分の中間に設定することによってＤＯＵＴ２を評価するための第２のパルスなどがある。
【0202】
サイクリック型（アルゴリズム型）ＡＤＣなどの修正された二分探索は、セル調整（例えば、プログラミング）検証又は出力ニューロン変換に使用され得る。スイッチトキャップ（ＳＣ）電荷再分配ＡＤＣなどの修正された二分探索（Modified Binary Search）は、セル調整（例えば、プログラミング）検証又は出力ニューロン変換に使用され得る。
【0203】
図５１は、セル電流をデジタル出力ビットに変換するために出力ニューロンに適用されるシグマデルタ型ＡＤＣ ５１００を示す。オペアンプ５１０１及びコンデンサ５１０５からなる積分器は、選択されたセル電流からの電流と、１ビット電流ＤＡＣ ５１０４からもたらされる基準電流との総和を積分する。コンパレータ５１０２は、基準電圧に対して積分出力電圧を比較する。クロックドＤＦＦ ５１０３は、コンパレータ５１０２の出力に応じてデジタル出力ストリームを提供する。デジタル出力ストリームは、典型的には、デジタル出力ビットに出力される前にデジタルフィルタに進む。
【0204】
図５２Ａは、電流源５２０１（受け取られたニューロン電流Ｉｎｅｕを表す）と、スイッチ５２０２と、可変構成可能コンデンサ５２０３と、比較器５２０４であって、可変構成可能コンデンサ５２０３をはさんで生じるＶｎｅｕと示された電圧を非反転入力として受け取り、構成可能基準電圧Ｖｒｅｆｒａｍｐを反転入力として受け取り、出力Ｃｏｕｔを生成する、比較器５２０４と、を含む、ランプ型アナログ－デジタル変換器５２００を示す。Ｖｒｅｆｒａｍｐは、比較クロックサイクルごとに離散的なレベルでランプアップされる。比較器５２０４は、ＶｎｅｕをＶｒｅｆｒａｍｐと比較し、結果として、出力ＣｏｕｔはＶｎｅｕ＞Ｖｒｅｆｒａｍｐのときに「１」となり、そうでなければ「０」となる。このように、出力Ｃｏｕｔは、Ｉｎｅｕに応答して幅が変化するパルスとなる。Ｉｎｅｕが大きいほどＣｏｕｔが「１」となる期間は長くなり、その結果、出力Ｃｏｕｔのパルス幅は広くなる。デジタルカウンタ５２２０は、それぞれＯＴ１Ａ及びＯＴ２Ａと印された２つの異なるＩｎｅｕ電流について、図５２Ｂに示すように出力Ｃｏｕｔのそれぞれのパルスをデジタル出力ビットに変換する。代替的に、ランプ電圧Ｖｒｅｆｒａｍｐは、図５２Ｂのグラフ５２５０に示される連続ランプ電圧５２５５である。粗－微細ランプ変換アルゴリズムを利用することによって変換時間を短縮するための、複数ランプの実施形態を図５２Ｃに示す。第１の粗基準ランプ基準電圧５２７１を、それぞれのＩｎｅｕの部分範囲を求めるために高速でランプさせる。次に、部分範囲ごとの微細基準ランプ基準電圧５２７２、すなわちＶｒｅｆｒａｍｐ１及びＶｒｅｆｒａｍｐ２をそれぞれ使用して、対応の部分範囲内のＩｎｅｕ電流を変換する。図示のように、微細基準ランプ電圧の２つの部分範囲が存在する。２つ以上の粗／微細ステップ又は２つの部分範囲が可能である。
【0205】
図５３は、スイッチ５３０１、スイッチ５３０２、サンプルホールド（Ｓ／Ｈ）回路５３０３、１ビットアナログ－デジタル変換器（ＡＤＣ）５３０４、１ビットデジタル－アナログ変換器（ＤＡＣ）５３０５、加算器５３０６、及び２残差演算増幅器（２ｘオペアンプ）５３０７のゲインを含む、アルゴリズム型アナログ－デジタル出力変換器５３００を示す。アルゴリズム型アナログ－デジタル出力変換器５３００は、アナログ入力Ｖｉｎ並びにスイッチ５３０２及び５３０２に適用される制御信号に応答して、変換デジタル出力５３０８を生成する。アナログ入力Ｖｉｎで受信された入力（例えば、図５２のＶｎｅｕ）は、スイッチ５３０２によってＳ／Ｈ回路５３０３で最初にサンプリングされ、次いでＮビットに対してＮクロックサイクルで変換が行われる。それぞれの変換クロックサイクルに対して、１ビットＡＤＣ ５３０４は、Ｓ／Ｈ電圧５３０９を基準電圧（例えば、ＶＲＥＦ／２であり、ＶＲＥＦは、Ｎビットのフルスケール電圧である）と比較し、デジタルビット（例えば、入力＜＝ＶＲＥＦ／２の場合は「０」、入力＞ＶＲＥＦ／２の場合は「１」）を出力する。デジタル出力信号５３０８であるこのデジタルビットは、次に、１ビットＤＡＣ５３０５によってアナログ電圧（例えば、ＶＲＥＦ／２又は０Ｖのいずれか）に変換され、加算器５３０６に供給されてＳ／Ｈ電圧５３０９から減算される。次いで、２×残差オペアンプ５３０７は、加算器差電圧出力を増幅して変換残差電圧５３１０とし、変換残差電圧５３１０は、次のクロックサイクルのためにスイッチ５３０１を介してＳ／Ｈ回路５３０３に供給される。この１ビット（すなわち、２レベル）アルゴリズム型ＡＤＣの代わりに、１．５ビット（すなわち、３レベル）アルゴリズム型ＡＤＣを使用して、ＡＤＣ ５３０４及び残差オペアンプ５３０７などからのオフセットの影響を低減することができる。１．５ビットアルゴリズム型ＡＤＣには、１．５ビット又は２ビット（すなわち、４レベル）ＤＡＣが必要とされる。
【0206】
別の実施形態では、ハイブリッド型ＡＤＣを使用することができる。例えば、９ビットのＡＤＣについて、最初の４ビットはＳＡＲ ＡＤＣによって生成され得、残りの５ビットは、傾斜型ＡＤＣ又はランプ型ＡＤＣを使用して生成され得る。
【0207】
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板の上に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33A】
【図33B】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49A】
【図49B】
【図49C】
【図49D】
【図49E】
【図49F】
【図50A】
【図50B】
【図51】
【図52A】
【図52B】
【図52C】
【図53】