(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-01
(45)【発行日】2023-09-11
(54)【発明の名称】ＡＤコンバータ
(51)【国際特許分類】
H03M 1/10 20060101AFI20230904BHJP
H03M 1/38 20060101ALN20230904BHJP
【ＦＩ】
H03M1/10 C
H03M1/38
【請求項の数】
11
(21)【出願番号】P 2019188437
(22)【出願日】2019-10-15
(65)【公開番号】P2021064873
(43)【公開日】2021-04-22
【審査請求日】2022-08-31
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】中村 玄明
【審査官】石田 昌敏
(56)【参考文献】
【文献】特開２０１３－００５１８５（ＪＰ，Ａ）
【文献】特開平１１－０５５１２０（ＪＰ，Ａ）
【文献】特開２０１８－１３３６０１（ＪＰ，Ａ）
【文献】特開２００１－３４５６９９（ＪＰ，Ａ）
【文献】特開２０１１－２２８９９６（ＪＰ，Ａ）
【文献】特開２０１１－０４１２３１（ＪＰ，Ａ）
【文献】特開２０１２－２２７６２３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｍ １／００－ １／８８
(57)【特許請求の範囲】
【請求項1】
コンパレータと、デジタルデータである第１ＤＡＣデータを生成する第１ＤＡＣデータ生成部と、
ＤＡＣ（ＤＡコンバータ）と、
を有して、
前記コンパレータは、アナログ信号である入力信号をサンプリングし、サンプリングされた前記入力信号と、前記ＤＡＣにより前記第１ＤＡＣデータから変換されたアナログデータとを比較し、
前記第１ＤＡＣデータ生成部は、前記コンパレータによる比較結果に応じて前記第１ＤＡＣデータを更新し、
前記コンパレータによる比較結果に応じて出力信号のビットデータを確定する、ＡＤ変換部を備えたＡＤコンバータであって、
所定のデジタルデータである第２ＤＡＣデータを生成する第２ＤＡＣデータ生成部と、
前記第２ＤＡＣデータと前記出力信号とを比較し、比較結果としての第１検出信号を出力するデータ比較部と、
を有する第１異常検出部と、
前記第１ＤＡＣデータと前記第２ＤＡＣデータとのうちいずれかを選択するセレクタと、をさらに備え、
テスト動作時において、前記コンパレータは、前記セレクタにより選択された前記第２ＤＡＣデータを前記ＤＡＣにより変換したアナログデータをサンプリングし、サンプリングされた前記アナログデータと、前記セレクタにより選択された前記第１ＤＡＣデータと、を比較し、
３ビット以上の前記所定のデジタルデータは、
前記出力信号のビット数のデータであって、１であるＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）まで順に０と１が交互に並ぶデータと、
前記出力信号のビット数のデータであって、０であるＭＳＢからＬＳＢまで順に０と１が交互に並ぶデータと、
を連続して設定可能である、ＡＤコンバータ。
【請求項2】
前記ビット数は、１２ビットであり、前記所定のデジタルデータは、ＡＡＡｈまたは５５５ｈである、請求項１に記載のＡＤコンバータ。
【請求項3】
前記データ比較部における比較判定には、許容誤差が設けられる、請求項１または請求項２に記載のＡＤコンバータ。
【請求項4】
前記データ比較部は、比較判定を複数回行い、前記許容誤差を超える回数が１以上の所定回数以下である場合、正常を示す前記第１検出信号を出力する、請求項３に記載のＡＤコンバータ。
【請求項5】
前記許容誤差は、外部信号により可変に設定される、請求項３または請求項４に記載のＡＤコンバータ。
【請求項6】
前記所定のデジタルデータは、前記ＡＤ変換部による１回の変換動作ごとに変更されることで、前記出力信号のビット数でのダイナミックレンジにおける全てのデジタル値に設定される、請求項１から請求項５のいずれか１項に記載のＡＤコンバータ。
【請求項7】
第２検出信号を出力する第２異常検出部をさらに備え、前記ＡＤ変換部は、変換完了信号を生成する変換完了信号生成部をさらに有し、
前記第２異常検出部は、
前記ＡＤ変換部による変換動作が開始されるときにカウントを開始するカウンタと、
前記カウンタが所定期間をカウントするまで、前記変換完了信号が未完了を示すことを確認した場合、または前記カウンタが前記所定期間をカウントした場合に、前記変換完了信号が完了を示すことを確認した場合、正常を示す前記第２検出信号を出力し、それ以外の場合は、異常を示す前記第２検出信号を出力する監視部と、
を有する、請求項１から請求項６のいずれか１項に記載のＡＤコンバータ。
【請求項8】
請求項１から請求項７のいずれか１項に記載のＡＤコンバータと、第３異常検出部と、
第４異常検出部と、
を備え、
前記第３異常検出部は、前記入力信号を第２出力信号にＡＤ変換する第２ＡＤコンバータと、前記出力信号と前記第２出力信号を比較して比較結果としての第３検出信号を出力する第１比較回路と、を有し、
前記第４異常検出部は、前記出力信号と前記第２出力信号を比較して比較出力信号を出力する第２比較回路と、前記第３検出信号と前記比較出力信号との排他的論理和をとることで第４検出信号を出力するＥＸ－ＯＲ回路と、を有する、ＡＤコンバータシステム。
【請求項9】
前記コンパレータは、サンプリングに用いるコンデンサと、前記コンデンサの前段側に配置されるスイッチと、を有する請求項１から請求項８のいずれか１項に記載のＡＤコンバータと、第５異常検出部と、
を備え、
前記第５異常検出部は、
前記入力信号とＤＣ参照電圧とのいずれかを選択して前記スイッチの前段側に印加させる選択部と、
前記出力信号を前記ＤＣ参照電圧に対応する期待値と比較して比較結果としての第５検出信号を出力する期待値比較部と、
を有する、ＡＤコンバータシステム。
【請求項10】
電源電圧が印加される外部端子と、前記入力信号として前記外部端子の電圧が入力される請求項１から請求項７のいずれか１項に記載のＡＤコンバータ、または、請求項８または請求項９に記載のＡＤコンバータシステムと、
を備える、電源監視ＩＣ。
【請求項11】
請求項１０に記載の電源監視ＩＣと、バッテリから供給されるＤＣ電圧を前記電源電圧に変換するＤＣ／ＤＣコンバータと、
前記電源監視ＩＣと通信を行うマイコンと、
を備える、車載システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＡＤコンバータに関する。
【背景技術】
【0002】
従来、アナログ信号をデジタル信号に変換するＡＤＣ（ＡＤコンバータ）は、様々なシステムに適用されている。ＡＤＣの一種として、逐次比較型ＡＤＣが存在する。このようなＡＤＣが正しく動作しているかを検出する回路として、例えば特許文献１に、次のようなＡＤＣセルフテスト回路が開示されている。
【0003】
特許文献１のＡＤＣセルフテスト回路は、ＡＤＣのダイナミックレンジを超えるテスト信号と上記ダイナミックレンジ範囲内の基準信号をコンパレータに入力してハイレベルが出力されることを確認するとともに、上記ダイナミックレンジ未満のテスト信号と上記ダイナミックレンジ範囲内の基準信号をコンパレータに入力してローレベルが出力されることを確認する。これにより、基準信号を出力するローカルＤＡＣ（ＤＡコンバータ）の全ての出力レベルについて異常が生じていないことを確認する。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１６－２２０１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記特許文献１では、コンパレータの異常を検出することはできるが、コンパレータの出力をデジタル出力に変換する制御回路の異常を検出してはいないので、ＡＤ変換動作の異常を検出する機能として十分であるとは言えなかった。
【0006】
上記状況に鑑み、本発明は、ＡＤ変換動作の異常を検出する機能を向上させたＡＤコンバータを提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するために本発明の一態様に係るＡＤコンバータは、
コンパレータと、
デジタルデータである第１ＤＡＣデータを生成する第１ＤＡＣデータ生成部と、
ＤＡＣ（ＤＡコンバータ）と、
を有して、
前記コンパレータは、アナログ信号である入力信号をサンプリングし、サンプリングされた前記入力信号と、前記ＤＡＣにより前記第１ＤＡＣデータから変換されたアナログデータとを比較し、
前記第１ＤＡＣデータ生成部は、前記コンパレータによる比較結果に応じて前記第１ＤＡＣデータを更新し、
前記コンパレータによる比較結果に応じて出力信号のビットデータを確定する、
ＡＤ変換部を備えたＡＤコンバータであって、
所定のデジタルデータである第２ＤＡＣデータを生成する第２ＤＡＣデータ生成部と、
前記第２ＤＡＣデータと前記出力信号とを比較し、比較結果としての第１検出信号を出力するデータ比較部と、
を有する第１異常検出部と、
前記第１ＤＡＣデータと前記第２ＤＡＣデータとのうちいずれかを選択するセレクタと、をさらに備え、
テスト動作時において、前記コンパレータは、前記セレクタにより選択された前記第２ＤＡＣデータを前記ＤＡＣにより変換したアナログデータをサンプリングし、サンプリングされた前記アナログデータと、前記セレクタにより選択された前記第１ＤＡＣデータと、を比較する構成としている（第１の構成）。
コンパレータと、
デジタルデータである第１ＤＡＣデータを生成する第１ＤＡＣデータ生成部と、
ＤＡＣ（ＤＡコンバータ）と、
を有して、
前記コンパレータは、アナログ信号である入力信号をサンプリングし、サンプリングされた前記入力信号と、前記ＤＡＣにより前記第１ＤＡＣデータから変換されたアナログデータとを比較し、
前記第１ＤＡＣデータ生成部は、前記コンパレータによる比較結果に応じて前記第１ＤＡＣデータを更新し、
前記コンパレータによる比較結果に応じて出力信号のビットデータを確定する、
ＡＤ変換部を備えたＡＤコンバータであって、
所定のデジタルデータである第２ＤＡＣデータを生成する第２ＤＡＣデータ生成部と、
前記第２ＤＡＣデータと前記出力信号とを比較し、比較結果としての第１検出信号を出力するデータ比較部と、
を有する第１異常検出部と、
前記第１ＤＡＣデータと前記第２ＤＡＣデータとのうちいずれかを選択するセレクタと、をさらに備え、
テスト動作時において、前記コンパレータは、前記セレクタにより選択された前記第２ＤＡＣデータを前記ＤＡＣにより変換したアナログデータをサンプリングし、サンプリングされた前記アナログデータと、前記セレクタにより選択された前記第１ＤＡＣデータと、を比較する構成としている（第１の構成）。
【0008】
また、上記第１の構成において、前記所定のデジタルデータは、前記出力信号のビット数のデータであって、ＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）まで順に０と１が交互に並ぶデータであることとしてもよい（第２の構成）。
【0009】
また、上記第２の構成において、前記ビット数は、１２ビットであり、前記所定のデジタルデータは、ＡＡＡｈまたは５５５ｈであることとしてもよい（第３の構成）。
【0010】
また、上記第２または第３の構成において、前記所定のデジタルデータは、前記出力信号のビット数のデータであって、１であるＭＳＢからＬＳＢまで順に０と１が交互に並ぶデータと、前記出力信号のビット数のデータであって、０であるＭＳＢからＬＳＢまで順に０と１が交互に並ぶデータと、の両方を設定可能であることとしてもよい（第４の構成）。
【0011】
また、上記第１から第４のいずれかの構成において、前記データ比較部における比較判定には、許容誤差が設けられることとしてもよい（第５の構成）。
【0012】
また、上記第５の構成において、前記データ比較部は、比較判定を複数回行い、前記許容誤差を超える回数が１以上の所定回数以下である場合、正常を示す前記第１検出信号を出力することとしてもよい（第６の構成）。
【0013】
また、上記第５または第６の構成において、前記許容誤差は、外部信号により可変に設定されることとしてもよい（第７の構成）。
【0014】
また、上記第１から第７のいずれかの構成において、前記所定のデジタルデータは、前記ＡＤ変換部による１回の変換動作ごとに変更されることで、前記出力信号のビット数でのダイナミックレンジにおける全てのデジタル値に設定されることとしてもよい（第８の構成）。
【0015】
また、上記第１から第８のいずれかの構成において、第２検出信号を出力する第２異常検出部をさらに備え、
前記ＡＤ変換部は、変換完了信号を生成する変換完了信号生成部をさらに有し、
前記第２異常検出部は、
前記ＡＤ変換部による変換動作が開始されるときにカウントを開始するカウンタと、
前記カウンタが所定期間をカウントするまで、前記変換完了信号が未完了を示すことを確認した場合、または前記カウンタが前記所定期間をカウントした場合に、前記変換完了信号が完了を示すことを確認した場合、正常を示す前記第２検出信号を出力し、それ以外の場合は、異常を示す前記第２検出信号を出力する監視部と、
を有することとしてもよい（第９の構成）。
前記ＡＤ変換部は、変換完了信号を生成する変換完了信号生成部をさらに有し、
前記第２異常検出部は、
前記ＡＤ変換部による変換動作が開始されるときにカウントを開始するカウンタと、
前記カウンタが所定期間をカウントするまで、前記変換完了信号が未完了を示すことを確認した場合、または前記カウンタが前記所定期間をカウントした場合に、前記変換完了信号が完了を示すことを確認した場合、正常を示す前記第２検出信号を出力し、それ以外の場合は、異常を示す前記第２検出信号を出力する監視部と、
を有することとしてもよい（第９の構成）。
【0016】
また、本発明の一態様に係るＡＤコンバータシステムは、請求項１から請求項９のいずれか１項に記載のＡＤコンバータと、
第３異常検出部と、
第４異常検出部と、
を備え、
前記第３異常検出部は、前記入力信号を第２出力信号にＡＤ変換する第２ＡＤコンバータと、前記出力信号と前記第２出力信号を比較して比較結果としての第３検出信号を出力する第１比較回路と、を有し、
前記第４異常検出部は、前記出力信号と前記第２出力信号を比較して比較出力信号を出力する第２比較回路と、前記第３検出信号と前記比較出力信号との排他的論理和をとることで第４検出信号を出力するＥＸ－ＯＲ回路と、を有する構成としている（第１０の構成）。
第３異常検出部と、
第４異常検出部と、
を備え、
前記第３異常検出部は、前記入力信号を第２出力信号にＡＤ変換する第２ＡＤコンバータと、前記出力信号と前記第２出力信号を比較して比較結果としての第３検出信号を出力する第１比較回路と、を有し、
前記第４異常検出部は、前記出力信号と前記第２出力信号を比較して比較出力信号を出力する第２比較回路と、前記第３検出信号と前記比較出力信号との排他的論理和をとることで第４検出信号を出力するＥＸ－ＯＲ回路と、を有する構成としている（第１０の構成）。
【0017】
また、本発明の一態様に係るＡＤコンバータシステムは、
前記コンパレータは、サンプリングに用いるコンデンサと、前記コンデンサの前段側に配置されるスイッチと、を有する請求項１から請求項９のいずれか１項に記載のＡＤコンバータと、
第５異常検出部と、
を備え、
前記第５異常検出部は、
前記入力信号とＤＣ参照電圧とのいずれかを選択して前記スイッチの前段側に印加させる選択部と、
前記出力信号を前記ＤＣ参照電圧に対応する期待値と比較して比較結果としての第５検出信号を出力する期待値比較部と、を有する構成としている（第１１の構成）。
前記コンパレータは、サンプリングに用いるコンデンサと、前記コンデンサの前段側に配置されるスイッチと、を有する請求項１から請求項９のいずれか１項に記載のＡＤコンバータと、
第５異常検出部と、
を備え、
前記第５異常検出部は、
前記入力信号とＤＣ参照電圧とのいずれかを選択して前記スイッチの前段側に印加させる選択部と、
前記出力信号を前記ＤＣ参照電圧に対応する期待値と比較して比較結果としての第５検出信号を出力する期待値比較部と、を有する構成としている（第１１の構成）。
【0018】
また、本発明の一態様に係る電源監視ＩＣは、
電源電圧が印加される外部端子と、
前記入力信号として前記外部端子の電圧が入力される請求項１から請求項９のいずれか１項に記載のＡＤコンバータ、または、請求項１０または請求項１１に記載のＡＤコンバータシステムと、を備える構成としている（第１２の構成）。
電源電圧が印加される外部端子と、
前記入力信号として前記外部端子の電圧が入力される請求項１から請求項９のいずれか１項に記載のＡＤコンバータ、または、請求項１０または請求項１１に記載のＡＤコンバータシステムと、を備える構成としている（第１２の構成）。
【0019】
また、本発明の一態様に係る車載システムは、
上記電源監視ＩＣと、
バッテリから供給されるＤＣ電圧を前記電源電圧に変換するＤＣ／ＤＣコンバータと、
前記電源監視ＩＣと通信を行うマイコンと、を備える構成としている（第１３の構成）。
上記電源監視ＩＣと、
バッテリから供給されるＤＣ電圧を前記電源電圧に変換するＤＣ／ＤＣコンバータと、
前記電源監視ＩＣと通信を行うマイコンと、を備える構成としている（第１３の構成）。
【発明の効果】
【0020】
本発明のＡＤコンバータによれば、ＡＤ変換動作の異常を検出する機能を向上させることができる。
【図面の簡単な説明】
【0021】
【図1】本発明の第１実施形態に係るＡＤコンバータの構成を示す図である。
【図2】本発明の第１実施形態に係るＡＤコンバータにおける通常動作時のサンプリング動作状態を示す図である。
【図3】本発明の第１実施形態に係るＡＤコンバータにおける通常動作時の比較動作状態を示す図である。
【図4】本発明の第１実施形態に係るＡＤコンバータにおけるテスト動作時のサンプリング動作状態を示す図である。
【図5】本発明の第１実施形態に係るＡＤコンバータにおけるテスト動作時の比較動作状態を示す図である。
【図6】テスト動作時のサンプリング対象のデジタルデータ（ＡＡＡｈ、５５５ｈ）の設定について説明するための図である。
【図7】テスト動作時のサンプリング対象のデジタルデータ（ＡＡＡｈ）に対する許容誤差について説明するための図である。
【図8】本発明の第３実施形態に係るＡＤコンバータの構成を示す図である。
【図9】本発明の第４実施形態に係るＡＤコンバータシステムの構成を示す図である。
【図10】本発明の第５実施形態に係るＡＤコンバータシステムの構成を示す図である。
【図11】車載システムの一例を示す図である。
【図12】本発明の別実施形態に係るＡＤコンバータの構成を示す図である。
【図13】本発明の別実施形態に係るＡＤコンバータにおけるコンパレータのサンプリング状態を示す図である。
【図14】本発明の別実施形態に係るＡＤコンバータにおけるコンパレータの比較動作の初期状態を示す図である。
【図15】本発明の別実施形態に係るＡＤコンバータにおけるコンパレータの比較動作の途中状態の一例を示す図である。
【図16】本発明の別実施形態に係るＡＤコンバータにおけるコンパレータの比較動作の最終状態の一例を示す図である。
【発明を実施するための形態】
【0022】
以下に本発明の例示的な実施形態について図面を参照して説明する。
【0023】
＜１．第１実施形態＞
＜＜ＡＤＣの構成＞＞
図１は、本発明の第１実施形態に係るＡＤＣ１０の構成を示すブロック図である。ＡＤＣ１０は、ＡＤ変換部１と、異常検出部２と、を備えている。ＡＤＣ１０は、ロジックのみで構成できる異常検出部２を設けることで実現されるので、回路面積の増大を抑制できる。
＜＜ＡＤＣの構成＞＞
図１は、本発明の第１実施形態に係るＡＤＣ１０の構成を示すブロック図である。ＡＤＣ１０は、ＡＤ変換部１と、異常検出部２と、を備えている。ＡＤＣ１０は、ロジックのみで構成できる異常検出部２を設けることで実現されるので、回路面積の増大を抑制できる。
【0024】
ＡＤ変換部１は、アナログ信号である入力信号ＩＮをデジタル信号である出力信号ＯＵＴに変換してＡＤＣ１０外部へ出力する。ＡＤ変換部１は、いわゆる逐次比較型のＡＤ変換を行う。なお、以下では、出力信号ＯＵＴは一例として１２ビットのデジタル信号であるとするが、出力信号ＯＵＴのビット数はこれに限らない。
【0025】
ＡＤ変換部１は、コンパレータ１１と、比較ラッチ部１２と、データラッチ部１３と、ＤＡＣデータ生成部１４と、セレクタ１５と、変換完了信号生成部１６と、変換開始信号取込み部１７と、タイミング制御部１８と、ＤＡＣ（ＤＡコンバータ）１９を有する。
【0026】
コンパレータ１１は、入力信号ＩＮと、ＤＡＣ１９から出力されるアナログデータＡＤＡＴと、を比較し、比較結果としての比較信号ＣＭＰを出力する。より具体的には、コンパレータ１１は、入力信号ＩＮのサンプリング動作と、入力信号ＩＮとアナログデータＡＤＡＴとを比較する比較動作を行う。
【0027】
比較ラッチ部１２は、コンパレータ１１から出力される比較信号ＣＭＰを保持する。すなわち、比較ラッチ部１２は、ＨｉｇｈまたはＬｏｗの１ビット信号を保持する。
【0028】
データラッチ部１３は、比較ラッチ部１２の保持データに応じてビットごとにＨｉｇｈまたはＬｏｗのデータを保持し、１２ビットのデータを保持する。データラッチ部１３に保持された１２ビットのデータは、出力信号ＯＵＴとして出力される。
【0029】
ＤＡＣデータ生成部１４は、比較ラッチ部１２の保持データに応じて、デジタルデータである第１ＤＡＣデータＤＡＣＤＴ１を生成する。入力信号ＩＮが出力信号ＯＵＴに変換される通常動作時には、セレクタ１５によって第１ＤＡＣデータＤＡＣＤＴ１と後述する第２ＤＡＣデータＤＡＣＤＴ２のうち第１ＤＡＣデータＤＡＣＤＴ１が選択されて、ＤＡＣ１９へ入力される。第１ＤＡＣデータＤＡＣＤＴ１は、ＤＡＣ１９によってアナログデータＡＤＡＴに変換され、コンパレータ１１へ入力される。
【0030】
変換完了信号生成部１６は、出力信号ＯＵＴへの変換が完了したことを示す変換完了信号ＦＬＧを生成してＡＤＣ１０外部へ出力する。
【0031】
変換開始信号取込み部１７は、ＡＤＣ１０外部から入力される変換開始信号ＳＴＡＲＴを取り込み、タイミング制御部１８および後述するタイミング制御部２２へＡＤ変換の開始を指令する。
【0032】
タイミング制御部１８は、コンパレータ１１、ＤＡＣデータ生成部１４、データラッチ部１３、および変換完了信号生成部１６のタイミング制御を行う。
【0033】
異常検出部２は、ＡＤ変換部１が正常に動作するかを確認するために設けられ、ＤＡＣデータ生成部２１と、タイミング制御部２２と、データ比較部２３と、を有する。
【0034】
ＤＡＣデータ生成部２１は、ＡＤ変換部１が正常に動作するかを確認するテスト動作時に、所定のデジタルデータである第２ＤＡＣデータＤＡＣＤＴ２を生成する。テスト動作時には、セレクタ１５によって第１ＤＡＣデータＤＡＣＤＴ１と第２ＤＡＣデータＤＡＣＤＴ２のうち第２ＤＡＣＤＴ２が選択され、ＤＡＣ１９へ入力される。第２ＤＡＣデータＤＡＣＤＴ１は、ＤＡＣ１９によってアナログデータＡＤＡＴに変換され、コンパレータ１１へ入力される。入力されたアナログデータＡＤＡＴは、コンパレータ１１により入力信号ＩＮの代わりにサンプリングされる。
【0035】
タイミング制御部２２は、セレクタ１５、ＤＡＣデータ生成部２１、およびデータ比較部２３のタイミング制御を行う。
【0036】
データ比較部２３は、ＤＡＣデータ生成部２１から出力される第２ＤＡＣデータＤＡＣＤＴ２と、出力信号ＯＵＴとの比較を行い、比較結果としての検出信号ＦＬＯＵＴをＡＤＣ１０外部へ出力する。検出信号ＦＬＯＵＴは、ＡＤ変換部１が正常に動作しているか否かを示す異常検出信号となる。
【0037】
＜＜逐次比較型のＡＤ変換＞＞
ＡＤＣ１０において入力信号ＩＮを出力信号ＯＵＴへ変換する逐次比較型のＡＤ変換動作について説明する。逐次比較型のＡＤ変換動作は、サンプリング動作と比較動作からなる。なお、入力信号ＩＮを出力信号ＯＵＴへ変換する動作は、通常動作である。
ＡＤＣ１０において入力信号ＩＮを出力信号ＯＵＴへ変換する逐次比較型のＡＤ変換動作について説明する。逐次比較型のＡＤ変換動作は、サンプリング動作と比較動作からなる。なお、入力信号ＩＮを出力信号ＯＵＴへ変換する動作は、通常動作である。
【0038】
まず、サンプリング動作において、コンパレータ１１は、アナログ信号である入力信号ＩＮをサンプリングする。
【0039】
ここで、図２は、ＡＤＣ１０の通常動作時におけるサンプリング動作状態を示す。図２には、コンパレータ１１の具体的な構成例が示される。コンパレータ１１は、スイッチ１１１Ａ、スイッチ１１１Ｂ、コンデンサ１１２、インバータ１１３、およびスイッチ１１４を有している。
【0040】
スイッチ１１１Ａは、入力信号ＩＮの印加端とコンデンサ１１２の第１端との間の導通・遮断を切替える。コンデンサ１１２の第２端は、インバータ１１３の入力端に接続される。インバータ１１３の出力端は、比較ラッチ部１２に接続される。スイッチ１１４は、インバータ１１３の入力端と出力端との間の導通・遮断を切替える。スイッチ１１１Ｂは、ＤＡＣ１９の出力端とコンデンサ１１２の第１端との間の導通・遮断を切替える。
【0041】
また、図２には、ＤＡＣデータ生成部１４の具体的な構成例が示される。ＤＡＣデータ生成部１４は、ＳＡＲ（逐次比較レジスタ：Successive Approximation Register）１４１を有している。
【0042】
スイッチ１１１Ａ，１１１Ｂは、テスト信号ｔｓｔ１と切替信号ｉｎｓ１によりオンオフ状態を制御される。切替信号ｉｎｓ１は、サンプリング動作と比較動作とを切替える信号である。テスト信号ｔｓｔ１および切替信号ｉｎｓ１は、タイミング制御部１８（図１）から出力される。
【0043】
通常動作時におけるサンプリング動作では、テスト信号ｔｓ１＝Ｌｏｗ、切替信号ｉｎｓ１＝Ｈｉｇｈとされる。テスト信号ｔｓｔ１＝Ｌｏｗの場合は、スイッチ１１１Ａ，１１１Ｂは、切替信号ｉｎｓ１に応じて状態を切替えられる。上記のように切替信号ｉｎｓ１＝Ｈｉｇｈであると、図２に示すようにスイッチ１１１Ａはオン、スイッチ１１１Ｂはオフとされる。
【0044】
また、スイッチ１１４は、切替信号ｉｎｓ１によりオンオフ状態を切替えられる。上記のように切替信号ｉｎｓ１＝Ｈｉｇｈであると、図２に示すようにスイッチ１１４はオンとされる。
【0045】
スイッチ１１４のオンにより、インバータ１１３の入出力端が短絡されると、コンデンサ１１２の第２端とインバータ１１３の入力端とが接続されるノードＮ２における電圧は、インバータ１１３の閾値電圧Ｖｔｈとなる。一方、スイッチ１１１Ａのオンにより、スイッチ１１１Ａ，１１１Ｂとコンデンサ１１２の第１端とが接続されるノードＮ１における電圧は、入力信号ＩＮとなる。従って、コンデンサ１１２には、ノードＮ１，Ｎ２間の電圧、すなわちＩＮ－Ｖｔｈに応じた電荷が充電される。これにより、入力信号ＩＮのサンプリングが行われる。
【0046】
なお、図２に示すように、ＡＤ変換部１はＡＮＤ回路Ａ１を有しており、ＡＮＤ回路Ａ１には、テスト信号ｔｓｔ２と切替信号ｉｎｓ２が入力される。テスト信号ｔｓｔ２および切替信号ｉｎｓ２は、タイミング制御部２２（図１）から出力される。なお、切替信号ｉｎｓ２は、ｉｎｓ１と同じ挙動となるので、切替信号ｉｎｓ２をｉｎｓ１としてもよい。通常動作時はテスト信号ｔｓｔ２はＬｏｗとされるので、ＡＮＤ回路Ａ１の出力ＡＮＤはＬｏｗとなる。セレクタ１５は、出力ＡＮＤに応じてＤＡＣデータ生成部１４の出力とＤＡＣデータ生成部２１の出力とのいずれかを選択して出力する。上記のように出力ＡＮＤがＬｏｗの場合、セレクタ１５は、図２に示すようにＳＡＲ１４１（ＤＡＣデータ生成部１４）の出力を選択する。
【0047】
このような通常動作時におけるサンプリング動作の後、通常動作時における比較動作に移行する。図３は、ＡＤＣ１０の通常動作時における比較動作状態を示す。
【0048】
通常動作時における比較動作では、テスト信号ｔｓｔ１＝Ｌｏｗ、切替信号ｉｎｓ１＝Ｌｏｗとされるので、図３に示すように、スイッチ１１１Ａはオフ、スイッチ１１１Ｂはオン、スイッチ１１４はオフとされる。
【0049】
比較動作では、初期値としてＳＡＲ１４１における１２ビットのデジタル値のＭＳＢ（最上位ビット）に“１”がセットされ、それ以外のビットが“０”にセットされる。すなわち、１２ビットのダイナミックレンジ（０～４０９５）の半値（２０４８）にセットされる。このようにセットされたＳＡＲ１４１のデジタル値が第１ＤＡＣデータＤＡＣＤＴ１として出力される。ここで、出力ＡＮＤによりセレクタ１５は第１ＤＡＣデータＤＡＣＤＴ１を選択してＤＡＣ１９へ出力する。スイッチ１１１Ｂがオンであるので、ＤＡＣ１９により第１ＤＡＣデータＤＡＣＤＴ１から変換されたアナログデータＡＤＡＴの電圧は、スイッチ１１１Ｂを介してノードＮ１（コンデンサ１１２の第１端）に印加される。
【0050】
ここで、ノードＮ２の電圧をＶ２とすれば、ＡＤＡＴ－（ＩＮ－Ｖｔｈ）＝Ｖ２が成り立つので、ＡＤＡＴ－ＩＮ＝Ｖ２－Ｖｔｈとなる。従って、ＡＤＡＴ＞ＩＮの場合、Ｖ２＞Ｖｔｈとなり、インバータ１１３の出力である比較信号ＣＭＰはＬｏｗとなり、ＡＤＡＴ＜ＩＮの場合、Ｖ２＜Ｖｔｈとなり、インバータ１１３の出力である比較信号ＣＭＰはＨｉｇｈとなる。このように、コンパレータ１１により入力信号ＩＮとアナログデータＡＤＡＴとの比較が行える。
【0051】
比較ラッチ部１２に保持された比較信号ＣＭＰのレベルがＨｉｇｈである場合（ＩＮ＞ＡＤＡＴの場合）、データラッチ部１３における１２ビットのデジタル値のうちＭＳＢ＝“１”と確定される。また、この場合、ＳＡＲ１４１における１２ビットのデジタル値のＭＳＢに“１”、ＭＳＢの次のビットに“１”、それ以外のビットに“０”がセットされる。すなわち、１２ビットのダイナミックレンジの上半分の半値（３０７２）にセットされる。そして、ＤＡＣ１９により第１ＤＡＣデータＤＡＣＤＴ１（ＳＡＲ１４１にセットされたデジタル値）は、アナログデータＡＤＡＴに変換されてノードＮ１に印加される。
【0052】
一方、比較ラッチ部１２に保持された比較信号ＣＭＰのレベルがＬｏｗである場合（ＩＮ＜ＤＡＤＡＴの場合）、データラッチ部１３における１２ビットのデジタル値のうちＭＳＢ＝“０”と確定される。また、この場合、ＳＡＲ１４１における１２ビットのデジタル値のＭＳＢに“０”、ＭＳＢの次のビットに“１”、それ以外のビットに“０”がセットされる。すなわち、１２ビットのダイナミックレンジの下半分の半値（１０２４）にセットされる。そして、ＤＡＣ１９により第１ＤＡＣデータＤＡＣＤＴ１（ＳＡＲ１４１にセットされたデジタル値）は、アナログデータＡＣＤＡＴに変換されてノードＮ１に印加される。
【0053】
以降、同様にコンパレータ１１による比較結果に応じてデータラッチ部１３におけるデジタル値のビットが順次確定されつつ、ＳＡＲ１４１にセットされるデジタル値（第１ＤＡＣデータＤＡＣＤＴ１）が更新される。そして、データラッチ部１３におけるデジタル値のＬＳＢ（最下位ビット）までビットが確定すると、変換動作が完了され、データラッチ部１３におけるデジタル値は出力信号ＯＵＴとして出力される。
【0054】
＜＜テスト動作＞＞
次に、ＡＤＣ１０におけるテスト動作について説明する。テスト動作は、先述した通常動作と同じくサンプリング動作と比較動作からなる。
次に、ＡＤＣ１０におけるテスト動作について説明する。テスト動作は、先述した通常動作と同じくサンプリング動作と比較動作からなる。
【0055】
【0056】
テスト動作におけるサンプリング動作では、テスト信号ｔｓｔ１＝Ｈｉｇｈ、切替信号ｉｎｓ１＝Ｈｉｇｈとされる。テスト信号ｔｓｔ１＝Ｈｉｇｈの場合、切替信号ｉｎｓ１のレベルに依らず、スイッチ１１１Ａはオフ、スイッチ１１１Ｂはオンとされる。また、切替信号ｉｎｓ１＝Ｈｉｇｈであるので、スイッチ１１４はオンとされる。
【0057】
このとき、テスト信号ｔｓｔ２＝Ｈｉｇｈ、切替信号ｉｎｓ２＝Ｈｉｇｈとされるので、出力ＡＮＤ＝Ｈｉｇｈとなり、セレクタ１５はＤＡＣデータ生成部２１の出力を選択する。
【0058】
レジスタ２１１における１２ビットのデジタル値は所定の第２ＤＡＣデータＤＡＣＤＴ２にセットされる。所定の第２ＤＡＣデータＤＡＣＤＴ２は、後述するように、少なくとも５５５ｈおよびＡＡＡｈの両方にセットされることが望ましい（ｈは１６進数表記であることを示す）。
【0059】
第２ＤＡＣデータＤＡＣＤＴ２は、図４に示すように、セレクタ１５により選択されてＤＡＣ１９へ出力され、ＤＡＣ１９によりアナログデータＡＤＡＴに変換される。アナログデータＡＤＡＴの電圧は、オンであるスイッチ１１１Ｂを介してノードＮ１に印加される。これにより、先述した通常動作時のサンプリングと同様にコンデンサ１１２に電荷が充電され、第２ＤＡＣデータＤＡＣＤＴ２がサンプリングされる。
【0060】
すなわち、テスト動作時のサンプリング動作では、入力信号ＩＮの代わりに、第２ＤＡＣデータＤＡＣＤＴ２がサンプリングされる。
【0061】
このようなテスト動作時におけるサンプリング動作の後、テスト動作時における比較動作に移行する。図５は、ＡＤＣ１０のテスト動作時における比較動作状態を示す。
【0062】
テスト動作時における比較動作では、テスト信号ｔｓｔ１＝Ｈｉｇｈ、切替信号ｉｎｓ１＝Ｌｏｗとされるので、図５に示すように、スイッチ１１１Ａはオフ、スイッチ１１１Ｂはオン、スイッチ１１４はオフとされる。
【0063】
また、このとき、テスト信号ｔｓｔ２＝Ｈｉｇｈ、切替信号ｉｎｓ２＝Ｌｏｗとなり、出力ＡＮＤ＝Ｌｏｗとなるので、セレクタ１５はＤＡＣデータ生成部１４の出力を選択する。
【0064】
すなわち、図５の状態は、先述した通常動作時の比較動作状態を示す図３と同様となる。これにより、サンプリングされた第２ＤＡＣデータＤＡＣＤＴ２と、ＤＡＣデータ生成部１４の出力である第１ＤＡＣデータＤＡＣＤＴ１とがコンパレータ１１により比較され、比較結果に応じてデータラッチ部１３における１２ビットのデジタル値のビットがＭＳＢより順次確定されつつ、ＳＡＲ１４１にセットされるデジタル値が順次更新される。そして、データラッチ部１３におけるデジタル値のＬＳＢまでビットが確定すると、変換動作が完了され、データラッチ部１３におけるデジタル値は出力信号ＯＵＴとして出力される。
【0065】
このように第２ＤＡＣデータＤＡＣＤＴ２に基づくアナログデータＡＤＡＴがＡＤ変換された出力信号ＯＵＴと、ＤＡＣデータ生成部２１から出力される第２ＤＡＣデータＤＡＣＤＴ２は、データ比較部２３（図１）によって比較される。出力信号ＯＵＴと第２ＤＡＣデータＤＡＣＤＴ２とが一致した場合、データ比較部２３は、Ｌｏｗの検出信号ＦＬＯＵＴを出力し、一致しない場合、Ｈｉｇｈの検出信号ＦＬＯＵＴを出力する。但し、出力信号ＯＵＴとデジタルデータＤＧＤＡＴとの一致は、完全一致としてもよいが、それに限らず、後述するように所定の誤差のずれを許容した一致としてもよい。
【0066】
すなわち、ＡＤ変換部１が正常に動作している場合、検出信号ＦＬＯＵＴはＬｏｗとなり、ＡＤ変換部１の動作が異常である場合、検出信号ＦＬＯＵＴはＨｉｇｈとなる。このように、ＡＤＣ１０は、テスト動作を行うことにより、ＡＤ変換部１が正常に動作しているかを確認できる。
【0067】
＜＜テスト動作用のデジタルデータ設定について＞＞
先述したようにテスト動作時にＤＡ変換されてサンプリングされる所定の第２ＤＡＣデータＤＡＣＤＴ２は、少なくともＡＡＡｈおよび５５５ｈの両方を設定可能であることが望ましい。以下、この理由について述べる。
先述したようにテスト動作時にＤＡ変換されてサンプリングされる所定の第２ＤＡＣデータＤＡＣＤＴ２は、少なくともＡＡＡｈおよび５５５ｈの両方を設定可能であることが望ましい。以下、この理由について述べる。
【0068】
図６には、ＡＡＡｈまたは５５５ｈとした所定の第２ＤＡＣデータＤＡＣＤＴ２（破線）と、ＡＡＡｈまたは５５５ｈと比較されるＳＡＲ１４１にセットされるデジタル値（実線）と、を示す。
【0069】
例えばＡＡＡｈがＤＡ変換されてサンプリングされる場合、ＳＡＲ１４１にセットされるデジタル値は、図６に示すように、８００ｈ→Ｃ００ｈ→Ａ００ｈ→Ｂ００ｈ→・・と順次更新される。このとき、データラッチ部１３におけるデジタル値は、ＭＳＢから順次１→０→１→・・とＬＳＢまで１と０が交互に確定される。
【0070】
また、５５５ｈがＤＡ変換されてサンプリングされる場合、ＳＡＲ１４１にセットされるデジタル値は、図６に示すように、８００ｈ→４００ｈ→６００ｈ→５００ｈ→・・と順次更新される。このとき、データラッチ部１３におけるデジタル値は、ＭＳＢから順次０→１→０→・・とＬＳＢまで０と１が交互に確定される。
【0071】
このように所定の第２ＤＡＣデータＤＡＣＤＴ２としてＡＡＡｈおよび５５５ｈの両方を設定可能とすれば、ＡＡＡｈの場合と５５５ｈの場合とでデジタル値の同じビットで０と１のいずれか一方と他方となる（例えば、ＭＳＢは、ＡＡＡｈの場合に１であり、５５５ｈの場合に０であり、ＭＳＢの次のビット（１１ビット目）は、ＡＡＡｈの場合に０であり、５５５ｈの場合に１である等）。これにより、デジタル値の各ビットでＨｉｇｈ（１）かＬｏｗ（０）に固定されるスタック故障を検出可能となる。
【0072】
また、図６に示すように、ＡＡＡｈおよび５５５ｈのいずれの場合でも、ＳＡＲ１４１に更新設定されるデジタル値（図６の実線）は、ＡＡＡｈまたは５５５ｈからバランス良く離れて位置するので、上記デジタル値をＤＡ変換した第１ＤＡＣデータＤＡＣＤＴ１の電圧にノイズやオフセット誤差が生じた場合でも、データラッチ部１３におけるデジタル値の上位ビットで誤ったデータが確定されることを抑制できる。また、後述するように、ＳＡＲ１４１に更新設定されるデジタル値がＡＡＡｈまたは５５５ｈと一致して比較判定が困難となるのは、データラッチ部１３におけるデジタル値の下位ビット位置であるので、データラッチ部１３において確定されるデジタル値の誤差を小さくすることができる。
【0073】
また、ＳＡＲ１４１に更新設定されるデジタル値をＤＡＣ１９によりＤＡ変換した電圧は、図６に例示的に一点鎖線で示すように、上記デジタル値に対してなまった波形となる。これにより、例えば図６の例であれば、ＡＡＡｈに対してＢ００ｈをＤＡ変換した電圧値がなまることで、当該電圧値がＡＡＡｈを下回ってしまい、データラッチ部１３におけるデジタル値の９ビット目（図６の[８]）が本来は“０”に確定されるべきところを誤って“１”に確定されてしまう。ＡＡＡｈまたは５５５ｈに対して上記デジタル値は上下するので、ＤＡＣ１９のセトリング特性を厳しめの条件で確認することができる。また、コンパレータ１１のセトリング特性も確認できる。
【0074】
なお、テスト動作時に設定される第２ＤＡＣデータＤＡＣＤＴ２には、外部入力データを設定可能としてもよい。
【0075】
＜＜許容誤差の設定＞＞
ここで、図７に示すように、ＳＡＲ１４１に更新設定されるデジタル値が例えばＡＡＡｈと一致して比較判定が困難となるのは、データラッチ部１３におけるデジタル値の下位ビット位置である２ビット目（図７の[１]）である。２ビット目で正しく“１”が確定されると、ＳＡＲ１４１におけるデジタル値は、ＡＡＢｈに更新設定されるので、ＬＳＢ（図７の[０]）は正しく“０”に確定される。この場合、出力信号ＯＵＴは正しくＡＡＡｈとなる。
ここで、図７に示すように、ＳＡＲ１４１に更新設定されるデジタル値が例えばＡＡＡｈと一致して比較判定が困難となるのは、データラッチ部１３におけるデジタル値の下位ビット位置である２ビット目（図７の[１]）である。２ビット目で正しく“１”が確定されると、ＳＡＲ１４１におけるデジタル値は、ＡＡＢｈに更新設定されるので、ＬＳＢ（図７の[０]）は正しく“０”に確定される。この場合、出力信号ＯＵＴは正しくＡＡＡｈとなる。
【0076】
しかしながら、２ビット目で誤って“０”が確定された場合、ＳＡＲ１４１におけるデジタル値は、ＡＡ９ｈに更新設定されるので、ＬＳＢは “１”に確定される。この場合、出力信号ＯＵＴは、ＡＡ９ｈとなり、ＡＡＡｈとは－１ＬＳＢの誤差が生じる。
【0077】
また、ＳＡＲ１４１に更新設定されるデジタル値をＤＡ変換した電圧値にノイズやオフセット誤差が生じた場合は、出力信号ＯＵＴにＡＡＡｈから数ＬＳＢのずれが発生する可能性がある。
【0078】
しかしながら、このように出力信号ＯＵＴにＡＡＡｈから数ＬＳＢのずれが発生しても、スペック未達の場合はあるが、ハザード状態とはならない。そこで、出力信号ＯＵＴのＡＡＡｈに対する許容誤差を設けることが望ましい。例えばＡＡＡｈに対して±２ＬＳＢの許容誤差を設けた場合、ＡＡ８ｈ～ＡＡＣｈの出力信号ＯＵＴは許容することになる。すなわち、テスト動作時のデータ比較部２３（図１）における比較判定に許容誤差を設けることとなる。
【0079】
なお、突発的なノイズにより出力信号ＯＵＴが許容誤差を超える可能性を考慮し、例えばＡＡＡｈに対する出力信号ＯＵＴの生成を数回行い、データ比較部２３において出力信号ＯＵＴのＡＡＡｈに対する比較判定を数回行い、許容誤差を超える回数が１回以下である場合、正常を示す検出信号ＦＬＯＵＴを出力してもよい。その他にも、１回の出力信号ＯＵＴの生成ごとに検出信号ＦＬＯＵＴを出力し、例えば外部のマイコンにより検出信号ＦＬＯＵＴが異常を示す回数をカウントしてもよい。この場合、上記突発的なノイズが生じたときに検出信号ＦＬＯＵＴは異常を示す状態として出力される。
【0080】
なお、データ比較部２３において許容誤差を外部信号により可変に設定してもよい。例えば、外部信号により許容誤差を±２ＬＳＢ、±４ＬＳＢ、±８ＬＳＢ、±１６ＬＳＢに可変に設定してもよい。この場合、例えば次のような実施例を実施することができる。外部のマイコンにより初期は許容誤差を小さく設定しておき、出力信号ＯＵＴが許容誤差を超えた場合、マイコンが異常を示す検出信号ＦＬＯＵＴを受けて警告を行う。そして、マイコンは、現在の許容誤差より大きい許容誤差をデータ比較部２３に設定する。その後、出力信号ＯＵＴが許容誤差を超えた場合、マイコンが異常を示す検出信号ＦＬＯＵＴを受けて先の警告よりも重い警告を行う。
【0081】
＜２．第２実施形態＞
次に、本発明の第２実施形態について説明する。本実施形態は、先述した第１実施形態の一変形例であり、第１実施形態との相違点は、テスト動作時においてコンパレータ１１にサンプリングさせるデータである。
次に、本発明の第２実施形態について説明する。本実施形態は、先述した第１実施形態の一変形例であり、第１実施形態との相違点は、テスト動作時においてコンパレータ１１にサンプリングさせるデータである。
【0082】
より具体的には、先述した図４のサンプリング動作状態において、レジスタ２１１に設定されるデジタル値（第２ＤＡＣデータＤＡＣＤＴ２）を０００ｈ（１２ビットの最小値）からＦＦＦｈ（１２ビットの最大値）まで出力信号ＯＵＴの生成ごと（１変換ごと）にインクリメント（１ずつ増加）させ、出力信号ＯＵＴの生成ごとにデータ比較部２３において比較判定を行う。当該比較判定において完全一致を判定条件とした場合は、全ての生成された出力信号ＯＵＴについて一致が確認されると、ミッシングコードが発生していないことが確認される（単調性の確認）。
【0083】
但し、上記比較判定においても先述した第１実施形態のように許容誤差を設けることが可能であるが、この場合、許容誤差分だけミッシングコードの判定はできないことになる。
【0084】
＜３．第３実施形態＞
次に、本発明の第３実施形態について説明する。なお、以降の第３～第５実施形態は、単独で実施してもよいし、先述した第１、第２実施形態と組み合わせて実施してもよい。
次に、本発明の第３実施形態について説明する。なお、以降の第３～第５実施形態は、単独で実施してもよいし、先述した第１、第２実施形態と組み合わせて実施してもよい。
【0085】
第３実施形態に係るＡＤＣ１０１の構成を図８に示す。図８に示すように、ＡＤＣ１０１は、ＡＤ変換部１と、異常検出部３と、を備えている。ＡＤ変換部１は、先述した第１実施形態の構成（図１）とほぼ同様であり、セレクタ１５は有していない。
【0086】
異常検出部３は、カウンタ３１と、監視部３２と、を有している。カウンタ３１は、変換開始信号取込み部１７が変換開始信号ＳＴＡＲＴを取り込んだ際に、変換開始信号取込み部１７からの指令により、カウントを開始する。なお、このとき、ＡＤ変換部１による変換動作が開始される。監視部３２は、カウンタ３１がカウントを開始すると、変換完了信号生成部１６により生成される変換完了信号ＦＬＧの監視を開始する。
【0087】
監視部３２は、カウンタ３１が所定期間をカウントするまで、変換完了信号ＦＬＧが未完了を示すＬｏｗであることを確認すると、検出信号ＦＬＯＵＴ２を正常を示すＬｏｗとする。そして、監視部３２は、カウンタ３１が所定期間をカウントした場合に、変換完了信号ＦＬＧが完了を示すＨｉｇｈであることを確認すると、検出信号ＦＬＯＵＴ２を正常を示すＬｏｗとする。それ以外の場合は、監視部３２は、検出信号ＦＬＯＵＴ２を異常を示すＨｉｇｈとする。
【0088】
このように、本実施形態によれば、ＡＤ変換完了信号ＦＬＧが正常に挙動しているかを確認できる。特に、本実施形態では、ＡＤ変換部１による通常動作を行いつつ、バックグラウンドで異常検出部３による検出動作を行うことができる。
【0089】
＜４．第４実施形態＞
次に、本発明の第４実施形態について説明する。図９は、本発明の第４実施形態に係るＡＤＣシステム２０１の構成を示す。
次に、本発明の第４実施形態について説明する。図９は、本発明の第４実施形態に係るＡＤＣシステム２０１の構成を示す。
【0090】
ＡＤＣシステム２０１は、ＡＤＣ４と、異常検出部５と、異常検出部６と、を備えている。ＡＤＣ４は、入力信号ＩＮを出力信号ＯＵＴ１にＡＤ変換して出力する。なお、ＡＤＣ４は、逐次比較型に限ることはない。
【0091】
異常検出部５は、ＡＤＣ４が正常に動作しているかを確認するために設けられ、ＡＤＣ５１と、比較回路５２と、を有している。すなわち、ＡＤＣシステム２０１においては、ＡＤＣを２重化している。
【0092】
ＡＤＣ５１は、入力信号ＩＮを出力信号ＯＵＴ２にＡＤ変換して出力する。比較回路５２は、出力信号ＯＵＴ１とＯＵＴ２とを比較し、比較結果としての検出信号ＦＬＯＵＴ１１を出力する。より具体的には、比較回路５２は、出力信号ＯＵＴ１とＯＵＴ２が一致する場合、検出信号ＦＬＯＵＴ１１を正常を示すＬｏｗとし、出力信号ＯＵＴ１とＯＵＴ２が一致しない場合、検出信号ＦＬＯＵＴ１１を異常を示すＨｉｇｈとする。検出信号ＦＬＯＵＴ１１がＨｉｇｈとなることにより、ＡＤＣ４の異常状態を検出できる。なお、比較回路５２による比較判定では、許容誤差を設けてもよい。
【0093】
また、異常検出部６は、比較回路５２の異常状態を検出するために設けられ、比較回路６１と、ＥＸ－ＯＲ回路６２と、を有している。すなわち、ＡＤＣシステム２０１では、比較回路を２重化している。
【0094】
比較回路６１は、出力信号ＯＵＴ１とＯＵＴ２とを比較し、比較結果としての比較出力信号ＣＰＯＵＴを出力する。より具体的には、比較回路６１は、比較回路５２と同じく、出力信号ＯＵＴ１とＯＵＴ２が一致する場合、比較出力信号ＣＰＯＵＴを正常を示すＬｏｗとし、出力信号ＯＵＴ１とＯＵＴ２が一致しない場合、比較出力信号ＣＰＯＵＴを異常を示すＨｉｇｈとする。なお、比較回路６１による比較判定では、許容誤差を設けてもよい。
【0095】
ＥＸ－ＯＲ回路６２は、検出信号ＦＬＯＵＴ１１と比較出力信号ＣＰＯＵＴの排他的論理和をとり、検出信号ＦＬＯＵＴ１２を出力する。これにより、検出信号ＦＬＯＵＴ１１と比較出力信号ＣＰＯＵＴとが一致する場合、検出信号ＦＬＯＵＴ１２はＬｏｗになり、検出信号ＦＬＯＵＴ１１と比較出力信号ＣＰＯＵＴとが一致しない場合、検出信号ＦＬＯＵＴ１２はＨｉｇｈとなる。
【0096】
これにより、比較回路５２が正常の場合、検出信号ＦＬＯＵＴ１１と比較出力信号ＣＰＯＵＴとは一致するので、検出信号ＦＬＯＵＴ１２は正常を示すＬｏｗとなり、比較回路５２が異常の場合、検出信号ＦＬＯＵＴ１１と比較出力信号ＣＰＯＵＴとは一致しないので、検出信号ＦＬＯＵＴ１２は異常を示すＨｉｇｈとなる。
【0097】
例えば、ＡＤＣ４が故障して出力信号ＯＵＴ１が異常となった場合、比較回路５２が故障していると、検出信号ＦＬＯＵＴ１１は本来はＨｉｇｈであるところがＬｏｗとなって正常を示すことになるが、一方、比較出力信号ＣＰＯＵＴはＨｉｇｈとなる。これにより、検出信号ＦＬＯＵＴ１２は、Ｈｉｇｈとなる。これにより、検出信号ＦＬＯＵＴ１１の信頼性が損なわれていることを確認できる。
【0098】
また、本実施形態によれば、ＡＤＣ４による通常動作を行いつつ、バックグラウンドで異常検出部５，６による検出動作を行うことができる。
【0099】
＜５．第５実施形態＞
次に、本発明の第５実施形態について説明する。図１０は、本発明の第５実施形態に係るＡＤＣシステム２０２の構成を示す。図１０に示すように、ＡＤＣシステム２０２は、ＡＤＣ４０と、異常検出部７と、を有している。
次に、本発明の第５実施形態について説明する。図１０は、本発明の第５実施形態に係るＡＤＣシステム２０２の構成を示す。図１０に示すように、ＡＤＣシステム２０２は、ＡＤＣ４０と、異常検出部７と、を有している。
【0100】
ＡＤＣ４０は、逐次比較型である。異常検出部７は、ＭＵＸ（マルチプレクサ）７１と、期待値比較部７２と、を有している。ＭＵＸ７１は、入力される入力信号ＩＮとＤＣ参照電圧ＶＲＥＦのうちいずれかを選択して、選択出力信号ＳＥＬＯＵＴとして出力する。ＤＣ参照電圧ＶＲＥＦは、精度が保証されたＤＣ電圧であり、例えばバンドギャップ電圧としてもよいし、ＤＡＣの出力電圧としてもよい。
【0101】
選択出力信号ＳＥＬＯＵＴは、ＡＤＣ４０に入力される。より具体的には、逐次比較型であるＡＤＣ４０は、先述した図２に示すようなコンパレータ１１におけるスイッチ１１１Ａを有しており、選択出力信号ＳＥＬＯＵＴはスイッチ１１１Ａの前段側に印加される。そして、ＡＤＣ４０は、入力された選択出力信号ＳＥＬＯＵＴを出力信号ＯＵＴにＡＤ変換して出力する。
【0102】
通常動作時は、ＭＵＸ７１により入力信号ＩＮが選択されて選択出力信号ＳＥＬＯＵＴとしてＡＤＣ４０に入力され、出力信号ＯＵＴに変換される。
【0103】
また、テスト動作時には、ＭＵＸ７１によりＤＣ参照電圧ＶＲＥＦが選択されて選択出力信号ＳＥＬＯＵＴとしてＡＤＣ４０に入力され、出力信号ＯＵＴに変換される。このとき、期待値比較部７２は、出力信号ＯＵＴを、ＤＣ参照電圧ＶＲＥＦに対応した期待値（想定値）と比較する。期待値比較部７２は、出力信号ＯＵＴが期待値と一致した場合、検出信号ＦＬＯＵＴ２１を正常を示すＬｏｗとして出力し、出力信号ＯＵＴが期待値と一致しない場合、検出信号ＦＬＯＵＴ２１を異常を示すＨｉｇｈとして出力する。なお、期待値比較部７２における比較判定には、許容誤差を設けてもよい。
【0104】
このような実施形態により、ＡＤＣ４０における上記スイッチの故障による異常を検出することが可能となる。
【0105】
＜６．電源監視ＩＣへの適用＞
次に、以上説明した各種実施形態に係るＡＤＣ（またはＡＤＣシステム）を適用するシステムの一例として、車載システムについて説明する。近年、自動運転技術の開発、ＡＤＡＳ（高度運転支援システム）の採用の加速により、車載分野では機能安全の要求が高まっており、車載システムにおいて電源電圧を監視する電源監視ＩＣを設ける必要性が生じている。
次に、以上説明した各種実施形態に係るＡＤＣ（またはＡＤＣシステム）を適用するシステムの一例として、車載システムについて説明する。近年、自動運転技術の開発、ＡＤＡＳ（高度運転支援システム）の採用の加速により、車載分野では機能安全の要求が高まっており、車載システムにおいて電源電圧を監視する電源監視ＩＣを設ける必要性が生じている。
【0106】
図１１は、一実施例としての車載システム５００の構成を示すブロック図である。図１１に示す車載システム５００は、ＤＣ／ＤＣコンバータ５０と、センサ６０と、ＣＡＮ（Controller Area Network）７０と、電源監視ＩＣ８０と、ＭＣＵ（マイコン）９０と、を備えている。
【0107】
ＤＣ／ＤＣコンバータ５０は、バッテリにより供給される電源電圧（ＤＣ電圧）ＶＣＣを電源電圧Ｖ１～Ｖ５のそれぞれに変換する。電源電圧Ｖ１は、ＭＣＵ９０に供給される。電源電圧Ｖ２～Ｖ４のそれぞれは、センサ６０に供給される。電源電圧Ｖ５は、ＣＡＮ７０に供給される。
【0108】
電源監視ＩＣ８０は、外部端子として端子Ｔ１～Ｔ６を有している。端子Ｔ６には、電源電圧ＶＣＣが印加される。また、電源監視ＩＣ８０は、端子Ｔ１～Ｔ５に印加されるＤＣ／ＤＣコンバータ５０の各出力電圧を監視する。より具体的には、端子Ｔ１～端子Ｔ５のそれぞれには電源電圧Ｖ１～Ｖ５が印加される。電源監視ＩＣ８０は、端子Ｔ１～Ｔ５に印加される電源電圧Ｖ１～Ｖ５に異常が生じたことを検出すると、ＭＣＵ９０にＳＰＩ（Serial Peripheral Interface）通信により異常を通知する。
【0109】
ここで、端子Ｔ１～Ｔ５に印加される電圧（アナログ信号）を入力信号として入力されて電源監視ＩＣ８０に備えられるＡＤＣ（またはＡＤＣシステム）として、先述した各種実施形態を利用することができる。これにより、端子Ｔ１～Ｔ５に印加される電圧をＡＤ変換するＡＤＣが正常に動作しているかを電源監視ＩＣ８０において検出することが可能となる。
【0110】
＜７．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
【0111】
ここでは、本発明の趣旨の範囲内である容量型ＤＡＣを有するコンパレータを用いたＡＤＣについて説明する。図１２は、本発明の一実施形態に係るＡＤＣ１０５の構成を示す図である。図１２に示すＡＤＣ１０５は、ＡＤ変換部１０６と、異常検出部１０７と、を備えている。ＡＤ変換部１０６は、アナログ信号である入力信号ＩＮをデジタル信号である出力信号ＯＵＴに変換する。以下、一例として、出力信号ＯＵＴは、１２ビットデータであるとする。
【0112】
ＡＤ変換部１０６は、コンパレータ１０６５を有する。コンパレータ１０６５は、容量型ＤＡＣ１０６０と、インバータ１０６Ａと、スイッチ１０６Ｂと、を有する。
【0113】
容量型ＤＡＣ１０６０は、コンデンサＣ０～Ｃ１１と、スイッチＳＷ０～ＳＷ１１と、を有する。コンデンサＣ０～Ｃ１１の各々の第１端同士は、インバータ１０６Ａの入力端に共通接続される。スイッチＳＷ０～ＳＷ１１は、それぞれ、入力信号ＩＮの印加端と、Ｈｉｇｈ電圧ＶＨの印加端と、Ｌｏｗ電圧ＶＬの印加端と、のいずれかとコンデンサＣ０～Ｃ１１の各々の第２端との接続を選択的に切り替える。
【0114】
スイッチ１０６Ｂは、インバータ１０６Ａの入出力端間の導通／遮断を切り替える。
【0115】
ＡＤ変換部１０６は、コンパレータ１０６５以外にも、比較ラッチ部１０６Ｃと、データラッチ部１０６Ｄと、第１ＤＡＣデータ生成部１０６Ｅと、セレクタ１０６Ｆと、スイッチ制御部１０６Ｇと、を有している。
【0116】
比較ラッチ部１０６Ｃは、コンパレータ１０６５（インバータ１０６Ａ）から出力される比較信号ＣＭＰを保持する。すなわち、比較ラッチ部１０６Ｃは、ＨｉｇｈまたはＬｏｗの１ビット信号を保持する。
【0117】
データラッチ部１０６Ｄは、比較ラッチ部１０６Ｃの保持データに応じてビットごとにＨｉｇｈまたはＬｏｗのデータを保持し、１２ビットのデータを保持する。データラッチ部１３に保持された１２ビットのデータは、出力信号ＯＵＴとして出力される。
【0118】
第１ＤＡＣデータ生成部１０６Ｅは、ＳＡＲ（逐次比較レジスタ）を有し、比較ラッチ部１０６Ｃの保持データに応じてデジタルデータである第１ＤＡＣデータＤＴ１を生成する。
【0119】
セレクタ１０６Ｆは、通常動作時には、第１ＤＡＣデータＤＴ１と、後述の第２ＤＡＣデータ生成部１０７Ａにより生成される第２ＤＡＣデータＤＴ２とのうち、第１ＤＡＣデータＤＴ１を選択してスイッチ制御部１０６Ｇに出力する。スイッチ制御部１０６Ｇは、スイッチＳＷ０～ＳＷ１１およびスイッチ１０６Ｂを制御する。
【0120】
ここで、ＡＤ変換部１０６による通常動作について説明する。まず、図１３に示すように、スイッチ制御部１０６ＧによりスイッチＳＷ０～ＳＷ１１はすべて入力信号ＩＮの印加端を選択し、スイッチ１０６Ｂはオンとされる。これにより、コンデンサＣ０～Ｃ１１のそれぞれの第２端には入力信号ＩＮが印加され、インバータ１０６Ａの入出力端間が短絡されてインバータ１０６Ａの入力電圧Ｖｉｎｖは、インバータ１０６Ａの閾値電圧Ｖｔｈとなる。従って、コンデンサＣ０～Ｃ１１の第２端に印加される入力信号ＩＮと第１端に印加されるＶｉｎｖ＝Ｖｔｈとの電圧差によって、コンデンサＣ０～Ｃ１１に充電される総電荷量Ｑ１は、
Ｑ１＝（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）・（Ｖｔｈ－ＩＮ）となる。
Ｑ１＝（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）・（Ｖｔｈ－ＩＮ）となる。
【0121】
このようにして、コンパレータ１０６５により、入力信号ＩＮのサンプリングが行われる。次に、比較動作が行われる。比較動作では、スイッチ制御部１０６Ｇは、セレクタ１０６Ｆから出力される第１ＤＡＣデータＤＴ１に応じてスイッチＳＷ０～ＳＷ１１を制御するとともに、スイッチ１０６Ｂはオフとする。
【0122】
具体的には、１２ビットデータである第１ＤＡＣデータＤＴ１のＭＳＢからＬＳＢまでの各ビットがスイッチＳＷ１１～ＳＷ０の各々に対応しており、ビットが１である場合、スイッチはＨｉｇｈ電圧ＶＨを選択し、ビットが０である場合、スイッチはＬｏｗ電圧ＶＬ（＝０Ｖ）を選択する。
【0123】
これにより、第１ＤＡＣデータＤＴ１の各ビットをｂ０～ｂ１１（ｂ１１がＭＳＢ）とすると、比較動作においてコンデンサＣ０～Ｃ１１に充電される総電荷量Ｑ２は、
Ｑ２＝Ｃ０（Ｖｉｎｖ－ＶＨ・ｂ０）＋Ｃ１（Ｖｉｎｖ－ＶＨ・ｂ１）＋・・・＋Ｃ１１（Ｖｉｎｖ－ＶＨ・ｂ１１）となる。
Ｑ２＝Ｃ０（Ｖｉｎｖ－ＶＨ・ｂ０）＋Ｃ１（Ｖｉｎｖ－ＶＨ・ｂ１）＋・・・＋Ｃ１１（Ｖｉｎｖ－ＶＨ・ｂ１１）となる。
【0124】
ここで、総電荷量は維持されるので、Ｑ１＝Ｑ２となり、式を整理すると、
Ｖｉｎｖ＝（Ｃ０・ＶＨ・ｂ０＋Ｃ１・ＶＨ・ｂ１＋・・・＋Ｃ１１・ＶＨ・ｂ１１）／（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）＋Ｖｔｈ－ＩＮ
Ｖｉｎｖ＝（Ｃ０・ＶＨ・ｂ０＋Ｃ１・ＶＨ・ｂ１＋・・・＋Ｃ１１・ＶＨ・ｂ１１）／（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）＋Ｖｔｈ－ＩＮ
【0125】
従って、（Ｃ０・ＶＨ・ｂ０＋Ｃ１・ＶＨ・ｂ１＋・・・＋Ｃ１１・ＶＨ・ｂ１１）／（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）と入力信号ＩＮとの大小関係が、ＶｉｎｖとＶｔｈとの大小関係となるので、第１ＤＡＣデータＤＴ１を容量型ＤＡＣ１０６０により変換したアナログデータと入力信号ＩＮとの比較結果がインバータ１０６Ａの出力である比較信号ＣＭＰとして出力される。
【0126】
サンプリング動作の後、最初の比較動作として、第１ＤＡＣデータ生成部１０６Ｅにより第１ＤＡＣデータＤＴ１は、ＭＳＢを１とし、残りのビットを０としたデータとされる。これにより、スイッチ制御部１０６Ｇは、図１４に示すように、スイッチＳＷ１１のみＨｉｇｈ電圧ＶＨを選択させ、残りのスイッチＳＷ０～ＳＷ１０にはＬｏｗ電圧ＶＬを選択させる。その結果、比較信号ＣＭＰが０の場合、第１ＤＡＣデータ生成部１０６Ｅは、ＭＳＢ（ｂ１１）を０とし、ＭＳＢの次の上位ビットである１１ビット目（ｂ１０）を１として、それ以外のビット（ｂ９～ｂ０）は０とした第１ＤＡＣデータＤＴ１を生成する。一方、比較信号ＣＭＰが１の場合、第１ＤＡＣデータ生成部１０６Ｅは、ＭＳＢ（ｂ１１）を１とし、ＭＳＢの次の上位ビットである１１ビット目（ｂ１０）を１として、それ以外のビット（ｂ９～ｂ０）は０とした第１ＤＡＣデータＤＴ１を生成する。
【0127】
また、このとき、データラッチ部１０６Ｄ（図１２）は、比較信号ＣＭＰが０の場合、ＭＳＢのビットデータを０、比較信号ＣＭＰが１の場合、ＭＳＢのビットデータを１として保持する。
【0128】
すなわち、本実施形態における第１ＤＡＣデータＤＴ１の更新方法およびデータラッチ部１０６Ｄにおけるビットデータの確定方法は、上述した第１実施形態と同様である。
【0129】
そして、次の比較動作に移行し、スイッチ制御部１Ｇは、第１ＤＡＣデータＤＴ１に応じてスイッチＳＷ０～ＳＷ１１を制御する。図１５は、上述で先の比較動作時に比較信号ＣＭＰが０であった場合のスイッチ状態を示す。１１ビット目（ｂ１０）に対応するスイッチＳＷ１０のみがＨｉｇｈ電圧ＶＨを選択し、それ以外のスイッチＳＷ１１、ＳＷ０～ＳＷ９はＬｏｗ電圧ＶＬを選択している。
【0130】
以降、同様に比較信号ＣＭＰに応じて第１ＤＡＣデータＤＴ１を更新しつつ、データラッチ部１０２Ｄにおける保持データのビットを確定して比較動作を繰り返し、データラッチ部１０６Ｄにおける保持データのすべてのビットが確定されると、確定された１２ビットデータが出力信号ＯＵＴとして出力される。
【0131】
例えば、Ｃ０＝１Ｃ、Ｃ１＝２Ｃ、・・・・、Ｃ１０＝１０２８Ｃ、Ｃ１１＝２０４８Ｃ、ＶＨ＝１Ｖ、Ｖｔｈ＝０．５Ｖとした場合、上述した
（Ｃ０・ＶＨ・ｂ０＋Ｃ１・ＶＨ・ｂ１＋・・・＋Ｃ１１・ＶＨ・ｂ１１）／（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）＝（ｂ０＋２・ｂ１＋８・ｂ３＋１６・ｂ４＋３２・ｂ５＋６４・ｂ６＋１２８・ｂ７＋２５６・ｂ８＋５１２・ｂ９＋１０２４・ｂ１０＋２０４８・ｂ１１）／４０９５となる。
（Ｃ０・ＶＨ・ｂ０＋Ｃ１・ＶＨ・ｂ１＋・・・＋Ｃ１１・ＶＨ・ｂ１１）／（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）＝（ｂ０＋２・ｂ１＋８・ｂ３＋１６・ｂ４＋３２・ｂ５＋６４・ｂ６＋１２８・ｂ７＋２５６・ｂ８＋５１２・ｂ９＋１０２４・ｂ１０＋２０４８・ｂ１１）／４０９５となる。
【0132】
この場合、例えば入力信号ＩＮ＝０．１Ｖとすると、上述のサンプリングおよび比較動作によって出力信号ＯＵＴ＝０００１_１００１_１００１となり、１０進数では４０９に相当する。図１６は、この場合の最終的なスイッチ状態を示す。
【0133】
図１２に説明を戻し、異常検出部１０７は、第２ＤＡＣデータ生成部１０７Ａと、データ比較部１０７Ｂと、を有している。
【0134】
テスト動作時に、レジスタを有する第２ＤＡＣデータ生成部１０７Ａは、所定の１２ビットデータである第２ＤＡＣデータＤＴ２を生成してセレクタ１０６Ｆに出力する。セレクタ１０６Ｆは、第２ＤＡＣデータＤＴ２を選択してスイッチ制御部１０６Ｇに出力する。
【0135】
すると、スイッチ制御部１０６Ｇは、第２ＤＡＣデータＤＴ２に応じてスイッチＳＷ０～ＳＷ１１を制御する。この場合の制御は、上述した第１ＤＡＣデータＤＴ１に応じた制御と同様である。また、スイッチ制御部１０６Ｇは、スイッチ１０６Ｂをオンとする。これにより、コンデンサＣ０～Ｃ１１には、各々に印加される電圧差に応じた電荷が充電される。
【0136】
このようにして、コンパレータ１０６５は、セレクタ１０６Ｆにより選択された第２ＤＡＣデータＤＴ２を容量型ＤＡＣ１０６０により変換したアナログデータをサンプリングする。
【0137】
その後、通常動作時と同様に、セレクタ１０６Ｆにより選択された第１ＤＡＣデータＤＴ１に応じたスイッチＳＷ０～ＳＷ１１の制御を行い、スイッチ１０６Ｂはオフとして、比較信号ＣＭＰを出力する比較動作を行う。すなわち、コンパレータ１０６５は、サンプリングされた上記アナログデータと、セレクタ１０６Ｆにより選択された第１ＤＡＣデータＤＴ１と、を比較する。
【0138】
比較信号ＣＭＰに応じて第１ＤＡＣデータＤＴ１を更新しつつ、データラッチ部１０２Ｄにおける保持データのビットを確定して比較動作を繰り返し、データラッチ部１０６Ｄにおける保持データのすべてのビットが確定されると、確定された１２ビットデータが出力信号ＯＵＴとして出力される。
【0139】
そして、データ比較部１０７Ｂは、第２ＤＡＣデータ生成部１０７Ａから出力される第２ＤＡＣデータＤＴ２と、出力信号ＯＵＴとの比較を行い、比較結果としての検出信号ＦＬＯＵＴをＡＤＣ１０５外部へ出力する。
【産業上の利用可能性】
【0140】
本発明は、例えば、車載システムなどに利用することができる。
【符号の説明】
【0141】
１０、１０１ ＡＤＣ（ＡＤコンバータ）
１ ＡＤ変換部
１１ コンパレータ
１１１Ａ、１１１Ｂ スイッチ
１１２ コンデンサ
１１３ インバータ
１１４ スイッチ
１２ 比較ラッチ部
１３ データラッチ部
１４ ＤＡＣデータ生成部
１４１ ＳＡＲ（逐次比較レジスタ）
１５ セレクタ
１６ 変換完了信号生成部
１７ 変換開始信号取込み部
１８ タイミング制御部
１９ ＤＡＣ（ＤＡコンバータ）
２ 異常検出部
２１ ＤＡＣデータ生成部
２１１ レジスタ
２２ タイミング制御部
２３ データ比較部
３ 異常検出部
３１ カウンタ
３２ 監視部
２０１、２０２ ＡＤＣシステム
４、４０ ＡＤＣ
５ 異常検出部
５１ ＡＤＣ
５２ 比較回路
６ 異常検出部
６１ 比較回路
６２ ＥＸ－ＯＲ回路
７ 異常検出部
７１ ＭＵＸ（マルチプレクサ）
７２ 期待値比較部
Ａ１ ＡＮＤ回路
５０ ＤＣ／ＤＣコンバータ
６０ センサ
７０ ＣＡＮ
８０ 電源監視ＩＣ
９０ ＭＣＵ（マイコン）
５００ 車載システム
１０５ ＡＤＣ
１０６ ＡＤ変換部
１０６０ 容量型ＤＡＣ
１０６５ コンパレータ
１０６Ａ インバータ
１０６Ｂ スイッチ
１０６Ｃ 比較ラッチ部
１０６Ｄ データラッチ部
１０６Ｅ 第１ＤＡＣデータ生成部
１０６Ｆ セレクタ
１０６Ｇ スイッチ制御部
１０７ 異常検出部
１０７Ａ 第２ＤＡＣデータ生成部
１０７Ｂ データ比較部
Ｃ０～Ｃ１１ コンデンサ
ＳＷ０～ＳＷ１１ スイッチ
１ ＡＤ変換部
１１ コンパレータ
１１１Ａ、１１１Ｂ スイッチ
１１２ コンデンサ
１１３ インバータ
１１４ スイッチ
１２ 比較ラッチ部
１３ データラッチ部
１４ ＤＡＣデータ生成部
１４１ ＳＡＲ（逐次比較レジスタ）
１５ セレクタ
１６ 変換完了信号生成部
１７ 変換開始信号取込み部
１８ タイミング制御部
１９ ＤＡＣ（ＤＡコンバータ）
２ 異常検出部
２１ ＤＡＣデータ生成部
２１１ レジスタ
２２ タイミング制御部
２３ データ比較部
３ 異常検出部
３１ カウンタ
３２ 監視部
２０１、２０２ ＡＤＣシステム
４、４０ ＡＤＣ
５ 異常検出部
５１ ＡＤＣ
５２ 比較回路
６ 異常検出部
６１ 比較回路
６２ ＥＸ－ＯＲ回路
７ 異常検出部
７１ ＭＵＸ（マルチプレクサ）
７２ 期待値比較部
Ａ１ ＡＮＤ回路
５０ ＤＣ／ＤＣコンバータ
６０ センサ
７０ ＣＡＮ
８０ 電源監視ＩＣ
９０ ＭＣＵ（マイコン）
５００ 車載システム
１０５ ＡＤＣ
１０６ ＡＤ変換部
１０６０ 容量型ＤＡＣ
１０６５ コンパレータ
１０６Ａ インバータ
１０６Ｂ スイッチ
１０６Ｃ 比較ラッチ部
１０６Ｄ データラッチ部
１０６Ｅ 第１ＤＡＣデータ生成部
１０６Ｆ セレクタ
１０６Ｇ スイッチ制御部
１０７ 異常検出部
１０７Ａ 第２ＤＡＣデータ生成部
１０７Ｂ データ比較部
Ｃ０～Ｃ１１ コンデンサ
ＳＷ０～ＳＷ１１ スイッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】