(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-01
(45)【発行日】2023-09-11
(54)【発明の名称】スイッチング回路
(51)【国際特許分類】
H02M 1/08 20060101AFI20230904BHJP
H02M 1/00 20070101ALI20230904BHJP
H03K 17/16 20060101ALI20230904BHJP
【ＦＩ】
H02M1/08 A
H02M1/00 F
H03K17/16 M
【請求項の数】
10
(21)【出願番号】P 2019238161
(22)【出願日】2019-12-27
(65)【公開番号】P2021106484
(43)【公開日】2021-07-26
【審査請求日】2022-11-10
(73)【特許権者】
【識別番号】000000974
【氏名又は名称】川崎重工業株式会社
(74)【代理人】
【識別番号】110000556
【氏名又は名称】弁理士法人有古特許事務所
(72)【発明者】
【氏名】佐段田 裕平
(72)【発明者】
【氏名】吉川 直樹
(72)【発明者】
【氏名】小西 崇文
【審査官】栗栖 正和
(56)【参考文献】
【文献】特開平０４－１１５７１５（ＪＰ，Ａ）
【文献】特開平０１－２９８９４９（ＪＰ，Ａ）
【文献】特表２０１５－５０３３１９（ＪＰ，Ａ）
【文献】特開２０１０－１３６０８９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ １／０８
Ｈ０２Ｍ １／００
Ｈ０３Ｋ １７／１６
(57)【特許請求の範囲】
【請求項1】
一対の主端子と、制御端子とを有するスイッチング素子と、前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、
前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、
前記駆動回路は、駆動信号出力端子および駆動基準電位端子を有し、
前記駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、
前記駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第１配線を介して接続され、
前記サージ抑制回路は、
前記第１配線上に設けられた抵抗素子と、
前記駆動基準電位端子と前記低電位側主端子とを接続する第２配線上に直列に設けられたダイオードおよびキャパシタと、
前記キャパシタに印加される電圧を設定するキャパシタ電圧設定回路と、を備え、
前記ダイオードは、カソードが前記駆動基準電位端子側に接続され、アノードが前記低電位側主端子側に接続され、
前記キャパシタ電圧設定回路は、前記キャパシタに印加される電圧を能動的、もしくは受動的に変更することで、前記サージ抑制回路に電流が流れるためのサージ抑制動作電圧を設定する、スイッチング回路。
【請求項2】
前記サージ抑制回路は、前記低電位側主端子と前記制御基準電位端子との間において、前記第１配線および前記第２配線を含むサージ抑制配線に並列に接続されたバイパス回路を備え、前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記キャパシタ電圧設定回路により設定されるサージ抑制動作電圧の範囲内にあるように構成される、請求項１に記載のスイッチング回路。
【請求項3】
一対の主端子と、制御端子とを有するスイッチング素子と、前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、
前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、
前記駆動回路の駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、
前記サージ抑制回路は、
前記制御端子と前記スイッチング素子の低電位側主端子とを接続するサージ抑制配線上に直列に設けられたダイオードおよびキャパシタと、
前記キャパシタに印加される電圧を設定するキャパシタ電圧設定回路と、を備え、
前記ダイオードは、カソードが前記制御端子側に接続され、アノードが前記低電位側主端子側に接続され、
前記キャパシタ電圧設定回路は、前記キャパシタに印加される電圧を能動的、もしくは受動的に変更することで、前記サージ抑制回路に電流が流れるためのサージ抑制動作電圧を設定する、スイッチング回路。
【請求項4】
前記駆動回路の駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第１配線を介して接続され、前記サージ抑制回路は、前記低電位側主端子と前記制御基準電位端子との間を接続する低電位側配線に並列に接続されたバイパス回路を備え、
前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記キャパシタ電圧設定回路により設定されるサージ抑制動作電圧の範囲内にあるように構成される、請求項３に記載のスイッチング回路。
【請求項5】
前記キャパシタ電圧設定回路は、前記キャパシタに印加される電圧が前記スイッチング素子のオン動作時に前記スイッチング素子のオフ動作時より高い所定の電圧となるように、前記キャパシタに印加される電圧を設定する、請求項１から４の何れかに記載のスイッチング回路。
【請求項6】
前記キャパシタ電圧設定回路は、前記駆動回路が前記スイッチング素子をオン動作させるための駆動信号に基づいて、前記キャパシタに所定の電圧を印加するように構成されている、請求項１から５の何れかに記載のスイッチング回路。
【請求項7】
前記駆動回路の駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第１配線を介して接続され、
前記キャパシタ電圧設定回路は、前記キャパシタに並列に接続されるツェナーダイオードを含み、
前記ツェナーダイオードは、カソードが前記キャパシタの低電位側主端子側に接続され、アノードが前記キャパシタの前記制御基準電位端子側に接続される、請求項１から５の何れかに記載のスイッチング回路。
【請求項8】
前記キャパシタ電圧設定回路は、前記駆動回路が前記スイッチング素子をオン動作させる駆動信号を出力している間、前記低電位側主端子から前記駆動基準電位端子に流れる電流によって、前記サージ抑制動作電圧が前記バイパス回路動作電圧より大きい所定の電圧になるまで前記キャパシタを充電するように構成されている、請求項２または４に記載のスイッチング回路。
【請求項9】
一対の主端子と、制御端子とを有するスイッチング素子と、前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、
前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、
前記駆動回路は、駆動信号出力端子および駆動基準電位端子を有し、
前記駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、
前記駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第１配線を介して接続され、
前記サージ抑制回路は、
前記第１配線上に設けられた抵抗素子と、
前記駆動基準電位端子と前記低電位側主端子とを接続する第２配線上に直列に設けられた第１ダイオードおよび第１ツェナーダイオードと、
前記低電位側主端子と前記制御基準電位端子との間において、前記第１配線および前記第２配線を含むサージ抑制配線に並列に接続されたバイパス回路と、を備え、
前記第１ダイオードは、カソードが前記駆動基準電位端子側に接続され、アノードが前記低電位側主端子側に接続され、
前記第１ツェナーダイオードは、カソードが前記低電位側主端子側に接続され、アノードが前記制御基準電位端子側に接続され、
前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記サージ抑制配線上の前記抵抗素子、前記第１ダイオードおよび前記第１ツェナーダイオードに電流が流れるためのサージ抑制動作電圧より大きいように構成される、スイッチング回路。
【請求項10】
一対の主端子と、制御端子とを有するスイッチング素子と、前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、
前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、
前記駆動回路は、駆動信号出力端子および駆動基準電位端子を有し、
前記駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、
前記駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第１配線を介して接続され、
前記サージ抑制回路は、
前記制御端子と前記低電位側主端子とを接続する第２配線上に直列に設けられた第１ダイオードおよび第１ツェナーダイオードと、
前記低電位側主端子と前記制御基準電位端子との間を接続する低電位側配線に並列に接続されたバイパス回路と、を備え、
前記第１ダイオードは、カソードが前記制御端子側に接続され、アノードが前記低電位側主端子側に接続され、
前記第１ツェナーダイオードは、カソードが前記低電位側主端子側に接続され、アノードが前記制御端子側に接続され、
前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記第２配線上の前記第１ダイオードおよび前記第１ツェナーダイオードに電流が流れるためのサージ抑制動作電圧より大きいように構成され、
前記バイパス回路は、第２ダイオードおよび第２ツェナーダイオードが直列接続されるように構成されており、
前記第２ダイオードは、カソードが前記制御基準電位端子側に接続され、アノードが前記低電位側主端子側に接続され、
前記第２ツェナーダイオードは、カソードが前記低電位側主端子側に接続され、アノードが前記制御基準電位端子側に接続される、スイッチング回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スイッチング回路に関する。
【背景技術】
【0002】
電力変換回路等において、スイッチング素子の高周波駆動は、電力変換回路等の小型、軽量化のために有効である。しかし、スイッチング素子の高周波駆動において、スイッチング素子のオフ動作時に過渡的に発生する高電圧（サージ電圧）が問題となる。
【0003】
このようなサージ電圧を抑制するための構成として、従来からスイッチング素子の制御端子と高電位側主端子との間にサージ抑制クランプ回路を設けることが知られている。しかし、このような構成では、制御端子に高電位側主端子の電圧が印加されることになるため、スイッチング素子を高電圧かつ高速（高周波）で駆動した場合に生じる損失が大きくなる。
【0004】
これに対し、下記特許文献１では、制御端子と低電位側主端子との間に、サージ抑制クランプ回路としてダイオードとツェナーダイオードとが直列接続された回路要素が設けられた構成が開示されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１８－８８７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１のような構成においては、スイッチング素子の低電位側の寄生インダクタンスの電圧を用いてサージ電圧を抑制する。そのため、制御端子と高電位側主端子との間にサージ抑制クランプ回路が設けられた従来構成に比べて損失を小さくすることができる。
【0007】
しかし、特許文献１のような構成ではスイッチング素子の適切な保護の観点から改善の余地がある。
【0008】
本開示は、上記課題を解決するものであり、サージ電圧の抑制を低損失で実現することができ、しかも、スイッチング素子をより適切に保護することができるスイッチング回路を提供することを目的とする。
【課題を解決するための手段】
【0009】
本開示の一態様に係るスイッチング回路は、一対の主端子と、制御端子とを有するスイッチング素子と、前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、前記駆動回路は、駆動信号出力端子および駆動基準電位端子を有し、前記駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、前記駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第１配線を介して接続され、前記サージ抑制回路は、前記第１配線上に設けられた抵抗素子と、前記駆動基準電位端子と前記低電位側主端子とを接続する第２配線上に直列に設けられたダイオードおよびキャパシタと、前記キャパシタに印加される電圧を設定するキャパシタ電圧設定回路と、を備え、前記ダイオードは、カソードが前記駆動基準電位端子側に接続され、アノードが前記低電位側主端子側に接続され、前記キャパシタ電圧設定回路は、前記キャパシタに印加される電圧を能動的、もしくは受動的に変更することで、サージ抑制回路に電流が流れるためのサージ抑制動作電圧を設定する。
【0010】
上記構成によれば、オフ動作時において、スイッチング素子の制御端子に印加される駆動電圧が低下し、スイッチング素子の主端子間に流れる電流が減少し、主端子間に過剰な電圧（サージ電圧）が発生すると、低電位側主端子の寄生インダクタンスに流れる電流が急減するため、寄生インダクタンスによって生じる誘導電圧が発生し、サージ抑制回路において低電位側主端子から駆動基準電位端子方向に電流（クランプ電流）が流れる。これにより、第１配線上に設けられた抵抗素子に電圧が発生し、駆動基準電位端子からスイッチング素子の制御基準電位端子に流れる電流が小さくなる。このため、スイッチング素子におけるスイッチング速度（ターンオフ速度）が遅くなり、サージ電圧が抑制される。このとき、寄生インダクタンスによって発生する誘導電圧は低電圧であり、低い動作電圧でサージ抑制回路を動作させることができるため、サージ電圧の抑制による損失を低減することができる。さらに、キャパシタ電圧設定回路は、キャパシタに印加される電圧を能動的、もしくは受動的に変更することにより、サージ抑制回路に電流が流れるためのサージ抑制動作電圧が変更される。例えば、オン動作時にはキャパシタ電圧設定回路がキャパシタに印加される電圧を高くする。キャパシタに印加される電圧が高くなると、寄生インダクタンスに生じる電圧により抵抗素子に発生する電圧が小さくなる。したがって、キャパシタに印加される電圧が高くなるスイッチング素子のオン動作時においては、抵抗素子に生じる電圧が小さくなり、サージ抑制回路にクランプ電流が流れにくくなる。したがって、スイッチング素子のオン動作時においてクランプ電流が流れるのを抑制することにより、制御端子と制御基準電位端子との間に過大な電圧が印加されることを防止することができる。これにより、スイッチング素子を適切に保護することができる。
【0011】
前記サージ抑制回路は、前記低電位側主端子と前記制御基準電位端子との間において、前記第１配線および前記第２配線を含むサージ抑制配線に並列に接続されたバイパス回路を備え、前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記キャパシタ電圧設定回路により設定されるサージ抑制動作電圧の範囲内にあるように構成されてもよい。
【0012】
上記構成によれば、サージ抑制回路に流れるクランプ電流が増大し、クランプ電流に伴って低電位側主端子と制御基準電位端子との間に印加される電圧がバイパス回路動作電圧より大きくなると、バイパス回路に電流が流れ、クランプ電流が抑制される。したがって、制御端子と制御基準電位端子との間に過大な電圧が印加されることを防止することができ、スイッチング素子を適切に保護することができる。
【0013】
本開示の他の態様に係るスイッチング回路は、一対の主端子と、制御端子とを有するスイッチング素子と、前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、前記駆動回路の駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、前記サージ抑制回路は、前記制御端子と前記低電位側主端子とを接続するサージ抑制配線上に直列に設けられたダイオードおよびキャパシタと、前記キャパシタに印加される電圧を設定するキャパシタ電圧設定回路と、を備え、前記ダイオードは、カソードが前記制御端子側に接続され、アノードが前記低電位側主端子側に接続され、前記キャパシタ電圧設定回路は、前記キャパシタに印加される電圧を能動的、もしくは受動的に変更することで、前記サージ抑制回路に電流が流れるためのサージ抑制動作電圧を設定する。
【0014】
上記構成によれば、スイッチング素子の制御端子に印加される駆動電圧が低下し、スイッチング素子の主端子間に流れる電流が減少し、主端子間に過剰な電圧（サージ電圧）が発生すると、低電位側主端子の寄生インダクタンスに流れる電流が急減するため、寄生インダクタンスによって生じる誘導電圧が発生し、サージ抑制回路のサージ抑制配線において低電位側主端子から制御端子方向に電流（クランプ電流）が流れる。スイッチング素子の制御端子に流れるクランプ電流により、スイッチング素子におけるスイッチング速度が遅くなり、サージ電圧が抑制される。このとき、寄生インダクタンスにサージ電圧による電流が流れることにより生じる電圧は低電圧であるため、サージ電圧の抑制の際に生じる損失を低減することができる。さらに、キャパシタ電圧設定回路は、キャパシタに印加される電圧を能動的、もしくは受動的に変更することにより、サージ抑制回路に電流が流れるためのサージ抑制動作電圧が変更される。例えば、オン動作時にはキャパシタ電圧設定回路がキャパシタに印加される電圧を高くする。キャパシタに印加される電圧が高くなると、寄生インダクタンスに生じる電圧により発生するクランプ電流が流れにくくなる。したがって、スイッチング素子のオン動作時においてクランプ電流が流れるのを抑制することにより、制御端子と低電位側主端子との間に過大な電圧が印加されることを防止することができる。これにより、スイッチング素子を適切に保護することができる。
【0015】
前記駆動回路の駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第１配線を介して接続され、前記サージ抑制回路は、前記低電位側主端子と前記制御基準電位端子との間を接続する低電位側配線に並列に接続されたバイパス回路を備え、前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記キャパシタ電圧設定回路により設定されるサージ抑制動作電圧の範囲内にあるように構成されてもよい。
【0016】
上記構成によれば、サージ抑制回路に流れるクランプ電流が増大し、クランプ電流に伴って低電位側主端子と制御端子との間に印加される電圧がバイパス回路動作電圧より大きくなると、バイパス回路に電流が流れ、クランプ電流が抑制される。したがって、制御端子と低電位側主端子との間に過大な電圧が印加されることを防止することができ、スイッチング素子を適切に保護することができる。
【0017】
前記キャパシタ電圧設定回路は、前記キャパシタに印加される電圧が前記スイッチング素子のオン動作時に前記スイッチング素子のオフ動作時より高い所定の電圧となるように、前記キャパシタに印加される電圧を設定してもよい。
【0018】
前記キャパシタ電圧設定回路は、前記駆動回路が前記スイッチング素子をオン動作させるための前記駆動信号に基づいて、前記キャパシタに前記所定の電圧を印加するように構成されていてもよい。
【0019】
上記構成によれば、駆動信号に基づいてキャパシタに印加する電圧を切り替えるため、新たに信号を生成する必要をなくし、かつ、確実な電圧切替動作を実現することができる。
【0020】
前記キャパシタ電圧設定回路は、前記キャパシタに並列に接続されるツェナーダイオードを含み、前記ツェナーダイオードは、カソードが前記キャパシタの低電位側主端子側に接続され、アノードが前記キャパシタの前記制御基準電位端子側に接続されてもよい。
【0021】
上記構成によれば、サージ抑制動作電圧がツェナーダイオードの降伏電圧として設定される。寄生インダンクタンスにより生じる電圧がサージ抑制動作電圧を超えると、サージ抑制回路にクランプ電流が流れる。サージ抑制回路にクランプ電流が流れると、キャパシタが充電され、サージ抑制回路の動作電圧（サージ抑制動作電圧）が上昇する。サージ抑制動作電圧が上昇することによりクランプ電流が流れにくくなり、過度なクランプ電流がサージ抑制回路を流れることを抑制することができる。クランプ電流が流れなくなると、ツェナーダイオードの経路を通じてキャパシタに充電された電荷が放電され、サージ抑制動作電圧が元の状態（ツェナーダイオードの降伏電圧）に復帰する。したがって、キャパシタに印加する電圧を決定するために制御信号を別途生成することなく、キャパシタの電圧生成およびリセットを受動的に行うキャパシタ電圧設定回路を実現することができる。
【0022】
前記キャパシタ電圧設定回路は、前記駆動回路が前記スイッチング素子をオン動作させる前記駆動信号を出力している間、前記低電位側主端子から前記駆動基準電位端子に流れる電流によって、前記サージ抑制動作電圧が前記バイパス回路動作電圧より大きい前記所定の電圧になるまで前記キャパシタを充電するように構成されていてもよい。
【0023】
上記構成によれば、サージ抑制回路に流れるクランプ電流を用いてキャパシタが充電されるため、サージ抑制回路の動作電圧が上昇する。サージ抑制動作電圧が上昇し、バイパス回路動作電圧より大きくなると、バイパス回路に電流が流れ、クランプ電流が抑制される。これにより、サージ抑制回路に過度な電流が流れることが防止される。したがって、スイッチング素子の端子間に過大な電圧が印加されることを防止することができ、スイッチング素子を適切に保護することができる。
【0024】
本開示の他の態様に係るスイッチング回路は、一対の主端子と、制御端子とを有するスイッチング素子と、前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、前記駆動回路は、駆動信号出力端子および駆動基準電位端子を有し、前記駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、前記駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第１配線を介して接続され、前記サージ抑制回路は、前記第１配線上に設けられた抵抗素子と、前記駆動基準電位端子と前記低電位側主端子とを接続する第２配線上に直列に設けられた第１ダイオードおよび第１ツェナーダイオードと、前記低電位側主端子と前記制御基準電位端子との間において、前記第１配線および前記第２配線を含むサージ抑制配線に並列に接続されたバイパス回路と、を備え、前記第１ダイオードは、カソードが前記駆動基準電位端子側に接続され、アノードが前記低電位側主端子側に接続され、前記第１ツェナーダイオードは、カソードが前記低電位側主端子側に接続され、アノードが前記制御基準電位端子側に接続され、前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記サージ抑制配線上の前記抵抗素子、前記第１ダイオードおよび前記第１ツェナーダイオードに電流が流れるためのサージ抑制動作電圧より大きいように構成される。
【0025】
上記構成によれば、オフ動作時において、スイッチング素子の制御端子に印加される駆動電圧が低下し、スイッチング素子の主端子間に流れる電流が減少し、主端子間に過剰な電圧（サージ電圧）が発生すると、低電位側主端子の寄生インダクタンスに流れる電流が急減するため、寄生インダクタンスによって生じる誘導電圧が発生し、サージ抑制回路において低電位側主端子から駆動基準電位端子方向に電流（クランプ電流）が流れる。これにより、第１配線上に設けられた抵抗素子に電圧が発生し、駆動基準電位端子からスイッチング素子の制御基準電位端子に流れる電流が小さくなる。このため、スイッチング素子におけるスイッチング速度（ターンオフ速度）が遅くなり、サージ電圧が抑制される。このとき、寄生インダクタンスによって発生する誘導電圧は低電圧であり、低い動作電圧でサージ抑制回路を動作させることができるため、サージ電圧の抑制による損失を低減することができる。また、サージ抑制回路に流れるクランプ電流が増大し、クランプ電流に伴って低電位側主端子と制御基準電位端子との間に印加される電圧がバイパス回路動作電圧より大きくなると、バイパス回路に電流が流れ、クランプ電流が抑制される。したがって、制御端子と制御基準電位端子との間に過大な電圧が印加されることを防止することができ、スイッチング素子を適切に保護することができる。
【0026】
本開示の他の態様に係るスイッチング回路は、一対の主端子と、制御端子とを有するスイッチング素子と、前記制御端子に駆動電圧を印加することにより前記スイッチング素子を駆動する駆動回路と、前記一対の主端子間にサージ電圧が生じるのを抑制するサージ抑制回路と、を備え、前記駆動回路は、駆動信号出力端子および駆動基準電位端子を有し、前記駆動信号出力端子は、前記スイッチング素子の前記制御端子に接続され、前記駆動基準電位端子は、前記スイッチング素子の低電位側主端子とは別に前記スイッチング素子の低電位側に設けられる制御基準電位端子に第１配線を介して接続され、前記サージ抑制回路は、前記制御端子と前記低電位側主端子とを接続する第２配線上に直列に設けられた第１ダイオードおよび第１ツェナーダイオードと、前記低電位側主端子と前記制御基準電位端子との間を接続する低電位側配線に並列に接続されたバイパス回路と、を備え、前記第１ダイオードは、カソードが前記制御端子側に接続され、アノードが前記低電位側主端子側に接続され、前記第１ツェナーダイオードは、カソードが前記低電位側主端子側に接続され、アノードが前記制御端子側に接続され、前記バイパス回路は、当該バイパス回路に電流が流れるためのバイパス回路動作電圧が、前記第２配線上の前記第１ダイオードおよび前記第１ツェナーダイオードに電流が流れるためのサージ抑制動作電圧より大きいように構成される。
【0027】
上記構成によれば、スイッチング素子の制御端子に印加される駆動電圧が低下し、スイッチング素子の主端子間に流れる電流が減少し、主端子間に過剰な電圧（サージ電圧）が発生すると、低電位側主端子の寄生インダクタンスに流れる電流が急減するため、寄生インダクタンスによって生じる誘導電圧が発生し、サージ抑制回路のサージ抑制配線において低電位側主端子から制御端子方向に電流（クランプ電流）が流れる。スイッチング素子の制御端子に流れるクランプ電流により、スイッチング素子におけるスイッチング速度が遅くなり、サージ電圧が抑制される。このとき、寄生インダクタンスにサージ電圧による電流が流れることにより生じる電圧は低電圧であるため、サージ電圧を抑制する際に生じる損失を低減することができる。また、サージ抑制回路に流れるクランプ電流が増大し、クランプ電流に伴って低電位側主端子と制御端子との間に印加される電圧がバイパス回路動作電圧より大きくなると、バイパス回路に電流が流れ、クランプ電流が抑制される。したがって、制御端子と低電位側主端子との間に過大な電圧が印加されることを防止することができ、スイッチング素子を適切に保護することができる。
【0028】
前記バイパス回路は、第２ダイオードおよび第２ツェナーダイオードが直列接続されるように構成されており、前記第２ダイオードは、カソードが前記制御基準電位端子側に接続され、アノードが前記低電位側主端子側に接続され、前記第２ツェナーダイオードは、カソードが前記低電位側主端子側に接続され、アノードが前記制御基準電位端子側に接続されてもよい。
【発明の効果】
【0029】
本開示の構成によれば、サージ電圧の抑制を低損失で実現することができ、しかも、スイッチング素子をより適切に保護することができる。
【図面の簡単な説明】
【0030】
【発明を実施するための形態】
【0031】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一または同じ機能を有する要素には同一の参照符号を付して、その重複する説明を省略する。
【0032】
（実施の形態１）
図１は、本開示の実施の形態１に係るスイッチング回路１Ａの概略構成を示す図である。本実施の形態におけるスイッチング回路１Ａは、少なくとも１つのスイッチング素子２を備えている。スイッチング素子２は、一対の主端子（高電位側主端子Ｔ１および低電位側主端子Ｔ２）と、制御端子Ｔ３を備えている。
図１は、本開示の実施の形態１に係るスイッチング回路１Ａの概略構成を示す図である。本実施の形態におけるスイッチング回路１Ａは、少なくとも１つのスイッチング素子２を備えている。スイッチング素子２は、一対の主端子（高電位側主端子Ｔ１および低電位側主端子Ｔ２）と、制御端子Ｔ３を備えている。
【0033】
さらに、スイッチング素子２は、低電位側主端子Ｔ２とは別にスイッチング素子２の低電位側に設けられる制御基準電位端子Ｔ４を備えている。制御基準電位端子Ｔ４は、後述する駆動回路３の基準電位を設定するために設けられる。例えば、スイッチング素子２は、４端子構造を有するｎ型ＭＯＳＦＥＴにより構成される。制御基準電位端子Ｔ４は、スイッチング素子２の低電位側において、低電位側主端子Ｔ２よりＦＥＴチップに近い場所に位置している。制御基準電位端子Ｔ４を、負荷が接続される低電位側主端子Ｔ２とは別に設けることにより、駆動回路３における駆動信号（駆動電圧）への影響を低減させることができる。なお、図１では、制御基準電位端子Ｔ４と低電位側主端子Ｔ２との間の配線に生じる寄生インダクタンスＬｐを表現するために、仮想のコイル２ａを図示している。
【0034】
さらに、スイッチング回路１Ａは、制御端子Ｔ３に駆動電圧Ｖｄを印加することによりスイッチング素子２を駆動する駆動回路３を備えている。駆動回路３は、駆動信号出力端子Ｔ５および駆動基準電位端子Ｔ６を有している。駆動信号出力端子Ｔ５は、スイッチング素子２の制御端子Ｔ３に接続されている。駆動基準電位端子Ｔ６は、後述する第１配線Ｗ１を介してスイッチング素子２の制御基準電位端子Ｔ４に接続されている。
【0035】
駆動回路３は、駆動信号出力端子Ｔ５に駆動基準電位端子Ｔ６の電位よりスイッチング素子２の駆動電圧Ｖｄ分高い電位を有する駆動信号を出力する。駆動信号によりスイッチング素子２の制御端子Ｔ３と制御基準電位端子Ｔ４との間に印加される制御電圧Ｖｇが所定のオン電圧となった場合、スイッチング素子２がオン動作する。また、駆動信号出力端子Ｔ５と駆動基準電位端子Ｔ６との間に印加される駆動電圧Ｖｄが低くなり、制御電圧Ｖｇがオン電圧より低い所定のオフ電圧となった場合、スイッチング素子２がオフ動作する。
【0036】
オフ動作の際、駆動電圧Ｖｄの低下による制御電圧Ｖｇの低下に伴い、主端子Ｔ１，Ｔ２間の電流（スイッチ電流Ｉａ）が減少すると、スイッチング素子２の主端子Ｔ１，Ｔ２間に過渡的に過大な電圧（サージ電圧Ｖｓ）が生じる恐れがある。サージ電圧Ｖｓを含むスイッチ両端電圧Ｖａがスイッチング素子２の耐電圧を超えるとスイッチング素子２が損傷してしまう。一方で、このようなスイッチング回路１Ａが用いられる電力変換回路を小型化、軽量化するためには、スイッチング回路１Ａにおける高周波スイッチングが有効となる。そのため、スイッチング回路１Ａは、高周波スイッチングを行うために、高速のスイッチング動作が求められる。その結果、高いサージ電圧Ｖｓが発生し易い状況となる。
【0037】
このようなサージ電圧Ｖｓが一対の主端子Ｔ１，Ｔ２間に発生するのを抑制するために、スイッチング回路１Ａは、スイッチング素子２の保護回路としてサージ抑制回路４Ａを備えている。サージ抑制回路４Ａは、抵抗素子５、ダイオード（第１ダイオード）６、キャパシタ７、およびキャパシタ電圧設定回路８を備えている。
【0038】
抵抗素子５は、第１配線Ｗ１上に設けられる。すなわち、抵抗素子５の第１端部は、スイッチング素子２の制御基準電位端子Ｔ４に接続され、抵抗素子５の第２端部は、駆動回路３の駆動基準電位端子Ｔ６に接続されている。
【0039】
ダイオード６およびキャパシタ７は、駆動回路３の駆動基準電位端子Ｔ６とスイッチング素子２の低電位側主端子Ｔ２とを接続する第２配線Ｗ２上に直列に設けられている。ダイオード６は、カソードが駆動基準電位端子Ｔ６側に接続され、アノードが低電位側主端子Ｔ２側に接続されている。キャパシタ７は、低電位側主端子Ｔ２から駆動基準電位端子Ｔ６に流れる電流によって充電可能に構成されている。
【0040】
図１の例では、ダイオード６のカソード側にキャパシタ７が接続されている。すなわち、ダイオード６のアノードに低電位側主端子Ｔ２が接続され、ダイオード６のカソードにキャパシタ７の一端部（高電位側）が接続され、キャパシタ７の他端部（低電位側）が駆動基準電位端子Ｔ６に接続されている。
【0041】
以下に、本実施の形態におけるスイッチング回路１Ａのオフ動作を説明する。スイッチング素子２の制御端子Ｔ３に印加される制御電圧Ｖｇをスイッチング素子２がオフ状態となる閾値電圧以下に低下させるために、駆動回路３が駆動電圧Ｖｄを低下させ、駆動基準電位端子Ｔ６から制御基準電位端子Ｔ４に向けて電流（放電電流）Ｉｄが流れる。スイッチング素子２の制御端子Ｔ３に印加される制御電圧Ｖｇが低下すると、スイッチング素子２の主端子Ｔ１，Ｔ２間に流れるスイッチ電流Ｉａが減少し、主端子Ｔ１，Ｔ２間に過剰な電圧（サージ電圧Ｖｓ）が発生する場合がある。このとき、低電位側主端子Ｔ２の仮想のコイル２ａ（寄生インダクタンスＬｐ）に流れる電流が急減するため、寄生インダクタンスＬｐによって生じる誘導電圧ＶＬが発生し、誘導電圧ＶＬがサージ抑制回路４Ａのサージ抑制動作電圧Ｖｏ以上となった場合、サージ抑制回路４Ａにおいて低電位側主端子Ｔ２から駆動基準電位端子Ｔ６方向に電流（クランプ電流）Ｉｃｐが流れる。これにより、第１配線Ｗ１上に設けられた抵抗素子５に電圧（抵抗電圧ＶＲ）が発生し、駆動基準電位端子Ｔ６からスイッチング素子２の制御基準電位端子Ｔ４に流れる放電電流Ｉｄが小さくなる。
【0042】
このため、駆動回路３における放電の速度が遅くなる。すなわち、スイッチング素子２におけるスイッチング速度（ターンオフ速度）が遅くなり、サージ電圧Ｖｓが抑制される。このとき、寄生インダクタンスＬｐによって発生する誘導電圧ＶＬは低電圧であり、低い動作電圧でサージ抑制回路４Ａを動作させることができるため、サージ電圧Ｖｓの抑制による損失を低減することができる。
【0043】
ここで、キャパシタ電圧設定回路８は、キャパシタ７に印加される電圧を設定するように構成されている。キャパシタ電圧設定回路８は、キャパシタ７に印加される電圧を能動的、もしくは受動的に変更することで、サージ抑制回路４Ａに電流が流れるためのサージ抑制動作電圧Ｖｏを設定する。より具体的には、キャパシタ電圧設定回路８は、キャパシタ７に印加される電圧がスイッチング素子２のオン動作時にスイッチング素子２のオフ動作時の電圧ＶＣ１より高い所定の電圧ＶＣ２となるように、キャパシタ７に印加される電圧を設定する。
【0044】
スイッチング素子２のオン動作時において、寄生インダクタンスＬｐに振動的な電流が流れることにより、誘導電圧ＶＬが生じ、誘導電圧ＶＬがサージ抑制回路４Ａのサージ抑制動作電圧Ｖｏ以上となった場合、サージ抑制回路４Ａにクランプ電流Ｉｃｐが流れ得る。オン動作時にサージ抑制回路４Ａにクランプ電流Ｉｃｐが流れることにより、制御電圧Ｖｇが過大となる恐れがある。
【0045】
そこで、オン動作時にはキャパシタ電圧設定回路８がキャパシタ７に印加される電圧を高くする。キャパシタ７に印加される電圧が高くなると、キャパシタ７に印加される電圧およびダイオード６に印加される電圧の和で示されるサージ抑制動作電圧Ｖｏが高くなる。オフ動作時におけるサージ抑制動作電圧をＶｏ１とし、オン動作時におけるサージ抑制動作電圧をＶｏ２とすると、Ｖｏ２＞Ｖｏ１となる。これにより、誘導電圧ＶＬにより抵抗素子５に発生する抵抗電圧ＶＲが小さくなる。
【0046】
したがって、キャパシタ７に印加される電圧が高くなるスイッチング素子２のオン動作時においては、抵抗素子５に生じる抵抗電圧ＶＲが小さくなり、サージ抑制回路４Ａにクランプ電流Ｉｃｐが流れにくくなる。したがって、スイッチング素子２のオン動作時においてクランプ電流Ｉｃｐが流れるのを抑制することにより、制御端子Ｔ３と制御基準電位端子Ｔ４との間に過大な電圧が印加されることを防止することができる。これにより、スイッチング素子２を適切に保護することができる。
【0047】
なお、キャパシタ電圧設定回路８は、キャパシタ７に印加される電圧がスイッチング素子２のオン動作時にスイッチング素子２のオフ動作時の電圧ＶＣ１より高い所定の電圧ＶＣ２となるように、キャパシタ７に印加される電圧を設定可能である限り、特に限定されない。
【0048】
図２は、図１に示すスイッチング回路１Ａにおいて、キャパシタ電圧設定回路の一例を適用した場合を示す図である。図２の例においては、キャパシタ電圧設定回路の符号を８ａとする。図２の例において、キャパシタ電圧設定回路８ａは、駆動回路３と同様の構成を備えている。キャパシタ電圧設定回路８ａは、駆動信号出力端子Ｔ７および駆動基準電位端子Ｔ８を有している。駆動信号出力端子Ｔ７は、キャパシタ７の高電位側端子に接続され、駆動基準電位端子Ｔ８は、キャパシタ７の低電位側端子に接続される。
【0049】
キャパシタ電圧設定回路８ａの駆動信号出力端子Ｔ７から駆動回路３の駆動信号出力端子Ｔ５から出力される駆動信号と同じタイミングで駆動信号が出力される。すなわち、駆動回路３から出力される駆動電圧Ｖｄに基づいてスイッチング素子２に制御電圧Ｖｇとしてオン電圧が印加される間、駆動信号出力端子Ｔ７に駆動基準電位端子Ｔ８の電位より所定電圧分高い電位を有する駆動信号を出力する。キャパシタ電圧設定回路８ａが出力する駆動信号の電圧は、駆動回路３が出力する駆動電圧Ｖｄと同じでもよいし異なっていてもよい。
【0050】
このように、キャパシタ電圧設定回路８ａは、駆動回路３がスイッチング素子２をオン動作させるための駆動信号に基づいて、キャパシタ７に所定の電圧を印加するように構成されている。すなわち、スイッチング素子２の駆動信号に基づいてキャパシタ７に印加する電圧が切り替えられるため、新たに信号を生成する必要をなくし、かつ、確実な電圧切替動作を実現することができる。
【0051】
図３は、図１に示すスイッチング回路１Ａにおいて、キャパシタ電圧設定回路の他の例を適用した場合を示す図である。図３の例においては、キャパシタ電圧設定回路の符号を８ｂとする。図３の例において、キャパシタ電圧設定回路８ｂは、キャパシタ７に並列に接続されるツェナーダイオード１３を含んでいる。
【0052】
ツェナーダイオード１３は、カソードがキャパシタ７の低電位側主端子Ｔ２側（図３の例ではキャパシタ７とダイオード６との間）に接続され、アノードがキャパシタ７の制御基準電位端子Ｔ４側に接続される。さらに、図３の例では、ツェナーダイオード１３に抵抗素子１４が直列に接続されている。
【0053】
上記構成によれば、サージ抑制動作電圧Ｖｏがツェナーダイオード１３の降伏電圧Ｖｚ３として設定される。オン動作時またはオフ動作時において寄生インダクタンスＬｐにより生じる誘導電圧ＶＬがサージ抑制動作電圧Ｖｏを超えると、サージ抑制回路４Ａにクランプ電流Ｉｃｐが流れる。
【0054】
サージ抑制回路４Ａにクランプ電流Ｉｃｐが流れると、キャパシタ７が充電され、サージ抑制回路４Ａの動作電圧（サージ抑制動作電圧）Ｖｏが上昇する。サージ抑制動作電圧Ｖｏが上昇することによりクランプ電流Ｉｃｐが流れにくくなり、過度なクランプ電流Ｉｃｐがサージ抑制回路４Ａを流れることを抑制することができる。
【0055】
オン動作またはオフ動作が完了し、クランプ電流Ｉｃｐが流れなくなると、ツェナーダイオード１３の経路を通じてキャパシタ７に充電された電荷が放電され、サージ抑制動作電圧Ｖｏが元の状態（ツェナーダイオード１３の降伏電圧Ｖｚ３）に復帰する。したがって、キャパシタ７に印加する電圧を決定するために制御信号を別途生成することなく、キャパシタ７の電圧生成およびリセットを受動的に行うキャパシタ電圧設定回路８ｂを実現することができる。
【0056】
スイッチング素子２のオフ動作時において、サージ抑制回路４Ａのサージ抑制配線に流れるクランプ電流Ｉｃｐが増大すると、抵抗素子５に生じる抵抗電圧ＶＲが増大し、制御端子Ｔ３と制御基準電位端子Ｔ４との間に印加される制御電圧Ｖｇが大きくなる。制御電圧Ｖｇが過大になると、スイッチング素子２がオン動作（誤点呼）してしまう恐れがある。
【0057】
このような問題についても、図３に示すキャパシタ電圧設定回路８ｂであれば、クランプ電流が流れることにより、サージ抑制動作電圧Ｖｏが上昇するため、低電位側主端子Ｔ２と制御基準電位端子Ｔ４との間の電圧が過大となるのを抑制することができ、誤点呼を防止することができる。
【0058】
（実施の形態２）
次に、本開示の実施の形態２について説明する。図４は、本開示の実施の形態２に係るスイッチング回路１Ｂの概略構成を示す図である。本実施の形態において実施の形態１と同様の構成については同じ符号を付し、説明を省略する。
次に、本開示の実施の形態２について説明する。図４は、本開示の実施の形態２に係るスイッチング回路１Ｂの概略構成を示す図である。本実施の形態において実施の形態１と同様の構成については同じ符号を付し、説明を省略する。
【0059】
本実施の形態におけるスイッチング回路１Ｂが実施の形態１におけるスイッチング回路１Ａと異なる点は、保護回路であるサージ抑制回路４Ｂが、低電位側主端子Ｔ２と制御基準電位端子Ｔ４との間に接続されたバイパス回路９を備えていることである。バイパス回路９は、第１配線Ｗ１および第２配線Ｗ２を含むサージ抑制配線に並列に接続されている。サージ抑制配線には、低電位側主端子Ｔ２から制御基準電位端子Ｔ４までの間において、ダイオード６、キャパシタ７および抵抗素子５が設けられる。
【0060】
バイパス回路９は、当該バイパス回路９に電流が流れるためのバイパス回路動作電圧Ｖｐが、キャパシタ電圧設定回路８により設定されるサージ抑制動作電圧Ｖｏの範囲（変動範囲）内にあるように構成される。本実施の形態において、オフ動作時におけるサージ抑制動作電圧Ｖｏ１、オン動作時におけるサージ抑制動作電圧Ｖｏ２およびバイパス回路動作電圧Ｖｐの関係は、Ｖｏ１＜Ｖｐ＜Ｖｏ２となる。
【0061】
上述したように、サージ抑制回路４Ｂのサージ抑制配線に流れるクランプ電流Ｉｃｐが増大すると、制御端子Ｔ３と制御基準電位端子Ｔ４との間に印加される制御電圧Ｖｇが大きくなる。制御電圧Ｖｇが過大になると、スイッチング素子２がオン動作（誤点呼）してしまう恐れがある。
【0062】
そこで、本実施の形態において、スイッチング回路１Ｂは、クランプ電流Ｉｃｐが増大した場合にバイパス回路９に電流を流すように構成されている。すなわち、上記構成によれば、サージ抑制回路４Ｂに流れるクランプ電流Ｉｃｐが増大し、クランプ電流Ｉｃｐに伴って低電位側主端子Ｔ２と制御基準電位端子Ｔ４との間に印加される制御電圧Ｖｇがバイパス回路動作電圧Ｖｐより大きくなると、バイパス回路９に電流（バイパス電流Ｉｂ）が流れ、サージ抑制配線に流れるクランプ電流Ｉｃｐが抑制される。したがって、制御端子Ｔ３と制御基準電位端子Ｔ４との間に過大な電圧が印加され、スイッチング素子２が誤点呼することを防止することができる。
【0063】
さらに、バイパス回路９が設けられることにより、オン動作時に低電位側主端子Ｔ２と制御基準電位端子Ｔ４との間に過大な電圧が印加された場合においても、バイパス回路９にバイパス電流Ｉｂが流れるため、スイッチング素子２のオン動作時においてクランプ電流Ｉｃｐが流れるのを抑制することができ、制御端子Ｔ３と制御基準電位端子Ｔ４との間に過大な電圧が印加されることを防止することができる。
【0064】
バイパス回路９は、所定のバイパス回路動作電圧Ｖｐ以上の電圧が印加された場合に、低電位側主端子Ｔ２および制御基準電位端子Ｔ４間にバイパス電流Ｉｂを流す構成であれば特に限定されない。図５は、図４に示すバイパス回路９の一具体例を示す回路図である。例えば、バイパス回路９は、ダイオード（第２ダイオード）１１およびツェナーダイオード１２が直列接続されるように構成されている。
【0065】
ダイオード１１は、カソードが制御基準電位端子Ｔ４側に接続され、アノードが低電位側主端子Ｔ２側に接続される。ツェナーダイオード１２は、カソードが低電位側主端子Ｔ２側に接続され、アノードが制御基準電位端子Ｔ４側に接続される。図５の例に示すバイパス回路９においては、ツェナーダイオード１２の降伏電圧Ｖｚ２およびダイオード１１の順方向電圧降下を加算した電圧がバイパス回路動作電圧Ｖｐとなる。なお、図５の例では、ダイオード１１のカソードがツェナーダイオード１２のカソードに接続されているが、両素子１１，１２のアノード同士が接続されてもよい。
【0066】
さらに、本実施の形態において、図３に示すキャパシタ電圧設定回路８ｂを適用した場合、キャパシタ電圧設定回路８ｂは、駆動回路３がスイッチング素子２をオン動作させる駆動信号を出力している間、スイッチング素子２の低電位側主端子Ｔ２から駆動回路３の駆動基準電位端子Ｔ６に流れる電流によって、サージ抑制動作電圧Ｖｏがバイパス回路動作電圧Ｖｐより大きい所定の電圧になるまでキャパシタ７を充電するように構成してもよい。
【0067】
これにより、サージ抑制回路４Ｂに流れるクランプ電流Ｉｃｐを用いてキャパシタ７が充電されるため、サージ抑制回路４Ｂのサージ抑制動作電圧Ｖｏが上昇する。サージ抑制動作電圧Ｖｏが上昇し、バイパス回路動作電圧Ｖｐより大きくなると、バイパス回路９にバイパス電流Ｉｂが流れ、クランプ電流Ｉｃｐが抑制される。これにより、サージ抑制回路４Ｂに過度な電流が流れることが防止される。したがって、スイッチング素子２の主端子Ｔ１，Ｔ２間に過大な電圧が印加されることを防止することができ、スイッチング素子２を適切に保護することができる。
【0068】
（実施の形態３）
次に、本開示の実施の形態３について説明する。図６は、本開示の実施の形態３に係るスイッチング回路１Ｃの概略構成を示す図である。本実施の形態において実施の形態２と同様の構成については同じ符号を付し、説明を省略する。
次に、本開示の実施の形態３について説明する。図６は、本開示の実施の形態３に係るスイッチング回路１Ｃの概略構成を示す図である。本実施の形態において実施の形態２と同様の構成については同じ符号を付し、説明を省略する。
【0069】
本実施の形態におけるスイッチング回路１Ｃが実施の形態２におけるスイッチング回路１Ｂと異なる点は、保護回路として、サージ抑制回路４Ｂにおけるキャパシタ７（およびキャパシタ電圧設定回路８）の代わりに、ツェナーダイオード（第１ツェナーダイオード）１０が設けられたサージ抑制回路４Ｃを備えていることである。
【0070】
すなわち、サージ抑制回路４Ｃは、第１配線Ｗ１上に設けられた抵抗素子５と、第２配線Ｗ２上に直列に設けられた第１ダイオード６および第１ツェナーダイオード１０と、低電位側主端子Ｔ２と制御基準電位端子Ｔ４との間において、第１配線Ｗ１および第２配線Ｗ２を含むサージ抑制配線に並列に接続されたバイパス回路９と、を備えている。第１ダイオード６は、カソードが駆動基準電位端子Ｔ６側に接続され、アノードが低電位側主端子Ｔ２側に接続されている。第１ツェナーダイオード１０は、カソードが低電位側主端子Ｔ２側に接続され、アノードが制御基準電位端子Ｔ４側に接続されている。
【0071】
本実施の形態において、バイパス回路９は、当該バイパス回路９に電流が流れるためのバイパス回路動作電圧Ｖｐが、サージ抑制配線上の抵抗素子５、第１ダイオード６および第１ツェナーダイオード１０に電流が流れるためのサージ抑制動作電圧Ｖｏより大きいように構成される。
【0072】
本実施の形態においても、実施の形態１と同様に、寄生インダクタンスＬｐによって生じる誘導電圧ＶＬがサージ抑制回路４Ｃのサージ抑制動作電圧Ｖｏ以上となった場合、サージ抑制回路４Ｃにクランプ電流Ｉｃｐが流れる。これにより、第１配線Ｗ１上に設けられた抵抗素子５に抵抗電圧ＶＲが発生し、駆動基準電位端子Ｔ６からスイッチング素子２の制御基準電位端子Ｔ４に流れる放電電流Ｉｄが小さくなる。このため、スイッチング素子２におけるスイッチング速度が遅くなり、サージ電圧Ｖｓが抑制される。
【0073】
さらに、実施の形態２と同様に、サージ抑制回路４Ｃに流れるクランプ電流Ｉｃｐが増大し、クランプ電流Ｉｃｐに伴って低電位側主端子Ｔ２と制御基準電位端子Ｔ４との間に印加される電圧がバイパス回路動作電圧Ｖｐより大きくなると、バイパス回路９にバイパス電流Ｉｂが流れ、クランプ電流Ｉｃｐが抑制される。したがって、制御端子Ｔ３と制御基準電位端子Ｔ４との間に過大な電圧が印加されることを防止することができ、スイッチング素子２を適切に保護することができる。
【0074】
（実施の形態４）
次に、本開示の実施の形態４について説明する。図７は、本開示の実施の形態４に係るスイッチング回路１Ｄの概略構成を示す図である。本実施の形態において実施の形態１と同様の構成については同じ符号を付し、説明を省略する。
次に、本開示の実施の形態４について説明する。図７は、本開示の実施の形態４に係るスイッチング回路１Ｄの概略構成を示す図である。本実施の形態において実施の形態１と同様の構成については同じ符号を付し、説明を省略する。
【0075】
本実施の形態におけるスイッチング回路１Ｄが実施の形態１におけるスイッチング回路１Ａと異なる点は、保護回路として、サージ抑制回路４Ａにおけるダイオード６およびキャパシタ７が制御端子Ｔ３と低電位側主端子Ｔ２とを接続するサージ抑制配線Ｗ３上に直列に設けられたサージ抑制回路４Ｄを備えていることである。
【0076】
すなわち、ダイオード６は、カソードが制御端子Ｔ３側に接続され、アノードが低電位側主端子Ｔ２側に接続されている。また、キャパシタ７は、低電位側主端子Ｔ２から制御端子Ｔ３に流れる電流によって充電可能に構成されている。
【0077】
本実施の形態において、スイッチ駆動電圧Ｖｄの低下に伴い、スイッチング素子２の制御端子Ｔ３に印加される制御電圧Ｖｇが低下すると、スイッチング素子２の主端子Ｔ１，Ｔ２間に流れるスイッチ電流Ｉａが減少し、主端子Ｔ１，Ｔ２間に過剰な電圧（サージ電圧Ｖｓ）が発生する場合がある。このとき、低電位側主端子Ｔ２の寄生インダクタンスＬｐに流れる電流が急減するため、寄生インダクタンスＬｐによって生じる誘導電圧ＶＬが発生し、誘導電圧ＶＬがサージ抑制回路４Ｄのサージ抑制動作電圧Ｖｏ以上となった場合、サージ抑制回路４Ｄのサージ抑制配線Ｗ３において低電位側主端子Ｔ２から制御端子Ｔ３方向に電流（クランプ電流Ｉｃｐ）が流れる。これにより、スイッチング素子２の制御端子Ｔ３に流れる電流により、スイッチング素子２におけるスイッチング速度が遅くなり、サージ電圧Ｖｓが抑制される。このとき、寄生インダクタンスＬｐにサージ電圧Ｖｓによる電流が流れることにより生じる誘導電圧ＶＬは低電圧であるため、サージ電圧Ｖｓの抑制の際に生じる損失を低減することができる。
【0078】
さらに、実施の形態１と同様に、オン動作時にはキャパシタ電圧設定回路８がキャパシタ７に印加される電圧を高くする。キャパシタ７に印加される電圧が高くなると、寄生インダクタンスＬｐに生じる電圧により発生するクランプ電流Ｉｃｐが流れにくくなる。したがって、スイッチング素子２のオン動作時においてクランプ電流Ｉｃｐが流れるのを抑制することにより、制御端子Ｔ３と低電位側主端子Ｔ２との間に過大な電圧が印加されることを防止することができる。これにより、スイッチング素子２を適切に保護することができる。
【0079】
なお、本実施の形態におけるキャパシタ電圧設定回路８として、実施の形態１（図２，３）で説明したキャパシタ電圧設定回路８ａ，８ｂの何れをも採用し得る。
【0080】
（実施の形態５）
次に、本開示の実施の形態５について説明する。図８は、本開示の実施の形態５に係るスイッチング回路１Ｅの概略構成を示す図である。本実施の形態において実施の形態４と同様の構成については同じ符号を付し、説明を省略する。
次に、本開示の実施の形態５について説明する。図８は、本開示の実施の形態５に係るスイッチング回路１Ｅの概略構成を示す図である。本実施の形態において実施の形態４と同様の構成については同じ符号を付し、説明を省略する。
【0081】
本実施の形態におけるスイッチング回路１Ｅが実施の形態４におけるスイッチング回路１Ｄと異なる点は、保護回路であるサージ抑制回路４Ｅが、低電位側主端子Ｔ２と制御基準電位端子Ｔ４との間に接続されたバイパス回路９を備えていることである。バイパス回路９は、低電位側主端子Ｔ２と制御基準電位端子Ｔ４との間を接続する低電位側配線Ｗ４に並列に接続されている。バイパス回路９の構成は、実施の形態２と同様である。
【0082】
本実施の形態において、サージ抑制回路４Ｅに流れるクランプ電流Ｉｃｐが増大し、クランプ電流Ｉｃｐに伴って低電位側主端子Ｔ２と制御端子Ｔ３との間に印加される電圧がバイパス回路動作電圧Ｖｐより大きくなると、バイパス回路９に電流（バイパス電流Ｉｂ）が流れ、クランプ電流Ｉｃｐが抑制される。したがって、制御端子Ｔ３と低電位側主端子Ｔ２との間に過大な電圧が印加されることを防止することができ、スイッチング素子２を適切に保護することができる。
【0083】
（実施の形態６）
次に、本開示の実施の形態６について説明する。図９は、本開示の実施の形態６に係るスイッチング回路１Ｆの概略構成を示す図である。本実施の形態において実施の形態５と同様の構成については同じ符号を付し、説明を省略する。
次に、本開示の実施の形態６について説明する。図９は、本開示の実施の形態６に係るスイッチング回路１Ｆの概略構成を示す図である。本実施の形態において実施の形態５と同様の構成については同じ符号を付し、説明を省略する。
【0084】
本実施の形態におけるスイッチング回路１Ｆが実施の形態５におけるスイッチング回路１Ｅと異なる点は、保護回路として、サージ抑制回路４Ｅにおけるキャパシタ７（およびキャパシタ電圧設定回路８）の代わりに、ツェナーダイオード（第１ツェナーダイオード）１０が設けられたサージ抑制回路４Ｆを備えていることである。
【0085】
すなわち、サージ抑制回路４Ｆは、サージ抑制配線Ｗ３上に直列に設けられた第１ダイオード６および第１ツェナーダイオード１０と、低電位側主端子Ｔ２と制御基準電位端子Ｔ４との間において、低電位側配線Ｗ４に並列に接続されたバイパス回路９と、を備えている。第１ダイオード６は、カソードが駆動基準電位端子Ｔ６側に接続され、アノードが低電位側主端子Ｔ２側に接続されている。第１ツェナーダイオード１０は、カソードが低電位側主端子Ｔ２側に接続され、アノードが制御基準電位端子Ｔ４側に接続されている。
【0086】
本実施の形態において、バイパス回路９は、当該バイパス回路９に電流が流れるためのバイパス回路動作電圧Ｖｐが、サージ抑制配線上の抵抗素子５、第１ダイオード６および第１ツェナーダイオード１０に電流が流れるためのサージ抑制動作電圧Ｖｏより大きいように構成される。
【0087】
本実施の形態においても、実施の形態４と同様に、寄生インダクタンスＬｐによって生じる誘導電圧ＶＬがサージ抑制回路４Ｆのサージ抑制動作電圧Ｖｏ以上となった場合、サージ抑制回路４Ｆにクランプ電流Ｉｃｐが流れる。これにより、スイッチング素子２の制御端子Ｔ３に流れる電流により、スイッチング素子２におけるスイッチング速度が遅くなり、サージ電圧Ｖｓが抑制される。
【0088】
さらに、実施の形態５と同様に、サージ抑制回路４Ｆに流れるクランプ電流Ｉｃｐが増大し、クランプ電流Ｉｃｐに伴って低電位側主端子Ｔ２と制御端子Ｔ３との間に印加される電圧がバイパス回路動作電圧Ｖｐより大きくなると、バイパス回路９にバイパス電流Ｉｂが流れ、クランプ電流Ｉｃｐが抑制される。したがって、制御端子Ｔ３と低電位側主端子Ｔ２との間に過大な電圧が印加されることを防止することができ、スイッチング素子２を適切に保護することができる。
【0089】
［シミュレーション結果］
図１０は、実施の形態１の保護回路におけるサージ抑制動作のシミュレーション結果を示すグラフである。図１０に示すグラフは、上から順に、寄生インダクタンスＬｐによって生じる誘導電圧ＶＬ、クランプ電流Ｉｃｐ、抵抗電圧ＶＲ、放電電流Ｉｄおよびスイッチ両端電圧Ｖａのオフ動作時における時間的変化を示すグラフである。
図１０は、実施の形態１の保護回路におけるサージ抑制動作のシミュレーション結果を示すグラフである。図１０に示すグラフは、上から順に、寄生インダクタンスＬｐによって生じる誘導電圧ＶＬ、クランプ電流Ｉｃｐ、抵抗電圧ＶＲ、放電電流Ｉｄおよびスイッチ両端電圧Ｖａのオフ動作時における時間的変化を示すグラフである。
【0090】
図１０の放電電流Ｉｄのグラフに示されるように、オフ動作が開始されると、駆動回路３における駆動電圧の放電に伴う放電電流Ｉｄが第１配線Ｗ１上を、駆動基準電位端子Ｔ６から制御基準電位端子Ｔ４に向けて流れる。この放電電流Ｉｄは、駆動電圧が放電に伴い降下するため、時間経過に伴って徐々に小さくなる。
【0091】
この放電電流Ｉｄが抵抗素子５に流れることにより、抵抗素子５には抵抗電圧ＶＲが発生する。図１０の抵抗電圧ＶＲのグラフに示されるように、放電電流Ｉｄの低下に伴って抵抗電圧ＶＲも時間経過に伴って徐々に小さくなる。
【0092】
一方、図１０のスイッチ両端電圧Ｖａのグラフに示されるように、スイッチング素子２のオフ動作に伴い、主端子Ｔ１，Ｔ２間にサージ電圧Ｖｓが発生している。特に、図１０のグラフでは、時刻ｔ１および時刻ｔ２において比較的大きな電圧が発生している。ターンオフ時のスイッチ電流Ｉａの変化に伴い、図１０の誘導電圧ＶＬのグラフに示されるように、寄生インダクタンスＬｐによる誘導電圧ＶＬが発生している。
【0093】
図１０のクランプ電流Ｉｃｐのグラフに示されるように、時刻ｔ１，ｔ２におけるサージ電圧Ｖｓの発生とともに生じる誘導電圧ＶＬがサージ抑制回路４Ａのサージ抑制動作電圧Ｖｏ以上となることで、クランプ電流Ｉｃｐが発生している。このクランプ電流Ｉｃｐにより抵抗電圧ＶＲが時刻ｔ１，ｔ２において一時的に持ち上げられる。この結果、駆動回路３の放電が抑制され、放電電流Ｉｄが小さくなる。
【0094】
駆動回路３の放電が抑制されることにより、スイッチング素子２におけるスイッチング速度（ターンオフ速度）が遅くなり、その後のサージ電圧Ｖｓの発生が抑制される。図１０のスイッチ両端電圧Ｖａのグラフにおける実施例は、サージ抑制回路４Ａを備えた実施の形態１のスイッチング回路１Ａを示し、比較例は、サージ抑制回路４Ａを備えていないスイッチング回路におけるスイッチ両端電圧Ｖａを示している。このグラフにおける実施例と比較例との対比から、スイッチング素子２に上記サージ抑制回路４Ａを設けることにより、サージ電圧Ｖｓの発生が抑制されていることが示される。
【0095】
図１１は、実施の形態２のスイッチング回路１Ｂにおけるオフ動作時にバイパス回路９が機能し、誤点呼が抑制されたシミュレーション結果を示すグラフである。図１１に示すグラフは、上から順に、スイッチ駆動電圧Ｖｄ、スイッチ電流Ｉａ、誘導電圧ＶＬ、クランプ電流Ｉｃｐ、バイパス電流Ｉｂおよびスイッチ両端電圧Ｖａのオフ動作時における時間的変化を示すグラフである。
【0096】
図１１のスイッチ駆動電圧Ｖｄのグラフに示されるように、オフ動作の開始によって駆動電圧Ｖｄは時間経過とともに低下する。駆動電圧Ｖｄの低下に伴ってスイッチ電流Ｉａも低下する。これらに対応して、スイッチ両端電圧Ｖａは急上昇する。このときに、主端子Ｔ１，Ｔ２間にはサージ電圧Ｖｓが生じ得る。例えば特許文献１のような、コンデンサとツェナーダイオードとで構成された従来のサージ抑制回路においては、実施の形態２のようなバイパス回路９が存在しないため、オフ動作時に誤点呼が発生し、図１１のスイッチ両端電圧Ｖａのグラフにおける破線の波形（比較例の波形）に示されるように、スイッチ両端電圧Ｖａの波形は、振動的となる場合がある。
【0097】
これに対し、本実施の形態では、サージ電圧Ｖｓの発生に伴って寄生インダクタンスＬｐによって生じる誘導電圧ＶＬがサージ抑制動作電圧Ｖｏ（オフ動作時におけるサージ抑制動作電圧Ｖｏ１）以上となった場合、図１１のクランプ電流Ｉｃｐのグラフに示されるように、サージ抑制回路４Ｂにクランプ電流Ｉｃｐが流れる。これにより、スイッチング素子２のターンオフ速度が遅くなり、図１１のスイッチ両端電圧Ｖａのグラフにおける実線の波形（実施例の波形）に示されるように、サージ電圧Ｖｓが抑えられる。
【0098】
さらに、図１１のバイパス電流Ｉｂのグラフに示されるように、例えば時刻ｔ３等において、誘導電圧ＶＬがバイパス回路動作電圧Ｖｐを超えるとバイパス回路９にバイパス電流Ｉｂが流れる。これにより、図１１のクランプ電流Ｉｃｐのグラフに示されるように、クランプ電流Ｉｃｐが過大になるのが抑えられる。その結果、誤点呼が抑えられ、スイッチング素子２が適切に保護される。
【0099】
図１２は、実施の形態２のスイッチング回路１Ｂにおけるオン動作時のシミュレーション結果を示すグラフである。図１２に示すグラフは、上から順に、スイッチ駆動電圧Ｖｄ、スイッチ電流Ｉａ、誘導電圧ＶＬ、クランプ電流Ｉｃｐ、バイパス電流Ｉｂおよびスイッチ両端電圧Ｖａのオフ動作時における時間的変化を示すグラフである。
【0100】
図１２のスイッチ駆動電圧Ｖｄのグラフに示されるように、時刻ｔ４におけるオン動作の開始によって駆動電圧Ｖｄは時間経過とともに上昇する。駆動電圧Ｖｄの上昇の際、図１２の誘導電圧ＶＬのグラフに示されるように、サージ抑制動作電圧がオフ動作時の電圧Ｖｏ１からそれより高い電圧Ｖｏ２に切り替えられる。
【0101】
図１２のスイッチ電流Ｉａのグラフに示されるように、駆動電圧Ｖｄの上昇に伴ってスイッチ電流Ｉａも上昇する。これらに対応して、図１２のスイッチ両端電圧Ｖａのグラフに示されるように、スイッチ両端電圧Ｖａは急激に下降する。図１２の誘導電圧ＶＬのグラフに示されるように、このようなスイッチ両端電圧Ｖａの急変に伴ってスイッチング素子２の寄生インダクタンスＬｐによって誘導電圧ＶＬが発生する。
【0102】
しかし、このような誘導電圧ＶＬによってオフ動作時と同様のクランプ電流Ｉｃｐがサージ抑制回路４Ｂに流れると、スイッチ駆動電圧Ｖｄが過大になってしまい、それに伴ってスイッチング素子２に印加される制御電圧Ｖｇがスイッチング素子２の耐電圧を超えることによりスイッチング素子２が損傷してしまう恐れがある。
【0103】
これに対し、本実施の形態では、キャパシタ電圧設定回路８によりオン動作時におけるサージ抑制動作電圧Ｖｏがオフ動作時の電圧Ｖｏ１より高い電圧Ｖｏ２に切り替えられている。このため、図１２のクランプ電流Ｉｃｐのグラフに示されるように、誘導電圧ＶＬが発生してもその誘導電圧ＶＬは、サージ抑制動作電圧Ｖｏ２未満となり、クランプ電流Ｉｃｐが発生しない。
【0104】
また、本例においては、バイパス回路動作電圧Ｖｐがオン動作時におけるサージ抑制動作電圧Ｖｏ２よりも低い電圧に設定されている。このため、図１２の誘導電圧ＶＬのグラフに示されるように、時刻ｔ５において誘導電圧ＶＬがバイパス回路動作電圧Ｖｐを超えている。これにより、図１２のバイパス電流Ｉｂのグラフに示されるように、バイパス電流Ｉｂが発生している。
【0105】
このように、比較的に大きい誘導電圧ＶＬが生じても、クランプ電流Ｉｃｐが流れる前に、バイパス回路９にバイパス電流Ｉｂが流れる。これにより、オン動作時においては、クランプ電流Ｉｃｐを極力流さないようにすることができ、スイッチ駆動電圧Ｖｄが過大になるのを防止することができる。
【0106】
以上のように、図１０～図１２のグラフによれば、本開示の各実施の形態において、サージ電圧Ｖｓの抑制を低損失で実現することができ、しかも、スイッチング素子２をより適切に保護することができることが示されている。なお、図１０～図１２においては、実施の形態１における保護回路または実施の形態２における保護回路についてのシミュレーション結果を示したが、他の実施の形態においても、同様の作用を奏する構成を有する限り、同様のシミュレーション結果が得られると推察される。
【0107】
（他の実施の形態）
以上、本発明の実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。
以上、本発明の実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。
【0108】
例えば、上記各実施の形態においては、スイッチング素子２として、４端子構造を有するｎ型ＭＯＳＦＥＴを用いた例を示したが、本開示の構成は、ｐ型ＭＯＳＦＥＴ等の他のＦＥＴ素子、ＩＧＢＴ等のバイポーラトランジスタ素子等、他の種類のスイッチング素子２にも適用可能である。
【産業上の利用可能性】
【0109】
本開示は、スイッチング回路において、サージ電圧の抑制を低損失で実現することができ、しかも、スイッチング素子をより適切に保護するために有用である。
【符号の説明】
【0110】
１Ａ～１Ｆ スイッチング回路
２ スイッチング素子
３ 駆動回路
４Ａ～４Ｆ サージ抑制回路（保護回路）
５ 抵抗素子
６ ダイオード（第１ダイオード）
７ キャパシタ
８，８ａ，８ｂ キャパシタ電圧設定回路
９ バイパス回路
１０ ツェナーダイオード（第１ツェナーダイオード）
１１ ダイオード（第２ダイオード）
１２ ツェナーダイオード（第２ツェナーダイオード）
１３ ツェナーダイオード（第３ツェナーダイオード）
Ｔ１ 高電位側主端子（一対の主端子）
Ｔ２ 低電位側主端子（一対の主端子）
Ｔ３ 制御端子
Ｔ４ 制御基準電位端子
Ｔ５ 駆動信号出力端子
Ｔ６ 駆動基準電位端子
Ｗ１ 第１配線
Ｗ２ 第２配線
Ｗ３ サージ抑制配線
２ スイッチング素子
３ 駆動回路
４Ａ～４Ｆ サージ抑制回路（保護回路）
５ 抵抗素子
６ ダイオード（第１ダイオード）
７ キャパシタ
８，８ａ，８ｂ キャパシタ電圧設定回路
９ バイパス回路
１０ ツェナーダイオード（第１ツェナーダイオード）
１１ ダイオード（第２ダイオード）
１２ ツェナーダイオード（第２ツェナーダイオード）
１３ ツェナーダイオード（第３ツェナーダイオード）
Ｔ１ 高電位側主端子（一対の主端子）
Ｔ２ 低電位側主端子（一対の主端子）
Ｔ３ 制御端子
Ｔ４ 制御基準電位端子
Ｔ５ 駆動信号出力端子
Ｔ６ 駆動基準電位端子
Ｗ１ 第１配線
Ｗ２ 第２配線
Ｗ３ サージ抑制配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
