特許 7341933 半導体装置、デジタル制御発振器、周波数シンセサイザ、及び半導体装置の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-01

(45)【発行日】2023-09-11

(54)【発明の名称】半導体装置、デジタル制御発振器、周波数シンセサイザ、及び半導体装置の制御方法

(51)【国際特許分類】

   H03L 7/099 20060101AFI20230904BHJP

【ＦＩ】

H03L7/099

【請求項の数】 9

(21)【出願番号】P 2020051592

(22)【出願日】2020-03-23

(65)【公開番号】P2021150914

(43)【公開日】2021-09-27

【審査請求日】2021-12-02

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100125151

【弁理士】

【氏名又は名称】新畠 弘之

(72)【発明者】

【氏名】丸山 龍彦

【審査官】志津木 康

(56)【参考文献】

【文献】米国特許出願公開第２０１０／０００１７８４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／００５７７３８（ＵＳ，Ａ１）

【文献】特開２００９－１８９００２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｂ５／３０－５／４２

Ｈ０３Ｌ１／００－９／００

(57)【特許請求の範囲】

【請求項1】

第１制御端子と第２制御端子との間に直列に接続され、前記第１制御端子と前記第２制御端子とには複数種類の容量制御信号が供給可能である複数のスイッチング素子と、
前記複数のスイッチング素子それぞれの対応する一端に容量制御端子が接続される複数の可変容量素子と、
を備え、
前記複数のスイッチング素子同士において、スイッチング素子が有する一端と他端が、当該スイッチング素子とは異なるスイッチング素子が有する端子と直列接続される、半導体装置。

【請求項2】

前記複数のスイッチング素子のうちの一つのスイッチング素子に非導通状態にする第１接続信号が供給され、残りのスイッチング素子に導通状態にする第２接続信号が供給される、請求項１に記載の半導体装置。

【請求項3】

前記第１制御端子及び前記第２制御端子の一方に前記可変容量素子を第１容量にする第１容量信号が供給され、他方に前記可変容量素子を前記第１容量と異なる第２容量にする第２容量信号が供給される、請求項２に記載の半導体装置。

【請求項4】

前記複数のスイッチング素子と前記複数の可変容量素子は、前記可変容量素子と前記スイッチング素子を有する素子を列状に配置させた列状の複数素子で構成され、
前記列状の複数素子を複数並べ、前記素子を行列状に配置した請求項２又は３に記載の半導体装置。

【請求項5】

対応する行にそれぞれ配置される複数のスイッチング素子の制御端子は共通の制御線に直列に接続され、前記制御線には前記第１接続信号又は前記第２接続信号が供給される、請求項４に記載の半導体装置。

【請求項6】

前記可変容量素子は、ＮＭＯＳトランジスタのゲート容量である、請求項１乃至５のいずれか一項に記載の半導体装置。

【請求項7】

前記スイッチング素子は、トランジスタである、請求項１乃至６のいずれか一項に記載の半導体装置。

【請求項8】

前記複数の可変容量素子は、並列に接続される、請求項１乃至７のいずれか一項に記載の半導体装置。

【請求項9】

第１制御端子と第２制御端子との間に直列に接続される複数のスイッチング素子であって、前記複数のスイッチング素子同士において、スイッチング素子が有する一端と他端が、当該スイッチング素子とは異なるスイッチング素子が有する端子と直列接続され、前記第１制御端子と前記第２制御端子とには複数種類の容量制御信号が供給可能である複数のスイッチング素子と、前記複数のスイッチング素子それぞれの対応する一端に容量制御端子が接続される複数の可変容量素子と、を備える半導体装置の制御方法であって、
前記複数のスイッチング素子の少なくとも一つを非導通状態にする工程と、
前記第１制御端子及び前記第２制御端子の一方に、前記可変容量素子を第１容量にする第１容量信号を供給し、他方に前記可変容量素子を前記第１容量と異なる第２容量にする第２容量信号を供給する工程と、
を備える半導体装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置、デジタル制御発振器、周波数シンセサイザ、及び半導体装置の制御方法に関する。

【背景技術】

【0002】

デジタル制御発振器は、インダクタと複数の可変容量素子とが並列接続され、ＬＣ発振回路として一般に構成される。そして、デジタル制御信号で各可変容量素子を高容量値および低容量値のいずれか一方になるように制御することで、デジタル制御発振器を所定の周波数で発振させる。

【0003】

このデジタル制御発振器において、単位制御信号に対する周波数変化を小さくかつ一定にしつつ発振周波数レンジを広くするには、制御ビット数を増やすとともに可変容量素子の個数も増やす必要がある。ところが、制御ビット数および可変容量素子の個数の増加により、各可変容量素子を制御する制御線の占有面積が増大し、さらに制御線の寄生容量も増大してしまう。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１５－１４９６９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、制御線の占有面積及び寄生容量を抑制しつつ、可変容量素子の個数の増加が可能な半導体装置、デジタル制御発振器、周波数シンセサイザ、及び半導体装置の制御方法を提供することである。

【課題を解決するための手段】

【0006】

本実施形態に係る半導体装置は、複数のスイッチング素子と、複数の可変容量素子とを備える。複数のスイッチング素子は、第１制御端子と第２御端子との間に直列に接続され、第１制御端子と第２御端子とには複数種類の容量制御信号が供給可能である。複数の可変容量素子は、複数のスイッチング素子それぞれの対応する一端に容量制御端子が接続される。

【図面の簡単な説明】

【0007】

【図1】無線通信装置のブロック図。

【図2】周波数シンセサイザの構成を示すブロック図。

【図3】周波数シンセサイザで使用可能な周波数帯域を示すバンド図。

【図4】Ｂｌｕｅｔｏｏｔｈ規格に準拠した通信における周波数ホッピング型スペクトラム拡散方式の概念図。

【図5】第２素子群の構成例を示す図。

【図6】図５の容量素子の一部を詳細に示す図。

【図7】ＮＭＯＳトランジスタの回路例。

【図8】図７のＮＭＯＳトランジスタの電圧と容量の関係を示す図。

【図9】可変容量素子が高容量となる範囲例を示す図。

【図10】周波数シンセサイザの発振周波数の過渡変化例を示す図。

【発明を実施するための形態】

【0008】

以下、本発明の実施形態に係る半導体装置、デジタル制御発振器、周波数シンセサイザ、及び半導体装置の制御方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は、本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。また、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。

【0009】

（第１実施形態）
図１は、無線通信装置１のブロック図である。図１に示すように、無線通信装置１は、周波数シンセサイザ１００と、アンテナ２００と、スイッチ２０１と、低雑音増幅器２０２と、ミキサ２０３と、フィルタ２０４と、可変利得増幅器（ＶＧＡ：Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）２０５と、Ａ／Ｄ変換器（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ変換器）２０６と、信号処理部２０７と、Ｄ／Ａ変換器（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ変換器）２０８と、フィルタ２０９と、ミキサ２１０と、電力増幅器２１１と、を有する。

【0010】

周波数シンセサイザ１００は、例えば周波数帯域信号に基づいてローカル信号ＬＯを生成する。周波数シンセサイザ１００の詳細は図２を用いて後述する。

【0011】

アンテナ２００は、無線周波数の受信信号を受信し、無線周波数の送信信号を送信する。スイッチ２０１は、受信時に、アンテナ２００で受信された受信信号を低雑音増幅器２０２に供給する。低雑音増幅器２０２は、スイッチ２０１から供給された受信信号を低雑音で増幅する。ミキサ２０３は、低雑音増幅器２０２の出力信号をローカル信号ＬＯにより周波数変換して、受信信号より周波数を低くする。フィルタ２０４は、ミキサ２０３の出力信号を帯域制限する。可変利得増幅器２０５は、フィルタ２０４の出力信号を増幅する。可変利得増幅器２０５の利得は可変であり、可変利得増幅器２０５の出力信号の振幅がほぼ一定となるように調整される。Ａ／Ｄ変換器２０６は、可変利得増幅器２０５の出力信号をデジタル信号に変換する。信号処理部２０７は、Ａ／Ｄ変換器２０６から供給されたデジタル信号を信号処理して受信データを得る。

【0012】

また、信号処理部２０７は、送信データを信号処理したデジタル信号を出力する。Ｄ／Ａ変換器２０８は、信号処理部２０７から出力されたデジタル信号をアナログ信号に変換する。フィルタ２０９は、Ｄ／Ａ変換器２０８から出力されたアナログ信号を帯域制限する。ミキサ２１０は、フィルタ２０９の出力信号をローカル信号ＬＯにより周波数変換して、無線周波数の信号として出力する。電力増幅器２１１は、ミキサ２１０の出力信号を電力増幅した送信信号をスイッチ２０１に供給する。スイッチ２０１は、送信時に、電力増幅器２１１から供給された送信信号をアンテナ２００に供給する。

【0013】

ここで、図２に基づき、周波数シンセサイザ１００の詳細な構成を説明する。
図２は、本実施形態に係る周波数シンセサイザ１００の構成を示すブロック図である。本実施形態に係る周波数シンセサイザ１００は、制御回路１１０と、
デジタル制御発振器１２０と、を備える。例えば、周波数シンセサイザ１００は、デジタル制御発振器１２０の発振周波数を制御回路１１０によりループ制御するフェーズドロックループ（ＰＬＬ）回路である。

【0014】

制御回路１１０は、基準信号生成部１１２と、比較信号生成部１１４と、比較部１１６と、位相－周波数制御回路１１８とを有する。また、デジタル制御発振器１２０は、インダクタ１２２と、可変容量部１２４と、負性抵抗生成部１２６と、出力アンプ１３２と、を有するＬＣ発振回路として構成される。

【0015】

このデジタル制御発振器１２０は、可変容量部１２４の容量値を変化させることによりデジタル制御発振器１２０の発振周波数を変化させることが可能である。可変容量部１２４は、第１素子群１２８と、第２素子群１３０と、を有する。可変容量部１２４は、は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に配置される半導体装置である。

【0016】

第１素子群１２８は、粗調整用の可変容量であり、デジタル制御発振器１２０の発振周波数を大まかに決定するために用いられる。一方で、第２素子群１３０は、微調整用の可変容量であり、デジタル制御発振器１２０の発振周波数を微調整するために用いられる。デジタル制御発振器１２０に対する単位制御信号に対する周波数変化は、第２素子群１３０の単位容量の変化に対応する。例えば、第２素子群１３０は、例えば合計容量を１０２４段階で段階的に変化可能である。本実施形態では、１段階の変化で離散的に変化する第２素子群１３０の合計容量の変化量を単位容量と称する。また、第２素子群１３０の合計容量を離散的に変化させることが可能な段階数を制御ビット数と称する。すなわち、第２素子群１３０の制御ビット数は、例えば１０２４ビットである。第２素子群１３０の詳細は後述する。

【0017】

制御回路１１０において、基準信号生成部１１２は、例えば周波数帯域信号に基づき、基準信号ＲＥＦを生成する。例えば、周波数帯域信号は、Ｂｌｕｅｔｏｏｔｈ（登録商標）に準拠している。
図３は、本実施形態に係る周波数シンセサイザ１００で使用可能な周波数帯域を示すバンド図である。図３に示すように、本実施形態に係るマスター１とスレーブ２、３との間で使用する周波数帯域は、Ｂｌｕｅｔｏｏｔｈ規格で予め決められた、２．４［ＧＨｚ］帯域である。詳しくは、２．４０２～２．４８０［ＧＨｚ］の周波数が７９分割される。つまり、２．４０２［ＧＨｚ］、２．４０３［ＧＨｚ］、２．４０４［ＧＨｚ］、・・・、２．４８０［ＧＨｚ］のいずれかの周波数を用いて通信が行われる。

【0018】

図４は、Ｂｌｕｅｔｏｏｔｈ規格に準拠した通信における周波数ホッピング型スペクトラム拡散方式の概念図であり、縦軸に時刻の経過と、横軸にその時刻における使用される周波数との関係を示す。図４は、周波数シンセサイザ１００が使用する周波数帯域を時間毎に切り替えて（ホッピング）いる様子を示している。Ｂｌｕｅｔｏｏｔｈ規格に準拠した通信では、使用する周波数を１秒間に１６００回変化させていることから、周波数を一定に保ちながらデータ転送をする時間は６２５［μｓｅｃ］となる。つまり、図４中に示すαの値とは６２５［μｓｅｃ］となる。またこの６２５［μｓｅｃ］毎の区間は１スロットと称される。

【0019】

再び図２を参照し、比較信号生成部１１４は、デジタル制御発振器１２０の出力ＬＯに対して分周および積分などの処理を施して比較信号を生成する。比較部１１６は、比較信号および基準信号ＲＥＦを受け、デジタル制御発振器１２０の位相が速いか遅いかを比較結果として出力する。

【0020】

位相－周波数制御回路１１８は、比較部１１６の比較結果に基づいて、可変容量部１２４の容量値を調整する。より詳細には、位相－周波数制御回路１１８は、デジタル制御発振器１２０の位相が速い場合には、周波数を下げるように変容量部１２４の容量値を設定する。一方で、デジタル制御発振器１２０の位相が遅い場合は、周波数を上げるように容量値を設定する。すなわち、位相－周波数制御回路１１８は、第１素子群１２８を制御する粗調整制御信号と、第２素子群１３０を制御する微調整制御信号とを生成し、容量部１２４の容量値を設定することで、最終的に所望の発振周波数でデジタル制御発振器１２０を発振させることが可能である。この微調整制御信号には発振周波数に対する第２素子群１３０の制御ビット数の情報が含まれる。すなわち、微調整制御信号は、第２素子群１３０の合計容量の情報を有する。

【0021】

このように、粗調整制御信号によりデジタル制御発振器１２０の発振周波数を大まかに決定し、微調整制御信号によりデジタル制御発振器１２０の発振周波数を目標値に追従させる。これにより、周波数シンセサイザは所望の発振周波数信号を安定的に供給する。微調整制御信号の詳細も後述する。

【0022】

ここで、図５及び図６に基づき、第２素子群１３０の詳細な構成を説明する。
図５は、第２素子群１３０の構成例を示す図である。図５に示すように、第２素子群１３０は、３２×３２個の素子Ｅ（１、１）～Ｅ（３２、３２）を有する。これらの３２×３２個の素子Ｅ（１、１）～Ｅ（３２、３２）は、２次元の行列状に配置される。ここで、ｎ行、ｍ列を（ｎ、ｍ）で示すこととする。例えばｎ、ｍは１以上３２以下の整数である。これにより、例えば素子Ｅ（１２、１５）は、１２行１５列に配置される素子を意味する。また、第２素子群１３０は、列状に配置された制御端子１３０ａと、行状に配置された上側の制御端子１３０ｂと、行状に配置された下側の制御端子１３０ｃと、を有する。なお、本実施形態では、説明を簡単にするために、素子Ｅの数を３２×３２個としているが、これに限定されない。

【0023】

図５を参照にしつつ、図６に基づき、第２素子群１３０の詳細な構成を説明する。図６は、図５の容量素子Ｅ（１、１）～Ｅ（３２、３２）の一部を詳細に示す図である。図６に示すように各容量素子Ｅ（１、１）～Ｅ（３２、３２）は、可変容量素子Ｃ（１、１）～Ｃ（３２、３２）と、スイッチング素子Ｓ（１、１）～Ｓ（３２、３２）と、を有する。各可変容量素子Ｃ（１、１）～Ｃ（３２、３２）は、容量制御端子に供給される複数種類の容量制御信号により第１容量と、第１容量よりも容量が小さい第２容量に容量が変化する。より詳細には、各可変容量素子Ｃ（１、１）～Ｃ（３２、３２）は、第１容量信号が容量制御端子に供給されると第１容量となり、第２容量信号が容量制御端子に供給されると第２容量となる。

【0024】

各可変容量素子Ｃ（１、１）～Ｃ（３２、３２）は、例えば２つのＮＭＯＳトランジスタのゲート容量からなるコンデンサである。すなわち、各可変容量素子Ｃ（１、１）～Ｃ（３２、３２）は、例えば２つのＮＭＯＳトランジスタが並列に接続されている。例えば、各可変容量素子Ｃ（１、１）～Ｃ（３２、３２）は、２つのＮＭＯＳトランジスタのドレインとソースを接合して構成される。この場合、レインとソースを接合した端子が容量制御端子となる。また、各可変容量素子Ｃ（１、１）～Ｃ（３２、３２）は、デジタル制御発振器１２０（図１）の端子Ｔ１、Ｔ２間に並列に接続される。

【0025】

スイッチング素子Ｓ（１、１）～Ｓ（３２、３２）は、例えばＮＭＯＳトランジスタである。スイッチング素子Ｓ（１、１）～Ｓ（３２、３２）は、ゲートに供給される制御信号により、ＯＮ／ＯＦＦ動作する。例えば、制御信号がＨレベル（高電圧）である場合に導通状態（ＯＮ）となり、Ｌレベル（低電圧）である場合に非導通状態（ＯＦＦ）となる。なお、本実施形態に係るＬレベルの制御信号が第１接続信号に対応し、Ｈレベルの制御信号が第２接続信号に対応する。また、本実施形態に係るスイッチング素子Ｓ（１、１）～Ｓ（３２、３２）は、制御信号がＨレベルである場合に導通状態（ＯＮ）となり、Ｌレベルである場合に非導通状態（ＯＦＦ）となるが、これに限定されない。例えば、制御信号がＬレベルである場合に導通状態（ＯＮ）となり、Ｈレベルである場合に非導通状態（ＯＦＦ）となるように構成してもよい。また、スイッチング素子Ｓ（１、１）～Ｓ（３２、３２）の構成は、ＮＭＯＳトランジスタに限定されない。

【0026】

上側の制御端子Ｏｔｎと、対向する下側の制御端子Ｏｂｎに接続される列制御線Ｌｔｎには、スイッチング素子Ｓ（１、ｎ）～Ｓ（３２、ｎ）が直列に接続される。また、スイッチング素子Ｓ（１、ｎ）～Ｓ（３２、ｎ）それぞれの対応する一端に各可変容量素子Ｃ（１、ｎ）～Ｃ（３２、ｎ）の容量制御端子が接続される。制御端子Ｏｔｎ、及び制御端子Ｏｂｎには、第１容量信号又は第２容量信号が供給される。

【0027】

また、制御端子Ｏｇｍに接続される行制御線Ｌｇｍには、は、スイッチング素子Ｓ（ｍ、１）～Ｓ（ｍ、３２）の制御端子であるゲートが直列に接続される。制御端子Ｏｇｍの信号が、例えばＨレベルであれば、スイッチング素子Ｓ（ｍ、１）～Ｓ（ｍ、３２）は導通状態（ＯＮ）となり、Ｌレベルであれば、スイッチング素子Ｓ（ｍ、１）～Ｓ（ｍ、３２）は非導通状態（ＯＦＦ）となる。このように、対応する行ｍにそれぞれ配置される複数のスイッチング素子Ｓ（ｍ、１）～Ｓ（ｍ、３２）の制御端子は、共通の行制御線Ｌｇｍに直列に接続され、行制御線Ｌｇｍには第１接続信号又は第２接続信号が供給される。

【0028】

このように、複数のスイッチング素子Ｓ（１、ｎ）～Ｓ（３２、ｎ）と複数の可変容量素子Ｃ（１、ｎ）～Ｃ（３２、ｎ）は、可変容量素子Ｃとスイッチング素子Ｓを有する素子Ｅを列状に配置させた列状の複数素子Ｅ（１、ｎ）～Ｅ（３２、ｎ）で構成される。そして、第２素子群１３０は、列状の複数素子Ｅ（１、ｎ）～Ｅ（３２、ｎ）をｍ列分並べて配置される。これにより、素子Ｅは行列状Ｅ（１、１）～Ｅ（３２、３２）に配置される。

【0029】

これにより、後述するように、可変容量素子Ｃ（１、１）～Ｃ（３２、３２）の合計容量は、３２本の列制御線Ｌｔｎと３２本の行制御線Ｌｇｍにより制御可能となる。このように、従来であれば、可変容量素子Ｃ（１、１）～Ｃ（３２、３２）のそれぞれに個別の制御線が位相－周波数制御回路１１８（図２）から接続されていたため、ｎ×ｍ（３２×３２＝１０２４）本の制御線が必要であったが、ｎ＋ｍ（３２＋３２＝６４）本の制御線で済むので、容量素子Ｅ（１、１）～Ｅ（３２、３２）の小型化と寄生容量の低減化とが可能となる。これにより、ＳＯＩ基板内の限られたスペース内で容量素子Ｅ（１、１）～Ｅ（３２、３２）の数を増加させることもより容易となる。すなわち、ＳＯＩ基板内の限られたスペース内で第２素子群１３０のビット数をより容易に増加させることが可能となる。

【0030】

ここで、図７及び図８を用いて、各可変容量素子Ｃ（１、１）～Ｃ（３２、３２）を構成するＮＭＯＳトランジスタの特性を説明する。図７は、ＮＭＯＳトランジスタのゲート（Ｇａｔｅ）に電圧ＶＤＤを印加し、ソース（Ｓｏｕｒｃｅ）とドレイン（Ｄｒａｉｎ）に可変電圧Ｖを印加する可変容量素子Ｃの等価回路例を示す。図８は、図７のＮＭＯＳトランジスタの電圧と容量の関係を示す図である。横軸は可変電圧Ｖを示し、縦軸はＮＭＯＳトランジスタのゲート容量Ｃを示す。

【0031】

図８に示すようにＮＭＯＳトランジスタは、低電圧レベルＬでは高容量値ＣＨ１を示し、高電圧レベルＨでは低容量値ＣＨ１を示す。すなわち、各可変容量素子Ｃ（１、１）～Ｃ（３２、３２）は、低電圧Ｌが印加されると高容量となり、高電圧Ｈが印加されると低容量となる。

【0032】

すなわち、各可変容量素子Ｃ（１、１）～Ｃ（３２、３２）は、上側の制御端子Ｏｔｎ又は下側の制御端子Ｏｂｎから出力される第１容量信号が低電圧レベルＬに対応する場合に高容量となり、第２容量信号が、高電圧レベルＨに対応する場合に低容量となる。

【0033】

上述の単位容量は、高容量と低容量との差分となる。このように、本実施形態では可変容量素子Ｃに、ＮＭＯＳトランジスタのゲート容量を用いる。このため、高電圧レベルＨ、低電圧レベルＬを適宜設定することで、単位容量を自在に設定することが可能となる。これにより、例えば、高電圧レベルＨ、低電圧レベルＬを適宜設定することで、デジタル制御発振器１００における単位制御信号に対する周波数変化を、より簡易に調整可能となる。

【0034】

ここで、図５及び図６を参照にしつつ図９に基づき、可変容量素子Ｃ（１、１）～Ｃ（３２、３２）の合計容量の制御について説明する。図９は、可変容量素子Ｃ（１、１）～Ｃ（３２、３２）が高容量となる範囲例Ａ１３０を示す図である。図中のＬは、低電圧レベルＬである第１容量信号を示し、Ｈは、高電圧レベルＨである第２容量信号を示す。また、Ｏｐｅｎ信号が、スイッチング素子Ｓ（１、１）～Ｓ（３２、３２）を非道通状態にする第１接続信号に対応し、Ｓｈｏｒｔ信号が、スイッチング素子Ｓ（１、１）～Ｓ（３２、３２）を道通状態にする第２接続信号に対応する。

【0035】

図９に示すように、制御端子Ｏｇ１からＯｇ３２の内の一つの制御端子Ｏｇｎには、スイッチング素子を非道通状態にするＯｐｅｎ信号（第１接続信号）が出力される。一方で他の制御端子Ｏｇ１からＯｇ３２の内の制御端子Ｏｇｎを除く制御端子には、Ｓｈｏｒｔ信号（第２接続信号）が出力される。

【0036】

これにより、Ｏｐｅｎ信号が出力されたスイッチング素子Ｓ（ｎ、１）～Ｓ（ｎ、３２）が非道通状態となる。このため、制御端子Ｏｔ１～Ｏｔ３２、及び制御端子Ｏｂ１～Ｏｂ３２、のそれぞれには、第１容量信号（Ｌ）、第２容量信号（Ｈ）のいずれも出力可能となり、可変容量素子Ｃ（１、１）～Ｃ（３２、３２）には、第１容量信号（Ｌ）、第２容量信号（Ｈ）のいずれかが出力される。
換言すると、全てのスイッチング素子Ｓ（ｎ、１）～Ｓ（ｎ、３２）が道通状態であれば、制御端子Ｏｔ１～Ｏｔ３２と、対応する制御端子Ｏｂ１～Ｏｂ３２間は同電位となるので、第１容量信号（Ｌ）、第２容量信号（Ｈ）のいずれか一方しか印加できなくなる。これに対して、本実施形態では、Ｏｐｅｎ信号が出力されたスイッチング素子Ｓ（ｎ、１）～Ｓ（ｎ、３２）が非道通状態となるので、制御端子Ｏｔ１～Ｏｔ３２と、対応する制御端子Ｏｂ１～Ｏｂ３２間は同電位、又は異なる電位にすることが可能である。これにより、上述のように、制御端子Ｏｔ１～Ｏｔ３２、及び制御端子Ｏｂ１～Ｏｂ３２、のそれぞれには、第１容量信号（Ｌ）、第２容量信号（Ｈ）のいずれも印加可能となる。

【0037】

例えば、可変容量素子Ｃ（１、１）のみを高容量とし、他の可変容量素子Ｃを低容量とする場合には、Ｏｐｅｎ信号を制御端子Ｏｇ１に出力し、制御端子Ｏｔ１にのみ第１容量信号（Ｌ）を出力する。すなわち、制御端子Ｏｔ１～Ｏｔ３２、及び制御端子Ｏｂ１～Ｏｂ３２のうちの制御端子Ｏｔ１を除く制御端子には、第２容量信号（Ｈ）を出力する。

【0038】

次に、可変容量素子Ｃ（１、１）、Ｃ（２、１）のみを高容量とし、他の可変容量素子Ｃを低容量とする場合には、Ｏｐｅｎ信号を制御端子Ｏｇ２に出力し、制御端子Ｏｔ１にのみ第１容量信号（Ｌ）を出力する。このように、制御端子Ｏｔ１～Ｏｔ３２、及び制御端子Ｏｂ１～Ｏｂ３２のうちの制御端子Ｏｔ１を除く制御端子には、第２容量信号（Ｈ）を出力すると、Ｏｐｅｎ信号を出力するＯｇｎを変更することにより、高容量の可変容量素子Ｃの数を３２個まで一個ずつ増加できる。

【0039】

可変容量素子Ｃを３２個高容量とし、３３個目を高容量とする場合には、Ｏｐｅｎ信号を制御端子Ｏｇ１に出力し、制御端子Ｏｔ１、Ｏｂ１、Ｏｔ２にのみ第１容量信号（Ｌ）を出力する。そして、Ｏｐｅｎ信号を出力するＯｇｎを変更することにより、高容量の可変容量素子Ｃの数を３３個から６４個まで一個ずつ増加できる。

【0040】

可変容量素子Ｃを６４個高容量とし、６５個目を高容量とする場合には、Ｏｐｅｎ信号を制御端子Ｏｇ１に出力し、制御端子Ｏｔ１、Ｏｂ１、Ｏｔ２、Ｏｂ２、Ｏｔ３にのみ第１容量信号（Ｌ）を出力する。そして、Ｏｐｅｎ信号を出力するＯｇｎを変更することにより、高容量の可変容量素子Ｃの数を６５個から９６個まで一個ずつ増加できる。図９では、Ｏｐｅｎ信号を制御端子Ｏｇ３に出力しているので、可変容量素子Ｃを６７個高容量とし、残りの可変容量素子Ｃを低容量としている。
このような処理を行うことにより、可変容量素子Ｃ（１、１）～Ｃ（３２、３２）の合計容量値を３２×３２段階で変更可能となる。すなわち、素子群１３０は、１０２４ビットの可変容量を有する。

【0041】

再び図２に戻り、微調整制御信号の詳細を説明する。周波数シンセサイザ１００の位相－周波数制御回路１１８は、例えばＮ個を高容量とする場合には、３２×３２をＮで除算し、解ｎに相当する列の制御端子Ｏｔ１～Ｏｔｎ、Ｏｂ１～Ｏｂｎに第１容量信号（Ｌ）を出力し、余りが０でない場合には、Ｏｔ（ｎ＋１）にも第１容量信号（Ｌ）を出力する。この場合、あまりの数ｍに相当する制御端子ＯｇｍにＯｐｅｎ信号を出力する。

【0042】

例えば、６７個を高容量とする場合には、６７を３２で除算する。解が２で余りが３となるので、制御端子Ｏｔ１～Ｏｔ２と、Ｏｂ１からＯｂ２と、Ｏｔ３＝Ｏｔ（２＋１）に第１容量信号（Ｌ）を出力し、制御端子Ｏｇ３にＯｐｅｎ信号を出力する。

【0043】

また、例えば、６４個を高容量とする場合には、６４を３２で除算する。解が２で余りが０となるので、制御端子Ｏｔ１～Ｏｔ２と、Ｏｂ１からＯｂ２に第１容量信号（Ｌ）を出力し、制御端子Ｏｇ３２にＯｐｅｎ信号を出力する。例えば、位相－周波数制御回路１１８は、現在の発振周波数の設定値と比較部１１６による位相比較結果に基づき、制御端子Ｏｔ１～Ｏｔｎ、Ｏｂ１～Ｏｂｎ、制御端子Ｏｇ１～Ｏｂｎの制御信号を微調整制御信号として第２素子群１３０に印加する。このように、可変容量素子Ｃ（１、１）～Ｃ（３２、３２）の合計容量値を３２×３２＝１０２４段階で変更することが可能である。

【0044】

図１０は、周波数シンセサイザ１００の発振周波数の過渡変化例を示す図である。横軸は時間を示し、縦軸は発振周波数を示す。図１０中のラインＬ１０は、本実施形態に係る周波数シンセサイザ１００の発振周波数の過渡変化例を示し、ラインＬ２０は、比較例の発振周波数の過渡変化例を示す。周波数変換点を時間０とする。

【0045】

比較例は、Ｎを基数とする異なる容量の容量素子により総容量を変更する例である。例えば、Ｎ＝１６を基数とし、単位容量を１ｆＦとする。これにより、例えば２５６ｆＦの容量素子を３個、１６ｆＦの容量素子を１５個、１ｆＦの容量素子を１５個で１０２４階調を実現することが可能である。ここで、２５６ｆＦから２５５ｆＦに容量を切替えることを想定する。この場合、比較例では、２５６ｆＦの容量素子をＯＮからＯＦＦ、同時に１６ｆＦの容量素子１５個をＯＦＦからＯＮ、１ｆＦの容量素子をＯＦＦからＯＮとする必要がある。ところが、有限の時間で切替えが行われるため、各容量を同時に切替えることは実現困難である。そのため、容量の切り替えの際に、容量値が２５６ｆＦと比べて大きい値となったり、２５５ｆＦと比べて小さい値となったりしてしまう。この切替え時の容量値変動は、ラインＬ２０に示すように、周波数が瞬時的に大きい値や小さい値をとる原因となる。

【0046】

これに対して、本実施形態に係る周波数シンセサイザ１００では、ラインＬ１０に示すように、このような現象は生じることがない。すなわち、可変容量素子Ｃ（１、１）～Ｃ（３２、３２）の合計容量値の変更は、可変容量素子Ｃ１個ずつの容量を変更することで可能となる。これにより、ビット変更の際に、容量素子の入れ替え動作は不要であり、発振周波数のずれが発生することが抑制される。

【0047】

なお、本実施形態に係る第２素子群１３０は、周波数シンセサイザ１００に用いたが、これに限定されない。第２素子群１３０は、可変容量を必要とする全ての電子機器に用いることが可能である。

【0048】

以上説明したように、本実施形態形によれば、第２素子群１３０は、列制御端子（Ｏｔｎ）と列御端子（Ｏｂｎ）との間の列制御線Ｏｔｎに、直列に複数のスイッチング素子Ｓ（１、ｎ）～Ｓ（３２、ｎ）を接続し、複数のスイッチング素子Ｓ（１、ｎ）～Ｓ（３２、ｎ）それぞれの対応する一端に容量制御端子が接続される複数の可変容量素子Ｃ（１、ｎ）～Ｃ（３２、ｎ）を備えるように構成した。これにより、列制御端子（Ｏｔｎ）と対向する列御端子（Ｏｂｎ）には、第１容量信号又は第２容量信号が供給可能となり、各可変容量素子Ｃ（１、ｎ）～Ｃ（３２、ｎ）に、位相－周波数制御回路１１８から個別に制御線を接続せずとも、列制御線Ｏｔｎにより可変容量素子Ｃ（１、ｎ）～Ｃ（３２、ｎ）の合計容量を３２段階に変更できる。このように、制御線数を低減することにより、限られたスペース内においても、制御線の占有面積及び寄生容量を抑制しつつ可変容量素子Ｃ（１、ｎ）～Ｃ（３２、ｎ）の個数の増加が可能となる。

【0049】

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置、方法及びプログラムは、その他の様々な形態で実施することができる。また、本明細書で説明した装置、方法及びプログラムの形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。

【符号の説明】

【0050】

１：無線通信装置、１００：周波数シンセサイザ、１１０：制御回路、１２０：デジタル制御発振器、１３０：第２素子群（半導体装置）、Ｓ（１、１）～Ｓ（３２、３２）：可変容量素子、Ｓ（１、１）～Ｓ（３２、３２）：スイッチング素子、Ｏｔ１～Ｏｔ３２、Ｏｂ１～Ｏｂ３２：列制御端子、Ｏｇ１～Ｏｇ３２：行制御端子。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】