特許 7342082 メモリデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-01

(45)【発行日】2023-09-11

(54)【発明の名称】メモリデバイス

(51)【国際特許分類】

   G11C 11/16 20060101AFI20230904BHJP

   G11C 13/00 20060101ALI20230904BHJP

【ＦＩ】

G11C11/16 230

G11C13/00 400A

G11C13/00 400G

【請求項の数】 20

(21)【出願番号】P 2021157277

(22)【出願日】2021-09-27

(65)【公開番号】P2022056399

(43)【公開日】2022-04-08

【審査請求日】2021-09-27

(31)【優先権主張番号】17/037,492

(32)【優先日】2020-09-29

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】319006047

【氏名又は名称】シャープセミコンダクターイノベーション株式会社

(73)【特許権者】

【識別番号】504157024

【氏名又は名称】国立大学法人東北大学

(74)【代理人】

【識別番号】110002848

【氏名又は名称】弁理士法人ＮＩＰ＆ＳＢＰＪ国際特許事務所

(72)【発明者】

【氏名】関口 善久

(72)【発明者】

【氏名】遠藤 哲郎

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００４－３４８９３７（ＪＰ，Ａ）

【文献】特開２０１０－２６２６９５（ＪＰ，Ａ）

【文献】国際公開第２０１０／０４１６３２（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／１６

Ｇ１１Ｃ １３／００

(57)【特許請求の範囲】

【請求項1】

複数の第１メモリセルを含む第１領域と、複数の第２メモリセルを含む第２領域とを含むセルアレイと、
前記複数の第１メモリセルの各々に接続された複数の第１ワード線と、
前記複数の第２メモリセルの各々に接続された複数の第２ワード線と、
前記複数の第１メモリセルと前記複数の第２メモリセルとに共通に接続された第１ビット線と、
データの読み出し動作時において、ロウアドレスに応じて、前記複数の第１ワード線のいずれかと、前記複数の第２ワード線のいずれかとを並行して選択するロウデコーダと、
前記第１領域と前記第２領域との間に設けられ、前記データの読み出し動作時において前記第１ビット線に電気的に接続されるセンスアンプと
を具備し、
前記複数の第１ワード線及び前記第２ワード線の各々は、第１方向に沿って設けられ、
前記第１ビット線は、前記第１方向と異なる第２方向に沿って設けられ、
前記センスアンプは、前記第２方向において、前記第１領域と前記第２領域との間に設けられ、
前記ロウデコーダは、第１ロウアドレスに応じて選択される前記複数の第１ワード線のいずれかと前記複数の第２ワード線のいずれかとの間の前記第１及び第２ワード線の本数と、前記第１ロウアドレスと異なる第２ロウアドレスに応じて選択される前記複数の第１ワード線のいずれかと前記複数の第２ワード線のいずれかとの間の前記第１及び第２ワード線の本数とが、常に複数となるよう、前記複数の第１ワード線のいずれかと、前記複数の第２ワード線のいずれかとを並行して選択する、メモリデバイス。

【請求項2】

前記ロウデコーダは、前記複数の第１ワード線のいずれかに接続された前記複数の第１メモリセルのいずれかと、前記複数の第２ワード線のいずれかに接続された前記複数の第２メモリセルのいずれかとから前記センスアンプに至る経路における前記第１ビット線の経路長が、前記第１ロウアドレスと前記第２ロウアドレスとで平均化されるように、前記複数の第１ワード線のいずれか及び前記複数の第２ワード線のいずれかを選択する、請求項１記載のメモリデバイス。

【請求項3】

前記第１ロウアドレスに応じて選択される前記複数の第１ワード線のいずれかと前記複数の第２ワード線のいずれかとの間の前記第１及び第２ワード線の本数の和は、前記第２ロウアドレスに応じて選択される前記複数の第１ワード線のいずれかと前記複数の第２ワード線のいずれかとの間の前記第１及び第２ワード線の本数の和と等しい、請求項１または２記載のメモリデバイス。

【請求項4】

前記データの読み出し動作時において、前記ロウデコーダは、
前記第１領域において、前記複数の第１ワード線のうち、前記センスアンプから最も遠い第１ワード線を基準にしてｉ番目を選択し、
前記第２領域において、前記複数の第２ワード線のうち、前記センスアンプに最も近い第２ワード線を基準にしてｉ番目を選択し、
ｉは１からＮまでの自然数であり、Ｎは前記第１ワード線の数及び前記第２ワード線の数であり、且つ前記第１メモリセルの数及び前記第２メモリセルの数である、請求項１乃至３いずれか１項記載のメモリデバイス。

【請求項5】

前記第１領域は、前記Ｎ本の第１ワード線にそれぞれ接続されたＮ個の第３メモリセルを更に含み、
前記第２領域は、前記Ｎ本の第２ワード線にそれぞれ接続されたＮ個の第４メモリセルを更に含み、
前記メモリデバイスは、前記第３メモリセルと前記第４メモリセルとに共通に接続された第２ビット線を更に備え、
前記第１領域における前記選択された第１ワード線に接続された前記複数の第１メモリセルのいずれかと、前記第２領域における前記選択された第２ワード線に接続された前記複数の第２メモリセルのいずれかは、同一のデータを保持し、
前記データの読み出し時において、
前記第１メモリセルのいずれかと前記第２メモリセルのいずれかとから読み出されたデータに基づく第１読み出し電位が、前記第１ビット線を介して前記センスアンプに転送され、更に、
前記選択された第１ワード線に接続された前記複数の第３メモリセルのいずれかと、前記選択された第２ワード線に接続された前記複数の第４メモリセルのいずれかとから読み出されたデータに基づく第２読み出し電位が、前記第２ビット線を介して前記センスアンプに転送される、請求項４記載のメモリデバイス。

【請求項6】

前記第３メモリセル及び前記第４メモリセルは、読み出し時における参照データを保持するリファレンスセルである、請求項５記載のメモリデバイス。

【請求項7】

前記第３メモリセルは、対応する前記第１メモリセルの保持するデータの相補データを保持し、
前記第４メモリセルは、対応する前記第２メモリセルの保持するデータの相補データを保持する、請求項５記載のメモリデバイス。

【請求項8】

前記第１メモリセルに接続された第１ソース線と、
前記第２メモリセルに接続された第２ソース線と
を更に備え、前記第１ソース線と前記第２ソース線とは、前記第１領域と前記第２領域との間の領域において、物理的に分離されている、請求項１乃至７いずれか１項記載のメモリデバイス。

【請求項9】

前記メモリデバイスは、Ｍ本の第３ワード線を更に備え、Ｍは１以上の自然数であり、
前記セルアレイは、前記第３ワード線及び前記第１ビット線に接続されたＭ個の第５メモリセルを含む第３領域を更に備え、
前記第１領域及び前記第２領域からデータ読み出す際に、前記ロウデコーダは、
前記第３ワード線を選択することなく、前記第１領域において前記ｉ番目の第１ワード線を選択し、前記第２領域において、前記ｉ番目の第２ワード線を選択する、請求項４記載のメモリデバイス。

【請求項10】

前記第３領域からデータを読み出す際において、前記ロウデコーダは、前記Ｎ本の第１ワード線及び前記Ｎ本の第２ワード線を選択することなく、前記第３ワード線を選択する、請求項９記載のメモリデバイス。

【請求項11】

前記第１領域は、前記Ｎ本の第１ワード線にそれぞれ接続されたＮ個の第３メモリセルを更に含み、
前記第２領域は、前記Ｎ本の第２ワード線にそれぞれ接続されたＮ個の第４メモリセルを更に含み、
前記第３領域は、前記第３ワード線に接続されたＭ個の第６メモリセルを更に含み、
前記メモリデバイスは、前記第３メモリセル、前記第４メモリセル、及び前記第６メモリセルに共通に接続された第２ビット線を更に備え、
前記第１領域における前記選択された第１ワード線に接続された前記複数の第１メモリセルのいずれかと、前記第２領域における前記選択された第２ワード線に接続された前記複数の第２メモリセルのいずれかは、同一のデータを保持し、
前記第１領域及び前記第２領域からデータを読み出す際に、
前記第１メモリセルのいずれかと前記第２メモリセルのいずれかとから読み出されたデータに基づく第１読み出し電位が、前記第１ビット線を介して前記センスアンプに転送され、更に、
前記選択された第１ワード線に接続された前記複数の第３メモリセルのいずれかと、前記選択された第２ワード線に接続された前記複数の第４メモリセルのいずれかとから読み出されたデータに基づく第２読み出し電位が、前記第２ビット線を介して前記センスアンプに転送される、請求項９または１０記載のメモリデバイス。

【請求項12】

前記第１領域及び前記第２領域においては、前記複数の第１メモリセルのいずれかと前記複数の第２メモリセルのいずれかとを含む２つのメモリセルによりデータが保持され、
前記第３メモリセル及び前記第４メモリセルの各々は、読み出し時における参照データを保持するリファレンスセルである、請求項１１記載のメモリデバイス。

【請求項13】

前記第１領域及び前記第２領域においては、前記複数の第１メモリセルのいずれか、前記複数の第２メモリセルのいずれか、前記複数の第３メモリセルのいずれか、及び前記複数の第４メモリセルのいずれかを含む４つのメモリセルによりデータが保持され、
前記第３メモリセルは、対応する前記第１メモリセルの保持するデータの相補データを保持し、
前記第４メモリセルは、対応する前記第２メモリセルの保持するデータの相補データを保持する、請求項１１記載のメモリデバイス。

【請求項14】

前記第３領域からデータを読み出す際において、
前記ロウデコーダは、前記Ｎ本の第１ワード線及び前記Ｎ本の第２ワード線を選択することなく、前記第３ワード線を選択し、
前記第５メモリセルから読み出されたデータに基づく第３読み出し電位が、前記第１ビット線を介して前記センスアンプに転送され、更に前記第６メモリセルから読み出されたデータに基づく第４読み出し電位が、前記第２ビット線を介して前記センスアンプに転送される、請求項１１乃至１３いずれか１項記載のメモリデバイス。

【請求項15】

前記第３領域においては、前記第５メモリセルによりデータが保持され、
前記第６メモリセルは、前記第５メモリセルからデータを読み出す際における参照データを保持するリファレンスセルである、請求項１４記載のメモリデバイス。

【請求項16】

前記第３領域においては、前記第５メモリセルによりデータが保持され、
前記第６メモリセルは、前記第５メモリセルの保持するデータの相補データを保持する、請求項１４記載のメモリデバイス。

【請求項17】

前記メモリデバイスは、第１モードと第２モードとを含み、
前記メモリデバイスは、前記第１モードと前記第２モードとを切り替えるセレクタを更に備え、
データの読み出し時において前記ロウデコーダは、
前記セレクタが前記第１モードを選択した際には、前記ｉ番目の第１ワード線と、前記ｉ番目の第２ワード線とを並行して選択し、
前記セレクタが前記第２モードを選択した際には、前記複数の第１ワード線のいずれか、または前記複数の第２ワード線のいずれかの一方を選択する、請求項４乃至７、９乃至１６、いずれか１項記載のメモリデバイス。

【請求項18】

前記第１メモリセル及び前記第２メモリセルの各々は、選択トランジスタと抵抗変化素子とを含む、請求項１乃至１７いずれか１項記載のメモリデバイス。

【請求項19】

前記メモリデバイスは、磁気抵抗メモリ（ＭＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、及び相変化メモリ（ＰＣＲＡＭ）のいずれかである、請求項１乃至１８いずれか１項記載のメモリデバイス。

【請求項20】

前記メモリデバイスは、不揮発性メモリである、請求項１乃至１９いずれか１項記載のメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

この発明はメモリデバイスに関する。

【背景技術】

【0002】

現在、多くのプロセッサやマイコンなどの情報処理装置では、情報処理の効率化のために、メモリが階層化されて使われている。しかし、扱うデータ量が多くなりメモリ容量が増大するにしたがって、メモリ階層間のデータ移動やデータ管理が、消費電力の増大を招いており、メモリの低消費電力化が求められている。

【0003】

このような中で、メモリを支える技術として、近年では、様々な抵抗変化型メモリを用いる提案がされている。具体的には、小面積で不揮発にデータを保持可能なＭＲＡＭ（Magnetoresistive Random Access Memory）やＲｅＲＡＭ（Resistive Random Access Memory）、及びＰＣＲＡＭ（Phase Change Random Access Memory）などが実用化されてきている。これらのメモリを実装する際には、複数のワード線と複数のビット線が行列状に配列され、その各ワード線とビット線の交差する点にそれぞれ選択トランジスタと抵抗変化素子とを含むメモリセルが配置されるアレイ構造が構成される。

【0004】

しかし、上記の抵抗変化型メモリの動作速度は、ＤＲＡＭやＳＲＡＭよりも劣る場合がある。そこで、抵抗変化型メモリの高速動作を実現するための構造が検討されている。その１つとして、例えば特許文献１に記載の構成では、複数のワード線に接続された複数のメモリセルの組を、記憶情報の単位とする。例えば、特許文献１に記載の4T-4MTJモードは、記憶情報の単位が２行２列に並ぶ４個のメモリセルを一組とする。この場合、読み出し時に２本のワード線を同時に選択する必要がある。

【0005】

このような構造のメモリにおいては、記憶情報の単位となるメモリセル数が多い方が、動作速度、信頼性等が高くなるが、一方で大容量化には不利となる。また、上記のように階層化されたメモリ構造においては、階層ごとに動作速度、データ容量が異なっていることが多く、通常の場合、下位階層よりも上位階層のデータ容量が小さく、要求される動作速度が速い。したがって、上位階層のメモリにはより多くのメモリセルを使うモードを割り当てることが望ましい。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２０１４－１７９１５０号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明の一態様は、動作信頼性を向上できるメモリデバイスを提供することを目的とする。

【課題を解決するための手段】

【0008】

一態様に係るメモリデバイスは、複数の第１メモリセルを含む第１領域と、複数の第２メモリセルを含む第２領域とを含むセルアレイと、複数の第１メモリセルの各々に接続された複数の第１ワード線と、複数の第２メモリセルの各々に接続された複数の第２ワード線と、複数の第１メモリセルと複数の第２メモリセルとに共通に接続された第１ビット線と、データの読み出し動作時において、ロウアドレスに応じて、前記複数の第１ワード線のいずれかと、前記複数の第２ワード線のいずれかとを並行して選択するロウデコーダと、第１領域と第２領域との間に設けられ、データの読み出し動作時において第１ビット線に電気的に接続されるセンスアンプとを備える。

【図面の簡単な説明】

【0009】

【図1】本発明の第１実施形態に係るプロセッサシステムのブロック図である。

【図2】本発明の第１実施形態に係るメモリデバイスの一部領域のレイアウト図である。

【図3】本発明の第１実施形態に係るメモリセルアレイの回路図である。

【図4】本発明の第１実施形態に係るリファレンスセルの回路図である。

【図5】本発明の第１実施形態に係る読み出し動作のフローチャートである。

【図6A】本発明の第１実施形態に係る読み出し動作時におけるワード線選択の様子を示す概念図である。

【図6B】本発明の第１実施形態に係る読み出し動作時におけるワード線選択の様子を示す概念図である。

【図7】本発明の第１実施形態に係る読み出し動作時における電流経路の概念図である。

【図8】本発明の第２実施形態に係るメモリデバイスの一部領域のレイアウト図である。

【図9】本発明の第２実施形態に係るメモリセルアレイの回路図である。

【図10】本発明の第２実施形態に係る読み出し動作時における電流経路の概念図である。

【図11】本発明の第３実施形態に係るメモリデバイスの一部領域のレイアウト図である。

【図12】本発明の第３実施形態に係るメモリセルアレイの回路図である。

【図13】本発明の第３実施形態に係る読み出し動作のフローチャートである。

【図14】本発明の第３実施形態に係る読み出し動作時におけるワード線選択の様子を示す概念図である。

【図15】本発明の第４実施形態に係るメモリセルアレイの回路図である。

【図16】本発明の第５実施形態に係るプロセッサシステムのブロック図である。

【図17A】本発明の第１乃至第５実施形態に係る読み出し動作時におけるワード線選択の様子を示す概念図である。

【図17B】本発明の第１乃至第５実施形態の第１変形例に係る読み出し動作時におけるワード線選択の様子を示す概念図である。

【図18A】本発明の第１乃至第５実施形態の第２変形例に係るロウアドレス割り付け方法の概念図である。

【図18B】本発明の第１乃至第５実施形態の第３変形例に係るロウアドレス割り付け方法の概念図である。

【図19】本発明の第１乃至第５実施形態の第４変形例に係るメモリデバイスの一部領域のレイアウト図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。

【0011】

＜第１実施形態＞
この発明の第１実施形態に係るメモリデバイスについて説明する。

【0012】

（構成について）
まず、本実施形態に係るメモリデバイスの構成について、図１を用いて説明する。図１は、本実施形態に係る例えばプロセッサシステム１のブロック図である。

【0013】

図示するようにプロセッサシステム１は、バスマスター１０とメモリデバイス２０とを備え、両者はバスによって互いに通信可能に接続されている。バスマスター１０は、例えばＣＰＵなどのプロセッサや、ＤＭＡコントローラなどである。そしてバスマスター１０は、メモリデバイス２０に対してデータの書き込みや読み出しを命令する。メモリデバイス２０は、例えば抵抗変化型の不揮発性メモリであり、本例ではＳＴＴ－ＭＲＡＭである。そしてメモリデバイス２０は、例えばプロセッサのキャッシュメモリやメインメモリとして機能する。

【0014】

バスマスター１０は、制御信号、アドレス、及び書き込み時には書き込みデータをメモリデバイス２０に送信する。メモリデバイス２０は、バスマスター１０から受信した信号に従って動作し、書き込み時には、受信した書き込みデータを記憶し、読み出し時には、指定されたアドレスから読み出されたデータをバスマスター１０に転送する。

【0015】

次に、メモリデバイス２０の構成の詳細について説明する。図１に示すようにメモリデバイス２０は、メモリセルアレイ２１、デコーダ（ロウデコーダ及びカラムデコーダ）２２、センスアンプ（及びカラムセレクタ）２３、ライトドライバ２４、ＥＣＣ（Error Checking and Correcting）回路２５、アドレスバッファ２６、データバッファ２７、及び制御回路２８を備えている。

【0016】

メモリセルアレイ２１は、複数のメモリセルを含む。メモリセルはマトリクス状に配置され、ロウ及びカラムに関連付けられる。そしてメモリセルは、データを不揮発に記憶する。メモリセルアレイ２１の構成の詳細は、図２及び図３を用いて後述する。

【0017】

アドレスバッファ２６は、データの読み出し動作時及び書き込み動作時において、バスマスター１０から受信した、メモリセルアレイ２１のアドレス（ロウアドレス及びカラムアドレス）を保持する。

【0018】

デコーダ２２は、アドレスバッファ２６から受信したアドレスをデコードする。そしてデコーダ２２は、デコード結果に基づいて、メモリセルアレイ２１におけるロウ方向とカラム方向とを選択する。これにより、書き込みまたは読み出し対象となるメモリセルが選択される。以下では、デコーダ２２のうち、ロウアドレスをデコードしてロウ方向を選択するユニットをロウデコーダ２２Ａと呼び、カラムアドレスをデコードしてカラム方向を選択するユニットをカラムデコーダ２２Ｂと呼ぶ。

【0019】

センスアンプ２３は、選択メモリセルからデータを読み出し、読み出しデータをセンス、増幅する。センスアンプ２３は、カラムデコーダ２２Ｂにおけるデコード結果に基づいて、いずれかのカラムを選択するユニットを含む。これらのユニットを区別する場合には、それぞれをセンスアンプ２３Ａ及びカラムセレクタ２３Ｂと呼ぶ。

【0020】

ライトドライバ２４は、書き込みデータに基づいて、選択メモリセルに電圧を印加、または電流を供給する。これにより、選択メモリセルにデータが書き込まれる。

【0021】

ＥＣＣ回路２５は、読み出しデータ及び書き込みデータに対するＥＣＣ処理を実行する。ＥＣＣ回路２５は、データの書き込み動作時には、書き込みデータに基づいて冗長ビット（例えばパリティ）を生成する。そして、生成したパリティを書き込みデータに付与し、これを書き込みドライバ２４へ転送する。データの読み出し動作時には、センスアンプ２３から読み出しデータを受信する。そしてＥＣＣ回路２５は、受信した読み出しデータに基づいてシンドロームを生成してエラーを検出する。そしてエラーが検出された際には、これを訂正する。

【0022】

データバッファ２７は、バスマスター１０から受信したメモリセルへの書き込みデータを保持し、これをＥＣＣ回路２５へ転送する。また、ＥＣＣ回路２５でエラー訂正された読み出しデータを保持し、これをバスマスター１０へ転送する。

【0023】

制御回路２８は、メモリデバイス２０全体の動作を制御する。

【0024】

図２は、本実施形態に係るメモリセルアレイ２１、ロウデコーダ２２Ａ、カラムデコーダ２２Ｂ、センスアンプ２３Ａ、及びライトドライバ２４の平面レイアウトを示す。図示するようにメモリセルアレイ２１は、第１領域２１－１と第２領域２１－２とを含む。そしてメモリセルアレイ２１は、第１方向Ｄ１に沿ったワード線ＷＬと、第１方向Ｄ１と異なる（本例では直交する）第２方向Ｄ２に沿ったビット線ＢＬ及びソース線ＳＬに接続されたメモリセルＭＣを含む。第１領域２１－１と第２領域２１－２は、第２方向Ｄ２に沿って配列され、これらの間にセンスアンプ２３Ａが設けられる。なお、第１領域２１－１と第２領域２１－２との間で、ビット線ＢＬはセンスアンプ２３Ａの上方を通過して互いに共通接続される。そして、例えば第１領域２１－１と第２領域２１－２との間の領域において、コンタクトプラグを介してビット線ＢＬがセンスアンプ２３Ａに電気的に接続される。他方で、第１領域２１－１のソース線ＳＬと第２領域２１－２のソース線ＳＬとは、第１領域２１－１と第２領域２１－２との間の領域において、互いに物理的に分離されている。

【0025】

ライトドライバ２４は、第１領域２１－１及び第２領域２１－２のそれぞれに第２方向Ｄ２で隣り合うように設けられる。またカラムデコーダ２２Ｂが、ライトドライバ２４に第２方向Ｄ２で隣り合うように設けられる。そしてロウデコーダ２２Ａが、メモリセルアレイ２１と第１方向Ｄ１で隣り合うように設けられる。

【0026】

図３は、本実施形態に係るメモリセルアレイ２１の一部領域の回路図である。図示するように、メモリセルアレイ２１の第１領域２１－１及び第２領域２１－２の各々は、マトリクス状に配置された複数のメモリセルＭＣを備えている。各メモリセルＭＣは、選択トランジスタＳＴとメモリ素子ＭＥとを含む。選択トランジスタＳＴは、例えばＭＯＳトランジスタである。メモリ素子ＭＥは可変抵抗素子であり、本例では例えばＭＴＪ素子である。そして、選択トランジスタＳＴのソースがメモリ素子ＭＥの一端に接続される。

【0027】

第１領域２１－１及び第２領域２１－２はそれぞれ、Ｎ本（Ｎは１以上の自然数であり、本例では例えば６４）のワード線ＷＬと、Ｌ本（Ｌは１以上の自然数であり、本例では例えば１０２４）のビット線ＢＬ及びソース線ＳＬを備える。

【0028】

そして第１領域２１－１内において、同一行にあるメモリセルＭＣの選択トランジスタＳＴのゲートは、同一のワード線ＷＬ０～ＷＬ６３に共通に接続される。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴのドレインは、同一のビット線ＢＬ０～ＢＬ１０２３に共通に接続される。更に、同一列にあるメモリセルＭＣのメモリ素子ＭＥの他端は、同一のソース線ＳＬ０～ＳＬ１０２３に共通に接続される。

【0029】

また第２領域２１－２内において、同一行にあるメモリセルＭＣの選択トランジスタＳＴのゲートは、同一のワード線ＷＬ６４～ＷＬ１２７に共通に接続される。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴのドレインは、同一のビット線ＢＬ０～ＢＬ１０２３に共通に接続される。更に、同一列にあるメモリセルＭＣのメモリ素子ＭＥの他端は、同一のソース線ＳＬ０～ＳＬ１０２３に共通に接続される。

【0030】

更に第１領域２１－１及び第２領域２１－２のそれぞれは、Ｎ個のリファレンスセルＲＣを備えている。各リファレンスセルＲＣは、選択トランジスタＳＴとリファレンス素子ＲＥとを含む。選択トランジスタＳＴは、例えばＭＯＳトランジスタである。リファレンス素子ＲＥは、メモリセルＭＣの保持データを判断する際の基準となる抵抗値を有する。そして、選択トランジスタＳＴのソースがリファレンス素子ＲＥの一端に接続される。リファレンス素子ＲＥの具体例については、図４を参照しつつ後述する。

【0031】

更に第１領域２１－１及び第２領域２１－２はそれぞれ、リファレンスビット線ＲＢＬとリファレンスソース線ＲＳＬを備える。そして第１領域２１－１では、Ｎ個のリファレンスセルＲＣがそれぞれワード線ＷＬ０～ＷＬ６３に接続され、選択トランジスタＳＴのドレインはリファレンスビット線ＲＢＬに共通に接続され、リファレンス素子ＲＥの他端は、リファレンスソース線ＲＳＬに共通に接続される。同様に第２領域２１－２では、Ｎ個のリファレンスセルＲＣがそれぞれワード線ＷＬ６４～ＷＬ１２７に接続され、選択トランジスタＳＴのドレインはリファレンスビット線ＲＢＬに共通に接続され、リファレンス素子ＲＥの他端は、リファレンスソース線ＲＳＬに共通に接続される。

【0032】

なお、前述の通り、ビット線ＢＬ及びリファレンスビット線ＲＢＬは、第１領域２１－１と第２領域２１－２とで共通に接続される。他方で、ソース線ＳＬ及びリファレンスソース線ＲＳＬは、第１領域２１－１と第２領域２１－２との間の領域で物理的に分離される。したがって以下では、ソース線ＳＬ及びリファレンスソース線ＲＳＬを第１領域２１－１と第２領域２１－２で区別する際には、第１領域２１－１ではソース線ＳＬ＿Ｌ及びリファレンスソース線ＲＳＬ＿Ｌと呼び、第２領域２１－２ではソース線ＳＬ＿Ｕ及びリファレンスソース線ＲＳＬ＿Ｕと呼ぶ。

【0033】

上記の構成において、データの書き込み動作時及び読み出し動作時において、ワード線ＷＬがロウデコーダ２２Ａによって選択される。選択ワード線ＷＬには、ロウデコーダ２２Ａによって電圧が印加され、選択ワード線ＷＬに接続された選択トランジスタＳＴがオン状態とされる。

【0034】

また、データの読み出し動作時において、いずれかのビット線ＢＬとリファレンスビット線ＲＢＬとがカラムセレクタ２３Ｂによって選択され、センスアンプ２３Ａに接続される。そしてセンスアンプ２３Ａは、選択ビット線ＢＬの電位（または電流）と、リファレンスビット線ＲＢＬの電位（または電流）とを比較して、データを判別する。

【0035】

メモリセルＭＣのメモリ素子ＭＥは、例えばＭＴＪ素子である。ＭＴＪ素子は、例えば２つの強磁性膜と、これらの間のトンネル絶縁膜とを備える。一方の強磁性膜は、磁化の方向が固定された固定層（参照層とも呼ばれ得る）である。他方の強磁性膜は、電流によって磁化方向を変化させることができる自由層（記憶層とも呼ばれ得る）である。そして２つの強磁性膜の磁化の向きが平行状態であると、メモリセルＭＣにおけるビット線ＢＬとソース線ＳＬとの間の抵抗値は小さい。これに対して２つの強磁性膜の磁化の向きが反平行状態であると、ビット線ＢＬとソース線ＳＬとの間の抵抗値は大きい。この抵抗値の変化を利用して、ＭＴＪ素子は“０”データと“１”データとを保持する。

【0036】

リファレンスセルＲＣは例えば、“０”データを保持するＭＴＪ素子の電気抵抗値と、“１”データを保持するＭＴＪ素子の抵抗値との間の抵抗値を有する。図４は、本実施形態に係るリファレンスセルＲＣの回路図である。図示するように、リファレンス素子ＲＥは、例えば４個の記憶素子ＲＲ０～ＲＲ３を備えている。記憶素子ＲＲ０～ＲＲ３は、例えばＭＴＪ素子である。そして、記憶素子ＲＲ０とＲＲ１とが直列に接続され、記憶素子ＲＲ２とＲＲ３とが直列に接続され、記憶素子ＲＲ０及びＲＲ１の組と、記憶素子ＲＲ２及びＲＲ３の組とが並列に接続されている。例えば、記憶素子ＲＲ０とＲＲ２とが高抵抗状態（磁化の向きが反平行）であり、記憶素子ＲＲ１とＲＲ３とが低抵抗状態（磁化の向きが平行）である。よって、リファレンス素子ＲＥの抵抗値ＲＲＥＦは、以下のようになる。

【0037】

ＲＲＥＦ＝（ＲＨ＋ＲＬ）／２
但し、ＲＨは高抵抗状態の記憶素子ＲＲの抵抗値であり、ＲＬは低抵抗状態の記憶素子ＲＲの抵抗値である。この抵抗値ＲＲＥＦは、“０”データを保持するＭＴＪ素子の抵抗値と、“１”データを保持するＭＴＪ素子の抵抗値との間の値である。なお、リファレンスセルＲＣの構成は、図４に限定されるものではない。

【0038】

上記の構成において、本実施形態では、２本のワード線ＷＬと１本のビット線ＢＬにより選択される２つのメモリセルＭＣの組によってデータを保持する。このような動作モードを、以下では２Ｔ－２Ｒ（Ｂ）モードと呼ぶ。

【0039】

（動作について）
次に、本実施形態に係る２Ｔ－２Ｒ（Ｂ）モードにおけるデータの読み出し方法について説明する。図５は、本実施形態に係る読み出し動作のフローチャートである。

【0040】

図示するように、まずメモリデバイス２０は、読み出し対象アドレスＡＤＤをバスマスター１０から受信し、これをアドレスバッファ２６に保持する（ステップＳ１０）。引き続き、アドレスＡＤＤがデコーダ２２でデコードされる。

【0041】

すると、カラムアドレスのデコード結果に基づいて、カラムセレクタ２３Ｂがいずれかのビット線ＢＬｊ（ｊは０～（Ｌ－１）であり、本例では０～１０２３のいずれか）と、リファレンスビット線ＲＢＬを選択する（ステップＳ１１）。この際、同様にソース線ＳＬｊ及びリファレンスソース線ＲＳＬも選択され、これらはライトドライバ２４において接地される。またロウデコーダ２２Ａは、ロウアドレスのデコード結果に基づいて、いずれかのワード線ＷＬｉ（ｉは０～（Ｎ－１）であり、本例では０～６３のいずれか）と、ワード線ＷＬ（ｉ＋Ｎ）とを選択する（ステップＳ１２）。

【0042】

そして、選択ビット線ＢＬｊ及びリファレンスビット線ＲＢＬが充電され、選択ビット線ＢＬｊ及びリファレンスビット線ＲＢＬに電流が流れる。そして、選択ビット線ＢＬｊ及びリファレンスビット線ＲＢＬに流れる電流によって決まる電位が、センスアンプ２３Ａに転送される（ステップＳ１３）。センスアンプ２３Ａは、選択ビット線ＢＬｊ及びリファレンスビット線ＲＢＬの電位に基づいて、選択メモリセルＭＣの保持データが“０”であるか“１”であるかを判定する（ステップＳ１４）。その後は、ＥＣＣ回路２５において読み出しデータについてのエラー検出及びエラー訂正が行われ、更にデータバッファ２７を介してバスマスター１０に転送される（ステップＳ１５）。

【0043】

上記データの読み出し動作時におけるワード線ＷＬの選択の様子を図６Ａ及び図６Ｂを用いて簡単に説明する。図６Ａ及び図６Ｂはメモリデバイス２０の一部領域のブロック図であり、特に選択ワード線ＷＬｉ、選択ビット線ＢＬｊ、選択ソース線ＳＬｊ、リファレンスビット線ＲＢＬ、及びリファレンスソース線ＲＳＬに着目したものである。

【0044】

図６Ａは、ビット線ＢＬ０が選択され、更に第１領域２１－１でワード線ＷＬ０が選択される場合について示している。この場合、第２領域２１－２では、ＷＬ（０＋６４）＝ＷＬ６４が選択される。つまり、ビット線ＢＬ０と、ワード線ＷＬ０及びＷＬ６４とに接続された２つのメモリセルＭＣからデータがビット線ＢＬ０に読み出される。言い換えれば、この２つのメモリセルＭＣの組によってデータが記憶されている。これと並行して、リファレンスビット線ＲＢＬと、ワード線ＷＬ０及びＷＬ６４とに接続された２つのリファレンスセルＲＣからデータがリファレンスビット線ＲＢＬに読み出される。

【0045】

図６Ｂは、図６Ａにおいて、第１領域２１－１でワード線ＷＬ６３が選択される場合について示している。この場合、第２領域２１－２では、ＷＬ（６３＋６４）＝ＷＬ１２７が選択される。つまり、ビット線ＢＬ０と、ワード線ＷＬ６３及びＷＬ１２７とに接続された２つのメモリセルＭＣからデータがビット線ＢＬ０に読み出される。言い換えれば、この２つのメモリセルＭＣの組によってデータが記憶されている。これと並行して、リファレンスビット線ＲＢＬと、ワード線ＷＬ６３及びＷＬ１２７とに接続された２つのリファレンスセルＲＣからデータがリファレンスビット線ＲＢＬに読み出される。

【0046】

（本実施形態に係る効果）
本実施形態によれば、センスアンプ２３Ａに対して線対称にメモリ領域（第１領域２１－１及び第２領域２１－２）が設けられる。そして、データの読み出し時には、第１領域２１－１内のワード線ＷＬｉと第２領域２１－２内のワード線（Ｎ＋ｉ）とが選択される。したがって、読み出し動作の高速化、安定化を図ることができる。本効果につき、以下説明する。

【0047】

本実施形態によれば、センスアンプ２３ＡからメモリセルＭＣに達する電流経路におけるビット線ＢＬｊの配線抵抗が、アドレスによらず略一定となるよう、２本のワード線ＷＬｉ及びＷＬ（Ｎ＋ｉ）が選択される。この様子を図７に示す。図７は、ビット線ＢＬｊ及びリファレンスビット線ＲＢＬ、並びにワード線ＷＬｉ及びＷＬ（Ｎ＋ｉ）が選択された際に選択メモリセルＭＣに流れるセル電流Ｉcell1及びＩcell2、並びに選択リファレンスセルＲＣに流れるリファレンス電流Ｉref1及びＩref2と、配線抵抗について示した模式図である。

【0048】

図示するように、第１領域２１－１及び第２領域２１－２が共にＮ本のワード線ＷＬを含む。そして第１領域２１－１でワード線ＷＬｉが選択される際には、第２領域ではワード線ＷＬ（Ｎ＋ｉ）が選択される。この場合の第１領域２１－１側のビット線ＢＬｊの配線抵抗ＲＢＬｊＬと、第２領域２１－２側のビット線ＢＬｊの配線抵抗ＲＢＬｊＵは以下のようになる。

【0049】

ＲＢＬｊＬ＝Ｒ(BL)／ｄ×ｉ
ＲＢＬｊＵ＝Ｒ(BL)／ｄ×（Ｎ－ｉ＋１）
但し、Ｒ(BL)は、ビット線ＢＬの単位長さ当たりの配線抵抗であり、ｄはワード線ピッチである。したがって、トータルとして配線抵抗ＲＢＬtotalは以下のようになる。

【0050】

ＲＢＬtotal＝ＲＢＬｊＬ＋ＲＢＬｊＵ＝Ｒ(BL)／ｄ×（Ｎ＋１）
すなわち、配線抵抗は、２本の選択ワード線ＷＬの位置によらずほぼ一定となる。言い換えれば、いずれのロウアドレスを選択した場合であっても、セル電流及びリファレンス電流が流れる経路における寄生抵抗は平均化される。その結果、読み出し時における配線抵抗の位置依存性が低減され、読み出し動作の安定化に寄与する。

【0051】

特に、行列状に配置されたメモリセルＭＣのデータをセンスアンプ２３Ａで読み出す際には、ビット線ＢＬｊの配線抵抗が読み出し時の信号のＳＮ比に影響を与える。この点、本実施形態によれば、ビット線ＢＬｊの配線抵抗を低減することができ、十分なＳＮ比を確保できる。更に、ビット線ＢＬの配線抵抗の位置依存性がほとんど無視できるため、読み出し時間に対する動作マージンを小さく抑えることができ、高速動作が可能となる。

【0052】

なお、上記の選択ビット線ＢＬｊに関する配線抵抗は、リファレンスビット線ＲＢＬに関する配線抵抗ＲＲＢＬＬ及びＲＲＢＬＵについても同様である。

【0053】

また、ソース線ＳＬに関しても同様である。第１領域２１－１側のソース線ＳＬｊの配線抵抗ＲＳＬｊＬと、第２領域２１－２側のソース線ＳＬｊの配線抵抗ＲＳＬｊＵは以下のようになる。

【0054】

ＲＳＬｊＬ＝Ｒ(SL)／ｄ×（Ｎ－ｉ＋１）
ＲＳＬｊＵ＝Ｒ(SL)／ｄ×ｉ
但し、Ｒ(SL)は、ソース線ＳＬの単位長さ当たりの配線抵抗であり、ｄはソース線ピッチである。したがって、トータルとして配線抵抗ＲＳＬtotalは以下のようになる。

【0055】

ＲＳＬtotal＝ＲＳＬｊＬ＋ＲＳＬｊＵ＝Ｒ(SL)／ｄ×（Ｎ＋１）
すなわち、ソース線ＳＬの配線抵抗も、２本の選択ワード線ＷＬの位置によらず一定となる。このことは、リファレンスソース線ＲＳＬについても同様である。

【0056】

上記のように、本実施形態によれば、複数のワード線ＷＬに接続された複数のメモリセルＭＣによってデータが記憶されるモード（２Ｔ－２Ｒ（Ｂ））において、センスアンプ２３Ａから各メモリセルＭＣまでのビット線ＢＬの配線抵抗の和がアドレスによらず常に略一定となる。言い換えれば、セル電流Ｉcellが流れる電流経路における選択ビット線ＢＬ及び選択ソース線ＳＬの配線抵抗を、アドレスによらずに略一定とできる。その結果、読み出し動作を安定化、高速化させることができ、また動作条件を緩和することができ、ひいては消費電力を低減できる。

【0057】

＜第２実施形態＞
次に、この発明の第２実施形態に係るメモリデバイスについて説明する。本実施形態は、上記第１実施形態を、２本のワード線ＷＬと２本のビット線ＢＬにより選択される４つのメモリセルＭＣの組によってデータを保持する場合に適用したものである。このような動作モードを、以下では４Ｔ－４Ｒモードと呼ぶ。また以下では、第１実施形態と異なる点についてのみ説明する。

【0058】

（構成について）
まず、４Ｔ－４Ｒモードの概念につき、図８を用いて説明する。第１実施形態で説明した図２と同様に、センスアンプ２３Ａをはさんで第１領域２１－１と第２領域２１－２とが設けられる。

【0059】

そして例えば、ワード線ＷＬｉ及びビット線ＢＬｊに接続された第１メモリセルＭＣ１、ワード線ＷＬ（Ｎ＋ｉ）及びビット線ＢＬｊに接続された第２メモリセルＭＣ２、ワード線ＷＬｉ及びビット線ＢＬ（ｊ＋１）に接続された第３メモリセルＭＣ３、及びワード線ＷＬ（Ｎ＋ｉ）及びビット線ＢＬ（ｊ＋１）に接続された第４メモリセルＭＣ４、の４つのメモリセルＭＣにより、データが記憶される。この際、メモリセルＭＣ１とメモリセルＭＣ２とは同一のデータ（例えば“１”）を保持し、メモリセルＭＣ３及びＭＣ４はそれぞれ、メモリセルＭＣ１及びＭＣ２の相補データ（例えば“０”）を保持する。

【0060】

図９は、本実施形態に係るメモリセルアレイ２１の一部領域の回路図である。図示するようにメモリセルアレイ２１は、第１実施形態で説明した図３において、リファレンスセルＲＣを排した構成を有する。その他は、図３と同様である。

【0061】

（動作について）
次に、本実施形態に係る４Ｔ－４Ｒモードにおけるデータの読み出し方法について説明する。本実施形態が第１実施形態で説明した図５と異なる点は下記である。

【0062】

・ステップＳ１１において、互いに相補データを保持するメモリセルＭＣの接続された２本のビット線（例えばＢＬｊとＢＬ（ｊ＋１））とが選択される。

【0063】

・ステップＳ１３において、ステップＳ１１で選択されたビット線ＢＬｊ及びＢＬ（ｊ＋１）の電位がセンスアンプ２３Ａに転送される。
その他の点は、第１実施形態と同様である。

【0064】

（本実施形態に係る効果）
本実施形態によれば、第１実施形態と同様の効果を得つつ、更にデータ読み出し信頼性を向上できる。

【0065】

図１０は、ビット線ＢＬ０及びＢＬ１、並びにワード線ＷＬｉ及びＷＬ（Ｎ＋ｉ）が選択された際に、選択メモリセルＭＣに流れるセル電流Ｉcell1乃至Ｉcell4と、配線抵抗について示した模式図であり、第１実施形態で説明した図７に対応する。本実施形態においても、ビット線ＢＬ０及びＢＬ１の配線抵抗ＲＢＬtotal、並びにソース線ＳＬ０及びＳＬ１の配線抵抗ＲＳＬtotalは、共に下記である。

【0066】

ＲＢＬtotal＝ＲＢＬ０Ｌ＋ＲＢＬ１Ｕ＝Ｒ(BL)／ｄ×（Ｎ＋１）
ＲＳＬtotal＝ＲＳＬ０Ｌ＋ＲＳＬ１Ｕ＝Ｒ(SL)／ｄ×（Ｎ＋１）
したがって、第１実施形態で説明したように、４Ｔ－４Ｒモードにおいても、セル電流Ｉcellが流れる電流経路における選択ビット線ＢＬ及び選択ソース線ＳＬの配線抵抗を、アドレスによらずに略一定とできる。つまり、センスアンプ２３Ａから選択メモリセルＭＣを介してライトドライバ２４に至る電流経路における寄生抵抗を、ロウアドレス間で平均化できる。

【0067】

また４Ｔ－４Ｒモードであると、相補データを保持するメモリセルＭＣに接続された２本のビット線ＢＬ（これを相補ビット線と呼ぶことがある）に流れる電流量の差（または電位差）は、リファレンスセルＲＣを用いる場合に選択ビット線ＢＬとリファレンスビット線ＲＢＬとに流れる電流量の差（または電位差）の略２倍となる。したがって、読み出し信頼性を更に向上できる。

【0068】

なお、本実施形態では、隣接するビット線に接続された２つのメモリセルＭＣが互いの相補データを保持する場合について説明した。しかし、相補データを保持するメモリセルＭＣは必ずしも隣接している必要はない。

【0069】

＜第３実施形態＞
次に、この発明の第３実施形態に係るメモリデバイスについて説明する。本実施形態は、上記第１実施形態において、センスアンプ２３Ａの両側に設けられたメモリセル領域の一方のワード線本数が異なる場合に関するものである。以下では、第１実施形態と異なる点についてのみ説明する。

【0070】

（構成について）
図１１は、本実施形態に係るメモリセルアレイ２１、ロウデコーダ２２Ａ、カラムデコーダ２２Ｂ、センスアンプ２３Ａ、及びライトドライバ２４の平面レイアウトを示し、第１実施形態で説明した図２に対応する。

【0071】

図示するように、本実施形態に係るメモリセルアレイ２１は、第１実施形態で説明した図２において、更に第３領域２１－３を含む。第３領域２１－３は、複数のメモリセルＭＣとリファレンスセルＲＣとを含み、第２領域２１－２とライトドライバ２４との間に設けられる。そして、ビット線ＢＬは、第１領域２１－１、第２領域２１－２、及び第３領域２１－３間で共通に接続される。またソース線ＳＬは、第２領域２１－２と第３領域２１－３とで共通に接続される。

【0072】

図１２は、本実施形態に係るメモリセルアレイ２１の一部領域の回路図であり、第１実施形態で説明した図３に対応する。図示するようにメモリセルアレイ２１の第３領域２１－３は、マトリクス状に配置された複数のメモリセルＭＣを備えている。第３領域２１－３はＭ本（Ｍは１以上の自然数であり、本例では例えば１２８）のワード線ＷＬと、Ｌ本のビット線ＢＬ及びソース線ＳＬを備える。

【0073】

そして第３領域２１－３内において、同一行にあるメモリセルＭＣの選択トランジスタＳＴのゲートは、同一のワード線ＷＬ１２８～ＷＬ２５５に共通に接続される。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴのドレインは、同一のビット線ＢＬ０～ＢＬ１０２３に共通に接続される。更に、同一列にあるメモリセルＭＣのメモリ素子ＭＥの他端は、同一のソース線ＳＬ０～ＳＬ１０２３に共通に接続される。

【0074】

更に第３領域２１－３は、リファレンスビット線ＲＢＬとリファレンスソース線ＲＳＬを備える。そしてＭ個のリファレンスセルＲＣがそれぞれワード線ＷＬ１２８～ＷＬ２５５に接続され、選択トランジスタＳＴのドレインはリファレンスビット線ＲＢＬに共通に接続され、リファレンス素子ＲＥの他端は、リファレンスソース線ＲＳＬに共通に接続される。したがって図１１及び図１２の例であると、第２領域２１－２のワード線ＷＬの本数が（Ｎ＋Ｍ）本に増えた場合であるとみなすこともできる。

【0075】

なお本例では、第３領域２１－３が第２領域２１－２に隣接して設けられ、これらの領域２１－２及び２１－３が同一のライトドライバ２４によって駆動される場合を例に説明した。しかし、第３領域が第１領域２１－１に隣接して設けられてもよい。この場合には、領域２１－１及び２１－３が同一のライトドライバ２４によって駆動される。

【0076】

（動作について）
次に、本実施形態に係るデータの読み出し方法について説明する。図１３は、本実施形態に係る読み出し動作のフローチャートであり、第１実施形態で説明した図３に対応する。

【0077】

図示するように、第３領域２１－３内のメモリセルＭＣが読み出し対象ではない場合、つまり、第１領域２１－１または第２領域２１－２にアクセスする場合（ステップＳ２０、ＮＯ）には、第１実施形態で説明したステップＳ１２以降の処理が実行される。すなわち、２Ｔ－２Ｒ（Ｂ）モードにおける読み出し動作が実行される。

【0078】

他方で、第３領域２１－３内のメモリセルＭＣが読み出し対象の場合（ステップＳ２０、ＹＥＳ）には、ロウデコーダ２２Ａは第３領域２１－３内のいずれか１本のワード線ＷＬｋを選択する（ステップＳ２１）。ｋは２Ｎ～（２Ｎ＋（Ｍ－１））の間の自然数である。

【0079】

そして、選択ビット線ＢＬｊ及びリファレンスビット線ＲＢＬが充電され、選択ビット線ＢＬｊ及びリファレンスビット線ＲＢＬに電流が流れる。そして、選択ビット線ＢＬｊ及びリファレンスビット線ＲＢＬに流れる電流によって決まる電位が、センスアンプ２３Ａに転送される（ステップＳ２２）。そしてセンスアンプ２３Ａは、選択ビット線ＢＬｊ及びリファレンスビット線ＲＢＬの電位に基づいて、選択メモリセルＭＣの保持データが“０”であるか“１”であるかを判定する（ステップＳ２３）。その後は、ステップＳ１５の処理が行われる。

【0080】

上記ステップＳ２１の様子を図１４に示す。図１４はメモリデバイス２０の一部領域のブロック図であり、特に選択ワード線ＷＬｋ、選択ビット線ＢＬｊ、選択ソース線ＳＬｊ、リファレンスビット線ＲＢＬ、及びリファレンスソース線ＲＳＬに着目したものである。

【0081】

図１４の例であると、ビット線ＢＬ０が選択され、更に第３領域２１－３でワード線ＷＬ１２８が選択される場合について示している。この場合、第１領域２１－１及び第２領域２１－２では、ワード線ＷＬは選択されない。つまり、ビット線ＢＬ０と、ワード線ＷＬ１２８とに接続された１つのメモリセルＭＣからデータがビット線ＢＬ０に読み出される。これと並行して、リファレンスビット線ＲＢＬと、ワード線ＷＬ１２８とに接続された１つのリファレンスセルＲＣからデータがリファレンスビット線ＲＢＬに読み出される。このような動作モードを、以下では１Ｔ－１Ｒモードと呼ぶ。

【0082】

（本実施形態に係る効果）
本実施形態によれば、センスアンプ２３Ａの両側にワード線ＷＬがＮ本の領域２１－１と、ワード線ＷＬが（Ｎ＋Ｍ）本の領域２１－２、２１－３とが設けられる場合であっても、２Ｔ－２Ｒ（Ｂ）モードで動作可能な領域（本例では第１領域２１－１と第２領域２１－２）については第１実施形態を適用できる。

【0083】

また、第３領域２１－３については、種々の使用方法を適用できる。本実施形態では１Ｔ－１Ｒモードを適用する場合を例に説明したが、これに限定されるものではない。

【0084】

＜第４実施形態＞
次に、この発明の第４実施形態に係るメモリデバイスについて説明する。本実施形態は、上記第２実施形態において、センスアンプ２３Ａの両側に設けられたメモリセル領域のワード線本数が異なる場合に関するものである。すなわち、第２実施形態と第３実施形態とを組み合わせたものに相当する。以下では、第２及び第３実施形態と異なる点についてのみ説明する。

【0085】

（構成について）
本実施形態に係るメモリセルアレイ２１は、第２実施形態で説明した図８において、第２領域２１－２とライトドライバ２４との間に、相補ビット線に接続された２つのメモリセルＭＣによってデータを保持する第３領域２１－３を設けたものである。その他は、第３実施形態において図１１を用いて説明したとおりである。

【0086】

図１５は、本実施形態に係るメモリセルアレイ２１の一部領域の回路図であり、第３実施形態で説明した図１２に対応する。図示するようにメモリセルアレイ２１の第３領域２１－３は、マトリクス状に配置された複数のメモリセルＭＣを備えている。第３領域２１－３は第３実施形態と同様にＭ本のワード線ＷＬと、Ｌ本のビット線ＢＬ及びソース線ＳＬを備える。

【0087】

そして第３領域２１－３内において、同一行にあるメモリセルＭＣの選択トランジスタＳＴのゲートは、同一のワード線ＷＬ１２８～ＷＬ２５５に共通に接続される。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴのドレインは、同一のビット線ＢＬ０～ＢＬ１０２３に共通に接続される。更に、同一列にあるメモリセルＭＣのメモリ素子ＭＥの他端は、同一のソース線ＳＬ０～ＳＬ１０２３に共通に接続される。すなわち、第２実施形態で説明した図９において、第２領域２１－２のワード線ＷＬの本数がＮ本から（Ｎ＋Ｍ）本に増えた場合とみなすことができる。

【0088】

もちろん、本例においても、第３領域が第１領域２１－１に隣接して設けられてもよい。この場合には、領域２１－１及び２１－３が同一のライトドライバ２４によって駆動される。

【0089】

（動作について）
次に、本実施形態に係るデータの読み出し方法について説明する。本実施形態に係る読み出し動作は、第３実施形態で説明した図１３の通りである。図１３と異なる点は、第３領域２１－３からデータを読み出す際に、２本の相補ビット線ＢＬｊ及びＢＬ（ｊ＋１）が選択される点である。すなわち、第２実施形態で説明したように、ビット線ＢＬｊには、第３領域２１－３内においてワード線ＷＬｋに接続されたメモリセルＭＣからデータが読み出され、ビット線ＢＬ（ｊ＋１）には、ビット線ＢＬｊに読み出されるデータの相補データが読み出される。このような動作モードを、以下では２Ｔ－２Ｒモードと呼ぶ。

【0090】

（本実施形態に係る効果）
本実施形態によれば、センスアンプ２３Ａの両側にワード線ＷＬがＮ本の領域２１－１と、ワード線ＷＬが（Ｎ＋Ｍ）本の領域２１－２、２１－３とが設けられる場合であっても、４Ｔ－４Ｒモードで動作可能な領域（本例では第１領域２１－１と第２領域２１－２）については第２実施形態を適用できる。

【0091】

また、第３領域２１－３については、種々の使用方法を適用できる。本実施形態では２Ｔ－２Ｒモードを適用する場合を例に説明したが、これに限定されるものではない。

【0092】

＜第５実施形態＞
次に、この発明の第５実施形態に係るメモリデバイスについて説明する。本実施形態は、上記第１乃至第４実施形態で説明した動作モードを適宜選択可能な構成に関する。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。

【0093】

図１６は、本実施形態に係るプロセッサシステム１のブロック図である。第１実施形態で説明した図１と異なる点は、制御回路２８がモードセレクタ４０を備えている点である。なお、モードセレクタ４０は制御回路２８の一部である必要はなく、別個のハードウェアまたはソフトウェアで実現されてもよい。モードセレクタ４０は、メモリセルアレイ２１へのアクセスモードを変更する。すなわち、本実施形態に係るメモリデバイス２０は、上記第１乃至第４実施形態で説明した以下の動作モードで動作可能である。

【0094】

・１Ｔ－１Ｒモード
・２Ｔ－２Ｒ（Ｂ）モード
・２Ｔ－２Ｒモード
・４Ｔ－４Ｒモード
メモリセルアレイ２１の構成は、図３または図１２で説明したとおりである。なお、１Ｔ－１Ｒモード及び２Ｔ－２Ｒモードを用いない場合には、図９または図１５に示す構成であってもよい。

【0095】

モードセレクタ４０がいずれかのモードを選択すると、その旨の情報がデコーダ２２、センスアンプ２３、及びライトドライバ２４へ転送される。そして、各回路ユニットは、上記第１乃至第４実施形態で説明したようにして、選択されたモードで動作する。

【0096】

（本実施形態に係る効果）
本実施形態によれば、モードセレクタ４０によって動作モードが適宜選択可能となる。一般的に、記憶情報の単位となるメモリセル数が多いほど、高速動作、高信頼性の面で有利であるが、チップ面積が大きくなる。たとえば、１Ｔ－１ＲモードをＲＯＭ用途、２Ｔ－２ＲモードをＬ２キャッシュ用途、４Ｔ－４ＲをＬ１キャッシュ用途などの使い分けが考えられる。この点、本実施形態によれば、これらのモードをシームレスに切り替え可能なメモリが実現できる。

【0097】

なお、モードセレクタ４０は、例えばバスマスター１０からモード信号を受信し、これに基づいて動作モードを選択してもよい。すなわち、バスマスター１０が、１Ｔ－１Ｒモード、２Ｔ－２Ｒ（Ｂ）モード、２Ｔ－２Ｒモード、及び４Ｔ－４Ｒモードのいずれかの動作要求をメモリデバイス２０に送信し、これに従ってメモリデバイス２０が動作してもよい。

【0098】

または、例えばメモリセルアレイ２１のいずれかの領域に動作モードに関する情報が記憶されていてもよい。そして、メモリデバイス２０への電源投入時にこの情報が図示せぬモードレジスタ等に読み出され、読み出された情報に基づいてモードセレクタ４０が動作モードを選択してもよい。

【0099】

＜変形例など＞
上記のように、第１乃至第４実施形態に係るメモリデバイスによれば、動作信頼性を向上できる。なお、上記では種々の実施形態を用いて説明を行なったが、実施形態は上記に限定されず、種々の変形が可能である。

【0100】

図１７Ａは、上記実施形態で説明した２本のワード線ＷＬの選択方法の概念図である。図示するように、第１領域２１－１においてワード線ＷＬｉが選択されると、第２領域２１－２ではワード線ＷＬ（Ｎ＋ｉ）が選択される。つまり、２本の選択ワード線ＷＬｉとＷＬ（Ｎ＋ｉ）との間には、非選択ワード線ＷＬがＮ本存在する。しかしながら、この本数はＮ本でなくてもよい。例えば、２本の選択ワード線ＷＬｉとＷＬ（Ｎ＋ｉ）との間には存在する非選択ワード線ＷＬには、ダミーのワード線ＷＬが含まれる場合であってもよい。この場合、非選択ワード線ＷＬの本数はＮより大きくなる。

【0101】

また、例えば、２本の選択ワード線ＷＬｉとＷＬ（Ｎ＋ｉ）との間に存在する非選択ワード線ＷＬは、常にＮ本でなくてもよい。この様子を図１７Ｂに示す。すなわち、非選択ワード線ＷＬの本数は、Ｎ本からある一定の範囲内のずれを許容する。図１７Ｂの例では、選択ワード線ＷＬの組によっては、２本の選択ワード線ＷＬｉとＷＬｍ（ｍはＮから（２Ｎ－１）の間の自然数）との間の非選択ワード線ＷＬの数が、Ｎ本から例えば１０～２０％の範囲で異なっていてもよい場合を示している。言い換えれば、２本の選択ワード線ＷＬの本数が、所定の範囲内、例えばＮ＝６４の場合には、プラスマイナス１０％の５８～７０本の範囲内であればよい。どの程度のずれを許容するかは、アプリケーションによって異なるため、必要とされる要求に応じて適宜設定すればよい。すなわち、いずれのロウアドレスを選択した場合であっても、ビット線ＢＬからソース線ＳＬに至るセル電流（及びリファレンス電流）の経路における抵抗値の影響を平均化できればよく、その平均化の程度は種々設定できる。また、必ずしも平均化されない場合であってもよい。すなわち、データの読み出し時に２本のワード線ＷＬを選択する際に、センスアンプ２３Ａを挟んで位置する２つの領域２１－１及び２１－２の一方から１本のワード線ＷＬが選択され、他方から１本のワード線ＷＬが選択されるだけであっても十分である。

【0102】

また、ワード線ＷＬへのアドレスの割り付け方法も適宜選択可能である。図１８Ａはワード線アドレス割り付け方法の第１の例を示している。図１８Ａの例では、第１領域２１－１及び第２領域２１－２のワード線ＷＬ０～ＷＬ１２７にそれぞれ固有の物理アドレスＡＤＤ０～ＡＤＤ１２７が割り付けられている。そして、バスマスター１０は１つのアドレスＡＤＤｉを送信すると、メモリデバイス２０の例えば制御回路２８がアドレスＡＤＤ（ｉ＋Ｎ）を生成して、これをアドレスバッファ２６に格納する。そして、アドレスＡＤＤｉとＡＤＤ（ｉ＋Ｎ）がデコーダ２２へ送信される。制御回路２８は、（ｉ＋Ｎ）の計算式のうちのＮの値をいずれかのレジスタに保持し、これを用いて（ｉ＋Ｎ）なる計算を行なってもよい。または、予めアドレスＡＤＤの対応関係をテーブルとして有していてもよい。例えば、下記のようなテーブルを保持していてもよい。

【0103】

ＡＤＤ０：ＡＤＤ６４
ＡＤＤ１：ＡＤＤ６５
ＡＤＤ２：ＡＤＤ６６
ＡＤＤ３：ＡＤＤ６７
…
ＡＤＤ６３：ＡＤＤ１２７
そして、例えばアドレスＡＤＤ０をバスマスター１０から受信した際には、制御回路２８はこれに対応するアドレスＡＤＤ６４を選択して、これをアドレスバッファ２６に送信する。本処理は、制御回路２８ではなくロウデコーダ２２Ａによって行われてもよい。

【0104】

図１８Ｂは、第２の方法に関する。第２の方法では、第１領域２１－１のワード線ＷＬ０～ＷＬ６３と、第２領域２１－２のワード線ＷＬ６４～１２７とに、同一のアドレスを割り付けてもよい。すなわち、ワード線ＷＬ０及びＷＬ６４にはアドレスＡＤＤ０が割り付けられ、ワード線ＷＬ１及びＷＬ６５にはアドレスＡＤＤ１が割り付けられる。この場合には、バスマスター１０から受信したアドレスだけをデコードすることで２本のワード線ＷＬを選択できる。

【0105】

また、メモリセルアレイ２１及びセンスアンプ２３の平面レイアウトは、図２に限定されない。例えば図１９の例であってもよい。図１９の例であると、センスアンプ２３Ａは、第２方向ではなく第１方向において、第１領域２１－１と第２領域２１－２との間に設けられる。この場合であっても、２本のワード線ＷＬによって選択される２つのメモリセルＭＣのビット線長をアドレスによらずに略一定にできる。例えば図１９の例であると、第１領域２１－１においてワード線ＷＬ０は、カラムセレクタ２３Ｂ及びセンスアンプ２３Ａに最も近いメモリセルＭＣを選択する。他方で、第２領域２１－２においてワード線ＷＬ６４は、カラムセレクタ２３Ｂ及びセンスアンプ２３Ａに最も遠いメモリセルＭＣを選択する。

【0106】

また、上記実施形態ではメモリデバイス２０としてＭＲＡＭを例に挙げて説明した。しかし、ＭＲＡＭに限らず、例えばＲｅＲＡＭやＰＣＲＡＭなどであってもよく、その他の不揮発性メモリであってもよい。ＲｅＲＡＭの場合には、電界誘起巨大抵抗変化により電気抵抗が変化する抵抗変化素子が、メモリ素子ＭＥ及びリファレンス素子ＲＥとして用いられる。ＰＣＲＡＭの場合には、電流を流した際に発生するジュール熱によって相変化材料の相状態を変化させてデータの書き換えを行なう相変化素子が、素子ＭＥ及びＲＥとして用いられる。これらの素子を用いる場合、リードライト回路の読み出し部、書き込み部は、用いる素子に応じた回路構成を適用すればよく、それらは公知の回路構成を利用できる。

【0107】

また、上記実施形態では、メモリセルＭＣの例として、１つの選択トランジスタと１つのデータ記憶素子で形成される場合で説明しているが、このような形態に限定されるものではない。

【0108】

また、上記実施形態ではプロセッサシステム１を例に説明したが、例えばプロセッサシステム１の代わりにメモリシステムであってもよい。この場合、メモリデバイス２０は例えばストレージ用のメモリであり、バスマスター１０はパーソナルコンピュータやデジタルカメラ等のホスト機器であってもよい。

【0109】

上記では、本発明のいくつかの実施形態を説明したが、上述した形態に限定されるものではなく、適宜変形可能である。そして上記の構成は、実質的に類似の構成、類似の作用効果を奏する構成または類似の目的を達成できる構成で置き換えることができる。

【符号の説明】

【0110】

１０…バスマスター、２０…メモリデバイス、２１…メモリセルアレイ、２１－１…第１領域、２１－２…第２領域、２１－３…第３領域、２２…デコーダ、２２Ａ…ロウデコーダ、２２Ｂ…カラムデコーダ、２３、２３Ａ…センスアンプ、２３Ｂ…カラムセレクタ、２４…ライトドライバ、２５…ＥＣＣ回路、２６…アドレスバッファ、２７…データバッファ、２８…制御回路、４０…モードセレクタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17A】

【図17B】

【図18A】

【図18B】

【図19】