(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-04
(45)【発行日】2023-09-12
(54)【発明の名称】電子装置
(51)【国際特許分類】
G09F 9/00 20060101AFI20230905BHJP
G09F 9/30 20060101ALI20230905BHJP
H10K 59/127 20230101ALI20230905BHJP
H10K 59/131 20230101ALI20230905BHJP
【ＦＩ】
G09F9/00 348Z
G09F9/00 366A
G09F9/30 365
G09F9/30 330
H10K59/127
H10K59/131
【請求項の数】
16
(21)【出願番号】P 2019063230
(22)【出願日】2019-03-28
(65)【公開番号】P2020003777
(43)【公開日】2020-01-09
【審査請求日】2022-02-07
(31)【優先権主張番号】10-2018-0071858
(32)【優先日】2018-06-22
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110002619
【氏名又は名称】弁理士法人ＰＯＲＴ
(72)【発明者】
【氏名】アン ジュン－ヨン
(72)【発明者】
【氏名】イン ユン－キョン
(72)【発明者】
【氏名】チェ ジュノン
(72)【発明者】
【氏名】ファン ウォンミ
【審査官】中村 直行
(56)【参考文献】
【文献】特開２００３－３０２６５２（ＪＰ，Ａ）
【文献】特開２０１０－１４５７７２（ＪＰ，Ａ）
【文献】特開２００３－２５８３９６（ＪＰ，Ａ）
【文献】特開２００３－２２３１１５（ＪＰ，Ａ）
【文献】特開２００６－０１９３９１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０１１３５４５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ ９／００ － ９／４６
Ｈ１０Ｋ ５０／００ － ９９／００
Ｈ０５Ｂ ３３／００ － ３３／２８
Ｈ０５Ｂ ４４／００
Ｈ０５Ｂ ４５／６０
(57)【特許請求の範囲】
【請求項1】
アクティブ領域及び前記アクティブ領域に隣接する周辺領域を含むベース基板、前記アクティブ領域に配置された複数の画素、前記周辺領域に配置され、第１方向に沿って離隔されて配列された複数のパッド、前記画素と前記パッドを接続する複数の信号ライン、及び前記周辺領域に配置され、前記パッド及び前記信号ラインから離隔されたバーニアマークを含む表示パネルと、前記表示パネル上に配置され、ベースフィルム、及び前記ベースフィルム上に配置され、前記パッドと平面上で重畳するリードを含む回路基板と、
前記第１方向に沿って延長され、前記表示パネルと前記回路基板との間に配置されて前記パッドと前記リードを接続させる導電性粘着部材と、を含み、
前記導電性粘着部材は、前記第１方向と交差する第２方向から見るとき、前記バーニアマークと重畳し、
前記表示パネルは、前記パッドから離隔され、前記導電性粘着部材と平面上で重畳するパネル整列マークをさらに含み、
平面視で、前記バーニアマークの下側端と前記パッドの上側端とは、前記第１方向に延びる第１仮想線上に位置し、
平面視で、前記第１方向において、前記バーニアマークの前記パッドに近い側の端部と、前記パネル整列マークの前記バーニアマークに近い側の端部と、は、前記第２方向に延びる第２仮想線上に位置する電子装置。
【請求項2】
平面視で、前記導電性粘着部材の上側端は、前記バーニアマークの前記下側端と前記第１方向に整列された請求項１に記載の電子装置。
【請求項3】
前記導電性粘着部材は、前記バーニアマークの一部と平面上で重畳する請求項１に記載の電子装置。
【請求項4】
前記回路基板は、前記バーニアマークの一部と平面上で重畳する請求項１に記載の電子装置。
【請求項5】
前記バーニアマークは、導電物質又は半導体物質を含む請求項１に記載の電子装置。
【請求項6】
前記画素は、制御電極、半導体パターン、入力電極、及び出力電極を含む薄膜トランジスタと、
前記薄膜トランジスタに接続され、第１電極、第２電極、及び前記第１電極と前記第２電極との間に配置された発光層を含む発光素子と、を含み、
前記バーニアマークは、前記制御電極、前記半導体パターン、前記入力電極、前記出力電極、及び前記第１電極の中で少なくともいずれか１つと同一層に配置される請求項５に記載の電子装置。
【請求項7】
前記バーニアマークは、第１パターン、絶縁層を介して前記第１パターン上に配置されて前記第１パターンと交差する第２パターンを含み、前記第２パターンは、前記絶縁層を貫通して前記第１パターンに接続された請求項６に記載の電子装置。
【請求項8】
前記バーニアマークは、単一層に配置されている請求項６に記載の電子装置。
【請求項9】
前記バーニアマークは、前記第２方向に沿って配列され、各々が前記第１方向に沿って延長された複数のラインパターンを含み、前記ラインパターンの中で少なくとも一部は、前記導電性粘着部材から露出された請求項１に記載の電子装置。
【請求項10】
前記バーニアマークは、前記第２方向に沿って延長され、前記ラインパターンに交差する垂直パターンをさらに含む請求項９に記載の電子装置。
【請求項11】
前記バーニアマークは、前記第１方向に沿って延長され、前記ラインパターンの間に配置された水平パターンをさらに含み、前記水平パターンの長さは、前記ラインパターンの各々の長さより小さい請求項９に記載の電子装置。
【請求項12】
前記ラインパターンは、前記第２方向に沿って均一な間隔に離隔された請求項９に記載の電子装置。
【請求項13】
前記バーニアマークは、平面上でアラビア数字形状を有する請求項１に記載の電子装置。
【請求項14】
前記回路基板は、前記パネル整列マークに対応され、前記導電性粘着部材と平面上で重畳する基板整列マークをさらに含む、請求項１に記載の電子装置。
【請求項15】
平面視で、前記導電性粘着部材の上側端が前記パッドの終端から前記第２方向に沿って離隔された距離は、１００μｍ未満である請求項１に記載の電子装置。
【請求項16】
前記表示パネル上に配置されて外部入力を感知し、前記アクティブ領域に配置された複数の感知電極を含む入力感知ユニットをさらに含み、前記バーニアマークは、前記感知電極と同一層に配置された請求項１に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は表示パネル、これを含む電子装置、及びその製造方法に係り、詳細には工程における信頼性が向上された表示パネル、これを含む電子装置、及びその製造方法に係る。
【背景技術】
【0002】
一般的に、電子装置は２つ以上の電子部品を含む。例えば、携帯電話機、ノート型コンピュータ、テレビジョンのような電子機器は映像を生成する表示パネル、及び回路基板等を含む。
【0003】
２つの電子部品はパッドの接続を通じて電気的に接続される。２つの電子部品は導電性粘着部材を通じて物理的及び電気的に接続されることができる。２つの電子部品は導電性粘着部材とパッドとの間のアライメント工程の後に、熱圧着ツール（ｔｏｏｌ）等を利用して接続されることができる。
【0004】
２つの電子部品の接続は２つの電子部品や装備の振動等によってアライメントずれ等の工程誤差が発生される場合がある。したがって、電子部品間の接続の信頼性が低くなる場合がある。
【先行技術文献】
【特許文献】
【0005】
【文献】韓国特許第１０－１１８２５５９号公報
【文献】韓国公開特許第１０－２００８－００４６３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
したがって、本発明の目的は製造工程における信頼性が向上された電子部品及びこれを含む電子装置を提供することにある。
【課題を解決するための手段】
【0007】
本発明の一実施形態に係る電子装置はアクティブ領域及び前記アクティブ領域に隣接する周辺領域を含むベース基板、前記アクティブ領域に配置された複数の画素、前記周辺領域に配置され、第１方向に沿って離隔されて配列された複数のパッド、前記画素と前記パッドを接続する複数の信号ライン、及び前記周辺領域に配置され、前記パッド及び前記信号ラインから離隔されたバーニアマークを含む表示パネル、前記表示パネル上に配置され、ベースフィルム、及び前記ベースフィルム上に配置され、前記パッドと平面上で重畳するリードを含む回路基板、及び前記第１方向に沿って延長され、前記表示パネルと前記回路基板との間に配置されて前記パッドと前記リードを接続させる導電性粘着部材を含み、前記導電性粘着部材は前記第１方向と交差する第２方向から見るとき、前記バーニアマークと重畳する。
【0008】
前記第２方向において、前記バーニアマークの下側端は前記パッドの上側端に揃えることができる。
【0009】
前記第２方向において、前記導電性粘着部材の上側端は前記バーニアマークの前記下側端に揃えることができる。
【0010】
前記導電性粘着部材は前記バーニアマークの一部と平面上で重畳することができる。
【0011】
前記回路基板は前記バーニアマークの一部と平面上で重畳することができる。
【0012】
前記バーニアマークは導電物質又は半導体物質を含むことができる。
【0013】
前記画素は、制御電極、半導体パターン、入力電極、及び出力電極を含む薄膜トランジスタ、及び前記薄膜トランジスタに接続され、第１電極、第２電極、及び前記第１電極と前記第２電極との間に配置された発光層を含む発光素子を含み、前記バーニアマークは前記制御電極、前記半導体パターン、前記入力電極、前記出力電極、及び前記第１電極の中で少なくともいずれか１つと同一層上に配置されることができる。
【0014】
前記バーニアマークは、第１パターン、絶縁層を介して前記第１パターン上に配置されて前記第１パターンと交差する第２パターンを含み、前記第１パターンと前記第２パターンは前記絶縁層を貫通して接続されることができる。
【0015】
前記バーニアマークは単一層に配置されることができる。
【0016】
前記バーニアマークは前記第２方向に沿って配列され、各々が前記第１方向に沿って延長された複数のラインパターンを含み、前記ラインパターンの中で少なくとも一部は前記導電性粘着部材から露出されることができる。
【0017】
前記バーニアマークは前記第２方向に沿って延長され、前記ラインパターンに交差する垂直パターンをさらに含むことができる。
【0018】
前記バーニアマークは前記第１方向に沿って延長され、前記ラインパターンの間に配置された水平パターンをさらに含み、前記水平パターンの長さは前記ラインパターンの各々の長さより小さくすることができる。
【0019】
前記バーニアマークは平面上でアラビア数字形状を有することができる。
【0020】
前記バーニアマークは平面上で前記信号ラインから離隔されることができる。
【0021】
前記表示パネルは、前記パッドから離隔され、前記導電性粘着部材と平面上で重畳するパネルアライメントマークをさらに含み、前記回路基板は、前記アライメントマークに対応し、前記導電性粘着部材と平面上で重畳する基板アライメントマークをさらに含み、前記第２方向において、前記バーニアマークの左側端は前記パネルアライメントマークの右側端と同じ位置にすることができる。
【0022】
前記導電性粘着部材の上側端が前記パッドの終端から前記第２方向に沿って離隔された距離は１００μｍ未満である。
【0023】
本発明の一実施形態に係る表示パネルは、アクティブ領域及び前記アクティブ領域に隣接する周辺領域を含むベース基板、前記ベース基板上に配置され、前記アクティブ領域に配置された複数の画素、前記画素と接続された複数の信号ライン、前記周辺領域に配置され、第１方向に沿って離隔して配列され、前記信号ラインと接続された複数のパッド、及び前記周辺領域に配置され、前記パッドから離隔され導電物質及び半導体物質の中で少なくともいずれか１つを含むバーニアマークを含み、前記バーニアマークの下側端は前記パッドの上側端と前記第２方向に揃っていることができる。
【0024】
前記画素の各々は、半導体パターン、前記半導体パターンの一側及び他側に各々接続された入力電極と出力電極、及び前記半導体パターンと重畳する制御電極を含む薄膜トランジスタ、及び前記薄膜トランジスタに接続され、第１電極、前記第１電極上に配置された第２電極、前記第１電極と前記第２電極との間に配置された発光層を含む発光素子を含み、前記バーニアマークは前記半導体パターン、前記入力電極、前記出力電極、前記制御電極、及び前記第１電極の中で少なくともいずれか１つと同一な物質を含むことができる。
【0025】
前記バーニアマークは前記半導体パターン、前記入力電極、前記出力電極、前記制御電極、及び前記第１電極の中で少なくともいずれか１つと同一層に配置されることができる。
【0026】
前記バーニアマークは前記第１方向と交差する第２方向に沿って配列され、各々が前記第１方向に沿って延長された複数のラインパターンを含むことができる。
【0027】
前記バーニアマークは前記第２方向に沿って延長され、前記ラインパターンと交差し前記ラインパターンに接続された垂直パターンをさらに含むことができる。
【0028】
前記ラインパターンと前記垂直パターンは同一層に配置されることができる。
【0029】
前記ラインパターンと前記垂直パターンは絶縁層を介して互いに異なる層に配置され、前記垂直パターンは前記絶縁層を貫通して前記ラインパターンに接続されることができる。
【0030】
前記ラインパターン各々の間隔は約５０μｍである。
【0031】
前記バーニアマークは前記パッド及び前記信号ラインと平面上で離隔されることができる。
【0032】
前記パッドの各々は前記第１方向及び前記第２方向に対して傾いた方向に沿って延長されることができる。
【0033】
本発明の一実施形態に係る電子装置製造方法は、表示パネルのパッド上に一方向に沿って延長された導電性粘着部材を位置合わせする段階、前記導電性粘着部材を加圧する１次ボンディング段階、前記導電性粘着部材上に回路基板を位置合わせする段階、及び前記パッドと前記回路基板の前記回路基板を加圧する２次ボンディング段階を含み、前記導電性粘着部材を位置合わせする段階は、前記パッドと離隔された前記表示パネルのバーニアマークを基準に前記導電性粘着部材の位置を合わせることができる。
【0034】
前記導電性粘着部材の位置を合わせる段階は前記バーニアマークと前記導電性粘着部材の重畳程度を確認する段階を含み、前記導電性粘着部材と前記バーニアマークとの間の重畳程度を確認する段階は裸眼又は拡大鏡を利用して行われることができる。
【0035】
本発明の一実施形態に係る電子装置製造方法は、前記導電性粘着部材の位置を補正する段階をさらに含み、前記導電性粘着部材の位置を補正する段階は、前記導電性粘着部材と前記バーニアマークとの間の重畳程度を確認する段階、及び前記重畳程度が所定範囲以上である場合、前記表示パネルに対する前記導電性粘着部材の相対的位置を移動させる段階を含むことができる。
【0036】
前記導電性粘着部材の相対的位置を移動させる段階は前記導電性粘着部材を前記一方向と交差する方向に沿って移動させることができる。
【0037】
前記導電性粘着部材の位置を補正する段階は前記回路基板を位置合わせさせる段階の前に進行されることができる。
【発明の効果】
【0038】
本発明によれば、導電性粘着部材と表示パネルのパッドとの間のアライメント可否を裸眼で把握できるので、工程が単純化され、工程時間を減少することができる。また、本発明によれば、導電性粘着部材のアライメントずれ程度に対しても裸眼で容易に把握できるので、導電性粘着部材位置の補正がこのケースで行われることができ、回路基板と表示パネルとの間の電気的接続信頼性が向上されることができる。
【図面の簡単な説明】
【0039】
【図1A】本発明の実施形態に係る電子装置の分解斜視図である。
【図4】本発明の一実施形態に係る電子装置の一部領域を簡略に示した断面図である。
【図5A】本発明の一実施形態に係る電子装置の一部領域を簡略に示した断面図である。
【図5B】本発明の一実施形態に係る電子装置の一部領域を簡略に示した断面図である。
【図5C】本発明の一実施形態に係る電子装置の一部領域を簡略に示した断面図である。
【図6A】本発明の一実施形態に係る電子装置の一実施形態の一部を示した平面図である。
【図6B】本発明の一実施形態に係る電子装置の一実施形態の一部を示した平面図である。
【図6C】本発明の一実施形態に係る電子装置の一実施形態の一部を示した平面図である。
【図6D】本発明の一実施形態に係る電子装置の一実施形態の一部を示した平面図である。
【図7A】本発明の一実施形態に係る電子装置の一部領域を示した断面図である。
【図7B】本発明の一実施形態に係る電子装置の一部領域を示した断面図である。
【図8A】本発明の一実施形態に係る電子装置の分解平面図である。
【図8B】本発明の一実施形態に係る電子装置の結合平面図である。
【図9A】本発明の一実施形態に係る電子装置の分解斜視図である。
【図10A】本発明の一実施形態に係る電子装置の製造方法を示した斜視図である。
【図10B】本発明の一実施形態に係る電子装置の製造方法を示した斜視図である。
【図10C】本発明の一実施形態に係る電子装置の製造方法を示した斜視図である。
【図10D】本発明の一実施形態に係る電子装置の製造方法を示した斜視図である。
【図10E】本発明の一実施形態に係る電子装置の製造方法を示した斜視図である。
【図11A】本発明の一実施形態に係る電子装置製造方法の一部の段階を示した平面図である。
【図11B】本発明の一実施形態に係る電子装置製造方法の一部の段階を示した平面図である。
【図11C】本発明の一実施形態に係る電子装置製造方法の一部の段階を示した平面図である。
【図11D】本発明の一実施形態に係る電子装置製造方法の一部の段階を示した平面図である。
【図12A】本発明の一実施形態に係る電子装置製造方法の一部の段階を示した平面図である。
【図12B】本発明の一実施形態に係る電子装置製造方法の一部の段階を示した平面図である。
【図12C】本発明の一実施形態に係る電子装置製造方法の一部の段階を示した平面図である。
【図13A】本発明の実施形態に係る電子装置の斜視図である。
【図14B】本発明の一実施形態に係る電子装置の一部を示した平面図である。
【発明を実施するための形態】
【0040】
本明細書で、ある構成要素（又は領域、層、部分等）が他の構成要素に対して“上にある”、“接続される”、又は“結合される”と表現される場合、それは他の構成要素の上に直接配置／接続／結合されてもよく、或いはこれらの間に第３の構成要素が配置されてもよいことを意味する。
【0041】
同一の図面符号は同一の構成要素に付与される。また、図面において、構成要素の厚さ、比率、及び寸法は技術的内容の効果的な説明のために誇張されたものである。
【0042】
“及び／又は”は連関した構成が定義できる１つ以上の組合を全て含む。
【0043】
第１、第２等の用語は多様な構成要素を説明するために使用されるが、前記構成要素は前記用語によって限定されない。前記用語は１つの構成要素を他の構成要素と区別する目的のみに使用される。例えば、本発明の権利範囲を逸脱しない範囲で、第１構成要素は第２構成要素と呼ぶことができ、同様に第２構成要素も第１構成要素と呼ぶことができる。単数の表現は文脈の上に明確に異なる表現をしない限り、複数の表現を含む。
【0044】
また、“下に”、“下側に”、“上に”、“上側に”等の用語は図面に図示された構成の位置関係を説明するために使用される。前記用語は相対的な概念として図面に表示された方向を基準に説明される。
【0045】
特段定義されない限り、本明細書で使用されるすべての用語（技術的及び科学的用語を含む）は本発明が属する技術分野で当業者によって一般的に理解される同一の意味を有する。また、一般的に使用される辞典で定義された用語と同一の用語は関連技術の脈絡における意味と一致する意味を有することと解釈しなければならなく、理想的な又はあまりにも形式的な意味に解釈されない限り、明示的にここで定義される。
【0046】
“含む”等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品又はこれらを組合せたものが存在することを表現しようするものであり、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部分品、又はこれらを組合せたものの存在又は付加可能性を予め排除しないものとして理解されるべきである。
【0047】
以下、図面を参照して本発明の実施形態を説明する。
【0048】
図１Ａは本発明の実施形態に係る電子装置の分解斜視図である。図１Ｂは図１Ａに図示された電子装置の結合斜視図である。図１Ｃは図１Ｂに図示された電子装置の一部を示した斜視図である。図１Ｄは図１Ａに図示された電子装置の一部構成の回路図である。以下、図１Ａ乃至図１Ｄを参照して本発明に対して説明する。
【0049】
電子装置ＤＤは表示パネルＤＰ、回路基板ＤＣ、導電性粘着部材ＡＦ、及び光学部材ＯＰＬを含む。表示パネルＤＰはベース基板ＢＳを含み、ベース基板ＢＳの前面ＦＳに映像を表示する。前面ＦＳは第１方向Ｄ１及び第２方向Ｄ２に平行であり、第３方向Ｄ３と垂直である。前面ＦＳは映像が表示されるアクティブ領域ＡＡ及びアクティブ領域ＡＡに隣接する周辺領域ＰＡに区分される。本実施形態で、周辺領域ＰＡはアクティブ領域ＡＡの縁を囲むフレーム形状を有する。但し、これは例示的に示したものであり、周辺領域ＰＡはアクティブ領域ＡＡの縁の一部分に隣接するように定義されることもでき、いずれか１つの実施形態に限定されない。
【0050】
表示パネルＤＰはアクティブ領域ＡＡに配置された複数の画素ＰＸを含む。本実施形態で、画素ＰＸの各々は電気的信号を受信して映像を構成する光を各々表示する。図１Ａには画素ＰＸは各々光を表示する発光領域に対応するように図示された。したがって、画素ＰＸが互いに離隔されて図示されている。但し、これは例示的に示したものであり、画素ＰＸの一部構成は平面上で互いに重畳されて配置されることもでき、いずれか１つの実施形態に限定されない。
【0051】
図１Ｄには一画素ＰＸ及び画素ＰＸに接続された信号ラインを含む回路図を簡略に図示した。１つの画素ＰＸは１つのゲートラインＧＬ、１つのデータラインＤＬ、及び１つの電源ラインＰＬに接続される。信号ラインＳＬはゲートラインＧＬ、データラインＤＬ、及び電源ラインＰＬの中で少なくともいずれか１つを含む。
【0052】
ゲートラインＧＬは第１方向Ｄ１に沿って延長される。ゲートラインＧＬは画素ＰＸにゲート信号を伝達する。ゲートラインＧＬは複数提供されて第２方向Ｄ２に沿って互いに離隔して配列される。複数のゲートラインは第２方向Ｄ２に沿って配列された画素に順次的にゲート信号を提供する。
【0053】
データラインＤＬはゲートラインＧＬから絶縁され、互いに交差する。本実施形態で、データラインＤＬは第２方向Ｄ２に沿って延長される。データラインＤＬは画素ＰＸにデータ信号を伝達する。データラインＤＬは複数提供されて第１方向Ｄ１に沿って互いに離隔して配列される。
【0054】
電源ラインＰＬはゲートラインＧＬ及びデータラインＤＬと絶縁される。本実施形態で、電源ラインＰＬは第２方向Ｄ２に沿って延長される。画素ＰＸに第１電源信号を伝達する。電源ラインＰＬは複数提供されて第１方向Ｄ１に沿って互いに離隔されて配列される。
【0055】
画素ＰＸは第１トランジスタＴＲ１、第２トランジスタＴＲ２、キャパシターＣＰ、及び発光素子ＯＬＤを含む。第１トランジスタＴＲ１はゲートラインＧＬによって提供されるゲート信号によってターンオンされてデータラインＤＬによって提供されるデータ信号をキャパシターＣＰに提供する。
【0056】
キャパシターＣＰは電源ラインＰＬから提供される第１電源信号とデータ信号との間の電位差に対応する電圧を充電する。第２トランジスタＴＲ２はキャパシターＣＰに充電された電圧によってターンオンされて電源ラインＰＬから提供される第１電源信号を発光素子ＯＬＤに提供する。
【0057】
本実施形態で、発光素子ＯＬＤは電源端子ＶＳＳに接続されて第２電源信号を受信する。第２電源信号は第１電源信号と異なる電位を有する。発光素子ＯＬＤは第２トランジスタＴＲ２から提供される第１電源信号と電源端子ＶＳＳから提供される第２電源信号との間の電位差に対応される光を生成して発光する。
【0058】
回路基板ＤＣは表示パネルＤＰの一側に配置されて表示パネルＤＰと電気的に接続される。回路基板ＤＣは電気的信号を生成して表示パネルＤＰに提供する、或いは表示パネルＤＰから生成された電気的信号を受信して処理する。
【0059】
回路基板ＤＣで生成された電気的信号は表示パネルＤＰの信号ラインＳＬを通じて画素ＰＸの各々に提供される。信号ラインＳＬは電源ラインＰＬ、ゲートラインＧＬ、及びデータラインＤＬの中で少なくともいずれか１つを含む。
【0060】
回路基板ＤＣは可撓性フィルムＣＢ及び駆動回路ＤＶを含む。可撓性フィルムＣＢは導電性粘着部材ＡＦを通じて表示パネルＤＰに接着される。可撓性フィルムＣＢは可撓性を有する。したがって、可撓性フィルムＣＢは表示パネルＤＰの背面に向かって曲がった状態に組立てることができる。
【0061】
駆動回路ＤＶは可撓性フィルムＣＢに実装されることができる。駆動回路ＤＶは可撓性フィルムＣＢに含まれた図示されていない回路配線を通じて可撓性フィルムＣＢと電気的に接続される。可撓性フィルムＣＢは駆動回路ＤＶと表示パネルＤＰを電気的に接続し、駆動回路ＤＶは表示パネルＤＰに提供するための電気的信号を生成する、或いは表示パネルＤＰから提供された電気的信号を処理する。
【0062】
駆動回路ＤＶはゲート信号を生成するゲート駆動回路やデータ信号を生成するデータ駆動回路を含む。但し、これは例示的に説明したものであり、駆動回路ＤＶは表示パネルＤＰを駆動するための各種制御信号を生成及び処理する多様な制御回路を含むことができ、いずれか１つの実施形態に限定されない。
【0063】
導電性粘着部材ＡＦは回路基板ＤＣと表示パネルＤＰとの間に配置されて回路基板ＤＣと表示パネルＤＰを接続する。導電性粘着部材ＡＦは導電性と粘着性を共に有する。したがって、導電性粘着部材ＡＦは回路基板ＤＣと表示パネルＤＰを物理的及び電気的に接続することができる。導電性粘着部材ＡＦは異方性導電フィルム（Ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ａｄｈｅｓｉｖｅ ｆｉｌｍ、ＡＣＦ）を含むことができる。
【0064】
導電性粘着部材ＡＦは信号ラインＳＬと交差する方向に沿って延長される。本実施形態で、導電性粘着部材ＡＦは第１方向Ｄ１に沿って延長された長さを有する形状に提供される。一方、本実施形態に係る導電性粘着部材ＡＦの一部は可撓性フィルムＣＢの外側に突出する。即ち、表示パネルＤＰ上で導電性粘着部材ＡＦの第１方向Ｄ１における長さは、可撓性フィルムＣＢの第１方向Ｄ１における幅以上である。したがって、導電性粘着部材ＡＦの終端が可撓性フィルムＣＢの角と整列される、或いは導電性粘着部材ＡＦの一部が可撓性フィルムＣＢから露出されてもよい。
【0065】
光学部材ＯＰＬは表示パネルＤＰ上に配置される。光学部材ＯＰＬはアクティブ領域ＡＡをカバーする。光学部材ＯＰＬは光学的に透明である。したがって、アクティブ領域ＡＡに表示される映像ＩＭは光学部材ＯＰＬを透過する。表示パネルＤＰが表示する映像ＩＭは光学部材ＯＰＬを透過して光学部材ＯＰＬ上面に表示されて使用者に容易に視認されることができる。
【0066】
光学部材ＯＰＬは周辺領域ＰＡの少なくとも一部をさらにカバーすることもできる。光学部材ＯＰＬは外光反射率を低下させる。光学部材ＯＰＬは、外光が表示パネルＤＰの前面に入射する入射率を低下させる、或いは光学部材ＯＰＬを通じて入射された外光が表示パネルＤＰの構成によって反射されて出る場合、当該反射光の透過率を低下させる。例えば、光学部材ＯＰＬは偏光フィルム及び位相差フィルムの中で少なくともいずれか１つを含むことができる。但し、これは例示的に説明したものであり、光学部材ＯＰＬはカラーフィルターを含むこともできる。一方、光学部材ＯＰＬは図示されていない接着部材等を通じて表示パネルＤＰの前面に接着される、或いは表示パネルＤＰの前面に直接形成されてもよい。
【0067】
一方、本実施形態に係る表示パネルＤＰはバーニアマークＶＭ（ｖｅｒｎｉｅｒ ｍａｒｋ）を含む。バーニアマークＶＭは周辺領域ＰＡに配置される。バーニアマークＶＭは平面上でパッドＰＤと導電性粘着部材ＡＦとのアライメント可否及びアライメント程度（ｄｅｇｒｅｅ ｏｆ ａｌｉｇｎｍｅｎｔ）を判別する基準として機能する。導電性粘着部材ＡＦはバーニアマークＶＭに隣接する、或いはバーニアマークＶＭの一部と重畳するように配置される。表示パネルＤＰと回路基板ＤＣとの間の接続は信号ラインＳＬに接続されたパッドＰＤと回路基板ＤＣとの間の電気的接続によってなされる。パッドＰＤは回路基板ＤＣによって覆われる領域に存在する。導電性粘着部材ＡＦとパッドＰＤとの間のアライメントは、導電性粘着部材ＡＦとパッドＰＤとの間の平面上での重畳面積が大きいことを意味する。
【0068】
信号ラインＳＬと回路基板ＤＣとの間の接続可否は導電性粘着部材ＡＦとパッドＰＤとの間のアライメント及び回路基板ＤＣと導電性粘着部材ＡＦとの間のアライメントを通じてなされる。
【0069】
本発明によれば、導電性粘着部材ＡＦとバーニアマークＶＭとの間の隣接／重畳程度を通じて導電性粘着部材ＡＦとパッドＰＤとの間のアライメント程度を判断することができる。したがって、カメラ（ｖｉｓｉｏｎ ｃａｍｅｒａ）やスコープ（ｓｃｏｐｅ）のような別の微細測定装備無しでも導電性粘着部材ＡＦとパッドＰＤとの間のアライメント可否を容易に判断することができる。
【0070】
図２Ａは図１Ｂに図示された電子装置の分解平面図であり、図２Ｂは図２Ａに図示された電子装置の結合平面図である。図２Ｃは図２Ｂに図示されたＩ－Ｉ’に沿って切断した断面図である。図３は図２Ｂに図示された電子装置の一部を拡大して示した平面図である。図３にはバーニアマークＶＭが存在する領域を図示するが、回路基板ＤＣのベースフィルムＢＦは省略して図示し、導電性粘着部材ＡＦを陰影処理して表示した。以下、図２Ａ乃至図２Ｃ及び図３を参照して本発明に対して説明する。一方、図１Ａ乃至図１Ｂで説明した構成と同一な構成に対しては同一な参照符号を付し、重複した説明は省略する。
【0071】
図２Ａに図示されたように、表示パネルＤＰはベース基板ＢＳ、画素ＰＸ、信号ラインＳＬ、パッドＰＤ、アライメントパッドＰＤ－Ａ、第１アライメントマークＡＭ１－Ｐ、第２アライメントマークＡＭ２－Ｐ、及びバーニアマークＶＭを含む。ベース基板ＢＳはアクティブ領域ＡＡ及び周辺領域ＰＡを含む基板であって、画素ＰＸ、信号ラインＳＬ、パッドＰＤ、アライメントパッドＰＤ－Ａ、第１アライメントマークＡＭ１－Ｐ、第２アライメントマークＡＭ２－Ｐ、及びバーニアマークＶＭが配置される基底層である。ベース基板ＢＳは絶縁性を有する。
【0072】
本実施形態では説明を容易にするために画素ＰＸの中の一部、信号ラインＳＬの中の一部、及びパッドＰＤの中の一部のみを図示した。信号ラインＳＬはパッドＰＤと画素ＰＸを各々接続する。したがって、パッドＰＤから受信された電気的信号は信号ラインＳＬを通じて各画素ＰＸに伝達される。本実施形態で、パッドＰＤは第１方向Ｄ１及び第２方向Ｄ２に対して傾いた方向に沿って延長される。
【0073】
アライメントパッドＰＤ－ＡはパッドＰＤから第１方向Ｄ１に離隔されて配置される。アライメントパッドＰＤ－ＡはパッドＰＤの中の少なくともいずれか１つに対応する形状に提供される。アライメントパッドＰＤ－Ａはフローティングパターンである。したがって、アライメントパッドＰＤ－Ａが回路基板ＤＣと接続される、或いはアライメントパッドＰＤ－Ａに電気的信号が伝達されたとしても、当該信号は画素ＰＸに提供されない。一方、これは例示的に示したものであり、アライメントパッドＰＤ－Ａは表示パネルＤＰの電気的特性を検査するための検査パッドであってもよい。このとき、アライメントパッドＰＤ－Ａは画素ＰＸの中で少なくとも一部と電気的に接続されるが、回路基板ＤＣと接続されない。一方、本実施形態に係る表示パネルＤＰにおいて、アライメントパッドＰＤ－Ａは省略されてもよい。
【0074】
第１アライメントマークＡＭ１－Ｐ及び第２アライメントマークＡＭ２－Ｐは表示パネルＤＰと回路基板ＤＣとの間のアライメントのための基準になる。第１アライメントマークＡＭ１－Ｐ及び第２アライメントマークＡＭ２－Ｐは画素ＰＸと電気的に絶縁される。本実施形態で、第１アライメントマークＡＭ１－ＰはアライメントパッドＰＤ－Ａと隣接するように図示され、第２アライメントマークＡＭ２－Ｐは整列パッドＰＤ－Ａから離隔されて図示されている。また、第１アライメントマークＡＭ１－Ｐと第２アライメントマークＡＭ２－Ｐは互いに異なる形状を有するように図示されている。但し、これは例示的に示したものであり、本発明の一実施形態に係る表示パネルＤＰにおいて、第１アライメントマークＡＭ１－Ｐと第２アライメントマークＡＭ２－Ｐは多様な位置、多様な形状に提供されることができ、いずれか１つの実施形態に限定されない。
【0075】
バーニアマークＶＭは周辺領域ＰＡに配置され、パッドＰＤ、信号ラインＳＬ、アライメントパッドＰＤ－Ａ、第１アライメントマークＡＭ１－Ｐ、及び第２アライメントマークＡＭ２－Ｐから平面上で離隔される。本実施形態で、バーニアマークＶＭは複数提供され、複数のバーニアマークＶＭは第２方向Ｄ２から見るとき、パッドＰＤを介して第１方向Ｄ１で互いに離隔して配置されることができる。バーニアマークＶＭは導電性粘着部材ＡＦとパッドＰＤとの間のアライメントのための基準になる。具体的に、本発明の一実施形態に係る表示パネルＤＰにおいて、導電性粘着部材ＡＦが配置される接着領域ＡＤＡは、平面視で、接着領域ＡＤＡの上端とバーニアマークＶＭの下端が互いに接してアライメントされるように定義することができる。これに対する詳細な説明は後述する。
【0076】
可撓性フィルムＣＢはベースフィルムＢＦ、複数の配線ＳＬ－Ｆ、複数のリードＬＤ、アライメントリードＬＤ－Ａ、第３アライメントマークＡＭ１－Ｆ、及び第４アライメントマークＡＭ２－Ｆを含む。ベースフィルムＢＦは可撓性を有し、絶縁性を有する。したがって、可撓性フィルムＣＢは表示パネルＤＰに結合された状態に曲がることができる。
【0077】
リードＬＤ、アライメントリードＬＤ－Ａ、第３アライメントマークＡＭ１－Ｆ、及び第４アライメントマークＡＭ２－ＦはベースフィルムＢＦの一面上に配置される。リードＬＤは表示パネルＤＰと接続される構成である。リードＬＤは第１方向Ｄ１に沿って互いに離隔されて独立した電気的信号を提供することができる。本実施形態で、リードＬＤは第１方向Ｄ１及び第２方向Ｄ２に対して傾いた方向に沿って延長されることができる。リードＬＤは実質的にパッドＰＤに対応される形状を有する。
【0078】
本発明において、回路基板ＤＣと表示パネルＤＰの接続工程のとき、発生される熱等によって回路基板ＤＣのベースフィルムＢＦや表示パネルＤＰのベース基板ＢＳに熱変形が発生する場合がある。したがって、パッドＰＤのピッチやリードＬＤのピッチが工程過程で設計のときと異なるように変形してしまう場合がある。本発明によれば、リードＬＤとパッドＰＤを傾いた方向に沿って延長された形状に設計することによって、リードＬＤやパッドＰＤのピッチが変形されても、第２方向Ｄ２での回路基板位置移動を通じてパッドＰＤとリードＬＤとの間のアライメント補正を容易に行うことができる。
【0079】
アライメントリードＬＤ－ＡはリードＬＤから平面上で離隔される。アライメントリードＬＤ－ＡはリードＬＤから第１方向Ｄ１で離隔して配置される。アライメントリードＬＤ－ＡはリードＬＤの中で少なくともいずれか１つに対応される形状に提供される。アライメントリードＬＤ－Ａはフローティングパターンである。したがって、アライメントリードＬＤ－Ａが表示パネルＤＰと接続される、或いはアライメントリードＬＤ－Ａに電気的信号が伝達されたとしても、当該信号は画素ＰＸに提供されない。一方、これは例示的に示したものであり、アライメントリードＬＤ－Ａは回路基板ＤＣの電気的特性を検査するための検査リードであってもよい。一方、本実施形態に係る回路基板ＤＣにおいて、アライメントリードＬＤ－Ａは省略されてもよい。
【0080】
第３アライメントマークＡＭ１－Ｆ、及び第４アライメントマークＡＭ２－Ｆは表示パネルＤＰと回路基板ＤＣとの間のアライメントのための基準になる。第３アライメントマークＡＭ１－Ｆ及び第４アライメントマークＡＭ２－ＦはリードＬＤから電気的に絶縁される。本実施形態で、第３アライメントマークＡＭ１－Ｆは表示パネルＤＰの第１アライメントマークＡＭ１－Ｐに対応し、第４アライメントマークＡＭ２－Ｆは第２アライメントマークＡＭ２－Ｐに対応する。第３アライメントマークＡＭ１－Ｆと第４アライメントマークＡＭ２－Ｆは表示パネルの第１及び第２アライメントマークＡＭ１－Ｐ、ＡＭ２－Ｐの中で対応するアライメントマークとアライメントされることによって、回路基板ＤＣと表示パネルＤＰとの間の位置を容易にアライメントさせることができる。
【0081】
本実施形態で、第３アライメントマークＡＭ１－Ｆと第４アライメントマークＡＭ２－Ｆは互いに異なる形状を有するように図示されている。但し、これは例示的に示したものであり、本発明の一実施形態に係る回路基板ＤＣにおいて、第３アライメントマークＡＭ１－Ｆと第４アライメントマークＡＭ２－Ｆは多様な位置、多様な形状に提供されることができ、いずれか１つの実施形態に限定されない。
【0082】
配線ＳＬ－ＦはベースフィルムＢＦの一面上に配置される。配線ＳＬ－Ｆの一端はリードＬＤに各々接続される。配線ＳＬ－Ｆの他端は駆動回路ＤＶ（図１Ａ参照）と接続される。したがって、駆動回路ＤＶで処理された電気的信号は配線ＳＬ－Ｆを通じてリードＬＤに出力される。
【0083】
図２Ａに図示された矢印方向に沿って導電性粘着部材ＡＦ及び可撓性フィルムＣＢがパッドＰＤ上に順次的に積層される。導電性粘着部材ＡＦが表示パネルＤＰの接着領域ＡＤＡに提供され、表示パネルＤＰの第１及び第２アライメントマークＡＭ１－Ｐ、ＡＭ２－Ｐと回路基板ＤＣの第３及び第４アライメントマークＡＭ１－Ｆ、ＡＦ２－Ｆとが整列されるように回路基板ＤＣが導電性粘着部材ＡＦ上に提供された後、導電性粘着部材ＡＦを通じて表示パネルＤＰと回路基板ＤＣが接続される。図２Ｂ及び図３を参照すれば、回路基板ＤＣと表示パネルＤＰは第１アライメントマークＡＭ１－Ｐと第３アライメントマークＡＭ１－Ｆが１つの第１アライメントパターンＡＭ１を成し、第２アライメントマークＡＭ２－Ｐと第４アライメントマークＡＭ２－Ｆが１つの第２アライメントパターンＡＭ２をなすようにアライメントされて接続される。
【0084】
パッドＰＤとリードＬＤは平面上で重畳するように配置される。本実施形態ではパッドＰＤとリードＬＤとの間の区分が容易するようにパッドＰＤをハッチング処理して図示した。パッドＰＤの各々がリードＬＤの中で対応されるリードＬＤに接続されて、平面上で１つの並びに接続された接続パターンＰＬＤとして図示されている。
【0085】
本発明によれば、リードＬＤはパッドＰＤより第２方向Ｄ２に大きい長さで設計されている。したがって、工程誤差範囲内で回路基板ＤＣが表示パネルＤＰに対して第２方向Ｄ２での移動が発生しても、安定した回路基板ＤＣと表示パネルＤＰとの間の接続を行うことができる。但し、これは例示的に示したものであり、リードＬＤはパッドＰＤと実質的に同一な長さを有してもよく、或いはリードＬＤがパッドＰＤより小さい長さを有するように設計されてもよく、いずれか１つの実施形態に限定されない。
【0086】
具体的に図２Ｃを参照すれば、リードＬＤとパッドＰＤは導電性粘着部材ＡＦを通じて接続される。本実施形態では説明を容易にするためにパッドＰＤがベース基板ＢＳの一面に配置され、リードＬＤがベースフィルムＢＦの一面に配置された構成が図示されている。但し、これは例示的に示したものであり、本発明の一実施形態に係るパッドＰＤとベース基板ＢＳとの間及びリードＬＤとベースフィルムＢＦとの間には少なくとも１つの絶縁層がさらに介在されてもよく、いずれか１つの実施形態に限定されない。
【0087】
本実施形態で、導電性粘着部材ＡＦは第１方向Ｄ１に沿って延長された長さ及び第２方向Ｄ２に沿った幅を有する。導電性粘着部材ＡＦの長さはパッドＰＤ、アライメントパッドＰＤ、第１アライメントパターンＡＭ１、及び第２アライメントパターンＡＭ２をカバーできるサイズに提供される。また、導電性粘着部材ＡＦの幅は少なくともパッドＰＤをカバーできるサイズに提供される。したがって、導電性粘着部材ＡＦは少なくともパッドＰＤを全面的にカバーできるので、回路基板ＤＣと表示パネルＤＰとの間の電気的接続信頼性を向上させることができる。
【0088】
導電性粘着部材ＡＦは粘着層ＡＤ及び複数の導電粒子ＣＤを含む。導電粒子ＣＤは粘着層ＡＤ内に分散される。リードＬＤは各々パッドＰＤ上に配置される。リードＬＤとパッドＰＤは粘着層ＡＤを通じて物理的に接続される。また、リードＬＤとパッドＰＤはリードＬＤとパッドＰＤとの間に配置された導電粒子ＣＤを通じて電気的に接続される。本実施形態で、リードＬＤとパッドＰＤは対応される構成同士に断面上で完全に重畳するように図示されている。但し、これは例示的に図示されたものであり、設計のときに発生した誤差や、ボンディングのときに発生した第１方向Ｄ１での振動等によって、リードとパッドとの間には部分的に非重畳される領域が存在することもあり得る。
【0089】
図２Ｂ及び図３を参照してバーニアマークＶＭ及び導電性粘着部材ＡＦについて、さらに詳細に説明する。本発明の一実施形態に係る導電性粘着部材ＡＦの位置はバーニアマークＶＭに基づいて決定される。バーニアマークＶＭは第１方向Ｄ１に沿って測定される横長さＬＤＤ及び第２方向Ｄ２に沿って測定される縦長さＷＤを有する方形形状の領域内に定義された形状として図示されている。バーニアマークＶＭは平面上でパッドＰＤ、アライメントパッドＰＤ－Ａ、アライメントマークＡＭ１－Ｐ、ＡＭ２－Ｐ、及び信号ラインＳＬから離隔される。即ち、本実施形態で、バーニアマークＶＭはパッドＰＤ、アライメントパッドＰＤ－Ａ、アライメントマークＡＭ１－Ｐ、ＡＭ２－Ｐ、及び信号ラインＳＬと平面上で重畳しない。したがって、隣接するパッドＰＤ、アライメントパッドＰＤ－Ａ、アライメントマークＡＭ１－Ｐ、ＡＭ２－Ｐ、及び信号ラインＳＬとの電気的干渉を抑制することができる。
【0090】
バーニアマークＶＭは隣接する構成から離隔される領域内で多様な形状を有することができる。本実施形態で、バーニアマークＶＭは複数のラインパターンＬＰを含む。ラインパターンＬＰの各々は第１方向Ｄ１と並行に延長されたライン形状を有する。ラインパターンＬＰは第２方向Ｄ２に沿って互いに離隔して配列される。
【0091】
ラインパターンＬＰはパッドＰＤに対して最も隣接する最下端ラインＬＰ－Ｌ及び最も遠い最上端ラインＬＰ－Ｕを含む。最下端ラインＬＰ－Ｌは第１仮想線ＶＬ１に沿って延長される。最下端ラインＬＰ－Ｌは第１仮想線ＶＬ１と平面上で重畳する。最下端ラインＬＰ－ＬはラインパターンＬＰの中で導電性粘着部材ＡＦに最も近いラインである。第１仮想線ＶＬ１は第１方向Ｄ１と並行に延長される。第１仮想線ＶＬ１はパッドＰＤの上側端と接する。即ち、本実施形態で、ラインパターンＬＰの中で最下端のラインＬＰ－Ｌは１つの共通された仮想ライン（第１仮想線、ＶＬ１）に沿って実質的にパッドＰＤの上側端と整列される。バーニアマークＶＭの下側端は、第１方向Ｄ１においてパッドＰＤの上側端と整列される。そして、バーニアマークＶＭの下側端は、第１方向Ｄ１においてパッドＰＤの上側端から離隔されている。
【0092】
したがって、導電性粘着部材ＡＦがバーニアマークＶＭの最下端に接するように位置する場合、導電性粘着部材ＡＦは少なくともパッドＰＤと安定的に重畳する位置に配置された、と評価することができる。導電性粘着部材ＡＦの位置がバーニアマークＶＭの最下端から第２方向Ｄ２に沿って上側に移動するほど、導電性粘着部材ＡＦの上側辺とパッドＰＤの上側端との間の離隔距離が増加する。離隔距離が所定範囲以上増加すると、パッドＰＤと導電性粘着部材ＡＦとの間の重畳面積が減少して、導電性粘着部材のアライメントずれが発生する場合がある。したがって、パッドＰＤと導電性粘着部材ＡＦとの間の接続不良が発生しやすい。本発明によれば、第２仮想線ＶＬ２に沿ってアライメントされたバーニアマークＶＭをさらに含むことによって、導電性粘着部材ＡＦのパッドＰＤに対するアライメントずれの有無を容易に判断することができる。
【0093】
ラインパターンＬＰの一端ＥＧＰは第２仮想線ＶＬ２に沿って整列される。ラインパターンＬＰの一端ＥＧＰはパッドＰＤに最も近い終端である。第２仮想線ＶＬ２は第２方向Ｄ２と並行に延長される。第２仮想線ＶＬ２は第１アライメントマークＡＭ１－Ｐの終端と接する。即ち、本実施形態で、ラインパターンＬＰの一端ＥＧＰは１つの共通された仮想ラインＶＬ２（以下、第２仮想線）に沿って実質的に第１アライメントマークＡＭ１－Ｐの終端とアライメントされる。
【0094】
バーニアマークＶＭの横長さＬＤＤはラインパターンＬＰの各々の長さとして定義され、バーニアマークＶＭの縦長さＷＤはラインパターンＬＰの中で最上端ラインＬＰ－Ｕと最下端ラインＬＰ－Ｌとの間の距離に対応する。具体的に、バーニアマークＶＭの縦長さＷＤは第２仮想線ＶＬ２の中で最上端ラインＬＰ－Ｕと重畳する地点から最下端ラインＬＰ－Ｌと重畳する地点との間の長さに対応される。
【0095】
本実施形態で、横長さＬＤＤは第２方向Ｄ２から見るとき、導電性粘着部材ＡＦとバーニアマークＶＭとが重畳する長さにすることができる。例えば、バーニアマークＶＭの横長さＬＤＤは約１２００μｍである。但し、これは例示的に示したものであり、バーニアマークＶＭの位置や導電性粘着部材ＡＦの第１方向Ｄ１での長さによってバーニアマークＶＭの横長さＬＤＤは多様に設計されることができ、いずれか１つの実施形態に限定されない。
【0096】
本発明によれば、パッドＰＤの上端から導電性粘着部材ＡＦの上端が離隔した長さ、即ちパッドＰＤに対する導電性粘着部材ＡＦのアライメントずれの程度はバーニアマークＶＭの縦長さＷＤ範囲内で測定されることができる。したがって、バーニアマークＶＭの縦長さＷＤが大きくなるほど、判断可能な導電性粘着部材ＡＦのアライメントずれの程度の数値範囲が増加されることができる。バーニアマークＶＭの縦長さＷＤは少なくとも許容可能なアライメントずれの範囲以上のサイズを有する。
【0097】
例えば、本発明で良品に該当する導電性粘着部材ＡＦのアライメントずれの程度（即ち、導電性粘着部材ＡＦの上端とパッドＰＤの上端との間の離隔距離）が約１００μｍ以下であるとき、バーニアマークＶＭの縦長さＷＤは約１００μｍ以上に設計されることができる。この場合、導電性粘着部材ＡＦの上端がバーニアマークＶＭの上端、例えば最上端ラインＬＰ－Ｕから上方に逸脱したか否かを確認するのみで導電性粘着部材ＡＦのアライメントずれの程度の良品可否を容易に判断することができるので、工程時間を短縮することができる。
【0098】
一方、バーニアマークＶＭの縦長さＷＤが大きくなるほど、バーニアマークＶＭが隣接する信号ラインＳＬや第１アライメントマークＡＭ１－Ｐと干渉される可能性が増加してしまう場合がある。これと異なり、バーニアマークＶＭの横長さＬＤＤが小さくなるほど、ラインパターンＬＰの数を減少させる、或いはラインパターンＬＰの間の間隔を小さくすることができる。ラインパターンＬＰの数が減少されるほど、アライメントずれの程度の微細な差の区別が難しくなり、ラインパターンＬＰの間の間隔が小さくなるほど、裸眼判断の可読性が難しくなる。
【0099】
本発明によれば、バーニアマークＶＭは隣接する構成との干渉を発生させず、充分な数のラインパターンＬＰを確保し、或いはアライメントずれの程度の判断が容易である程度のラインパターンＬＰの間隔を維持するのに充分なサイズに設計されることができる。例えば、本発明の一実施形態に係るバーニアマークＶＭの縦長さＷＤは約４５０μｍ以下である。
【0100】
一方、これは例示的に示したものであり、バーニアマークＶＭは隣接する信号ラインと干渉されず、導電性粘着部材ＡＦのアライメントずれの程度を判別することができる位置とサイズであれば、多様に設計されることができる。例えば、パッドＰＤの上端と最下端ラインＬＰ－Ｌは第１方向Ｄ１に沿って互いに重畳しなくてもよい。このとき、導電性粘着部材ＡＦはバーニアマークＶＭの一部と平面上で重畳するように配置されることができる。
【0101】
一方、ラインパターンＬＰの各々の幅とラインパターンＬＰとの間の間隔は多様に設計されることができる。したがって、ラインパターンＬＰのピッチは多様な数値に設計されることができる。上述したように、ラインパターンＬＰのピッチが大きくなるほど、工程のとき、裸眼でバーニアマークＶＭを容易に視認することができる。したがって、裸眼検査を通じて導電性粘着部材ＡＦのアライメント可否をこのケースで把握することができるので、工程が単純化され、工程時間が短縮されることができる。
【0102】
一方、ラインパターンＬＰのピッチが小さくなるほど、同一なバーニアマークＶＭを構成して配置されるラインパターンＬＰの数が増加される。したがって、導電性粘着部材ＡＦのアライメント可否のみならず、アライメントの程度に対するさらに細密な評価が可能になるので、工程信頼性を向上させることができる。一方、この場合、裸眼での識別は若干難しいが、小型拡大鏡（ｌｏｕｐｅ）のような顕微鏡を通じて視認可能な程度のピッチに設計されることができる。
【0103】
本発明に係るバーニアマークＶＭは各々が約３μｍの幅を有し、互いに約５０μｍの間隔に離隔された複数のラインパターンＬＰを含むように図示されている。これは実質的に裸眼で識別可能な程度のピッチである。また、本発明に係るバーニアマークＶＭのラインパターンＬＰの間の間隔は互いに同様に設計されることができる。したがって、ラインパターンＬＰの中で導電性粘着部材ＡＦと重畳するラインパターンの数を通じて導電性粘着部材ＡＦのアライメントの程度の定量的な把握を容易にすることができる。一方、これは例示的に示したものであり、本発明に係るバーニアマークＶＭはさらに微細なピッチを有するラインパターンＬＰからなされてもよく、或いは互いに異なる間隔に配列されてもよく、いずれか１つの実施形態に限定されない。
【0104】
本発明によれば、導電性粘着部材ＡＦのアライメントの程度はバーニアマークＶＭのラインパターンの中で導電性粘着部材ＡＦと重畳するラインの数によって決定されることができる。本発明によれば、導電性粘着部材のアライメント可否及びアライメントの程度を判断することができれば、バーニアマークＶＭの位置やサイズは多様に設計されることができ、いずれか１つの実施形態に限定されない。
【0105】
一方、本発明の一実施形態に係るバーニアマークＶＭは導電物質又は半導体物質を含むことができる。例えば、バーニアマークＶＭは金属、金属酸化物、又は半導体を含むことができる。具体的に、バーニアマークＶＭは絶縁膜やベース基板ＢＳと異なる反射率又は屈折率を有する物質を含むことができる。したがって、バーニアマークＶＭは拡大鏡や裸眼を通じて隣接する領域から容易に区別されることができる。
【0106】
一方、本実施形態において、回路基板ＤＣはバーニアマークＶＭと部分的に重畳することができる。但し、これは例示的に示したものであり、回路基板ＤＣはバーニアマークＶＭと平面上で非重畳する位置に配置される、或いは平面上で非重畳するサイズに提供されることもでき、いずれか１つの実施形態に限定されない。
【0107】
導電性粘着部材ＡＦの少なくとも一部は平面上で回路基板ＤＣから第１方向Ｄ１又は第１方向Ｄ１と反対になる方向に向かって突出されることができる。これは導電性粘着部材ＡＦの第１方向Ｄ１の長さが回路基板ＤＣの第１方向Ｄ１の幅より大きく設計されることにしたがうことであって、導電性粘着部材ＡＦは第２方向Ｄ２から見るとき、バーニアマークＶＭと重畳するように延長された長さを有することができる。本発明によれば、回路基板ＤＣによって隠されないバーニアマークＶＭを通じて導電性粘着部材ＡＦのアライメントの程度を容易に把握することができる。
【0108】
本発明の一実施形態に係る導電性粘着部材ＡＦは平面上で回路基板ＤＣによって完全に重畳されるサイズに提供されることもできる。この場合、バーニアマークＶＭは、図示されたように第１方向Ｄ１又はその反対方向に沿って信号ラインＳＬにさらに隣接する位置に移動することによって、第２方向Ｄ２から見るとき、パッドＰＤの中で一部と重畳する位置に設けられることもできる。本発明の一実施形態に係る電子装置はバーニアマークＶＭを活用してアライメントの程度を判断することができれば、多様な形状及びサイズを有する導電性粘着部材を含むことができ、いずれか１つの実施形態に限定されない。
【0109】
図４は本発明の一実施形態に係る電子装置の一部領域を簡略に示した断面図である。図５Ａ乃至図５Ｃは本発明の一実施形態に係る電子装置の一部領域を簡略に示した断面図である。図４には説明を容易にするのために画素ＰＸの一部領域及び図３に図示されたＩＩ－ＩＩ’に沿って切断した領域を共に図示した。図５Ａ乃至図５Ｃには図４に対応する領域を図示した。以下、図４乃至図５Ｃを参照して本発明に対して説明する。一方、図１Ａ乃至図３で説明した構成と同一な構成に対しては同一な参照符号を付し、重複された説明は省略する。
【0110】
図４に図示されたように、表示パネルＤＰはベース基板ＢＳ、画素層ＰＸＬ、及び封止層ＴＦＥを含む。ベース基板ＢＳは上述したように、画素ＰＸ及びバーニアマークＶＭが配置される基底層である。ベース基板ＢＳは絶縁性を有する。例えば、ベース基板ＢＳは樹脂基板又はガラス基板を含む。
【0111】
画素層ＰＸＬはベース基板ＢＳ上に配置される。画素層ＰＸＬは画素ＰＸ及び複数の絶縁層ＢＬ、１０、２０、３０、４０を含む。絶縁層ＢＬ、１０、２０、３０、４０はベース層ＢＬ、第１絶縁層１０、第２絶縁層２０、第３絶縁層３０、及び第４絶縁層４０を含む。本実施形態では図１Ｄに図示された画素ＰＸの構成の中で一部構成である第２トランジスタＴＲ２（以下、薄膜トランジスタ）及び発光素子ＯＬＤを例示的に図示した。
【0112】
薄膜トランジスタＴＲ２はベース基板ＢＳ上に配置される。薄膜トランジスタＴＲ２は半導体パターンＳＰ、入力電極ＩＥ、出力電極ＯＥ、及び制御電極ＣＥを含む。本実施形態で、半導体パターンＳＰとベース基板ＢＳとの間にはベース層ＢＬが配置される。ベース層ＢＬは単一膜又は複数の絶縁膜を含む。例えば、ベース層ＢＬはバッファ層（ｂｕｆｆｅｒ ｌａｙｅｒ）及びバリアー層（ｂａｒｒｉｅｒ ｌａｙｅｒ）の中の少なくともいずれか１つを含む。したがって、薄膜トランジスタＴＲ２はベース基板ＢＳ上に安定的に形成されることができ、ベース層ＢＬはベース基板ＢＳを通じて流れ込む酸素や水分が画素ＰＸに到達することを防止することができる。
【0113】
制御電極ＣＥは第１絶縁層１０を介して半導体パターンＳＰから離隔される。入力電極ＩＥと出力電極ＯＥは第２絶縁層２０を介して制御電極ＣＥから離隔される。入力電極ＩＥと出力電極ＯＥは第１絶縁層１０及び第２絶縁層２０を貫通して半導体パターンＳＰの一方及び他方に各々接続される。
【0114】
一方、本発明の一実施形態に係る薄膜トランジスタＴＲ２において、制御電極ＣＥは半導体パターンＳＰの下側に配置されてもよく、入力電極ＩＥと出力電極ＯＥは半導体パターンＳＰの下側に配置される、或いは半導体パターンＳＰと同一層上に配置されて半導体パターンＳＰに直接接続されてもよい。本発明の一実施形態に係る薄膜トランジスタＴＲ２は多様な構造で形成されることができ、いずれか１つの実施形態に限定されない。
【0115】
発光素子ＯＬＤは第３絶縁層３０上に配置される。発光素子ＯＬＤは第３方向Ｄ３に沿って順次的に積層された第１電極Ｅ１、発光層ＥＬ、及び第２電極Ｅ２を含む。
【0116】
第１電極Ｅ１は第３絶縁層３０を貫通して薄膜トランジスタＴＲ２に接続される。一方、図示しないが、第１電極Ｅ１と薄膜トランジスタＴＲ２との間に配置される別の接続電極がさらに追加されてもよく、このとき、第１電極Ｅ１は接続電極を通じて薄膜トランジスタＴＲ２に電気的に接続されることができる。
【0117】
第４絶縁層４０は第３絶縁層３０上に配置される。第４絶縁層４０には開口部が設けられる。開口部は第１電極Ｅ１の少なくとも一部を露出させる。第４絶縁層４０は画素を画定する膜である。
【0118】
発光層ＥＬは第１電極Ｅ１上に配置される。発光層ＥＬは発光物質を含む。例えば、発光層ＥＬは赤色、緑色、及び青色を発光する物質の中の少なくともいずれか１つの物質で構成されることができ、蛍光物質又は燐光物質を含むことができる。また、発光層ＥＬは有機発光物質、又は量子ドットのような無機発光物質を含むことができる。発光層ＥＬは第１電極Ｅ１及び第２電極Ｅ２の間の電位差に基づいて光を発光することができる。
【0119】
第２電極Ｅ２は発光層ＥＬ上に配置される。第２電極Ｅ２は第１電極Ｅ１と対向する。第２電極Ｅ２は電源端子ＶＳＳ（図１Ｄ参照）と接続される。発光素子ＯＬＤは第２電極Ｅ２を通じて第２電源信号を受信する。
【0120】
第２電極Ｅ２は透過型導電物質又は半透過型導電物質を含む。したがって、発光層ＥＬで生成された光は第２電極Ｅ２を通じて第３方向Ｄ３に向かって容易に出射されることができる。但し、これは例示的に示したものであり、本発明の一実施形態に係る発光素子ＯＬＤは、設計によって、第１電極Ｅ１が透過型又は半透過型物質を含む背面発光方式で駆動される、或いは前面と背面の両方に向かって発光する両面発光方式で駆動されることもでき、いずれか１つの実施形態に限定されない。
【0121】
一方、図示しないが、発光素子ＯＬＤは発光層ＥＬと第１電極Ｅ１との間及び発光層ＥＬと第２電極Ｅ２との間の中の少なくともいずれか１つに配置される、少なくとも１つの有機層又は少なくとも１つの無機層をさらに含むことができる。有機層又は無機層は第１電極Ｅ１及び第２電極Ｅ２から発光層ＥＬに流れ込む電荷の移動を制御して発光素子ＯＬＤの光効率及び寿命を向上させることができる。
【0122】
封止層ＴＦＥは発光素子ＯＬＤ上に配置されて発光素子ＯＬＤを封止する。図示しないが、第２電極Ｅ２と封止層ＴＦＥとの間には第２電極Ｅ２をカバーするキャッピング層がさらに配置されてもよい。
【0123】
封止層ＴＦＥは第３方向Ｄ３に沿って順次的に積層された第１無機層ＩＯＬ１、有機層ＯＬ及び第２無機層ＩＯＬ２を含む。但し、これに限定されず、封止層ＴＦＥは複数の無機層及び有機層をさらに含むことができる。
【0124】
第１無機層ＩＯＬ１は第２電極Ｅ２をカバーする。第１無機層ＩＯＬ１は外部水分や酸素が発光素子ＯＬＤに到達することを防止することができる。例えば、第１無機層ＩＯＬ１はシリコン窒化物、シリコン酸化物、又はこれらが組合された化合物を含むことができる。第１無機層ＩＯＬ１は蒸着工程を通じて形成されることができる。
【0125】
有機層ＯＬは第１無機層ＩＯＬ１上に配置されて第１無機層ＩＯＬ１に接触する。有機層ＯＬは第１無機層ＩＯＬ１上部の段差を平坦化させる。第１無機層ＩＯＬ１上面に形成された屈曲や第１無機層ＩＯＬ１上に存在するパーティクル（ｐａｒｔｉｃｌｅ）等は有機層ＯＬによってカバーされて有機層ＯＬ上に形成される構成に及ぶ影響を遮断することができる。また、有機層ＯＬは接触する層間の応力を緩和させることができる。有機層ＯＬは有機物を含むことができ、スピンコーティング、スリットコーティング、インクジェット工程のような溶液工程を通じて形成されることができる。
【0126】
第２無機層ＩＯＬ２は有機層ＯＬ上に配置されて有機層ＯＬをカバーする。第２無機層ＩＯＬ２は第１無機層ＩＯＬ１上に配置されることにより、相対的に平坦な面に安定的に形成されることができる。第２無機層ＩＯＬ２は有機層ＯＬから放出される水分等を封止して外部へ流れ込むことを防止する。第２無機層ＩＯＬ２はシリコン窒化物、シリコン酸化物、又はこれらが組合された化合物を含むことができる。第２無機層ＩＯＬ２は蒸着工程を通じて形成されることができる。
【0127】
一方、図示しないが、封止層ＴＦＥはガラス基板を含むことができる。このとき、封止層ＴＦＥはフリットシール（ｆｒｉｔ ｓｅａｌ）を通じてベース基板ＢＳ上に接続されることができる。本発明の一実施形態に係る封止層ＴＦＥは発光素子ＯＬＤを封止することができれば、多様な形態に提供されることができ、いずれか１つの実施形態に限定されない。
【0128】
一方、図示しないが、封止層ＴＦＥの上には複数のセンサーパターンを含む入力感知ユニットがさらに配置されてもよい。この場合、光学部材ＯＰＬ及び粘着層ＡＤＬは入力感知ユニット上に配置される。
【0129】
光学部材ＯＰＬは表示パネルＤＰ上に配置される。一方、本発明に係る電子装置ＤＤは粘着層ＡＤＬをさらに含む。粘着層ＡＤＬは表示パネルＤＰと光学部材ＯＰＬとの間に配置されて光学部材ＯＰＬと表示パネルＤＰを物理的に接続させる。粘着層ＡＤＬは透明粘着剤（Ｏｐｔｉｃａｌ ｃｌｅａｒ ａｄｈｅｓｉｖｅ、ＯＣＡ）、透明レジン（Ｏｐｔｉｃａｌ ｃｌｅａｒ ｒｅｓｉｎ、ＯＣＲ）、又は減圧粘着剤（Ｐｒｅｓｓｕｒｅ ｓｅｎｓｉｔｉｖｅ ａｄｈｅｓｉｖｅ、ＰＳＡ））を含むことができる。
【0130】
本実施形態で、周辺領域ＰＡは光学部材ＯＰＬ及び粘着層ＡＤＬから露出される。光学部材ＯＰＬ及び粘着層ＡＤＬはバーニアマークＶＭをカバーしないこともあり得る。
【0131】
本実施形態で、バーニアマークＶＭが配置された領域は絶縁層ＢＬ、１０、２０、３０、４０によってカバーされ、封止層ＴＦＥから露出された構成を図示した。但し、これは例示的に示したものであり、封止層ＴＦＥの中で少なくとも一部はバーニアマークＶＭと重畳するように延長されることができる。又は、第２乃至第４絶縁層２０、３０、４０の中で少なくともいずれか１つはバーニアマークＶＭと重畳しないようにバーニアマークＶＭ上で省略されてもよい。本発明の一実施形態に係る周辺領域ＰＡでの積層構造は多様な形状に提供されることができ、いずれか１つの実施形態に限定されない。
【0132】
バーニアマークＶＭをカバーする層の数が少ないほど、裸眼でバーニアマークＶＭを識別することが相対的に容易である。バーニアマークＶＭをカバーする層の数が多いほど、工程中バーニアマークＶＭに発生する損傷や隣接する外部構成による静電気発生等の問題を防止することができるので、工程上の信頼性を向上させることができる。本発明の一実施形態に係るバーニアマークＶＭは導電性粘着部材ＡＦのアライメントのために外部で識別が可能であり、工程上安定性が認められる範囲で多様な位置に配置されることができ、いずれか１つの実施形態に限定されない。
【0133】
本実施形態で、バーニアマークＶＭを構成するラインパターンＬＰは同一層に配置される。具体的に、ラインパターンＬＰを構成する最上端ラインＬＰ－Ｕと最下端ラインＬＰ－Ｌとは同一層に配置される。したがって、バーニアマークＶＭは単一のパターニング工程を通じて１回で形成されることができる。
【0134】
一方、本実施形態で、バーニアマークＶＭは制御電極ＣＥと同一層に配置される。したがって、バーニアマークＶＭは第１絶縁層１０と第２絶縁層２０との間に配置される。バーニアマークＶＭは制御電極ＣＥと同一の物質で形成される。例えば、バーニアマークＶＭは導電物質で形成されることができる。したがって、バーニアマークＶＭは制御電極ＣＥを形成するとき、１つのマスクを通じて制御電極ＣＥと同時に形成されることができる。したがって、別の工程を追加すること無く、バーニアマークＶＭを形成することができるので、工程が単純化され、工程費用が節減されることができる。
【0135】
又は、図５Ａに図示されたように、バーニアマークＶＭ－１は入力電極ＩＥ及び出力電極ＯＥと同一層に配置されてもよい。したがって、バーニアマークＶＭ－１は第２絶縁層２０と第３絶縁層３０との間に配置される。
【0136】
このとき、バーニアマークＶＭ－１は入力電極ＩＥ及び出力電極ＯＥと同一の物質で形成される。したがって、バーニアマークＶＭ－１は入力電極ＩＥ及び出力電極ＯＥを形成するとき、１つのマスクを通じて入力電極ＩＥ及び出力電極ＯＥと同時に形成されることができる。したがって、別の工程を追加すること無くバーニアマークＶＭ－１を形成できるので、工程が単純化され、工程費用が節減されることができる。
【0137】
又は、図５Ｂに図示されたように、バーニアマークＶＭ－２は第１電極Ｅ１と同一層に配置されてもよい。したがって、バーニアマークＶＭ－２は第３絶縁層３０と第４絶縁層４０との間に配置される。このとき、バーニアマークＶＭ－２は第１電極Ｅ１と同一の物質で形成される。したがって、バーニアマークＶＭ－２は第１電極Ｅ１を形成するとき、１つのマスクを通じて第１電極Ｅ１と同時に形成されることができる。したがって、別の工程を追加すること無くバーニアマークＶＭ－２を形成できるので、工程が単純化され、工程費用が節減されることができる。
【0138】
又は、図５Ｃに図示されたように、バーニアマークＶＭ－３は半導体パターンＳＰと同一層に配置されてもよい。したがって、バーニアマークＶＭ－３はベース層ＢＬと第１絶縁層１０との間に配置される。このとき、バーニアマークＶＭ－３は半導体パターンＳＰと同一の物質で形成されることができる。したがって、バーニアマークＶＭ－３は半導体パターンＳＰを形成するとき、１つのマスクを通じて入力半導体パターンＳＰと同時に形成されることができる。したがって、別の工程を追加すること無くバーニアマークＶＭ－３を形成できるので、工程が単純化され、工程費用が節減されることができる。
【0139】
図６Ａ乃至図６Ｄは本発明の一実施形態に係る電子装置の一実施形態の一部を示した平面図である。図６Ａ乃至図６Ｄには説明を容易にするために図３に図示された領域に対応される領域を図示した。図６Ａ乃至図６Ｄに図示された電子装置ＤＤ１、ＤＤ２、ＤＤ３、ＤＤ４はバーニアマークＶＭ１、ＶＭ２、ＶＭ３、ＶＭ４を除き、実質的に図３に図示された電子装置ＤＤ（図３参照）に対応している。
【0140】
図６Ａ乃至図６Ｄに図示されたバーニアマークＶＭ１、ＶＭ２、ＶＭ３、ＶＭ４の各々は同一な横長さＬＤＤ及び同一な縦長さＷＤを有する構成として図示されているが、平面上で互いに異なる形状を有するように図示された。以下、同一な構成に対しては同一な参照符号を付し重複された説明は省略する。
【0141】
図６Ａに図示されたように、平面視で、バーニアマークＶＭ１は複数のラインパターンＬＰ１、複数の水平パターンＬＰ－Ｓ、及び垂直パターンＬＰ－Ｖを含む。ラインパターンＬＰ１は平面視で、最上端ラインＬＰ１－Ｕ及び最下端ラインＬＰ１－Ｌを含む。最上端ラインＬＰ１－Ｕ及び最下端ラインＬＰ１－Ｌは図３に図示された最上端ラインＬＰ－Ｕ及び最下端ラインＬＰ－Ｌに各々対応されるので、以下重複された説明は省略する。
【0142】
水平パターンＬＰ－Ｓの各々は第１方向Ｄ１に沿って延長されたライン形状を有する。水平パターンＬＰ－Ｓの各々の長さは、ラインパターンＬＰ１の各々の第１方向Ｄ１の長さより小さい。即ち、水平パターンＬＰ－Ｓの各々の長さは、バーニアマークＶＭ１の横長さＬＤＤより短い。
【0143】
水平パターンＬＰ－Ｓは第２方向Ｄ２に沿って互いに離隔して配列される。水平パターンＬＰ－ＳはラインパターンＬＰ１の間に配置される。水平パターンＬＰ－ＳはラインパターンＬＰ１と第２方向Ｄ２に沿って交互に配列される。水平パターンＬＰ－ＳとラインパターンＬＰ１は互いに異なる長さに交互に配列されるので、水平パターンＬＰ－ＳとラインパターンＬＰ１との間の区別が容易であり、導電性粘着部材ＡＦがバーニアマークＶＭ１に重畳する場合、水平パターンＬＰ－ＳとラインパターンＬＰ１の中で導電性粘着部材ＡＦと重畳する構成を通じて導電性粘着部材ＡＦのアライメントずれの可否とアライメントずれの程度を容易に把握することができる。
【0144】
一方、本発明に係るバーニアマークＶＭ１は垂直パターンＬＰ－Ｖをさらに含む。垂直パターンＬＰ－Ｖは第２方向Ｄ２に沿って延長される。垂直パターンＬＰ－ＶはラインパターンＬＰ１及び水平パターンＬＰ－Ｓと交差し、ラインパターンＬＰ１及び水平パターンＬＰ－Ｓに各々接続される。垂直パターンＬＰ－ＶはラインパターンＬＰ１の中心に配置される。したがって、垂直パターンＬＰ－ＶはバーニアマークＶＭ１の横長さＬＤＤの中点を通る。
【0145】
バーニアマークＶＭ１は垂直パターンＬＰ－Ｖをさらに含むことによって、導電性粘着部材ＡＦの第１方向Ｄ１でのアライメントの程度について容易に把握することができる。したがって、導電性粘着部材ＡＦのアライメントずれの程度を第１方向Ｄ１及び第２方向Ｄ２の多様な方向で把握することができるので、導電性粘着部材ＡＦのアライメントを精密に行うことができる。
【0146】
又は、図６Ｂに図示されたように、バーニアマークＶＭ２は複数のラインパターンＬＰ２－Ｈ及び複数の垂直パターンＬＰ２－Ｖを含む。ラインパターンＬＰ２－Ｈは第２方向Ｄ２に沿って互いに離隔して配列される。ラインパターンＬＰ２－Ｈの各々は第１方向Ｄ１に沿って延長される。垂直パターンＬＰ２－Ｖは第１方向Ｄ１に沿って互いに離隔して配列される。垂直パターンＬＰ２－Ｖの各々は第２方向Ｄ２に沿って延長される。
【0147】
ラインパターンＬＰ２－Ｈと垂直パターンＬＰ２－Ｖは平面上で互いに交差する。ラインパターンＬＰ２－Ｈと垂直パターンＬＰ２－Ｖは互いに接続される。バーニアマークＶＭ２は実質的にメッシュ（ｍｅｓｈ）形状を有する。
【0148】
バーニアマークＶＭ２は第１方向Ｄ１及び第２方向Ｄ２に沿って交差するメッシュ形状を有することによって、導電性粘着部材ＡＦのアライメントの程度を第１方向Ｄ１及び第２方向Ｄ２で容易に把握することができ、１方向Ｄ１及び第２方向Ｄ２で導電性粘着部材ＡＦの位置を容易に補正することができる。したがって、導電性粘着部材ＡＦのアライメントずれの可否及びアライメントずれの程度に対する精密な判断と補正が可能であり、バーニアマークＶＭ２を通じて裸眼で容易にこれらの程度を把握することができる。したがって、工程上の信頼性が向上され、工程時間が短縮されることができる。
【0149】
又は、図６Ｃに図示されたように、バーニアマークＶＭ３は第１方向Ｄ１に沿って離隔した複数のパターングループＰＴＧを含む。本実施形態では、バーニアマークＶＭ３が３つのパターングループＰＴＧを含む構成を図示した。パターングループＰＴＧの各々は複数のラインパターンＬＰ３－Ｈ及び複数の垂直パターンＬＰ３－Ｖを含む。
【0150】
ラインパターンＬＰ３－Ｈの各々は第１方向Ｄ１に沿って延長され、第２方向Ｄ２に沿って配列される。垂直パターンＬＰ３－Ｖの各々は第２方向Ｄ２に沿って延長される。
【0151】
垂直パターンＬＰ３－ＶはラインパターンＬＰ３－Ｈの間に各々配置されて隣接する２つのラインパターンを接続する。また、垂直パターンＬＰ３－Ｖは第２方向Ｄ２に沿って不連続的に配列される。言い換えれば、垂直パターンＬＰ３－Ｖは第２方向Ｄ２にジグザグ形状に配列されることができる。したがって、パターングループＰＴＧの各々は第２方向Ｄ２に沿って延長されるが、第１方向Ｄ１と第１方向Ｄ１の反対方向に往復し、延長された屈曲ライン形状を有することができる。
【0152】
又は、図６Ｄに図示されたように、バーニアマークＶＭ４は第１方向Ｄ１に沿って離隔された複数のパターングループＰＴＧ－１を含む。本実施形態では、バーニアマークＶＭ４は７個のパターングループＰＴＧ－１を含む構成を図示した。パターングループＰＴＧ－１の各々は複数のパターンＬＰ４１、ＬＰ４２、ＬＰ４３、ＬＰ４４、ＬＰ４５を含む。パターンＬＰ４１、ＬＰ４２、ＬＰ４３、ＬＰ４４、ＬＰ４５の各々はアラビア数字形状を有する。
【0153】
具体的に、パターンＬＰ４１、ＬＰ４２、ＬＰ４３、ＬＰ４４、ＬＰ４５は数字‘１０’形状を有する第１パターンＬＰ４１、数字‘２０’形状を有する第２パターンＬＰ４２、数字‘３０’形状を有する第３パターンＬＰ４３、数字‘４０’形状を有する第４パターンＬＰ４４、及び数字‘５０’形状を有する第５パターンＬＰ４５を含む。第１乃至第５パターンＬＰ４１、ＬＰ４２、ＬＰ４３、ＬＰ４４、ＬＰ４５は第２方向Ｄ２に沿って順次的に配列される。本発明によれば、数字形状のパターンＬＰ４１、ＬＰ４２、ＬＰ４３、ＬＰ４４、ＬＰ４５をバーニアマークＶＭ４として利用することによって、導電性粘着部材ＡＦのアライメントずれの可否とアライメントずれの程度を裸眼で容易に識別することができる。したがって、工程が単純化され、工程費用が節減されることができる。
【0154】
図７Ａ及び図７Ｂは本発明の一実施形態に係る電子装置の一部領域を示した断面図である。図７Ａ及び図７Ｂには説明を容易にするためにアクティブ領域ＡＡの中の一部領域と図６Ａに図示されたＩＩＩ－ＩＩＩ’に沿って切断した領域を同時に図示した。図７Ａ及び図７Ｂは各々区別される実施形態の断面図を示したものである。以下、図７Ａ及び図７Ｂを参照して本発明に対して説明する。一方、図１Ａ乃至図６Ｄで説明した構成と同一な構成に対しては同一な参照符号を付し、重複された説明は省略する。
【0155】
図７Ａに図示されたように、バーニアマークＶＭ１は単一層に形成される。本実施形態で、バーニアマークＶＭ１は第１絶縁層１０及び第２絶縁層２０の間に配置される。したがって、バーニアマークＶＭ１を構成するラインパターンＬＰ１（図６Ａ参照）、水平パターンＬＰ－Ｓ（図６Ａ参照）、及び垂直パターンＬＰ－Ｖは同一層に配置された一体の形状を有することができる。
【0156】
又は、図７Ｂに図示されたように、バーニアマークＶＭ１－Ａは互いに異なる層に配置された積層パターンを含むことができる。本実施形態で、バーニアマークＶＭ１－Ａは第１絶縁層１０と第２絶縁層２０との間に配置された垂直パターンＬＰ－Ｖ、第２絶縁層２０と第３絶縁層３０との間に配置されたラインパターンＬＰ１及び水平パターンＬＰ－Ｓを含む。ラインパターンＬＰ１及び水平パターンＬＰ－Ｓは同一層に配置された構成が図示されている。
【0157】
垂直パターンＬＰ－ＶとラインパターンＬＰ１及び水平パターンＬＰ－Ｓは第２絶縁層２０を介して互いに異なる層に配置される。このとき、ラインパターンＬＰ１及び水平パターンＬＰ－Ｓは第２絶縁層２０を貫通して垂直パターンＬＰ－Ｖに接続される。したがって、ラインパターンＬＰ１及び水平パターンＬＰ－Ｓと垂直パターンＬＰ－Ｖとの間の寄生キャパシタンスによる静電気発生危険が防止されるので、電気的信頼性が向上されることができる。
【0158】
本発明によれば、バーニアマークＶＭ１、ＶＭ１－Ａは単一層及び積層構造を含む多様な構造に提供されることができ、いずれか１つの実施形態に限定されない。
【0159】
図８Ａは本発明の一実施形態に係る電子装置の分解平面図であり、図８Ｂは本発明の一実施形態に係る電子装置の結合平面図である。図８Ａ及び図８Ｂには説明を容易にするために図２Ａ及び図２Ｂに対応される領域を図示した。以下、図８Ａ及び図８Ｂを参照して本発明に対して説明する。一方、図１Ａ乃至図７Ｂで説明した構成と同一な構成に対しては同一な参照符号を付し、重複された説明は省略する。
【0160】
図８Ａ及び図８Ｂに図示されたように、表示パネルＤＰ－１は第２方向Ｄ２に沿って分離された第１パッドグループＰＧ１及び第２パッドグループＰＧ２を含む。第１パッドグループＰＧ１は第１方向Ｄ１に沿って配列された複数の第１パッドＰＤ１、第１パッドＰＤ１から離隔された第１アライメントパッドＰＤ１－Ａ、及び第１アライメントマークＡＭ１１－Ｐを含む。第２パッドグループＰＧ２は第１方向Ｄ１に沿って配列された複数の第２パッドＰＤ２、第２パッドＰＤ２から離隔された第２アライメントパッドＰＤ２－Ａ、及び第２アライメントマークＡＭ２１－Ｐを含む。第１アライメントパッドＰＤ１－Ａ、第１アライメントマークＡＭ１１－Ｐ、第２アライメントパッドＰＤ２－Ａ、及び第２アライメントマークＡＭ２１－Ｐは回路基板ＤＣ－１（例えば、可撓性フィルムのベースフィルムＢＦ）と表示パネルＤＰ－１、及び導電性粘着部材ＡＦ－１の間のアライメントの一基準になる。第１アライメントパッドＰＤ１－Ａ、第２アライメントパッドＰＤ２－Ａ、第１アライメントマークＡＭ１１－Ｐ、及び第２アライメントマークＡＭ２１－Ｐは実質的に図２Ａに図示されたアライメントパッドＰＤ－Ａ、第１アライメントマークＡＭ１－Ｐ、及び第２アライメントマークＡＭ２－Ｐに対応されるので、以下重複された説明は省略する。
【0161】
第１パッドＰＤ１と第２パッドＰＤ２は各々複数の信号ラインＳＬ－１の中で対応される信号ラインに接続される。第１パッドＰＤ１と第２パッドＰＤ２は互いに独立した電気的信号を受信する。例えば、第１パッドＰＤ１は画素ＰＸの中で一部と接続され、第２パッドＰＤ２は画素ＰＸの中で余りと接続される。又は、表示パネルＤＰ－１が入力感知ユニットを含む場合、第１パッドＰＤ１は画素ＰＸと接続されて画素ＰＸに映像情報と関連された電気的信号を提供し、第２パッドＰＤ２は入力感知ユニットに接続されて入力感知と関連された電気的信号を提供することもできる。
【0162】
回路基板ＤＣ－１は第２方向Ｄ２に沿って分離された第１リードグループＬＧ１及び第２リードグループＬＧ２を含む。第１リードグループＬＧ１は第１方向Ｄ１に沿って配列された複数の第１リードＬＤ１、第１アライメントリードＬＤ１－Ａ、及び第３アライメントマークＡＭ１１－Ｆを含む。第２リードグループＬＧ２は第１方向Ｄ１に沿って配列された複数の第２リードＬＤ２、第２アライメントリードＬＤ２－Ａ、及び第４アライメントマークＡＭ２１－Ｆを含む。第１パッドＰＤ１は第１リードＬＤ１と結合して第１接続パターンＰＬＤ１を形成し、第２パッドＰＤ２は第２リードＬＤ２と結合して第２接続パターンＰＬＤ２を形成することと図示された。第１アライメントリードＬＤ１－Ａ、第３アライメントマークＡＭ１１－Ｆ、第２アライメントリードＬＤ２－Ａ、及び第４アライメントマークＡＭ２１－Ｆは実質的に図２Ａに図示されたアライメントリードＬＤ－Ａ、第３アライメントマークＡＭ１－Ｆ、及び第４アライメントマークＡＭ２－Ｆに対応されるので、以下重複された説明は省略する。
【0163】
第１リードＬＤ１及び第２リードＬＤ２は、ベースフィルムＢＦに配置された配線ＳＬ－Ｆ１の中で、それぞれに対応する配線と接続されて駆動回路ＤＶ（図１Ａ参照）から生成された電気的信号を表示パネルＤＰ－１に提供する。第１リードＬＤ１及び第２リードＬＤ２は、対応する第１パッドＰＤ１及び第２パッドＰＤ２に接続される。第１リードＬＤ１及び第２リードＬＤ２は独立した電気的信号を提供する。第１リードＬＤ１は第１パッドＰＤ１に映像関連信号を提供する、或いは入力感知関連信号を提供する。同様に、第２リードＬＤ２は第２パッドＰＤ２に映像関連信号を提供する、或いは入力感知関連信号を提供する。回路基板ＤＣ－１は設計によって多様な信号を提供することができ、いずれか１つの実施形態に限定されない。
【0164】
接着領域ＡＤＡはバーニアマークＶＭと隣接して定義されることができる。バーニアマークＶＭは平面視で、第１パッドＰＤ１の上端と整列される下側辺を含む。導電性粘着部材ＡＦ－１は少なくとも第１パッドＰＤ１及び第２パッドＰＤ２をカバーするサイズに提供される。本発明によれば、回路基板ＤＣ－１のベースフィルムＢＦと導電性粘着部材ＡＦ－１によって第１パッドＰＤ１及び第２パッドＰＤ２がカバーされても、導電性粘着部材ＡＦ－１の整列程度はバーニアマークＶＭを通じて容易に把握されることができる。また、本発明によれば、パッドの数が増加され、導電性粘着部材ＡＦ－１の面積が増加されてもバーニアマークＶＭを通じて工程過程で、このケースで導電性粘着部材ＡＦ－１のアライメント可否を把握することができるので、導電性粘着部材ＡＦ－１位置のこのケースの補正が容易に行われることができる。したがって、工程時間が減少され、工程費用が節減されることができる。
【0165】
図９Ａは本発明の一実施形態に係る電子装置の分解斜視図である。図９Ｂ及び図９Ｃは図９Ａの一部を切断した断面図である。図９Ｂ及び図９Ｃにはアクティブ領域ＡＡの中で一画素ＰＸが配置された領域と周辺領域ＰＡの中でバーニアマークＶＭが配置された領域を同時に図示した。以下、図９Ａ乃至図９Ｃを参照して本発明に対して説明する。一方、図１Ａ乃至図８Ｂで説明した構成と同一な構成に対しては同一な参照符号を付し、重複された説明は省略する。
【0166】
電子装置ＤＤ－Ｔは電子パネルＥＰ、回路基板ＤＣ－Ｔ、導電性粘着部材ＡＦ、及び光学部材ＯＰＬを含む。電子パネルＥＰは表示パネルＤＰ及び入力感知ユニットＴＳを含む。表示パネルＤＰはベース基板ＢＳ、画素層ＰＸＬ、及び封止層ＴＦＥを含む。アクティブ領域ＡＡのベース基板ＢＳ、画素層ＰＸＬ、及び封止層ＴＦＥは図４に図示された構成に対応される。以下、重複された説明は省略する。
【0167】
入力感知ユニットＴＳは外部入力を感知する。入力感知ユニットは封止層ＴＦＥ上に直接形成されて電子装置ＤＤ－Ｔに加えられる外部入力を感知する。外部入力は多様な形態に提供されることができる。例えば、本発明の一実施形態に係る外部入力は使用者身体の一部、光、熱、又は圧力等多様な形態の外部入力を含む。一方、これは例示的に説明したものであり、本発明の一実施形態に係る表示パネルは多様な実施形態を含むことができ、いずれか１つの実施形態に限定されない。
【0168】
入力感知ユニットＴＳはセンサーＳＳ及びカバー層ＴＬを含む。センサーＳＳはアクティブ領域ＡＡに配置される。センサーＳＳは互いに独立した電気的信号を受信する複数の第１感知電極ＳＰ１及び複数の第２感知電極ＳＰ２を含む。
【0169】
第１感知電極ＳＰ１は各々第１方向Ｄ１に沿って延長される。第１感知電極ＳＰ１は第２方向Ｄ２に沿って互いに離隔して配列される。第２感知電極ＳＰ２は各々第２方向Ｄ２に沿って延長される。第２感知電極ＳＰ２は第１方向Ｄ１に沿って互いに離隔して配列される。本実施形態で、説明を容易にするために第１感知電極ＳＰ１と第２感知電極ＳＰ２は互いに異なる陰影で表示された。
【0170】
センサーＳＳは第１感知電極ＳＰ１と第２感知電極ＳＰ２との間の静電容量の変化、第１感知電極ＳＰ１と第２感知電極ＳＰ２との各々の外部入力に対する静電容量変化、又は第１感知電極ＳＰ１と第２感知電極ＳＰ２の各々の抵抗変化を通じて外部入力に対する情報を感知することができる。本発明の一実施形態に係るセンサーＳＳは多様な方式に外部入力を感知することができ、いずれか１つの実施形態に限定されない。
【0171】
第１感知電極ＳＰ１及び第２感知電極ＳＰ２の各々は伝導性物質を含む。例えば、第１感知電極ＳＰ１及び第２感知電極ＳＰ２の各々は透明伝導性物質を含む。一実施形態で、第１感知電極ＳＰ１及び第２感知電極ＳＰ２の各々は所定の開口部が定義された複数のメッシュ線を含む。開口部は各画素ＰＸの発光層ＥＬと重畳する。したがって、センサーＳＳはアクティブ領域ＡＡに配置されて表示パネルＤＰの画素ＰＸと重畳しても、センサーＳＳによって表示パネルＤＰが表示する映像の視認性が低下される問題が防止されることができる。図９Ｂ及び図９Ｃには説明を容易にするためにメッシュ線を含むセンサーＳＳを例示的に図示した。
【0172】
カバー層ＴＬは封止層ＴＦＥ上に配置されてセンサーＳＳをカバーする。カバー層ＴＬは絶縁性を有する。カバー層ＴＬは有機膜である、或いは有機膜及び無機膜の積層構造を有する。カバー層ＴＬはセンサーＳＳを保護する。
【0173】
信号ラインＳＬ－Ｔは、表示パネルＤＰ及び入力感知ユニットＴＳに接続されて、表示パネルＤＰ及び入力感知ユニットＴＳに電気的信号を提供する。信号ラインＳＬ－ＴはゲートラインＧＬ（図１Ｄ参照）、データラインＤＬ（図１Ｄ参照）、電源ラインＰＬ（図１Ｄ参照）、及び第１感知電極ＳＰ１及び第２感知電極ＳＰ２に接続された複数の感知ラインの中で少なくともいずれか１つを含む。本実施形態で、信号ラインＳＬ－ＴはセンサーＳＳに接続された感知ラインの中で一部と表示パネルＤＰに接続された信号ラインの中で一部を例示的に図示した。
【0174】
回路基板ＤＣ－Ｔは電子パネルＥＰに接続される。回路基板ＤＣ－Ｔは図１Ａの可撓性フィルムＣＢ及び駆動回路ＤＶに対応する可撓性フィルムＣＢ－Ｔ及び駆動回路ＤＶ－Ｔを含む。表示パネルＤＰと入力感知ユニットＴＳは回路基板ＤＣ－Ｔを通じて駆動される。例えば、回路基板ＤＣ－Ｔは表示パネルＤＰに電気的に接続されて映像に関連する電気的信号を送／受信し、回路基板ＤＣ－Ｔは入力感知ユニットＴＳとも電気的に接続されて入力感知と関連された電気的信号を送／受信する。本発明によれば、１つの回路基板ＤＣ－Ｔを通じて表示パネルＤＰと入力感知ユニットＴＳを同時に制御することができる。但し、これは例示的に示したものであり、電子装置ＤＤ－Ｔは表示パネルＤＰを駆動させるための回路基板と入力感知ユニットＴＳを駆動させるための回路基板とを別に提供することもでき、いずれか１つの実施形態に限定されない。
【0175】
本実施形態で、バーニアマークＶＭ－ＴはセンサーＳＳと同一な層上に配置される。本実施形態で、バーニアマークＶＭ－Ｔは図３に図示されたバーニアマークＶＭと平面上で同一な形状に図示された。したがって、バーニアマークＶＭ－Ｔは各々が第１方向Ｄ１に沿って延長され、第２方向Ｄ２に沿って配列された複数のラインパターンＬＰを含み、ラインパターンＬＰの中でアクティブ領域ＡＡにさらに隣接する最上端ラインＬＰ－Ｕとアクティブ領域ＡＡから遠い最下端ラインＬＰ－Ｌが例示的に図示された。
【0176】
例えば、図９Ｂに図示されたように、バーニアマークＶＭ－ＴはセンサーＳＳと同一層上に配置される。このとき、封止層ＴＦＥ及びカバー層ＴＬは周辺領域ＰＡまで延長された構成を図示した。バーニアマークＶＭ－Ｔは封止層ＴＦＥ上に直接配置されることができ、カバー層ＴＬによってカバーされることができる。一方、本実施形態で、バーニアマークＶＭ－Ｔ上に配置されたカバー層ＴＬは周辺領域ＰＡで省略されてもよい。
【0177】
又は、図９Ｃに図示されたように、バーニアマークＶＭ－Ｔ１はセンサーＳＳと同一層に配置される。バーニアマークＶＭ－Ｔ１は第２無機層ＩＯＬ２とカバー層ＴＬとの間に配置される。但し、図９Ｃに図示されたバーニアマークＶＭ－Ｔ１とベース基板ＢＳとの間に配置された層は図９Ｂと異なる。具体的に、バーニアマークＶＭ－Ｔ１とベース基板ＢＳとの間で有機層ＯＬ、及び第４絶縁層４０は省略されることができる。したがって、バーニアマークＶＭ－Ｔ１が配置された第２無機層ＩＯＬ２は第１無機層ＩＯＬ１と接触する。本実施形態で、バーニアマークＶＭ－Ｔ１はベース基板ＢＳに対してセンサーＳＳより低い高さに提供される。
【0178】
本発明の一実施形態によれば、入力感知ユニットＴＳと表示パネルＤＰを含む電子装置ＤＤ－Ｔにおいて、バーニアマークＶＭ－Ｔ、ＶＭ－Ｔ１はセンサーＳＳと同一層に配置される。したがって、バーニアマークＶＭ－Ｔ、ＶＭ－Ｔ１は周辺領域ＰＡで絶縁層を除外し、ベース基板ＢＳから厚さ方向に最上端に配置されることができる。したがって、バーニアマークＶＭ－Ｔ、ＶＭ－Ｔ１は裸眼を通じて容易に視認されることができる。導電性粘着部材はバーニアマークＶＭ－Ｔ、ＶＭ－Ｔ１を通じて裸眼で容易にアライメントすることができるので、回路基板ＤＣ－Ｔと電子パネルＥＰとの間の電気的接続の信頼性が向上されることができ、接続工程が単純化されることができる。
【0179】
一方、本発明の一実施形態によれば、バーニアマークＶＭ－Ｔ、ＶＭ－Ｔ１はセンサーＳＳと同一の物質を含む。したがって、バーニアマークＶＭ－Ｔ、ＶＭ－Ｔ１はセンサーＳＳと１つのマスクを通じて同時にパターニングされることができるので、別の追加の工程無しでもバーニアマークＶＭ－Ｔ、ＶＭ－Ｔ１を容易に形成することができる。
【0180】
図１０Ａ乃至図１０Ｅは本発明の一実施形態に係る電子装置の製造方法を示した斜視図である。図１０Ａ乃至図１０Ｅには説明を容易にするために図１Ｃに図示された電子装置の製造方法を図示した。以下、図１０Ａ乃至図１０Ｅを参照して本発明に対して説明する。
【0181】
図１０Ａに図示されたように、表示モジュールＤＭに導電性粘着部材ＡＦをアライメントする。表示モジュールＤＭは表示パネルＤＰと光学部材ＯＰＬを含む。光学部材ＯＰＬは表示モジュールＤＭの中でパッドＰＤを露出させる。バーニアマークＶＭは光学部材ＯＰＬから露出された領域に存在する。
【0182】
導電性粘着部材ＡＦはパッドＰＤをカバーするように接着領域ＡＤＡにアライメントされる。接着領域ＡＤＡはバーニアマークＶＭに隣接して定義される領域である。
【0183】
以後、図１０Ｂ及び図１０Ｃに図示されたように、導電性粘着部材ＡＦを表示パネルＤＰに接着する１次ボンディング段階が行われる。１次ボンディング段階で、導電性粘着部材ＡＦは接着領域ＡＤＡに接着された後、加圧装置ＰＳ１を用いて加圧される。このとき、導電性粘着部材ＡＦのアライメントの程度はバーニアマークＶＭとの重畳の程度を通じて容易に把握されることができる。本発明によれば、パッドＰＤが導電性粘着部材ＡＦによってカバーされ、パッドＰＤと導電性粘着部材ＡＦとの間のアライメントの可否に対して明確に判断することは難しいが、バーニアマークＶＭと導電性粘着部材ＡＦとの間の重畳程度を通じて、当該アライメントの可否を容易に把握されることができる。
【0184】
以後、図１０Ｄ及び図１０Ｅに図示されたように、回路基板ＤＣを表示パネルＤＰに接着する２次ボンディング段階を行い、電子装置ＤＤを形成する。２次ボンディング段階で、回路基板ＤＣは導電性粘着部材ＡＦ上に配置された後、加圧装置ＰＳ２を用いて加圧される。回路基板ＤＣを導電性粘着部材ＡＦ上にアライメントされた後、加圧装置ＰＳ２を用いて加圧して、回路基板ＤＣと導電性粘着部材ＡＦとの間及び表示パネルＤＰと導電性粘着部材ＡＦとの間の結合力を強化させる。このとき、導電性粘着部材ＡＦのアライメントの可否及びアライメントの程度がこのケースで把握されることができるので、これに基づいた回路基板ＤＣのアライメント精度も向上されることができる。したがって、回路基板ＤＣ接続工程での電子装置の信頼性が向上されることができ、工程時間が短縮されて工程費用が節減されることができる。
【0185】
図１１Ａ乃至図１１Ｄは本発明の一実施形態に係る電子装置製造方法の一部の段階を示した平面図である。図１１Ａ乃至図１１Ｄには説明を容易にするために図９Ｃに図示された段階に対応される状態を図示した。以下、図１１Ａ乃至図１１Ｄを参照して本発明に対して説明する。
【0186】
図１１Ａに図示されたように、本発明の一実施形態に係る電子装置製造方法において、導電性粘着部材ＡＦ－ＢはバーニアマークＶＭの一部と重畳されるように提供される。このとき、導電性粘着部材ＡＦ－Ｂの第２方向Ｄ２での幅Ｗ１はパッドＰＤの第２方向Ｄ２での幅Ｗ２より大きく提供される。したがって、本発明に係る導電性粘着部材ＡＦ－ＢはバーニアマークＶＭの一部と重畳されれば、パッドＰＤを安定的にカバー可能な位置にアライメントされたとみなすことができる。したがって、バーニアマークＶＭと導電性粘着部材ＡＦ－Ｂの重畳程度を通じて導電性粘着部材ＡＦ－Ｂのアライメントの可否が容易に把握されることができる。
【0187】
図１１Ｂ乃至図１１Ｄに図示されたように、本発明の一実施形態に係る電子装置製造方法は導電性粘着部材ＡＦの位置補正段階をさらに含む。例えば、図１１Ｂに図示されたように、導電性粘着部材ＡＦがパッドＰＤを完全にカバーする位置にアライメントされるとき、バーニアマークＶＭと相接するように位置される。即ち、本実施形態ではバーニアマークＶＭの最下端と導電性粘着部材ＡＦが接する場合、導電性粘着部材ＡＦがパッドＰＤと最も大きい面積で重畳するようなアライメントの程度になっている状態とみなすことができる。
【0188】
これと異なり、図１１Ｂのように初期アライメントが行われても、工程過程での振動やアライメントずれの繰り返しによってアライメントずれの程度が増加しながら、図１１Ｃに図示されたように、導電性粘着部材ＡＦとパッドＰＤとの間の重畳面積が極めて小さい状態に導電性粘着部材ＡＦが表示パネルＤＰ－Ｃに接着されることができる。このとき、バーニアマークＶＭの中で導電性粘着部材ＡＦと重畳するラインパターンの数が過半数を超える構成を図示した。ラインパターンの間隔が所定の数値で一定の場合、導電性粘着部材ＡＦと重畳するラインパターンの数を通じて導電性粘着部材ＡＦのアライメントずれの程度を容易に把握されることができる。
【0189】
以後、矢印方向に導電性粘着部材ＡＦを移動させて図１１Ｄに図示されたように、導電性粘着部材ＡＦをパッドＰＤと整列させる。本発明によれば、バーニアマークＶＭを通じて導電性粘着部材ＡＦのアライメントずれの可否はもちろん、アライメントずれの程度を容易に把握して、導電性粘着部材ＡＦの補正を容易に進行できるので、工程が単純化されることができる。
【0190】
図１２Ａ乃至図１２Ｃは本発明の一実施形態に係る電子装置製造方法の一部の段階を示した平面図である。図１２Ａ乃至図１２Ｃには説明を容易にするために図１０Ｃに図示された段階に対応される段階を図示した。以下、図１２Ａ乃至図１２Ｃを参照して本発明に対して説明する。
【0191】
図１２Ａに図示されたように、導電性粘着部材ＡＦ１はバーニアマークＶＭと接する領域に配置される。導電性粘着部材ＡＦ１は上端がバーニアマークＶＭの中で最下端ラインＬＬＰ１に平行になるように配置される。本実施形態で図１２Ａに図示された導電性粘着部材ＡＦ１がアライメントされた状態である。したがって、導電性粘着部材ＡＦ１は別の補正段階無しで回路基板ＤＣ（図１０Ｄ参照）を付着する段階に進入することができる。
【0192】
図１２Ｂに図示されたように、導電性粘着部材ＡＦ２はバーニアマークＶＭの一部と重畳される。本実施形態で、導電性粘着部材ＡＦ２はバーニアマークＶＭの中で下端の２つのラインパターンＬＬＰ１、ＬＬＰ２と重畳し、終端が第３番目のラインパターンＬＬＰ３と並べに整列されるように配置された。図１２Ａに図示された導電性粘着部材ＡＦ１が整列された状態であるとするとき、導電性粘着部材ＡＦ２はアライメントがずれた状態である。
【0193】
導電性粘着部材ＡＦ２のアライメントずれの程度は重畳するラインパターンの数とラインパターンとの間の間隔によって決定される。導電性粘着部材ＡＦ２のアライメントずれの程度が第２方向Ｄ２に沿って第１距離Ｙ１であるとするとき、第１距離Ｙ１が設計されたアライメントずれの数値が許容範囲内であれば、導電性粘着部材ＡＦ２は別の位置補正無しで回路基板ＤＣ接着段階に進行されることができる。但し、第１距離Ｙ１が設計されたアライメントずれの数値が許容範囲外である場合、導電性粘着部材ＡＦ２は第２方向Ｄ２での移動を通じてアライメント位置に補正する段階を経る。このとき、補正程度は第２方向Ｄ２への第１距離Ｙ１に対応される。
【0194】
一方、図１２Ｃに図示されたように、導電性粘着部材ＡＦ３はバーニアマークＶＭに対して傾いた状態に重畳する場合がある。このとき、導電性粘着部材ＡＦ３はバーニアマークＶＭの中で３つのラインパターンＬＬＰ１、ＬＬＰ２、ＬＬＰ３と重畳し、上端が第４番目のラインＬＰ４と平行でない状態に接着されている。本発明によれば、導電性粘着部材ＡＦ３は第２方向Ｄ２での第２距離Ｙ２程度の移動と共に導電性粘着部材ＡＦ３の上端がバーニアマークＶＭにアライメントされるようにする回転移動を同時に行って導電性粘着部材ＡＦ３の位置を補正することができる。本発明によれば、バーニアマークを通じて導電性粘着部材のアライメントずれの可否とアライメントずれの程度を容易に把握することができ、したがって導電性粘着部材の位置補正をこのケースで進行できるので、工程が単純化され、工程費用が節減されることができる。
【0195】
図１３Ａは本発明の実施形態に係る電子装置の斜視図である。図１３Ｂは図１３Ａに図示された電子装置の一部を示した分解斜視図である。図１４Ａは図１３Ａに図示された電子装置の一部を示した平面図である。図１４Ｂは本発明の一実施形態に係る電子装置の一部を示した平面図である。図１４Ｂには説明を容易にするために図１４Ａに対応される領域を図示した。以下、図１３Ａ乃至図１４Ｂを参照して本発明に対して説明する。
【0196】
図１３Ａに図示されたように、電子装置ＤＤ－２は表示パネルＤＰ、光学部材ＯＰＬ、及び駆動回路ＤＣ－２を含む。表示パネルＤＰ及び光学部材ＯＰＬは図１Ａに図示された表示パネルＤＰ及び光学部材ＯＰＬに各々対応されるので、以下重複された説明は省略する。
【0197】
駆動回路ＤＣ－２は表示パネルＤＰに実装される。具体的に、駆動回路ＤＣ－２は表示パネルＤＰの中で信号ラインＳＬが配置されたベース基板ＢＳ（図４参照）上に配置される。図１３Ｂを参照すれば、駆動回路ＤＣ－２は表示パネルＤＰに定義された接続領域ＣＯＡに整列されるように配置されて表示パネルＤＰのパッドＰＤに接続される。
【0198】
駆動回路ＤＣ－２は複数の配線及び配線に接続された少なくとも１つの駆動素子を含む集積回路を含む。駆動回路ＤＣ－２はチップ（ｃｈｉｐ）形態に提供されて別の結合部材を通じて表示パネルＤＰに接続されることができる。結合部材は光学透明粘着層、異方性導電フィルム、減圧粘着層、又はソルダボールを含むことができ、いずれか１つの実施形態に限定されない。
【0199】
本発明によれば、駆動回路ＤＣ－２はバーニアマークＶＭを利用して接続領域ＣＯＡに整列される。駆動回路ＤＣ－２は第２方向Ｄ２から見るとき、バーニアマークＶＭと重畳するように配置される。図１４Ａ及び図１４Ｂでは説明を容易にするために駆動回路ＤＣ－２を通じてパッドＰＤが投影されるように図示された。
【0200】
例えば、図１４Ａに図示されたように、駆動回路ＤＣ－２の第２方向Ｄ２での幅がパッドＰＤの第２方向Ｄ２での幅と実質的に同一な場合、駆動回路ＤＣ－２は駆動回路ＤＣ－２の上端がバーニアマークＶＭの下端と平行になるように位置されることによって、パッドＰＤ上にアライメントされる。又は、図１４Ｂに図示されたように、駆動回路ＤＣ－２Ａの第２方向Ｄ２での幅Ｗ１がパッドＰＤの第２方向Ｄ２での幅Ｗ２より大きい場合、駆動回路ＤＣ－２Ａは平面上でバーニアマークＶＭの少なくとも一部と重畳するように位置されることによって、パッドＰＤ上にアライメントされる。
【0201】
本発明によれば、駆動回路ＤＣ－２が表示パネルＤＰに直接実装される形態に提供される場合、駆動回路ＤＣ－２の整列段階でバーニアマークＶＭが利用されることができる。本発明によれば、バーニアマークＶＭを通じて裸眼で駆動回路ＤＣ－２を表示パネルＤＰにアライメントすることができる。したがって、工程が単純化され、工程費用が節減されることができる。
【0202】
以上では本発明の望ましい実施形態を参照して説明したが、該当技術分野の熟練された当業者又は該当技術分野に通常の知識を有する者であれば、後述される特許請求の範囲に記載された本発明の思想及び技術領域から逸脱しない範囲内で本発明を多様に修正及び変更させることを理解させることができる。
【0203】
したがって、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限定されることではなく、特許請求の範囲によって定まれなければならない。
【符号の説明】
【0204】
ＡＡ：アクティブ領域
ＡＤ：粘着層
ＡＤＡ：接着領域
ＡＦ：導電性粘着部材
ＢＳ：ベース基板
ＢＦ：ベースフィルム
ＣＢ：可撓性フィルム
ＣＤ：導電粒子
ＤＣ：回路基板
ＤＤ：電子装置
ＤＰ：表示パネル
ＤＶ：駆動回路
ＩＭ：映像
ＬＤ：リード
ＰＡ：周辺領域
ＰＤ：パッド
ＰＸ：画素
ＯＰＬ：光学部材
ＳＬ：配線
ＶＭ：バーニアマーク
ＡＤ：粘着層
ＡＤＡ：接着領域
ＡＦ：導電性粘着部材
ＢＳ：ベース基板
ＢＦ：ベースフィルム
ＣＢ：可撓性フィルム
ＣＤ：導電粒子
ＤＣ：回路基板
ＤＤ：電子装置
ＤＰ：表示パネル
ＤＶ：駆動回路
ＩＭ：映像
ＬＤ：リード
ＰＡ：周辺領域
ＰＤ：パッド
ＰＸ：画素
ＯＰＬ：光学部材
ＳＬ：配線
ＶＭ：バーニアマーク
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図11A】
【図11B】
【図11C】
【図11D】
【図12A】
【図12B】
【図12C】
【図13A】
【図13B】
【図14A】
【図14B】