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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-04
(45)【発行日】2023-09-12
(54)【発明の名称】表示基板及びその製造方法、表示装置
(51)【国際特許分類】
   G09F 9/30 20060101AFI20230905BHJP
   G09F 9/00 20060101ALI20230905BHJP
   H05B 33/02 20060101ALI20230905BHJP
   H05B 33/04 20060101ALI20230905BHJP
   H05B 33/10 20060101ALI20230905BHJP
   H05B 33/12 20060101ALI20230905BHJP
   H10K 50/10 20230101ALI20230905BHJP
   H05B 33/22 20060101ALI20230905BHJP
   H10K 59/10 20230101ALI20230905BHJP
【FI】
G09F9/30 309
G09F9/00 338
G09F9/30 308Z
G09F9/30 338
G09F9/30 348A
G09F9/30 365
H05B33/02
H05B33/04
H05B33/10
H05B33/12 B
H05B33/14 A
H05B33/22 Z
H10K50/10
H10K59/10
【請求項の数】 27
(21)【出願番号】P 2021569265
(86)(22)【出願日】2019-11-22
(65)【公表番号】
(43)【公表日】2023-03-16
(86)【国際出願番号】 CN2019120221
(87)【国際公開番号】W WO2021097798
(87)【国際公開日】2021-05-27
【審査請求日】2022-11-17
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】BOE TECHNOLOGY GROUP CO.,LTD.
【住所又は居所原語表記】No.10 Jiuxianqiao Rd.,Chaoyang District,Beijing 100015,CHINA
(73)【特許権者】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】CHENGDU BOE OPTOELECTRONICS TECHNOLOGY CO.,LTD.
【住所又は居所原語表記】No.1188,Hezuo Rd.,(West Zone),Hi-tech Development Zone,Chengdu,Sichuan,611731,P.R.CHINA
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】ジャン ボ
(72)【発明者】
【氏名】ドン シャンダン
(72)【発明者】
【氏名】ワン ロン
【審査官】新井 重雄
(56)【参考文献】
【文献】国際公開第2019/187076(WO,A1)
【文献】米国特許出願公開第2018/0159074(US,A1)
【文献】特開2018-063388(JP,A)
【文献】米国特許出願公開第2018/0108863(US,A1)
【文献】米国特許出願公開第2016/0268356(US,A1)
【文献】韓国公開特許第10-2018-0054386(KR,A)
【文献】中国特許出願公開第110211998(CN,A)
(58)【調査した分野】(Int.Cl.,DB名)
G09F 9/30
G09F 9/00
H10K 50/10
H10K 59/10
H05B 33/02
H05B 33/10
H05B 33/04
H05B 33/12
H05B 33/22
(57)【特許請求の範囲】
【請求項1】
表示基板であって、
表示領域と、前記表示領域を取り囲む周辺領域と、を含み、
前記表示領域は、開口部を含み、
前記周辺領域は、前記開口部を少なくとも部分的に取り囲む第1周辺領域を含み、
前記第1周辺領域は、第1バンク領域と、第2バンク領域と、スペーサ領域と、を含み、
前記第1バンク領域は、前記開口部を少なくとも部分的に取り囲み、
前記スペーサ領域は、前記第1バンク領域を少なくとも部分的に取り囲み、
前記第2バンク領域は、前記スペーサ領域を少なくとも部分的に取り囲み、
前記表示基板は、ベース基板と、第1導体化された半導体パターンと、第1導電性パターンと、第2導電性パターンと、を含み、
前記第1導体化された半導体パターンは、前記ベース基板上に位置し、
前記第1導電性パターンは、前記第1導体化された半導体パターンの前記ベース基板から離れる側に位置し、コンデンサを形成できるように前記第1導体化された半導体パターンと間隔をおいて絶縁して設置され、
前記第2導電性パターンは、前記第1導電性パターンの前記第1導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように前記第1導電性パターンと間隔をおいて絶縁して設置され、
前記第1導電性パターンは、前記表示領域に使用される電気信号を伝送するように配置され、
前記第2導電性パターンは、前記第1周辺領域に設置される複数のビアを介して前記第1導体化された半導体パターンに電気的に接続され、
前記第1導体化された半導体パターン、前記第1導電性パターン及び前記第2導電性パターンは、少なくとも前記第1バンク領域及び前記スペーサ領域に位置し、
前記複数のビアの前記スペーサ領域での配列密度は、前記第1バンク領域での配列密度よりも小さい、
表示基板。
【請求項2】
第1絶縁層と、第2絶縁層と、をさらに含み、
前記第1絶縁層は、前記第1導体化された半導体パターンの前記ベース基板から離れる側に位置し、
前記第1導電性パターンは、前記第1絶縁層の前記第1導体化された半導体パターンから離れる側に位置し、
前記第2絶縁層は、前記第1導電性パターンの前記第1絶縁層から離れる側に位置し、前記第2導電性パターンは、前記第2絶縁層の前記第1導電性パターンから離れる側に位置し、
前記複数のビアは、少なくとも前記第1絶縁層及び前記第2絶縁層内に位置しかつ少なくとも前記第1絶縁層及び前記第2絶縁層を貫通する、
請求項1に記載の表示基板。
【請求項3】
前記複数のビアの前記スペーサ領域での配列密度は、0である、
請求項1又は2に記載の表示基板。
【請求項4】
前記第1導体化された半導体パターン及び前記第2導電性パターンは、さらに、前記第2バンク領域に位置する、
請求項1~3のいずれか1項に記載の表示基板。
【請求項5】
前記第1導電性パターンは、さらに、前記第2バンク領域に位置する、
請求項4に記載の表示基板。
【請求項6】
前記複数のビアの前記スペーサ領域での配列密度は、前記第2バンク領域での配列密度よりも小さい、
請求項4又は5に記載の表示基板。
【請求項7】
前記スペーサ領域内において、前記第2導電性パターンの前記ベース基板での正投影は、前記第2絶縁層の前記ベース基板での正投影と重なり、かつ、前記第2導電性パターンの前記ベース基板での正投影の面積は、前記第2絶縁層の前記ベース基板での正投影の面積に等しい、
請求項2に記載の表示基板。
【請求項8】
第1電極層をさらに含み、
前記第1電極層は、前記第2導電性パターンの前記ベース基板から離れる側に位置しかつ前記第2導電性パターンに電気的に接続され、
前記スペーサ領域内において、前記第1電極層は、前記第2導電性パターンを被覆し、かつ、前記第1電極層の前記ベース基板に向かう側の表面は、前記第2導電性パターンの前記ベース基板とは反対側の表面に接触する、
請求項1~7のいずれか1項に記載の表示基板。
【請求項9】
第1パッケージ層をさらに含み、
前記第1パッケージ層は、前記第1電極層の前記ベース基板から離れる側に位置し、
前記スペーサ領域内において、前記第1パッケージ層は、前記第1電極層を被覆し、かつ、前記第1パッケージ層の前記ベース基板に向かう側の表面は、前記第1電極層の前記ベース基板とは反対側の表面に接触する、
請求項8に記載の表示基板。
【請求項10】
第1バンク構造と、第2バンク構造と、をさらに含み、
前記第1バンク構造は、前記第1バンク領域内に位置し、
前記第2バンク構造は、前記第2バンク領域内に位置し、
前記第1バンク領域において、前記第1バンク構造は、前記第1電極層の前記ベース基板から離れる側に位置し、前記第1パッケージ層は、前記第1バンク構造の前記第1電極層から離れる側に位置しかつ前記第1バンク構造を被覆し、
前記第2バンク領域において、前記第2バンク構造は、前記第2導電性パターンの前記ベース基板から離れる側に位置し、かつ、前記第2バンク構造の一部は前記第1電極層を被覆し、前記第1パッケージ層は、前記第1電極層及び前記第2バンク構造の前記第2導電性パターンから離れる側に位置しかつ前記第1電極層及び前記第2バンク構造を被覆する、
請求項9に記載の表示基板。
【請求項11】
前記第1パッケージ層の前記第1バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第1パッケージ層の前記スペーサ領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも大きく、
前記第1パッケージ層の前記第2バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第1パッケージ層の前記スペーサ領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも大きい、
請求項10に記載の表示基板。
【請求項12】
前記第1パッケージ層の前記第1バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第1パッケージ層の前記第2バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも小さい、
請求項11に記載の表示基板。
【請求項13】
前記スペーサ領域を除かれた前記第1周辺領域に位置する第3絶縁層、第4絶縁層、及び第5絶縁層をさらに含み、
前記第1バンク構造は、前記第4絶縁層と前記第5絶縁層との積層構造を含み、
前記第2バンク構造は、前記第3絶縁層、前記第4絶縁層及び前記第5絶縁層の積層構造を含み、
前記第1バンク領域において、前記第4絶縁層は、前記第1電極層の前記ベース基板から離れる側に位置し、前記第5絶縁層は、前記第4絶縁層の前記第1電極層から離れる側に位置し、
前記第1パッケージ層は、前記第5絶縁層の前記第4絶縁層から離れる側に位置し、かつ、前記第5絶縁層の前記ベース基板とは反対側の表面、前記第5絶縁層の少なくとも一側の側面、及び前記第4絶縁層の少なくとも一側の側面を被覆し、
前記第2バンク領域において、前記第3絶縁層は、前記第2導電性パターンの前記ベース基板から離れる側に位置し、前記第1電極層は、前記第3絶縁層の前記ベース基板とは反対側の表面の一部及び前記第3絶縁層の前記第1バンク領域に近い側の側面を被覆し、前記第4絶縁層は、前記第3絶縁層及び前記第1電極層の前記第2導電性パターンから離れる側に位置し、前記第5絶縁層は、前記第4絶縁層の前記第3絶縁層及び前記第1電極層から離れる側に位置し、
前記第1パッケージ層は、前記第5絶縁層の前記第4絶縁層から離れる側に位置し、かつ、前記第5絶縁層の前記ベース基板とは反対側の表面、前記第5絶縁層の少なくとも一側の側面、前記第4絶縁層の少なくとも一側の側面、前記第3絶縁層の前記ベース基板とは反対側の表面の一部、及び前記第3絶縁層の前記第1バンク領域から離れる側の側面を被覆する、
請求項10~12のいずれか1項に記載の表示基板。
【請求項14】
前記第2バンク領域内において、前記第3絶縁層は、前記第2導電性パターンの前記ベース基板とは反対側の表面の一部及び前記第2導電性パターンの前記第1バンク領域から離れる側の側面を被覆する、
請求項13に記載の表示基板。
【請求項15】
第2パッケージ層をさらに含み、
前記第2パッケージ層は、前記第1パッケージ層の前記第1電極層から離れる側に位置し、かつ、前記第1パッケージ層を被覆する、
請求項9~14のいずれか1項に記載の表示基板。
【請求項16】
前記第1導電性パターンは、第1方向に沿って並列して配列される複数本の第1配線を含み、
前記第1導体化された半導体パターンは、第2方向に沿って並列して配列される複数本の第2配線を含み、
前記第1方向は、前記第2方向とは異なる、
請求項1~15のいずれか1項に記載の表示基板。
【請求項17】
前記表示領域に位置する画素構造をさらに含み、
前記画素構造は、前記ベース基板上に位置する画素駆動回路を含み、
前記画素駆動回路は、薄膜トランジスタと、記憶コンデンサと、を含み、
前記薄膜トランジスタは、ゲートと、活性層と、ソースと、ドレインと、を含み、
前記記憶コンデンサは、第1コンデンサ電極と、前記第1コンデンサ電極と対向する第2コンデンサ電極と、を含み、
前記活性層は、前記第1導体化された半導体パターンと同層に設置され、
前記第2コンデンサ電極は、前記第1導電性パターンと同層に設置され、
前記ソース及び前記ドレインは、前記第2導電性パターンと同層に設置される、
請求項1~16のいずれか1項に記載の表示基板。
【請求項18】
前記第1コンデンサ電極は、前記ゲートと同層に設置される、
請求項17に記載の表示基板。
【請求項19】
前記画素構造は、第1平坦化層と、発光素子と、をさらに含み、
前記第1平坦化層は、第1平坦化表面及び第1ビアを提供するように前記画素駆動回路の前記ベース基板から離れる側に位置し、
前記発光素子は、前記第1平坦化表面上に位置し、かつ前記第1ビアを介して前記画素駆動回路に電気的に接続され、
前記表示基板が第3絶縁層を含む場合、前記第3絶縁層は、前記第1平坦化層と同層に設置される、
請求項17又は18に記載の表示基板。
【請求項20】
表示基板であって、
表示領域と、前記表示領域を取り囲む周辺領域と、を含み、
前記表示領域は、開口部を含み、
前記周辺領域は、前記開口部を少なくとも部分的に取り囲む第1周辺領域を含み、
前記第1周辺領域は、第1バンク領域と、第2バンク領域と、スペーサ領域と、を含み、
前記第1バンク領域は、前記開口部を少なくとも部分的に取り囲み、
前記スペーサ領域は、前記第1バンク領域を少なくとも部分的に取り囲み、
前記第2バンク領域は、前記スペーサ領域を少なくとも部分的に取り囲み、
前記表示基板は、ベース基板と、第1導体化された半導体パターンと、第1導電性パターンと、第2導電性パターンと、を含み、
前記第1導体化された半導体パターンは、前記ベース基板上に位置し、
前記第1導電性パターンは、前記第1導体化された半導体パターンの前記ベース基板から離れる側に位置し、コンデンサを形成できるように前記第1導体化された半導体パターンと間隔をおいて絶縁して設置され、
前記第2導電性パターンは、前記第1導電性パターンの前記第1導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように前記第1導電性パターンと間隔をおいて絶縁して設置され、
前記第1導電性パターンは、前記表示領域に使用される電気信号を伝送するように配置され、
前記第2導電性パターンは、前記第1周辺領域に設置される複数のビアを介して前記第1導体化された半導体パターンに電気的に接続され、
前記第1導体化された半導体パターン、前記第1導電性パターン及び前記第2導電性パターンは、少なくとも前記第2バンク領域及び前記スペーサ領域に位置し、
前記複数のビアの前記スペーサ領域での配列密度は、前記第2バンク領域での配列密度よりも小さい、
表示基板。
【請求項21】
請求項1~20のいずれか1項に記載の表示基板を含む表示装置。
【請求項22】
表示基板の製造方法であって、
ベース基板を提供するステップと、
前記ベース基板上に第1導体化された半導体パターンを形成するステップと、
前記第1導体化された半導体パターンに第1導電性パターンを形成するステップであって、前記第1導電性パターンは、コンデンサを形成できるように前記第1導体化された半導体パターンと間隔をおいて絶縁して設置される、ステップと、
前記第1導電性パターンに第2導電性パターンを形成するステップであって、前記第2導電性パターンは、コンデンサを形成できるように前記第1導電性パターンと間隔をおいて絶縁して設置される、ステップと、
を含み、
前記表示基板は、表示領域と、前記表示領域を取り囲む周辺領域と、を含み、
前記表示領域は、開口部を含み、
前記周辺領域は、前記開口部を少なくとも部分的に取り囲む第1周辺領域を含み、
前記第1周辺領域は、第1バンク領域と、第2バンク領域と、スペーサ領域と、を含み、
前記第1バンク領域は、前記開口部を少なくとも部分的に取り囲み、
前記スペーサ領域は、前記第1バンク領域を少なくとも部分的に取り囲み、
前記第2バンク領域は、前記スペーサ領域を少なくとも部分的に取り囲み、
前記第1導電性パターンは、前記表示領域に使用される電気信号を伝送するように配置され、
前記第2導電性パターンは、前記第1周辺領域に設置される複数のビアを介して前記第1導体化された半導体パターンに電気的に接続され、
前記第1導体化された半導体パターン、前記第1導電性パターン及び前記第2導電性パターンは、少なくとも前記第1バンク領域及び前記スペーサ領域に位置し、
前記複数のビアの前記スペーサ領域での配列密度は、前記第1バンク領域での配列密度よりも小さい、
表示基板の製造方法。
【請求項23】
前記第1導体化された半導体パターンに前記第1導電性パターンを形成するステップは、
前記第1導体化された半導体パターンに第1絶縁層を形成するステップと、
前記第1絶縁層上に前記第1導電性パターンを形成するステップと、を含み、
前記第1導電性パターンに前記第2導電性パターンを形成するステップは、
前記第1導電性パターンに第2絶縁層を形成するステップと、
前記第2絶縁層上に前記第2導電性パターンを形成するステップと、を含み、
前記複数のビアは、少なくとも前記第1絶縁層及び前記第2絶縁層内に位置し、かつ、少なくとも前記第1絶縁層及び前記第2絶縁層を貫通する、
請求項22に記載の表示基板の製造方法。
【請求項24】
前記第2導電性パターンに第1電極層を形成するステップをさらに含み、
前記第1電極層は、前記第2導電性パターンに電気的に接続され、
前記スペーサ領域内において、前記第1電極層は、前記第2導電性パターンを被覆し、かつ、前記第1電極層の前記ベース基板に向かう側の表面は、前記第2導電性パターンの前記ベース基板とは反対側の表面に接触する、
請求項22又は23に記載の表示基板の製造方法。
【請求項25】
前記第1電極層上に第1パッケージ層を形成するステップをさらに含み、
前記スペーサ領域内において、前記第1パッケージ層は、前記第1電極層を被覆し、かつ、前記第1パッケージ層の前記ベース基板に向かう側の表面は、前記第1電極層の前記ベース基板とは反対側の表面に接触する、
請求項24に記載の表示基板の製造方法。
【請求項26】
前記表示領域において、前記ベース基板上に画素構造の画素駆動回路を形成するステップをさらに含み、
前記画素駆動回路は、薄膜トランジスタと、記憶コンデンサと、を含み、
前記薄膜トランジスタは、ゲートと、活性層と、ソースと、ドレインと、を含み、
前記記憶コンデンサは、第1コンデンサ電極と、前記第1コンデンサ電極と対向する第2コンデンサ電極と、を含み、
前記活性層は、前記第1導体化された半導体パターンと同層に設置され、
前記第2コンデンサ電極は、前記第1導電性パターンと同層に設置され、
前記ソース及び前記ドレインは、前記第2導電性パターンと同層に設置される、
請求項22~25のいずれか1項に記載の表示基板の製造方法。
【請求項27】
前記第1コンデンサ電極は、前記ゲートと同層に設置される、
請求項26に記載の表示基板の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は表示基板及びその製造方法、表示装置に関する。
【背景技術】
【0002】
有機発光ダイオード(Organic Light-Emitting Diode、OLED)表示装置は、薄型かつ軽量であり、視野角が広く、自己発光で、発光色が連続的に調整可能であり、コストが低く、応答速度が速く、エネルギー消費量が小さく、駆動電圧が低く、動作温度範囲が広く、生産プロセスが簡単で、発光効率が高く、及びフレキシブルな表示が可能である等の利点を有し、従って、携帯電話、タブレットPC、デジタルカメラ等の表示分野に広く使用されている。
【0003】
製造工程において、通常、水蒸気や酸素ガス等の浸漬を防止するためにOLED表示装置の表示デバイスをパッケージする必要がある。OLED表示装置のパッケージ技術は主にカバータイプのパッケージ及びフィルムパッケージを含む。フィルムパッケージは主に有機パッケージ層を利用したパッケージ及び/又は無機パッケージ層を利用したパッケージを含む。フィルムパッケージ技術を利用して表示デバイスをパッケージする場合、水蒸気や酸素ガス等が表示デバイスの内部に浸透しにくいように、形成された有機パッケージ層と無機パッケージ層は間隔をおいて積み重ねられる。
【発明の概要】
【0004】
本開示の少なくとも1つの実施例は表示基板を提供し、該表示基板は表示領域と、前記表示領域を取り囲む周辺領域とを含み、前記表示領域は開口部を含み、前記周辺領域は前記開口部を少なくとも部分的に取り囲む第1周辺領域を含み、前記第1周辺領域は第1バンク領域と、第2バンク領域と、スペーサ領域とを含み、前記第1バンク領域は前記開口部を少なくとも部分的に取り囲み、前記スペーサ領域は前記第1バンク領域を少なくとも部分的に取り囲み、前記第2バンク領域は前記スペーサ領域を少なくとも部分的に取り囲み、前記表示基板はベース基板と、第1導体化された半導体パターンと、第1導電性パターンと、第2導電性パターンとを含み、前記第1導体化された半導体パターンは前記ベース基板上に位置し、前記第1導電性パターンは、前記第1導体化された半導体パターンの前記ベース基板から離れる側に位置し、コンデンサを形成できるように前記第1導体化された半導体パターンと間隔をおいて絶縁して設置され、前記第2導電性パターンは、前記第1導電性パターンの前記第1導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように前記第1導電性パターンと間隔をおいて絶縁して設置され、前記第1導電性パターンは前記表示領域に使用される電気信号を伝送するように配置され、前記第2導電性パターンは前記第1周辺領域に設置される複数のビアを介して前記第1導体化された半導体パターンに電気的に接続され、前記第1導体化された半導体パターン、前記第1導電性パターン及び前記第2導電性パターンは少なくとも前記第1バンク領域及び前記スペーサ領域に位置し、前記複数のビアの前記スペーサ領域での配列密度は前記第1バンク領域での配列密度よりも小さい。
【0005】
たとえば、本開示の少なくとも1つの実施例に係る表示基板は、第1絶縁層と、第2絶縁層とをさらに含み、前記第1絶縁層は前記第1導体化された半導体パターンの前記ベース基板から離れる側に位置し、前記第1導電性パターンは前記第1絶縁層の前記第1導体化された半導体パターンから離れる側に位置し、前記第2絶縁層は前記第1導電性パターンの前記第1絶縁層から離れる側に位置し、前記第2導電性パターンは前記第2絶縁層の前記第1導電性パターンから離れる側に位置し、前記複数のビアは、少なくとも前記第1絶縁層及び前記第2絶縁層内に位置しかつ少なくとも前記第1絶縁層及び前記第2絶縁層を貫通する。
【0006】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記複数のビアの前記スペーサ領域での配列密度は0である。
【0007】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記第1導体化された半導体パターン及び前記第2導電性パターンはさらに前記第2バンク領域に位置する。
【0008】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記第1導電性パターンはさらに前記第2バンク領域に位置する。
【0009】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記複数のビアの前記スペーサ領域での配列密度は前記第2バンク領域での配列密度よりも小さい。
【0010】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記スペーサ領域内に、前記第2導電性パターンの前記ベース基板での正投影は前記第2絶縁層の前記ベース基板での正投影と重なり、かつ前記第2導電性パターンの前記ベース基板での正投影の面積は前記第2絶縁層の前記ベース基板での正投影の面積に等しい。
【0011】
たとえば、本開示の少なくとも1つの実施例に係る表示基板は第1電極層をさらに含み、前記第1電極層は前記第2導電性パターンの前記ベース基板から離れる側に位置しかつ前記第2導電性パターンに電気的に接続され、前記スペーサ領域内に、前記第1電極層は前記第2導電性パターンを被覆し、かつ前記第1電極層の前記ベース基板に向かう側の表面は前記第2導電性パターンの前記ベース基板とは反対側の表面に接触する。
【0012】
たとえば、本開示の少なくとも1つの実施例に係る表示基板は第1パッケージ層をさらに含み、前記第1パッケージ層は前記第1電極層の前記ベース基板から離れる側に位置し、前記スペーサ領域内に、前記第1パッケージ層は前記第1電極層を被覆し、かつ前記第1パッケージ層の前記ベース基板に向かう側の表面は前記第1電極層の前記ベース基板とは反対側の表面に接触する。
【0013】
たとえば、本開示の少なくとも1つの実施例に係る表示基板は第1バンク構造と、第2バンク構造とをさらに含み、前記第1バンク構造は前記第1バンク領域内に位置し、前記第2バンク構造は前記第2バンク領域内に位置し、前記第1バンク領域において、前記第1バンク構造は前記第1電極層の前記ベース基板から離れる側に位置し、前記第1パッケージ層は、前記第1バンク構造の前記第1電極層から離れる側に位置しかつ前記第1バンク構造を被覆し、前記第2バンク領域において、前記第2バンク構造は前記第2導電性パターンの前記ベース基板から離れる側に位置し、かつ前記第2バンク構造の一部は前記第1電極層を被覆し、前記第1パッケージ層は前記第1電極層及び前記第2バンク構造の前記第2導電性パターンから離れる側に位置しかつ前記第1電極層及び前記第2バンク構造を被覆する。
【0014】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記第1パッケージ層の前記第1バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第1パッケージ層の前記スペーサ領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも大きく、前記第1パッケージ層の前記第2バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第1パッケージ層の前記スペーサ領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも大きい。
【0015】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記第1パッケージ層の前記第1バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第1パッケージ層の前記第2バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも小さい。
【0016】
たとえば、本開示の少なくとも1つの実施例に係る表示基板は、前記スペーサ領域を除かれた前記第1周辺領域に位置する第3絶縁層、第4絶縁層、及び第5絶縁層をさらに含み、前記第1バンク構造は前記第4絶縁層と前記第5絶縁層の積層構造を含み、前記第2バンク構造は前記第3絶縁層、前記第4絶縁層及び前記第5絶縁層の積層構造を含み、前記第1バンク領域において、前記第4絶縁層は前記第1電極層の前記ベース基板から離れる側に位置し、前記第5絶縁層は前記第4絶縁層の前記第1電極層から離れる側に位置し、前記第1パッケージ層は、前記第5絶縁層の前記第4絶縁層から離れる側に位置し、かつ前記第5絶縁層の前記ベース基板とは反対側の表面、前記第5絶縁層の少なくとも一側の側面、及び前記第4絶縁層の少なくとも一側の側面を被覆し、前記第2バンク領域において、前記第3絶縁層は前記第2導電性パターンの前記ベース基板から離れる側に位置し、前記第1電極層は、前記第3絶縁層の前記ベース基板とは反対側の表面の一部及び前記第3絶縁層の前記第1バンク領域に近い側の側面を被覆し、前記第4絶縁層は前記第3絶縁層及び前記第1電極層の前記第2導電性パターンから離れる側に位置し、前記第5絶縁層は前記第4絶縁層の前記第3絶縁層及び前記第1電極層から離れる側に位置し、前記第1パッケージ層は、前記第5絶縁層の前記第4絶縁層から離れる側に位置し、かつ前記第5絶縁層の前記ベース基板とは反対側の表面、前記第5絶縁層の少なくとも一側の側面、前記第4絶縁層の少なくとも一側の側面、前記第3絶縁層の前記ベース基板とは反対側の表面の一部、及び前記第3絶縁層の前記第1バンク領域から離れる側の側面を被覆する。
【0017】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記第2バンク領域内に、前記第3絶縁層は、前記第2導電性パターンの前記ベース基板とは反対側の表面の一部及び前記第2導電性パターンの前記第1バンク領域から離れる側の側面を被覆する。
【0018】
たとえば、本開示の少なくとも1つの実施例に係る表示基板は第2パッケージ層をさらに含み、前記第2パッケージ層は、前記第1パッケージ層の前記第1電極層から離れる側に位置しかつ前記第1パッケージ層を被覆する。
【0019】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記第1導電性パターンは第1方向に沿って並列して配列される複数本の第1配線を含み、前記第1導体化された半導体パターンは第2方向に沿って並列して配列される複数本の第2配線を含み、前記第1方向は前記第2方向とは異なる。
【0020】
たとえば、本開示の少なくとも1つの実施例に係る表示基板は前記表示領域に位置する画素構造をさらに含み、前記画素構造は前記ベース基板上に位置する画素駆動回路を含み、前記画素駆動回路は薄膜トランジスタと、記憶コンデンサとを含み、前記薄膜トランジスタはゲートと、活性層と、ソースと、ドレインとを含み、前記記憶コンデンサは第1コンデンサ電極と、前記第1コンデンサ電極と対向する第2コンデンサ電極とを含み、前記活性層は前記第1導体化された半導体パターンと同層に設置され、前記第2コンデンサ電極は前記第1導電性パターンと同層に設置され、前記ソース及び前記ドレインは前記第2導電性パターンと同層に設置される。
【0021】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記第1コンデンサ電極は前記ゲートと同層に設置される。
【0022】
たとえば、本開示の少なくとも1つの実施例に係る表示基板において、前記画素構造は第1平坦化層と、発光素子とをさらに含み、前記第1平坦化層は、第1平坦化表面及び第1ビアを提供するように前記画素駆動回路の前記ベース基板から離れる側に位置し、前記発光素子は前記第1平坦化表面上に位置し、かつ前記第1ビアを介して前記画素駆動回路に電気的に接続され、前記表示基板が前記第3絶縁層を含む場合、前記第3絶縁層は前記第1平坦化層と同層に設置される。
【0023】
本開示の少なくとも1つの実施例は表示基板をさらに提供し、該表示基板は表示領域と、前記表示領域を取り囲む周辺領域とを含み、前記表示領域は開口部を含み、前記周辺領域は前記開口部を少なくとも部分的に取り囲む第1周辺領域を含み、前記第1周辺領域は第1バンク領域と、第2バンク領域と、スペーサ領域とを含み、前記第1バンク領域は前記開口部を少なくとも部分的に取り囲み、前記スペーサ領域は前記第1バンク領域を少なくとも部分的に取り囲み、前記第2バンク領域は前記スペーサ領域を少なくとも部分的に取り囲み、前記表示基板はベース基板と、第1導体化された半導体パターンと、第1導電性パターンと、第2導電性パターンとを含み、前記第1導体化された半導体パターンは前記ベース基板上に位置し、前記第1導電性パターンは、前記第1導体化された半導体パターンの前記ベース基板から離れる側に位置し、コンデンサを形成できるように前記第1導体化された半導体パターンと間隔をおいて絶縁して設置され、前記第2導電性パターンは、前記第1導電性パターンの前記第1導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように前記第1導電性パターンと間隔をおいて絶縁して設置され、前記第1導電性パターンは前記表示領域に使用される電気信号を伝送するように配置され、前記第2導電性パターンは前記第1周辺領域に設置される複数のビアを介して前記第1導体化された半導体パターンに電気的に接続され、前記第1導体化された半導体パターン、前記第1導電性パターン及び前記第2導電性パターンは少なくとも前記第2バンク領域及び前記スペーサ領域に位置し、前記複数のビアの前記スペーサ領域での配列密度は前記第2バンク領域での配列密度よりも小さい。
【0024】
本開示の少なくとも1つの実施例は表示装置をさらに提供し、本開示のいずれかの実施例に記載の表示基板を含む。
【0025】
本開示の少なくとも1つの実施例は表示基板の製造方法をさらに提供し、ベース基板を提供するステップと、前記ベース基板上に第1導体化された半導体パターンを形成するステップと、前記第1導体化された半導体パターンに第1導電性パターンを形成し、前記第1導電性パターンは、コンデンサを形成できるように前記第1導体化された半導体パターンと間隔をおいて絶縁して設置されるステップと、前記第1導電性パターンに第2導電性パターンを形成し、前記第2導電性パターンは、コンデンサを形成できるように前記第1導電性パターンと間隔をおいて絶縁して設置されるステップと、を含み、前記表示基板は表示領域と、前記表示領域を取り囲む周辺領域とを含み、前記表示領域は開口部を含み、前記周辺領域は前記開口部を少なくとも部分的に取り囲む第1周辺領域を含み、前記第1周辺領域は第1バンク領域と、第2バンク領域と、スペーサ領域とを含み、前記第1バンク領域は前記開口部を少なくとも部分的に取り囲み、前記スペーサ領域は前記第1バンク領域を少なくとも部分的に取り囲み、前記第2バンク領域は前記スペーサ領域を少なくとも部分的に取り囲み、前記第1導電性パターンは前記表示領域に使用される電気信号を伝送するように配置され、前記第2導電性パターンは前記第1周辺領域に設置される複数のビアを介して前記第1導体化された半導体パターンに電気的に接続され、前記第1導体化された半導体パターン、前記第1導電性パターン及び前記第2導電性パターンは少なくとも前記第1バンク領域及び前記スペーサ領域に位置し、前記複数のビアの前記スペーサ領域での配列密度は前記第1バンク領域での配列密度よりも小さい。
【0026】
たとえば、本開示の少なくとも1つの実施例に係る表示基板の製造方法において、前記第1導体化された半導体パターンに前記第1導電性パターンを形成するステップは、前記第1導体化された半導体パターンに第1絶縁層を形成するステップと、前記第1絶縁層上に前記第1導電性パターンを形成するステップと、を含み、前記第1導電性パターンに前記第2導電性パターンを形成するステップは、前記第1導電性パターンに第2絶縁層を形成するステップと、前記第2絶縁層上に前記第2導電性パターンを形成するステップと、を含み、前記複数のビアは、少なくとも前記第1絶縁層及び前記第2絶縁層内に位置しかつ少なくとも前記第1絶縁層及び前記第2絶縁層を貫通する。
【0027】
たとえば、本開示の少なくとも1つの実施例に係る表示基板の製造方法は、前記第2導電性パターンに第1電極層を形成するステップをさらに含み、前記第1電極層は前記第2導電性パターンに電気的に接続され、前記スペーサ領域内に、前記第1電極層は前記第2導電性パターンを被覆し、かつ前記第1電極層の前記ベース基板に向かう側の表面は前記第2導電性パターンの前記ベース基板とは反対側の表面に接触する。
【0028】
たとえば、本開示の少なくとも1つの実施例に係る表示基板の製造方法は、前記第1電極層上に第1パッケージ層を形成するステップをさらに含み、前記スペーサ領域内に、前記第1パッケージ層は前記第1電極層を被覆し、かつ前記第1パッケージ層の前記ベース基板に向かう側の表面は前記第1電極層の前記ベース基板とは反対側の表面に接触する。
【0029】
たとえば、本開示の少なくとも1つの実施例に係る表示基板の製造方法は、前記表示領域において、前記ベース基板上に画素構造の画素駆動回路を形成するステップをさらに含み、前記画素駆動回路は薄膜トランジスタと、記憶コンデンサとを含み、前記薄膜トランジスタはゲートと、活性層と、ソースと、ドレインとを含み、前記記憶コンデンサは第1コンデンサ電極と、前記第1コンデンサ電極と対向する第2コンデンサ電極とを含み、前記活性層は前記第1導体化された半導体パターンと同層に設置され、前記第2コンデンサ電極は前記第1導電性パターンと同層に設置され、前記ソース及び前記ドレインは前記第2導電性パターンと同層に設置される。
【0030】
たとえば、本開示の少なくとも1つの実施例に係る表示基板の製造方法において、前記第1コンデンサ電極は前記ゲートと同層に設置される。
【0031】
本発明の実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明し、明らかに、以下に説明される図面は、本発明を限定するものではなく、本発明のいくつかの実施例に関するものに過ぎない。
【図面の簡単な説明】
【0032】
図1】OLED表示装置の平面模式図である。
図2A】本開示のいくつかの実施例に係る表示基板の平面模式図である。
図2B図2Aに示される表示基板の第1周辺領域の平面模式図である。
図2C】本開示のいくつかの実施例に係る表示基板の部分断面構造模式図である。
図3】本開示のいくつかの実施例に係る別の表示基板の平面模式図である。
図4】本開示のいくつかの実施例に係る別の表示基板の部分断面構造模式図である。
図5】本開示のいくつかの実施例に係るさらに別の表示基板の部分断面構造模式図である。
図6A】本開示のいくつかの実施例に係る第1周辺領域内の複数のビアの配列方式の模式図である。
図6B】本開示のいくつかの実施例に係る第1周辺領域内の複数のビアの配列方式の模式図である。
図7】本開示のいくつかの実施例に係るさらに別の表示基板の部分断面構造模式図である。
図8】本開示のいくつかの実施例に係る表示基板の画素駆動回路の等価回路図である。
図9A】本開示のいくつかの実施例に係る表示基板の画素駆動回路の各層の模式図である。
図9B】本開示のいくつかの実施例に係る表示基板の画素駆動回路の各層の模式図である。
図9C】本開示のいくつかの実施例に係る表示基板の画素駆動回路の各層の模式図である。
図9D】本開示のいくつかの実施例に係る表示基板の画素駆動回路の各層の模式図である。
図9E】本開示のいくつかの実施例に係る表示基板の画素駆動回路の各層の模式図である。
【発明を実施するための形態】
【0033】
本開示の実施例の目的、技術案及び利点をより明確にするために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確、かつ完全に説明する。明らかに、説明される実施例は本開示の実施例の一部であり、全ての実施例ではない。説明される本開示の実施例に基づき、当業者が創造的な労働を必要とせずに得る全ての他の実施例は、いずれも本開示の保護範囲に属する。
【0034】
特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解できる一般的な意味を有する。本開示で使用される「第1」、「第2」及び類似する用語は、何らかの順序、数又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。同様に、「1つ」、「1」又は「該」等の類似する用語は、数を制限するものではなく、少なくとも1つが存在することを意味する。「備える」又は「含む」等の類似する用語は、該用語の前に記載された素子又は部材が、該用語の後に列挙される素子又は部材、及びそれらの同等物をカバーし、他の素子又は部材を排除しないことを意味する。
【0035】
OLED表示装置における表示デバイスのパッケージ効果を向上させるために、表示領域を取り囲むフレーム領域に高さの異なる2つのバンク構造を設置して水蒸気や酸素ガス等が表示デバイスの内部に浸透することを阻止し、それにより、表示デバイスの各機能層に悪影響を与えることを回避する。関連技術では、表示領域から離れるバンク構造の高さを、表示領域に近いバンク構造の高さよりも僅かに大きく設定し、かつ2つのバンク構造の間のたとえば画素画定層、平坦層等の有機膜層をできるだけすべて除去して「トレンチ」領域を形成し、さらにパッケージした後に形成されたパッケージ層は、水蒸気や酸素ガス等が表示デバイスの内部に浸透することを効果的に阻止することができる。
【0036】
現在、電子表示製品の継続的な普及に伴って、ユーザーの電子表示製品の機能、外観に対する要件はさらに向上する。ユーザーの様々な実際のニーズを満たすため、電子表示製品の外観又は表示領域は不規則又は特別な形状として設計される必要がある場合がある。
【0037】
図1はOLED表示装置の平面模式図である。たとえば、図1に示すように、該OLED表示装置10は表示領域101と、表示領域101を取り囲むフレーム領域102とを含み、表示領域101はたとえば少なくとも一側にノッチ103を有する不規則な形状として設計され、該表示装置10はノッチ103の領域にたとえばカメラ、距離センサ等のデバイスが設置されてもよく、それにより狭額縁表示装置を実現するのに有利である。
【0038】
たとえば、表示装置10における表示デバイスの各機能層に悪影響をもたらすことを回避するために、表示領域101を取り囲むフレーム領域102内に高さの異なる2つのバンク構造が設置され、かつ2つのバンク構造の間のたとえば画素画定層、平坦層等の有機膜層をできるだけすべて除去して「トレンチ」領域を形成してもよい。さらに、パッケージした後、形成されたパッケージ層は水蒸気や酸素ガス等が表示装置10の表示デバイスの内部に浸透することを効果的に阻止することができる。
【0039】
表示領域101はノッチ103を有し、そのため、通常、ノッチ103の両側に位置する表示領域101における複数行の画素ユニットを対応して電気的に接続するためにノッチ103を取り囲むフレーム領域102内に複数本の金属配線を設置する必要があり、それにより、たとえば該複数行の画素ユニットに使用される走査信号等を提供する。かつ、電気信号を伝送する金属配線の負荷が低く、通常、金属配線の下方に複数本の信号補償配線を設計して信号補償配線と金属配線との間にコンデンサを形成できるようにし、それにより金属配線の伝送負荷を高め、金属配線の電気信号伝送効果を補償し、さらにノッチ103の両側に位置する表示領域101における画素ユニットに表示異常が発生することを回避する。
【0040】
通常、フレーム領域102に補助電極(及び補助電極を被覆し接触する他の電極)を設置することで、該複数本の信号補償配線と、たとえば駆動電流信号又は駆動電圧信号を提供する電源信号線とを電気的に接続し、それにより、該複数本の信号補償配線は補償コンデンサの形成に必要な電気信号を受信する。補助電極は、通常、該複数本の信号補償配線及び金属配線の上方(すなわちパッケージ層に近い側)に設置され、かつフレーム領域102に設置される複数のビアを介して信号補償配線に電気的に接続される。また、金属配線の数により、ノッチ103を取り囲むフレーム領域102内に、金属配線の一部は「トレンチ」領域に設置される必要があり、対応して、該部分の金属配線の伝送負荷を補償するために、信号補償配線も「トレンチ」領域まで延伸して「トレンチ」領域に位置する金属配線とコンデンサを形成する必要があり、したがって、「トレンチ」領域で補助電極と信号補償配線とを電気的に接続するための複数のビアを開ける必要もある。
【0041】
しかしながら、フレーム領域102内の2つのバンク構造の間のたとえば画素画定層、平坦層等の有機膜層をできるだけ除去する必要があり、従って、形成されたパッケージ層は「トレンチ」領域内に補助電極(又は補助電極を被覆する他の電極)の膜層表面を被覆し直接接触する。補助電極と信号補償配線との間に設置される複数のビアにより、補助電極(又は補助電極を被覆する他の電極)の膜層表面に複数のピットは発生し、膜層表面が上下の起伏状に形成されて非平坦になる。さらに、OLED表示装置10の「トレンチ」領域をパッケージする場合、補助電極(又は補助電極を被覆する他の電極)に形成されたパッケージ層の膜層表面も対応して上下の起伏状になり、パッケージ層の膜層表面は非平坦になり、さらにパッケージ層の膜層表面に割れが発生しやすくなる。生じた割れはパッケージ層に沿って拡張し、かつパッケージ層を破壊しやすいため、パッケージ層が水蒸気や酸素ガス等の表示デバイスの内部への浸透を防止することは不可能又は困難になり、それにより、表示デバイスにおける機能層が腐食され又は失効になることを引き起こし、表示装置の性能に深刻な悪影響をもたらし、さらに表示装置の歩留まりを大幅に低減させ、表示装置の耐用年数を短縮する。
【0042】
本開示の少なくとも1つの実施例は表示基板を提供し、該表示基板は表示領域と、表示領域を取り囲む周辺領域とを含む。表示領域は開口部を含み、周辺領域は開口部を少なくとも部分的に取り囲む第1周辺領域を含み、第1周辺領域は第1バンク領域と、第2バンク領域と、スペーサ領域とを含み、第1バンク領域は開口部を少なくとも部分的に取り囲み、スペーサ領域は第1バンク領域を少なくとも部分的に取り囲み、第2バンク領域はスペーサ領域を少なくとも部分的に取り囲む。表示基板はベース基板と、第1導体化された半導体パターンと、第1導電性パターンと、第2導電性パターンとを含み、第1導体化された半導体パターンは、ベース基板上に位置し、第1導電性パターンは、第1導体化された半導体パターンのベース基板から離れる側に位置し、コンデンサを形成できるように第1導体化された半導体パターンと間隔をおいて絶縁して設置され、第2導電性パターンは、第1導電性パターンの第1導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように第1導電性パターンと間隔をおいて絶縁して設置され、第1導電性パターンは表示領域に使用される電気信号を伝送するように配置され、第2導電性パターンは第1周辺領域に設置される複数のビアを介して第1導体化された半導体パターンに電気的に接続され、第1導体化された半導体パターン、第1導電性パターン及び第2導電性パターンは少なくとも第1バンク領域及びスペーサ領域に位置し、複数のビアのスペーサ領域での配列密度は第1バンク領域での配列密度よりも小さく、たとえばスペーサ領域での隣接するビアの間の距離は第1バンク領域での隣接するビアの間の距離よりも大きい。
【0043】
本開示の上記実施例に係る表示基板は、第2導電性パターンと第1導体化された半導体パターンとを電気的に接続するための複数のビアのスペーサ領域での配列密度を低減することで、ビアの設計に起因するスペーサ領域に位置する第2導電性パターンの膜層表面の上下起伏の現象を低減し、第2導電性パターンの膜層表面をより平坦にし、かつさらに第2導電性パターンを被覆する第1電極層及びパッケージ層の膜層表面をいずれもより平坦にすることができ、それにより、パッケージ層の表面に割れが発生することを低減又は回避する。それにより、本開示の上記実施例に係る表示基板は、製造されたパッケージ層の均一性及び一致性を向上させ、パッケージ層の表示基板に対するパッケージ効果を改善することができ、それにより、水蒸気や酸素ガス等が表示デバイスの内部に浸透して表示装置の機能層にたとえば腐食又は失効等の悪影響をもたらすことを効果的に回避し、さらに表示基板の性能及び歩留まりを向上させ、表示基板の耐用年数を延ばす。
【0044】
以下、図面を参照しながら本開示のいくつかの実施例を詳細に説明する。なお、異なる図面における同じ図面番号は説明された同じ要素を指すために使用される。
【0045】
図2Aは本開示のいくつかの実施例に係る表示基板の平面模式図であり、図2B図2Aに示される表示基板の第1周辺領域の平面模式図であり、図2Cは本開示のいくつかの実施例に係る表示基板の部分断面構造模式図である。たとえば、図2C図2Aに示される表示基板のA-A’線に沿った断面構造模式図である。
【0046】
たとえば、図2A図2Cに示すように、表示基板20は表示領域201と、表示領域201を取り囲む周辺領域202とを含む。表示領域201は開口部を含み、該開口部は密閉開口部又は非密閉開口部であってもよく、開口部の位置する領域にたとえばカメラ、距離センサ等のデバイスが設置されてもよく、それにより、狭額縁表示装置を実現するのに有利である。たとえば、該開口部は図2Aに示された、表示領域201の少なくとも一側に形成されるノッチ(非密閉開口部の例)であり、周辺領域202は該開口部を少なくとも部分的に取り囲む第1周辺領域203を含む。第1周辺領域203は第1バンク領域204と、第2バンク領域205と、スペーサ領域206とを含み、第1バンク領域204は開口部を少なくとも部分的に取り囲み、スペーサ領域206は第1バンク領域204を少なくとも部分的に取り囲み、第2バンク領域205はスペーサ領域206を少なくとも部分的に取り囲み、それにより、第1バンク領域204、スペーサ領域206及び第2バンク領域205は開口部に対して近くから遠くまで設置される。
【0047】
表示基板20はベース基板210と、第1導体化された半導体パターン220と、第1導電性パターン230と、第2導電性パターン240とを含む。第1導体化された半導体パターン220はベース基板210上に位置し、第1導電性パターン230は、第1導体化された半導体パターン220のベース基板210から離れる側に位置し、コンデンサを形成できるように第1導体化された半導体パターン220と間隔をおいて絶縁して設置され、第2導電性パターン240は、第1導電性パターン230の第1導体化された半導体パターン220から離れる側に位置し、コンデンサを形成できるように第1導電性パターン230と間隔をおいて絶縁して設置される。第1導電性パターン230は表示領域201に使用される電気信号を伝送するように配置され、たとえば該電気信号は表示領域201の画素駆動回路に使用されるゲート走査信号、発光制御信号、リセット信号等のうちの1種又は複数種であってもよい。第2導電性パターン240は第1周辺領域203に設置される複数のビア250を介して第1導体化された半導体パターン220に電気的に接続される。第1導体化された半導体パターン220、第1導電性パターン230及び第2導電性パターン240は少なくとも第1バンク領域204及びスペーサ領域206に位置し、複数のビア250のスペーサ領域206での配列密度は第1バンク領域204での配列密度よりも小さい。
【0048】
いくつかの実施例では、図2A図2Cに示すように、第1導電性パターン230は第1方向R1に沿って並列して配列される複数本の第1配線231を含み、第1導体化された半導体パターン220は第2方向R2に沿って並列して配列される複数本の第2配線221を含み、第1方向R1は第2方向R2とは異なる。たとえば、第1方向R1は第2方向R2と垂直であってもよく、複数本の第1配線231と複数本の第2配線221をそれぞれ交差して配列させ、それにより、複数本の第1配線231と複数本の第2配線221との間にコンデンサを形成させることができ、さらに複数本の第1配線231の伝送負荷を高め、複数本の第1配線231の電気信号の伝送効果を補償し、表示領域201における各部分の表示効果を均一かつ一致に維持することができる。
【0049】
いくつかの実施例では、図2Cに示される表示基板20において、第1バンク領域204内に、隣接する2本の第1配線231の間にはいずれも1つのビア250が設置され、スペーサ領域206内に、第1配線231の2つおきに1つのビアが設置され、それにより、スペーサ領域206内の隣接するビア250の間の距離は第1バンク領域204内の隣接するビア250の間の距離よりも大きく、ビア250のスペーサ領域206での配列密度は第1バンク領域204での配列密度よりも小さい。
【0050】
本開示の上記実施例では、複数のビア250のスペーサ領域206での配列密度を低減することで、ビアの設計に起因するスペーサ領域206に位置する第2導電性パターン240の表面の上下起伏の現象を低減し、さらに第2導電性パターン240の膜層表面をより平坦にすることができる。それにより、第2導電性パターン240を被覆する構造層又は機能層(たとえば、以下に述べる第1電極層270)のベース基板210とは反対側の表面をより平坦にすることができ、さらに表示基板20における表示デバイスをパッケージする場合、形成されたパッケージ層(たとえば、以下に述べる第1パッケージ層281)のベース基板210とは反対側の表面をより平坦にすることができ、それによりパッケージ層の表面に割れが発生することを低減又は回避し、製造されたパッケージ層の均一性及び一致性を向上させる。従って、上記実施例では、表示基板20のパッケージ効果は顕著に改善され、水蒸気や酸素ガス等が表示基板20の表示装置の内部に浸透するため表示デバイスに悪影響をもたらすことを効果的に回避することができ、さらに表示基板20の性能及び歩留まりを向上させ、表示基板20の耐用年数を延ばす。
【0051】
なお、図2Cに示される本開示の実施例では、第1バンク領域204内に、隣接する2本の第1配線231の間に1つのビア250が設置され、スペーサ領域206内に、第1配線231の2つおきに1つのビアが設置される。本開示の他のいくつかの実施例では、第1バンク領域204内に、隣接する2本の第1配線231の間に1つのビア250が設置され、スペーサ領域206内に、第1配線231の3本又は3本以上おきに1つのビア250が設置されることであってもよい。本開示の他のいくつかの実施例では、第1バンク領域204内に、第1配線231のn(nは1よりも大きい整数)本おきに1つのビア250が設置され、スペーサ領域206内に、第1配線231のn+m(mは0よりも大きい整数)本おきに1つのビア250が設置されることであってもよい。すなわち、本開示の実施例では、複数のビアのスペーサ領域での配列密度は第1バンク領域での配列密度よりも小さければよく、本開示の実施例は、スペーサ領域及び第1バンク領域内のビアの具体的な配列方式又は配列数を制限しない。
【0052】
なお、図2Cに示される本開示の実施例では、第1バンク領域204及びスペーサ領域206内の第1方向R1に沿って配列される第1配線231の具体的な数は、例示的な説明に過ぎない。たとえば、本開示の他のいくつかの実施例では、第1配線231の設置数は、表示領域201内の開口部の両側に位置する画素ユニットの行数又は異なる実際のニーズに応じて確定でき、第1バンク領域204及びスペーサ領域206内に配列される第1配線231の数は、たとえば第1バンク領域204及びスペーサ領域206の実際のサイズ、第1配線231の設置ニーズ(たとえば第1配線231の幅等)に基づいて対応して調整でき、本開示の実施例はこれについて制限しない。
【0053】
たとえば、図2Cに示される本開示の実施例では、第1方向R1における、第1バンク領域204、スペーサ領域206及び第2バンク領域205の幅はいずれも約40μmに設定されてもよく、たとえば35μm~45μmの範囲内に設定されてもよい。
【0054】
いくつかの実施例では、図2Cに示すように、表示基板20は第1絶縁層261と、第2絶縁層262とをさらに含む。第1絶縁層261は第1導体化された半導体パターン220のベース基板210から離れる側に位置し、第1導電性パターン230は第1絶縁層261の第1導体化された半導体パターン220から離れる側に位置し、第2絶縁層262は第1導電性パターン230の第1絶縁層261から離れる側に位置し、第2導電性パターン240は第2絶縁層262の第1導電性パターン230から離れる側に位置する。複数のビア250は少なくとも、第1絶縁層261及び第2絶縁層262内に位置しかつ第1絶縁層261及び第2絶縁層262を少なくとも貫通する。
【0055】
たとえば、第1導体化された半導体パターン220の複数本の第2配線221及び第1導電性パターン230の複数本の第1配線231は、第1絶縁層261を誘電体材料として使用してコンデンサを形成し、さらに複数本の第1配線231の伝送負荷を高め、複数本の第1配線231の電気信号の伝送効果を補償し、表示基板20の表示領域201における各部分の表示効果を均一かつ一致に維持することができる。
【0056】
いくつかの実施例では、図2Cに示すように、表示基板20は第1電極層270をさらに含む。第1電極層270は、第2導電性パターン240のベース基板210から離れる側に位置しかつ第2導電性パターン240に電気的に接続される。スペーサ領域206内に、第1電極層270は第2導電性パターン240を被覆し、かつ第1電極層270のベース基板210に向かう側の表面は第2導電性パターン240のベース基板210とは反対側の表面に接触する。
【0057】
いくつかの実施例では、図2Cに示すように、表示基板20は第1パッケージ層281をさらに含む。第1パッケージ層281は第1電極層270のベース基板210から離れる側に位置する。スペーサ領域206内に、第1パッケージ層281は第1電極層270を被覆し、かつ第1パッケージ層281のベース基板210に向かう側の表面は第1電極層270のベース基板210とは反対側の表面に接触する。
【0058】
上記実施例では、複数のビア250のスペーサ領域206での配列密度を低減することで、スビアの設計に起因するスペーサ領域206に位置する第2導電性パターン240の表面の上下起伏の現象を低減し、第2導電性パターン240の膜層表面をより平坦にし、さらに第2導電性パターン240を被覆する第1電極層270及び第1電極層270を被覆する第1パッケージ層281の膜層表面をいずれもより平坦にし、第1パッケージ層281の表面に割れが発生することを低減又は回避する。それにより、製造された第1パッケージ層281の均一性及び一致性を向上させ、第1パッケージ層281の表示基板20の表示デバイスのパッケージ効果を改善し、水蒸気や酸素ガス等が表示基板20の表示デバイスの内部に浸透するため表示デバイスに悪影響をもたらすことを効果的に回避することができ、さらに表示基板20の性能及び歩留まりを向上させ、表示基板20の耐用年数を延ばす。
【0059】
いくつかの実施例では、図2Cに示すように、表示基板20は第1バンク構造と、第2バンク構造とをさらに含み。第1バンク構造は第1バンク領域204内に位置し、第2バンク構造は第2バンク領域205内に位置する。第1バンク領域204において、第1バンク構造は第1電極層270のベース基板210から離れる側に位置し、第1パッケージ層281は第1バンク構造の第1電極層270から離れる側に位置しかつ第1バンク構造を被覆する。第2バンク領域205において、第2バンク構造は第2導電性パターン240のベース基板210から離れる側に位置し、かつ第2バンク構造の一部は第1電極層270を被覆し、第1パッケージ層281は第1電極層270及び第2バンク構造の第2導電性パターン240から離れる側に位置しかつ第1電極層270及び第2バンク構造を被覆する。
【0060】
いくつかの実施例では、図2Cに示すように、第1パッケージ層281の第1バンク領域204に位置する部分のベース基板210とは反対側の表面とベース基板210との間の最大距離D1は、第1パッケージ層281のスペーサ領域206に位置する部分のベース基板210とは反対側の表面とベース基板210との間の最大距離D3よりも大きい。第1パッケージ層281の第2バンク領域205に位置する部分のベース基板210とは反対側の表面とベース基板210との間の最大距離D2は、第1パッケージ層281のスペーサ領域206に位置する部分のベース基板210とは反対側の表面とベース基板210との間の最大距離D3よりも大きい。したがって、表示基板20はスペーサ領域206内のたとえば画素画定層、平坦層等の有機膜層を除去した後、第1バンク構造及び第2バンク構造によって第1周辺領域203内に「トレンチ」を形成し、それによりパッケージした後に水蒸気や酸素ガス等が表示基板20の表示デバイスの内部に浸透することを効果的に阻止し、表示デバイスの各機能層又は構造層等に悪影響をもたらすことを回避することができる。
【0061】
いくつかの実施例では、図2Cに示すように、第1パッケージ層281の第1バンク領域204に位置する部分のベース基板210とは反対側の表面とベース基板210との間の最大距離D1は、第1パッケージ層281の第2バンク領域205に位置する部分のベース基板210とは反対側の表面とベース基板210との間の最大距離D2よりも小さい。それにより、ベース基板210からの高さが異なる第1バンク構造及び第2バンク構造によって、パッケージした後に水蒸気や酸素ガス等が表示基板20の表示デバイスの内部に浸透することをさらに効果的に阻止し、さらに表示デバイスの各機能層又は構造層等に悪影響をもたらすことを回避することができる。
【0062】
いくつかの実施例では、図2Cに示すように、表示基板20は、スペーサ領域206を除かれた第1周辺領域203に位置する第3絶縁層263、第4絶縁層264及び第5絶縁層265をさらに含む。第1バンク構造は第4絶縁層264と第5絶縁層265の積層構造を含み、第2バンク構造は第3絶縁層263、第4絶縁層264及び第5絶縁層265の積層構造を含む。
【0063】
第1バンク領域204において、第4絶縁層264は第1電極層270のベース基板210から離れる側に位置し、第5絶縁層265は第4絶縁層264の第1電極層270から離れる側に位置し、第1パッケージ層281は、第5絶縁層265の第4絶縁層264から離れる側に位置し、かつ第5絶縁層265のベース基板210とは反対側の表面、第5絶縁層265の少なくとも一側の側面及び第4絶縁層264の少なくとも一側の側面を被覆する。
【0064】
第2バンク領域205において、第3絶縁層263は第2導電性パターン240のベース基板210から離れる側に位置し、第1電極層270は第3絶縁層263のベース基板210とは反対側の表面の一部及び第3絶縁層263の第1バンク領域204に近い側の側面を被覆し、第4絶縁層264は第3絶縁層263及び第1電極層270の第2導電性パターン240から離れる側に位置し、第5絶縁層265は第4絶縁層264の第3絶縁層263及び第1電極層270から離れる側に位置し、第1パッケージ層281は、第5絶縁層265の第4絶縁層264から離れる側に位置し、かつ第5絶縁層265のベース基板210とは反対側の表面、第5絶縁層265の少なくとも一側の側面、第4絶縁層264の少なくとも一側の側面、第3絶縁層263のベース基板210とは反対側の表面の一部及び第3絶縁層263の第1バンク領域204から離れる側の側面を被覆する。
【0065】
いくつかの実施例では、図2Cに示すように、第2バンク領域205内に、第3絶縁層263は、第2導電性パターン240のベース基板210とは反対側の表面の一部及び第2導電性パターン240の第1バンク領域204から離れる側の側面を被覆する。
【0066】
いくつかの実施例では、図2Cに示すように、表示基板20は第2パッケージ層282をさらに含む。第2パッケージ層282は、第1パッケージ層281の第1電極層270から離れる側に位置しかつ第1パッケージ層281を被覆する。たとえば、第1パッケージ層281及び第2パッケージ層282はいずれも有機パッケージ層であってもよく、第1パッケージ層281と第2パッケージ層282が積み重なるように設置されることで、さらに水蒸気や酸素ガス等が表示基板20の表示デバイスの内部に浸透することは困難になる。
【0067】
なお、図2Cに示される本開示の実施例では、第1導体化された半導体パターン220と第1導電性パターン230との間に一層の第1絶縁層261のみが設置され、第1導電性パターン230と第2導電性パターン240との間に一層の第2絶縁層262のみが設置される。本開示の他のいくつかの実施例では、第1導体化された半導体パターン220と第1導電性パターン230との間には、第1絶縁層261に加えて他の絶縁層又は他の構造層又は機能層が設置されてもよく、第1導電性パターン230と第2導電性パターン240との間に、第2絶縁層262に加えて、同様に、他の絶縁層又は他の構造層又は機能層が設置されてもよく、ビアが対応する絶縁層を貫通して第1導体化された半導体パターン220を第2導電性パターン240に電気的に接続できるようにし、さらに第1導電性パターン230と第1導体化された半導体パターン220との間に補償コンデンサを形成できることを満たすだけでよく、本開示の実施例はこれについて具体的に制限しない。
【0068】
なお、本開示の他のいくつかの実施例では、第1周辺領域において、表示基板は、図2Cに示された、たとえば第1導体化された半導体パターン、第1導電性パターン、第2導電性パターン、第1絶縁層、第2絶縁層等に加えて他の構造又は機能層を含んでもよく、第1導電性パターンと第1導体化された半導体パターンとの間にコンデンサを形成して補償効果を実現できることを満たすだけでよい。本開示の実施例はこれについて制限しない。
【0069】
なお、図2Cに示される断面構造は図2Aに示される表示基板20のA-A’に沿った断面構造であってもよく、又は本開示の他のいくつかの実施例では、図2Cに示される断面構造はたとえば図3に示される表示基板30(表示領域301を含む)のB-B’線に沿った断面構造にであってもよく、図3に示される表示基板30の開口部は密閉である。すなわち、本開示の実施例は表示基板の表示領域の開口部の具体的な形状及び設置位置等について制限しない。
【0070】
なお、本開示の実施例は表示基板の形状又は輪郭等についても制限せず、たとえば本開示の実施例の表示基板は図2A又は図3に示される四角形であってもよく、たとえば円形、正六角形、正八角形等の他の適切な規則な形状又は不規則な形状等であってもよい。本開示の実施例はこれについて制限しない。
【0071】
いくつかの実施例では、ベース基板210はガラス板、石英板、金属板又は樹脂系板等であってもよい。たとえば、ベース基板210の材料は有機材料を含んでもよく、たとえば該有機材料はポリイミド、ポリカーボネート、ポリアクリレート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレンテレフタレート及びポリエチレンナフタレート等の樹脂系材料であってもよい。たとえば、ベース基板210は可撓性基板又は非可撓性基板であってもよく、本開示の実施例はこれについて制限しない。
【0072】
いくつかの実施例では、第1絶縁層261、第2絶縁層262、第3絶縁層263、第4絶縁層264、及び第5絶縁層265の材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の無機絶縁材料を含んでもよく、又はポリイミド、ポリフタルイミド、ポリフタルアミド、アクリル樹脂、ベンゾシクロブテン又はフェノール樹脂等の有機絶縁材料を含んでもよい。本開示の実施例は第1絶縁層、第2絶縁層、第3絶縁層、第4絶縁層、及び第5絶縁層の材料についていずれも具体的に限定しない。たとえば、第1絶縁層、第2絶縁層、第3絶縁層、第4絶縁層、及び第5絶縁層の材料は互いに同じまたは部分的に同じであってよく、互いに異なってもよく、本開示の実施例はこれについて制限しない。
【0073】
いくつかの実施例では、第1導体化された半導体パターン220の複数本の第2配線221の材料は多結晶シリコン又は酸化物半導体(たとえば、インジウムガリウム亜鉛酸化物)を含んでもよい。
【0074】
いくつかの実施例では、第1導電性パターン230の複数本の第1配線231の材料は金属材料又は合金材料、たとえばモリブデン、アルミニウム及びチタン等で形成される金属単層又は多層構造を含んでもよい。
【0075】
いくつかの実施例では、第2導電性パターン240の材料は金属材料又は合金材料、たとえばモリブデン、アルミニウム及びチタン等で形成される金属単層又は多層構造、たとえば、該多層構造は多層金属層の積層構造(たとえばチタン、アルミニウム及びチタンの3層の金属積層構造(Al/Ti/Al))である。
【0076】
いくつかの実施例では、第1電極層270の材料は酸化インジウムスズ(ITO)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)等の少なくとも1種の導電性酸化物材料を含み、又は高反射率を有する銀(Ag)等の金属を反射層として含んでもよい。
【0077】
いくつかの実施例では、第1パッケージ層261及び第2パッケージ層262の材料は窒化ケイ素、酸化ケイ素、及び酸窒化ケイ素等の絶縁材料を含んでもよい。窒化ケイ素、酸化ケイ素、及び酸窒化ケイ素等の無機材料の緻密性は高く、水、酸素等の侵入を防止することができる。
【0078】
たとえば、本開示のいくつかの実施例では、複数のビアのスペーサ領域での配列密度は0に設定されてもよく、すなわち、スペーサ領域内にビアが設置されない。それにより、スビアの設計に起因するスペーサ領域に位置する第2導電性パターンの表面の上下起伏の現象を解消し又はさらに低減し、第2導電性パターンの膜層表面を均一かつ平坦に維持することができる。さらに、第2導電性パターンを被覆する第1電極層及び第1電極層を被覆する第1パッケージ層の膜層表面をいずれも均一かつ平坦に維持することができ、それにより、第1パッケージ層の表面に割れが発生する現象を回避し又は顕著に低減し、さらに第1パッケージ層の均一性及び一致性を向上させ、第1パッケージ層の表示基板に対するパッケージ効果を改善する。さらに、第1パッケージ層を被覆する第2パッケージ層の膜層表面を均一かつ平坦に維持し、第2パッケージ層の表面に割れが発生する現象を回避又は顕著に低減することができ、それにより、製造された第2パッケージ層の表面の均一性及び一致性を向上させ、第2パッケージ層の表示基板に対するパッケージ効果を改善する。
【0079】
図4は本開示のいくつかの実施例に係る別の表示基板の部分断面構造模式図である。たとえば、図4は、図2Aに示される表示基板のA-A’線に沿った断面構造模式図であってもよく、又は図3に示される表示基板のB-B’線に沿った断面構造模式図であってもよい。たとえば、第1導体化された半導体パターン420、第2導電性パターン440及びビア450を除く図4に示される表示基板40の他の構造はいずれも図2Cに示される表示基板20と基本的に同じ又は類似し、ここで詳細な説明は省略する。
【0080】
いくつかの実施例では、図4に示すように、第1導体化された半導体パターン420、第2導電性パターン440及び複数のビア450は第1バンク領域404、スペーサ領域406及び第2バンク領域405に位置する。それにより、第1バンク領域404及び第2バンク領域405には、いずれも第1導体化された半導体パターン420と第2導電性パターン440を電気的に接続できるためのビア450を設置することで、第1導体化された半導体パターン420と第2導電性パターン440との間の電気的な接続効果をさらに向上させることができる。
【0081】
いくつかの実施例では、図4に示すように、複数のビア450のスペーサ領域406での配列密度は0に設定されてもよい。つまり、第1導体化された半導体パターン420と第2導電性パターン440との間の電気的な接続効果を確保する場合、表示基板40のスペーサ領域406内にビア450を設置しなくてもよく、それにより、スビアの設計に起因するスペーサ領域406に位置する第2導電性パターン440の表面の上下起伏の現象を解消又はさらに低減し、第2導電性パターン440の膜層表面を均一かつ平坦に維持することができる。さらに、第2導電性パターン440を被覆する第1電極層470及び第1電極層470を被覆する第1パッケージ層481の膜層表面を均一かつ平坦に維持することができ、それにより第1パッケージ層481の表面に割れが発生する現象を回避又は顕著に低減し、第1パッケージ層481の均一性及び一致性をさらに向上させ、さらに第1パッケージ層481の表示基板40に対するパッケージ効果を改善する。さらに、第1パッケージ層481を被覆する第2パッケージ層482の膜層表面を均一かつ平坦に維持し、第2パッケージ層482の表面に割れが発生する現象を回避又は顕著に低減することができ、それにより製造された第2パッケージ層482の表面の均一性及び一致性を向上させ、第2パッケージ層482の表示基板40に対するパッケージ効果を改善する。
【0082】
たとえば、図4に示される本開示の実施例では、複数のビア450の第1バンク領域404での配列密度は第2バンク領域405での配列密度と同じである。本開示の他のいくつかの実施例では、複数のビアの第1バンク領域での配列密度は第2バンク領域での配列密度と異なってもよく、本開示の実施例はこれについて制限しない。
【0083】
図5は本開示のいくつかの実施例に係るさらに別の表示基板の部分断面構造模式図である。たとえば、図5は、図2Aに示される表示基板のA-A’線に沿った断面構造模式図であってもよく、又は図3に示される表示基板のB-B’線に沿った断面構造模式図であってもよい。たとえば、第1導体化された半導体パターン520、第1導電性パターン530、第2導電性パターン540及びビア550を除く図5に示される表示基板50の他の構造は、いずれも図2Cに示される表示基板20と基本的に同じ又は類似し、又は第1導電性パターン530を除く図5に示される表示基板40の他の構造はいずれも図4に示される表示基板40と基本的に同じ又は類似し、ここで詳細な説明は省略する。
【0084】
いくつかの実施例では、図5に示すように、図4に示される表示基板40に対して、第1導電性パターン530はさらに第2バンク領域505に位置する。つまり、第1導体化された半導体パターン520、第1導電性パターン530、第2導電性パターン540及び複数のビア550はいずれも少なくとも第1バンク領域504、第2バンク領域505及びスペーサ領域506に位置する。
【0085】
いくつかの実施例では、図5に示すように、複数のビア550のスペーサ領域406での配列密度は0である。それにより、第1導体化された半導体パターン520と第2導電性パターン540との間の電気的な接続効果を確保する場合、表示基板50のスペーサ領域506内にビア550を設置しないことで、ビア設計によるスペーサ領域506に位置する第2導電性パターン540の表面の上下起伏の現象を解消又はさらに低減し、第2導電性パターン540の膜層表面を均一かつ平坦に維持することができる。さらに、第2導電性パターン540を被覆する第1電極層570及び第1電極層570を被覆する第1パッケージ層581の膜層表面を均一かつ平坦に維持することができ、それにより第1パッケージ層581の表面に割れが発生する現象を回避又は顕著に低減し、さらに製造された第1パッケージ層581の均一性及び一致性をさらに向上させ、第1パッケージ層581の表示基板50に対するパッケージ効果を改善する。
【0086】
たとえば、図5に示される本開示の実施例では、ビア550の第1バンク領域504での配列密度は第2バンク領域505での配列密度と同じである。本開示の他のいくつかの実施例では、ビアの第1バンク領域での配列密度は第2バンク領域での配列密度と異なってもよい。たとえば、ビアの第1バンク領域での配列密度を第2バンク領域での配列密度よりも大きくし、かつ第2バンク領域での配列密度をスペーサ領域での配列密度よりも大きくすることもよく、又は、ビアの第2バンク領域での配列密度を第1バンク領域での配列密度よりも大きくし、かつ第1バンク領域での配列密度をスペーサ領域での配列密度よりも大きくすることもよく、本開示の実施例はこれについて制限しない。
【0087】
本開示の他のいくつかの実施例では、ビアの第1バンク領域での配列密度がスペーサ領域での配列密度よりも大きい場合、ビアの第2バンク領域での配列密度をスペーサ領域での配列密度と同じに設定してもよく、たとえばビアの第2バンク領域での配列密度及びスペーサ領域での配列密度をいずれも0に設定してもよい。又は、本開示の他のいくつかの実施例では、ビアの第2バンク領域での配列密度がスペーサ領域での配列密度よりも大きい場合、ビアの第1バンク領域での配列密度をスペーサ領域での配列密度と同じに設定してもよく、たとえばビアの第1バンク領域での配列密度及びスペーサ領域での配列密度をいずれも0に設定してもよい。本開示の実施例はこれについて制限しない。
【0088】
たとえば、本開示の他のいくつかの実施例では、第1導体化された半導体パターンと第2導電性パターンを、第1バンク領域及び第2バンク領域に設置されるビアを介して電気的に接続する場合、スペーサ領域内に実際のニーズに応じてビアを設置してもよく、複数のビアのスペーサ領域での配列密度が第1バンク領域及び第2バンク領域での配列密度よりも小さいことを満たすだけでよい。本開示の実施例はこれについて制限しない。
【0089】
図6A及び図6Bは本開示のいくつかの実施例に係る第1周辺領域内の複数のビアの配列方式の模式図である。たとえば、図6A及び図6Bは第1周辺領域503内の図5に示される表示基板50における複数のビア550の配列方式の模式図である。なお、説明の便宜上、図6Aは第1導体化された半導体パターン520、第1導電性パターン530及び第2導電性パターン540の間の設置関係のみを示し、図6Bは第1導体化された半導体パターン520、第1導電性パターン530、第2導電性パターン540及び第1電極層570の間の設置関係を示し、表示基板50における他の構造又は機能層の設計は本分野の一般的な設置形態を参照してもよく、ここで詳細な説明は省略する。
【0090】
たとえば、図5に示される表示基板50を例とし、図6Aは、ベース基板510の表面と平行な平面内の第1導体化された半導体パターン520、第1導電性パターン530及び第2導電性パターン540の位置関係、及び複数のビア550の配列方式を示し、図6Bは、ベース基板510の表面と平行な平面内の第1導体化された半導体パターン520、第1導電性パターン530、第2導電性パターン540及び第1電極層570の位置関係、及び複数のビア550の配列方式を示す。
【0091】
いくつかの実施例では、図6A及び図6Bに示すように、第1導体化された半導体パターン520は第2方向R2に沿って配列される複数本の第2配線521を含み、第1導電性パターン530は第1方向R1に沿って配列される複数本の第1配線531を含み、第1方向R1は第2方向R2と垂直である。
【0092】
たとえば、複数本の第1配線531は第1方向R1に沿って間隔をおいて配列され、かつ各本の第1配線531と複数本の第2配線521は互いに部分的に重複する。複数本の第2配線521は第2方向R2に沿って間隔をおいて配列され、かつ各本の第2配線521と複数本の第1配線531は互いに部分的に重複する。たとえば、ビア550は第2配線521の第1配線531と重複しない部分に設置されてもよく、すなわち2本の隣接する第1配線531の間の隙間内に設置される。
【0093】
たとえば、第1電極層570は第1バンク領域504内に設置されるビア550を被覆し、かつ少なくとも第2バンク領域505内に設置されるビア550の一部を被覆する。
【0094】
たとえば、第1バンク領域504及びスペーサ領域506内に、第1電極層570は複数本の第1配線531及び複数本の第2配線521を被覆する。第2バンク領域505内に、第1電極層570は複数本の第1配線531のうちの配線の一部を被覆し、かつそれぞれ複数本の第2配線521のそれぞれの一部を被覆する。
【0095】
なお、図6A及び図6Bに示される実施例では、複数本の第1配線531はいずれも同じ材料を用い、本開示の他のいくつかの実施例では、複数本の第1配線531はそれぞれ異なる材料で交互に形成されてもよく、本開示の実施例はこれについて制限しない。
【0096】
複数本の第1配線531は表示領域の画素構造における特定の構造と同層に形成されてもよい。複数本の第1配線531は表示領域の画素構造における2つの構造と同層に形成されてもよく、すなわち、第1配線の一部は画素構造における1つの構造と同層に形成され、第1配線の他部は画素構造におけるもう1つの構造と同層に形成される。いくつかの実施例では、この2つの部分の第1配線は交互に配列されて複数本の第1配線531を形成する。複数本の第1配線531は表示領域の画素構造における3つの構造と同層に形成されてもよく、すなわち、第1配線の第1部分は画素構造における一番目の構造と同層に形成され、第1配線の第2部分は画素構造における二番目の構造と同層に形成され、第1配線の第3部分は画素構造における三番目の構造と同層に形成される。いくつかの実施例では、第1配線のこの3つの部分にはそれぞれ1本の配線を有し、3本の配線は1グループとして順に配列され、複数グループは配列して複数本の第1配線531を形成し、別のいくつかの実施例では、第1配線のこの3つの部分のそれぞれは全体として1つのグループになり、3つのグループは配列して複数本の第1配線531を形成する。
【0097】
なお、第2方向R2において、各本の第2配線521に開けられるビア550の数は例示的な説明に過ぎない。本開示の他のいくつかの実施例では、第2方向R2において、各本の第2配線に開けられるビアの数は第2配線の第2方向R2の幅又は製造プロセスの精度等の要素に応じて確定でき、本開示の実施例はこれについて制限しない。
【0098】
たとえば、本開示のいくつかの実施例では、スペーサ領域内に、第2導電性パターンのベース基板での正投影は第2絶縁層のベース基板での正投影と重なり、かつ第2導電性パターンのベース基板での正投影の面積は第2絶縁層のベース基板での正投影の面積に等しい。
【0099】
たとえば、図5に示される表示基板50を例として、第2導電性パターン540はスペーサ領域506内に全体として設置されてもよく、第2絶縁層562も全体として設置されてもよく、さらにスペーサ領域506にビア550が設置されていない場合、スペーサ領域506内に、第2導電性パターン540のベース基板510での正投影は第2絶縁層562のベース基板510での正投影と重なり、かつ第2導電性パターン540のベース基板510での正投影の面積は第2絶縁層562のベース基板510での正投影の面積に等しい。
【0100】
たとえば、本開示のいくつかの実施例では、表示基板は表示領域に位置する画素構造をさらに含む。画素構造はベース基板上に位置する画素駆動回路を含み、画素駆動回路は薄膜トランジスタと、記憶コンデンサとを含み、薄膜トランジスタはゲートと、活性層と、ソースと、ドレインとを含み、記憶コンデンサは第1コンデンサ電極と、第1コンデンサ電極と対向する第2コンデンサ電極とを含み、活性層は第1導体化された半導体パターンと同層に設置され、ゲートは第1コンデンサ電極と同層に設置され、第2コンデンサ電極は第1導電性パターンと同層に設置され、ソース及びドレインは第2導電性パターンと同層に設置される。これにより、表示基板の製造プロセスを簡略化し、表示基板の製造コストを低減することができる。
【0101】
なお、「同層に設置される」ことは、2つの機能層又は構造層が表示基板の階層構造において同層でかつ同材料で形成されることを指し、すなわち、製造プロセスにおいて、該2つの機能層又は構造層は同じ材料層で形成されてもよく、かつ同じパターン形成プロセスによって必要なパターン及び構造を形成してもよく、たとえば該材料層が形成した後、該材料層を使用してパターン形成プロセスによって形成される。
【0102】
なお、本開示の他のいくつかの実施例では、第1導電性パターンはゲート及び第1コンデンサ電極と同層に設置されてもよく、本開示の他のいくつかの実施例では、第1導電性パターンの一部は第2コンデンサ電極と同層に設置され、第1導電性パターンの他部はゲート及び第1コンデンサ電極と同層に設置されてもよく、すなわち、第1導電性パターンは交互に形成される2つの部分を含み、本開示の実施例はこれについて制限しない。
【0103】
以下、図5に示される第1周辺領域503内の表示基板50の断面構造を例とし、本開示の実施例に係る表示基板の表示領域を説明する。
【0104】
図7は本開示のいくつかの実施例に係るさらに別の表示基板の部分断面構造模式図である。たとえば、図7に示される表示基板70の第1周辺領域703の部分は図5に示される表示基板50の第1周辺領域503の部分と基本的に同じ又は類似し、ここで詳細な説明は省略する。
【0105】
たとえば、図7に示すように、表示基板70は表示領域701に位置する画素構造をさらに含み、発光駆動、制御等の機能を実現することに使用される。該画素構造はベース基板710上に位置する画素駆動回路7120、第1平坦化層7150及び発光素子7140を含む。
【0106】
たとえば、第1導電性パターン730(たとえば第1導電性パターン730の複数本の第1配線731)を介して、表示領域701の開口部の左右両側に位置する複数行の画素ユニットにおける画素駆動回路7120を対応して電気的に接続し、画素駆動回路7120に使用されるたとえばゲート走査信号、発光制御信号、リセット信号等のうちの1種又は複数種の電気信号を伝送することができる。
【0107】
たとえば、表示領域701の開口部の左右両側に位置する各行の画素駆動回路7120に対応して1本の第1配線731を設置して上記電気信号のうちの1種を伝送することができ、たとえば第1配線731を介して、表示領域701の開口部の左右両側に位置する各行の画素駆動回路7120のグリッド線を電気的に接続してゲート走査信号を伝送することができ、表示領域701の開口部の左右両側に位置する各行の画素駆動回路7120に対応して複数本の第1配線731を設置してそれぞれ上記複数種の電気信号を伝送してもよく、たとえば第1配線731を介して、表示領域701の開口部の左右両側に位置する各行の画素駆動回路7120のグリッド線と発光制御線をそれぞれ電気的に接続してゲート走査信号及び発光制御信号をそれぞれ伝送し、本開示の実施例はこれについて制限しない。
【0108】
たとえば、第1導電性パターン730の下方に第1導体化された半導体パターン720(たとえば第1導体化された半導体パターン720の複数本の第2配線721)を設置することで、複数本の第2配線721と複数本の第1配線731との間にコンデンサを形成でき、それにより第1配線731の伝送負荷を高め、第1配線731の電気信号の伝送効果を補償する。それにより、表示領域701の開口部の左右両側に位置する画素ユニットの表示効果を表示領域701内の他の画素ユニットの表示効果と一致させ、異なるグレースケールで画面に表示異常が発生することを回避又は低減し、さらに表示基板70の画面表示効果を向上させることができる。
【0109】
たとえば、第1導体化された半導体パターン720はビア750を介して第2導電性パターン740に電気的に接続されかつさらに第1電極層770に電気的に接続され、たとえば第1電極層770は低電圧信号(たとえば発光素子7140に提供される陰極信号)を受信するように配置されてもよく、さらに第1導体化された半導体パターン720の複数本の第2配線721に低電圧信号が印加され、それにより、たとえばゲート走査信号を伝送する第1配線731と第2配線721との間にコンデンサを形成することができ、補償効果を実現する。
【0110】
以下、本開示の実施例は表示領域701の開口部の左右両側に位置する各行の画素駆動回路7120に対応して1本の第1配線731を設置してゲート走査信号を伝送する(すなわち、第1配線731を介して、表示領域701の開口部の左右両側に位置する各行の画素駆動回路7120のグリッド線を電気的に接続してゲート走査信号を伝送する)ことを例とし、画素駆動回路7120の具体的な構造を参照しながら表示基板70を説明する。
【0111】
図8は本開示のいくつかの実施例に係る表示基板における画素駆動回路の等価回路図であり、図9A-9Eは本開示のいくつかの実施例に係る表示基板における画素駆動回路の各層の模式図である。たとえば、図7図8及び図9Aに示される画素駆動回路7120を含む表示基板70の部分断面構造模式図である。なお、図8及び図9Aに示される画素駆動回路7120の具体的な構造は例示的な説明に過ぎず、本開示の実施例はそれらを含むが、それら限定されない。
【0112】
いくつかの実施例では、図8に示すように、画素駆動回路7120は、複数の薄膜トランジスタT1、T2、T3、T4、T5、T6及びT7と、複数の薄膜トランジスタT1、T2、T3、T4、T5、T6及びT7に接続される複数の信号線と、記憶コンデンサCstとを含み、複数の信号線はグリッド線GLと、発光制御線EMと、初期化線RLと、データ回線DATと、第1電源線VDDとを含む。グリッド線GLは第1グリッド線GLnと、第2グリッド線GLn-1とを含み、たとえば第1グリッド線GLnはゲート走査信号を伝送することに使用され、第2グリッド線GLn-1はリセット信号を伝送することに使用される。発光制御線EMは発光制御信号を伝送することに使用される。それにより、画素駆動回路7120は7T1Cの画素駆動回路である。
【0113】
なお、本開示の実施例はそれらを含むが、それらに限定されず、画素駆動回路7120は他のタイプの回路構造、たとえば7T2C構造又は9T2C構造等を用いてもよく、本開示の実施例はこれについて制限しない。
【0114】
たとえば、第1配線731を介して表示領域701の開口部の左右両側に位置する各行の画素駆動回路7120の第1グリッド線GLnを電気的に接続してゲート走査信号を伝送し、それによりゲート走査信号の補償効果を実現する。
【0115】
たとえば、図8に示すように、第1薄膜トランジスタT1の第1ゲートG1は、第3薄膜トランジスタT3の第3ドレインD3及び第4薄膜トランジスタT4の第4ドレインD4に電気的に接続される。第1薄膜トランジスタT1の第1ソースS1は、第2薄膜トランジスタT2の第2ドレインD2及び第5薄膜トランジスタT5の第5ドレインD5に電気的に接続される。第1薄膜トランジスタT1の第1ドレインD1は、第3薄膜トランジスタT3の第3ソースS3及び第6薄膜トランジスタT6の第6ソースS6に電気的に接続される。
【0116】
たとえば、図8に示すように、第2薄膜トランジスタT2の第2ゲートG2は、第1グリッド線GLnに電気的に接続されてゲート走査信号を受信するように配置され、第2薄膜トランジスタT2の第2ソースS2は、データ回線DATに電気的に接続されてデータ信号を受信するように配置され、第2薄膜トランジスタT2の第2ドレインD2は、第1薄膜トランジスタT1の第1ソースS1に電気的に接続される。
【0117】
たとえば、図8に示すように、第3薄膜トランジスタT3の第3ゲートG3は第1グリッド線GLnに電気的に接続されるように配置され、第3薄膜トランジスタT3の第3ソースS3は第1薄膜トランジスタT1の第1ドレインD1に電気的に接続され、第3薄膜トランジスタT3の第3ドレインD3は第1薄膜トランジスタT1の第1ゲートG1に電気的に接続される。
【0118】
たとえば、図8に示すように、第4薄膜トランジスタT4の第4ゲートG4は、第2グリッド線GLn-1に電気的に接続されてリセット信号を受信するように配置され、第4薄膜トランジスタT4の第4ソースS4は、初期化線RLに電気的に接続されて初期化信号を受信するように配置され、第4薄膜トランジスタT4の第4ドレインD4は、第1薄膜トランジスタT1の第1ゲートG1に電気的に接続される。
【0119】
たとえば、図8に示すように、第5薄膜トランジスタT5の第5ゲートG5は、発光制御線EMに電気的に接続されて発光制御信号を受信するように配置され、第5薄膜トランジスタT5の第5ソースS5は、第1電源線VDDに電気的に接続されて第1電源信号を受信するように配置され、第5薄膜トランジスタT5の第5ドレインD5は、第1薄膜トランジスタT1の第1ソースS1に電気的に接続される。
【0120】
たとえば、図8に示すように、第6薄膜トランジスタT6の第6ゲートG6は、発光制御線EMに電気的に接続されて発光制御信号を受信するように配置され、第6薄膜トランジスタT6の第6ソースS6は、第1薄膜トランジスタT1の第1ドレインD1に電気的に接続され、第6薄膜トランジスタT6の第6ドレインD6は、発光素子7140の第1表示電極(たとえば陽極)に電気的に接続される。
【0121】
たとえば、図8に示すように、第7薄膜トランジスタT7の第7ゲートG7は、第2グリッド線GLn-1に電気的に接続されてリセット信号を受信するように配置され、第7薄膜トランジスタT7の第7ソースS7は、発光素子7140の第1表示電極(たとえば陽極)に電気的に接続され、第7薄膜トランジスタT7の第7ドレインD7は、初期化線RLに電気的に接続されて初期化信号を受信するように配置される。たとえば、第7薄膜トランジスタT7の第7ドレインD7は、第4薄膜トランジスタT4の第4ソースS4に接続することにより、初期化線RLに電気的に接続することができる。
【0122】
たとえば、図8に示すように、記憶コンデンサCstは第1コンデンサ電極CE1と、第2コンデンサ電極CE2とを含む。第2コンデンサ電極CE2は第1電源線VDDに電気的に接続され、第1コンデンサ電極CE1は第1薄膜トランジスタT1の第1ゲートG1及び第3薄膜トランジスタT3の第3ドレインD3に電気的に接続される。
【0123】
たとえば、図8に示すように、発光素子7140の第2表示電極(たとえば陰極)は第2電源線VSSに電気的に接続される。
【0124】
なお、第1電源線VDD及び第2電源線VSSの一方は高電圧を提供する電源線であり、他方は低電圧を提供する電源線である。図8に示される実施例では、第1電源線VDDは一定の第1電圧を提供し、第1電圧が正電圧であり、第2電源線VSSは一定の第2電圧を提供し、第2電圧が負電圧等であってもよい。たとえば、いくつかの例では、第2電圧は接地電圧であってもよい。
【0125】
なお、上記リセット信号と上記初期化信号は同じ信号であってもよい。
【0126】
たとえば、表示基板70の第1電極層770は第2電源線VSSから提供される第2電圧を受信するように配置され、それにより第1電極層770に電気的に接続される第2導電性パターン740及び第2導電性パターン740に電気的に接続される第1導体化された半導体パターン720に該第2電圧が印加され、第1グリッド線GLnに電気的に接続されかつゲート走査信号を伝送するための第1配線731と第1導体化された半導体パターン720の第2配線721との間にコンデンサを形成し、補償効果を実現する。
【0127】
なお、トランジスタの特性により、トランジスタはN型トランジスタ及びP型トランジスタに分けられ、明確にするために、本開示の実施例はトランジスタがP型トランジスタ(たとえば、P型MOSトランジスタ)であることを例として本開示の技術案を詳細に説明し、つまり、本開示の説明では、第1トランジスタT1、第2トランジスタT2、第3トランジスタT3、第4トランジスタT4、第5トランジスタT5、第6トランジスタT6及び第7トランジスタT7等はいずれもP型トランジスタであってもよい。しかしながら、本開示の実施例のトランジスタはP型トランジスタに限定されず、当業者であれば、実際のニーズに応じてN型トランジスタ(たとえば、N型MOSトランジスタ)を利用して本開示の実施例の1つ又は複数のトランジスタの機能を実現することができる。
【0128】
なお、本開示の実施例で使用されるトランジスタは薄膜トランジスタ又は電界効果トランジスタ又は特性が同じな他のスイッチングデバイスであってもよく、薄膜トランジスタは酸化物半導体薄膜トランジスタ、アモルファスシリコン薄膜トランジスタ又はポリシリコン薄膜トランジスタ等を含んでもよい。トランジスタのソース、ドレインは構造において対称であってもよく、従ってそのソース、ドレインは物理的構造において区別できないものであってもよく、本開示の実施例のすべて又は一部のトランジスタのソース及びドレインは必要に応じて交換可能である。
【0129】
いくつかの実施例では、図9Aに示すように、画素駆動回路7120は、上記薄膜トランジスタT1、T2、T3、T4、T5、T6及びT7と、記憶コンデンサCstと、複数の薄膜トランジスタT1、T2、T3、T4、T5、T6及びT7に接続される第1グリッド線GLnと、第2グリッド線GLn-1と、発光制御線EMと、初期化線RLと、データ回線DATと、第1電源線VDDとを含む。以下、図8及び図9A-9Eを参照しながら画素駆動回路7120の構造を説明する。
【0130】
たとえば、図9Aは画素駆動回路7120の半導体層、第1導電層、第2導電層及び第3導電層の積層位置関係の模式図である。
【0131】
図9Bは画素駆動回路7120の半導体層を示す。たとえば、図9Bに示される該半導体層は図7に示される活性層7122であってもよい。図9Bに示すように、半導体層は半導体材料でパターン化して形成されてもよい。半導体層は、上記第1薄膜トランジスタT1、第2薄膜トランジスタT2、第3薄膜トランジスタT3、第4薄膜トランジスタT4、第5薄膜トランジスタT5、第6薄膜トランジスタT6及び第7薄膜トランジスタT7の活性層を製造することに使用されてもよく、各活性層はソース領域、ドレイン領域、及びソース領域とドレイン領域との間のチャネル領域を含んでもよい。たとえば、半導体層はアモルファスシリコン、多結晶シリコン、及び酸化物半導体材料等で製造されてもよい。なお、上記ソース領域及びドレイン領域はn型不純物又はp型不純物がドーピングされた領域であってもよい。
【0132】
本開示のいくつかの実施例に係る表示基板において、上記半導体層上にゲート絶縁層(たとえば図7に示されるゲート絶縁層7128であり、図9A-9Eには図示されていない)が形成され、上記半導体層を保護することに使用される。
【0133】
図9Cは画素駆動回路7120の第1導電層を示す。たとえば、図9Cに示すように、画素駆動回路7120の第1導電層はゲート絶縁層に設置され、それにより図9Bに示される半導体層に絶縁される。第1導電層は記憶コンデンサCstの第1コンデンサ電極CE1と、第1グリッド線GLnと、第2グリッド線GLn-1と、発光制御線EMと、第1薄膜トランジスタT1、第2薄膜トランジスタT2、第3薄膜トランジスタT3、第4薄膜トランジスタT4、第5薄膜トランジスタT5、第6薄膜トランジスタT6及び第7薄膜トランジスタT7のゲート(たとえば、上記第1ゲートG1、第2ゲートG2、第3ゲートG3、第4ゲートG4、第5ゲートG5、第6ゲートG6及び第7ゲートG7)とを含んでもよい。図9Cに示すように、第2薄膜トランジスタT2、第4薄膜トランジスタT4、第5薄膜トランジスタT5、第6薄膜トランジスタT6及び第7薄膜トランジスタT7のゲートは、第1グリッド線GLn、第2グリッド線GLn-1と半導体層とが重複する部分であり、第3薄膜トランジスタT3はダブルゲート構造の薄膜トランジスタであってもよく、第3薄膜トランジスタT3の1つのゲートは第1グリッド線GLnと半導体層とが重複する部分であってもよく、第3薄膜トランジスタT3のもう1つのゲートは第1グリッド線GLnから突出する突出部であってもよく、第1薄膜トランジスタT1のゲートは第1コンデンサ電極CE1であってもよい。第4薄膜トランジスタT4はダブルゲート構造の薄膜トランジスタであってもよく、2つのゲートはそれぞれ第2グリッド線GLn-1と半導体層とが重複する部分である。
【0134】
本開示のいくつかの実施例に係る表示基板において、上記第1導電層に第1層間絶縁層(たとえば図7に示される第1層間絶縁層7129であり、図9A-9Eには図示されていない)が形成され、上記第1導電層を保護することに使用される。
【0135】
図9Dは画素駆動回路7120の第2導電層を示す。たとえば、図9Dに示すように、画素駆動回路7120の第2導電層は記憶コンデンサCstの第2コンデンサ電極CE2と、初期化線RLとを含む。第2コンデンサ電極CE2は第1コンデンサ電極CE1と少なくとも部分的に重なって記憶コンデンサCstを形成する。
【0136】
いくつかの実施例では、第2導電層は第1遮光部791と、第2遮光部792とをさらに含んでもよい。第1遮光部791のベース基板710での正投影は、第2薄膜トランジスタT2の活性層、第3薄膜トランジスタT3のドレインと第4薄膜トランジスタT4のドレインとの間の活性層を被覆し、それにより外光が第2薄膜トランジスタT2、第3薄膜トランジスタT3及び第4薄膜トランジスタT4の活性層に影響を与えることを防止する。第2遮光部792のベース基板710での正投影は第3薄膜トランジスタT3の2つのゲートの間の活性層を被覆し、それにより外光が第3薄膜トランジスタT3の活性層に影響を与えることを防止する。第1遮光部791は隣接する画素駆動回路の第2遮光部792と一体構造を形成でき、かつ第2層間絶縁層を貫通するビアを介して第1電源線VDDに電気的に接続される。
【0137】
本開示のいくつかの実施例に係る表示基板において、上記第2導電層に第2層間絶縁層(たとえば図7に示される第2層間絶縁層7131であり、図9A-9Eには図示されていない)が形成され、上記第2導電層を保護することに使用される。
【0138】
図9Eは画素駆動回路7120の第3導電層を示す。たとえば、図9Eに示すように、画素駆動回路7120の第3導電層はデータ回線DATと、第1電源線VDDとを含む。図9A及び図9Eに示すように、データ回線DATはゲート絶縁層、第1層間絶縁層及び第2層間絶縁層の少なくとも1つのビア(たとえばビアVH1)を介して半導体層内の第2薄膜トランジスタT2のソース領域に接続される。第1電源線VDDはゲート絶縁層、第1層間絶縁層及び第2層間絶縁層の少なくとも1つのビア(たとえばビアVH2)を介して半導体層内の第5薄膜トランジスタT5に対応するソース領域に接続される。第1電源線VDDは第2層間絶縁層内の少なくとも1つのビア(たとえばビアVH3)を介して第2導電層内の第2コンデンサ電極CE2に接続される。
【0139】
たとえば、第3導電層は第1接続部CP1と、第2接続部CP2と、第3接続部CP3とをさらに含む。第1接続部CP1の一端はゲート絶縁層、第1層間絶縁層及び第2層間絶縁層の少なくとも1つのビア(たとえばビアVH4)を介して半導体層内の第3薄膜トランジスタT3に対応するドレイン領域に接続され、第1接続部CP1の他端は第1層間絶縁層及び第2層間絶縁層の少なくとも1つのビア(たとえばビアVH5)を介して第1導電層内の第1薄膜トランジスタT1のゲートに接続される。第2接続部CP2の一端は第2層間絶縁層内の1つのビア(たとえばビアVH6)を介して初期化線RLに接続され、第2接続部CP2の他端はゲート絶縁層、第1層間絶縁層及び第2層間絶縁層内の少なくとも1つのビア(たとえばビアVH7)を介して半導体層内の第7薄膜トランジスタT7のソース領域及び第4薄膜トランジスタT4のソース領域に接続される。第3接続部CP3はゲート絶縁層、第1層間絶縁層及び第2層間絶縁層内の少なくとも1つのビア(たとえばビアVH8)を介して半導体層内の第6薄膜トランジスタT6のドレイン領域に接続される。
【0140】
本開示のいくつかの実施例に係る表示基板において、上記の第3導電層に保護層(たとえば図7に示される第1平坦化層7150であり、図9A-9Eには図示されていない)が形成され、上記第3導電層を保護することに使用される。画素構造における発光素子7140の第1表示電極(たとえば陽極)は保護層に設置されてもよい。
【0141】
たとえば、第1導電性パターン730の第1配線731は第2導電層内の第2コンデンサ電極CE2と同層に設置されてもよく、第1配線731は第1層間絶縁層内の少なくとも1つのビアを介して第1導電層内の第1グリッド線GLnに接続されてもよい。
【0142】
たとえば、図8及び図9Aに示される画素駆動回路7120を参照しながら、図7図8及び図9Aに示される画素駆動回路7120を含む表示基板70の部分断面構造模式図である。
【0143】
いくつかの実施例では、図7に示すように、画素構造はベース基板710上に位置するバッファ層7121をさらに含み、画素駆動回路7120は、バッファ層7121上に位置する活性層7122(たとえば図9Bに示される画素駆動回路7120の半導体層)と、活性層7122のベース基板710から離れる側に位置するゲート絶縁層7128と、ゲート絶縁層7128上に位置するゲート7130(たとえば図9Cに示される画素駆動回路7120に位置する第1導電層)と、ゲート7130のベース基板710から離れる側に位置する第1層間絶縁層7129と、第1層間絶縁層7129上に位置する第2層間絶縁層7131と、第2層間絶縁層7131上に位置するソース7125及びドレイン7126とを含んでもよい。
【0144】
たとえば、第1導体化された半導体パターン720(たとえば第1導体化された半導体パターン720の複数本の第2配線721)は活性層7122と同層に設置されてもよい。たとえば、第1絶縁層761は第1層間絶縁層7129と同層に設置されてもよく、第2絶縁層762は第2層間絶縁層7131と同層に設置されてもよい。たとえば、ソース7125及びドレイン7126は第2導電性パターン740と同層に設置されてもよい。たとえば、上記同層に設置される構造又は機能層は製造プロセスにおいて同層に形成されてもよく、たとえば同じ材料層を使用してパターン形成プロセスによって形成され、それにより表示基板70の製造プロセスを簡略化し、表示基板70の製造コストを低減する。
【0145】
たとえば、バッファ層7121は遷移層とし、ベース基板710内の有害物質が表示基板710の内部に侵入することを防止することができるだけではなく、表示基板710における膜層のベース基板710での付着力を増加させることもできる。たとえば、バッファ層7121の材料は酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素等の絶縁材料を含んでもよい。たとえば、第1層間絶縁層7129、第2層間絶縁層7131及びゲート絶縁層7128のうちの1種又は複数種の材料は酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素等の絶縁材料を含んでもよい。第1層間絶縁層7129、第2層間絶縁層7131及びゲート絶縁層7128の材料は互いに同じであってもよく、互いに異なってもよく、本開示の実施例はこれについて制限しない。
【0146】
たとえば、図7に示すように、活性層7122はソース領域7123、ドレイン領域7124、及びソース領域7123とドレイン領域7124との間に位置するチャネル領域を含んでもよい。第1層間絶縁層7129、第2層間絶縁層7131及びゲート絶縁層7128にはビアがあり、ソース領域7123及びドレイン領域7124を露出させる。ソース7125及びドレイン7126はそれぞれビアを介してソース領域7123及びドレイン領域7124に電気的に接続される。ゲート7130はベース基板710と垂直な方向において活性層7122のソース領域7123とドレイン領域7124との間に位置するチャネル領域と重なる。
【0147】
たとえば、第1平坦化層7150は、ソース7125及びドレイン7126の上方に位置し、画素駆動回路7120のベース基板710とは反対側の表面を平坦化することに使用される。第1平坦化層7150は、画素駆動回路7120による非平坦な表面を平坦化し、かつ画素駆動回路7120により引き起こされる凹凸が発光素子7140に欠陥をもたらすのを防止することができる。
【0148】
たとえば、第1平坦化層7150は第1周辺領域703内の第3絶縁層763と同層に設置されてもよい。従って、両者は製造プロセスにおいて同層に形成されてもよく、たとえば同じ材料層を使用してパターン形成プロセスによって形成される。
【0149】
たとえば、活性層7122の材料は多結晶シリコン又は酸化物半導体(たとえば、インジウムガリウム亜鉛酸化物)を含んでもよい。ゲート7130の材料は金属材料又は合金材料、たとえばモリブデン、アルミニウム及びチタン等で形成される金属単層又は多層構造を含んでもよく、たとえば、該多層構造は多層金属層の積層構造(たとえばチタン、アルミニウム及びチタンの3層金属積層構造(Al/Ti/Al))である。ソース7125及びドレイン7126の材料は金属材料又は合金材料、たとえばモリブデン、アルミニウム及びチタン等で形成される金属単層又は多層構造を含んでもよく、たとえば、該多層構造は多層金属層の積層構造(たとえばチタン、アルミニウム及びチタンの3層金属積層構造(Al/Ti/Al))である。本開示の実施例は各構造又は機能層の材料を具体的に限定しない。
【0150】
たとえば、図7に示すように、第1平坦化層7150にビアが形成されてソース7125又はドレイン7126を露出させ(図7にはドレイン7126を露出させる状況が示される)、第1平坦化層7150に発光素子7140が形成される。発光素子7140は第1表示電極7141(たとえば陽極)と、発光層7142と、第2表示電極7143(たとえば陰極)とを含む。発光素子7140の第1表示電極7141は第1平坦化層7150内のビアを介してドレイン7126に電気的に接続される。第1表示電極7141に画素定義層7144が形成され、画素定義層7144は複数の開口部を含み、複数の画素ユニットを定義する。複数の開口部のそれぞれは第1表示電極7141を露出させ、発光層7142は画素定義層7144の複数の開口部に設置される。第2表示電極7143はたとえば一部又は全部の表示領域701に設置され、それにより製造プロセスにおいて全体として形成できる。
【0151】
たとえば、第1表示電極7141は第1周辺領域703内の第1電極層770と同層に設置されてもよい。従って、両者は製造プロセスにおいて同層に形成されてもよく、たとえば同じ材料層を使用してパターン形成プロセスによって形成される。
【0152】
たとえば、画素定義層7144は第1周辺領域703内の第4絶縁層764と同層に設置されてもよい。従って、両者は製造プロセスにおいて同層に形成されてもよく、たとえば同じ材料層を使用してパターン形成プロセスによって形成される。
【0153】
たとえば、第1表示電極7141は反射層を含んでもよく、第2表示電極7143は透明層又は半透明層を含んでもよい。それにより、第1表示電極7141は発光層7142から発射される光を反射することができ、該部分の光は第2表示電極7143を介して外部環境に発射され、それにより光射出効率を高めることができる。第2表示電極7143が半透過層を含む場合、第1表示電極7141によって反射されるいくつかの光は第2表示電極7143によって再び反射され、従って第1表示電極7141及び第2表示電極7143は共鳴構造を形成し、それにより光射出効率を改善することができる。
【0154】
たとえば、第1表示電極7141の材料は、酸化インジウムスズ(ITO)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)等を含む少なくとも1種の透明な導電性酸化物材料を含んでもよい。また、第1表示電極7141は高反射率を有する銀(Ag)等の金属を反射層として含んでもよい。
【0155】
たとえば、表示基板70が有機発光ダイオード(OLED)表示基板である場合、発光層7142は小分子有機材料又はポリマー分子有機材料を含んでもよく、蛍光発光材料又はリン光発光材料であってもよく、赤色光、緑色光、青色光、又は白色光等を発することができる。かつ、実際の異なるニーズに応じて、異なる例では、発光層7142は電子注入層、電子輸送層、正孔注入層、正孔輸送層等の機能層をさらに含んでもよい。
【0156】
表示基板70が量子ドット発光ダイオード(QLED)表示基板である場合、発光層7142は量子ドット材料、たとえば、シリコン量子ドット、ゲルマニウム量子ドット、硫化カドミウム量子ドット、セレン化カドミウム量子ドット、テルル化カドミウム量子ドット、セレン化亜鉛量子ドット、硫化鉛量子ドット、セレン化鉛量子ドット、リン化インジウム量子ドット及びヒ化インジウム量子ドット等を含んでもよく、量子ドットの粒径は2~20nmである。
【0157】
たとえば、第2表示電極7143は様々な導電性材料を含んでもよい。たとえば、第2表示電極7143はリチウム(Li)、アルミニウム(Al)、マグネシウム(Mg)、銀(Ag)等の金属材料を含んでもよい。
【0158】
たとえば、画素定義層7144の材料は、ポリイミド、ポリフタルイミド、ポリフタルアミド、アクリル樹脂、ベンゾシクロブテン又はフェノール樹脂等の有機絶縁材料を含んでもよく、又は酸化ケイ素、窒化ケイ素等の無機絶縁材料を含んでもよく、本開示の実施例はこれについて制限しない。
【0159】
たとえば、図7に示すように、表示基板70は発光素子7140に位置するパッケージ層7160をさらに含んでもよい。パッケージ層7160は発光素子7140を密封し、それにより環境に含まれる湿気及び/又は酸素による発光素子7140の劣化を減少又は防止することができる。パッケージ層7160は単層構造であってもよく、複合層構造であってもよく、該複合層構造は無機層と有機層が積み重なる構造を含む。たとえば、パッケージ層7160は順に設置される第1無機パッケージ層7161(すなわち第1パッケージ層781)、第1有機パッケージ層7162、及び第2無機パッケージ層7163(すなわち第2パッケージ層782)を含んでもよい。
【0160】
たとえば、該パッケージ層7160の材料は窒化ケイ素、酸化ケイ素、及び酸窒化ケイ素、及び高分子樹脂等の絶縁材料を含んでもよい。窒化ケイ素、酸化ケイ素、及び酸窒化ケイ素等の無機材料は、緻密性が高く、水、酸素等の侵入を防止することができる。第1有機パッケージ層7162の材料は乾燥剤を含む高分子材料又は水蒸気を阻止できる高分子材料等であってもよく、たとえば、高分子樹脂等の材料は、表示基板70の表示領域701の表面に対して平坦化処理を行うことができ、かつ第1無機パッケージ層7161及び第2無機パッケージ層7163の応力を緩和することもでき、内部に侵入する水、酸素等の物質を吸収するための乾燥剤等の吸水性材料をさらに含んでもよい。
【0161】
たとえば、図7に示すように、画素駆動回路7120は第1表示金属層7127(たとえば図9Eに示される画素駆動回路7120の第3導電層)をさらに含んでもよい。第1表示金属層7127は図7に示される画素駆動回路7120の薄膜トランジスタにおけるソース7125及びドレイン7126を含み、他の図示されていない回路における電極等をさらに含んでもよい。
【0162】
たとえば、図7に示すように、表示基板70は記憶コンデンサ7170(たとえば図8及び図9Aに示される記憶コンデンサCst)をさらに含み、記憶コンデンサ7170は第1コンデンサ電極7171(たとえば図8及び図9Cに示される記憶コンデンサCstの第1コンデンサ電極CE1)と、第2コンデンサ電極7172(たとえば図8及び図9Dに示される記憶コンデンサCstの第2コンデンサ電極CE2)とを含んでもよい。第1コンデンサ電極7171はゲート絶縁層7128と第1層間絶縁層7129との間に設置され(たとえば図9Cに示される画素駆動回路7120に位置する第1導電層)、第2コンデンサ電極7172は第1層間絶縁層7129と第2層間絶縁層7131との間に設置される(たとえば図9Dに示される画素駆動回路7120に位置する第2導電層)。第1コンデンサ電極7171と第2コンデンサ電極7172は重ねられ、ベース基板710に垂直な方向において少なくとも部分的に重なる。第1コンデンサ電極7171及び第2コンデンサ電極7172は第1層間絶縁層7129を誘電体材料として使用して記憶コンデンサ7170を形成する。
【0163】
たとえば、第2コンデンサ電極7172は第1周辺領域703内の第1導電性パターン730と同層に設置されてもよい。従って、両者は製造プロセスにおいて同層に形成されてもよく、たとえば同じ材料層を使用してパターン形成プロセスによって形成され、それにより表示基板70の製造プロセスを簡略化し、表示基板70の製造コストを低減する。
【0164】
たとえば、本開示の他のいくつかの実施例では、記憶コンデンサの第1コンデンサ電極は依然としてゲートと同層に設置され、記憶コンデンサの第2コンデンサ電極は薄膜トランジスタにおけるソース及びドレインと同層に設置され、それにより、第1コンデンサ電極及び第2コンデンサ電極は第1層間絶縁層及び第2層間絶縁層の積層構造を誘電体材料として使用して記憶コンデンサを形成することができる。
【0165】
たとえば、本開示の他のいくつかの実施例では、記憶コンデンサの第1コンデンサ電極はゲートと同層に設置されなくなり、第1層間絶縁層と第2層間絶縁層との間に位置し、記憶コンデンサの第2コンデンサ電極は薄膜トランジスタにおけるソース及びドレインと同層に設置され、それにより、第1コンデンサ電極及び第2コンデンサ電極は第2層間絶縁層を誘電体材料として使用して記憶コンデンサを形成する。
【0166】
なお、図2Cに示される表示基板20、図4に示される表示基板40の表示領域内の断面構造は、図7に示される表示基板70の表示領域701と同じ又は類似の構造を使用してもよく、又は他の適切な構造を使用してもよく、本開示の実施例はこれについて制限しない。
【0167】
たとえば、本開示の実施例に係る表示基板において、たとえば表示基板20、表示基板30、表示基板40、表示基板50、表示基板70は有機発光ダイオード表示基板であってもよい。
【0168】
たとえば、本開示の実施例に係る表示基板は量子ドット発光ダイオード表示基板、電子ペーパー表示基板等の表示機能を有する基板又は他タイプの基板であってもよく、本開示の実施例はこれについて制限しない。
【0169】
本開示の少なくとも1つの実施例は表示基板の製造方法をさらに提供し、該製造方法は、ベース基板を提供するステップと、ベース基板上に第1導体化された半導体パターンを形成するステップと、第1導体化された半導体パターンに第1導電性パターンを形成し、第1導電性パターンは、コンデンサを形成できるように第1導体化された半導体パターンと間隔をおいて絶縁して設置されるステップと、第1導電性パターンに第2導電性パターンを形成し、第2導電性パターンは、コンデンサを形成できるように第1導電性パターンと間隔をおいて絶縁して設置されるステップと、を含む。表示基板は表示領域と、表示領域を取り囲む周辺領域とを含み、表示領域は開口部を含み、周辺領域は開口部を少なくとも部分的に取り囲む第1周辺領域を含む。第1周辺領域は第1バンク領域と、第2バンク領域と、スペーサ領域とを含み、第1バンク領域は開口部を少なくとも部分的に取り囲み、スペーサ領域は第1バンク領域を少なくとも部分的に取り囲み、第2バンク領域はスペーサ領域を少なくとも部分的に取り囲む。第1導電性パターンは表示領域に使用される電気信号を伝送するように配置される。第2導電性パターンは第1周辺領域に設置される複数のビアを介して第1導体化された半導体パターンに電気的に接続される。第1導体化された半導体パターン、第1導電性パターン及び第2導電性パターンは少なくとも第1バンク領域及びスペーサ領域に位置し、複数のビアのスペーサ領域での配列密度は第1バンク領域での配列密度よりも小さい。
【0170】
たとえば、本開示の少なくとも1つの実施例に係る表示基板の製造方法において、第1導体化された半導体パターンに第1導電性パターンを形成するステップは、第1導体化された半導体パターンに第1絶縁層を形成するステップと、第1絶縁層上に第1導電性パターンを形成するステップとを含む。第1導電性パターンに第2導電性パターンを形成するステップは、第1導電性パターンに第2絶縁層を形成するステップと、第2絶縁層上に第2導電性パターンを形成するステップとを含む。複数のビアは少なくとも第1絶縁層及び第2絶縁層内に位置しかつ少なくとも第1絶縁層及び第2絶縁層を貫通する。
【0171】
たとえば、本開示の少なくとも1つの実施例に係る表示基板の製造方法は、第2導電性パターンに第1電極層を形成するステップをさらに含む。第1電極層は第2導電性パターンに電気的に接続される。スペーサ領域内に、第1電極層は第2導電性パターンを被覆し、かつ第1電極層のベース基板に向かう側の表面は第2導電性パターンのベース基板とは反対側の表面に接触する。
【0172】
たとえば、本開示の少なくとも1つの実施例に係る表示基板の製造方法は、第1電極層上に第1パッケージ層を形成するステップをさらに含む。スペーサ領域内に、第1パッケージ層は第1電極層を被覆し、かつ第1パッケージ層のベース基板に向かう側の表面は第1電極層のベース基板とは反対側の表面に接触する。
【0173】
たとえば、本開示の少なくとも1つの実施例に係る表示基板の製造方法は、表示領域において、ベース基板上に画素構造の画素駆動回路を形成するステップをさらに含む。画素駆動回路は薄膜トランジスタと、記憶コンデンサとを含み、薄膜トランジスタはゲートと、活性層と、ソースと、ドレインとを含み、記憶コンデンサは第1コンデンサ電極と、第1コンデンサ電極と対向する第2コンデンサ電極とを含む。活性層は第1導体化された半導体パターンと同層に設置され、第2コンデンサ電極は第1導電性パターンと同層に設置され、ソース及びドレインは第2導電性パターンと同層に設置される。
【0174】
たとえば、本開示の少なくとも1つの実施例に係る表示基板の製造方法において、第1コンデンサ電極はゲートと同層に設置される。
【0175】
たとえば、本開示の実施例に係る表示基板、たとえば上記表示基板20、表示基板30、表示基板40、表示基板50又は表示基板70は、本開示の実施例に係る表示基板の製造方法によって製造される。
【0176】
本開示の実施例に係る表示基板の製造方法の技術的効果は、上記本開示の実施例に係る表示基板の技術的効果を参照することができ、ここで詳細な説明は省略する。
【0177】
本開示の少なくとも1つの実施例は表示装置をさらに提供し、本開示のいずれかの実施例に記載の表示基板を含み、たとえば上記表示基板20、表示基板30、表示基板40、表示基板50又は表示基板70を含んでもよい。
【0178】
本開示の実施例に係る表示装置の構造、機能及び技術的効果等は、上記本開示の実施例に係る表示基板の対応する説明を参照することができ、ここで詳細な説明は省略する。
【0179】
たとえば、本開示の実施例に係る表示装置は有機発光ダイオード表示装置であってもよい。又は、本開示の実施例に係る表示装置は量子ドット発光ダイオード表示装置、電子ペーパー表示装置等の表示機能を有する装置又は他のタイプの装置であってもよく、本開示の実施例はこれについて制限しない。
【0180】
たとえば、本開示の実施例に係る表示装置は表示基板、表示パネル、電子ペーパー、携帯電話、タブレットPC、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品又は部材であってもよく、本開示の実施例はこれについて制限しない。
【0181】
以下のいくつかの点を説明する必要がある。
(1)本開示の実施例の図面は本開示の実施例に関連する構造のみに関し、その他の構造は通常の設計を参照すればよい。
(2)明確にするために、本開示の実施例を説明する図面では、層又は領域の厚さは拡大又は縮小され、すなわち、これらの図面は実際の比例に応じてレンダリングするものではない。層、膜、領域又は基板などの素子が別の素子の「上」又は「下」にあると記載された場合、該素子は別の素子の「上」又は「下」に「直接」存在してもよく、又は中間素子が存在してもよいことが理解できる。
(3)矛盾しない場合、本開示の実施例及び実施例における特徴を互いに組み合わせて新しい実施例を得ることができる。
【0182】
以上は、本開示の例示的な実施形態に過ぎず、本開示の保護範囲はそれに限定されない。当業者は本開示に開示されている技術範囲内に容易に想到できる変更又は置換は、本開示の保護範囲内に含まれるべきである。従って、本開示の保護範囲は特許請求の範囲の保護範囲に従うべきである。
図1
図2A
図2B
図2C
図3
図4
図5
図6A
図6B
図7
図8
図9A
図9B
図9C
図9D
図9E