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▶ 富士通セミコンダクターメモリソリューション株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-05
(45)【発行日】2023-09-13
(54)【発明の名称】抵抗変化型メモリ及び抵抗変化型メモリの書換方法
(51)【国際特許分類】
G11C 13/00 20060101AFI20230906BHJP
【ＦＩ】
G11C13/00 270J
G11C13/00 480B
【請求項の数】
7
(21)【出願番号】P 2020030478
(22)【出願日】2020-02-26
(65)【公開番号】P2021136043
(43)【公開日】2021-09-13
【審査請求日】2022-10-28
(73)【特許権者】
【識別番号】520233375
【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】中久保 敦
(72)【発明者】
【氏名】清野 淳司
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２００９－２９５２０９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１２／００９９３５９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １３／００
(57)【特許請求の範囲】
【請求項1】
印加される電圧によって抵抗値が変化する複数のメモリ素子と、前記複数のメモリ素子のうち、第１のメモリ素子の一方の端子に接続され、第１のワード線の電位に応じて前記第１のメモリ素子を第１のビット線に電気的に接続させるか否かを切り替える第１のセルトランジスタと、
前記複数のメモリ素子のうち、第２のメモリ素子の一方の端子に接続されるとともに、前記第１のメモリ素子の一方の端子に電気的に接続され、第２のワード線の電位に応じて前記第２のメモリ素子を前記第１のビット線に電気的に接続させるか否かを切り替える第２のセルトランジスタと、
前記第１のメモリ素子の他方の端子に接続された第１のソース線と、
前記第２のメモリ素子の他方の端子に接続され、前記第１のソース線とは異なる第２のソース線と、
前記第１のメモリ素子の書換時に、前記第１のワード線と前記第２のワード線を駆動して、前記第１のセルトランジスタと前記第２のセルトランジスタをオンさせるワード線選択回路と、
前記第１のメモリ素子の書換時に、入力されるデータに基づいて、前記第１のビット線の電位を第１の電位とするビット線選択回路と、
前記第１のメモリ素子の書換時に、前記データに基づいて、前記第１のソース線の電位を前記第１の電位とは異なる第２の電位とし、前記第２のソース線の電位を前記第１の電位とするソース線選択回路と、
を有する抵抗変化型メモリ。
【請求項2】
前記第１のメモリ素子の２つの端子のうち、前記第１のセルトランジスタに接続された端子と、前記第２のメモリ素子の２つの端子のうち、前記第２のセルトランジスタに接続された端子とを、電気的に接続させるか否かを切り替えるスイッチを、さらに有し、前記スイッチは、前記第１のメモリ素子の書換時にオンする、
請求項１に記載の抵抗変化型メモリ。
【請求項3】
前記ビット線選択回路と前記ソース線選択回路は、前記第１のメモリ素子の書換時に、前記第１のメモリ素子のアドレスと、前記データに基づいて、前記第１のビット線とは異なる第２のビット線の電位と、前記第２のビット線に一方の端子が電気的に接続されるメモリ素子の他方の端子に接続された、前記第１のソース線、前記第２のソース線、または第３のソース線の電位とを同電位にする、請求項１または２に記載の抵抗変化型メモリ。
【請求項4】
前記第１のソース線は、前記第１のビット線に接続されるメモリ素子のうち、一部のメモリ素子に接続されるとともに、前記第１のビット線に隣接する一方のビット線に接続されるメモリ素子のうちの一部のメモリ素子に接続され、前記第２のソース線は、前記第１のビット線に接続されるメモリ素子のうち、前記第１のソース線が接続されていないメモリ素子に接続されるとともに、前記第１のビット線に隣接する他方のビット線に接続されるメモリ素子のうちの一部のメモリ素子に接続されている、
請求項１乃至３の何れか一項に記載の抵抗変化型メモリ。
【請求項5】
前記第１のソース線は、前記第１のビット線に接続されるメモリ素子のうち、一部のメモリ素子に接続され、前記第２のソース線は、前記第１のビット線に接続されるメモリ素子のうち、前記第１のソース線が接続されていないメモリ素子に接続されている、
請求項１乃至３の何れか一項に記載の抵抗変化型メモリ。
【請求項6】
印加される電圧によって抵抗値が変化する複数のメモリ素子と、前記複数のメモリ素子のうち、第１のメモリ素子の一方の端子に接続され、第１のワード線の電位に応じて前記第１のメモリ素子を第１のビット線に電気的に接続させるか否かを切り替える第１のセルトランジスタと、前記複数のメモリ素子のうち、第２のメモリ素子の一方の端子に接続されるとともに、前記第１のメモリ素子の一方の端子に電気的に接続され、第２のワード線の電位に応じて前記第２のメモリ素子を前記第１のビット線に電気的に接続させるか否かを切り替える第２のセルトランジスタと、前記第１のメモリ素子の他方の端子に接続された第１のソース線と、前記第２のメモリ素子の他方の端子に接続され、前記第１のソース線とは異なる第２のソース線と、を有するメモリアレイに対して、ワード線選択回路が、前記第１のメモリ素子の書換時に、前記第１のワード線と前記第２のワード線を駆動して、前記第１のセルトランジスタと前記第２のセルトランジスタをオンさせ、
ビット線選択回路が、前記第１のメモリ素子の書換時に、入力されるデータに基づいて前記第１のビット線の電位を第１の電位とし、
ソース線選択回路が、前記第１のメモリ素子の書換時に、前記データに基づいて前記第１のソース線の電位を前記第１の電位とは異なる第２の電位とし、前記第２のソース線の電位を前記第１の電位とする、
抵抗変化型メモリの書換方法。
【請求項7】
印加される電圧によって抵抗値が変化する複数のメモリ素子と、前記複数のメモリ素子のうち、第１のメモリ素子の一方の端子に接続され、第１のワード線の電位に応じて前記第１のメモリ素子を第１のビット線に電気的に接続させるか否かを切り替える第１のセルトランジスタと、前記複数のメモリ素子のうち、第２のメモリ素子の一方の端子に接続され、第２のワード線の電位に応じて前記第２のメモリ素子を前記第１のビット線に電気的に接続させるか否かを切り替える第２のセルトランジスタと、前記第１のメモリ素子の一方の端子と前記第２のメモリ素子の一方の端子とを、電気的に接続させるか否かを切り替えるスイッチと、前記第１のメモリ素子の他方の端子に接続された第１のソース線と、前記第２のメモリ素子の他方の端子に接続され、前記第１のソース線とは異なる第２のソース線と、を有するメモリアレイに対して、ワード線選択回路が、前記第１のメモリ素子の書換時に、前記第１のワード線と前記第２のワード線を駆動して、前記第１のセルトランジスタと前記第２のセルトランジスタをオンさせ、
ビット線選択回路が、前記第１のメモリ素子の書換時に、入力されるデータに基づいて前記第１のビット線の電位を第１の電位とし、
ソース線選択回路が、前記第１のメモリ素子の書換時に、前記データに基づいて前記第１のソース線の電位を前記第１の電位とは異なる第２の電位とし、前記第２のソース線の電位を前記第１の電位とし、
分離選択回路が、前記第１のメモリ素子の書換時に、入力される制御信号に基づいて前記スイッチをオンまたはオフする、
抵抗変化型メモリの書換方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、抵抗変化型メモリ及び抵抗変化型メモリの書換方法に関する。
【背景技術】
【0002】
抵抗変化型メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）が知られている（たとえば、特許文献１－３参照）。
【0003】
これらの抵抗変化型メモリのうち、ＲｅＲＡＭのメモリ素子は、印加される電圧に応じて高抵抗状態または低抵抗状態に変化し、各抵抗状態を２値のデータに対応付けて保持する。
【0004】
ＲｅＲＡＭにおける読み出し時には、読み出し対象のメモリ素子の一端に接続されるセルトランジスタがオンし、そのメモリ素子にセルトランジスタを介して接続されるビット線が接地電位となる。そして、読み出し対象のメモリ素子の他端に接続されるソース線に、電流源、または、抵抗素子を介して電源が接続されることで、ソース線の電位が所定の電位に上昇する。これにより、読み出し対象のメモリ素子には、読み出し用の電圧（書換用の電圧よりは十分に小さくメモリ素子の抵抗値の変化を生じない）が印加される。このとき、判定回路がソース線に流れる電流量に応じて、メモリ素子の抵抗値に対応したデータ（０または１）を判定する。
【0005】
なお、ソース線に接続される抵抗素子の抵抗値、電流源の電流量のばらつき、判定回路の動作誤差、ソース線に接続される読み出し対象以外のメモリ素子やその他の素子などによる寄生リーク電流などは、判定用の電流量に影響を与える可能性がある。そのため、たとえば、読み出し対象のメモリ素子が低抵抗状態のとき、これらが判定用の電流量に影響を与えたとしても、確実に低抵抗状態に対応した判定用の電流量が得られるように、メモリ素子の抵抗値は十分小さい値となる。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２０１５－０７９８６９号公報
【文献】特開２０１３－１４０６６７号公報
【文献】特開２０１１－２５８８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
書き換え時に、低抵抗状態のメモリ素子に書換用の電圧（読み出し用の電圧より十分に大きい）を印加した場合、このメモリ素子の抵抗値が小さいほどメモリ素子に流れる電流量が大きくなる。電流量が大きければ、その電流が流れる経路に存在する、書換対象のメモリ素子以外の素子の抵抗成分による電圧降下量も増加するため、書換対象のメモリ素子に十分な電圧を印加するために、より高圧の書換用の電圧を準備しなくてはならない。これにより消費電力の増大につながる問題がある。
【0008】
１つの側面では、本発明は、抵抗変化型メモリの書換用の電圧を低く抑えることを目的とする。
【課題を解決するための手段】
【0009】
１つの実施態様では、印加される電圧によって抵抗値が変化する複数のメモリ素子と、前記複数のメモリ素子のうち、第１のメモリ素子の一方の端子に接続され、第１のワード線の電位に応じて前記第１のメモリ素子を第１のビット線に電気的に接続させるか否かを切り替える第１のセルトランジスタと、前記複数のメモリ素子のうち、第２のメモリ素子の一方の端子に接続されるとともに、前記第１のメモリ素子の一方の端子に電気的に接続され、第２のワード線の電位に応じて前記第２のメモリ素子を前記第１のビット線に電気的に接続させるか否かを切り替える第２のセルトランジスタと、前記第１のメモリ素子の他方の端子に接続された第１のソース線と、前記第２のメモリ素子の他方の端子に接続され、前記第１のソース線とは異なる第２のソース線と、前記第１のメモリ素子の書換時に、前記第１のワード線と前記第２のワード線を駆動して、前記第１のセルトランジスタと前記第２のセルトランジスタをオンさせるワード線選択回路と、前記第１のメモリ素子の書換時に、入力されるデータに基づいて、前記第１のビット線の電位を第１の電位とするビット線選択回路と、前記第１のメモリ素子の書換時に、前記データに基づいて、前記第１のソース線の電位を前記第１の電位とは異なる第２の電位とし、前記第２のソース線の電位を前記第１の電位とするソース線選択回路と、を有する抵抗変化型メモリが提供される。
【0010】
また、１つの実施態様では、抵抗変化型メモリの書換方法が提供される。
【発明の効果】
【0011】
１つの側面では、本発明は、抵抗変化型メモリの書換用の電圧を低く抑えられる。
【図面の簡単な説明】
【0012】
【図1】第１の実施の形態の抵抗変化型メモリの一例を示す図である。
【図2】書換動作の一例を示す図である。
【図3】第２の実施の形態の抵抗変化型メモリの一例を示す図である。
【図4】第２の実施の形態の抵抗変化型メモリのメモリアレイのレイアウト例を示す図である。
【図5】比較例の抵抗変化型メモリのメモリアレイを示す図である。
【図6】比較例の抵抗変化型メモリのメモリアレイのレイアウトを示す図である。
【図7】セルトランジスタの幅を拡張した比較例のメモリアレイを示す図である。
【図8】分離トランジスタの有無による低抵抗化前後の各部の電位変化の例を示す図である。
【図9】第３の実施の形態の抵抗変化型メモリの一例を示す図である。
【図10】メモリアレイの一例を示す図である。
【図11】印加電位の１つ目の状態を示す図である。
【図12】印加電位の２つ目の状態を示す図である。
【図13】印加電位の３つ目の状態を示す図である。
【図14】印加電位の４つ目の状態を示す図である。
【図15】ＳＬコラムデコーダ及びＳＬライトドライバの回路例を示す図である。
【図16】ＷＬローデコーダの回路例を示す図である。
【図17】ＢＬコラムデコーダ及びＢＬライトドライバの回路例を示す図である。
【図18】ＳＥＰローデコーダの回路例を示す図である。
【図19】第３の実施の形態の抵抗変化型メモリの動作の一例の流れを示すタイミングチャートである。
【図20】第３の実施の形態の抵抗変化型メモリにおけるあるメモリ素子に対する書換動作が行われる際の電流の流れを示す図である。
【図21】第４の実施の形態の抵抗変化型メモリにおけるメモリアレイの一例を示す図である。
【図22】印加電位の１つ目の状態を示す図である。
【図23】印加電位の２つ目の状態を示す図である。
【図24】印加電位の３つ目の状態を示す図である。
【図25】印加電位の４つ目の状態を示す図である。
【図26】第４の実施の形態の抵抗変化型メモリのＳＬコラムデコーダ及びＳＬライトドライバの回路例を示す図である。
【図27】第４の実施の形態の抵抗変化型メモリのＢＬコラムデコーダ及びＢＬライトドライバの回路例を示す図である。
【図28】第４の実施の形態の抵抗変化型メモリにおけるあるメモリ素子に対する書換動作が行われる際の電流の流れを示す図である。
【図29】第５の実施の形態の抵抗変化型メモリの書換方法を説明する図である。
【図30】書換強度の切り替えを実現するＳＥＰローデコーダの一例を示す図である。
【図31】第５の実施の形態の抵抗変化型メモリの書換方法の一例の流れを示すタイミングチャートである。
【発明を実施するための形態】
【0013】
【0014】
第１の実施の形態の抵抗変化型メモリ１０は、メモリアレイ１１、ワード線選択回路１２、ビット線選択回路１３、ソース線選択回路１４、データ判定回路１５を有する。なお、ワード線選択回路１２、ビット線選択回路１３、ソース線選択回路１４、データ判定回路１５に各種制御信号やアドレスなどを供給する構成については、図示が省略されている。
【0015】
メモリアレイ１１は、複数のメモリ素子（たとえば、メモリ素子１１ａ１，１１ａ２，１１ａ３，１１ａ４）を有する。複数のメモリ素子のそれぞれは、印加される電圧に応じて抵抗値が変化する素子である。たとえば、複数のメモリ素子のそれぞれは、第１の抵抗状態（以下低抵抗状態という）または第１の抵抗状態よりも抵抗値が高い第２の抵抗状態（以下高抵抗状態という）に変化し、各抵抗状態を、２値のデータに対応付けて保持する。複数のメモリ素子のそれぞれは、たとえば、金属酸化物を電極で挟んだ構造となっている。
【0016】
さらに、メモリアレイ１１は、複数のセルトランジスタ（たとえば、セルトランジスタ１１ｂ１，１１ｂ２，１１ｂ３，１１ｂ４）を有する。各セルトランジスタは、ワード線（たとえば、ワード線ＷＬａ，ＷＬｂ，ＷＬｃ，ＷＬｄ）の電位に応じて、メモリ素子をビット線（たとえば、ビット線ＢＬａ，ＢＬｂ）に電気的に接続させるか否かを切り替える。なお、以下では、セルトランジスタはｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であるものとするが、これに限定されるものではない。
【0017】
たとえば、セルトランジスタ１１ｂ１のドレインまたはソースの一方は、メモリ素子１１ａ１の一方の端子に接続される。そして、セルトランジスタ１１ｂ１は、ゲートに接続されるワード線ＷＬｂの電位に応じて、メモリ素子１１ａ１をドレインまたはソースの他方を介してビット線ＢＬａに電気的に接続させるか否かを切り替える。
【0018】
また、セルトランジスタ１１ｂ１は、メモリ素子１１ａ１に対してビット線の延長方向に隣接するメモリ素子１１ａ２の一方の端子にも電気的に接続される。なお、セルトランジスタ１１ｂ２側から見た場合にも同様のことがいえる。すなわち、セルトランジスタ１１ｂ２は、メモリ素子１１ａ２の一方の端子に接続されるとともに、メモリ素子１１ａ２に対してメモリ素子１１ａ１の一方の端子に電気的に接続される。
【0019】
ただし、セルトランジスタ１１ｂ１とメモリ素子１１ａ２（セルトランジスタ１１ｂ２とメモリ素子１１ａ１）の間にスイッチを設け、メモリ素子１１ａ１，１１ａ２に記憶されているデータの書換時にオンさせて、両者を電気的に接続させてもよい。この例については第２の実施の形態において説明する。
【0020】
また、メモリアレイ１１において、上記のように１つのセルトランジスタに対して電気的に接続される２つのメモリ素子の他方の端子は、互いに異なるソース線に接続される。たとえば、メモリ素子１１ａ１の他方の端子はソース線ＳＬａに接続され、メモリ素子１１ａ２の他方の端子はソース線ＳＬｂに接続される。
【0021】
ワード線選択回路１２は、読み出し対象または書換対象のメモリ素子に繋がるセルトランジスタに接続されるワード線を駆動して、セルトランジスタをオンさせる。ただし、ワード線選択回路１２は、あるメモリ素子の書換時には、書換対象のメモリ素子に繋がるセルトランジスタと電気的に接続されるセルトランジスタに接続されるワード線についても駆動する。
【0022】
ビット線選択回路１３は、あるメモリ素子の書換時には、書換対象のメモリ素子に電気的に接続されるビット線の電位を、入力されるデータ（書換データ）に基づいた電位とする。ビット線選択回路１３は、あるメモリ素子の読み出し時には、読み出し対象のメモリ素子に電気的に接続されるビット線の電位を、たとえば、接地電位とする。
【0023】
ソース線選択回路１４は、あるメモリ素子の書換時には、書換データに基づいて、書換対象のメモリ素子に接続されるソース線の電位を、そのメモリ素子が接続されるビット線の電位とは異なる電位とする。ソース線選択回路１４は、あるメモリ素子の読み出し時には、読み出し対象のメモリ素子に接続されるソース線の電位を、読み出し用の所定の電位とする。
【0024】
ただし、上記のように２つのメモリ素子の一方が書換対象であっても、２つのセルトランジスタがオンされる。そのため、ソース線選択回路１４は、書換対象でないメモリ素子に接続されるソース線を、そのメモリ素子に電気的に接続されるビット線と同じ電位にする。
【0025】
データ判定回路１５は、読み出し対象のメモリ素子に接続されるソース線の電位に基づいて、そのメモリ素子に記憶されているデータを判定する。
以下、第１の実施の形態の抵抗変化型メモリ１０の書換動作例及び、その効果を説明する。
以下、第１の実施の形態の抵抗変化型メモリ１０の書換動作例及び、その効果を説明する。
【0026】
図２は、書換動作の一例を示す図である。
たとえば、メモリ素子１１ａ２を書換対象とした書換動作が行われる場合、ワード線ＷＬｂ，ＷＬｃが駆動される（論理レベルがＨ（High）レベルの電位とされる）。その他のワード線ＷＬａ，ＷＬｄは駆動されない（論理レベルがＬ（Low）レベルの電位とされる）。
たとえば、メモリ素子１１ａ２を書換対象とした書換動作が行われる場合、ワード線ＷＬｂ，ＷＬｃが駆動される（論理レベルがＨ（High）レベルの電位とされる）。その他のワード線ＷＬａ，ＷＬｄは駆動されない（論理レベルがＬ（Low）レベルの電位とされる）。
【0027】
これにより、セルトランジスタ１１ｂ１，１１ｂ２がオンし、メモリ素子１１ａ１，１１ａ２がビット線ＢＬａに電気的に接続される。そして、たとえば、メモリ素子１１ａ２に記憶されているデータを、データ“１”に書き換える場合、ソース線ＳＬｂの電位が接地電位（図２ではＧＮＤ）とされ、ビット線ＢＬａの電位が書換用のＨレベルの電位（図２ではＶＷＲ）とされる。メモリ素子１１ａ２に記憶されているデータを、データ“０”に書き換える場合、ソース線ＳＬｂの電位がＶＷＲとされ、ビット線ＢＬａの電位がＧＮＤとされる。
【0028】
一方、書換対象ではないメモリ素子１１ａ１に接続されているソース線ＳＬａの電位は、ビット線ＢＬａと同電位とされる。メモリ素子１１ａ１において書換が発生することを防ぐためである。
【0029】
上記のような各電位がビット線ＢＬａ、ソース線ＳＬａ，ＳＬｂに発生している場合、ソース線ＳＬｂとビット線ＢＬａは、セルトランジスタ１１ｂ１を介した電流経路と、セルトランジスタ１１ｂ２を介した電流経路により結ばれる。
【0030】
これにより、セルトランジスタ１１ｂ２だけを介した電流経路でソース線ＳＬａとビット線ＢＬａを結ぶよりも、電流経路が増える。これにより、以下のような効果が得られる。
【0031】
電流経路上のメモリ素子以外の素子の１つであるセルトランジスタの幅（ゲート幅）を大きくすれば、電流経路における抵抗を小さくすることができる。しかし、メモリアレイ１１は、１つのメモリ素子と１つのセルトランジスタによる構成単位が非常に多数配列される場合があるため、各構成単位の面積がコストに大きく影響する。そのため、セルトランジスタのサイズも極力小さいことが望ましい。そのため、セルトランジスタのドライブ能力も小さく抑えられてしまっており、これが書換動作時の電流経路上に存在する、メモリ素子以外の素子の抵抗成分の中で大きな要素となっている。
【0032】
上記のように第１の実施の形態の抵抗変化型メモリ１０では、書換動作時には、２つのセルトランジスタを介した２つの電流経路が形成されるため、実質的にセルトランジスタの幅を増やしたことと同様の効果が得られる。すなわち、電流経路において、メモリ素子以外の素子による抵抗を小さくすることができる。これにより、書換対象のメモリ素子以外の素子の抵抗成分による電圧降下量を抑えられるため、書換用の電圧も低く抑えることができる。このことにより、書換用の電圧を発生する回路（ビット線選択回路１３やソース線選択回路１４）の簡素化や消費電力の低減も可能となる。
【0033】
【0034】
第２の実施の形態の抵抗変化型メモリ２０におけるメモリアレイ２１は、分離トランジスタ（たとえば、分離トランジスタ２１ａ１，２１ａ２）を有する。分離トランジスタは、同じビット線に接続される複数のメモリ素子のうち異なるソース線に接続されるもの同士を、電気的に接続するか否かを切り替えるスイッチとして機能する。
【0035】
たとえば、分離トランジスタ２１ａ１は、メモリ素子１１ａ１の一方の端子（セルトランジスタ１１ｂ１に接続される端子）と、メモリ素子１１ａ２の一方の端子（セルトランジスタ１１ｂ２に接続される端子）との間に接続される。そして、分離トランジスタ２１ａ１は、分離選択線ＳＥＰａに印加される電位に応じて、メモリ素子１１ａ１，１１ａ２を電気的に接続するか否かを切り替える。分離トランジスタ２１ａ２は、メモリ素子１１ａ３の一方の端子と、メモリ素子１１ａ４の一方の端子との間に接続され、分離選択線ＳＥＰａに印加される電位に応じて、メモリ素子１１ａ３，１１ａ４とを電気的に接続するか否かを切り替える。
【0036】
なお、以下では、分離トランジスタはｎチャネル型ＭＯＳＦＥＴであるものとするが、これに限定されるものではない。
第２の実施の形態の抵抗変化型メモリ２０は、さらに、分離選択回路２２を有する。
第２の実施の形態の抵抗変化型メモリ２０は、さらに、分離選択回路２２を有する。
【0037】
分離選択回路２２は、入力されるアドレスと制御信号に基づいて、複数の分離選択線（たとえば、分離選択線ＳＥＰａ）に所定の電位を印加する。たとえば、メモリ素子１１ａ１とメモリ素子１１ａ２とを電気的に接続する場合、分離選択回路２２は、論理レベルがＨレベルの電位を分離選択線ＳＥＰａに印加し、分離トランジスタ２１ａ１をオンさせる。メモリ素子１１ａ１とメモリ素子１１ａ２とを電気的に分離する場合、分離選択回路２２は、論理レベルがＬレベルの電位を分離選択線ＳＥＰａに印加し、分離トランジスタ２１ａ１をオフさせる。
【0038】
図４は、第２の実施の形態の抵抗変化型メモリのメモリアレイのレイアウト例を示す図である。
メモリアレイ２１が形成される図示しない半導体基板上には、セルトランジスタ１１ｂ１～１１ｂ４や分離トランジスタ２１ａ１，２１ａ２のソース／ドレイン領域として機能する活性化領域２１ｂ１，２１ｂ２が形成されている。各ビット線やメモリ素子はコンタクト（たとえば、コンタクト２１ｃ１，２１ｃ２，２１ｃ３，２１ｃ４）によって活性化領域２１ｂ１，２１ｂ２に接続される。
メモリアレイ２１が形成される図示しない半導体基板上には、セルトランジスタ１１ｂ１～１１ｂ４や分離トランジスタ２１ａ１，２１ａ２のソース／ドレイン領域として機能する活性化領域２１ｂ１，２１ｂ２が形成されている。各ビット線やメモリ素子はコンタクト（たとえば、コンタクト２１ｃ１，２１ｃ２，２１ｃ３，２１ｃ４）によって活性化領域２１ｂ１，２１ｂ２に接続される。
【0039】
各ワード線や分離選択線は、活性化領域２１ｂ１，２１ｂ２上に形成される図示しないゲート電極に接続される。
次に、第２の実施の形態の抵抗変化型メモリ２０の動作を説明する前に、抵抗変化型メモリ２０の比較例を説明する。
次に、第２の実施の形態の抵抗変化型メモリ２０の動作を説明する前に、抵抗変化型メモリ２０の比較例を説明する。
【0040】
図５は、比較例の抵抗変化型メモリのメモリアレイを示す図である。また、図６は、比較例の抵抗変化型メモリのメモリアレイのレイアウトを示す図である。図５及び図６において、図３または図４と同じ要素については図３または図４と同じ符号が付されている。
【0041】
比較例の抵抗変化型メモリのメモリアレイ３０では、同じビット線に接続されるメモリ素子は同じソース線に接続されている。たとえば、メモリ素子１１ａ１，１１ａ２は、ソース線ＳＬｘに接続され、メモリ素子１１ａ３，１１ａ４は、ソース線ＳＬｙに接続されている。
【0042】
なお、このようなメモリアレイ３０では、分離選択線ＳＥＰａは、論理レベルがＬレベルの電位（接地電位）で固定されている。このため、分離トランジスタ２１ａ１，２１ａ２は常にオフ状態である。
【0043】
このようなメモリアレイ３０が適用される場合、たとえば、メモリ素子１１ａ２の書換時には、以下のような動作が行われる。
まず、ワード線ＷＬｃに論理レベルがＨレベルの電位が印加され、その他のワード線（たとえば、ワード線ＷＬａ，ＷＬｂ，ＷＬｄ）に論理レベルがＬレベルの電位が印加される。また、ビット線ＢＬａとソース線ＳＬｘの一方が、書換用のＨレベルの電位とされ、他方が接地電位とされる。その他のビット線及びソース線（たとえば、ビット線ＢＬｂやソース線ＳＬｙ）は、フローティング状態とされる。
まず、ワード線ＷＬｃに論理レベルがＨレベルの電位が印加され、その他のワード線（たとえば、ワード線ＷＬａ，ＷＬｂ，ＷＬｄ）に論理レベルがＬレベルの電位が印加される。また、ビット線ＢＬａとソース線ＳＬｘの一方が、書換用のＨレベルの電位とされ、他方が接地電位とされる。その他のビット線及びソース線（たとえば、ビット線ＢＬｂやソース線ＳＬｙ）は、フローティング状態とされる。
【0044】
これにより、メモリ素子１１ａ２に書換用の電圧が印加され、書換が行われる。メモリ素子１１ａ２以外のメモリ素子（たとえば、メモリ素子１１ａ１，１１ａ３，１１ａ４）には、書換用の電圧が印加されない。それらのメモリ素子に接続されるセルトランジスタがオフ状態になるか、それらのメモリ素子に接続されるソース線またはビット線がフローティング状態となるためである。
【0045】
メモリ素子１１ａ２に書換用の電圧が印加されるとき、ソース線ＳＬｘとビット線ＢＬａは、セルトランジスタ１１ｂ２を介した電流経路により結ばれる。メモリ素子１１ａ２が低抵抗状態のときに、書換用の電圧が印加された場合、メモリ素子１１ａ２の抵抗値が小さいほどメモリ素子１１ａ２に流れる電流量が大きくなる。電流量が大きければ、その電流が流れる経路に存在する、メモリ素子１１ａ２以外の素子の抵抗成分による電圧降下量も増加するため、メモリ素子１１ａ２に十分な書換用の電圧を印加するために、より高圧の電圧を準備しなくてはならない。
【0046】
書き換え対象のメモリ素子以外の素子の抵抗成分を軽減するために、たとえば、以下のようにセルトランジスタの幅（ゲート幅）を広げることが考えられる。
図７は、セルトランジスタの幅を拡張した比較例のメモリアレイを示す図である。図７において、図６と同じ要素については図６と同じ符号が付されている。
図７は、セルトランジスタの幅を拡張した比較例のメモリアレイを示す図である。図７において、図６と同じ要素については図６と同じ符号が付されている。
【0047】
図７に示されているメモリアレイ３０ａの活性化領域２１ｂａ１，２１ｂａ２の幅（ワード線の延長方向の長さ）は、図６に示したメモリアレイ３０の活性化領域２１ｂ１，２１ｂ２の幅よりも広い。これにより、各セルトランジスタの幅が広くなり、セルトランジスタの抵抗成分を軽減できる。しかし、前述の理由により、セルトランジスタの幅を広くするとレイアウト面積が増大してしまい、製品のコストアップにつながる可能性がある。
【0048】
一方、図３、図４に示した第２の実施の形態の抵抗変化型メモリ２０では、たとえば、メモリ素子１１ａ２の書換時には、以下のような動作が行われる。
ワード線ＷＬｂ，ＷＬｃに論理レベルがＨレベルの電位が印加され、その他のワード線ＷＬａ，ＷＬｄに論理レベルがＬレベルの電位が印加される。
ワード線ＷＬｂ，ＷＬｃに論理レベルがＨレベルの電位が印加され、その他のワード線ＷＬａ，ＷＬｄに論理レベルがＬレベルの電位が印加される。
【0049】
また、比較例の抵抗変化型メモリのメモリアレイ３０とは異なり、分離選択線ＳＥＰａに論理レベルがＨレベルの電位が印加される。なお、図示が省略されているが、他の分離選択線には、論理レベルがＬレベルの電位が印加される。
【0050】
これにより、セルトランジスタ１１ｂ１，１１ｂ２がオンし、２つのメモリ素子１１ａ１，１１ａ２がビット線ＢＬａに電気的に接続される。そして、たとえば、メモリ素子１１ａ２に記憶されているデータを、データ“１”に書き換える場合、ソース線ＳＬｂの電位が接地電位とされ、ビット線ＢＬａの電位が書換用のＨレベルの電位とされる。メモリ素子１１ａ２に記憶されているデータを、データ“０”に書き換える場合、ソース線ＳＬｂの電位が書換用のＨレベルの電位とされ、ビット線ＢＬａの電位が接地電位とされる。
【0051】
一方、書換対象ではないメモリ素子１１ａ１に接続されているソース線ＳＬａの電位は、ビット線ＢＬａと同電位とされる。メモリ素子１１ａ１において書換が発生することを防ぐためである。
【0052】
上記のような各電位がビット線ＢＬａ、ソース線ＳＬａ，ＳＬｂに発生している場合、ソース線ＳＬｂとビット線ＢＬａは、分離トランジスタ２１ａ１とセルトランジスタ１１ｂ１を介した電流経路と、セルトランジスタ１１ｂ２を介した電流経路により結ばれる。これにより、レイアウト面積の増加を抑えつつ、セルトランジスタの幅を広げることと同様の効果が得られる。
【0053】
すなわち、第１の実施の形態と抵抗変化型メモリ１０と同様に、書換用の電圧を低く抑えることができるという効果が得られる。
また、抵抗変化型メモリ２０には、分離トランジスタ（たとえば、分離トランジスタ２１ａ１，２１ａ２）が設けられていることで、以下のような効果も得られる。
また、抵抗変化型メモリ２０には、分離トランジスタ（たとえば、分離トランジスタ２１ａ１，２１ａ２）が設けられていることで、以下のような効果も得られる。
【0054】
メモリ素子の特性として、低抵抗状態の抵抗値は、より小さい値であることが望ましい。低抵抗状態のメモリ素子の抵抗値が小さいほど、そのメモリ素子の両端の電位差は、より小さくなる。
【0055】
図８は、分離トランジスタの有無による低抵抗化前後の各部の電位変化の例を示す図である。図８では、図３に示した分離トランジスタ２１ａ１がある場合と、分離トランジスタ２１ａ１がない（メモリ素子１１ａ１，１１ａ２が直接接続されている）場合について、メモリ素子１１ａ２を低抵抗状態に書き換える前後の各部の電位変化の例が示されている。
【0056】
ＶＳＬａはソース線ＳＬａの電位であり、ＶＳＬｂはソース線ＳＬｂの電位であり、ＶＢＬａはビット線ＢＬａの電位である。また、Ｖｎａは、分離トランジスタ２１ａ１とメモリ素子１１ａ１との接続ノードの電位であり、Ｖｎｂは、分離トランジスタ２１ａ１とメモリ素子１１ａ２との接続ノードの電位である。また、Ｖｎｃは、分離トランジスタ２１ａ１がない場合の、メモリ素子１１ａ１とメモリ素子１１ａ２との接続ノードの電位である。また、Ｖｍａ１は、メモリ素子１１ａ１に印加される電位差であり、Ｖｍａ２は、メモリ素子１１ａ２に印加される電位差である。
【0057】
メモリ素子１１ａ２の低抵抗化後に、メモリ素子１１ａ２に印加されるＶｍａ２が小さくなるため、メモリ素子１１ａ１に印加される電位差Ｖｍａ１が増大する。分離トランジスタ２１ａ１がある場合、分離トランジスタ２１ａ１の抵抗成分（オン抵抗）により、ＶｎａとＶｎｂに電位差が生じる。その結果、メモリ素子１１ａ１に印加されるＶｍａ１を、分離トランジスタ２１ａ２を設けない場合よりも小さくすることができ、書換対象ではないメモリ素子１１ａ１への影響を抑えることができる。
【0058】
（第３の実施の形態）
図９は、第３の実施の形態の抵抗変化型メモリの一例を示す図である。
なお、以下の例では抵抗変化型メモリ４０は、３２ビットのデータを記憶可能なメモリであるものとして説明するが、３２ビットに限定されるものではない。
図９は、第３の実施の形態の抵抗変化型メモリの一例を示す図である。
なお、以下の例では抵抗変化型メモリ４０は、３２ビットのデータを記憶可能なメモリであるものとして説明するが、３２ビットに限定されるものではない。
【0059】
第３の実施の形態の抵抗変化型メモリ４０は、アドレスバッファ４１、コマンドデコーダ４２、ＩＯ（Input-Output）バッファ４３、センスアンプ４４、ＳＬコラムデコーダ４５、ＳＬライトドライバ４６、ＷＬローデコーダ４７を有する。さらに、抵抗変化型メモリ４０は、ＢＬコラムデコーダ４８、ＢＬライトドライバ４９、ＳＥＰローデコーダ５０、メモリアレイ５１を有する。
【0060】
アドレスバッファ４１は、抵抗変化型メモリ４０の外部から入力されたアドレスを保持する。
コマンドデコーダ４２は、抵抗変化型メモリ４０の外部から入力された命令をデコードし、各種制御信号を出力する。
コマンドデコーダ４２は、抵抗変化型メモリ４０の外部から入力された命令をデコードし、各種制御信号を出力する。
【0061】
ＩＯバッファ４３は、抵抗変化型メモリ４０の外部から入力された書換データや、抵抗変化型メモリ４０の外部に出力する読み出しデータを保持する。
センスアンプ４４は、アドレスバッファ４１に保持されたアドレスで指定されるメモリ素子に記憶されているデータをメモリアレイ５１から読み出して出力する。センスアンプ４４は、図１や図３に示したデータ判定回路１５の一例である。
センスアンプ４４は、アドレスバッファ４１に保持されたアドレスで指定されるメモリ素子に記憶されているデータをメモリアレイ５１から読み出して出力する。センスアンプ４４は、図１や図３に示したデータ判定回路１５の一例である。
【0062】
ＳＬコラムデコーダ４５は、アドレスバッファ４１に保持されたアドレスと、ＩＯバッファ４３に保持された書込みデータに基づいて、ソース線ＳＬ０～ＳＬ４のうち、書換用の電位などの所定の電位とするソース線を選択する。
【0063】
ＳＬライトドライバ４６は、コマンドデコーダ４２が出力する制御信号に基づいて、ＳＬコラムデコーダ４５によって選択されたソース線に所定の電位を印加する。
ＳＬコラムデコーダ４５とＳＬライトドライバ４６を含む回路部は、図１や図３に示したソース線選択回路１４の一例である。
ＳＬコラムデコーダ４５とＳＬライトドライバ４６を含む回路部は、図１や図３に示したソース線選択回路１４の一例である。
【0064】
ＷＬローデコーダ４７は、アドレスバッファ４１に保持されたアドレスと、コマンドデコーダ４２が出力する制御信号に基づいて、ワード線ＷＬ０～ＷＬ７の何れかを選択して駆動する。ＷＬローデコーダ４７は、図１や図３に示したワード線選択回路１２の一例である。
【0065】
ＢＬコラムデコーダ４８は、アドレスバッファ４１に保持されたアドレスと、ＩＯバッファ４３に保持された書換データに基づいて、ビット線ＢＬ０～ＢＬ３のうち、書換用の電位などの所定の電位とするビット線を選択する。
【0066】
ＢＬライトドライバ４９は、コマンドデコーダ４２が出力する制御信号に基づいて、ＢＬコラムデコーダ４８によって選択されたビット線に所定の電位を印加する。
ＢＬコラムデコーダ４８とＢＬライトドライバ４９を含む回路部は、図１や図３に示したビット線選択回路１３の一例である。
ＢＬコラムデコーダ４８とＢＬライトドライバ４９を含む回路部は、図１や図３に示したビット線選択回路１３の一例である。
【0067】
ＳＥＰローデコーダ５０は、アドレスバッファ４１に保持されたアドレスと、コマンドデコーダ４２が出力する制御信号に基づいて、分離選択線ＳＥＰ０～ＳＥＰ３の何れかを選択して駆動する。ＳＥＰローデコーダ５０は、図３に示した分離選択回路２２の一例である。
【0068】
メモリアレイ５１は、複数のメモリ素子、複数の分離トランジスタ、複数のセルトランジスタを有する。
図１０は、メモリアレイの一例を示す図である。
図１０は、メモリアレイの一例を示す図である。
【0069】
３２ビットのデータを記憶可能な抵抗変化型メモリ４０において、メモリアレイ５１は、３２個のメモリ素子（たとえば、メモリ素子５１ａ１，５１ａ２）を有する。各メモリ素子は、印加される電圧に応じて低抵抗状態または高抵抗状態に変化し、各抵抗状態を、２値のデータに対応付けて保持する。
【0070】
さらに、メモリアレイ５１は、３２個のセルトランジスタ（たとえば、セルトランジスタ５１ｂ１，５１ｂ２）と、１６個の分離トランジスタ（たとえば、分離トランジスタ５１ｃ１）を有する。各セルトランジスタは、ワード線ＷＬ０～ＷＬ７の何れかの電位に応じて、メモリ素子をビット線ＢＬ０～ＢＬ３の何れかに電気的に接続させるか否かを切り替える。
【0071】
たとえば、セルトランジスタ５１ｂ１のドレインまたはソースの一方は、メモリ素子５１ａ１の一方の端子に接続される。そして、セルトランジスタ５１ｂ１は、ゲートに接続されるワード線ＷＬ４の電位に応じて、メモリ素子５１ａ１をドレインまたはソースの他方を介してビット線ＢＬ２に電気的に接続させるか否かを切り替える。
【0072】
各分離トランジスタは、同じビット線に接続される複数のメモリ素子のうち異なるソース線に接続されるもの同士を、電気的に接続するか否かを切り替えるスイッチとして機能する。
【0073】
たとえば、図１０の例では、メモリ素子５１ａ１，５１ａ２は、セルトランジスタ５１ｂ１，５１ｂ２がオンすることで同じビット線ＢＬ２に接続されるが、異なるソース線ＳＬ２，ＳＬ３に接続されている。分離トランジスタ５１ｃ１は、このようなメモリ素子５１ａ１の一方の端子と、メモリ素子５１ａ２の一方の端子との間に接続され、分離選択線ＳＥＰ２に印加される電位に応じて、メモリ素子５１ａ１，５１ａ２とを電気的に接続するか否かを切り替える。
【0074】
上記のように分離トランジスタがオンのときに、電気的に接続される２つのメモリ素子は、互いに異なるソース線に接続されている。図１０のメモリアレイ５１の例では、ソース線ＳＬ０～ＳＬ４のそれぞれは、１本のビット線に一方の端子が接続される複数のメモリ素子の一部のメモリ素子の他方の端子に接続される。ソース線ＳＬ１～ＳＬ３についてはさらに、そのビット線に隣接するビット線に一方の端子が接続される複数のメモリ素子の一部のメモリ素子の他方の端子にも接続される。
【0075】
図１０の例では、ソース線ＳＬ０は、読み出し対象または書換対象となる場合にビット線ＢＬ０に一方の端子が接続される８つのメモリ素子のうち、４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ１は、読み出し対象または書換対象となる場合にビット線ＢＬ０に一方の端子が接続される８つのメモリ素子のうち、ソース線ＳＬ０が接続していない４つのメモリ素子の他方の端子に接続されている。さらにソース線ＳＬ１は、読み出し対象または書換対象となる場合にビット線ＢＬ０に隣接するビット線ＢＬ１に一方の端子が接続される８つのメモリ素子のうち、４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ２は、読み出し対象または書換対象となる場合にビット線ＢＬ１に一方の端子が接続される８つのメモリ素子のうち、ソース線ＳＬ１が接続していない４つのメモリ素子の他方の端子に接続されている。さらにソース線ＳＬ２は、読み出し対象または書換対象となる場合にビット線ＢＬ１に隣接するビット線ＢＬ２に一方の端子が接続される８つのメモリ素子のうち、４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ３は、読み出し対象または書換対象となる場合にビット線ＢＬ２に一方の端子が接続される８つのメモリ素子のうち、ソース線ＳＬ２が接続していない４つのメモリ素子の他方の端子に接続されている。さらにソース線ＳＬ３は、読み出し対象または書換対象となる場合にビット線ＢＬ２に隣接するビット線ＢＬ３に一方の端子が接続される８つのメモリ素子のうち、４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ４は、読み出し対象または書換対象となる場合にビット線ＢＬ３に一方の端子が接続される８つのメモリ素子のうち、ソース線ＳＬ３が接続していない４つのメモリ素子の他方の端子に接続されている。
【0076】
このようなソース線ＳＬ０～ＳＬ４とメモリ素子との接続形態により、ソース線ＳＬ０～ＳＬ４は、図１０に示されているように、ビット線ＢＬ０～ＢＬ３の延長方向に蛇行するような形状で配置されている。
【0077】
上記のメモリアレイ５１では、書換対象以外のメモリ素子に、書換用の電位差が印加されることを防ぐために、選択される書換対象のメモリ素子の位置や、データを０、１の何れに書き換えるかに応じて、以下のような４つの印加電位の状態が適用される。
【0078】
図１１は、印加電位の１つ目の状態を示す図である。図１１では、メモリ素子５１ａ１のデータを１に書き換えるときのソース線ＳＬ０～ＳＬ４、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
【0079】
図１１において、ソース線ＳＬ０～ＳＬ４とビット線ＢＬ０～ＢＬ３のうち、書換用のＨレベルの電位（以下ＶＷＲと表記する）が印加されるものは実線で表されており、Ｌレベルの電位（以下、ＧＮＤと表記する）とされるものは破線で表されている。また、ワード線ＷＬ０～ＷＬ７と分離選択線ＳＥＰ０～ＳＥＰ３のうち、論理レベルがＨレベルの電位が印加されるものは実線で表されており、ＧＮＤとされるものは破線で表されている。後述する図１２～図１４についても同様である。
【0080】
図１１の印加電位の状態では、メモリ素子５１ａ１のデータを１に書き換えるため、ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２には、論理レベルがＨレベルの電位が印加される。その他のワード線ＷＬ０～ＷＬ３，ＷＬ６，ＷＬ７と分離選択線ＳＥＰ０，ＳＥＰ１，ＳＥＰ３は、ＧＮＤとされる。また、ビット線ＢＬ２にはＶＷＲが印加され、ソース線ＳＬ２はＧＮＤとされる。
【0081】
このとき、書換対象ではないメモリ素子５１ａ２にもビット線ＢＬ２が接続される。メモリ素子５１ａ２に書換用の電位差が印加されることを防ぐために、メモリ素子５１ａ２に接続されるソース線ＳＬ３にもＶＷＲが印加される。この場合、ソース線ＳＬ３に接続されるメモリ素子５１ａ３に書換用の電位差が印加されることを防ぐために、ビット線ＢＬ３にもＶＷＲが印加される。さらに、ビット線ＢＬ３に接続されるメモリ素子５１ａ４に書換用の電位差が印加されることを防ぐために、ソース線ＳＬ４にもＶＷＲが印加される。
【0082】
一方、ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ０，ＳＬ１はＧＮＤとされることで、これらに接続されるメモリ素子５１ａ５，５１ａ６，５１ａ７，５１ａ８には、書換用の電位差が印加されない。
【0083】
図１２は、印加電位の２つ目の状態を示す図である。図１２では、メモリ素子５１ａ２のデータを１に書き換えるときのソース線ＳＬ０～ＳＬ４、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
【0084】
図１２の印加電位の状態では、メモリ素子５１ａ２のデータを１に書き換えるため、ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２には、論理レベルがＨレベルの電位が印加される。その他のワード線ＷＬ０～ＷＬ３，ＷＬ６，ＷＬ７と分離選択線ＳＥＰ０，ＳＥＰ１，ＳＥＰ３は、ＧＮＤとされる。また、ビット線ＢＬ２にはＶＷＲが印加され、ソース線ＳＬ３はＧＮＤとされる。
【0085】
このとき、書換対象ではないメモリ素子５１ａ１にもビット線ＢＬ２が接続される。メモリ素子５１ａ１に書換用の電位差が印加されることを防ぐために、メモリ素子５１ａ１に接続されるソース線ＳＬ２にもＶＷＲが印加される。この場合、ソース線ＳＬ２に接続されるメモリ素子５１ａ６に書換用の電位差が印加されることを防ぐために、ビット線ＢＬ１にもＶＷＲが印加される。さらに、ビット線ＢＬ１に接続されるメモリ素子５１ａ５に書換用の電位差が印加されることを防ぐために、ソース線ＳＬ１にもＶＷＲが印加される。また、ソース線ＳＬ１に接続されるメモリ素子５１ａ８に書換用の電位差が印加されることを防ぐために、ビット線ＢＬ０にもＶＷＲが印加される。さらに、ビット線ＢＬ０に接続されるメモリ素子５１ａ７に書換用の電位差が印加されることを防ぐために、ソース線ＳＬ０にもＶＷＲが印加される。
【0086】
一方、ビット線ＢＬ３、ソース線ＳＬ４はＧＮＤとされることで、これらに接続されるメモリ素子５１ａ３，５１ａ４には、書換用の電位差が印加されない。
図１３は、印加電位の３つ目の状態を示す図である。図１３では、メモリ素子５１ａ１のデータを０に書き換えるときのソース線ＳＬ０～ＳＬ４、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
図１３は、印加電位の３つ目の状態を示す図である。図１３では、メモリ素子５１ａ１のデータを０に書き換えるときのソース線ＳＬ０～ＳＬ４、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
【0087】
図１３の印加電位の状態では、メモリ素子５１ａ１のデータを０に書き換えるため、ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２には、論理レベルがＨレベルの電位が印加される。その他のワード線ＷＬ０～ＷＬ３，ＷＬ６，ＷＬ７と分離選択線ＳＥＰ０，ＳＥＰ１，ＳＥＰ３は、ＧＮＤとされる。また、ソース線ＳＬ２にはＶＷＲが印加され、ビット線ＢＬ２はＧＮＤとされる。
【0088】
この場合、ソース線ＳＬ２に接続されるメモリ素子５１ａ６に書換用の電位差が印加されることを防ぐために、ビット線ＢＬ１にもＶＷＲが印加される。さらに、ビット線ＢＬ１に接続されるメモリ素子５１ａ５に書換用の電位差が印加されることを防ぐために、ソース線ＳＬ１にもＶＷＲが印加される。また、ソース線ＳＬ１に接続されるメモリ素子５１ａ８に書換用の電位差が印加されることを防ぐために、ビット線ＢＬ０にもＶＷＲが印加される。さらに、ビット線ＢＬ０に接続されるメモリ素子５１ａ７に書換用の電位差が印加されることを防ぐために、ソース線ＳＬ０にもＶＷＲが印加される。
【0089】
一方、ソース線ＳＬ３，ＳＬ４、ビット線ＢＬ３はＧＮＤとされることで、これらに接続されるメモリ素子５１ａ２，５１ａ３，５１ａ４には、書換用の電位差が印加されない。
【0090】
図１４は、印加電位の４つ目の状態を示す図である。図１４では、メモリ素子５１ａ２のデータを０に書き換えるときのソース線ＳＬ０～ＳＬ４、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
【0091】
図１４の印加電位の状態では、メモリ素子５１ａ２のデータを０に書き換えるため、ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２には、論理レベルがＨレベルの電位が印加される。その他のワード線ＷＬ０～ＷＬ３，ＷＬ６，ＷＬ７と分離選択線ＳＥＰ０，ＳＥＰ１，ＳＥＰ３は、ＧＮＤとされる。また、ソース線ＳＬ３にはＶＷＲが印加され、ビット線ＢＬ２はＧＮＤとされる。
【0092】
この場合、ソース線ＳＬ３に接続されるメモリ素子５１ａ３に書換用の電位差が印加されることを防ぐために、ビット線ＢＬ３にもＶＷＲが印加される。さらに、ビット線ＢＬ３に接続されるメモリ素子５１ａ４に書換用の電位差が印加されることを防ぐために、ソース線ＳＬ４にもＶＷＲが印加される。
【0093】
一方、ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ０，ＳＬ１，ＳＬ２はＧＮＤとされることで、これらに接続されるメモリ素子５１ａ１，５１ａ５，５１ａ６，５１ａ７，５１ａ８には、書換用の電位差が印加されない。
【0094】
以上のような各印加電位の状態を実現するために、図９に示したＳＬコラムデコーダ４５、ＳＬライトドライバ４６、ＷＬローデコーダ４７、ＢＬコラムデコーダ４８、ＢＬライトドライバ４９、ＳＥＰローデコーダ５０は、たとえば、以下のような回路となる。
【0095】
図１５は、ＳＬコラムデコーダ及びＳＬライトドライバの回路例を示す図である。
図１０に示すように４行８列のマトリクス状に配列されたメモリ素子は、それぞれ０または１のコラムアドレスＡ０，Ａ１と、ロウアドレスＡ２，Ａ３，Ａ４により指定できる。これらのアドレスは、図９のアドレスバッファ４１に保持されている。ただし、図１１～図１４に示したように、書換対象のメモリ素子の列方向の位置、たとえば、メモリ素子５１ａ１，５１ａ２の何れが書換対象になるか否かによって、ＶＷＲを印加するソース線が変わってくる。そのため、ＳＬコラムデコーダ４５は、コラムアドレスＡ０，Ａ１のほか、ロウアドレスＡ２，Ａ３，Ａ４の一部である、ロウアドレスＡ２，Ａ３も用いて選択するソース線を決定する。
図１０に示すように４行８列のマトリクス状に配列されたメモリ素子は、それぞれ０または１のコラムアドレスＡ０，Ａ１と、ロウアドレスＡ２，Ａ３，Ａ４により指定できる。これらのアドレスは、図９のアドレスバッファ４１に保持されている。ただし、図１１～図１４に示したように、書換対象のメモリ素子の列方向の位置、たとえば、メモリ素子５１ａ１，５１ａ２の何れが書換対象になるか否かによって、ＶＷＲを印加するソース線が変わってくる。そのため、ＳＬコラムデコーダ４５は、コラムアドレスＡ０，Ａ１のほか、ロウアドレスＡ２，Ａ３，Ａ４の一部である、ロウアドレスＡ２，Ａ３も用いて選択するソース線を決定する。
【0096】
ＳＬコラムデコーダ４５は、ＮＡＮＤ（否定論理積）回路４５ａ１，４５ａ２，４５ａ３，４５ａ４を有する。ＮＡＮＤ回路４５ａ１，４５ａ２，４５ａ３，４５ａ４の２つの入力端子にはコラムアドレスＡ０，Ａ１、またはコラムアドレスＡ０，Ａ１をインバータ４５ｂ１，４５ｂ２により反転させた値が入力される。
【0097】
また、ＳＬコラムデコーダ４５は、２つの入力端子にＶＤＤ（電源電位）が印加されるＮＡＮＤ回路４５ｃ１と、ＮＡＮＤ回路４５ａ１～４５ａ４の何れかの出力が一方の入力端子に入力されるＮＡＮＤ回路４５ｃ２，４５ｃ３，４５ｃ４，４５ｃ５を有する。ＮＡＮＤ回路４５ｃ２の他方の入力端子にはＮＡＮＤ回路４５ｃ１の出力がインバータ４５ｄ１を介して入力され、ＮＡＮＤ回路４５ｃ３の他方の入力端子にはＮＡＮＤ回路４５ｃ２の出力がインバータ４５ｄ２を介して入力される。ＮＡＮＤ回路４５ｃ４の他方の入力端子にはＮＡＮＤ回路４５ｃ３の出力がインバータ４５ｄ３を介して入力され、ＮＡＮＤ回路４５ｃ５の他方の入力端子にはＮＡＮＤ回路４５ｃ４の出力がインバータ４５ｄ４を介して入力される。
【0098】
さらに、ＳＬコラムデコーダ４５は、ロウアドレスＡ２，Ａ３の排他的論理和（ＥＸＯＲ）を出力するＥＸＯＲ回路４５ｅと、書換データ（ＤＡＴＡ）と、ＥＸＯＲ回路４５ｅの出力との排他的論理和を出力するＥＸＯＲ回路４５ｆを有する。ＤＡＴＡは、ＩＯバッファ４３に保持されている。
【0099】
さらに、ＳＬコラムデコーダ４５は、２つの入力端子の一方にＮＡＮＤ回路４５ｃ１～４５ｃ５の何れかの出力が入力されるＥＸＯＲ回路４５ｈ１，４５ｈ３，４５ｈ５，４５ｅ７，４５ｈ９と、２つの入力端子の一方にインバータ４５ｄ１～４５ｄ４の何れかの出力が入力されるＥＸＯＲ回路４５ｈ２，４５ｈ４，４５ｈ６，４５ｈ８を有する。また、ＳＬコラムデコーダ４５は、２つの入力端子の一方にＮＡＮＤ回路４５ｃ５の出力をインバータ４５ｄ５により反転させた値が入力されるＥＸＯＲ回路４５ｈ１０を有する。ＥＸＯＲ回路４５ｈ１～４５ｈ１０の２つの入力端子の他方には、ＥＸＯＲ回路４５ｆの出力がインバータ４５ｇによって反転された値が入力される。
【0100】
ＳＬライトドライバ４６は、ソース線ＳＬ０～ＳＬ４のそれぞれに所定の電位を印加する回路部４６ａ１，４６ａ２，４６ａ３，４６ａ４，４６ａ５を有する。
回路部４６ａ１は、ＥＸＯＲ回路４５ｈ１，４５ｈ２の出力と、コマンドデコーダ４２が出力する制御信号の１つであるライト信号ＷＲに基づいて、ソース線ＳＬ４に所定の電位を印加する。回路部４６ａ２は、ＥＸＯＲ回路４５ｈ３，４５ｈ４の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ３に所定の電位を印加する。回路部４６ａ３は、ＥＸＯＲ回路４５ｈ５，４５ｈ６の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ２に所定の電位を印加する。回路部４６ａ４は、ＥＸＯＲ回路４５ｈ７，４５ｈ８の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ１に所定の電位を印加する。回路部４６ａ５は、ＥＸＯＲ回路４５ｈ９，４５ｈ１０の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ０に所定の電位を印加する。ライト信号ＷＲは、書換動作が行われる場合に１（論理レベルがＨレベルの電位（たとえば、ＶＤＤ））となる信号である。
回路部４６ａ１は、ＥＸＯＲ回路４５ｈ１，４５ｈ２の出力と、コマンドデコーダ４２が出力する制御信号の１つであるライト信号ＷＲに基づいて、ソース線ＳＬ４に所定の電位を印加する。回路部４６ａ２は、ＥＸＯＲ回路４５ｈ３，４５ｈ４の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ３に所定の電位を印加する。回路部４６ａ３は、ＥＸＯＲ回路４５ｈ５，４５ｈ６の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ２に所定の電位を印加する。回路部４６ａ４は、ＥＸＯＲ回路４５ｈ７，４５ｈ８の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ１に所定の電位を印加する。回路部４６ａ５は、ＥＸＯＲ回路４５ｈ９，４５ｈ１０の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ０に所定の電位を印加する。ライト信号ＷＲは、書換動作が行われる場合に１（論理レベルがＨレベルの電位（たとえば、ＶＤＤ））となる信号である。
【0101】
回路部４６ａ１～４６ａ５は同様の回路構成であるため、以下では回路部４６ａ１の回路構成例について説明し、回路部４６ａ２～４６ａ５の回路構成についての説明は省略する。
【0102】
回路部４６ａ１は、インバータ４６ｂ１，４６ｂ２、ＡＮＤ（論理積）回路４６ｂ３，４６ｂ４、インバータ４６ｂ５、ｎチャネル型ＭＯＳＦＥＴ４６ｂ６，４６ｂ８、ｐチャネル型ＭＯＳＦＥＴ４６ｂ７を有する。
【0103】
ＡＮＤ回路４６ｂ３は、ＥＸＯＲ回路４５ｈ１の出力がインバータ４６ｂ１によって反転された値と、ライト信号ＷＲとの論理積を出力する。ＡＮＤ回路４６ｂ４は、ＥＸＯＲ回路４５ｈ２の出力がインバータ４６ｂ２によって反転された値と、ライト信号ＷＲとの論理積を出力する。ＡＮＤ回路４６ｂ３，４６ｂ４は、出力する電位を昇圧するレベルシフタ（図１５では“ＬＳ”と表記されている）の機能も有する。ｎチャネル型ＭＯＳＦＥＴ４６ｂ６，４６ｂ８、ｐチャネル型ＭＯＳＦＥＴ４６ｂ７においてＶＤＤより高い電位であるＶＷＲが用いられるためである。
【0104】
ｎチャネル型ＭＯＳＦＥＴ４６ｂ６のゲートには、ＡＮＤ回路４６ｂ３の出力が入力され、ｐチャネル型ＭＯＳＦＥＴ４６ｂ７のゲートには、ＡＮＤ回路４６ｂ３の出力がインバータ４６ｂ５によって反転された値が入力される。ｎチャネル型ＭＯＳＦＥＴ４６ｂ６とｐチャネル型ＭＯＳＦＥＴ４６ｂ７のドレインまたはソースの一方に、ＶＷＲが印加され、他方はソース線ＳＬ４に接続される。
【0105】
ｎチャネル型ＭＯＳＦＥＴ４６ｂ８のゲートには、ＡＮＤ回路４６ｂ４の出力が入力され、ドレインまたはソースの一方がＧＮＤとされ、他方はソース線ＳＬ４に接続される。
なお、図１５に示したＳＬコラムデコーダ４５では、書換動作時に選択するソース線を決定する回路部分が示されているが、読み出し動作時に選択するソース線を決定する回路部分については図示が省略されている。読み出し動作時に選択するソース線を決定する回路部分は、アドレスに応じて、読み出し対象のメモリ素子に接続されるソース線を決定し、そのソース線をセンスアンプ４４に接続する回路構成となっている。
なお、図１５に示したＳＬコラムデコーダ４５では、書換動作時に選択するソース線を決定する回路部分が示されているが、読み出し動作時に選択するソース線を決定する回路部分については図示が省略されている。読み出し動作時に選択するソース線を決定する回路部分は、アドレスに応じて、読み出し対象のメモリ素子に接続されるソース線を決定し、そのソース線をセンスアンプ４４に接続する回路構成となっている。
【0106】
図１６は、ＷＬローデコーダの回路例を示す図である。
ＷＬローデコーダ４７は、ロウアドレスＡ２，Ａ３，Ａ４と、コマンドデコーダ４２が出力する制御信号であるライト信号ＷＲとリード信号ＲＤに基づいて、ワード線ＷＬ０～ＷＬ７の何れか１本または２本を駆動する。リード信号ＲＤは、読み出し動作が行われる場合に１（論理レベルがＨレベルの電位（たとえば、ＶＤＤ））となる信号である。
ＷＬローデコーダ４７は、ロウアドレスＡ２，Ａ３，Ａ４と、コマンドデコーダ４２が出力する制御信号であるライト信号ＷＲとリード信号ＲＤに基づいて、ワード線ＷＬ０～ＷＬ７の何れか１本または２本を駆動する。リード信号ＲＤは、読み出し動作が行われる場合に１（論理レベルがＨレベルの電位（たとえば、ＶＤＤ））となる信号である。
【0107】
ＷＬローデコーダ４７は、インバータ４７ａ１，４７ａ２，４７ａ３、回路部４７ｂ，４７ｃ，４７ｄを有する。
回路部４７ｂは、３入力のＡＮＤ回路を８つ有する。ＡＮＤ回路のそれぞれは、ロウアドレスＡ２，Ａ３，Ａ４、またはロウアドレスＡ２，Ａ３，Ａ４をインバータ４７ａ１，４７ａ２，４７ａ３により反転させた値のうちの３つについての論理積を出力する。たとえば、ＡＮＤ回路４７ｂ１は、ロウアドレスＡ２，Ａ３，Ａ４のそれぞれを反転させた値についての論理積を出力する。
回路部４７ｂは、３入力のＡＮＤ回路を８つ有する。ＡＮＤ回路のそれぞれは、ロウアドレスＡ２，Ａ３，Ａ４、またはロウアドレスＡ２，Ａ３，Ａ４をインバータ４７ａ１，４７ａ２，４７ａ３により反転させた値のうちの３つについての論理積を出力する。たとえば、ＡＮＤ回路４７ｂ１は、ロウアドレスＡ２，Ａ３，Ａ４のそれぞれを反転させた値についての論理積を出力する。
【0108】
回路部４７ｃは、２入力のＡＮＤ回路を８つと、３入力のＡＮＤ回路を４つ有する。８つの２入力のＡＮＤ回路のそれぞれは、回路部４７ｂの８つのＡＮＤ回路の何れかの出力と、リード信号ＲＤとの論理積を出力する。たとえば、ＡＮＤ回路４７ｃ１は、ＡＮＤ回路４７ｂ１の出力と、リード信号ＲＤとの論理積を出力する。
【0109】
４つの３入力のＡＮＤ回路のそれぞれは、ロウアドレスＡ３，Ａ４、またはロウアドレスＡ３，Ａ４を反転させた値のうちの２つと、ライト信号ＷＲとの論理積を出力する。たとえば、ＡＮＤ回路４７ｃ２は、ロウアドレスＡ３，Ａ４を反転させた値と、ライト信号ＷＲとの論理積を出力する。
【0110】
回路部４７ｄは、レベルシフタとしての機能も有するＯＲ（論理和）回路を８つ有する。８つのＯＲ回路のそれぞれは、回路部４７ｃの８つの２入力のＡＮＤ回路のうちの１つと、４つの３入力のＡＮＤ回路のうちの１つの出力との論理和を昇圧して、ワード線の電位として出力する。たとえば、ＯＲ回路４７ｄ１は、ＡＮＤ回路４７ｃ１，４７ｃ２の出力の論理和を昇圧して、ワード線ＷＬ０の電位として出力する。
【0111】
【0112】
たとえば、ロウアドレスＡ２，Ａ３が０でロウアドレスＡ４が１である場合、書換時（ライト信号ＷＲ＝１、リード信号ＲＤ＝０）には、２本のワード線ＷＬ４，ＷＬ５が駆動される。一方、読み出し時（ライト信号ＷＲ＝０，リード信号ＲＤ＝１）には、１本のワード線ＷＬ４が駆動される。
【0113】
図１７は、ＢＬコラムデコーダ及びＢＬライトドライバの回路例を示す図である。
図１１～図１４に示したように、書換対象のメモリ素子の列方向の位置、たとえば、メモリ素子５１ａ１，５１ａ２の何れが書換対象になるか否かによって、ＶＷＲを印加するビット線が変わってくる。そのため、ＢＬコラムデコーダ４８は、コラムアドレスＡ０，Ａ１のほか、ロウアドレスＡ２，Ａ３，Ａ４の一部である、ロウアドレスＡ２，Ａ３も用いて選択するビット線を決定する。
図１１～図１４に示したように、書換対象のメモリ素子の列方向の位置、たとえば、メモリ素子５１ａ１，５１ａ２の何れが書換対象になるか否かによって、ＶＷＲを印加するビット線が変わってくる。そのため、ＢＬコラムデコーダ４８は、コラムアドレスＡ０，Ａ１のほか、ロウアドレスＡ２，Ａ３，Ａ４の一部である、ロウアドレスＡ２，Ａ３も用いて選択するビット線を決定する。
【0114】
ＢＬコラムデコーダ４８は、ロウアドレスＡ２，Ａ３の排他的論理和を出力するＥＸＯＲ回路４８ａと、３入力のＡＮＤ回路４８ｃ１，４８ｃ２，４８ｃ３，４８ｃ４，４８ｃ５，４８ｃ６，４８ｃ７，４８ｃ８を有する。ＡＮＤ回路４８ｃ１～４８ｃ８のそれぞれには、コラムアドレスＡ０かコラムアドレスＡ０をインバータ４８ｂ１により反転させた値と、コラムアドレスＡ１かコラムアドレスＡ１をインバータ４８ｂ２により反転させた値が入力される。さらに、ＡＮＤ回路４８ｃ１～４８ｃ８のそれぞれには、ＥＸＯＲ回路４８ａの出力またはＥＸＯＲ回路４８ａの出力をインバータ４８ｂ３により反転させた値が入力される。
【0115】
また、ＢＬコラムデコーダ４８は、ＮＯＲ（否定論理和）回路４８ｄ１，４８ｄ２，４８ｄ３，４８ｄ４を有する。ＮＯＲ回路４８ｄ１は、ＡＮＤ回路４８ｃ１の出力とＧＮＤとの否定論理和を出力し、ＮＯＲ回路４８ｄ２は、ＡＮＤ回路４８ｃ２，４８ｃ３の出力の否定論理和を出力する。ＮＯＲ回路４８ｄ３は、ＡＮＤ回路４８ｃ４，４８ｃ５の出力の否定論理和を出力し、ＮＯＲ回路４８ｄ４は、ＡＮＤ回路４８ｃ６，４８ｃ７の出力の否定論理和を出力する。なお、ＡＮＤ回路４８ｃの出力端子はどこにも接続されていない。このようなＡＮＤ回路４８ｃは、配線の負荷を揃えるために設けられているが、なくてもよい。
【0116】
また、ＢＬコラムデコーダ４８は、ＮＡＮＤ回路４８ｅ１，４８ｅ２，４８ｅ３，４８ｅ４を有する。ＮＡＮＤ回路４８ｅ１は、ＮＯＲ回路４８ｄ１の出力とＶＤＤとの否定論理積を出力する。ＮＡＮＤ回路４８ｅ２は、ＮＯＲ回路４８ｄ２の出力と、ＮＡＮＤ回路４８ｅ１の出力をインバータ４８ｆ１により反転させた値との否定論理積を出力する。ＮＡＮＤ回路４８ｅ３は、ＮＯＲ回路４８ｄ３の出力と、ＮＡＮＤ回路４８ｅ２の出力をインバータ４８ｆ２により反転させた値との否定論理積を出力する。ＮＡＮＤ回路４８ｅ４は、ＮＯＲ回路４８ｄ４の出力と、ＮＡＮＤ回路４８ｅ３の出力をインバータ４８ｆ３により反転させた値との否定論理積を出力する。
【0117】
また、ＢＬコラムデコーダ４８は、ＮＡＮＤ回路４８ｈ１，４８ｈ２，４８ｈ３を有する。ＮＡＮＤ回路４８ｈ１は、前述のインバータ４８ｂ３の出力である信号（ＥＸ２３Ｂ）をインバータ４８ｇ１により反転させた値と、ＤＡＴＡとの否定論理積を出力する。ＮＡＮＤ回路４８ｈ２は、ＥＸ２３Ｂと、ＤＡＴＡをインバータ４８ｇ２により反転させた値との否定論理積を出力する。ＮＡＮＤ回路４８ｈ３は、ＮＡＮＤ回路４８ｈ１，４８ｈ２の出力の否定論理積を出力する。
【0118】
さらに、ＢＬコラムデコーダ４８は、ＥＸＯＲ回路４８ｉ１，４８ｉ２，４８ｉ３，４８ｉ４，４８ｉ５，４８ｉ６，４８ｉ７，４８ｉ８を有する。ＥＸＯＲ回路４８ｉ１～４８ｉ８のそれぞれは、ＮＡＮＤ回路４８ｅ１～４８ｅ４の出力、またはＮＡＮＤ回路４８ｅ１～４８ｅ４の出力をインバータ４８ｆ１～４８ｆ４により反転させた値と、ＮＡＮＤ回路４８ｈ３の出力との排他的論理和を出力する。
【0119】
ＢＬライトドライバ４９は、ビット線ＢＬ０～ＢＬ３のそれぞれに所定の電圧を印加する回路部４９ａ１，４９ａ２，４９ａ３，４９ａ４を有する。
回路部４９ａ１は、ＥＸＯＲ回路４８ｉ１，４８ｉ２の出力と、ライト信号ＷＲに基づいて、ビット線ＢＬ３に所定の電位を印加する。回路部４９ａ２は、ＥＸＯＲ回路４８ｉ３，４８ｉ４の出力と、ライト信号ＷＲに基づいて、ビット線ＢＬ２に所定の電位を印加する。回路部４９ａ３は、ＥＸＯＲ回路４８ｉ５，４８ｉ６の出力と、ライト信号ＷＲに基づいて、ビット線ＢＬ１に所定の電位を印加する。回路部４９ａ４は、ＥＸＯＲ回路４８ｉ７，４８ｉ８の出力と、ライト信号ＷＲに基づいて、ビット線ＢＬ０に所定の電位を印加する。
回路部４９ａ１は、ＥＸＯＲ回路４８ｉ１，４８ｉ２の出力と、ライト信号ＷＲに基づいて、ビット線ＢＬ３に所定の電位を印加する。回路部４９ａ２は、ＥＸＯＲ回路４８ｉ３，４８ｉ４の出力と、ライト信号ＷＲに基づいて、ビット線ＢＬ２に所定の電位を印加する。回路部４９ａ３は、ＥＸＯＲ回路４８ｉ５，４８ｉ６の出力と、ライト信号ＷＲに基づいて、ビット線ＢＬ１に所定の電位を印加する。回路部４９ａ４は、ＥＸＯＲ回路４８ｉ７，４８ｉ８の出力と、ライト信号ＷＲに基づいて、ビット線ＢＬ０に所定の電位を印加する。
【0120】
回路部４９ａ１～４９ａ４は同様の回路構成であるため、以下では回路部４９ａ１の回路構成例について説明し、回路部４９ａ２～４９ａ４の回路構成についての説明は省略する。
【0121】
回路部４９ａ１は、インバータ４９ｂ１，４９ｂ２、ＡＮＤ回路４９ｂ３，４９ｂ４、インバータ４９ｂ５、ｎチャネル型ＭＯＳＦＥＴ４９ｂ６，４６ｂ８、ｐチャネル型ＭＯＳＦＥＴ４９ｂ７を有する。
【0122】
ＡＮＤ回路４９ｂ３は、ＥＸＯＲ回路４８ｉ１の出力がインバータ４９ｂ１によって反転された値と、ライト信号ＷＲとの論理積を出力する。ＡＮＤ回路４９ｂ４は、ＥＸＯＲ回路４８ｉ２の出力がインバータ４９ｂ２によって反転された値と、ライト信号ＷＲとの論理積を出力する。ＡＮＤ回路４９ｂ３，４９ｂ４は、出力する電位を昇圧するレベルシフタの機能も有する。
【0123】
ｎチャネル型ＭＯＳＦＥＴ４９ｂ６のゲートには、ＡＮＤ回路４９ｂ３の出力が入力され、ｐチャネル型ＭＯＳＦＥＴ４９ｂ７のゲートには、ＡＮＤ回路４９ｂ３の出力がインバータ４９ｂ５によって反転された値が入力される。ｎチャネル型ＭＯＳＦＥＴ４９ｂ６とｐチャネル型ＭＯＳＦＥＴ４９ｂ７のドレインまたはソースの一方に、ＶＷＲが印加され、他方はビット線ＢＬ３に接続される。
【0124】
ｎチャネル型ＭＯＳＦＥＴ４９ｂ８のゲートには、ＡＮＤ回路４９ｂ４の出力が入力され、ドレインまたはソースの一方がＧＮＤとされ、他方はビット線ＢＬ３に接続される。
なお、図１７に示したＢＬコラムデコーダ４８では、書換動作時に選択するビット線を決定する回路部分が示されているが、読み出し動作時に選択するビット線を決定する回路部分については図示が省略されている。読み出し動作時に選択するビット線を決定する回路部分は、アドレスに応じて、読み出し対象のメモリ素子に接続されるビット線を決定し、そのビット線の電位をＧＮＤとする回路構成となっている。
なお、図１７に示したＢＬコラムデコーダ４８では、書換動作時に選択するビット線を決定する回路部分が示されているが、読み出し動作時に選択するビット線を決定する回路部分については図示が省略されている。読み出し動作時に選択するビット線を決定する回路部分は、アドレスに応じて、読み出し対象のメモリ素子に接続されるビット線を決定し、そのビット線の電位をＧＮＤとする回路構成となっている。
【0125】
図１８は、ＳＥＰローデコーダの回路例を示す図である。
ＳＥＰローデコーダ５０は、ロウアドレスＡ３，Ａ４と、コマンドデコーダ４２が出力する制御信号であるライト信号ＷＲに基づいて、分離選択線ＳＥＰ０～ＳＥＰ３の何れか１本を駆動する。
ＳＥＰローデコーダ５０は、ロウアドレスＡ３，Ａ４と、コマンドデコーダ４２が出力する制御信号であるライト信号ＷＲに基づいて、分離選択線ＳＥＰ０～ＳＥＰ３の何れか１本を駆動する。
【0126】
ＳＥＰローデコーダ５０は、インバータ５０ａ１，５０ａ２、ＡＮＤ回路５０ｂ１，５０ｂ２，５０ｂ３，５０ｂ４、レベルシフタ機能を有するＡＮＤ回路５０ｃ１，５０ｃ２，５０ｃ３，５０ｃ４を有する。
【0127】
ＡＮＤ回路５０ｂ１は、ロウアドレスＡ３，Ａ４をインバータ５０ａ１，５０ａ２によって反転させた値の論理積を出力し、ＡＮＤ回路５０ｂ２は、ロウアドレスＡ３と、ロウアドレスＡ４をインバータ５０ａ２によって反転させた値との論理積を出力する。ＡＮＤ回路５０ｂ３は、ロウアドレスＡ３をインバータ５０ａ１によって反転させた値と、ロウアドレスＡ４との論理積を出力し、ＡＮＤ回路５０ｂ４は、ロウアドレスＡ３，Ａ４の論理積を出力する。
【0128】
ＡＮＤ回路５０ｃ１は、ＡＮＤ回路５０ｂ１の出力と、ライト信号ＷＲとの論理積を昇圧して、分離選択線ＳＥＰ０の電位として出力する。ＡＮＤ回路５０ｃ２は、ＡＮＤ回路５０ｂ２の出力と、ライト信号ＷＲとの論理積を昇圧して、分離選択線ＳＥＰ１の電位として出力する。ＡＮＤ回路５０ｃ３は、ＡＮＤ回路５０ｂ３の出力と、ライト信号ＷＲとの論理積を昇圧して、分離選択線ＳＥＰ２の電位として出力する。ＡＮＤ回路５０ｃ４は、ＡＮＤ回路５０ｂ４の出力と、ライト信号ＷＲとの論理積を昇圧して、分離選択線ＳＥＰ３の電位として出力する。
【0129】
このようなＳＥＰローデコーダ５０では、ロウアドレスＡ３が０、ロウアドレスＡ４が１の場合、書換時（ライト信号ＷＲ＝１）には、１本の分離選択線ＳＥＰ２が駆動される。一方、書換時ではないとき（ライト信号ＷＲ＝０（接地電位））には、全ての分離選択線ＳＥＰ０～ＳＥＰ３の電位は接地電位となる。
【0130】
以下、第３の実施の形態の抵抗変化型メモリ４０の動作の一例の流れを示す。
図１９は、第３の実施の形態の抵抗変化型メモリの動作の一例の流れを示すタイミングチャートである。
図１９は、第３の実施の形態の抵抗変化型メモリの動作の一例の流れを示すタイミングチャートである。
【0131】
アドレスバッファ４１に書換対象のメモリ素子のアドレスが保持され、ＩＯバッファ４３に書換用のＤＡＴＡが保持された後（タイミングｔ１）、ライト信号ＷＲの論理レベルがＨレベルに立ち上がると（タイミングｔ２）、書換動作が開始される。
【0132】
書換動作では、ライト信号ＷＲの立ち上がりに同期して、アドレスに応じた２本のワード線が駆動される（図１９では“選択ＷＬ”の電位の立ち上がりによって表されている）。また、ライト信号ＷＲの立ち上がりに同期して、アドレスに応じた１本の分離選択線が駆動される（図１９では“選択ＳＥＰ”の電位の立ち上がりによって表されている）。さらに、前述のようにアドレスに応じて、ビット線ＢＬ０～ＢＬ３、ソース線ＳＬ０～ＳＬ４のうち書換用のＨレベルの電位が印加されるものと、接地電位となるものが決まる（図１９では、“ＢＬ”、“ＳＬ”の電位の変化によって表されている）。
【0133】
ライト信号ＷＲの論理レベルがＬレベルに立ち下がると（タイミングｔ３）、それに同期して電位がＨレベルに立ち上がっていたワード線、分離選択線、ビット線、ソース線の電位が接地電位に立ち下がる。これによって書換動作が終了する。
【0134】
一方、アドレスバッファ４１に読み出し対象のメモリ素子のアドレスが保持された後（タイミングｔ４）、リード信号ＲＤの論理レベルがＨレベルに立ち上がると（タイミングｔ５）、読み出し動作が開始される。
【0135】
読み出し動作では、リード信号ＲＤの立ち上がりに同期して、アドレスに応じた１本のワード線が駆動される（図１９では“選択ＷＬ”の電位の立ち上がりによって表されている）。また、読み出し対象のメモリ素子に接続されたソース線に書換用のＨレベルの電位よりも低い電位（接地電位よりは高い電位）が印加される。読み出し対象のメモリ素子に接続されるビット線の電位は接地電位のままである。その後、ソース線の電位はメモリ素子の抵抗状態に応じて変化し、その変化の差に基づいて、センスアンプ４４によって読み出しデータが判定される（タイミングｔ６）。
【0136】
リード信号ＲＤの論理レベルがＬレベルに立ち下がると（タイミングｔ７）、それに同期して電位がＨレベルに立ち上がっていたワード線、ソース線の電位が接地電位に立ち下がる。これによって読み出し動作が終了する。
【0137】
図２０は、第３の実施の形態の抵抗変化型メモリにおけるあるメモリ素子に対する書換動作が行われる際の電流の流れを示す図である。
たとえば、メモリ素子５１ａ１の書換時には、以下のような動作が行われる。ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２に論理レベルがＨレベルの電位が印加され、その他のワード線や分離選択線は、接地電位とされる。
たとえば、メモリ素子５１ａ１の書換時には、以下のような動作が行われる。ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２に論理レベルがＨレベルの電位が印加され、その他のワード線や分離選択線は、接地電位とされる。
【0138】
これにより、セルトランジスタ５１ｂ１，５１ｂ２がオンし、２つのメモリ素子５１ａ１，５１ａ２がビット線ＢＬ２に電気的に接続される。そして、たとえば、メモリ素子５１ａ１に記憶されているデータを、データ“１”に書き換える場合、ソース線ＳＬ２の電位が接地電位とされ、ビット線ＢＬ２の電位が書換用のＨレベルの電位とされる。メモリ素子５１ａ１に記憶されているデータを、データ“０”に書き換える場合、ソース線ＳＬ２の電位が書換用のＨレベルの電位とされ、ビット線ＢＬ２の電位が接地電位とされる。
【0139】
一方、書換対象ではないメモリ素子５１ａ２に接続されているソース線ＳＬ３の電位は、ビット線ＢＬ２と同電位とされる。
上記のような各電位がビット線ＢＬ２、ソース線ＳＬ２，ＳＬ３に発生している場合、ソース線ＳＬ２とビット線ＢＬ２は、セルトランジスタ５１ｂ１を介した電流経路と、セルトランジスタ５１ｂ２を介した電流経路により結ばれる。これにより、レイアウト面積の増加を抑えつつ、セルトランジスタの幅を広げることと同様の効果が得られる。すなわち、書換対象のメモリ素子５１ａ１を流れる電流の経路上に存在する抵抗を抑えることができる。したがって、書換対象のメモリ素子以外の素子の抵抗成分による電圧降下量を抑えられるため、書換用の電圧も低く抑えることができる。このことにより、書換用の電圧を発生する回路の簡素化や消費電力の低減も可能となる。
上記のような各電位がビット線ＢＬ２、ソース線ＳＬ２，ＳＬ３に発生している場合、ソース線ＳＬ２とビット線ＢＬ２は、セルトランジスタ５１ｂ１を介した電流経路と、セルトランジスタ５１ｂ２を介した電流経路により結ばれる。これにより、レイアウト面積の増加を抑えつつ、セルトランジスタの幅を広げることと同様の効果が得られる。すなわち、書換対象のメモリ素子５１ａ１を流れる電流の経路上に存在する抵抗を抑えることができる。したがって、書換対象のメモリ素子以外の素子の抵抗成分による電圧降下量を抑えられるため、書換用の電圧も低く抑えることができる。このことにより、書換用の電圧を発生する回路の簡素化や消費電力の低減も可能となる。
【0140】
また、分離トランジスタ（たとえば、分離トランジスタ５１ｃ１）が設けられていることで、前述の第２の実施の形態の抵抗変化型メモリ２０と同様の効果も得られる。
（第４の実施の形態）
以下、第４の実施の形態の抵抗変化型メモリを説明する。第４の実施の形態の抵抗変化型メモリは、メモリアレイにおけるソース線の配置及び本数が、第３の実施の形態の抵抗変化型メモリ４０とは異なる。
（第４の実施の形態）
以下、第４の実施の形態の抵抗変化型メモリを説明する。第４の実施の形態の抵抗変化型メモリは、メモリアレイにおけるソース線の配置及び本数が、第３の実施の形態の抵抗変化型メモリ４０とは異なる。
【0141】
【0142】
図２１のメモリアレイ６０は、ソース線ＳＬ０ａ，ＳＬ０ｂ，ＳＬ１ａ，ＳＬ１ｂ，ＳＬ２ａ，ＳＬ２ｂ，ＳＬ３ａ，ＳＬ３ｂを有する。ソース線ＳＬ０ａ～ＳＬ３ｂのそれぞれは、ビット線ＢＬ０～ＢＬ３の何れか１本のビット線に一方の端子が接続される複数のメモリ素子の一部のメモリ素子の他方の端子に接続される。
【0143】
図２１の例では、ソース線ＳＬ０ａは、ビット線ＢＬ０に一方の端子が接続される８つのメモリ素子のうち、４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ０ｂは、ビット線ＢＬ０に一方の端子が接続される８つのメモリ素子のうち、ソース線ＳＬ０ａが接続していない４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ１ａは、ビット線ＢＬ１に一方の端子が接続される８つのメモリ素子のうち、４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ１ｂは、ビット線ＢＬ１に一方の端子が接続される８つのメモリ素子のうち、ソース線ＳＬ１ａが接続していない４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ２ａは、ビット線ＢＬ２に一方の端子が接続される８つのメモリ素子のうち、４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ２ｂは、ビット線ＢＬ２に一方の端子が接続される８つのメモリ素子のうち、ソース線ＳＬ２ａが接続していない４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ３ａは、ビット線ＢＬ３に一方の端子が接続される８つのメモリ素子のうち、４つのメモリ素子の他方の端子に接続されている。ソース線ＳＬ３ｂは、ビット線ＢＬ３に一方の端子が接続される８つのメモリ素子のうち、ソース線ＳＬ３ａが接続していない４つのメモリ素子の他方の端子に接続されている。
【0144】
上記のメモリアレイ６０では、書換対象以外のメモリ素子に、書換用の電位差が印加されることを防ぐために、選択される書換対象のメモリ素子の位置や、データを０、１の何れに書き換えるかに応じて、以下のような４つの印加電位の状態が適用される。
【0145】
図２２は、印加電位の１つ目の状態を示す図である。図２２では、メモリ素子５１ａ１のデータを１に書き換えるときのソース線ＳＬ０ａ～ＳＬ３ｂ、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
【0146】
図２２において、ソース線ＳＬ０ａ～ＳＬ３ｂとビット線ＢＬ０～ＢＬ３のうち、書換用のＨレベルの電位（以下ＶＷＲと表記する）が印加されるものは実線で表されており、Ｌレベルの電位（以下、ＧＮＤと表記する）とされるものは破線で表されている。また、ワード線ＷＬ０～ＷＬ７と分離選択線ＳＥＰ０～ＳＥＰ３のうち、論理レベルがＨレベルの電位が印加されるものは実線で表されており、ＧＮＤとされるものは破線で表されている。後述する図２３～図２５についても同様である。
【0147】
図２２の印加電位の状態では、メモリ素子５１ａ１のデータを１に書き換えるため、ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２には、論理レベルがＨレベルの電位が印加される。その他のワード線ＷＬ０～ＷＬ３，ＷＬ６，ＷＬ７と分離選択線ＳＥＰ０，ＳＥＰ１，ＳＥＰ３は、ＧＮＤとされる。また、ビット線ＢＬ２にはＶＷＲが印加され、ソース線ＳＬ２ａはＧＮＤとされる。
【0148】
このとき、書換対象ではないメモリ素子５１ａ２にもビット線ＢＬ２が接続される。メモリ素子５１ａ２に書換用の電位差が印加されることを防ぐために、メモリ素子５１ａ２に接続されるソース線ＳＬ２ｂにもＶＷＲが印加される。
【0149】
その他のビット線ＢＬ０，ＢＬ１，ＢＬ３、ソース線ＳＬ０ａ～ＳＬ１ｂ，ＳＬ３ａ，ＳＬ３ｂはＧＮＤとされる。
図２３は、印加電位の２つ目の状態を示す図である。図２３では、メモリ素子５１ａ２のデータを１に書き換えるときのソース線ＳＬ０ａ～ＳＬ３ｂ、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
図２３は、印加電位の２つ目の状態を示す図である。図２３では、メモリ素子５１ａ２のデータを１に書き換えるときのソース線ＳＬ０ａ～ＳＬ３ｂ、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
【0150】
図２３の印加電位の状態では、メモリ素子５１ａ２のデータを１に書き換えるため、ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２には、論理レベルがＨレベルの電位が印加される。その他のワード線ＷＬ０～ＷＬ３，ＷＬ６，ＷＬ７と分離選択線ＳＥＰ０，ＳＥＰ１，ＳＥＰ３は、ＧＮＤとされる。また、ビット線ＢＬ２にはＶＷＲが印加され、ソース線ＳＬ２ｂはＧＮＤとされる。
【0151】
このとき、書換対象ではないメモリ素子５１ａ１にもビット線ＢＬ２が接続される。メモリ素子５１ａ１に書換用の電位差が印加されることを防ぐために、メモリ素子５１ａ１に接続されるソース線ＳＬ２ａにもＶＷＲが印加される。
【0152】
その他のビット線ＢＬ０，ＢＬ１，ＢＬ３、ソース線ＳＬ０ａ～ＳＬ１ｂ，ＳＬ３ａ，ＳＬ３ｂはＧＮＤとされる。
図２４は、印加電位の３つ目の状態を示す図である。図２４では、メモリ素子５１ａ１のデータを０に書き換えるときのソース線ＳＬ０ａ～ＳＬ３ｂ、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
図２４は、印加電位の３つ目の状態を示す図である。図２４では、メモリ素子５１ａ１のデータを０に書き換えるときのソース線ＳＬ０ａ～ＳＬ３ｂ、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
【0153】
図２４の印加電位の状態では、メモリ素子５１ａ１のデータを０に書き換えるため、ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２には、論理レベルがＨレベルの電位が印加される。その他のワード線ＷＬ０～ＷＬ３，ＷＬ６，ＷＬ７と分離選択線ＳＥＰ０，ＳＥＰ１，ＳＥＰ３は、ＧＮＤとされる。また、ソース線ＳＬ２ａにはＶＷＲが印加され、ビット線ＢＬ２はＧＮＤとされる。
【0154】
その他のビット線ＢＬ０，ＢＬ１，ＢＬ３、ソース線ＳＬ０ａ～ＳＬ１ｂ，ＳＬ２ｂ，ＳＬ３ａ，ＳＬ３ｂはＧＮＤとされる。
図２５は、印加電位の４つ目の状態を示す図である。図２５では、メモリ素子５１ａ２のデータを０に書き換えるときのソース線ＳＬ０ａ～ＳＬ３ｂ、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
図２５は、印加電位の４つ目の状態を示す図である。図２５では、メモリ素子５１ａ２のデータを０に書き換えるときのソース線ＳＬ０ａ～ＳＬ３ｂ、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０～ＷＬ７、分離選択線ＳＥＰ０～ＳＥＰ３の印加電位の例が示されている。
【0155】
図２５の印加電位の状態では、メモリ素子５１ａ２のデータを０に書き換えるため、ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２には、論理レベルがＨレベルの電位が印加される。その他のワード線ＷＬ０～ＷＬ３，ＷＬ６，ＷＬ７と分離選択線ＳＥＰ０，ＳＥＰ１，ＳＥＰ３は、ＧＮＤとされる。また、ソース線ＳＬ２ｂにはＶＷＲが印加され、ビット線ＢＬ２はＧＮＤとされる。
【0156】
その他のビット線ＢＬ０，ＢＬ１，ＢＬ３、ソース線ＳＬ０ａ～ＳＬ１ｂ，ＳＬ２ａ，ＳＬ３ａ，ＳＬ３ｂはＧＮＤとされる。
以上のような各印加電位の状態を実現するための、ＷＬローデコーダとＳＥＰローデコーダは、図１６及び図１８に示したＷＬローデコーダ４７とＳＥＰローデコーダ５０と同じ回路でよい。一方、ＳＬコラムデコーダ、ＳＬライトドライバ、ＢＬコラムデコーダ及びＢＬライトドライバは、図１５及び図１７に示したＳＬコラムデコーダ４５、ＳＬライトドライバ４６、ＢＬコラムデコーダ４８及びＢＬライトドライバ４９と異なる。
以上のような各印加電位の状態を実現するための、ＷＬローデコーダとＳＥＰローデコーダは、図１６及び図１８に示したＷＬローデコーダ４７とＳＥＰローデコーダ５０と同じ回路でよい。一方、ＳＬコラムデコーダ、ＳＬライトドライバ、ＢＬコラムデコーダ及びＢＬライトドライバは、図１５及び図１７に示したＳＬコラムデコーダ４５、ＳＬライトドライバ４６、ＢＬコラムデコーダ４８及びＢＬライトドライバ４９と異なる。
【0157】
図２６は、第４の実施の形態の抵抗変化型メモリのＳＬコラムデコーダ及びＳＬライトドライバの回路例を示す図である。
ＳＬコラムデコーダ６１は、コラムアドレスＡ０，Ａ１のほか、ロウアドレスＡ２，Ａ３も用いて選択するソース線を決定する。
ＳＬコラムデコーダ６１は、コラムアドレスＡ０，Ａ１のほか、ロウアドレスＡ２，Ａ３も用いて選択するソース線を決定する。
【0158】
ＳＬコラムデコーダ６１は、ＡＮＤ回路６１ａ１，６１ａ２，６１ａ３，６１ａ４を有する。ＡＮＤ回路６１ａ１，６１ａ２，６１ａ３，６１ａ４の２つの入力端子にはコラムアドレスＡ０，Ａ１、またはコラムアドレスＡ０，Ａ１をインバータ６１ｂ１，６１ｂ２を反転させた値が入力される。
【0159】
また、ＳＬコラムデコーダ６１は、ロウアドレスＡ２，Ａ３の排他的論理和を出力するＥＸＯＲ回路６１ｃと、書換データ（ＤＡＴＡ）と、ＥＸＯＲ回路６１ｃの出力との排他的論理和を出力するＥＸＯＲ回路６１ｄを有する。
【0160】
さらに、ＳＬコラムデコーダ６１は、２つの入力端子の一方にＡＮＤ回路６１ａ１～６１ａ４の何れかの出力が入力されるＡＮＤ回路６１ｆ１，６１ｆ２，６１ｆ３，６１ｆ４，６１ｆ５，６１ｆ６，６１ｆ７，６１ｆ８を有する。ＡＮＤ回路６１ｆ１～６１ｆ８の２つの入力端子の他方には、ＥＸＯＲ回路６１ｄの出力、またはＥＸＯＲ回路６１ｄの出力がインバータ６１ｅによって反転された値が入力される。
【0161】
ＳＬライトドライバ６２は、ソース線ＳＬ０ａ～ＳＬ３ｂのそれぞれに所定の電圧を印加する回路部６２ａ１，６２ａ２，６２ａ３，６２ａ４，６２ａ５，６２ａ６，６２ａ７，６２ａ８を有する。
【0162】
回路部６２ａ１，６２ａ２は、ＡＮＤ回路６１ｆ１，６１ｆ２の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ３ａ，ＳＬ３ｂに所定の電位を印加する。回路部６２ａ３，６２ａ４は、ＡＮＤ回路６１ｆ３，６１ｆ４の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ２ａ，ＳＬ２ｂに所定の電位を印加する。回路部６２ａ５，６２ａ６は、ＡＮＤ回路６１ｆ５，６１ｆ６の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ１ａ，ＳＬ１ｂに所定の電位を印加する。回路部６２ａ７，６２ａ８は、ＡＮＤ回路６１ｆ７，６１ｆ８の出力と、ライト信号ＷＲに基づいて、ソース線ＳＬ０ａ，ＳＬ０ｂに所定の電位を印加する。
【0163】
回路部６２ａ１は、レベルシフタ機能を有するＡＮＤ回路６２ｂ１，６２ｂ２、インバータ６２ｂ３、ｎチャネル型ＭＯＳＦＥＴ６２ｂ４，６２ｂ６、ｐチャネル型ＭＯＳＦＥＴ６２ｂ５を有する。
【0164】
ＡＮＤ回路６２ｂ１は、ＡＮＤ回路６１ｆ１の出力と、ライト信号ＷＲとの論理積を昇圧して出力する。ＡＮＤ回路６２ｂ２は、ＡＮＤ回路６１ｆ２の出力と、ライト信号ＷＲとの論理積を昇圧して出力する。
【0165】
ｎチャネル型ＭＯＳＦＥＴ６２ｂ４のゲートには、ＡＮＤ回路６２ｂ１の出力が入力され、ｐチャネル型ＭＯＳＦＥＴ６２ｂ５のゲートには、ＡＮＤ回路６２ｂ１の出力がインバータ６２ｂ３によって反転された値が入力される。ｎチャネル型ＭＯＳＦＥＴ６２ｂ４とｐチャネル型ＭＯＳＦＥＴ６２ｂ５のドレインまたはソースの一方に、ＶＷＲが印加され、他方はソース線ＳＬ３ａに接続される。
【0166】
ｎチャネル型ＭＯＳＦＥＴ６２ｂ６のゲートには、ＡＮＤ回路６２ｂ２の出力が入力され、ドレインまたはソースの一方がＧＮＤとされ、他方はソース線ＳＬ３ａに接続される。
【0167】
回路部６２ａ２～６２ａ８についても回路部６２ａ１と同様の回路構成である。ただ、回路部６２ａ２では、回路部６２ａ１のＡＮＤ回路６２ｂ１に対応するＡＮＤ回路にＡＮＤ回路６１ｆ２の出力が入力され、回路部６２ａ１のＡＮＤ回路６２ｂ２に対応するＡＮＤ回路にＡＮＤ回路６１ｆ１の出力が入力される。回路部６２ａ３，６２ａ４についても、ＡＮＤ回路６１ｆ３，６１ｆ４の出力が入力される２つのＡＮＤ回路に関して、回路部６２ａ１，６２ａ２と同様の関係にある。回路部６２ａ５，６２ａ６についても、ＡＮＤ回路６１ｆ５，６１ｆ６の出力が入力される２つのＡＮＤ回路に関して、回路部６２ａ１，６２ａ２と同様の関係にある。回路部６２ａ７，６２ａ８についても、ＡＮＤ回路６１ｆ７，６１ｆ８の出力が入力される２つのＡＮＤ回路に関して、回路部６２ａ１，６２ａ２と同様の関係にある。
【0168】
図２７は、第４の実施の形態の抵抗変化型メモリのＢＬコラムデコーダ及びＢＬライトドライバの回路例を示す図である。
ＢＬコラムデコーダ６３は、コラムアドレスＡ０の値を反転するインバータ６３ａと、コラムアドレスＡ１の値を反転するインバータ６３ｂを有する。
ＢＬコラムデコーダ６３は、コラムアドレスＡ０の値を反転するインバータ６３ａと、コラムアドレスＡ１の値を反転するインバータ６３ｂを有する。
【0169】
ＢＬライトドライバ６４は、レベルシフタ６４ａ、バッファ６４ｂ、回路部６４ｃ１，６４ｃ２，６４ｃ３，６４ｃ４を有する。
レベルシフタ６４ａは、書換データ（ＤＡＴＡ）が０（接地電位（ＧＮＤ））の場合、出力の電位をＧＮＤとし、ＤＡＴＡが１（ＶＤＤ）の場合、ＶＤＤを昇圧して、出力の電位を書換用の電位（ＶＷＲ）とする。レベルシフタ６４ａの出力は、バッファ６４ｂを介して回路部６４ｃ１～６４ｃ４に入力される。
レベルシフタ６４ａは、書換データ（ＤＡＴＡ）が０（接地電位（ＧＮＤ））の場合、出力の電位をＧＮＤとし、ＤＡＴＡが１（ＶＤＤ）の場合、ＶＤＤを昇圧して、出力の電位を書換用の電位（ＶＷＲ）とする。レベルシフタ６４ａの出力は、バッファ６４ｂを介して回路部６４ｃ１～６４ｃ４に入力される。
【0170】
回路部６４ｃ１は、コラムアドレスＡ０，Ａ１と、ライト信号ＷＲと、バッファ６４ｂの出力に基づいて、ビット線ＢＬ３に所定の電位を印加する。回路部６４ｃ２は、インバータ６３ａによって反転されたコラムアドレスＡ０の値と、コラムアドレスＡ１と、ライト信号ＷＲと、バッファ６４ｂの出力に基づいて、ビット線ＢＬ２に所定の電位を印加する。回路部６４ｃ３は、コラムアドレスＡ０と、インバータ６３ｂによって反転されたコラムアドレスＡ１の値と、ライト信号ＷＲと、バッファ６４ｂの出力に基づいて、ビット線ＢＬ１に所定の電位を印加する。回路部６４ｃ４は、インバータ６３ａ，６３ｂによって反転されたコラムアドレスＡ０，Ａ１の値と、ライト信号ＷＲと、バッファ６４ｂの出力に基づいて、ビット線ＢＬ０に所定の電位を印加する。
【0171】
回路部６４ｃ１～６４ｃ４は同様の回路構成であるため、以下では回路部６４ｃ１の回路構成例について説明し、回路部６４ｃ２～６４ｃ４の回路構成についての説明は省略する。
【0172】
回路部６４ｃ１は、ＡＮＤ回路６４ｃ１１、ｎチャネル型ＭＯＳＦＥＴ６４ｃ１２、ｐチャネル型ＭＯＳＦＥＴ６４ｃ１３、インバータ６４ｃ１４を有する。
ＡＮＤ回路６４ｃ１１は、コラムアドレスＡ０，Ａ１とライト信号ＷＲとの論理積を出力する。
ＡＮＤ回路６４ｃ１１は、コラムアドレスＡ０，Ａ１とライト信号ＷＲとの論理積を出力する。
【0173】
ｎチャネル型ＭＯＳＦＥＴ６４ｃ１２のゲートには、ＡＮＤ回路６４ｃ１１の出力が入力され、ｐチャネル型ＭＯＳＦＥＴ６４ｃ１３のゲートには、ＡＮＤ回路６４ｃ１１の出力がインバータ６４ｃ１４によって反転された値が入力される。ｎチャネル型ＭＯＳＦＥＴ６４ｃ１２とｐチャネル型ＭＯＳＦＥＴ６４ｃ１３のドレインまたはソースの一方に、バッファ６４ｂの出力が入力され、他方はビット線ＢＬ３に接続される。
【0174】
以上のようなＳＬコラムデコーダ６１、ＳＬライトドライバ６２、ＢＬコラムデコーダ６３、ＢＬライトドライバ６４を用いて、第４の実施の形態の抵抗変化型メモリが実現できる。
【0175】
なお、第４の実施の形態の抵抗変化型メモリにおける書換動作と読み出し動作は、図１９に示した第３の実施の形態の抵抗変化型メモリ４０の動作と同様に表されるため、タイミングチャートを用いた説明を省略する。
【0176】
図２８は、第４の実施の形態の抵抗変化型メモリにおけるあるメモリ素子に対する書換動作が行われる際の電流の流れを示す図である。
たとえば、メモリ素子５１ａ１の書換時には、以下のような動作が行われる。ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２に論理レベルがＨレベルの電位が印加され、その他のワード線や分離選択線は、接地電位とされる。
たとえば、メモリ素子５１ａ１の書換時には、以下のような動作が行われる。ワード線ＷＬ４，ＷＬ５と分離選択線ＳＥＰ２に論理レベルがＨレベルの電位が印加され、その他のワード線や分離選択線は、接地電位とされる。
【0177】
これにより、セルトランジスタ５１ｂ１，５１ｂ２がオンし、２つのメモリ素子５１ａ１，５１ａ２がビット線ＢＬ２に電気的に接続される。そして、たとえば、メモリ素子５１ａ１に記憶されているデータを、データ“１”に書き換える場合、ソース線ＳＬ２ａの電位が接地電位とされ、ビット線ＢＬ２の電位が書換用のＨレベルの電位とされる。メモリ素子５１ａ１に記憶されているデータを、データ“０”に書き換える場合、ソース線ＳＬ２ａの電位が書換用のＨレベルの電位とされ、ビット線ＢＬ２の電位が接地電位とされる。
【0178】
一方、書換対象ではないメモリ素子５１ａ２に接続されているソース線ＳＬｂの電位は、ビット線ＢＬ２と同電位とされる。
上記のような各電位がビット線ＢＬ２、ソース線ＳＬ２ａ，ＳＬ２ｂに発生している場合、ソース線ＳＬ２ａとビット線ＢＬ２は、セルトランジスタ５１ｂ１を介した電流経路と、セルトランジスタ５１ｂ２を介した電流経路により結ばれる。
上記のような各電位がビット線ＢＬ２、ソース線ＳＬ２ａ，ＳＬ２ｂに発生している場合、ソース線ＳＬ２ａとビット線ＢＬ２は、セルトランジスタ５１ｂ１を介した電流経路と、セルトランジスタ５１ｂ２を介した電流経路により結ばれる。
【0179】
これにより、第４の実施の形態の抵抗変化型メモリにおいても、第３の実施の形態の抵抗変化型メモリ４０と同様の効果が得られる。
さらに、第４の抵抗変化型メモリによれば、第３の実施の形態の抵抗変化型メモリ４０と比べてソース線の本数が増えるものの、図２７に示したようにＢＬコラムデコーダ６３とＢＬライトドライバ６４の回路構成を簡素化できる。
さらに、第４の抵抗変化型メモリによれば、第３の実施の形態の抵抗変化型メモリ４０と比べてソース線の本数が増えるものの、図２７に示したようにＢＬコラムデコーダ６３とＢＬライトドライバ６４の回路構成を簡素化できる。
【0180】
ところで、上記のように第３の実施の形態の抵抗変化型メモリ４０及び第４の実施の形態の抵抗変化型メモリのメモリアレイ５１，６０は、分離トランジスタを有している。しかし、第１の実施の形態の抵抗変化型メモリ１０と同様に、分離トランジスタを有さないメモリアレイを用いることもできる。その場合、ＳＬコラムデコーダ４５，６１、ＳＬライトドライバ４６，６２、ＷＬローデコーダ４７、ＢＬコラムデコーダ４８，６３、ＢＬライトドライバ４９，６４は、上記と同様のものを用いることができる。ただし、ＳＥＰローデコーダ５０は設けられない。
【0181】
（第５の実施の形態）
第５の実施の形態の抵抗変化型メモリの書換方法は、書換強度を変えることによってメモリ素子の多値化を実現するものである。
第５の実施の形態の抵抗変化型メモリの書換方法は、書換強度を変えることによってメモリ素子の多値化を実現するものである。
【0182】
【0183】
メモリ素子１１ａ２の書換時、書換強度を“弱”とする場合、分離選択線ＳＥＰａは駆動されず、スイッチとして機能する分離トランジスタ２１ａ１，２１ａ２は、第２の実施の形態におけるメモリ素子１１ａ２の書換時とは異なり、オフ状態となる。それ以外は、第２の実施の形態における書換動作と同じである。このとき、ソース線ＳＬｂとビット線ＢＬａは、セルトランジスタ１１ｂ２を介した電流経路により結ばれる。
【0184】
一方、メモリ素子１１ａ２の書換時、書換強度を“強”とする場合、分離選択線ＳＥＰａが駆動され、スイッチとして機能する分離トランジスタ２１ａ１，２１ａ２は、第２の実施の形態におけるメモリ素子１１ａ２の書換時と同様に、オン状態となる。このとき、ソース線ＳＬｂとビット線ＢＬａは、セルトランジスタ１１ｂ１を介した電流経路と、セルトランジスタ１１ｂ２を介した電流経路により結ばれる。
【0185】
分離トランジスタ２１ａ１がオフの場合、ソース線ＳＬｂとビット線ＢＬａを結ぶ電流経路は１つとなるので、分離トランジスタ２１ａ１がオンの場合に比べて、電流経路の抵抗が増し、メモリ素子１１ａ２に印加される書換用の電圧が低くなる。これによって、分離トランジスタ２１ａ１がオンの場合とオフの場合とでは、メモリ素子１１ａ２における抵抗値が変わってくるため、多値化が実現できる。
【0186】
第５の実施の形態の抵抗変化型メモリの書換方法は、図１０に示したようなメモリアレイ５１、または図２１に示したメモリアレイ６０を用いた場合にも適用できる。その場合、各メモリアレイ５１，６０に対応したＳＬコラムデコーダ４５、ＳＬライトドライバ４６、ＷＬローデコーダ４７、ＢＬコラムデコーダ４８、ＢＬライトドライバ４９が用いられる。ただし、書換強度の切り替えを実現するための分離選択回路の一例として、たとえば、以下のようなＳＥＰローデコーダが用いられる。
【0187】
【0188】
ＳＥＰローデコーダ７０は、ライト信号ＷＲと、書換強度を切り替える制御信号ＭＯＰＴとの論理積を出力するＡＮＤ回路７０ａを有する。制御信号ＭＯＰＴは、たとえば、図９に示したコマンドデコーダ４２から入力される。そして、ＡＮＤ回路５０ｃ１～５０ｃ４は、ライト信号ＷＲの代わりにＡＮＤ回路７０ａの出力を入力する。
【0189】
このような回路では、制御信号ＭＯＰＴの論理レベルがＨレベルのときは、図１８に示したＳＥＰローデコーダ５０と同様の動作が行われ、ロウアドレスＡ３，Ａ４に応じて、分離選択線ＳＥＰ０～ＳＥＰ３の何れかが駆動される。このとき書換強度が“強”となる。
【0190】
一方、制御信号ＭＯＰＴの論理レベルがＬレベルのときは、ライト信号ＷＲ及びロウアドレスＡ３，Ａ４によらず、全ての分離選択線ＳＥＰ０～ＳＥＰ３は駆動されない（たとえば、接地電位となる）。このとき書換強度が“弱”となる。
【0191】
図３１は、第５の実施の形態の抵抗変化型メモリの書換方法の一例の流れを示すタイミングチャートである。
図９に示したようなアドレスバッファ４１に書換対象のメモリ素子のアドレスが保持され、ＩＯバッファ４３に書換用のＤＡＴＡが保持された後（タイミングｔ１０）、制御信号ＭＯＰＴの論理レベルがＨレベルまたはＬレベルとされる（タイミングｔ１１）。書換強度を“弱”とする場合、制御信号ＭＯＰＴの論理レベルはＬレベルとされ、書換強度を“強”とする場合、制御信号ＭＯＰＴの論理レベルはＨレベルとされる。
図９に示したようなアドレスバッファ４１に書換対象のメモリ素子のアドレスが保持され、ＩＯバッファ４３に書換用のＤＡＴＡが保持された後（タイミングｔ１０）、制御信号ＭＯＰＴの論理レベルがＨレベルまたはＬレベルとされる（タイミングｔ１１）。書換強度を“弱”とする場合、制御信号ＭＯＰＴの論理レベルはＬレベルとされ、書換強度を“強”とする場合、制御信号ＭＯＰＴの論理レベルはＨレベルとされる。
【0192】
その後、ライト信号ＷＲの論理レベルがＨレベルに立ち上がると（タイミングｔ１２）、書換動作が開始される。
書換動作では、ライト信号ＷＲの立ち上がりに同期して、アドレスに応じた２本のワード線が駆動される（図３１では“選択ＷＬ”の電位の立ち上がりによって表されている）。また、書換強度が“強”の場合、ライト信号ＷＲの立ち上がりに同期して、アドレスに応じた１本の分離選択線が駆動される（図３１では“選択ＳＥＰ”の電位が立ち上がりによって表されている）。一方、書換強度が“弱”の場合、分離選択線は駆動されない。
書換動作では、ライト信号ＷＲの立ち上がりに同期して、アドレスに応じた２本のワード線が駆動される（図３１では“選択ＷＬ”の電位の立ち上がりによって表されている）。また、書換強度が“強”の場合、ライト信号ＷＲの立ち上がりに同期して、アドレスに応じた１本の分離選択線が駆動される（図３１では“選択ＳＥＰ”の電位が立ち上がりによって表されている）。一方、書換強度が“弱”の場合、分離選択線は駆動されない。
【0193】
さらに、第３の実施の形態の抵抗変化型メモリ４０の書換動作と同様に、アドレスに応じて、複数のビット線、複数のソース線のうち書換用のＨレベルの電位が印加されるものと、接地電位となるものが決まる（図３１では、“ＢＬ”、“ＳＬ”の電位の変化によって表されている）。
【0194】
ライト信号ＷＲの論理レベルがＬレベルに立ち下がると（タイミングｔ１３）、それに同期して電位がＨレベルに立ち上がっていたワード線、分離選択線、ビット線、ソース線の電位が接地電位に立ち下がる。これによって書換動作が終了する。
【0195】
読み出し動作は、第３の実施の形態の抵抗変化型メモリ４０の読み出し動作と同様であるので説明を省略する。
以上のような第５の実施の形態の抵抗変化型メモリの書換方法によれば、書換強度を変えることによってメモリ素子の多値化を実現できる。なお、書換強度が“強”の書換を行う際には、第３の実施の形態の抵抗変化型メモリ４０または第４の実施の形態の抵抗変化型メモリと同様の効果が得られる。
以上のような第５の実施の形態の抵抗変化型メモリの書換方法によれば、書換強度を変えることによってメモリ素子の多値化を実現できる。なお、書換強度が“強”の書換を行う際には、第３の実施の形態の抵抗変化型メモリ４０または第４の実施の形態の抵抗変化型メモリと同様の効果が得られる。
【0196】
以上、実施の形態に基づき、本発明の抵抗変化型メモリ及び抵抗変化型メモリの書換方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【0197】
１０ 抵抗変化型メモリ
１１ メモリアレイ
１１ａ１～１１ａ４ メモリ素子
１１ｂ１～１１ｂ４ セルトランジスタ
１２ ワード線選択回路
１３ ビット線選択回路
１４ ソース線選択回路
１５ データ判定回路
ＢＬａ，ＢＬｂ ビット線
ＳＬａ～ＳＬｄ ソース線
ＷＬａ～ＷＬｄ ワード線
１１ メモリアレイ
１１ａ１～１１ａ４ メモリ素子
１１ｂ１～１１ｂ４ セルトランジスタ
１２ ワード線選択回路
１３ ビット線選択回路
１４ ソース線選択回路
１５ データ判定回路
ＢＬａ，ＢＬｂ ビット線
ＳＬａ～ＳＬｄ ソース線
ＷＬａ～ＷＬｄ ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】