特許 7344365 デジタル回路で実現される補間フィルタシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-05

(45)【発行日】2023-09-13

(54)【発明の名称】デジタル回路で実現される補間フィルタシステム

(51)【国際特許分類】

   H03H 17/00 20060101AFI20230906BHJP

   H03H 17/02 20060101ALI20230906BHJP

【ＦＩ】

H03H17/00 621E

H03H17/02 601G

【請求項の数】 7

(21)【出願番号】P 2022502178

(86)(22)【出願日】2019-11-10

(65)【公表番号】

(43)【公表日】2022-09-26

(86)【国際出願番号】 CN2019116930

(87)【国際公開番号】W WO2021056711

(87)【国際公開日】2021-04-01

【審査請求日】2022-01-12

(31)【優先権主張番号】201910925674.5

(32)【優先日】2019-09-27

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】520347351

【氏名又は名称】珠海一微半導体股▲ふん▼有限公司

【氏名又は名称原語表記】ＡＭＩＣＲＯ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｒｏｏｍ ２７０６，３０００ Ｈｕａｎｄａｏ Ｅａｓｔ Ｒｏａｄ，Ｈｅｎｇｑｉｎ Ｎｅｗ Ｄｉｓｔｒｉｃｔ，Ｚｈｕｈａｉ，Ｇｕａｎｇｄｏｎｇ ５１９０００（ＣＮ）

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】ワン，リーリー

【審査官】石田 昌敏

(56)【参考文献】

【文献】米国特許第０５５９２４０３（ＵＳ，Ａ）

【文献】特開２０００－３１２１８７（ＪＰ，Ａ）

【文献】特開平１０－２５７１１３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０２３１４６３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｈ １７／００－１７／０８

Ｇ０６Ｆ １７／００－１７／１８

(57)【特許請求の範囲】

【請求項1】

デジタル回路で実現される補間フィルタシステムであって、
補間フィルタリング演算コントローラと、カスケードドライブモジュールと、中間結果キャッシュＲＡＭと、フィルタリング係数記憶ＲＯＭと、を含み、補間フィルタリング演算コントローラは、カスケードされたフィルタ演算モジュールと、１つのメインステートマシンと、を含み、カスケードされたフィルタ演算モジュールは、複数のフィルタ演算モジュールが互いに直列に接続されたものであり、
中間結果キャッシュＲＡＭは、補間フィルタシステムの外部から入力されたデータと、補間フィルタリング演算コントローラの内部に含まれる各段のフィルタ演算モジュールにより計算されて出力された中間結果と、を記憶し、
フィルタリング係数記憶ＲＯＭは、補間フィルタリング演算コントローラの内部に含まれる各段のフィルタ演算モジュールによる計算に必要なフィルタリング係数を記憶し、
カスケードドライブモジュールは、カウンタを含み、前記カウンタは、補間フィルタリング演算コントローラが、中間結果キャッシュＲＡＭ及びフィルタリング係数記憶ＲＯＭを読み取り操作するように制御するとともに、補間フィルタリング演算コントローラが、中間結果キャッシュＲＡＭを書き込み操作するように制御し、
補間フィルタリング演算コントローラでは、カスケードドライブモジュールによって出力されたカウントリズムによりドライブされて、メインステートマシンが中間結果キャッシュＲＡＭ又は外部から直接入力されたデータを選択して、カスケードされたフィルタ演算モジュールに伝送して加算演算を行うとともに、メインステートマシンがフィルタリング係数記憶ＲＯＭのフィルタリング係数を選択して、カスケードされたフィルタ演算モジュールに伝送して乗算演算を行い、カスケードされたフィルタ演算モジュールは、補間フィルタリング演算を実現するように構成され、
前記補間フィルタリング演算コントローラは、カスケードされたｎ個のフィルタ演算モジュールと、対応するサブステートマシンと、を含み、それぞれ、対応するカスケードされたハーフバンドフィルタに相当し、各段のハーフバンドフィルタの出力結果は、奇数添え字出力と偶数添え字出力とに分けられ、前記カスケードドライブモジュールによって出力されたカウントリズムのドライブで、各段のハーフバンドフィルタにより順次出力されるものであり、偶数添え字が０から始まり、奇数添え字が１から始まり、出力される順番に従って昇順でマークされ、
前記メインステートマシンはｎ個のサブステートマシンを含み、
前記カスケードドライブモジュールがドライブして、メインステートマシンと協力して、
現在段のハーフバンドフィルタの作動を完了し、保存する偶数添え字データを前記中間結果キャッシュＲＡＭの対応するアドレスユニットに記憶し、保存する奇数添え字出力のデータを現在段のハーフバンドフィルタの内部の対応するレジスタに記憶する第１のステップと、現在段のハーフバンドフィルタの全ての出力結果を、次の段のハーフバンドフィルタに、直接的又は内部の対応するレジスタを介して間接的に出力し、次に、次の段のハーフバンドフィルタの保存する偶数添え字出力のデータを、前記中間結果キャッシュＲＡＭの対応するアドレスユニットに記憶し、保存する奇数添え字出力のデータを次の段のハーフバンドフィルタの内部の対応するレジスタに記憶する第２のステップと、の機能を実現し、
ｎ段目のハーフバンドフィルタが順次演算した２ ⁿ 個（ｎは１よりも大きい整数である）の結果が、前記補間フィルタリング演算コントローラの補間結果として、直接的又は内部の対応するレジスタを介して間接的に前記中間結果キャッシュＲＡＭの対応するアドレスユニットに出力されるまで、第１のステップと第２のステップを繰り返して反復して直列演算を行う、ことを特徴とする補間フィルタシステム。

【請求項2】

ｎは３に設定され、前記カスケードされたフィルタ演算モジュールは、１段目のＦＩＲ演算モジュールと、２段目のＦＩＲ演算モジュールと、及び３段目のＦＩＲ演算モジュールとを含み、前記メインステートマシンは、１段目のＦＩＲサブステートマシンと、２段目のＦＩＲサブステートマシンと、３段目のＦＩＲサブステートマシンと、を含み、前記補間フィルタリング演算コントローラは、第１のレジスタと、第２のレジスタと、第３のレジスタと、第４のレジスタと、第５のレジスタと、第６のレジスタと、第７のレジスタと、をさらに含み、前記中間結果キャッシュＲＡＭは、具体的には、１段目のＦＩＲのＳＲＡＭと、２段目のＦＩＲのＳＲＡＭと、３段目のＦＩＲのＳＲＡＭと、最終結果ＳＲＡＭと、を含み、
各段のフィルタ演算モジュールの出力は、全て奇数添え字出力と偶数添え字出力とに分けられ、前記カスケードドライブモジュールによって出力されたカウントリズムによりドライブされて、各段のフィルタ演算モジュールにより出力される順番に応じて決定され、偶数添え字が０から始まり、奇数添え字が１から始まり、出力される順番に従って昇順でマークされ、
前記カスケードドライブモジュールがメインステートマシンによるドライブ制御と協力する前提で、
前記補間フィルタシステムの外部から入力された補間対象データ（ｘ０）は、１段目のＦＩＲ演算モジュールの１つのデータ入力端に、直接的又は１段目のＦＩＲのＳＲＡＭを介して間接的に持続的に入力され、１段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、１段目のＦＩＲ演算モジュールは外部から入力された補間対象データを補間処理し、１段目のＦＩＲ演算モジュールの第１の出力結果（ｙ１）は、第１のレジスタに出力され、１段目のＦＩＲ演算モジュールの第０の出力結果（ｙ０）は、２段目のＦＩＲのＳＲＡＭに出力され、１段目のＦＩＲ演算モジュールの第１の出力結果（ｙ１）は、奇数添え字出力、１段目のＦＩＲ演算モジュールの第０の出力結果（ｙ０）は、偶数添え字出力とされ、
２段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、２段目のＦＩＲ演算モジュールは、１段目のＦＩＲ演算モジュールの第０の出力結果（ｙ０）に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、２段目のＦＩＲ演算モジュールの第０の出力結果（ｚ０）と２段目のＦＩＲ演算モジュールの第１の出力結果（ｚ１）を演算して生成し、２段目のＦＩＲ演算モジュールの第０の出力結果（ｚ０）は、３段目のＦＩＲのＳＲＡＭに出力され、２段目のＦＩＲ演算モジュールの第１の出力結果（ｚ１）は、第２のレジスタに出力され、２段目のＦＩＲ演算モジュールの第１の出力結果（ｚ１）は、奇数添え字出力、２段目のＦＩＲ演算モジュールの第０の出力結果（ｚ０）は、偶数添え字出力とされ、
３段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第０の出力結果（ｚ０）に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、３段目のＦＩＲ演算モジュールの第０の出力結果（ｐ０）と３段目のＦＩＲ演算モジュールの第１の出力結果（ｐ１）を演算して生成し、３段目のＦＩＲ演算モジュールの第０の出力結果（ｐ０）は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第１の出力結果（ｐ１）は、第３のレジスタに出力され、第３のレジスタは、さらに３段目のＦＩＲ演算モジュールの第１の出力結果（ｐ１）を最終結果ＳＲＡＭに出力し、３段目のＦＩＲ演算モジュールの第１の出力結果（ｐ１）は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第０の出力結果（ｐ０）は、偶数添え字出力とされ、
第２のレジスタは、２段目のＦＩＲ演算モジュールの第１の出力結果（ｚ１）を３段目のＦＩＲ演算モジュールに出力し、３段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第１の出力結果（ｚ１）に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、３段目のＦＩＲ演算モジュールの第２の出力結果（ｐ２）と３段目のＦＩＲ演算モジュールの第３の出力結果（ｐ３）を演算して生成し、３段目のＦＩＲ演算モジュールの第２の出力結果（ｐ２）は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第３の出力結果（ｐ３）は、第４のレジスタに出力され、第４のレジスタは、さらに３段目のＦＩＲ演算モジュールの第３の出力結果（ｐ３）を最終結果ＳＲＡＭに出力し、３段目のＦＩＲ演算モジュールの第３の出力結果（ｐ３）は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第２の出力結果（ｐ２）は、偶数添え字出力とされ、
第１のレジスタは、１段目のＦＩＲ演算モジュールの第１の出力結果（ｙ１）を２段目のＦＩＲ演算モジュールに出力し、２段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、２段目のＦＩＲ演算モジュールは、１段目のＦＩＲ演算モジュールの第１の出力結果（ｙ１）に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、２段目のＦＩＲ演算モジュールの第２の出力結果（ｚ２）と２段目のＦＩＲ演算モジュールの第３の出力結果（ｚ３）を演算して生成し、２段目のＦＩＲ演算モジュールの第２の出力結果（ｚ２）は、３段目のＦＩＲのＳＲＡＭに出力され、２段目のＦＩＲ演算モジュールの第３の出力結果（ｚ３）は、第５のレジスタに出力され、２段目のＦＩＲ演算モジュールの第３の出力結果（ｚ３）は、奇数添え字出力、２段目のＦＩＲ演算モジュールの第２の出力結果（ｚ２）は、偶数添え字出力とされ、
３段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第２の出力結果（ｚ２）に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、３段目のＦＩＲ演算モジュールの第４の出力結果（ｐ４）と３段目のＦＩＲ演算モジュールの第５の出力結果（ｐ５）を演算して生成し、３段目のＦＩＲ演算モジュールの第４の出力結果（ｐ４）は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第５の出力結果（ｐ５）は、第６のレジスタに出力され、第６のレジスタは、さらに３段目のＦＩＲ演算モジュールの第５の出力結果（ｐ５）を最終結果ＳＲＡＭに出力し、３段目のＦＩＲ演算モジュールの第５の出力結果（ｐ５）は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第４の出力結果（ｐ４）は、偶数添え字出力とされ、
第５のレジスタは、２段目のＦＩＲ演算モジュールの第３の出力結果（ｚ３）を３段目のＦＩＲ演算モジュールに出力し、３段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第３の出力結果（ｚ３）に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、３段目のＦＩＲ演算モジュールの第６の出力結果（ｐ６）と３段目のＦＩＲ演算モジュールの第７の出力結果（ｐ７）を演算して生成し、３段目のＦＩＲ演算モジュールの第６の出力結果（ｐ６）は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第７の出力結果（ｐ７）は、第７のレジスタに出力され、第７のレジスタは、さらに３段目のＦＩＲ演算モジュールの第７の出力結果（ｐ７）を最終結果ＳＲＡＭに出力し、３段目のＦＩＲ演算モジュールの第７の出力結果（ｐ７）は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第６の出力結果（ｐ６）は、偶数添え字出力とされる、ことを特徴とする請求項１に記載の補間フィルタシステム。

【請求項3】

前記補間フィルタシステムの外部から入力された補間対象データが１つ以上である場合、前記メインステートマシンは、初期状態から全ての状態変換プロセスを改めて実行することで、前記ｎ段目のハーフバンドフィルタが順次生成した新しい２ⁿ個の結果を前記補間フィルタリング演算コントローラから新しく出力された補間結果として、直接的又は内部の対応するレジスタを介して間接的に前記中間結果キャッシュＲＡＭの対応するアドレスユニットに出力する、ことを特徴とする請求項２に記載の補間フィルタシステム。

【請求項4】

前記カスケードドライブモジュールは、書き込みロジック制御サブモジュールと読み取りロジック制御サブモジュールとを含み、書き込みロジック制御サブモジュールと読み取りロジック制御サブモジュールとは、前記補間フィルタシステムのドライブクロックソースとしてのカウンタを共用し、書き込みロジック制御サブモジュールは、カウントリズムに基づいて、前記中間結果キャッシュＲＡＭの書き込み操作アドレスを制御し、読み取りロジック制御サブモジュールは、カウントリズムに基づいて、前記中間結果キャッシュＲＡＭの読み取り操作アドレス及び前記フィルタリング係数記憶ＲＯＭの読み取り操作アドレスを制御し、
書き込みロジック制御サブモジュール及び読み取りロジック制御サブモジュールは、対応する前記サブステートマシンをドライブすることで、前記補間フィルタリング演算コントローラの内部のカスケードされたフィルタ演算モジュールがタイミングシーケンスに従って補間演算操作を実行するように制御する、ことを特徴とする請求項２に記載の補間フィルタシステム。

【請求項5】

前記カスケードされたｎ個のフィルタ演算モジュールのうちの各段のＦＩＲ演算モジュールは、読み取り終了確認サブモジュールと、書き込み終了確認サブモジュールと、積和演算サブモジュールとを含み、
書き込み終了確認サブモジュールは、書き込みロジック制御サブモジュールによって出力されたカウントリズムに基づいて、前の段のＦＩＲ演算モジュールによって出力された、現在段のＦＩＲ演算モジュール内で演算すべきデータを、前記中間結果キャッシュＲＡＭの対応するアドレス区間に書き込み、
読み取り終了確認サブモジュールは、読み取りロジック制御サブモジュールによって出力されたカウントリズムに基づいて、前記中間結果キャッシュＲＡＭの対応するアドレス区間における、現在段のＦＩＲ演算モジュール内で演算すべきデータを読み取ることを積和演算サブモジュールに任せ、
積和演算サブモジュールは、乗算器と加算器とからなる直列シフト加算構造であり、書き込み終了確認サブモジュール及び読み取り終了確認サブモジュールの両方により制御されて、前記中間結果キャッシュＲＡＭの対応するアドレス区間における、現在段のＦＩＲ演算モジュール内で演算すべきデータを選択して、加算器に伝送して加算演算を行うとともに、前記フィルタリング係数記憶ＲＯＭのフィルタリング係数を乗数として選択して乗算器に伝送して乗算演算を行い、加算器に伝送されたデータ又は加算演算により得られた中間加算値は、乗算器に伝送される被乗数とされる、ことを特徴とする請求項４に記載の補間フィルタシステム。

【請求項6】

前記カスケードされたハーフバンドフィルタのうちの各段のハーフバンドフィルタは、異なる次数に設定され、前記フィルタリング係数記憶ＲＯＭのフィルタリング係数にゼロ値が存在し、ゼロ値の数が（各段のハーフバンドフィルタの次数－１）／２－１に等しく、
ＲＯＭのフィルタリング係数においてセロ値が存在するアドレス区間の設定、及び前記カスケードされたｎ個のフィルタ演算モジュールがフィルタリング係数のゼロ値を読み取るタイミングシーケンスにより、各段の前記フィルタ演算モジュールの前記奇数添え字出力が、対応する段の前記フィルタ演算モジュールの入力信号の遅延処理結果に相当することを決定する、ことを特徴とする請求項５に記載の補間フィルタシステム。

【請求項7】

前記フィルタリング係数は、固定小数点化によって処理されて、１６ビットの２進数になる、ことを特徴とする請求項６に記載の補間フィルタシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、Ｓｉｇｍａ－ｄｅｌｔａ音声ＤＡＣ用の補間フィルタに関し、具体的には、デジタル回路で実現される補間フィルタシステムに関する。

【背景技術】

【0002】

補間フィルタは、入力信号のサンプリング周波数を向上させ、バンド範囲内のノイズをフィルタリングするなどを目的として、送信機、音声ＤＡＣなどのアップコンバーションシステムに幅広く適用されている。補間フィルタは、アナログ回路又はデジタル回路で実現されてもよく、デジタル回路で実現される場合、アナログ回路に生じた電圧、温度ドリフトやノイズなどの問題を克服することができ、正確性が高く、安定した線形位相を有する。

【0003】

しかし、従来の補間フィルタの制御論理回路及び演算論理回路は、ほとんど並行ロジック構造であり、大きいレジスタアレイ及び複雑なパイプラインコントローラを含み、デジタル回路の段数の増加に伴って、発生する遅延がますます大きくなり、回路全体の設計が複雑になり、回路が作動する際作動故障が発生しやすく、回路が属するチップが占有する面積が大きい。

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記技術的欠点を解決するために、本発明は、ステートマシンを用いて、カスケードされたＦＩＲ補間フィルタをモデル化することで、積和演算を実現し、構成が簡単であり、システムモジュール全体が１個のクロック源を用い、非同期クロック信号に係らず、回路がシリアル構造を用い、ステートマシンを用いることで、システム全体がさらに最適化された空間を有する。具体的な技術案は、以下のとおりである。

【課題を解決するための手段】

【0005】

デジタル回路で実現される補間フィルタシステムであって、補間フィルタリング演算コントローラと、カスケードドライブモジュールと、中間結果キャッシュＲＡＭと、フィルタリング係数記憶ＲＯＭとを含み、補間フィルタリング演算コントローラは、カスケードされたフィルタ演算モジュールと、対応するメインステートマシンとを含み、対応して、中間結果キャッシュＲＡＭは、カスケードされたＲＡＭを含み、中間結果キャッシュＲＡＭは、補間フィルタシステムの外部から入力されたデータと、補間フィルタリング演算コントローラの内部に含まれる各段のフィルタ演算モジュールにより計算された中間結果と、を記憶し、フィルタリング係数記憶ＲＯＭは、補間フィルタリング演算コントローラの内部に含まれる各段のフィルタ演算モジュールによる計算に必要なフィルタリング係数を記憶し、カスケードドライブモジュールは、補間フィルタリング演算コントローラが中間結果キャッシュＲＡＭ及びフィルタリング係数記憶ＲＯＭを読み取り・書き込みするように制御するためのカウンタを含み、補間フィルタリング演算コントローラは、カスケードドライブモジュールによって出力されたカウントリズムによりドライブされて、メインステートマシンが中間結果キャッシュＲＡＭ又は外部から直接入力されたデータを選択して、カスケードされたフィルタ演算モジュールに伝送して加算演算を行うとともに、メインステートマシンがフィルタリング係数記憶ＲＯＭのフィルタリング係数を選択して、カスケードされたフィルタ演算モジュールに伝送して乗算演算を行うように制御し、カスケードされたフィルタ演算モジュールにより処理された後に、補間フィルタリングの目的が実現される。

【0006】

補間フィルタシステムは、従来技術に比べて、カスケード構造の補間演算システムを提供し、ステートマシンロジックに基づいて、積和演算及び異なる段の演算モジュールの間のジャンプを実現し、制御しやすく、性能が一定の範囲内において改善され、柔軟性が高い。

【0007】

さらに、前記補間フィルタリング演算コントローラは、カスケードされたｎ個のフィルタ演算モジュールと、対応するサブステートマシンを含み、それぞれ、対応するカスケードされたハーフバンドフィルタに相当し、各段のハーフバンドフィルタの出力結果は、全て、奇数添え字出力と偶数添え字出力とに分けられ、前記カスケードドライブモジュールによって出力されたカウントリズムのドライブで、各段のハーフバンドフィルタにより順次出力されるものであり、偶数添え字が０から始まり、奇数添え字が１から始まり、出力される順番に従って昇順でマークされ、前記メインステートマシンは、ｎ個のサブステートマシンを含み、前記カスケードドライブモジュールがドライブして、メインステートマシンと協力して、現在段のハーフバンドフィルタの作動を完了し、保存すべき偶数添え字のデータを前記中間結果キャッシュＲＡＭの対応するアドレスユニットに記憶し、保存すべき奇数添え字出力のデータを現在段のハーフバンドフィルタの内部の対応するレジスタに記憶する第１のステップと、現在段のハーフバンドフィルタの全ての出力結果を、次の段のハーフバンドフィルタに、直接的又は間接的に内部の対応するレジスタを介して出力し、次に、次の段のハーフバンドフィルタに保存すべき偶数添え字出力のデータを前記中間結果キャッシュＲＡＭの対応するアドレスユニットに記憶し、保存すべき奇数添え字出力のデータを次の段のハーフバンドフィルタの内部の対応するレジスタに記憶する第２のステップとの機能を実現し、ｎ段目のハーフバンドフィルタが順次演算した２ⁿ個（ｎは１以上の整数である）の結果が、前記補間フィルタリング演算コントローラの補間結果として、直接的又は内部の対応するレジスタを介して間接的に前記中間結果キャッシュＲＡＭの対応するアドレスユニットに出力されるまで、第１のステップと第２のステップを繰り返して反復して直列演算を行う。

【0008】

該技術案は、従来技術に比べて、ステートマシンに基づいて、カスケードされたハーフバンドフィルタの構造を実現し、信号のサンプリングレートを徐々に向上させ、また、各段のハーフバンドフィルタを奇数添え字出力ブランチと偶数添え字出力ブランチとに分けることで、各段のハーフバンドフィルタを現在の補間出力の数にマッチングしたサブフィルタとして多重化し、ハードウェアリソースを節約する。

【0009】

さらに、ｎは３に設定され、前記カスケードされたフィルタ演算モジュールは、１段目のＦＩＲ演算モジュールと、２段目のＦＩＲ演算モジュールと、及び３段目のＦＩＲ演算モジュールとを含み、前記メインステートマシンは、１段目のＦＩＲサブステートマシンと、２段目のＦＩＲサブステートマシンと、及び３段目のＦＩＲサブステートマシンとを含み、前記補間フィルタリング演算コントローラは、第１のレジスタと、第２のレジスタと、第３のレジスタと、第４のレジスタと、第５のレジスタと、第６のレジスタと、及び第７のレジスタとをさらに含み、前記中間結果キャッシュＲＡＭは、具体的には、１段目のＦＩＲのＳＲＡＭと、２段目のＦＩＲのＳＲＡＭと、３段目のＦＩＲのＳＲＡＭと、及び最終結果ＳＲＡＭとを含み、各段のフィルタ演算モジュールの出力は、全て、奇数添え字出力と偶数添え字出力とに分けられ、前記カスケードドライブモジュールによって出力されたカウントリズムのドライブで、各段のフィルタ演算モジュールにより出力される順番に応じて決定され、偶数添え字が０から始まり、奇数添え字が１から始まり、出力される順番に従って昇順でマークされ、前記カスケードドライブモジュールは、メインステートマシンによるドライブ制御と協力する前提で、前記補間フィルタシステムの外部から入力された補間対象データｘ０は、１段目のＦＩＲ演算モジュールの１つのデータ入力端に、直接的又は１段目のＦＩＲのＳＲＡＭを介して間接的に持続的に入力され、１段目のＦＩＲサブステートマシンによるドライブ制御作用下で、１段目のＦＩＲ演算モジュールは、外部から入力された補間対象データを補間処理し、１段目のＦＩＲ演算モジュールの第１の出力結果ｙ１は、第１のレジスタに出力され、１段目のＦＩＲ演算モジュールの第０の出力結果ｙ０は、２段目のＦＩＲのＳＲＡＭに出力され、第１のレジスタの出力端が２段目のＦＩＲのＳＲＡＭの入力端に接続され、１段目のＦＩＲ演算モジュールの第１の出力結果ｙ１は、奇数添え字出力、１段目のＦＩＲ演算モジュールの第０の出力結果ｙ０は、偶数添え字出力とされ、２段目のＦＩＲサブステートマシンによるドライブ制御作用下で、２段目のＦＩＲ演算モジュールは、１段目のＦＩＲ演算モジュールの第０の出力結果ｙ０に基づいて、２段目のＦＩＲ演算モジュールの第０の出力結果ｚ０及び２段目のＦＩＲ演算モジュールの第１の出力結果ｚ１を演算して生成し、２段目のＦＩＲ演算モジュールの第０の出力結果ｚ０は、３段目のＦＩＲのＳＲＡＭに出力され、２段目のＦＩＲ演算モジュールの第１の出力結果ｚ１は、第２のレジスタに出力され、２段目のＦＩＲ演算モジュールの第１の出力結果ｚ１は、奇数添え字出力、２段目のＦＩＲ演算モジュールの第０の出力結果ｚ０は、偶数添え字出力とされ、３段目のＦＩＲサブステートマシンによるドライブ制御作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第０の出力結果ｚ０に基づいて、３段目のＦＩＲ演算モジュールの第０の出力結果ｐ０及び３段目のＦＩＲ演算モジュールの第１の出力結果ｐ１を演算して生成し、３段目のＦＩＲ演算モジュールの第０の出力結果ｐ０は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第１の出力結果ｐ１は、第３のレジスタに出力され、第３のレジスタは、３段目のＦＩＲ演算モジュールの第１の出力結果ｐ１を最終結果ＳＲＡＭに出力し、３段目のＦＩＲ演算モジュールの第１の出力結果ｐ１は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第０の出力結果ｐ０は、偶数添え字出力とされ、第２のレジスタは、２段目のＦＩＲ演算モジュールの第１の出力結果ｚ１を３段目のＦＩＲ演算モジュールに出力し、３段目のＦＩＲサブステートマシンによるドライブ制御作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第１の出力結果ｚ１に基づいて、３段目のＦＩＲ演算モジュールの第２の出力結果ｐ２及び３段目のＦＩＲ演算モジュールの第３の出力結果ｐ３を演算して生成し、３段目のＦＩＲ演算モジュールの第２の出力結果ｐ２は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第３の出力結果ｐ３は、第４のレジスタに出力され、第４のレジスタは、３段目のＦＩＲ演算モジュールの第３の出力結果ｐ３を最終結果ＳＲＡＭに出力し、３段目のＦＩＲ演算モジュールの第３の出力結果ｐ３は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第２の出力結果ｐ２は、偶数添え字出力とされ、第１のレジスタは、１段目のＦＩＲ演算モジュールの第１の出力結果ｙ１を２段目のＦＩＲ演算モジュールに出力し、２段目のＦＩＲサブステートマシンによるドライブ制御作用下で、２段目のＦＩＲ演算モジュールは、１段目のＦＩＲ演算モジュールの第１の出力結果ｙ１に基づいて、２段目のＦＩＲ演算モジュールの第２の出力結果ｚ２及び２段目のＦＩＲ演算モジュールの第３の出力結果ｚ３を演算して生成し、２段目のＦＩＲ演算モジュールの第２の出力結果ｚ２を３段目のＦＩＲのＳＲＡＭに出力し、２段目のＦＩＲ演算モジュールの第３の出力結果ｚ３は、第５のレジスタに出力され、２段目のＦＩＲ演算モジュールの第３の出力結果ｚ３は、奇数添え字出力、２段目のＦＩＲ演算モジュールの第２の出力結果ｚ２は、偶数添え字出力とされ、３段目のＦＩＲサブステートマシンによるドライブ制御作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第２の出力結果ｚ２に基づいて、３段目のＦＩＲ演算モジュールの第４の出力結果ｐ４及び３段目のＦＩＲ演算モジュールの第５の出力結果ｐ５を演算して生成し、３段目のＦＩＲ演算モジュールの第４の出力結果ｐ４は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第５の出力結果ｐ５は、第６のレジスタに出力され、第６のレジスタは、３段目のＦＩＲ演算モジュールの第５の出力結果ｐ５を最終結果ＳＲＡＭに出力し、３段目のＦＩＲ演算モジュールの第５の出力結果ｐ５は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第４の出力結果ｐ４は、偶数添え字出力とされ、第５のレジスタは、２段目のＦＩＲ演算モジュールの第３の出力結果ｚ３を３段目のＦＩＲ演算モジュールに出力し、３段目のＦＩＲサブステートマシンによるドライブ制御作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第３の出力結果ｚ３に基づいて、３段目のＦＩＲ演算モジュールの第６の出力結果ｐ６及び３段目のＦＩＲ演算モジュールの第７の出力結果ｐ７を演算して生成し、３段目のＦＩＲ演算モジュールの第６の出力結果ｐ６は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第７の出力結果ｐ７は、第７のレジスタに出力され、第７のレジスタは、３段目のＦＩＲ演算モジュールの第７の出力結果ｐ７を最終結果ＳＲＡＭに出力し、３段目のＦＩＲ演算モジュールの第７の出力結果ｐ７は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第６の出力結果ｐ６は、偶数添え字出力とされる。

【0010】

該技術案は、従来技術に比べて、３つのサブステートマシンを用いて、三段のＦＩＲ演算モジュールの読み取り・書き込み及び積和演算を対応して制御し、入力された補間対象データｘ０に対して、直列な８倍補間操作を実行し、対応するステートマシンの制御で、ＦＩＲ演算モジュール及び前記中間結果キャッシュＲＡＭを選択的に多重化することで、不必要なレジスタリソース及びロジック制御ユニットを回避し、ハードウェアリソースを節約し、チップ面積を減少させる。

【0011】

さらに、前記補間フィルタシステムの外部から入力された補間対象データが１つ以上である場合、前記メインステートマシンは、初期状態から全ての状態変換プロセスを改めて実行することで、前記ｎ段目のハーフバンドフィルタが順次生成した新しい２ⁿ個の結果を前記補間フィルタリング演算コントローラから新しく出力された補間結果として、直接的又は内部の対応するレジスタを介して間接的に前記中間結果キャッシュＲＡＭの対応するアドレスユニットに出力する。前記補間フィルタシステム処理データの有効性を向上させ、システムのリアルタイム性を向上させる。

【0012】

さらに、前記カスケードドライブモジュールは、書き込みロジック制御サブモジュールと読み取りロジック制御サブモジュールとを含み、書き込みロジック制御サブモジュール及び読み取りロジック制御サブモジュールは、前記補間フィルタシステムのドライブクロック源としてのカウンタを共有し、書き込みロジック制御サブモジュールは、カウントリズムに基づいて、前記中間結果キャッシュＲＡＭの書き込み操作アドレス及び前記フィルタリング係数記憶ＲＯＭの書き込み操作アドレスを制御し、読み取りロジック制御サブモジュールは、カウントリズムに基づいて、前記中間結果キャッシュＲＡＭの読み取り操作アドレス及び前記フィルタリング係数記憶ＲＯＭの読み取り操作アドレスを制御し、書き込みロジック制御サブモジュール及び読み取りロジック制御サブモジュールは、対応する前記メインステートマシンをドライブすることで、前記補間フィルタリング演算コントローラの内部のカスケードされたフィルタ演算モジュールが補間演算操作をタイミングシーケンスに従って実行するように制御する。

【0013】

該技術案は、ステートマシンモデルのジャンプタイミングシーケンスを制御することに寄与し、クロック信号が１つしかないので、全体設計に、異なるクロックの非同期処理問題がなく、設計複雑度を減少させ、システム全体の性能がより安定になる。

【0014】

さらに、前記カスケードされたｎ個のフィルタ演算モジュールのうちの各段のＦＩＲ演算モジュールは、読み取り終了確認サブモジュールと、書き込み終了確認サブモジュールと、積和演算サブモジュールとを含み、書き込み終了確認サブモジュールは、書き込みロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、前の段のＦＩＲ演算モジュールによって出力された、現在段のＦＩＲ演算モジュール内で演算すべきデータを、前記中間結果キャッシュＲＡＭの対応するアドレス区間に書き込み、読み取り終了確認サブモジュールは、読み取りロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、前記中間結果キャッシュＲＡＭの対応するアドレス区間における、現在段のＦＩＲ演算モジュール内で演算すべきデータを読み取ることを積和演算サブモジュールに任せ、積和演算サブモジュールは、乗算器と加算器とからなる直列シフト加算構造であり、書き込み終了確認サブモジュール及び読み取り終了確認サブモジュールの両方により制御されて、前記中間結果キャッシュＲＡＭの対応するアドレス区間における、現在段のＦＩＲ演算モジュール内で演算すべきデータを選択して、加算器に伝送して加算演算を行うとともに、前記フィルタリング係数記憶ＲＯＭのフィルタリング係数を乗数として選択して乗算器に伝送して乗算演算を行い、加算器に伝送されたデータ又は加算演算により得られた中間加算値は、乗算器に伝送される被乗数とされる。

【0015】

回路によるコードの実現の複雑度からみると、ステートマシンのカウント制御により８倍の補間直列演算を実現することは、並行、ＤＡ分散型などの構造よりもロジックが簡単であり、コードの実現及びメンテナンスが容易であり、高効率な順序制御性を有する。

【0016】

さらに、前記カスケードされたハーフバンドフィルタのうちの各段のハーフバンドフィルタは、異なる次数に設定され、前記フィルタリング係数記憶ＲＯＭのフィルタリング係数にゼロ値が存在し、ゼロ値の数が（各段のハーフバンドフィルタの次数－１）／２－１に等しく、ＲＯＭのフィルタリング係数においてセロ値が存在するアドレス区間の設定、及び前記カスケードされたｎ個のフィルタ演算モジュールがフィルタリング係数のゼロ値を読み取るタイミングシーケンスにより、各段の前記フィルタ演算モジュールの前記奇数添え字出力が、対応する段の前記フィルタ演算モジュールの入力信号の遅延処理結果に相当することを決定する。

【0017】

該技術案は、ハーフバンドフィルタ構造を用いて補間を実現するので、１／２の演算量が減少される。この構造では、ハーフバンドフィルタのフィルタリング係数のうち、ほぼ半分のフィルタリング係数が０であり、演算されなくてもよいため、前記フィルタリング係数記憶ＲＯＭは、非０の係数のみを記憶すればよく、従って、半分のＲＯＭ空間を節約する。

【0018】

さらに、前記フィルタリング係数は、固定小数点化によって処理されて、１６ビットの２進数になる。該技術案は、フィルタのパスバンドリップル及びストップバンド減衰による誤差の影響、及び占有するハードウェアリソースのコストを総合評価する。

【図面の簡単な説明】

【0019】

【図1】本発明の実施例に係るデジタル回路で実現される補間フィルタシステムの実現ブロックの模式図である。

【図2】本発明の実施例に係る補間フィルタリング演算コントローラの内部構造及びその外部接続構造の実現ブロックの模式図である。

【図3】本発明の実施例に係るｎ段目のＦＩＲ演算モジュールの内部構造及びその外部接続構造の実現ブロックの模式図である。

【発明を実施するための形態】

【0020】

以下、本発明の実施例の図面を参照しながら、本発明の実施例における技術案について明瞭にかつ完全に説明する。当然ながら、以下に説明された実施例は、本発明の一部の実施例であり、全ての実施例ではない。通常、この図面に説明されて示された本発明の実施例のユニットは、様々異なる構成で配置及び設計され得る。

【0021】

従って、以下、図面における本発明の実施例の詳細説明は、本発明の範囲を限定するためのものではなく、本発明の好ましい実施例を示すものに過ぎない。本発明の実施例に基づいて、当業者が創造的な作業を要することなく得られる他の全ての実施形態は、本発明が保護する範囲に属する。

【0022】

図１に示すように、本発明の実施例は、デジタル回路で実現される補間フィルタシステムを提供し、該補間フィルタシステムは、補間フィルタリング演算コントローラと、カスケードドライブモジュールと、中間結果キャッシュＲＡＭと、フィルタリング係数記憶ＲＯＭとを含み、補間フィルタリング演算コントローラは、カスケードされたフィルタ演算モジュールと、対応するメインステートマシンとを含み、対応して、中間結果キャッシュＲＡＭは、カスケードされたＲＡＭを含み、ここで、メインステートマシンは、デジタル回路の技術分野における、回路作動状態がジャンプする論理回路であり、ハードウェア言語に基づいて実現されるものであり、ハードウェア言語は、デジタル回路の通常の実施形態であり、また、前記機能モジュールは、対応するデジタル論理回路により設計される。

【0023】

中間結果キャッシュＲＡＭは、好ましくは、オンチップＳＲＡＭであり、補間フィルタシステムの外部から持続的に入力されたデータと、補間フィルタリング演算コントローラの内部に含まれる各段のフィルタ演算モジュールにより計算された中間加算結果とを記憶し、補間フィルタシステムの外部から入力されたデータdata_inは、本実施例では、ＰＣＭフォーマットの音声入力データ又は他の補間処理対象のデータであり、data_inは、補間フィルタリング演算コントローラに、直接入力されてもよいし、中間結果キャッシュＲＡＭに接続され、補間フィルタリング演算コントローラに入力されて、補間操作されてもよい。

【0024】

フィルタリング係数記憶ＲＯＭは、補間フィルタリング演算コントローラの内部に含まれる各段のフィルタ演算モジュールによる計算に必要なフィルタリング係数を記憶し、カスケードドライブモジュールは、補間フィルタリング演算コントローラが中間結果キャッシュＲＡＭ及びフィルタリング係数記憶ＲＯＭを読み取り・書き込みするように制御するためのカウンタを含み、該カウンタは、アドレスカウンタ又はアドレスデコーダに相当であり、構成可能であり、適切なタイミングシーケンス条件において中間結果キャッシュＲＡＭに制御トリガー信号ctrl_dを送信し、フィルタリング係数記憶ＲＯＭに制御トリガー信号ctrl_cを送信する。

【0025】

補間フィルタリング演算コントローラは、カスケードドライブモジュールによって出力されたカウントリズムによりドライブされ、すなわち、制御トリガー信号ctrl_d及び制御トリガー信号ctrl_cの両方により制御されて、前記メインステートマシンが、中間結果キャッシュＲＡＭ又は外部から直接入力されたデータを選択して、カスケードされたフィルタ演算モジュールに伝送して加算演算を行うとともに、メインステートマシンがフィルタリング係数記憶ＲＯＭのフィルタリング係数を選択して、カスケードされたフィルタ演算モジュールに伝送して乗算演算を行うように制御し、カスケードされたフィルタ演算モジュールで処理された後、補間フィルタリングの目的が実現され、前記カスケードされたフィルタ演算モジュールは、１つの和の値を出力し、すなわち、図１における補間フィルタリング演算コントローラの出力端のfir_outである。

【0026】

本実施例のフィルタ演算では、和＝積１＋積２＋積３＋…、積＝乗数＊被乗数のようにまとめることができ、ここの乗数は、フィルタリング係数記憶ＲＯＭのフィルタリング係数であり、被乗数は、タイミングシーケンス要求に従って、中間結果キャッシュＲＡＭから選択されたデータであり（外部から直接入力されたバッファリングデータ、又は、加算中間結果であってもよいし）、補間フィルタリング演算コントローラは、外部から送信された音声データと、１回の積和演算の結果信号とを積和演算するように制御する。

【0027】

補間フィルタシステムは、従来技術に比べて、カスケード構造の補間演算システムを提供し、ステートマシンロジックに基づいて、積和演算及び異なる段の演算モジュールの間のジャンプを実現し、制御しやすく、性能が一定の範囲で改善され、柔軟性が高い。

【0028】

なお、限られた長さのパルス応答フィルタＦＩＲは、厳密な線形位相や、奇対称、偶対称などの幅特性などの多くの特徴を持っており、ＦＩＲの線形位相特性を利用することで、ＦＩＲデジタル回路の設計安定性を確保することができ、そうではなければ、システムが安定しないと、デジタル回路の段数の増加に伴って、システムの遅延がますます長くなり、最終的に、システム全体が作動できなくなってしまうため、本発明の実施例は、線形位相、及び幅対称特性を有するＦＩＲフィルタを用いて補間フィルタリングを実現する。

【0029】

ハーフバンドフィルタは、ＦＩＲフィルタのうちの１種であり、補間及び抽出の２種に分けられている。

【0030】

本発明の実施例は、音声再生システムにおける適用シーンに適用される補間フィルタを使用する。ハーフバンドフィルタの特徴は、１つのサンプリングポイントが入力されるたびに、ハーフバンドフィルタが２つのサンプリングポイントを出力し、ハーフバンドフィルタが２つずつの入力サンプリングポイントの間に１つの値を挿入することで、２倍補間の目的が実現されることであり、また、補間の方式は、線形補間、０挿入などの複数種あり、本発明の実施例は、直接０を挿入する方法を用いる。

【0031】

具体的には、前記補間フィルタリング演算コントローラは、カスケードされたｎ個のフィルタ演算モジュールと、対応するサブステートマシンを含み、それぞれ、対応してカスケードされたハーフバンドフィルタに相当し、前記メインステートマシンは、ｎ個の前記サブステートマシンを含み、サブステートマシンもデジタルロジック制御回路である。

【0032】

前記補間フィルタリング演算コントローラには、カスケードされたｎ個のフィルタ演算モジュールの加算結果をキャッシュするためのレジスタがさらに設けられ、各段のハーフバンドフィルタの出力結果は、全て、奇数添え字出力と偶数添え字出力とに分けられ、前記カスケードドライブモジュールによって出力されたカウントリズムのドライブで、各段のハーフバンドフィルタにより順次出力されるものであり、偶数添え字は０から始まるが、奇数添え字は１から始まり、出力される順番に従って昇順でマークされ、例えば、時点Ｔ１に、１段目のハーフバンドフィルタがａ０及びａ１を演算して出力し、時点Ｔ２に、２段目のハーフバンドフィルタが１段目のハーフバンドフィルタによって出力されたａ０に基づいて、ｂ０及びｂ１を演算して出力し、時点Ｔ３に、３段目のハーフバンドフィルタが２段目のハーフバンドフィルタによって出力されたｂ０に基づいて、ｃ０及びｃ１を演算して出力し、時点Ｔ４に、２段目のハーフバンドフィルタが、１段目のハーフバンドフィルタによって出力されたａ１に基づいて、ｂ２及びｂ３を演算して出力し、時点Ｔ５に、３段目のハーフバンドフィルタが２段目のハーフバンドフィルタによって出力されたｂ１に基づいて、ｃ２及びｃ３を演算して出力し、時点Ｔ６に、３段目のハーフバンドフィルタが２段目のハーフバンドフィルタによって出力されたｂ２に基づいて、ｃ４及びｃ５を演算して出力し、時点Ｔ７に、３段目のハーフバンドフィルタが２段目のハーフバンドフィルタによって出力されたｂ３に基づいて、ｃ６及びｃ７を演算して出力する。

【0033】

ｎ個の前記サブステートマシンは、ハードウェアコードにより、トリガー条件及び論理の改定を行うことができ、システム全体を制御しやすくする。

【0034】

前記カスケードドライブモジュールがドライブして、メインステートマシンと協力して、第１のステップ及び第２のステップの機能を完了する。第１のステップでは、現在段のハーフバンドフィルタの作動を完了し、現在段のハーフバンドフィルタに保存すべき偶数添え字出力のデータを前記中間結果キャッシュＲＡＭの対応するアドレスユニットに記憶し、現在段のハーフバンドフィルタに保存すべき奇数添え字出力のデータを現在段のハーフバンドフィルタの内部の対応するレジスタに記憶し、現在段のハーフバンドフィルタは、２^a個のサブフィルタ及びレジスタとして多重化され、ａは現在段の段数から１を引いた値であり、現在段のハーフバンドフィルタは、保存すべき出力されたデータに応じて、２^a個のハーフバンドフィルタの機能を時分割に完了し、実際に、１つのハーフバンドフィルタの回路しかなく、対応するサブステートマシンは、前記メインステートマシンと協力することで、現在段のハーフバンドフィルタが２^a個のハーフバンドフィルタの演算機能を完了するように制御する。

【0035】

第２のステップでは、現在段のハーフバンドフィルタの全ての出力結果を次の段のハーフバンドフィルタに、直接的又は内部の対応するレジスタを介して間接的に出力し、次に、次の段のハーフバンドフィルタに保存すべき偶数添え字出力のデータを前記中間結果キャッシュＲＡＭの対応するアドレスユニットに記憶し、保存すべき奇数添え字出力のデータを次の段のハーフバンドフィルタの内部の対応するレジスタに記憶し、次の段のハーフバンドフィルタは、２^b個のサブフィルタ及びレジスタとして多重化され、ｂは次の段の段数から１を引いた値であり、次の段のハーフバンドフィルタは、保存すべき出力されたデータに応じて、２^b個のハーフバンドフィルタの機能を時分割に完了し、実際に１つのハーフバンドフィルタの回路しかなく、対応するサブステートマシンは、前記メインステートマシンと協力することで、次の段のハーフバンドフィルタが２^b個のハーフバンドフィルタの演算機能を完了するように制御する。

【0036】

ｎ段目のハーフバンドフィルタが順次演算した２ⁿ個（ｎは１以上の整数である）の結果が、前記補間フィルタリング演算コントローラによって出力された補間結果として、前記中間結果キャッシュＲＡＭの対応するアドレスユニットに、直接的又は内部の対応するレジスタを介して間接的に出力されるまで、第１のステップ及び第２のステップを繰り返し反復して、直列演算を実現する。

【0037】

従来技術に比べて、本実施例は、ステートマシンに基づいて、ハーフバンドフィルタのカスケード構造を実現し、信号のサンプリングレートを徐々に向上させ、また、各段のハーフバンドフィルタを奇数添え字出力ブランチ及び偶数添え字出力ブランチに分割し、各段のハーフバンドフィルタを現在の補間出力の数とマッチングしたサブフィルタとして多重化し、ハードウェアリソースをできるだけ多く多重化することで、不必要な記憶ユニット及び制御ロジックを減少させる。

【0038】

前述した実施例では、相当する前記カスケードされたハーフバンドフィルタのうちの１段のハーフバンドフィルタの次数が１１次に、設定され、すなわち、現在段のＨＢＦ次数が１１－ｔａｐｓに設定される場合、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数は、ｃｏｅｆｆで示され、ハーフバンドフィルタに入力された補間対象データ又は中間結果データｄａｔａは、ｘｉで示され、ハーフバンドフィルタの出力は、ｙｉで示され、前記フィルタリング係数記憶ＲＯＭのフィルタリング係数においてゼロ値が存在し、ゼロ値の数が（１１－１）／２－１＝４に等しい。

【0039】

以下の実施例は、１１タップのハーフバンドフィルタＨＢＦの時間領域の表現形態及び補間過程である。

【0040】

フィルタリング係数ｃｏｅｆｆ＝［ｃ０，０，ｃ１，０，ｃ２，１，ｃ２，０，ｃ１，０，ｃ０］、
１ｎＴ時点でのｘｉは、ｘ０、０、ｘ１、０、ｘ２、０、ｘ３、０、ｘ４、０、ｘ５を含み、
１．５ｎＴ時点でのｘｉは、０、ｘ０、０、ｘ１、０、ｘ２、０、ｘ３、０、ｘ４、０を含み、
２ｎＴ時点でのｘｉは、ｘ１、０、ｘ２、０、ｘ３、０、ｘ４、０、ｘ５、０、ｘ６を含み、
２．５ｎＴ時点でのｘｉは、０、ｘ１、０、ｘ２、０、ｘ３、０、ｘ４、０、ｘ５、０を含み、
３ｎＴ時点でのｘｉは、ｘ２、０、ｘ３、０、ｘ４、０、ｘ５、０、ｘ６、０、ｘ７を含み、
３．５ｎＴ時点でのｘｉは、０、ｘ２、０、ｘ３、０、ｘ４、０、ｘ５、０、ｘ６、０を含み、
４ｎＴ時点でのｘｉは、ｘ３、０、ｘ４、０、ｘ５、０、ｘ６、０、ｘ７、０、ｘ８を含み、
４．５ｎＴ時点でのｘｉは、０、ｘ３、０、ｘ４、０、ｘ５、０、ｘ６、０、ｘ７、０を含む。

【0041】

ハーフバンドフィルタの出力は、ｃｏｅｆｆと各時点に入力された全てのｘｉとを積和演算した値であり、具体的に以下のとおりである。

【0042】

ｙ０＝ｃ０＊ｘ０＋ｃ１＊ｘ１＋ｃ２＊ｘ２＋ｃ２＊ｘ３＋ｃ１＊ｘ４＋ｃ０＊ｘ５、
ｙ１＝ｘ２、
ｙ２＝ｃ０＊ｘ１＋ｃ１＊ｘ２＋ｃ２＊ｘ３＋ｃ２＊ｘ４＋ｃ１＊ｘ５＋ｃ０＊ｘ６、
ｙ３＝ｘ３、
ｙ４＝ｃ０＊ｘ２＋ｃ１＊ｘ３＋ｃ２＊ｘ４＋ｃ２＊ｘ５＋ｃ１＊ｘ６＋ｃ０＊ｘ７、
ｙ５＝ｘ４、
ｙ６＝ｃ０＊ｘ３＋ｃ１＊ｘ２＋ｃ２＊ｘ３＋ｃ２＊ｘ４＋ｃ１＊ｘ５＋ｃ０＊ｘ６、
ｙ７＝ｘ５。

【0043】

従って、ＲＯＭのフィルタリング係数においてセロ値が存在するアドレス区間の設定、及び、カスケードされた３つのフィルタ演算モジュールがフィルタリング係数のゼロ値を読み取るタイミングシーケンスにより、各段の前記フィルタ演算モジュールの前記奇数添え字の出力が、対応する一段の前記フィルタ演算モジュールの入力信号の遅延処理結果に相当すると決定し、すなわち、ｙ１、ｙ３、ｙ５、ｙ７などの奇数添え字の出力は、入力遅延されると、直接出力された結果であり、ｙ０、ｙ２、ｙ４、ｙ６などの偶数添え字の出力は、積和演算される必要がある。

【0044】

本実施例は、ハーフバンドフィルタ構造を用いて補間を実現するので、１／２の演算量が減少される。この構造では、ハーフバンドフィルタのフィルタリング係数のうち、ほぼ半分のフィルタリング係数が０であり、演算されなくてもよいため、前記フィルタリング係数記憶ＲＯＭは、非０の係数のみを記憶すればよく、従って、半分のＲＯＭ空間を節約する。

【0045】

前述した実施例に基づいて、図２に示すように、前記ｎは３に設定され、前記カスケードされたフィルタ演算モジュールは、１段目のＦＩＲ演算モジュールと、２段目のＦＩＲ演算モジュールと、及び３段目のＦＩＲ演算モジュールとを含み、補間演算の機能上において、カスケードされた３つのハーフバンドフィルタ、すなわち、１段目のハーフバンドフィルタ、２段目のハーフバンドフィルタ及び３段目のハーフバンドフィルタに相当し、前記フィルタリング係数記憶ＲＯＭには、マッチングした３つのフィルタリング係数が記憶され、３つのフィルタリング係数は、それぞれ１段目のＦＩＲ演算モジュール、２段目のＦＩＲ演算モジュール及び３段目のＦＩＲ演算モジュールの乗法演算に使用されるためのものである。

【0046】

前記中間結果キャッシュＲＡＭは、具体的には、１段目のＦＩＲのＳＲＡＭと、２段目のＦＩＲのＳＲＡＭと、３段目のＦＩＲのＳＲＡＭと、及び最終結果ＳＲＡＭとを含む。１段目のＦＩＲのＳＲＡＭに入力された補間対象データが、前記カスケードされた３段のフィルタ演算モジュールにより８倍補間処理された後、各段のＦＩＲ演算モジュールがいずれも２倍補間を実現し、３段目のＦＩＲ演算モジュールが合計８つの信号を出力し、それにより、８倍補間の目的が実現される。

【0047】

前記メインステートマシンに含まれるサブステートマシン：１段目のＦＩＲサブステートマシン、２段目のＦＩＲサブステートマシン及び３段目のＦＩＲサブステートマシンによって、前記補間フィルタシステムは、状態ジャンプをサポートする。

【0048】

前記補間フィルタリング演算コントローラは、第１のレジスタと、第２のレジスタと、第３のレジスタと、第４のレジスタと、第５のレジスタと、第６のレジスタと、及び第７のレジスタとをさらに含み、合計２³－１個のレジスタが、加算中間結果レジスタとして設定される。

【0049】

各段のフィルタ演算モジュールの出力は、いずれも、奇数添え字出力と偶数添え字出力とに分けられ、前記カスケードドライブモジュールによって出力されたカウントリズムのドライブで、各段のフィルタ演算モジュールにより出力される順序に従って決定されるものであり、偶数添え字は、０から始まりが、奇数添え字は、１から始まり、出力される順番に従って昇順でマークされる。

【0050】

具体的には、前記カスケードドライブモジュールがメインステートマシンによるドライブ制御と協力する前提で、図２を参照すると分かるように、前記補間フィルタシステムの外部から入力された補間対象データｘ０は、１段目のＦＩＲ演算モジュールの１つのデータ入力端に、１段目のＦＩＲのＳＲＡＭを介して間接的かつ持続的に入力される。

【0051】

１段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、１段目のＦＩＲ演算モジュールは、外部から入力された補間対象データを補間処理し、１段目のＦＩＲのＳＲＡＭ及び２段目のＦＩＲのＳＲＡＭを読み取り・書き込みすることを含む。

【0052】

１段目のＦＩＲ演算モジュールの第１の出力結果ｙ１は、第１のレジスタ出力とされ、１段目のＦＩＲ演算モジュールの第０の出力結果ｙ０は、２段目のＦＩＲのＳＲＡＭ出力とされ、第１のレジスタの出力端が２段目のＦＩＲのＳＲＡＭの入力端に接続され、１段目のＦＩＲ演算モジュールの第１の出力結果ｙ１は、奇数添え字出力、１段目のＦＩＲ演算モジュールの第０の出力結果ｙ０は、偶数添え字出力とされ、１段目のＦＩＲ演算モジュールは、Ｔ０時点にｙ０及びｙ１を同時に、出力する。

【0053】

２段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、２段目のＦＩＲ演算モジュールは、１段目のＦＩＲ演算モジュールの第０の出力結果ｙ０に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、２段目のＦＩＲ演算モジュールの第０の出力結果ｚ０及び２段目のＦＩＲ演算モジュールの第１の出力結果ｚ１を演算して生成する。

【0054】

Ｔ１時点に、２段目のＦＩＲ演算モジュールの第０の出力結果ｚ０は、３段目のＦＩＲのＳＲＡＭに出力され、２段目のＦＩＲ演算モジュールの第１の出力結果ｚ１は、第２のレジスタに出力され、２段目のＦＩＲ演算モジュールの偶数添え字出力ポート及び第２のレジスタの出力端が３段目のＦＩＲのＳＲＡＭの入力端に接続され、２段目のＦＩＲ演算モジュールの第１の出力結果ｚ１は、奇数添え字出力、２段目のＦＩＲ演算モジュールの第０の出力結果ｚ０は、偶数添え字出力とされ、Ｔ１＞Ｔ０であり、それらの時間の差値は、２段目のＦＩＲ演算モジュールの読み取り・書き込み操作の遅延長さを満たす必要がある。

【0055】

３段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第０の出力結果ｚ０に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、３段目のＦＩＲ演算モジュールの第０の出力結果ｐ０及び３段目のＦＩＲ演算モジュールの第１の出力結果ｐ１を演算して生成する。

【0056】

Ｔ２時点に、３段目のＦＩＲ演算モジュールの第０の出力結果ｐ０は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第１の出力結果ｐ１は、第３のレジスタに出力され、第３のレジスタは、３段目のＦＩＲ演算モジュールの第１の出力結果ｐ１を最終結果ＳＲＡＭに出力し、３段目のＦＩＲ演算モジュールの偶数添え字出力ポート及び第３のレジスタの出力端が最終結果ＳＲＡＭの入力端に接続さる。

【0057】

３段目のＦＩＲ演算モジュールの第１の出力結果ｐ１は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第０の出力結果ｐ０は、偶数添え字出力とされ、第０の出力結果ｐ０は、第１の出力結果ｐ１よりも前に、前記補間フィルタリング演算コントローラの出力端fir_outから外部デバイスのポートに出力され、Ｔ２＞Ｔ１であり、それらの時間の差値は、３段目のＦＩＲ演算モジュールの読み取り・書き込み操作の遅延長さを満たす必要がある。

【0058】

第２のレジスタは、２段目のＦＩＲ演算モジュールの第１の出力結果ｚ１を３段目のＦＩＲ演算モジュールに出力し、３段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第１の出力結果ｚ１に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、３段目のＦＩＲ演算モジュールの第２の出力結果ｐ２及び３段目のＦＩＲ演算モジュールの第３の出力結果ｐ３を演算して生成する。

【0059】

Ｔ３時点に、３段目のＦＩＲ演算モジュールの第２の出力結果ｐ２は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第３の出力結果ｐ３は、第４のレジスタに出力され、第４のレジスタは、３段目のＦＩＲ演算モジュールの第３の出力結果ｐ３を最終結果ＳＲＡＭに出力し、それにより、３段目のＦＩＲ演算モジュール及び３段目のＦＩＲのＳＲＡＭを多重化する。

【0060】

３段目のＦＩＲ演算モジュールの第３の出力結果ｐ３は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第２の出力結果ｐ２は、偶数添え字出力とされ、第２の出力結果ｐ２は、第３の出力結果ｐ３よりも前に、前記補間フィルタリング演算コントローラの出力端fir_outから外部デバイスのポートに出力され、Ｔ３＞Ｔ２であり、それらの時間の差値は、３段目のＦＩＲ演算モジュールの読み取り・書き込み操作の遅延長さを満たす必要がある。

【0061】

第１のレジスタは、１段目のＦＩＲ演算モジュールの第１の出力結果ｙ１を２段目のＦＩＲ演算モジュールに出力し、２段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、２段目のＦＩＲ演算モジュールは、１段目のＦＩＲ演算モジュールの第１の出力結果ｙ１に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、２段目のＦＩＲ演算モジュールの第２の出力結果ｚ２及び２段目のＦＩＲ演算モジュールの第３の出力結果ｚ３を演算して生成する。

【0062】

Ｔ４時点に、２段目のＦＩＲ演算モジュールの第２の出力結果ｚ２は、３段目のＦＩＲのＳＲＡＭに出力され、２段目のＦＩＲ演算モジュールの第３の出力結果ｚ３は、第５のレジスタに出力され、それにより、２段目のＦＩＲ演算モジュール及び２段目のＦＩＲのＳＲＡＭを多重化する。

【0063】

２段目のＦＩＲ演算モジュールの第３の出力結果ｚ３は、奇数添え字出力、２段目のＦＩＲ演算モジュールの第２の出力結果ｚ２は、偶数添え字出力とされ、Ｔ４＞Ｔ３であり、それらの時間の差値は、２段目のＦＩＲ演算モジュールの読み取り・書き込み操作の遅延長さを満たす必要がある。

【0064】

３段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第２の出力結果ｚ２に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、３段目のＦＩＲ演算モジュールの第４の出力結果ｐ４及び３段目のＦＩＲ演算モジュールの第５の出力結果ｐ５を演算して生成する。

【0065】

Ｔ５時点に、３段目のＦＩＲ演算モジュールの第４の出力結果ｐ４は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第５の出力結果ｐ５は、第６のレジスタに出力され、第６のレジスタは、３段目のＦＩＲ演算モジュールの第５の出力結果ｐ５を最終結果ＳＲＡＭに出力され、それにより、３段目のＦＩＲ演算モジュール及び３段目のＦＩＲのＳＲＡＭを多重化する。

【0066】

３段目のＦＩＲ演算モジュールの第５の出力結果ｐ５は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第４の出力結果ｐ４は、偶数添え字出力とされ、第４の出力結果ｐ４は、第５の出力結果ｐ５よりも前に、前記補間フィルタリング演算コントローラの出力端fir_outから外部デバイスのポートに出力され、Ｔ５＞Ｔ４であり、それらの時間の差値は、３段目のＦＩＲ演算モジュールの読み取り・書き込み操作の遅延長さを満たす必要がある。

【0067】

第５のレジスタは、２段目のＦＩＲ演算モジュールの第３の出力結果ｚ３を３段目のＦＩＲ演算モジュールに出力し、３段目のＦＩＲサブステートマシンによるドライブ・選択作用下で、３段目のＦＩＲ演算モジュールは、２段目のＦＩＲ演算モジュールの第３の出力結果ｚ３に基づいて、前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数と組み合わせて、３段目のＦＩＲ演算モジュールの第６の出力結果ｐ６及び３段目のＦＩＲ演算モジュールの第７の出力結果ｐ７を演算して生成する。

【0068】

Ｔ６時点に、３段目のＦＩＲ演算モジュールの第６の出力結果ｐ６は、最終結果ＳＲＡＭに出力され、３段目のＦＩＲ演算モジュールの第７の出力結果ｐ７は、第７のレジスタに出力され、第７のレジスタは、３段目のＦＩＲ演算モジュールの第７の出力結果ｐ７を最終結果ＳＲＡＭに出力され、それにより、３段目のＦＩＲ演算モジュール及び３段目のＦＩＲのＳＲＡＭを多重化する。

【0069】

３段目のＦＩＲ演算モジュールの第７の出力結果ｐ７は、奇数添え字出力、３段目のＦＩＲ演算モジュールの第６の出力結果ｐ６は、偶数添え字出力とされ、第６の出力結果ｐ６は、第７の出力結果ｐ７よりも前に、前記補間フィルタリング演算コントローラの出力端fir_outから外部デバイスのポートに出力され、Ｔ６＞Ｔ５、それらの時間の差値は、３段目のＦＩＲ演算モジュールの読み取り・書き込み操作の遅延長さを満たす必要がある。

【0070】

なお、前記ｘ０、ｙ０、ｙ１、ｚ０、ｚ１、ｚ２、ｚ３は、入出力データとされる場合、いずれもｍ個のデータを有し、ｍは、毎回前記フィルタリング係数記憶ＲＯＭから読み取られたマッチングしたフィルタリング係数の数と同じである。出力された８倍の補間結果ｐ１、ｐ３、ｐ５、ｐ７が属するブランチは、奇数ブランチ（遅延出力）に相当し、出力された８倍の補間結果ｐ０、ｐ２、ｐ４、ｐ６が属するブランチは、偶数ブランチ（演算出力）に相当し、奇数ブランチと偶数ブランチとの位相遅延は、フィルタの次数により決定される。

【0071】

本実施例は、従来技術に比べて、３つのステートマシンを用いて、三段のＦＩＲ演算モジュールが読み取り・書き込み及び積和演算を行うように対応して制御し、入力された補間対象データｘ０に対して、直列な８倍補間操作を実行する。

【0072】

前述した演算モジュールと、レジスタと、ＳＲＡＭとは、信号伝送関係が存在する限り、物理的な接続関係を具備し、対応するステートマシンの制御下で、ＦＩＲ演算モジュール及び前記中間結果キャッシュＲＡＭを選択的に多重化し、不必要なレジスタリソース及びロジック制御ユニットを回避し、ハードウェアリソースを節約し、回路が構成可能になり、制御がより柔軟になる。

【0073】

前記補間フィルタシステムの外部から入力された補間対象データが１つ以上である場合、前記メインステートマシンは、改めて初期状態から、全ての状態変換プロセスを実行することで、前記ｎ段目のハーフバンドフィルタが新しい２ⁿ個の結果を生成して、前記補間フィルタリング演算コントローラから新しく出力された補間結果として、前記中間結果キャッシュＲＡＭの対応するアドレスユニットに、直接的又は内部の対応するレジスタを介して間接的に出力する。

【0074】

上記実施例では、前記メインステートマシンにおいては、１段目のＦＩＲ演算モジュールに入力されたｘ０に対して、状態ジャンプの制御を実行するだけではなく、外部から入力された補間対象データｘ１、ｘ２、ｘ３、ｘ４…が全て１段目のＦＩＲのＳＲＡＭを介して、１段目のＦＩＲ演算モジュールの１つのデータ入力端に間接的かつ持続的に入力される場合、１段目のＦＩＲ演算モジュールが計算してｙ２、ｙ３、ｙ４、ｙ５…を生成し、ステートマシン全体が改めて１回運転し、前記補間フィルタシステムがデータを処理するリアルタイム性の効果を示す。

【0075】

データは、システム全体に送信され続けると、設計全体において、メインステートマシンに含まれたサブステートマシンのトリガー演算が持続的に運転し、各段のＦＩＲ演算モジュールにより処理され、前記補間フィルタシステムの出力ポートfir_outに持続的に出力される。前記補間フィルタシステム処理データの有効性を向上させ、システムのリアルタイム性を向上させる。

【0076】

前述した実施例では、前記カスケードドライブモジュールは、好ましくは、図１に示すように、書き込みロジック制御サブモジュールと読み取りロジック制御サブモジュールとを含み、書き込みロジック制御サブモジュールと読み取りロジック制御サブモジュールとは、前記補間フィルタシステムのドライブクロック源としてのカウンタを共有し、書き込みロジック制御サブモジュールは、カウンタによって出力されたカウントリズムに基づいて、前記中間結果キャッシュＲＡＭの書き込み操作アドレス及び前記フィルタリング係数記憶ＲＯＭの書き込み操作アドレスを制御し、読み取りロジック制御サブモジュールは、カウンタによって出力されたカウントリズムに基づいて、前記中間結果キャッシュＲＡＭの読み取り操作アドレス及び前記フィルタリング係数記憶ＲＯＭの読み取り操作アドレスを制御し、書き込みロジック制御サブモジュール及び読み取りロジック制御サブモジュールは、クロック制御信号を送信するように理解されてもよい。

【0077】

書き込みロジック制御サブモジュール及び読み取りロジック制御サブモジュールは、対応する前記メインステートマシンをドライブし、すなわち、適切なカウント時間に、前記１段目のＦＩＲサブステートマシン、前記２段目のＦＩＲサブステートマシン及び前記３段目のＦＩＲサブステートマシンをトリガーし、次に、前記補間フィルタリング演算コントローラの内部のカスケードされたフィルタ演算モジュールが補間演算操作をタイミングシーケンスに従って実行するように対応して制御することで、８倍補間の目的が実現される。

【0078】

本実施例は、ステートマシンモデルのジャンプタイミングシーケンスを制御することに寄与し、クロック信号が１つしかないので、全体設計に、異なるクロックの非同期処理問題がなく、設計複雑度を減少させ、システム全体の性能がより安定になる。

【0079】

前述した実施例に基づいて、前記カスケードされたｎ個のフィルタ演算モジュールのうちの各段のＦＩＲ演算モジュールは、読み取り終了確認サブモジュールと、書き込み終了確認サブモジュールと、積和演算サブモジュールとを含む。

【0080】

図３を参照して分かるように、ｎ段目のＦＩＲ演算モジュールにおいて、書き込みロジック制御サブモジュールは、ｎ段目のＦＩＲサブステートマシンにより、書き込み終了確認サブモジュールをトリガー制御し、書き込み終了確認サブモジュールは、書き込みロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、ｎ段目のＦＩＲサブステートマシンによって出力された状態がジャンプするようにトリガーし、対応する条件状態で、前の段のＦＩＲ演算モジュールによって出力された、現在段のＦＩＲ演算モジュール内において演算すべきデータを、前記中間結果キャッシュＲＡＭの対応するアドレス区間に書き込み、すなわち、図１におけるｎ－１段目のＦＩＲのＳＲＡＭによって出力された結果データをｎ段目のＦＩＲのＳＲＡＭの内部の対応するアドレス区間に書き込むように制御する。

【0081】

同様に、読み取りロジック制御サブモジュールは、ｎ段目のＦＩＲサブステートマシントにより、読み取り終了確認サブモジュールをリガー制御し、読み取り終了確認サブモジュールは、読み取りロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、ｎ段目のＦＩＲサブステートマシンによって出力された状態がジャンプするようにトリガーし、対応する条件状態で、前記中間結果キャッシュＲＡＭの対応するアドレス区間における、現在段のＦＩＲ演算モジュール内で演算すべきデータを読み取ることを積和演算サブモジュールに任せ、すなわち、積和演算サブモジュールがｎ段目のＦＩＲのＳＲＡＭを読み取るように制御する。

【0082】

積和演算サブモジュールは、乗算器と加算器とからなる直列シフト加算構造であり、書き込み終了確認サブモジュール及び読み取り終了確認サブモジュールの両方により制御されて、前記中間結果キャッシュＲＡＭの対応するアドレス区間における、現在段のＦＩＲ演算モジュール内で演算すべきデータを選択して、加算器に伝送して加算演算を行うとともに、前記フィルタリング係数記憶ＲＯＭのフィルタリング係数を乗数として選択して、乗算器に伝送して乗算演算を行う。

【0083】

Ｎ段目のＦＩＲのＳＲＡＭにより加算器に伝送されたデータは、乗算器に被乗数として直接伝送されてもよいし、現在段（ｎ段目）の加算演算で得られた中間加算値は、ｎ＋１段目のＦＩＲのＳＲＡＭに伝送されて、乗算器に被乗数として伝送されてもよい。

【0084】

具体的には、１段目のＦＩＲ演算モジュールは、書き込みロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、前記１段目のＦＩＲサブステートマシンによりドライブされて、データｘ０を前記１段目のＦＩＲのＳＲＡＭの対応するアドレス区間に書き込む。

【0085】

書き込みロジック制御サブモジュールによって出力されたカウントリズムが第１の遅延長さに達すると、前記１段目のＦＩＲサブステートマシンが１段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、読み取りロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、１段目のＦＩＲ演算モジュールが前記１段目のＦＩＲのＳＲＡＭの対応するアドレス区間から１つのｘ０を読み取るとともに、前記フィルタリング係数記憶ＲＯＭから、マッチングしたフィルタリング係数を読み取り、１回の積和演算を実行するように制御する。

【0086】

なお、前記１段目のＦＩＲ演算モジュールの乗算器は、シフト加算と、Ｂｏｏｔｈ４符号化とが組み合わせられたＢｏｏｔｈ乗算器で実現され、乗算器の面積及び遅延を減少させることができる。

【0087】

読み取りロジック制御サブモジュールによって出力されたカウントリズムが第２の遅延長さに達すると、前記１段目のＦＩＲサブステートマシンが１段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、１段目のＦＩＲ演算モジュールが入力されたｘ０に対する積和計算を完了し、中間結果データｙ０及びｙ１を取得したことが示される。

【0088】

２段目のＦＩＲ演算モジュールは、書き込みロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、前記２段目のＦＩＲサブステートマシンのドライブで、１段目のＦＩＲ演算モジュールによって出力されたｙ０を前記２段目のＦＩＲのＳＲＡＭの対応するアドレス区間に書き込むように制御する。

【0089】

書き込みロジック制御サブモジュールによって出力されたカウントリズムが第３の遅延長さに達すると、ｙ０の書き込み操作が完了されたことが示され、同時に、前記２段目のＦＩＲサブステートマシンが２段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、読み取りロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、２段目のＦＩＲ演算モジュールが前記２段目のＦＩＲのＳＲＡＭの対応するアドレス区間から全てのデータを読み取るとともに、前記フィルタリング係数記憶ＲＯＭから、マッチングしたフィルタリング係数を読み取り、積和計算を実行するように制御する。

【0090】

読み取りロジック制御サブモジュールによって出力されたカウントリズムが第４の遅延長さに達すると、２段目のＦＩＲ演算モジュールがｙ０に対する積和演算を完了したことが示され、中間結果ｚ０及びｚ１を出力する。

【0091】

同時に、前記２段目のＦＩＲサブステートマシンが２段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、書き込みロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、１段目のＦＩＲ演算モジュールによって出力されたｙ１を前記２段目のＦＩＲのＳＲＡＭの対応するアドレス区間に書き込き始める。

【0092】

書き込みロジック制御サブモジュールによって出力されたカウントリズムが第５の遅延長さに達すると、ｙ１の書き込み操作が完了したことが示される、同時に、前記２段目のＦＩＲサブステートマシンが２段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、読み取りロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、２段目のＦＩＲ演算モジュールが前記２段目のＦＩＲのＳＲＡＭの対応するアドレス区間から全てのデータを読み取るとともに、前記フィルタリング係数記憶ＲＯＭからマッチングしたフィルタリング係数を読み取り、積和計算を実行するように制御する。

【0093】

読み取りロジック制御サブモジュールによって出力されたカウントリズムが第６の遅延長さに達すると、２段目のＦＩＲ演算モジュールがｙ１に対する積和演算を完了したことが示され、中間結果データｚ２及びｚ３を出力する。

【0094】

３段目のＦＩＲ演算モジュールは、書き込みロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、前記３段目のＦＩＲサブステートマシンのドライブで、２段目のＦＩＲ演算モジュールによって出力されたｚ０を前記３段目のＦＩＲのＳＲＡＭの対応するアドレス区間に書き込むように制御する。

【0095】

書き込みロジック制御サブモジュールによって出力されたカウントリズムが第７の遅延長さ達すると、ｚ０の書き込み操作が完了されたことが示され、同時に、前記３段目のＦＩＲサブステートマシンが３段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、読み取りロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、３段目のＦＩＲ演算モジュールが前記３段目のＦＩＲのＳＲＡＭの対応するアドレス区間から全てのデータを読み取るとともに、前記フィルタリング係数記憶ＲＯＭから、マッチングしたフィルタリング係数を読み取り、積和計算を行うように制御する。

【0096】

読み取りロジック制御サブモジュールによって出力されたカウントリズムが第８の遅延長さに達すると、３段目のＦＩＲ演算モジュールがｚ０に対する積和演算を完了したことが示され、８倍補間フィルタリングの結果データｐ０及びｐ１を出力する。

【0097】

次に、前記３段目のＦＩＲサブステートマシンが３段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、書き込みロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、２段目のＦＩＲ演算モジュールによって出力されたｚ１を前記３段目のＦＩＲのＳＲＡＭの対応するアドレス区間に書き込み始める。

【0098】

書き込みロジック制御サブモジュールによって出力されたカウントリズムが第９の遅延長さに達すると、ｚ１の書き込み操作が完了されたことが示され、同時に、前記３段目のＦＩＲサブステートマシンが３段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、読み取りロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、３段目のＦＩＲ演算モジュールが前記３段目のＦＩＲのＳＲＡＭの対応するアドレス区間から全てのデータを読み取るとともに、前記フィルタリング係数記憶ＲＯＭから、マッチングしたフィルタリング係数を読み取り、積和計算を行うように制御する。

【0099】

読み取りロジック制御サブモジュールによって出力されたカウントリズムが第１１の遅延長さに達すると、３段目のＦＩＲ演算モジュールがｚ１に対する積和演算を完了したことが示され、８倍補間フィルタリングの結果データｐ２及びｐ３を出力する。

【0100】

次に、前記３段目のＦＩＲサブステートマシンが３段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、書き込みロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、２段目のＦＩＲ演算モジュールによって出力されたｚ２を、前記３段目のＦＩＲのＳＲＡＭの対応するアドレス区間に書き込み始める。

【0101】

書き込みロジック制御サブモジュールによって出力されたカウントリズムが第１１の遅延長さに達すると、ｚ２の書き込み操作が完了されたことが示され、同時に、前記３段目のＦＩＲサブステートマシンが３段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、読み取りロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、３段目のＦＩＲ演算モジュールが前記３段目のＦＩＲのＳＲＡＭの対応するアドレス区間から全てのデータを読み取るとともに、前記フィルタリング係数記憶ＲＯＭから、マッチングしたフィルタリング係数を読み取り、積和計算を行うように制御する。

【0102】

読み取りロジック制御サブモジュールによって出力されたカウントリズムが第１２の遅延長さに達すると、３段目のＦＩＲ演算モジュールがｚ２に対する積和演算を完了したことが示され、８倍補間フィルタリングの結果データｐ４及びｐ５を出力する。

【0103】

次に、前記３段目のＦＩＲサブステートマシンが３段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、書き込みロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、２段目のＦＩＲ演算モジュールによって出力されたｚ３を、前記３段目のＦＩＲのＳＲＡＭの対応するアドレス区間に書き込み始める。

【0104】

書き込みロジック制御サブモジュールによって出力されたカウントリズムが第１３の遅延長さに達すると、ｚ３の書き演算が完了したことが示され、同時に、前記３段目のＦＩＲサブステートマシンが３段目のＦＩＲ演算モジュールの現在の作動状態を変えるようにトリガーし、次に、読み取りロジック制御サブモジュールによって出力されたカウント制御信号に基づいて、３段目のＦＩＲ演算モジュールが前記３段目のＦＩＲのＳＲＡＭの対応するアドレス区間から全てのデータを読み取るとともに、前記フィルタリング係数記憶ＲＯＭから、マッチングしたフィルタリング係数を読み取り、積和計算を行うように制御する。

【0105】

読み取りロジック制御サブモジュールによって出力されたカウントリズムが第１４の遅延長さに達すると、３段目のＦＩＲ演算モジュールがｚ３に対する積和演算を完了したことが示され、８倍補間フィルタリングの結果データｐ６及びｐ７を出力する。今回の前記メインステートマシンにより制御された運転プロセスにおいて、入力データｘ０に基づいて、最終的に出力された８倍補間フィルタリングの結果データは、ｐ０、ｐ１、ｐ２、ｐ３、ｐ４、ｐ５、ｐ６及びｐ７に分けられる。

【0106】

従って、回路によるコードの実現の複雑度からみると、ステートマシンのカウント制御により８倍の補間演算を実現することは、並行、ＤＡ分散型などの構造ロジックよりも簡単であり、コードの実現及びメンテナンスが容易であり、高効率な順序制御性を有する。

【0107】

好ましくは、前記フィルタリング係数は、固定小数点化によって処理されて、１６ビット位の２進数になる。前記フィルタリング係数は、必ずＭａｔｌａｂ数学ツールで予めシミュレーション処理されて得られ、シミュレーションされて得られた前記フィルタリング係数は、符号ビット及び小数点付きの浮動小数の数である。

【0108】

前記フィルタリング係数によって、フィルタ全体のパスバンドリップル、ストップバンド減衰、過渡帯域幅及びフィルタ全体のフィルタリング効果などに、直接影響を与える。

【0109】

デジタル回路では、全て二進数で示され、Ｍａｔｌａｂアルゴビートにおけるフィルタリング係数に対して、固定小数点化処理を行う必要があり、異なる係数のビット幅は、Ｍａｔｌａｂアルゴビートで決定された実数係数と異なる程度にずれるが、ハードウェアコスト（ビット幅が大きいほど、占有する乗算器リソースが多くなり、太すぎるため、１個のクロック周期で、１回の乗法演算を完了することができ、遅延が増大してしまう可能性がある）からみて、実現すべきフィルタ性能の角度に基づいて統合に配慮すれば、本実施例では、１６ｂｉｔのビット幅を決定して、全精度実数係数に対して固定小数点化を行い、二進数相補符号の形態で示し、前記フィルタのデジタル回路の実現に適用し、音声シーンの適用に基づいて、前記補間フィルタシステムに必要な作動クロックが一般的に遅く、例えば２５６＊ｆｓであり、４０nmプロセスにおいて、１つのクロック周期内に、１回の乗法演算を完了することができ、フィルタのパスバンドリップル及びストップバンド減衰による誤差の影響を統合に評定し、前記補間フィルタのデジタル回路の実現が占有するハードウェアリソースコストが低い。

【0110】

以上の説明は、本発明の好適な実施形態に過ぎず、本発明を限定するものではなく、当業者にとって、本発明に対する様々な修正及び変更が可能である。本発明の要旨及び原理内で行われるいかなる変更、均等置換や改良なども、本発明の保護範囲に含まれるべきである。注意すべきことは、類似する符号とアルファベットは以下の図面において類似する項目表示するため、ある項目が１つの図面に定義された場合、後の図面においてはさらに定義して解釈する必要がない。

【図1】

【図2】

【図3】