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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-07
(45)【発行日】2023-09-15
(54)【発明の名称】ダイオード
(51)【国際特許分類】
   H01L 29/861 20060101AFI20230908BHJP
   H01L 29/868 20060101ALI20230908BHJP
   H01L 29/06 20060101ALI20230908BHJP
【FI】
H01L29/91 C
H01L29/06 601N
H01L29/91 F
H01L29/91 K
H01L29/91 H
【請求項の数】 14
(21)【出願番号】P 2020541098
(86)(22)【出願日】2019-08-14
(86)【国際出願番号】 JP2019031920
(87)【国際公開番号】W WO2020049969
(87)【国際公開日】2020-03-12
【審査請求日】2022-07-04
(31)【優先権主張番号】P 2018165856
(32)【優先日】2018-09-05
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(74)【代理人】
【氏名又は名称】山本 孝久
(74)【代理人】
【識別番号】100118290
【弁理士】
【氏名又は名称】吉井 正明
(72)【発明者】
【氏名】深作 克彦
【審査官】恩田 和彦
(56)【参考文献】
【文献】米国特許第09842835(US,B1)
【文献】特開2012-244088(JP,A)
【文献】S.-H. Chen et al.,ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technolog,IEDM2016,米国,IEEE,2016年12月03日,890 頁-893 頁
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/861
H01L 29/868
H01L 29/739
H01L 29/78
H01L 29/06
H01L 21/8249
(57)【特許請求の範囲】
【請求項1】
積層構造体、
積層構造体の長さ方向の一端に設けられた第1接続部、及び、
積層構造体の長さ方向の他端に設けられた第2接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第1構造体、及び、第1構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第2構造体が、厚さ方向に、交互に積層されて成り、
第1接続部は、第1導電型を有し、
第2接続部は、第1導電型とは異なる第2導電型を有し、
少なくとも積層構造体の頂部から側面に亙り、第1接続部及び第2接続部と離間して形成された制御電極部を更に備えており、
第1接続部と制御電極部、又は、第2接続部と制御電極部とは、電気的に接続されており、
制御電極部は、更に、積層構造体の底面に亙り形成されているダイオード。
【請求項2】
積層構造体は、基体の上方に設けられている請求項に記載のダイオード。
【請求項3】
基体は、シリコン半導体基板又はSOI基板から成る請求項に記載のダイオード。
【請求項4】
第1接続部及び第2接続部は、基体上に設けられている請求項に記載のダイオード。
【請求項5】
ダイオードが設けられている基体の領域は第2導電型を有し、
第1接続部と制御電極部とは電気的に接続されている請求項に記載のダイオード。
【請求項6】
積層構造体、
積層構造体の長さ方向の一端に設けられた第1接続部、及び、
積層構造体の長さ方向の他端に設けられた第2接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第1構造体、及び、第1構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第2構造体が、厚さ方向に、交互に積層されて成り、
第1接続部は、第1導電型を有し、
第2接続部は、第1導電型とは異なる第2導電型を有し、
少なくとも積層構造体の頂部から側面に亙り、第1接続部及び第2接続部と離間して形成された制御電極部を更に備えており、
第1接続部と制御電極部、又は、第2接続部と制御電極部とは、電気的に接続されており、
積層構造体は、基体の上に設けられており、
ダイオードが設けられている基体の領域は第2導電型を有し、
第1接続部と制御電極部とは電気的に接続されているダイオード。
【請求項7】
第1導電型はp型であり、
第2導電型はn型である請求項1に記載のダイオード。
【請求項8】
第1構造体は、シリコン-ゲルマニウムから成り、
第2構造体は、シリコンから成る請求項1に記載のダイオード。
【請求項9】
積層構造体、
積層構造体の長さ方向の一端に設けられた第1接続部、及び、
積層構造体の長さ方向の他端に設けられた第2接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第1構造体、及び、第1構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第2構造体が、厚さ方向に、交互に積層されて成り、
第1接続部は、第1導電型を有し、
第2接続部は、第1導電型とは異なる第2導電型を有し、
少なくとも積層構造体の頂部から側面に亙り、第1接続部及び第2接続部と離間して形成された制御電極部を更に備えており、
第1接続部と制御電極部、又は、第2接続部と制御電極部とは、電気的に接続されており、
積層構造体は真性半導体領域を有するダイオード。
【請求項10】
積層構造体の不純物濃度は1×1018/cm3以下である請求項1に記載のダイオード。
【請求項11】
第1接続部と対向する制御電極部の側面、及び、第2接続部と対向する制御電極部の側面には、絶縁層が形成されている請求項1に記載のダイオード。
【請求項12】
制御電極部は、TiN、TaN、Al、TiAl又はWから成る請求項1に記載のダイオード。
【請求項13】
積層構造体、
積層構造体の長さ方向の一端に設けられた第1接続部、及び、
積層構造体の長さ方向の他端に設けられた第2接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第1構造体、及び、第1構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第2構造体が、厚さ方向に、交互に積層されて成り、
第1接続部は、第1導電型を有し、
第2接続部は、第1導電型とは異なる第2導電型を有し、
第1接続部に接する積層構造体の第1の部分は第1導電型を有し、
第2接続部に接する積層構造体の第2の部分は第2導電型を有するダイオード。
【請求項14】
積層構造体の第1の部分と積層構造体の第2の部分とは接している請求項13に記載のダイオード。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ダイオードに関する。
【背景技術】
【0002】
先端CMOS技術においては、小面積、低消費電力化を目的としたデバイスの微細化が進み、ゲート絶縁膜の薄膜化やチャネル長が縮小されている。ところで、チャネル長を縮小した場合、ソース領域とドレイン領域との間に生じる電位差が、ゲート電極によって印加される電圧よりもトランジスタ動作に大きな影響を及ぼし、短チャネル特性の低下といった問題が生じる。そこで、このようなドレイン領域によるチャネル部の電位低下というDIBL(Drain Induced Barrier Lowering)対策のために、ゲート電極からの電圧をチャネル部に効果的に印加し得る構造が検討されている。従来のトランジスタでは、チャネル部の上方にゲート電極が形成されており、ゲート電圧がチャネル部の上方だけから印加される。これに対して、チャネル部の上部、側面及び下部を囲むようにゲート絶縁膜を介してゲート電極を形成するGAA(Gate All Around)構造の検討が進められている。GAA構造によってチャネル部を空乏化させることで、DIBLの影響、短チャネル特性低下を抑制することができる。GAA構造を有するトランジスタにおいては、ナノワイヤー構造又はナノシート構造を有するチャネル部が、複数、垂直方向に並置して設けられており、複数のチャネル部の外周部が、ゲート絶縁膜を介してゲート電極で埋め込まれている。
【0003】
半導体装置には、回路機能を実現するための各要素として、増幅・整流機能を有する能動素子であるトランジスタ(電界効果トランジスタ)やダイオードが備えられている。そして、例えば、非特許文献1、"ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technology", S.-H. Chen, et al, International Electron Device Meeting Technical Digest, Year: 2016, pp.890 には、GAA構造に類似した構造(以下、便宜上、『GAA類似構造』と呼ぶ)を有するダイオードが提案されている。このGAA類似構造を有するダイオードにおいて、電流経路は、複数のナノワイヤー構造から構成され、ナノワイヤー構造の外周部に制御電極部が設けられている。
【先行技術文献】
【非特許文献】
【0004】
【文献】"ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technology", S.-H. Chen, et al, International Electron Device Meeting Technical Digest, Year: 2016, p.890
【発明の概要】
【発明が解決しようとする課題】
【0005】
GAA構造を有する電界効果トランジスタは、短チャネル特性を確保しつつ、低電圧動作が可能である。一方、GAA類似構造を有するダイオードにあっては、ダイオードに求められる電流特性が犠牲となる。即ち、GAA構造を有する電界効果トランジスタにあっては、チャネル部を完全空乏化するために、チャネル部の厚さを10nm以下まで薄くする。このようなGAA構造をダイオードに適用すると、ダイオードにおける電流経路が10nm以下に制約される。半導体基板に作り込まれた従来のダイオード(『従来構造のダイオード』と呼ぶ)にあっては、半導体基板の深さ100nm程度までを電流経路とすることが可能である。従って、GAA類似構造を有するダイオードにあっては、電流経路の断面積が従来構造のダイオードの1/10程度となってしまうが故に、GAA類似構造を有するダイオードに流せる電流が減少してしまう。また、GAA構造を有する電界効果トランジスタと従来構造のダイオードとを別々の工程で製造すると、製造工程数が増え、製造コストが増加してしまう。
【0006】
従って、本開示の目的は、流せる電流の減少を出来る限り抑制することができ、しかも、電界効果トランジスタの製造工程との親和性が高いダイオードを提供することにある。
【課題を解決するための手段】
【0007】
上記の目的を達成するための本開示の第1の態様~第2の態様に係るダイオードは、
積層構造体、
積層構造体の長さ方向の一端に設けられた第1接続部、及び、
積層構造体の長さ方向の他端に設けられた第2接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第1構造体、及び、第1構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第2構造体が、厚さ方向に、交互に積層されて成り、
第1接続部は、第1導電型を有し、
第2接続部は、第1導電型とは異なる第2導電型を有する。
【0008】
そして、本開示の第1の態様に係るダイオードは、少なくとも積層構造体の頂部から側面に亙り、第1接続部及び第2接続部と離間して形成された制御電極部を更に備えており、第1接続部と制御電極部、又は、第2接続部と制御電極部とは、電気的に接続されている。また、本開示の第2の態様に係るダイオードにおいて、第1接続部に接する積層構造体の第1の部分は第1導電型を有し、第2接続部に接する積層構造体の第2の部分は第2導電型を有する。
【図面の簡単な説明】
【0009】
図1図1A及び図1Bは、それぞれ、図2Aの矢印A-A及び矢印B-Bに沿った実施例1のダイオードの模式的な一部断面図である。
図2図2A及び図2Bは、それぞれ、実施例1のダイオードの積層構造体、第1接続部及び第2接続部の模式的な配置図、及び、制御電極部、絶縁層、第1接続部及び第2接続部の模式的な配置図である。
図3図3A及び図3Bは、それぞれ、図2Aの矢印C-C及び矢印D-Dに沿った実施例1のダイオードの模式的な一部断面図である。
図4図4A及び図4Bは、それぞれ、実施例1における電界効果トランジスタのチャネル部及びソース/ドレイン領域の模式的な配置図、及び、ゲート電極、ゲートサイドウオール及びソース/ドレイン領域の模式的な配置図である。
図5図5A及び図5Bは、それぞれ、図4Aの矢印A-Aに沿ったpチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図4Bの矢印B-Bに沿ったpチャネル型の電界効果トランジスタの模式的な一部断面図である。
図6図6A及び図6Bは、それぞれ、図4Aの矢印C-Cに沿ったpチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図4Bの矢印D-Dに沿ったpチャネル型の電界効果トランジスタの模式的な一部断面図である。
図7図7A及び図7Bは、それぞれ、図4Aの矢印A-Aに沿ったnチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図4Bの矢印B-Bに沿ったnチャネル型の電界効果トランジスタの模式的な一部断面図である。
図8図8A及び図8Bは、それぞれ、図4Aの矢印C-Cに沿ったnチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図4Bの矢印D-Dに沿ったnチャネル型の電界効果トランジスタの模式的な一部断面図である。
図9図9A及び図9Bは、それぞれ、実施例1のダイオードの変形例1の、図2Aの矢印B-Bに沿ったと同様の模式的な一部断面図、及び、実施例1のダイオードの変形例2の、図2Aの矢印A-Aに沿ったと同様の模式的な一部断面図である。
図10図10A及び図10Bは、それぞれ、実施例1のダイオードの変形例3の、図2Aの矢印A-Aに沿ったと同様の模式的な一部断面図、及び、実施例1のダイオードの変形例4の、図2Aの矢印A-Aに沿ったと同様の模式的な一部断面図である。
図11図11A及び図11Bは、それぞれ、実施例1のダイオードの変形例5の、図2Aの矢印A-Aに沿ったと同様の模式的な一部断面図、及び、図2Aの矢印B-Bに沿ったと同様の模式的な一部断面図である。
図12図12A及び図12Bは、それぞれ、実施例1のダイオードの変形例5の、図2Aの矢印C-C及び矢印D-Dに沿ったと同様の模式的な一部断面図である。
図13図13A及び図13Bは、それぞれ、実施例2のダイオードの、図2Aの矢印C-C及び図2Bの矢印D-Dに沿ったと同様の模式的な一部断面図である。
図14図14は、実施例1のダイオードの変形例5の、図2Aの矢印C-Cに沿ったと同様の模式的な一部断面図である。
図15図15は、実施例1のダイオードの動作機構を説明するための図である。
図16図16は、非特許文献1において提案されたダイオードの動作機構を説明するための図である。
図17図17A図17B図17C及び図17Dは、実施例1のダイオードに類似した構造を有するダイオード、及び、このダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を示す図である。
図18図18は、図17Aに示した実施例1のダイオードに類似した構造を有するダイオード、積層構造体を2層のシリコン層で置き換えたダイオード、及び、2層のシリコン-ゲルマニウム層で置き換えたダイオードにおいてパルス電圧を印加したときに流れるパルス電流をシミュレーションした結果を示す図である。
図19図19の(A)、(B)、(C)、(D)、(E)、(F)、(G)、(H)及び(J)は、図17Aに示した実施例1のダイオードに類似した構造を有するダイオード、積層構造体を2層のシリコン層で置き換えたダイオード、及び、2層のシリコン-ゲルマニウム層で置き換えたダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を示す図である。
図20図20A図20B及び図20Cは、実施例1のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
図21図21A図21B及び図21Cは、実施例1のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
図22図22A図22B及び図22Cは、実施例1のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
図23図23A図23B及び図23Cは、実施例1のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
図24図24A図24B及び図24Cは、実施例1のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
図25図25A図25B及び図25Cは、実施例1のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
1.本開示の第1の態様~第2の態様に係るダイオード、全般に関する説明
2.実施例1(本開示の第1の態様に係るダイオード)
3.実施例2(本開示の第2の態様に係るダイオード)
4.その他
【0011】
〈本開示の第1の態様~第2の態様に係るダイオード、全般に関する説明〉
本開示の第1の態様~第2の態様に係るダイオードにおいて、積層構造体は基体の上に設けられている構成とすることができる。このような構成にあっては、積層構造体の底面は基体と接しているので、制御電極部は積層構造体の底面に形成されていない。
【0012】
あるいは又、本開示の第1の態様~第2の態様に係るダイオードにおいて、制御電極部は、更に、積層構造体の底面に亙り形成されている構成とすることができ、この場合、積層構造体は基体の上方に設けられている構成とすることができる。このような構成にあっては、積層構造体の底面は基体と接しておらず、制御電極部の底面は基体と接しており、あるいは又、制御電極部の底面は基体の上方に位置し、制御電極部の底面と基体の頂面との間には隙間が存在する。
【0013】
更には、本開示の第1の態様~第2の態様に係るダイオードにおける以上に説明した各種の好ましい構成において、基体はシリコン半導体基板又はSOI(Si On Insulator)基板から成り、あるいは又、GOI(Ge On Insulator)基板、SGOI(SiGe On Insulator)基板から成る構成とすることができる。
【0014】
更には、本開示の第1の態様~第2の態様に係るダイオードにおける以上に説明した各種の好ましい構成において、第1接続部及び第2接続部は基体上に設けられている構成とすることができる。
【0015】
更には、本開示の第1の態様に係るダイオードにおける以上に説明した各種の好ましい構成において、ダイオードが設けられている基体の領域は第2導電型を有し、第1接続部と制御電極部とは電気的に接続されている構成とすることができる。
【0016】
更には、以上に説明した各種の好ましい構成を含む本開示の第1の態様~第2の態様に係るダイオードにおいて、第1導電型はp型であり、第2導電型はn型である形態とすることができる。
【0017】
更には、以上に説明した好ましい形態、構成を含む本開示の第1の態様~第2の態様に係るダイオードにおいて、第1構造体はシリコン-ゲルマニウム(Si-Ge)から成り、第2構造体はシリコン(Si)から成る形態とすることができる。あるいは又、第1構造体はゲルマニウム(Ge)又はInGaAsから成り、第2構造体はシリコン(Si)から成る形態とすることができる。
【0018】
第1接続部は、例えば、第1構造体を構成する材料から構成すればよいし、第2接続部は、例えば、第2構造体を構成する材料から構成すればよい。
【0019】
更には、以上に説明した好ましい形態、構成を含む本開示の第1の態様に係るダイオードにおいて、積層構造体は真性半導体領域(イントリンシック領域)を有する形態とすることができ、あるいは又、積層構造体の不純物濃度は1×1018/cm3以下である形態とすることができる。
【0020】
更には、以上に説明した好ましい形態、構成を含む本開示の第1の態様に係るダイオードにおいて、第1接続部と対向する制御電極部の側面、及び、第2接続部と対向する制御電極部の側面には、絶縁層(サイドウオール)が形成されている形態とすることができる。
【0021】
更には、以上に説明した好ましい形態、構成を含む本開示の第1の態様に係るダイオードにおいて、制御電極部は、TiN、TaN、Al、TiAl又はWから成る形態とすることができる。
【0022】
また、以上に説明した好ましい形態を含む本開示の第2の態様に係るダイオードにおいて、積層構造体の第1の部分と積層構造体の第2の部分とは接している形態とすることができる。
【0023】
以上に説明した好ましい形態、構成を含む本開示の第1の態様~第2の態様に係るダイオードにおいて、積層構造体の数は、1あるいは2以上の複数とすることができる。また、第1構造体の数は、1あるいは2以上の複数とすることができるし、第2構造体の数も、1あるいは2以上の複数とすることができる。第1構造体と第2構造体の数は、同じであってもよいし、異なっていてもよい。積層構造体の最下層は、第1構造体によって構成されていてもよいし、第2構造体によって構成されていてもよい。本開示の第1の態様に係るダイオードにおいて、積層構造体の数を2以上の複数とする場合、これらの積層構造体全体に対して1つの制御電極部を設けてもよいし、これらの積層構造体のそれぞれに1つの制御電極部を設けてもよい。
【0024】
半導体装置は、本開示の第1の態様~第2の態様に係るダイオード、及び、GAA構造を有する電界効果トランジスタを備えている形態とすることができる。ここで、電界効果トランジスタは、ナノワイヤー構造又はナノシート構造を有する複数のチャネル部、各チャネル部を取り囲むゲート絶縁膜、及び、各ゲート絶縁膜の少なくとも一部を取り囲むゲート電極を備えたチャネル構造部を有する。チャネル部は、チャネル構造部の厚さ方向において、少なくとも2つ、並置されており、且つ、最下層のチャネル部は基体の上あるいは基体の上方に形成されている。即ち、複数のチャネル部は、チャネル構造部の厚さ方向において、相互に離間して配置されており、チャネル部とチャネル部との間は、ゲート絶縁膜及びゲート電極で埋め込まれている。電界効果トランジスタのチャネル構造部の積層方向におけるチャネル部の数は2以上であればよいし、チャネル構造部の厚さ方向と直交する方向(チャネル構造部の幅方向)におけるチャネル部の数は1あるいは2以上であればよい。チャネル部の高さの合計は、チャネル部を構成するナノワイヤー構造あるいはナノシート構造を構成する材料(例えば、SiやSi-Ge、Ge、InGaAs)の直径あるいは厚さの合計である。
【0025】
電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分はゲート電極で取り囲まれており、それ以外のチャネル部はゲート電極で取り囲まれている形態とすることができる。即ち、電界効果トランジスタにおいて、チャネル部とチャネル部との間には、下方に位置するチャネル部を取り囲むゲート絶縁膜(即ち、チャネル部の外周部に形成されたゲート絶縁膜)、及び、上方に位置するチャネル部を囲むゲート絶縁膜(即ち、チャネル部の外周部に形成されたゲート絶縁膜)が形成されており、更には、これらのゲート絶縁膜の間にゲート電極が形成されている。
【0026】
nチャネル型の電界効果トランジスタのチャネル部は、シリコン(Si)から成り、pチャネル型の電界効果トランジスタのチャネル部は、シリコン-ゲルマニウム(Si-Ge)、ゲルマニウム(Ge)又はInGaAsから成る形態とすることができる。但し、これに限定するものではなく、
[a]nチャネル型の電界効果トランジスタのチャネル部は、シリコン-ゲルマニウム(Si-Ge)から成り、pチャネル型の電界効果トランジスタのチャネル部は、シリコン(Si)、ゲルマニウム(Ge)又はInGaAsから成る形態とすることができるし、
[b]nチャネル型の電界効果トランジスタのチャネル部は、ゲルマニウム(Ge)から成り、pチャネル型の電界効果トランジスタのチャネル部は、シリコン(Si)、シリコン-ゲルマニウム(Si-Ge)又はInGaAsから成る形態とすることができるし、
[c]nチャネル型の電界効果トランジスタのチャネル部は、InGaAsから成り、pチャネル型の電界効果トランジスタのチャネル部は、シリコン(Si)、シリコン-ゲルマニウム(Si-Ge)又はゲルマニウム(Ge)から成る形態とすることができる。
【0027】
電界効果トランジスタがnチャネル型であるかpチャネル型であるかは、例えば、ゲート電極を構成する材料の仕事関数の値によって決定される。具体的には、チャネル部をSiから構成する場合、電界効果トランジスタをnチャネル型とするためには、ゲート電極を構成する材料としてTiN、TaN、Al、TiAl、Wを挙げることができる。一方、チャネル部をSi-Geから構成する場合、電界効果トランジスタをpチャネル型とするためには、ゲート電極を構成する材料としてTiN、Wを挙げることができる。
【0028】
電界効果トランジスタのゲート電極に印加される電圧は、例えば、0.5ボルト乃至0.8ボルトである形態とすることができるが、これに限定するものではない。
【0029】
絶縁層やゲート絶縁膜を構成する材料として、SiON、SiO2を挙げることができるし、高誘電率材料(所謂High-k材料)、例えば、HfO2、HfAlON、Y23を挙げることができる。
【0030】
積層構造体を構成するナノワイヤー構造にあっては、直径が、例えば、5nm乃至10nmの、例えばSiやSi-Ge等から成るナノワイヤー構造の両端が、第1接続部及び第2接続部に接している。積層構造体を構成するナノシート構造にあっては、幅×厚さが、例えば、(10nm乃至50nm)×(5nm乃至10nm)の、例えばSiやSi-Ge等から成る断面形状が略矩形の材料の両端が、第1接続部及び第2接続部に接している。電界効果トランジスタのチャネル部を構成するナノワイヤー構造にあっては、直径が、例えば、5nm乃至10nmの、例えばSiやSi-Ge等から成るナノワイヤー構造の両端が、電界効果トランジスタを構成するソース/ドレイン領域によって支持されている。電界効果トランジスタのチャネル部を構成するナノシート構造にあっては、幅×厚さが、例えば、(10nm乃至50nm)×(5nm乃至10nm)の、例えばSiやSi-Ge等から成る断面形状が略矩形の材料の両端が、電界効果トランジスタを構成するソース/ドレイン領域によって支持されている。ナノワイヤー構造となるか、ナノシート構造となるかは、これらを構成する材料の厚さ、幅に依存する。
【0031】
前述したとおり、基体としてシリコン半導体基板やSOI基板、GOI基板、SGOI基板を挙げることができる。積層構造体やチャネル部は、結晶性を有することが好ましいが、多結晶から構成されていてもよいし、場合によっては非晶質から構成されていてもよい。積層構造体やチャネル部の形成方法として、エピタキシャルCVD法、プラズマCVD法、原子層堆積法(ALD法)を挙げることができる。
【0032】
ダイオード及び電界効果トランジスタをどのように配置するかは、要求される半導体回路の仕様に依存するので、一概に規定することはできない。例えば、ロジック回路やSRAM回路、CMOS回路等のデジタル回路をダイオードや電界効果トランジスタから構成することができるし、撮像装置の制御を行うロジック回路や撮像装置を構成する撮像素子(受光素子)の駆動回路をダイオードや電界効果トランジスタから構成することができるし、CPUやGPU等をダイオードや電界効果トランジスタから構成することもできるが、これらに限定するものではない。
【実施例1】
【0033】
実施例1は、本開示の第1の態様に係るダイオードに関する。実施例1のダイオードの積層構造体、第1接続部及び第2接続部の模式的な配置図を図2Aに示し、制御電極部、絶縁層、第1接続部及び第2接続部の模式的な配置図を図2Bに示し、図2Aの矢印A-Aに沿った実施例1のダイオードの模式的な一部断面図を図1Aに示し、図2Aの矢印B-Bに沿った模式的な一部断面図を図1Bに示し、図2Aの矢印C-Cに沿った模式的な一部断面図を図3Aに示し、図2Bの矢印D-Dに沿った模式的な一部断面図を図3Bに示す。また、実施例1における電界効果トランジスタのチャネル部及びソース/ドレイン領域の模式的な配置図を図4Aに示し、ゲート電極、ゲートサイドウオール及びソース/ドレイン領域の模式的な配置図を図4Bに示し、図4Aの矢印A-Aに沿ったpチャネル型及びnチャネル型の電界効果トランジスタの模式的な一部断面図を図5A及び図7Aに示し、図4Bの矢印B-Bに沿ったpチャネル型及びnチャネル型の電界効果トランジスタの模式的な一部断面図を図5B及び図7Bに示し、図4Aの矢印C-Cに沿ったpチャネル型及びnチャネル型の電界効果トランジスタ模式的な一部断面図を図6A及び図8Aに示し、図4Bの矢印D-Dに沿ったpチャネル型及びnチャネル型の電界効果トランジスタ模式的な一部断面図を図6B及び図8Bに示す。
【0034】
実施例1あるいは後述する実施例2のダイオードは、
積層構造体20,25、
積層構造体20,25の長さ方向の一端に設けられた第1接続部31、及び、
積層構造体20,25の長さ方向の他端に設けられた第2接続部32、
を備えており、
積層構造体20,25は、ナノワイヤー構造又はナノシート構造(具体的には、例えば、ナノワイヤー構造)を有する第1構造体21,26、及び、第1構造体21,26を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造(具体的には、例えば、ナノワイヤー構造)を有する第2構造体22,27が、厚さ方向に、交互に積層されて成り、
第1接続部31は第1導電型(具体的には、例えば、p型)を有し、
第2接続部32は、第1導電型とは異なる第2導電型(具体的には、例えば、n型)を有する。
【0035】
そして、実施例1のダイオードは、少なくとも積層構造体20の頂部から側面に亙り、第1接続部31及び第2接続部32と離間して形成された制御電極部23を更に備えており、第1接続部31と制御電極部23、又は、第2接続部32と制御電極部23とは、電気的に接続されている。具体的には、実施例1のダイオード11Aは、積層構造体20の頂部から側面に亙り、第1接続部31及び第2接続部32と離間して形成された制御電極部23を更に備えており、第1接続部31と制御電極部23とは電気的に接続されている。即ち、実施例1のダイオードは、所謂MOSダイオード構造を有する。
【0036】
そして、実施例1あるいは後述する実施例2のダイオードにおいて、積層構造体20,25は基体70の上に設けられている。このような構成にあっては、積層構造体20,25の底面は基体70と接している。実施例1のダイオード11Aにおいて、制御電極部23は積層構造体20の底面に形成されていない。また、実施例1あるいは後述する実施例2のダイオードにおいて、積層構造体20,25は、具体的には、2つの第1構造体21A,21B,26A,26B及び2つの第2構造体22A,22B,27A,27Bが、厚さ方向に、交互に積層されて成り、4層構成であり、各構造体の厚さ(各層の厚さ)及び幅を、例えば、8nm、8nmとした。そして、積層構造体20,25の長さ方向の一端は第1接続部31と接しており、他端は第2接続部32と接している。積層構造体20,25の最下層は、第1構造体21A,26Aによって構成されていてもよいし、第2構造体22A,27Aによって構成されていてもよいが、図示した例では、第1構造体21A,26Aによって構成されている。
【0037】
実施例1あるいは後述する実施例2のダイオードにおいて、基体70はシリコン半導体基板から成る。また、実施例1あるいは後述する実施例2のダイオードにおいて、第1接続部31及び第2接続部32は基体70上に設けられている。更には、実施例1あるいは後述する実施例2のダイオードにおいて、第1構造体21及び第1接続部31はシリコン-ゲルマニウム(Si-Ge)から成り、第2構造体22及び第2接続部32はシリコン(Si)から成る。また、実施例1のダイオード11Aにおいて、第1接続部31と対向する制御電極部23の側面、及び、第2接続部32と対向する制御電極部23の側面には、例えばHfO2から成る絶縁層(サイドウオール)24が形成されているし、制御電極部23はTiN、TaN、Al、TiAl又はWから成り、具体的には、例えばTiNから成る。制御電極部23の長さを、例えば、0.1μmとし、第1接続部31と第2接続部32の間隔を0.14μmとした。
【0038】
更には、実施例1のダイオード11Aにおいて、積層構造体20は真性半導体領域(イントリンシック領域)を有し、あるいは又、積層構造体20の不純物濃度は1×1018/cm3以下である。具体的には、第1構造体21及び第2構造体22は、真性半導体から成り、あるいは又、不純物濃度は1×1018/cm3以下である。
【0039】
実施例1あるいは後述する実施例2において、半導体装置は、実施例1あるいは実施例2のダイオード、及び、GAA構造(ゲート電極がチャネル部の外周部を、切れ目無く、連続した状態で囲んでいる形態)を有する電界効果トランジスタ42を備えているし、所謂オメガ(Ω)構造(ゲート電極がチャネル部の外周部を囲んでいるが、部分的に不連続な状態で囲んでいる形態)の電界効果トランジスタ41を備えている。
【0040】
pチャネル型の電界効果トランジスタ41は、ナノワイヤー構造又はナノシート構造を有する複数のチャネル部51(51A,51B)、各チャネル部51(51A,51B)を取り囲むゲート絶縁膜55、及び、各ゲート絶縁膜55の少なくとも一部を取り囲むゲート電極53を備えたチャネル構造部50Aを有する。一方、nチャネル型の電界効果トランジスタ42は、ナノワイヤー構造又はナノシート構造を有する複数のチャネル部52(52A,52B)、各チャネル部52(52A,52B)を取り囲むゲート絶縁膜55、及び、各ゲート絶縁膜55の少なくとも一部を取り囲むゲート電極53を備えたチャネル構造部50Bを有する。チャネル部51,52は、チャネル構造部50の厚さ方向において、少なくとも2つ、形成されており、且つ、最下層のチャネル部51,52は基体70の上あるいは基体70の上方に形成されている。図示した例では、チャネル部51(51A,51B)は、チャネル構造部50Aの厚さ方向において、2つ、形成されており、且つ、最下層のチャネル部51Aは基体70の上に形成されている。最下層のチャネル部51Aと基体70の間にはゲート電極53は形成されていない(Ω構造)。一方、チャネル部52(52A,52B)は、チャネル構造部50Bの厚さ方向において、2つ、形成されており、且つ、最下層のチャネル部52Aは基体70の上方に形成されている。最下層のチャネル部52Aと基体70の間にはゲート電極53が形成されている(GAA構造)。複数のチャネル部51,52は、チャネル構造部50A,50Bの厚さ方向において、相互に離間して配置されており、チャネル部51,52とチャネル部51,52との間は、ゲート絶縁膜55及びゲート電極53で埋め込まれている。チャネル部51,52の長さ方向の一端は一方のソース/ドレイン領域61に接しており、他端は他方のソース/ドレイン領域62に接している。ソース/ドレイン領域61,62と対向するゲート電極53の側面には、例えばHfO2から成るゲートサイドウオール54が形成されている。
【0041】
上述したとおり、電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分はゲート電極で取り囲まれており、それ以外のチャネル部はゲート電極で取り囲まれている。図示した例では、電界効果トランジスタ41を構成する最下層のチャネル部51Aの外周部の一部分はゲート電極53で取り囲まれていない。一方、電界効果トランジスタ42を構成する最下層のチャネル部52Aの外周部の一部はゲート電極53で取り囲まれている。
【0042】
実施例1の電界効果トランジスタ41のチャネル部51(51A,51B)はシリコン-ゲルマニウム(Si-Ge)から成り、電界効果トランジスタ42のチャネル部52(52A,52B)はシリコン(Si)から成る。また、電界効果トランジスタ41,42のゲート電極53を構成する材料を、例えばTiNとし、ゲート絶縁膜55を、SiON及びHfO2の積層構造とする。
【0043】
実施例1のダイオード11Aの動作機構を説明するための図を図15に示し、前述した非特許文献1に提案されたGAA構造を有するダイオードの動作機構を説明するための図を図16に示す。尚、図15図16の最上段の図は、図1Aと同様の模式的な断面図である。図15における「(1)位置」は、第2構造体22Bにおけるポテンシャルの変化を示す図であり、「(2)位置」は、第1構造体21Bにおけるポテンシャルの変化を示す図である。また、「V=0」は、第1接続部31及び制御電極部23に0ボルトを印加し、第2接続部32を接地した(0ボルトの印加)したときのポテンシャルを示しており、「V>Vbi」は、第1接続部31及び制御電極部23に基板バイアスVbi(具体的には、0ボルト)よりも高い電圧(例えば、+1.0ボルト)を印加し、第2接続部32を接地した(0ボルトの印加)したときのポテンシャルを示している。
【0044】
以下、図20A図20B図20C図21A図21B図21C図22A図22B図22C図23A図23B図23C図24A図24B図24C図25A図25B及び図25Cを参照して、実施例1のダイオード及び電界効果トランジスタの製造方法の概要を説明する。尚、図20A図20B図20C図21A図21B図21C図22A図22B図22C図23A図23B図23C図24A図24B及び図24Cは、図2A及び図4Aの矢印C-Cに沿ったと同様の基体等の模式的な一部断面図であり、図25A図25B及び図25Cは、図2A及び図4Aの矢印A-Aに沿ったと同様の基体等の模式的な一部断面図である。
【0045】
[工程-100]
先ず、基体70の所望の領域の上に、ダイオード及び電界効果トランジスタのための素子分離領域(図示せず)を形成した後、Si-Geから成る第1半導体層81(第1構造体21A及びpチャネル型の電界効果トランジスタ41のチャネル部51Aを構成する半導体層である)、Siから成る第2半導体層82(第2構造体22A及びnチャネル型の電界効果トランジスタ42のチャネル部52Aを構成する半導体層である)、Si-Geから成る第3半導体層83(第1構造体21B及びpチャネル型の電界効果トランジスタ41のチャネル部51Bを構成する半導体層である)、Siから成る第4半導体層84(第2構造体22B及びnチャネル型の電界効果トランジスタ42のチャネル部52Bを構成する半導体層である)を、順次、例えば、エピタキシャルCVD法に基づき形成する。第1半導体層81、第2半導体層82、第3半導体層83及び第4半導体層84は、真性半導体から成り、あるいは又、不純物濃度は1×1018/cm3以下である。
【0046】
[工程-110]
次に、第1半導体層81、第2半導体層82、第3半導体層83及び第4半導体層84から成る積層構造体20及び積層構造体20’,20”(チャネル構造部50A,50Bを形成するための積層構造体)のそれぞれを、周知のリソグラフィ技術及びエッチング技術に基づき、ダイオード11Aを形成すべき基体70の上、及び、電界効果トランジスタを形成すべき基体70の上に形成する。こうして、図20A図20B及び図20Cに示す構造を得ることができる。
【0047】
[工程-120A]
その後、積層構造体20、及び、nチャネル型の電界効果トランジスタ42のチャネル構造部50Bを形成するための積層構造体20”を適切なマスク層で被覆し、pチャネル型の電界効果トランジスタ41のチャネル構造部50Aを形成するための積層構造体20’を露出した状態とする。そして、所望のレジストパターンを有するエッチング用レジスト91を形成し(図21A参照)、第4半導体層84、第3半導体層83、第2半導体層82及び第1半導体層81をパターニングする。エッチング用レジスト91の幅に依存して、ナノワイヤー構造が得られ、あるいは又、ナノシート構造が得られる。こうして、図21Bに示す構造を得ることができる。
【0048】
[工程-120B]
次いで、第1半導体層81及び第3半導体層83を構成する材料(Si-Ge)に対してエッチング選択比を有するエッチャントを用いて、Siから成る第2半導体層82及び第4半導体層84を除去する。ナノワイヤー構造から成るチャネル部52の両端は、積層構造体20’から成る支持部によって支持されている。その後、エッチング用レジスト91を除去する。こうして、図21Cに示す構造を得ることができる。
【0049】
[工程-130A]
その後、pチャネル型の電界効果トランジスタ41のチャネル構造部50Aの構成要素を適切なマスク層で被覆し、積層構造体20、及び、nチャネル型の電界効果トランジスタ42のチャネル構造部50Bを形成するための積層構造体20”を露出した状態とする。そして、所望のレジストパターンを有するエッチング用レジスト92を形成し(図22A参照)、第4半導体層84、第3半導体層83、第2半導体層82及び第1半導体層81をパターニングする。エッチング用レジスト92の幅に依存して、ナノワイヤー構造が得られ、あるいは又、ナノシート構造が得られる。こうして、図22B及び図23Cに示す構造を得ることができる。
【0050】
[工程-130B]
次いで、第2半導体層82及び第4半導体層84を構成する材料(Si)に対してエッチング選択比を有するエッチャントを用いて、Si-Geから成る第1半導体層81及び第3半導体層83を除去する。ナノワイヤー構造から成るチャネル部51の両端は、積層構造体20”から成る支持部によって支持されている。その後、エッチング用レジスト92を除去する。こうして、図22Cに示す構造を得ることができる。
【0051】
[工程-140]
その後、チャネル部51,52にゲート絶縁膜55を形成する。具体的には、先ず、所望のレジストパターンを有するレジスト層(図示せず)を形成した後、チャネル部51,52に熱酸化処理を行うことで、SiONから成るゲート絶縁膜の一部を形成する。熱酸化処理を行うことで、ナノワイヤー構造から成るチャネル部51,52の断面形状は円形となる。次いで、ゲート絶縁膜の上に、ALD法に基づき、HfO2から成るゲート絶縁膜の残部を形成する。こうして、図23A及び図23Bに示す構造を得ることができる。
【0052】
[工程-150]
次に、ダイオード11Aを構成する積層構造体20の一部に制御電極部23を、CVD法、リソグラフィ技術及びエッチング技術に基づき形成する。併せて、pチャネル型の電界効果トランジスタ41及びnチャネル型の電界効果トランジスタ42のゲート電極53を、CVD法、リソグラフィ技術及びエッチング技術に基づき形成する(図24A図24B及び図24C参照)。その後、絶縁層(サイドウオール)24、ゲートサイドウオール54を周知の方法で形成する。
【0053】
[工程-160]
次に、第1接続部31、第2接続部32、ソース/ドレイン領域61,62を形成する。具体的には、チャネル部51,52の両端を支持している積層構造体20’,20”から成る支持部をリソグラフィ技術及びエッチング技術に基づき除去し、また、積層構造体20から不要の部分をリソグラフィ技術及びエッチング技術に基づき除去し、基体70を露出させる。そして、第1接続部31を形成すべき基体70の領域以外の領域を、例えば、SiNから成るマスク層(図示せず)で覆う。そして、選択エピタキシャル成長法に基づき、基体70上に、p型不純物を含むSi-Geから成る第1接続部31を形成した後、マスク層を除去する。次に、第2接続部32及びソース/ドレイン領域61,62を形成すべき基体70の領域以外の領域を、例えば、SiNから成る別のマスク層(図示せず)で覆う。そして、選択エピタキシャル成長法に基づき、基体70上に、n型不純物を含むSiから成る第2接続部32及びソース/ドレイン領域61,62を形成した後、マスク層を除去する。こうして、ナノワイヤー構造を有するダイオード11A及び電界効果トランジスタ41,42を得ることができる。そして、更には、全面に層間絶縁層を形成し、第1接続部31、第2接続部32、制御電極部23の上方に位置する層間絶縁層に開口部を形成し、開口部内から層間絶縁層上に亙り、接続孔及び配線、接続部(第1接続部31と制御電極部23とを接続する接続部)を形成すればよい。また、ゲート電極53、ソース/ドレイン領域61,62の上方に位置する層間絶縁層に開口部を形成し、開口部内から層間絶縁層上に亙り、接続孔及び配線を形成すればよい。
【0054】
図17Aに示す実施例1のダイオードに類似した構造を有するダイオード(便宜上、『シミュレーション用のダイオード』と呼ぶ)、及び、このシミュレーション用のダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を、図17B図17C及び図17Dに示す。シミュレーション用のダイオードは、Si-Geから成る第1接続部31、Siから成る第2接続部32、Si-Geから成る1つの第1構造体21及びSieから成る1つの第2構造体22の合計2層が積層された積層構造体20、並びに、積層構造体20の外周部を取り囲む制御電極部23から成る。そして、第1接続部31及び制御電極部23に+1.0ボルトを印加し、第2接続部32を接地した(0ボルトの印加)状態のシミュレーションを行った。図17B図17C及び図17Dの結果から、第1構造体21と第2構造体22との間において、ポテンシャル分布、電界強度分布及び電流密度分布に相違は認められず、ダイオード動作の確認ができた。
【0055】
また、図17Aに示したシミュレーション用のダイオード、積層構造体を2層のシリコン層で置き換えたダイオード(便宜上、『比較例1Aのダイオード』と呼ぶ)、及び、2層のシリコン-ゲルマニウム層で置き換えたダイオード(便宜上、『比較例1Bのダイオード』と呼ぶ)においてパルス電圧を印加したときに流れるパルス電流をシミュレーションした結果を図18に示す。尚、図18の「B」にシミュレーション用のダイオードの結果を示し、図18の「A」に比較例1Aのダイオードの結果を示し、図18の(C)に比較例1Bのダイオードの結果を示す。シミュレーション用のダイオードは、比較例1Aダイオードとほぼ同様の動作特性を有し、比較例1Bのダイオードよりも優れた特性を有することが確認できた。
【0056】
更には、シミュレーション用のダイオード、比較例1Aのダイオード及び比較例1Bのダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を図19に示す。
【0057】
[ポテンシャル分布]
シミュレーション用のダイオード 図19の(C)参照
比較例1Aのダイオード 図19の(A)参照
比較例1Bのダイオード 図19の(B)参照
[電界強度分布]
シミュレーション用のダイオード 図19の(F)参照
比較例1Aのダイオード 図19の(D)参照
比較例1Bのダイオード 図19の(E)参照
[電流密度分布]
シミュレーション用のダイオード 図19の(J)参照
比較例1Aのダイオード 図19の(G)参照
比較例1Bのダイオード 図19の(H)参照
【0058】
図19の結果から、シミュレーション用のダイオード、比較例1Aのダイオード及び比較例1Bのダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布において、積層構造体を構成する上層と下層の間で大きな差異は認められなかった。
【0059】
実施例1あるいは後述する実施例2のダイオードにあっては、ナノワイヤー構造又はナノシート構造を有する第1構造体及び第2構造体が厚さ方向に交互に積層されて成る積層構造体を有するので、ダイオードに流せる電流の減少を出来る限り抑制することができる。しかも、例えば、GAA構造を有する電界効果トランジスタの製造工程との親和性が高い。即ち、実施例1あるいは後述する実施例2のダイオードは、例えば、GAA構造を有する電界効果トランジスタと同じ工程で製造することが可能である。
【0060】
しかも、実施例1のダイオードにあっては、制御電極部が設けられているので、ゲート電極から積層構造体に電子が注入される結果、積層構造体において伝導帯及び価電子帯が押し下げられ、積層構造体が真性半導体領域(イントリンシック領域)を有し、あるいは又、積層構造体の不純物濃度が1×1018/cm3以下であっても、第1接続部とほぼ同じ電位となり、ダイオードとして電流を流すことができる。
【0061】
また、前述した非特許文献1に提案されたGAA構造を有するダイオードと、実施例1のダイオードとを、以下、比較する。実施例1のダイオードにおける第1構造体21及び第2構造体22の幅及び高さをaとする。2つの第1構造体21及び2つの第2構造体22から構成された積層構造体20の断面積、即ち、実施例1のダイオードにおける電流を流せる断面積は4a2である。一方、非特許文献1に提案されたダイオードにおいては、幅a、高さ4aの断面領域は2つの構造体で占められる。従って、非特許文献1に提案されたダイオードにおける電流を流せる断面積は2×π×(a/2)2=1.57a2である。即ち、実施例1のダイオードと非特許文献1に提案されたダイオードにおいて、ダイオードの断面積を同じとする場合、非特許文献1に提案されたダイオードと比較して、実施例1のダイオードは、2.5倍(=4/1.57)、電流を流すことができるし、ダイオードが流す電流を同じとする場合、非特許文献1に提案されたダイオードと比較して、実施例1のダイオードは、断面積を、1/2.5倍、縮小することが可能になる。
【0062】
〈実施例1のダイオードの変形例1〉
実施例1のダイオードの変形例1(ダイオード11B)の、図2Aの矢印B-Bに沿ったと同様の模式的な一部断面図を図9Aに示す。この変形例1にあっては、第2接続部32と制御電極部23とが電気的に接続されている。
【0063】
〈実施例1のダイオードの変形例2〉
実施例1のダイオードの変形例2(ダイオード11C)の、図2Aの矢印A-Aに沿ったと同様の模式的な一部断面図を図9Bに示す。この変形例2にあっては、ダイオード11Cが設けられている基体70の領域は第2導電型(具体的には、n+)を有し、第1接続部31と制御電極部23とは電気的に接続されており、あるいは又、第2接続部32と制御電極部23とは電気的に接続されている。より具体的には、ダイオード11Cが設けられた基体70の上部の領域はn+領域71から構成されており、第1接続部31及びこのn+領域71によってもダイオードが構成される。そして、このような構造とすることで、電流経路を増やすことができ、ダイオードが流せる電流の増加を図ることができる。
【0064】
〈実施例1のダイオードの変形例3〉
実施例1のダイオードの変形例3(ダイオード11D)の、図2Aの矢印A-Aに沿ったと同様の模式的な一部断面図を図10Aに示す。この変形例3にあっては、基体はSOI基板72から成る。ダイオード11Dは、SOI基板72を構成するシリコン層73上に設けられている。
【0065】
〈実施例1のダイオードの変形例4〉
実施例1のダイオードの変形例4(ダイオード11E)の、図2Aの矢印A-Aに沿ったと同様の模式的な一部断面図を図10Bに示す。この変形例4にあっても、ダイオード11Eが設けられている基体72の部分を構成するシリコン層74は第2導電型(具体的には、n+)を有し、第1接続部31と制御電極部23とは電気的に接続されており、あるいは又、第2接続部32と制御電極部23とは電気的に接続されている。より具体的には、基体はSOI基板72から成り、ダイオード11Eは、SOI基板72を構成するn+シリコン層74上に設けられている。第1接続部31及びこのn+シリコン層74によってもダイオードが構成される。そして、このような構造とすることで、電流経路を増やすことができ、ダイオードが流せる電流の増加を図ることができる。
【0066】
〈実施例1のダイオードの変形例5〉
実施例1のダイオードの変形例5(ダイオード11F)の、図2Aの矢印A-Aに沿ったと同様の模式的な一部断面図を図11Aに示し、図2Aの矢印B-Bに沿ったと同様の模式的な一部断面図を図11Bに示し、図2Aの矢印C-C及び矢印D-Dに沿ったと同様の模式的な一部断面図を図12A及び図12Bのそれぞれに示す。ダイオード11Fにおいて、制御電極部23は、積層構造体20の底面に亙り形成されている。積層構造体20は基体70の上方に設けられている。このような構成にあっては、積層構造体20の底面は基体70と接しておらず、制御電極部23の底面は基体70と接しており、あるいは又、図示するように、制御電極部23の底面は基体70の上方に位置し、制御電極部23の底面と基体70の頂面との間には隙間が存在する。積層構造体20の最下層は、第2構造体22Aによって構成されており、第1構造体21の数は1であり、第2構造体22の数を2としたが、これらに限定するものではない。このような構造は、前述した第1半導体層81の代わりに犠牲層を形成し、[工程-130B]と同様の工程において、積層構造体20から犠牲層を除去することで得ることができる。
【実施例2】
【0067】
実施例2は、本開示の第2の態様に係るダイオードに関する。実施例2のダイオードの、図2Aの矢印C-C及び図2Bの矢印D-Dに沿ったと同様の模式的な一部断面図を、図13A及び図13Bに示す。実施例2のダイオードにあっては、実施例1のダイオードと異なり、制御電極部23は設けられておらず、第1接続部31に接する積層構造体25の第1の部分25Aは第1導電型(具体的には、例えばp型)を有し、第2接続部32に接する積層構造体25の第2の部分25Bは第2導電型(具体的には、例えば、n型)を有する。そして、積層構造体25の第1の部分25Aと積層構造体25の第2の部分25Bとは接している。第1の部分25Aは、p型不純物をイオン注入することによって設けることができるし、第2の部分25Bは、n型不純物をイオン注入することによって設けることができる。
【0068】
以上の点を除き、実施例2のダイオードの構成、構造は実施例1のダイオードの構成、構造を同様とすることができるので、詳細な説明は省略する。尚、実施例1の変形例2、変形例3、変形例4、変形例5の構成、構造を、適宜、実施例2のダイオードに適用することができる。
【0069】
実施例2のダイオードにあっては、Si-Geから成る第1構造体26(26B)と、Siから成る第2構造体27(27A,27B)との仕事関数の値の差は0.1eV程度であり、ダイオードとして動作するときの第1接続部31と第2接続部32との間の電位差(通常、1ボルト以上)では、仕事関数の値の差が吸収され、全体としてダイオード動作が可能である。そして、第1構造体26と第2構造体27とが別々にダイオード動作すること無く、一体にダイオード動作するが故に、電流経路を倍とすることができ、ダイオードが流せる電流の増加を図ることができる。
【0070】
以上、本開示を好ましい実施例に基づき説明したが、実施例において説明したダイオードや電界効果トランジスタの構成、構造、ダイオードや電界効果トランジスタを構成する材料、ダイオードや電界効果トランジスタの製造方法は例示であり、適宜、変更することができる。ダイオードや電界効果トランジスタの製造方法における工程順序は、所望に応じて、適宜、変更することができる。実施例においては、積層構造体やチャネル部を専らナノワイヤー構造に基づき説明したが、ナノシート構造とすることもできる。基体として、シリコン半導体基板やSOI基板の代わりに、GOI基板やSGOI基板を用いることもできる。素子分離領域は、例えば、[工程-120A]や[工程-130A]において形成することもできる。
【0071】
図2Aの矢印A-Aに沿ったと同様の模式的な一部断面図を図14に示すように、積層構造体20,25の長さ方向の一端に接した第1接続部31は、第1構造体21,26及び第2構造体22,27に対して突起部を有し、積層構造体20,25の長さ方向の他端に接した第2接続部32は、第1構造体21,26及び第2構造体22,27に対して突起部を有する形態とすることができる。即ち、第1構造体21,26あるいは第2構造体22,27の上面の長さをLT、第1構造体21,26あるいは第2構造体22,27の下面の長さをLB、第1構造体21,26あるいは第2構造体22,27の厚さ方向中央部の長さをLCとしたとき、
T>LC、且つ、LB>LC
を満足する。第1構造体21,26や第2構造体22,27の主面の面方位を、例えば{110}とすることで、エッチングによって第1構造体21,26や第2構造体22,27を得るとき、第1構造体21,26や第2構造体22,27をこのような形状とすることができる。尚、エッチングによって得られる第1構造体21,26や第2構造体22,27の形状は、第1構造体21,26や第2構造体22,27の面方位と第1構造体21,26や第2構造体22,27の延びる方向によって変化する。
【0072】
Si-Ge層は、下層のSi層の上に上層のSi-Ge層を形成し、酸化処理を行うことで、上層のSi-Ge層をSiO2とし、下層のSi層をSi-Ge層とするプロセスによって得ることもできる。
【0073】
尚、本開示は、以下のような構成を取ることもできる。
[A01]《ダイオード:第1の態様》
積層構造体、
積層構造体の長さ方向の一端に設けられた第1接続部、及び、
積層構造体の長さ方向の他端に設けられた第2接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第1構造体、及び、第1構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第2構造体が、厚さ方向に、交互に積層されて成り、
第1接続部は、第1導電型を有し、
第2接続部は、第1導電型とは異なる第2導電型を有し、
少なくとも積層構造体の頂部から側面に亙り、第1接続部及び第2接続部と離間して形成された制御電極部を更に備えており、
第1接続部と制御電極部、又は、第2接続部と制御電極部とは、電気的に接続されているダイオード。
[A02]積層構造体は、基体の上に設けられている[A01]に記載のダイオード。
[A03]制御電極部は、更に、積層構造体の底面に亙り形成されている[A01]に記載のダイオード。
[A04]積層構造体は、基体の上方に設けられている[A03]に記載のダイオード。
[A05]基体は、シリコン半導体基板又はSOI基板から成る[A02]乃至[A04]のいずれか1項に記載のダイオード。
[A06]第1接続部及び第2接続部は、基体上に設けられている[A02]乃至[A05]のいずれか1項に記載のダイオード。
[A07]ダイオードが設けられている基体の領域は第2導電型を有し、
第1接続部と制御電極部とは電気的に接続されており、又は、第2接続部と制御電極部とは電気的に接続されている[A02]乃至[A06]のいずれか1項に記載のダイオード。
[A08]第1導電型はp型であり、
第2導電型はn型である[A01]乃至[A07]のいずれか1項に記載のダイオード。
[A09]第1構造体は、シリコン-ゲルマニウムから成り、
第2構造体は、シリコンから成る[A01]乃至[A08]のいずれか1項に記載のダイオード。
[A10]積層構造体は真性半導体領域を有する[A01]乃至[A09]のいずれか1項に記載のダイオード。
[A11]積層構造体の不純物濃度は1×1018/cm3以下である[A01]乃至[A09]のいずれか1項に記載のダイオード。
[A12]第1接続部と対向する制御電極部の側面、及び、第2接続部と対向する制御電極部の側面には、絶縁層が形成されている[A01]乃至[A11]のいずれか1項に記載のダイオード。
[A13]制御電極部は、TiN、TaN、Al、TiAl又はWから成る[A01]乃至[A12]のいずれか1項に記載のダイオード。
[B01]《ダイオード:第2の態様》
積層構造体、
積層構造体の長さ方向の一端に設けられた第1接続部、及び、
積層構造体の長さ方向の他端に設けられた第2接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第1構造体、及び、第1構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第2構造体が、厚さ方向に、交互に積層されて成り、
第1接続部は、第1導電型を有し、
第2接続部は、第1導電型とは異なる第2導電型を有し、
第1接続部に接する積層構造体の第1の部分は第1導電型を有し、
第2接続部に接する積層構造体の第2の部分は第2導電型を有するダイオード。
[B02]積層構造体の第1の部分と積層構造体の第2の部分とは接している[B01]に記載のダイオード。
[C01]積層構造体の長さ方向の一端に接した第1接続部は、第1構造体及び第2構造体に対して突起部を有し、積層構造体の長さ方向の他端に接した第2接続部は、第1構造体及び第2構造体に対して突起部を有する[A01]乃至[B02]のいずれか1項に記載のダイオード。
[C02]第1構造体あるいは第2構造体の上面の長さをLT、第1構造体あるいは第2構造体の下面の長さをLB、第1構造体あるいは第2構造体の厚さ方向中央部の長さをLCとしたとき、
T>LC、且つ、LB>LC
を満足する[C01]に記載のダイオード。
【符号の説明】
【0074】
11A,11B,11C,11D,11E,11F,12・・・ダイオード、20,25・・・積層構造体、21,21A,21B,26,26B・・・第1構造体、22,22A,22B,27,27A,27B・・・第2構造体、23・・・制御電極部、24・・・絶縁層(サイドウオール)、25A・・・積層構造体の第1の部分、25B・・・積層構造体の第2の部分、31・・・第1接続部、32・・・第2接続部、41,42・・・電界効果トランジスタ、50A,50B・・・チャネル構造部、51,51A,51B,52,52A,52B・・・チャネル部、53・・・ゲート電極、54・・・ゲートサイドウオール、55・・・ゲート絶縁膜、61,62・・・ソース/ドレイン領域、70・・・基体、71・・・基体におけるn+層、72・・・SOI基板、73・・・SOI基板におけるシリコン層、74・・・SOI基板におけるn+シリコン層、81・・・第1半導体層、82・・・第2半導体層、83・・・第3半導体層、84・・・第4半導体層、91,92・・・エッチング用レジスト
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