特許 7347335 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-11

(45)【発行日】2023-09-20

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230912BHJP

   H01L 29/12 20060101ALI20230912BHJP

   H01L 21/336 20060101ALI20230912BHJP

   H01L 29/06 20060101ALI20230912BHJP

   H01L 21/28 20060101ALI20230912BHJP

   H01L 29/417 20060101ALI20230912BHJP

【ＦＩ】

H01L29/78 652C

H01L29/78 652T

H01L29/78 653A

H01L29/78 652E

H01L29/78 652J

H01L29/78 652M

H01L29/78 658E

H01L29/78 658G

H01L29/78 652P

H01L29/06 301V

H01L29/06 301G

H01L21/28 301B

H01L29/50 M

【請求項の数】 11

(21)【出願番号】P 2020095133

(22)【出願日】2020-05-29

(65)【公開番号】P2021190579

(43)【公開日】2021-12-13

【審査請求日】2022-03-24

(73)【特許権者】

【識別番号】000241463

【氏名又は名称】豊田合成株式会社

(74)【代理人】

【識別番号】110000648

【氏名又は名称】弁理士法人あいち国際特許事務所

(74)【代理人】

【識別番号】100087723

【弁理士】

【氏名又は名称】藤谷 修

(74)【代理人】

【識別番号】100165962

【弁理士】

【氏名又は名称】一色 昭則

(74)【代理人】

【識別番号】100206357

【弁理士】

【氏名又は名称】角谷 智広

(72)【発明者】

【氏名】岡 徹

【審査官】石塚 健太郎

(56)【参考文献】

【文献】特開２０１５－２２２７８７（ＪＰ，Ａ）

【文献】国際公開第２０１９／０９８２９５（ＷＯ，Ａ１）

【文献】特開２０１８－１８６２４６（ＪＰ，Ａ）

【文献】特開２０１２－０８４７３９（ＪＰ，Ａ）

【文献】特開２０１６－００６８９１（ＪＰ，Ａ）

【文献】特開２０１７－０５９６００（ＪＰ，Ａ）

【文献】特開２０１９－０８７６９０（ＪＰ，Ａ）

【文献】特開２０１７－１５２４８８（ＪＰ，Ａ）

【文献】特開２０１７－１５２４９０（ＪＰ，Ａ）

【文献】特開２０１９－０６２１６０（ＪＰ，Ａ）

【文献】特開２００９－１１７８２０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／４１７

(57)【特許請求の範囲】

【請求項1】

第１導電型のドリフト層、ボディ層、第１導電型のソースコンタクト層が順に積層された半導体層と、を有し、トレンチゲート構造を有するトランジスタである半導体装置において、
前記ボディ層は、第２導電型の第１層と、前記第１層上に設けられた第１導電型の第２層と、前記第２層上に設けられた第２導電型の第３層と、を有し、
前記第１層の第２導電型のシート不純物濃度が、前記ドリフト層の第１導電型のシート不純物濃度と前記第２層の第１伝導型のシート不純物濃度との和よりも大きい、
ことを特徴とする半導体装置。

【請求項2】

第１導電型のドリフト層、ボディ層、第１導電型のソースコンタクト層が順に積層された半導体層と、を有し、トレンチゲート構造を有するトランジスタである半導体装置において、
前記ボディ層は、第２導電型の第１層と、前記第１層上に設けられた第１導電型の第２層と、前記第２層上に設けられた第２導電型の第３層と、を有し、
前記ボディ層全体の厚さに対する前記第２層の厚さの割合は、４０～９０％である、
ことを特徴とする半導体装置。

【請求項3】

前記第１層の第２導電型のシート不純物濃度が、前記ドリフト層の第１導電型のシート不純物濃度と前記第２層の第１伝導型のシート不純物濃度との和よりも大きい、ことを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記半導体層は、III 族窒化物半導体または酸化ガリウム系半導体からなることを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。

【請求項5】

前記第１層と前記第３層のうち少なくとも一方の第２導電型の不純物濃度は、６×１０^１８／ｃｍ^３以上である、ことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。

【請求項6】

前記第２層の第１導電型の不純物濃度は、１×１０^１５／ｃｍ^３以上である、ことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。

【請求項7】

前記第３層の第２導電型の不純物濃度は、前記第１層の第２導電型の不純物濃度以上である、ことを特徴とする請求項１から請求項６までのいずれか１項に記載の半導体装置。

【請求項8】

前記第３層の厚さは、０．０５μｍ以上０．２μｍ以下である、ことを特徴とする請求項１から請求項７までのいずれか１項に記載の半導体装置。

【請求項9】

前記ソースコンタクト層表面から前記ボディ層まで達する溝であるリセスと、
前記リセス底面に露出する前記ボディ層上に接して設けられたボディ電極と、をさらに有し、
前記リセスの深さは、前記第１層と前記第３層のうち第２導電型の不純物濃度が高い方の層に達する深さに設定されていることを特徴とする請求項１から請求項８までのいずれか１項に記載の半導体装置。

【請求項10】

前記第１層よりも前記第３層の方が第２導電型の不純物濃度が高く、
前記リセスの深さは、前記第３層に達する深さに設定されている、ことを特徴とする請求項９に記載の半導体装置。

【請求項11】

前記リセスの深さは、そのリセスが形成された領域における前記第３層の厚さが０．０５μｍ以上となるように設定されている、ことを特徴とする請求項１０に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トレンチゲート構造を有するトランジスタである半導体装置に関するものである。

【背景技術】

【0002】

電界効果トランジスタ（ＦＥＴ）においては、ボディ層を貫通してドリフト層に達する溝であるトレンチを設け、トレンチの底面、側面を覆うようにしてゲート絶縁膜を設け、そのゲート絶縁膜を介してトレンチの底面、側面にゲート電極を設けたトレンチゲート構造が知られている（特許文献１参照）。ＧａＮでは、イオン注入によるｐ型領域の形成方法が十分には確立されておらず困難である。そのため、ＧａＮ系のＦＥＴでは、一般的にｐ型領域をエピタキシャル成長による層構造にて形成しており、トレンチをドライエッチングにより形成してトレンチゲート構造としている。Ｇａ₂ Ｏ₃ についてもイオン注入によるｐ型領域の形成が困難であり、同様の構造をとる必要がある。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００９－１１７８２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、ドライエッチングでトレンチを形成すると、エッチングで露出したトレンチの側面にエッチングダメージが入ってしまう。エッチングダメージは露出した側面のアクセプタ濃度を低下させる。そのため、トレンチの側面に形成されるゲートチャネルのしきい値電圧が低下してしまう問題があった。

【0005】

ボディ層のアクセプタ濃度を高くすることでしきい値電圧を高めることは可能であるが、ボディ層のアクセプタ濃度を高くするとチャネルの移動度が低下し、チャネル抵抗が大きくなる、すなわちオン抵抗が大きくなるという問題があった。

【0006】

そこで本発明の目的は、しきい値電圧を高めつつ、オン抵抗を低減可能な半導体装置を実現することである。

【課題を解決するための手段】

【0007】

本発明は、第１導電型のドリフト層、ボディ層、第１導電型のソースコンタクト層が順に積層された半導体層と、を有し、トレンチゲート構造を有したトランジスタである半導体装置において、ボディ層は、第２導電型の第１層と、第１層上に設けられた第１導電型の第２層と、第２層上に設けられた第２導電型の第３層と、を有し、第１層の第２導電型のシート不純物濃度が、ドリフト層の第１導電型のシート不純物濃度と第２層の第１伝導型のシート不純物濃度との和よりも大きい、ことを特徴とする半導体装置である。
また本発明は、第１導電型のドリフト層、ボディ層、第１導電型のソースコンタクト層が順に積層された半導体層と、を有し、トレンチゲート構造を有したトランジスタである半導体装置において、ボディ層は、第２導電型の第１層と、第１層上に設けられた第１導電型の第２層と、第２層上に設けられた第２導電型の第３層と、を有し、ボディ層全体の厚さに対する第２層の厚さの割合は、４０～９０％である、ことを特徴とする半導体装置である。

【0008】

半導体層は、III 族窒化物半導体または酸化ガリウム系半導体からなることが好ましい。

【0009】

第１層の第２導電型のシート不純物濃度が、ドリフト層の第１導電型のシート不純物濃度と第２層の第１伝導型のシート不純物濃度との和よりも大きいことが好ましい。

【0010】

第１層と第３層のうち少なくとも一方の第２導電型の不純物濃度は、６×１０¹⁸／ｃｍ³ 以上であることが好ましい。

【0011】

第２層の第１導電型の不純物濃度は、１×１０¹⁵／ｃｍ³ 以上であることが好ましい。

【0012】

第３層の第２導電型の不純物濃度は、第１層の第２導電型の不純物濃度以上であることが好ましい。

【0013】

第３層の厚さは、０．０５μｍ以上０．２μｍ以下であることが好ましい。

【0014】

ソースコンタクト層表面からボディ層まで達する溝であるリセスと、リセス底面に露出するボディ層上に接して設けられたボディ電極と、をさらに有し、リセスの深さは第１層と第３層のうち第２導電型の不純物濃度が高い方の層に達する深さに設定されていることが好ましい。また、第１層よりも第３層の方が第２導電型の不純物濃度が高く、リセスの深さは、第３層に達する深さに設定されていることが好ましい。またこの場合、リセスの深さは、そのリセスが形成された領域における第３層の厚さが０．０５μｍ以上となるように設定されていることが好ましい。

【0015】

ボディ層全体の厚さに対する第２層の厚さの割合は、４０～９０％であることが好ましい。

【発明の効果】

【0016】

本発明の半導体装置では、ボディ層の構成を第２導電型の第１層、第１導電型の第２層、第２導電型の第３層が順に積層された構造としている。そのため、本発明の半導体装置はしきい値電圧を高めつつ、チャネル抵抗を低減できる、すなわちオン抵抗を低減することができる。

【図面の簡単な説明】

【0017】

【図1】実施例１の半導体装置の構成を示した図。

【図2】変形例の半導体装置の構成を示した図。

【図3】実施例１の半導体装置の製造工程を示した図。

【図4】しきい値電圧とドレイン電流Ｉｄについてまとめた表。

【図5】しきい値電圧とドレイン電流Ｉｄについてまとめた表。

【図6】しきい値電圧とドレイン電流Ｉｄについてまとめた表。

【図7】しきい値電圧とドレイン電流Ｉｄについてまとめた表。

【発明を実施するための形態】

【0018】

以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。

【実施例1】

【0019】

図１は、実施例１の半導体装置の構成を示した図である。図１のように、実施例１の半導体装置は、トレンチゲート構造の縦型ＭＩＳＦＥＴであり、基板１１０と、ドリフト層１２０と、ボディ層１３０と、ソースコンタクト層１４０と、トレンチＴ１と、リセスＲ１と、ゲート絶縁膜Ｆ１と、ゲート電極Ｇ１と、ソース電極Ｓ１と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、を有している。

【0020】

基板１１０は、ｃ面を主面とするＳｉドープのｎ－ＧａＮからなる平板状の基板である。基板１１０の厚さは、たとえば３００μｍ、Ｓｉ濃度は、たとえば１×１０¹⁸／ｃｍ³ である。ｎ－ＧａＮ以外にも、導電性を有しIII 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。また、実施例１ではｎ型不純物としてＳｉを用いているが、Ｓｉ以外を用いてもよい。たとえばＧｅ、Ｏなどを用いることができる。

【0021】

ドリフト層１２０は、基板１１０上に積層されたＳｉドープのｎ－ＧａＮ層である。ドリフト層１２０の厚さは、たとえば１０μｍ、Ｓｉ濃度は、たとえば８×１０¹⁵／ｃｍ³ である。

【0022】

ボディ層１３０は、ドリフト層１２０上に積層された層である。ボディ層１３０は、第１層１３１、第２層１３２、第３層１３３が順に積層された３層の構造である。

【0023】

第１層１３１は、ドリフト層１２０上に積層された層であり、ｐ型不純物となるアクセプタとしてＭｇがドープされたｐ－ＧａＮからなる。第１層１３１の厚さは、たとえば０．１μｍ、Ｍｇ濃度は、たとえば２×１０¹⁸／ｃｍ³ である。なお、実施例１ではｐ型不純物としてＭｇを用いているが、Ｍｇ以外を用いてもよい。たとえばＢｅ、Ｚｎなどを用いることができる。

【0024】

第２層１３２は、第１層１３１上に積層された層であり、ｎ－ＧａＮからなる。第２層１３２の厚さは、たとえば０．４５μｍ、Ｓｉ濃度は、たとえば１×１０¹⁵／ｃｍ³ である。

【0025】

第３層１３３は、第２層１３２上に積層された層であり、ｐ－ＧａＮからなる。第３層１３３の厚さは、たとえば０．１５μｍ、Ｍｇ濃度は、たとえば２×１０¹⁸／ｃｍ³ である。

【0026】

ボディ層１３０を第１層１３１、第２層１３２、第３層１３３の３層構成とする理由の詳細は次の通りである。

【0027】

ＦＥＴでは、しきい値電圧はボディ層１３０のＭｇ濃度によって決まる。実施例１の半導体装置のように、半導体層をＧａＮとする縦型ＦＥＴでは、イオン注入によるｐ型領域の形成、すなわちボディ層１３０の形成は難しい。そのため、実施例１の半導体装置では、ボディ層１３０を含む層構造を結晶成長により積層形成した後、ドライエッチングによってトレンチＴ１を形成してトレンチゲート構造を形成している。

【0028】

しかし、トレンチＴ１をドライエッチングにより形成すると、トレンチＴ１の底面および側面にはエッチングダメージが生じ、そのエッチングダメージによってアクセプタ濃度が低下する。その結果、しきい値電圧が低下してしまう。トレンチゲート構造の縦型ＦＥＴでは、しきい値電圧はボディ層１３０のＭｇ濃度によって決まるので、Ｍｇ濃度を高くすればしきい値電圧を高くすることはできるが、チャネル抵抗が増加、すなわちオン抵抗が大きくなってしまう。

【0029】

そこで実施例１では、ｐ層であるボディ層１３０のうち、積層方向における中間領域をｎ層（第２層１３２）に置換している。これにより、チャネルを走行する電子を増加させることができ、オン抵抗を低減させることができる。また、しきい値電圧はボディ層１３０のＭｇ濃度でほぼ決まり、第２層１３２を設けたとしてもしきい値電圧にはあまり影響を与えない。よって実施例１のボディ層１３０の構造によれば、しきい値電圧を維持しつつ、チャネル抵抗を低減、すなわちオン抵抗を低減することができる。

【0030】

第１層１３１のＭｇのシート不純物濃度は、第２層１３２のＳｉのシート不純物濃度とドリフト層１２０のＳｉのシート不純物濃度との和よりも大きいことが好ましい。シート不純物濃度とは、不純物濃度と膜厚の積のことである。このように各シート不純物濃度を設定すれば、第１層１３１への空乏層の広がりを抑制することができ、耐圧が低下してしまうのを抑制することができる。

【0031】

第１層１３１の厚さは、０．０５μｍ以上０．２μｍ以下とすることが好ましい。この範囲とすることで、しきい値電圧を維持しつつ、オン抵抗をより低減することができる。

【0032】

第２層１３２のＳｉ濃度は、１×１０¹⁵／ｃｍ³ 以上とすることが好ましい。１×１０¹⁵／ｃｍ³ 以上であれば、オン抵抗をより低減することができる。より好ましくは２×１０¹⁵ｃｍ³ 以上２×１０¹⁶／ｃｍ³ 以下、さらに好ましくは５×１０¹⁵／ｃｍ³ 以上１×１０¹⁶／ｃｍ³ 以下である。

【0033】

ボディ層１３０の厚さに対する第２層１３２の厚さの割合は、４０～９０％とすることが好ましい。この範囲とすることで、しきい値電圧の維持とオン抵抗低減の両立をより容易とすることができる。より好ましくは５０～８０％、さらに好ましくは６０～７０％である。

【0034】

また、第２層１３２の厚さは、０．１μｍ以上１μｍ以下とすることが好ましい。この範囲であれば、しきい値電圧を維持しつつ、よりオン抵抗を低減することができる。より好ましくは０．２μｍ以上０．８μｍ以下であり、さらに好ましくは０．３μｍ以上０．５μｍ以下である。

【0035】

第１層１３１と第３層１３３のうち少なくとも一方のＭｇ濃度は、６×１０¹⁸／ｃｍ³ 以上とすることが好ましい。しきい値電圧を十分に高めることができ、ノーマリオフ動作を実現することができる。ただし、１×１０²⁰／ｃｍ³ 以下とすることが好ましい。ボディ層１３０上に形成されるソースコンタクト層１４０の結晶品質の劣化や電子濃度の低下を抑制することができる。より好ましくは８×１０¹⁸／ｃｍ³ 以上８×１０¹⁹／ｃｍ³ 以下、さらに好ましくは１×１０¹⁹／ｃｍ³ 以上５×１０¹⁹／ｃｍ³ 以下である。

【0036】

また、第３層１３３のＭｇ濃度は、第１層１３１のＭｇ濃度以上とすることが好ましい。これにより、ボディ電極Ｂ１とボディ層１３０との接触抵抗を低減しつつ、しきい値電圧を第３層１３３で規定することができる。

【0037】

また、第３層１３３のＭｇ濃度は、６×１０¹⁸／ｃｍ³ 以上とすることが好ましい。ボディ電極Ｂ１とボディ層１３０との接触抵抗をより低減することができ、オン抵抗をより低減することができる。ただし、第３層１３３のＭｇ濃度は１×１０²⁰／ｃｍ³ 以下とすることが好ましい。ボディ層１３０上に形成されるソースコンタクト層１４０の結晶品質の劣化や電子濃度の低下を抑制することができる。より好ましくは８×１０¹⁸／ｃｍ³ 以上８×１０¹⁹／ｃｍ³ 以下、さらに好ましくは１×１０¹⁹／ｃｍ³ 以上５×１０¹⁹／ｃｍ³ 以下である。

【0038】

第３層１３３の厚さは、０．０５μｍ以上０．２μｍ以下とすることが好ましい。０．０５μｍ以上とすることにより、十分なしきい値電圧とすることができる。また、０．２μｍ以下とすることにより、オン抵抗の増加を極力抑制することができる。より好ましくは０．０８μｍ以上０．１８μｍ以下、さらに好ましくは０．１μｍ以上０．１５μｍ以下である。

【0039】

ソースコンタクト層１４０は、ボディ層１３０上に積層されたＳｉドープのｎ－ＧａＮ層である。ソースコンタクト層１４０の厚さは、たとえば０．２μｍ、Ｓｉ濃度は、たとえば３×１０¹⁸／ｃｍ³ である。

【0040】

トレンチＴ１は、ソースコンタクト層１４０表面の所定位置に形成された溝であり、ソースコンタクト層１４０およびボディ層１３０を貫通してドリフト層１２０に達する深さである。トレンチＴ１の底面にはドリフト層１２０が露出し、トレンチＴ１の側面にはドリフト層１２０、ボディ層１３０、ソースコンタクト層１４０が露出する。このトレンチＴ１の側面に露出するボディ層１３０の側面が、実施例１のＦＥＴのチャネルとして動作する領域である。トレンチＴ１はドライエッチングによって形成されているため、その側面および底面にはエッチングダメージが生じている。

【0041】

ゲート絶縁膜Ｆ１は、トレンチＴ１の底面、側面、ソースコンタクト層１４０表面（ソース電極Ｓ１の形成領域は除く）にわたって連続して膜状に設けられている。ゲート絶縁膜Ｆ１は、ＳｉＯ₂ からなる。ゲート絶縁膜Ｆ１の厚さは、たとえば８０ｎｍである。

【0042】

なお、ゲート絶縁膜Ｆ１はＳｉＯ₂ に限らず、Ａｌ₂ Ｏ₃ 、ＨｆＯ₂ 、ＺｒＯ₂ 、ＺｒＯＮ、などを用いることもできる。また単層である必要もなく、複数の層で構成されていてもよい。たとえば、ＳｉＯ₂ ／Ａｌ₂ Ｏ₃ 、ＳｉＯ₂ ／Ａｌ₂ Ｏ₃ ／ＺｒＯＮ、などを用いることができる。ここで「／」は積層を意味し、Ａ／ＢはＡ、Ｂの順に積層された構造であることを意味する。以下材料の説明において同様である。

【0043】

ゲート電極Ｇ１は、ゲート絶縁膜Ｆ１を介して、トレンチＴ１の底面、側面、トレンチの上面に連続して膜状に設けられている。ゲート電極Ｇ１は、ＴｉＮからなる。

【0044】

リセスＲ１は、ソースコンタクト層１４０表面の所定位置に設けられた溝であり、ソースコンタクト層１４０を貫通して第３層１３３に達する深さである。リセスＲ１の底面には第３層１３３が露出し、側面には第３層１３３、ソースコンタクト層１４０が露出する。リセスＲ１はドライエッチングにより形成されているため、リセスＲ１底面にはエッチングダメージが生じている。

【0045】

リセスＲ１の深さは、その底面に第３層１３３が露出し、第２層１３２が露出しない深さであれば任意であるが、リセスＲ１底面から第３層１３３と第２層１３２との界面までの厚さＨ（すなわちリセスＲ１により第３層１３３が露出する領域における第３層１３３の厚さ）が０．０５μｍ以上となるようにリセスＲ１の深さを設定することが好ましい。このようにリセスＲ１の深さを設定することにより、ボディ電極Ｂ１とボディ層１３０との接触抵抗を十分に低減することができる。

【0046】

ボディ電極Ｂ１は、リセスＲ１の底面に設けられていて、リセスＲ１底面に露出する第３層１３３に接している。ボディ電極Ｂ１は、Ｎｉからなる。リセスＲ１底面にはエッチングダメージが存在し、アクセプタ濃度が低下している。そこで、エッチングダメージを受ける第３層１３３のＭｇ濃度を高くすれば、ボディ電極Ｂ１とボディ層１３０の接触抵抗を低減することができる。

【0047】

なお、リセスＲ１の深さを第１層１３１に達する深さとし、ボディ電極Ｂ１をリセスＲ１の底面に露出する第１層１３１に接して設けてもよい（図２参照）。この場合も実施例１と同様にしきい値電圧を高めつつ、オン抵抗を低減することができる。ただし、ボディ電極Ｂ１とボディ層１３０との接触抵抗を低減し、アバランシェ耐量の向上を図る点からは第１層１３１と第３層１３３のうちＭｇ濃度が高い方にボディ電極Ｂ１が接するようにすることが好ましい。

【0048】

ソース電極Ｓ１は、ボディ電極Ｂ１上、ソースコンタクト層１４０上にわたって連続的に設けられている。ソース電極Ｓ１は、Ｔｉ／Ａｌからなる。

【0049】

ドレイン電極Ｄ１は、基板１１０の裏面に設けられている。ドレイン電極Ｄ１は、ソース電極Ｓ１と同一材料であり、Ｔｉ／Ａｌからなる。

【0050】

以上、実施例１の半導体装置では、ボディ層１３０を第１層１３１、第２層１３２、第３層１３３の３層構成としており、ｐ層のうち中間の領域をｎ層に置き換えた構造である。第２層１３２を設けることで、チャネル内を走行する電子を増加させることができ、オン抵抗を低減することができる。また、しきい値電圧は第１層１３１、第３層１３３で決まるので、ボディ層１３０にｎ層を設けたとしてもしきい値電圧を維持することができる。このように、実施例１のボディ層１３０の構造によれば、しきい値電圧を維持しつつ、チャネル抵抗を低減し、オン抵抗を低減することができる。

【0051】

次に、実施例１の半導体装置の製造方法について、図３を参照に説明する。

【0052】

まず、基板１１０上に、ＭＯＣＶＤ法によって、ドリフト層１２０、第１層１３１、第２層１３２、第３層１３３、ソースコンタクト層１４０を順に積層することで形成する（図３（ａ）参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ₃ ）₃ ：ＴＭＧ）、ｎ型ドーパントガスは、シラン（ＳｉＨ₄ ）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ₅ Ｈ₅ ）₂ ：ＣＰ₂ Ｍｇ）である。キャリアガスは水素である。ＭＯＣＶＤ法以外の結晶成長方法を用いてもよく、たとえばＭＢＥ、ＣＢＥなどの方法を用いることができる。

【0053】

次に、ソースコンタクト層１４０表面の所定位置をドライエッチングすることで、トレンチＴ１およびリセスＲ１を形成する（図３（ｂ）参照）。トレンチＴ１の形成後にリセスＲ１を形成してもよいし、リセスＲ１の形成後にトレンチＴ１を形成してもよい。ドライエッチングには、塩素系ガスを用いる。たとえば、Ｃｌ₂ 、ＳｉＣｌ₄ 、ＢＣｌ₃ である。また、ドライエッチングは、ＩＣＰエッチングなど任意の方式を用いることができる。このドライエッチングにより、トレンチＴ１、リセスＲ１の側面および底面にはエッチングダメージが生じる。実施例１の半導体装置のように、半導体層をＧａＮとする縦型ＦＥＴでは、イオン注入によるｐ型領域の形成、すなわちボディ層１３０の形成は難しい。そのため、ボディ層１３０を含む層構造を結晶成長により積層形成した後、ドライエッチングによってトレンチＴ１を形成してトレンチゲート構造を形成する。

【0054】

トレンチＴ１、リセスＲ１の形成後、側面をウェットエッチングしてドライエッチングによるダメージ層を除去してもよい。ウェットエッチング溶液には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）、ＮａＯＨ（水酸化ナトリウム）、ＫＯＨ（水酸化カリウム）、Ｈ₃ ＰＯ₄ （リン酸）などを用いることができる。なお、トレンチＴ１、リセスＲ１の底面はＧａＮのｃ面であるためほとんどエッチングされず、ダメージ層は十分に除去されず、エッチングダメージが残存する。そのため、ウェットエッチングした場合であってもしきい値電圧は十分に回復しない。

【0055】

次に、窒素雰囲気で加熱することにより、第１層１３１および第３層１３３のｐ型化を行う。リセスＲ１の底面やトレンチＴ１の側面から効率的に水素が抜け出すため、第１層１３１および第３層１３３中のＭｇの活性化を効率的に行うことができる。

【0056】

次に、トレンチＴ１の底面、側面、およびソースコンタクト層１４０表面に連続して、ＡＬＤ法によってＳｉＯ₂ からなるゲート絶縁膜Ｆ１を形成する（図３（ｃ）参照）。ＡＬＤ法を用いることで、トレンチＴ１による段差があっても均一な厚さに形成することができる。なお、実施例１では段差被覆性の高さからＡＬＤ法を用いてゲート絶縁膜Ｆ１を形成しているが、スパッタやＣＶＤ法などによって形成してもよい。

【0057】

次に、リフトオフ法を用いてリセスＲ１底面にボディ電極Ｂ１を形成する（図３（ｄ）参照）。ここで、リセスＲ１をドライエッチングにより形成しているので、リセスＲ１底面にエッチングダメージが生じ、リセスＲ１底面のアクセプタ濃度は低下する。そこで、エッチングダメージを受ける第３層１３３のＭｇ濃度を高くすることでボディ電極Ｂ１とボディ層１３０の接触抵抗を低減することができる。

【0058】

次に、リフトオフ法を用いて、ソース電極Ｓ１、ゲート電極Ｇ１を形成し、さらに基板１１０裏面全面にドレイン電極Ｄ１を形成する。以上によって、図１に示す実施例１の半導体装置が製造される。

【0059】

次に、実施例１の半導体装置に関する各種実験結果について説明する。

【0060】

（実験１）
実施例１の半導体装置において、第１層１３１および第３層１３３のＭｇ濃度を２×１０¹⁸／ｃｍ³ とし、第２層１３２のＳｉ濃度は０．１×１０¹⁵／ｃｍ³ 、１×１０¹⁵／ｃｍ³ 、５×１０¹⁵／ｃｍ³ 、１０×１０¹⁵／ｃｍ³ 、の４通りとした半導体装置（以下実施例１－１）を用意し、しきい値電圧とドレイン電流Ｉｄを測定した。また、比較例１の半導体装置として、ボディ層を１層とし、そのＭｇ濃度を２×１０¹⁸／ｃｍ³ 、厚さを０．７μｍとし、それ以外の構成は実施例１と同様とした半導体装置についてもしきい値電圧とドレイン電流Ｉｄを測定した。しきい値電圧はドレイン電流が１ｎＡ／ｍｍのときのゲート電圧Ｖｇの値である。また、ドレイン電流ＩｄはＶｇが２５Ｖのときのドレイン電流Ｉｄである。

【0061】

図４は、測定したしきい値電圧とドレイン電流Ｉｄについてまとめた表である。ここで、ドレイン電流Ｉｄは、比較例１のドレイン電流Ｉｄを１として相対値で示している。図４のように、実施例１－１の半導体装置は、比較例１の半導体装置と比較するとドレイン電流Ｉｄが増加していた。つまり、オン抵抗が低下していることがわかった。特に、第２層１３２のＳｉ濃度を１×１０¹⁵／ｃｍ³ 以上とすることで、十分にオン抵抗を低減できることがわかった。また、実施例１－１の半導体装置のしきい値電圧は、比較例１に比べてそれほど低下しておらず、しきい値電圧の低下が抑制されていることがわかった。この結果、ボディ層１３０の中間領域をｎ層に置換することで、しきい値電圧を維持しつつオン抵抗を低減できることがわかった。

【0062】

（実験２）
実施例１の半導体装置において、第１層１３１のＭｇ濃度を６×１０¹⁸／ｃｍ³ 、第３層１３３のＭｇ濃度を２×１０¹⁸／ｃｍ³ とし、それ以外は実施例１－１と同様の構造とした半導体装置（以下実施例１－２）を用意し、しきい値電圧とドレイン電流Ｉｄを測定した。また、ボディ層を１層とし、そのＭｇ濃度を６×１０¹⁸／ｃｍ³ 、厚さを０．７μｍとし、それ以外の構成は実施例１と同様とした比較例２の半導体装置についてもしきい値電圧とドレイン電流Ｉｄを測定した。

【0063】

図５は、測定したしきい値電圧とドレイン電流Ｉｄについてまとめた表である。ここで、ドレイン電流Ｉｄは、比較例２のドレイン電流Ｉｄを１として相対値で示している。図５のように、比較例２と比較すると、実施例１－２の半導体装置ではしきい値電圧の低下を抑制しつつ、オン抵抗を低減できることがわかった。また、実施例１－１の半導体装置と比較して、実施例１－２の半導体装置はしきい値電圧が高いことから、第１層１３１のＭｇ濃度を高くすることでしきい値電圧を高くすることができ、十分なしきい値電圧が得られることがわかった。

【0064】

（実験３）
実施例１の半導体装置において、第１層１３１のＭｇ濃度を２×１０¹⁸／ｃｍ³ 、第３層１３３のＭｇ濃度を１×１０¹⁹／ｃｍ³ 、それ以外は実施例１－１と同様の構造とした半導体装置（以下実施例１－３）を用意し、しきい値電圧とドレイン電流Ｉｄを測定した。また、ボディ層を１層とし、そのＭｇ濃度を１×１０¹⁹／ｃｍ³ 、厚さを０．７μｍとし、それ以外の構成は実施例１と同様とした比較例３の半導体装置についてもしきい値電圧とドレイン電流Ｉｄを測定した。

【0065】

図６は、測定したしきい値電圧とドレイン電流Ｉｄについてまとめた表である。ここで、ドレイン電流Ｉｄは、比較例３のドレイン電流Ｉｄを１として相対値で示している。図６のように、比較例３と比較すると、実施例１－３の半導体装置ではしきい値電圧の低下を抑制しつつ、オン抵抗を低減できることがわかった。また、実施例１－１の半導体装置と比較して、実施例１－３の半導体装置はしきい値電圧が高いことから、第３層１３３のＭｇ濃度を高くすることでしきい値電圧を高くすることができ、十分なしきい値電圧が得られることがわかった。また、実施例１－１の半導体装置と比較して、実施例１－３の半導体装置はボディ電極Ｂ１が接する第３層１３３のＭｇ濃度が高いので、ボディ電極Ｂ１とボディ層１３０との接触抵抗を低減することができ、アバランシェ耐量を向上できることがわかった。

【0066】

（実験４）
実施例１の半導体装置において、第１層１３１のＭｇ濃度を６×１０¹⁸／ｃｍ³ 、第３層１３３のＭｇ濃度を１×１０¹⁹／ｃｍ³ 、それ以外は実施例１－１と同様の構造とした半導体装置（以下実施例１－４）を用意し、しきい値電圧とドレイン電流Ｉｄを測定した。

【0067】

図７は、測定したしきい値電圧とドレイン電流Ｉｄについてまとめた表である。ここで、ドレイン電流Ｉｄは、比較例３のドレイン電流Ｉｄを１として相対値で示している。図７のように、比較例３と比較すると、実施例１－４の半導体装置では実施例１－３と同様に、しきい値電圧の低下を抑制しつつ、オン抵抗を低減できることがわかった。また、実施例１－４の半導体装置は、第１層１３１のＭｇ濃度を実施例１－３よりも高くしているので、第１層１３１への空乏層の広がりを小さくすることができ、ゲート絶縁膜Ｆ１の劣化を抑制することができる。

【0068】

（変形例）
実施例１では、ボディ層１３０を第１層１３１、第２層１３２、第３層１３３の３層の積層構造としているが、４層以上としてもよい。たとえば、第１層１３１と第２層１３２の間や、第２層１３２と第３層１３３の間に、さらにｎ層、ｐ層を有していてもよい。

【0069】

実施例１～３はＧａＮからなる半導体装置であるが、本発明はＧａＮに限らず、任意の半導体材料に適用可能である。特に、III 族窒化物半導体からなる半導体装置や酸化ガリウム系半導体からなる半導体装置への適用が好適である。酸化ガリウム系半導体は、酸化ガリウム（Ｇａ₂ Ｏ₃ ）、あるいは酸化ガリウムのＧａサイトの一部をＡｌ、Ｉｎ、などに置き換えた酸化物半導体である。III 族酸化物半導体や酸化ガリウム系半導体は、ＧａＮ同様、イオン注入によるｐ型領域（ボディ層１３０）の形成が困難であるため、本発明が好適である。

【0070】

本発明は、実施例１～３の半導体装置においてｐ型とｎ型とを反転させた構造の半導体装置であってもよい。

【0071】

本実施例では電界効果トランジスタ（ＦＥＴ）で説明したが、本発明はＩＧＢＴなどトレンチ型の絶縁ゲート構造を有するトランジスタでも同様に実施できる。

【0072】

実施例１～３において、素子動作領域はイオン注入によるｐ型領域は存在しないが、終端領域にはイオン注入によるｐ型領域が存在していてもかまわない。

【産業上の利用可能性】

【0073】

本発明の半導体装置は、パワーデバイスとして利用することができる。

【符号の説明】

【0074】

１１０：基板
１２０：ドリフト層
１３０：ボディ層
１３１：第１層
１３２：第２層
１３３：第３層
１４０：ソースコンタクト層
Ｆ１：ゲート絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１：リセス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】