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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-11
(45)【発行日】2023-09-20
(54)【発明の名称】電圧検出回路
(51)【国際特許分類】
H03K 5/08 20060101AFI20230912BHJP
G01R 19/165 20060101ALI20230912BHJP
【ＦＩ】
H03K5/08 J
G01R19/165 B
【請求項の数】
8
(21)【出願番号】P 2019234864
(22)【出願日】2019-12-25
(65)【公開番号】P2021103860
(43)【公開日】2021-07-15
【審査請求日】2022-10-26
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】安坂 信
【審査官】石田 昌敏
(56)【参考文献】
【文献】特開２０１７－０７３５８４（ＪＰ，Ａ）
【文献】特開平０６－２３００４４（ＪＰ，Ａ）
【文献】特開２００１－１４１７６１（ＪＰ，Ａ）
【文献】特開昭４８－０３７０５９（ＪＰ，Ａ）
【文献】特開昭５２－００２１６０（ＪＰ，Ａ）
【文献】特開２０１９－２０３８５１（ＪＰ，Ａ）
【文献】特開昭６０－０５１０２３（ＪＰ，Ａ）
【文献】米国特許第０４７０３２５１（ＵＳ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ ５／００－ ５／０２
Ｈ０３Ｋ ５／０８－ ５／１２
Ｈ０３Ｋ ５／１５－ ５／２６
Ｇ０１Ｒ １９／１６５
(57)【特許請求の範囲】
【請求項1】
電源電圧の印加端とグランド電位の印加端との間において直列に接続される第１トランジスタと第２トランジスタを含む第１インバータを有し、前記第１トランジスタは、入力電圧を印加されるゲートを有するエンハンスメント型ＭＯＳトランジスタであり、
前記第２トランジスタは、自身のゲートとソースとが接続されるデプレッション型ＭＯＳトランジスタであり、
前記第１インバータの後段に、前記第１インバータと同じ構成で閾値電圧が同じである第２インバータが少なくとも１段接続されることで形成されるインバータの複数段構成を有し、
前記複数段構成の後段に配置される第３インバータをさらに有し、
前記第３インバータは、前記第１インバータおよび前記第２インバータに比べて温度による閾値電圧の変動が大きい、電圧検出回路。
【請求項2】
前記第２トランジスタは、前記電源電圧の印加端と接続されるドレインを有するデプレッション型ＮＭＯＳトランジスタであり、前記第１トランジスタは、前記第２トランジスタのソースと接続されるドレインと、前記グランド電位の印加端と接続されるソースと、を有するエンハンスメント型ＮＭＯＳトランジスタである、請求項１に記載の電圧検出回路。
【請求項3】
前記第２トランジスタは、前記電源電圧の印加端と接続されるソースを有するデプレッション型ＰＭＯＳトランジスタであり、前記第１トランジスタは、前記第２トランジスタのドレインと接続されるドレインと、前記グランド電位の印加端と接続されるソースと、を有するエンハンスメント型ＮＭＯＳトランジスタである、請求項１に記載の電圧検出回路。
【請求項4】
前記第１トランジスタは、前記電源電圧の印加端と接続されるソースを有するエンハンスメント型ＰＭＯＳトランジスタであり、前記第２トランジスタは、前記第１トランジスタのドレインと接続されるドレインと、前記グランド電位の印加端と接続されるソースと、を有するデプレッション型ＮＭＯＳトランジスタである、請求項１に記載の電圧検出回路。
【請求項5】
前記第１トランジスタは、前記電源電圧の印加端と接続されるソースを有するエンハンスメント型ＰＭＯＳトランジスタであり、前記第２トランジスタは、前記第１トランジスタのドレインと接続されるソースと、前記グランド電位の印加端と接続されるドレインと、を有するデプレッション型ＰＭＯＳトランジスタである、請求項１に記載の電圧検出回路。
【請求項6】
検出対象電圧を分圧して前記入力電圧を生成する際の分圧比を前記第３インバータの出力に応じて変化させることで、ヒステリシスが付与されている、請求項１から請求項５のいずれか１項に記載の電圧検出回路。
【請求項7】
前記検出対象電圧が印加されて前記入力電圧を生成する抵抗分圧回路と、前記抵抗分圧回路に含まれる抵抗の両端間の開放・短絡を前記第３インバータの出力に応じて切り替えるスイッチと、を有する、請求項６に記載の電圧検出回路。
【請求項8】
請求項１から請求項７のいずれか１項に記載の電圧検出回路を半導体集積回路にて形成した、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧検出回路に関する。
【背景技術】
【0002】
一般的なヒステリシス機能付きの電圧検出回路１００を図９に示す。電圧検出回路１００は、コンパレータ１０１と、定電流源１０２と、基準電圧源１０３と、分圧抵抗である抵抗Ｒ１０１～Ｒ１０５と、インバータＩＮＶａと、インバータＩＮＶｂと、トランジスタＭ１０１と、を有している。
【0003】
コンパレータ１０１の反転入力端（－）には、検出対象電圧ＩＮを抵抗Ｒ１０１，Ｒ１０２により分圧して得られる比較対象電圧Ｖａが印加される。
【0004】
基準電圧源１０３は、バンドギャップリファレンスにより構成され、安定した直流電圧である基準電圧ＶＢＧを生成する。抵抗Ｒ１０３～Ｒ１０５は、直列に接続され、抵抗Ｒ１０３～Ｒ１０５による直列回路に対して基準電圧ＶＢＧが印加される。具体的には、抵抗Ｒ１０３の一端には、基準電圧ＶＢＧが印加される。抵抗Ｒ１０３の他端には、抵抗Ｒ１０４の一端が接続される。抵抗Ｒ１０４の他端には、抵抗Ｒ１０５の一端が接続される。抵抗Ｒ１０５の他端には、グランド電位の印加端が接続される。
【0005】
抵抗Ｒ１０３と抵抗Ｒ１０４とが接続されるノードＮｄ１０１は、コンパレータ１０１の非反転入力端（＋）に接続される。これにより、コンパレータ１０１の非反転入力端（＋）には、基準電圧ＶＢＧを抵抗Ｒ１０３～Ｒ１０５により分圧して得られる基準電圧ＶＲＥＦが印加される。
【0006】
コンパレータ１０１は、比較対象電圧Ｖａと基準電圧ＶＲＥＦを比較し、比較対象電圧Ｖａと基準電圧ＶＲＥＦの大小関係に応じたレベルの信号ＣＭＰを出力する。比較対象電圧Ｖａが基準電圧ＶＲＥＦよりも高い場合、信号ＣＭＰはローレベルとなり、比較対象電圧Ｖａが基準電圧ＶＲＥＦよりも低い場合、信号ＣＭＰはハイレベルとなる。
【0007】
コンパレータ１０１の出力端は、インバータＩＮＶａの入力端に接続される。インバータＩＮＶａの出力端は、インバータＩＮＶｂの入力端に接続される。これにより、コンパレータ１０１の出力する信号ＣＭＰがハイレベルである場合、インバータＩＮＶａの出力はローレベルとなり、インバータＩＮＶｂの出力（電圧検出回路１００の出力信号ＯＵＴ）はハイレベルとなる。コンパレータ１０１の出力する信号ＣＭＰがローレベルである場合、インバータＩＮＶａの出力はハイレベルとなり、インバータＩＮＶｂの出力（電圧検出回路１００の出力信号ＯＵＴ）はローレベルとなる。
【0008】
トランジスタＭ１０１は、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ）により構成され、抵抗Ｒ１０５に並列接続される。トランジスタＭ１０１は、抵抗Ｒ１０５の両端間を開放または短絡するスイッチである。トランジスタＭ１０１のドレインは、抵抗Ｒ１０４，Ｒ１０５間のノードに接続され、トランジスタＭ１０１のソースは、グランド電位の印加端に接続される。トランジスタＭ１０１のゲートは、インバータＩＮＶＡａの出力端とインバータＩＮＶｂとが接続されるノードＮｄａに接続される。
【0009】
ノードＮｄａの信号がローレベルの場合、トランジスタＭ１０１がオフとなることで抵抗Ｒ１０５の両端間は開放される。この場合、基準電圧ＶＲＥＦ＝ＶＲＥＦ１＝ＶＢＧ×（Ｒ１０４＋Ｒ１０５）／（Ｒ１０３＋Ｒ１０４＋Ｒ１０５）となる。ノードＮｄａの信号がハイレベルの場合、トランジスタＭ１０１がオンとなることで抵抗Ｒ１０５の両端間は短絡される。この場合、基準電圧ＶＲＥＦ＝ＶＲＥＦ２＝ＶＢＧ×Ｒ１０４／（Ｒ１０３＋Ｒ１０４）となる。従って、ＶＲＥＦ１＞ＶＲＥＦ２が成立する。このように、抵抗Ｒ１０３～Ｒ１０５は、基準電圧ＶＢＧを分圧することで基準電圧ＶＲＥＦを生成するが、その分圧における比は、ノードＮｄａでの信号（すなわち信号ＣＭＰ）に応じて変化し、これによってコンパレータＣＭＰにヒステリシスが付与されることになる。
【先行技術文献】
【特許文献】
【0010】
【文献】特開２００８－１０３９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、上記の電圧検出回路１００においては、複数のトランジスタ等で構成されるコンパレータ１０１や、コンパレータ１０１を駆動する定電流源１０２が必要であり、さらに、基準電圧ＶＲＥＦを生成するために基準電圧源１０３や分圧用の抵抗Ｒ１０３，Ｒ１０４が必要であった。これにより、回路面積の増加や消費電流の増加といった問題点が生じていた。
【0012】
上記状況に鑑み、本発明は、回路面積および消費電流の低減を可能とする電圧検出回路を提供することを目的とする。
【課題を解決するための手段】
【0013】
上記目的を達成するために本発明の一態様に係る電圧検出回路は、電源電圧の印加端とグランド電位の印加端との間において直列に接続される第１トランジスタと第２トランジスタを含むインバータを有し、前記第１トランジスタは、入力電圧を印加されるゲートを有するエンハンスメント型ＭＯＳトランジスタであり、前記第２トランジスタは、自身のゲートとソースとが接続されるデプレッション型ＭＯＳトランジスタである構成としている（第１の構成）。
【0014】
また、上記第１の構成において、前記第２トランジスタは、前記電源電圧の印加端と接続されるドレインを有するデプレッション型ＮＭＯＳトランジスタであり、前記第１トランジスタは、前記第２トランジスタのソースと接続されるドレインと、前記グランド電位の印加端と接続されるソースと、を有するエンハンスメント型ＮＭＯＳトランジスタである構成としてもよい（第２の構成）。
【0015】
また、上記第１の構成において、前記第２トランジスタは、前記電源電圧の印加端と接続されるソースを有するデプレッション型ＰＭＯＳトランジスタであり、前記第１トランジスタは、前記第２トランジスタのドレインと接続されるドレインと、前記グランド電位の印加端と接続されるソースと、を有するエンハンスメント型ＮＭＯＳトランジスタである構成としてもよい（第３の構成）。
【0016】
また、上記第１の構成において、前記第１トランジスタは、前記電源電圧の印加端と接続されるソースを有するエンハンスメント型ＰＭＯＳトランジスタであり、前記第２トランジスタは、前記第１トランジスタのドレインと接続されるドレインと、前記グランド電位の印加端と接続されるソースと、を有するデプレッション型ＮＭＯＳトランジスタである構成としてもよい（第４の構成）。
【0017】
また、上記第１の構成において、前記第１トランジスタは、前記電源電圧の印加端と接続されるソースを有するエンハンスメント型ＰＭＯＳトランジスタであり、前記第２トランジスタは、前記第１トランジスタのドレインと接続されるソースと、前記グランド電位の印加端と接続されるドレインと、を有するデプレッション型ＰＭＯＳトランジスタである構成としてもよい（第５の構成）。
【0018】
また、上記第１から第５のいずれかの構成において、前記インバータの後段に、前記インバータと同じ構成のインバータが少なくとも１段接続されることで形成される前記インバータの複数段構成を有する構成としてもよい（第６の構成）。
【0019】
また、上記第６の構成において、前記複数段構成の後段に配置されるインバータをさらに有する構成としてもよい（第７の構成）。
【0020】
また、上記第１から第７のいずれかの構成において、検出対象電圧を分圧して前記入力電圧を生成する際の分圧比を前記インバータの出力に応じて変化させることで、ヒステリシスが付与されている構成としてもよい（第８の構成）。
【0021】
また、上記第８の構成において、前記検出対象電圧が印加されて前記入力電圧を生成する抵抗分圧回路と、前記抵抗分圧回路に含まれる抵抗の両端間の開放・短絡を前記インバータの出力に応じて切り替えるスイッチと、を有する構成としてもよい（第９の構成）。
【0022】
また、本発明の別態様は、上記いずれかの電圧検出回路を半導体集積回路にて形成した半導体装置である。
【発明の効果】
【0023】
本発明の電圧検出回路によれば、回路面積および消費電流の低減が可能となる。
【図面の簡単な説明】
【0024】
【図1】第１実施形態に係る電圧検出回路の構成を示す回路図である。
【図2】第１実施形態に係る電圧検出回路における検出対象電圧ＩＮに対する出力信号ＯＵＴの挙動を示す図である。
【図3】第１実施形態に係る電圧検出回路における検出対象電圧ＩＮに対する入力電圧ＶＡ、出力電圧ＶＢ、および出力信号ＯＵＴの挙動を示す図である。
【図4】第２実施形態に係る電圧検出回路の構成を示す回路図である。
【図5】第２実施形態に係る電圧検出回路における検出対象電圧ＩＮに対する出力電圧ＶＡ，ＶＢ，ＶＣおよび出力信号ＯＵＴの挙動を示す図である。
【図6】第３実施形態に係る電圧検出回路の構成を示す回路図である。
【図7】第４実施形態に係る電圧検出回路の構成を示す回路図である。
【図8】第５実施形態に係る電圧検出回路の構成を示す回路図である。
【図9】従来の電圧検出回路の構成を示す回路図である。
【発明を実施するための形態】
【0025】
以下に本発明の例示的な実施形態について図面を参照して説明する。
【0026】
＜第１実施形態＞
図１は、第１実施形態に係る電圧検出回路１０の構成を示す回路図である。図１に示すように、電圧検出回路１０は、第１インバータＩＶＮ１と、第２インバータＩＮＶ２と、第３インバータＩＮＶ３と、分圧抵抗としての抵抗Ｒ１～Ｒ３と、トランジスタＭ３と、を有している。
図１は、第１実施形態に係る電圧検出回路１０の構成を示す回路図である。図１に示すように、電圧検出回路１０は、第１インバータＩＶＮ１と、第２インバータＩＮＶ２と、第３インバータＩＮＶ３と、分圧抵抗としての抵抗Ｒ１～Ｒ３と、トランジスタＭ３と、を有している。
【0027】
第１インバータＩＮＶ１は、デプレッション型ＮＭＯＳトランジスタＭ１と、エンハンスメント型ＮＭＯＳトランジスタＭ２と、を有する。デプレッション型ＮＭＯＳトランジスタＭ１と、エンハンスメント型ＮＭＯＳトランジスタＭ２は、電源電圧ＶＤＤとグランド電位との間において直列に接続される。具体的には、デプレッション型ＮＭＯＳトランジスタＭ１のドレインは、電源電圧ＶＤＤの印加端に接続される。デプレッション型ＮＭＯＳトランジスタＭ１のソースは、エンハンスメント型ＮＭＯＳトランジスタＭ２のドレインとノードＮｄ１１にて接続される。エンハンスメント型ＮＭＯＳトランジスタＭ２のソースは、グランド電位の印加端に接続される。また、デプレッション型ＮＭＯＳトランジスタＭ１のゲートは、デプレッション型ＮＭＯＳトランジスタＭ１のソースとノードＮｄ１１にて接続される。
【0028】
抵抗Ｒ１～Ｒ３は、直列に接続され、抵抗Ｒ１～Ｒ３による直列回路に対して検出対象電圧ＩＮが印加される。具体的には、抵抗Ｒ１の一端には、検出対象電圧ＩＮが印加される。抵抗Ｒ１の他端には、抵抗Ｒ２の一端が接続される。抵抗Ｒ２の他端には、抵抗Ｒ３の一端が接続される。抵抗Ｒ３の他端には、グランド電位の印加端が接続される。抵抗Ｒ１～Ｒ３による直列回路により抵抗分圧回路１０Ａが形成される。
【0029】
抵抗Ｒ１と抵抗Ｒ２とが接続されるノードＮｄ１２は、エンハンスメント型ＮＭＯＳトランジスタＭ２のゲートに接続される。これにより、エンハンスメント型ＮＭＯＳトランジスタＭ２のゲートには、検出対象電圧ＩＮを抵抗Ｒ１～Ｒ３により分圧して得られる入力電圧ＶＡが印加される。入力電圧ＶＡは、第１インバータＩＮＶ１に入力される電圧となる。
【0030】
第２インバータＩＮＶ２および第３インバータＩＮＶ３は、それぞれＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴによるＣＭＯＳ構成により構成される。
【0031】
第２インバータＩＮＶ２の入力端は、ノードＮｄ１１に接続される。第１インバータＩＮＶ１の出力電圧ＶＢは、ノードＮｄ１１に生成されるので、第２インバータＩＮＶ２に出力電圧ＶＢが入力される。第３インバータＩＮＶ３の入力端は、第２インバータＩＮＶ２の出力端に接続される。第３インバータＩＮＶ３の出力端に生成される電圧は、電圧検出回路１０の出力信号ＯＵＴとなる。
【0032】
トランジスタＭ３は、ＮＭＯＳトランジスタにより構成され、抵抗Ｒ３に並列接続される。トランジスタＭ３は、抵抗Ｒ３の両端間を開放または短絡するスイッチである。トランジスタＭ３のドレインは、抵抗Ｒ２，Ｒ３間のノードに接続され、トランジスタＭ３のソースは、グランド電位の印加端に接続される。トランジスタＭ３のゲートは、第３インバータＩＮＶ３の出力端に接続される。
【0033】
ここで、第１インバータＩＮＶ１の閾値電圧Ｖｒｅｆについて述べる。デプレッション型ＮＭＯＳトランジスタＭ１は、飽和領域で使用する場合、定電流源となる。この場合のデプレッション型ＮＭＯＳトランジスタＭ１に流れる電流をＩ１とすれば、Ｉ１は下記（１）式で表される。
Ｉ１＝（１／２）・μｎ１・Ｃｏｘ・（Ｗ１／Ｌ１）・（ＶＧＳ１－Ｖｔｈ１）２ （１）
ただし、μｎ１：デプレッション型ＮＭＯＳトランジスタＭ１のキャリア移動度
Ｃｏｘ：単位面積当たりのゲート容量
ＶＧＳ１：デプレッション型ＮＭＯＳトランジスタＭ１のゲート・ソース間電圧
Ｖｔｈ１：デプレッション型ＮＭＯＳトランジスタＭ１の閾値電圧
Ｗ１：デプレッション型ＮＭＯＳトランジスタＭ１のゲート幅
Ｌ１：デプレッション型ＮＭＯＳトランジスタＭ１のゲート長
Ｉ１＝（１／２）・μｎ１・Ｃｏｘ・（Ｗ１／Ｌ１）・（ＶＧＳ１－Ｖｔｈ１）２ （１）
ただし、μｎ１：デプレッション型ＮＭＯＳトランジスタＭ１のキャリア移動度
Ｃｏｘ：単位面積当たりのゲート容量
ＶＧＳ１：デプレッション型ＮＭＯＳトランジスタＭ１のゲート・ソース間電圧
Ｖｔｈ１：デプレッション型ＮＭＯＳトランジスタＭ１の閾値電圧
Ｗ１：デプレッション型ＮＭＯＳトランジスタＭ１のゲート幅
Ｌ１：デプレッション型ＮＭＯＳトランジスタＭ１のゲート長
【0034】
ここで、ＶＧＳ１＝０Ｖであるので上記（１）式は、下記（２）式となる。
Ｉ１＝（１／２）・μｎ１・Ｃｏｘ・（Ｗ１／Ｌ１）・（Ｖｔｈ１）２ （２）
Ｉ１＝（１／２）・μｎ１・Ｃｏｘ・（Ｗ１／Ｌ１）・（Ｖｔｈ１）２ （２）
【0035】
また、エンハンスメント型ＮＭＯＳトランジスタＭ２を飽和領域で使用する場合、エンハンスメント型ＮＭＯＳトランジスタＭ２を流れる電流をＩ２とすれば、Ｉ２は下記（３）式で表される。
Ｉ２＝（１／２）・μｎ２・Ｃｏｘ・（Ｗ２／Ｌ２）・（ＶＧＳ２－Ｖｔｈ２）２ （３）
ただし、μｎ２：エンハンスメント型ＮＭＯＳトランジスタＭ２のキャリア移動度
ＶＧＳ２：エンハンスメント型ＮＭＯＳトランジスタＭ２のゲート・ソース間電圧
Ｖｔｈ２：エンハンスメント型ＮＭＯＳトランジスタＭ２の閾値電圧
Ｗ２：エンハンスメント型ＮＭＯＳトランジスタＭ２のゲート幅
Ｌ２：エンハンスメント型ＮＭＯＳトランジスタＭ２のゲート長
Ｉ２＝（１／２）・μｎ２・Ｃｏｘ・（Ｗ２／Ｌ２）・（ＶＧＳ２－Ｖｔｈ２）２ （３）
ただし、μｎ２：エンハンスメント型ＮＭＯＳトランジスタＭ２のキャリア移動度
ＶＧＳ２：エンハンスメント型ＮＭＯＳトランジスタＭ２のゲート・ソース間電圧
Ｖｔｈ２：エンハンスメント型ＮＭＯＳトランジスタＭ２の閾値電圧
Ｗ２：エンハンスメント型ＮＭＯＳトランジスタＭ２のゲート幅
Ｌ２：エンハンスメント型ＮＭＯＳトランジスタＭ２のゲート長
【0036】
そして、Ｉ１＝Ｉ２、ＶＧＳ２＝Ｖｒｅｆであるから、下記（４）式が成り立つ。
Ｖｒｅｆ＝Ｖｔｈ２＋｜Ｖｔｈ１｜・√μｎ１・（Ｗ１／Ｌ１）／（μｎ２・（Ｗ２／Ｌ２）） （４）
Ｖｒｅｆ＝Ｖｔｈ２＋｜Ｖｔｈ１｜・√μｎ１・（Ｗ１／Ｌ１）／（μｎ２・（Ｗ２／Ｌ２）） （４）
【0037】
上記（４）式より、第１インバータＩＮＶ１の閾値電圧Ｖｒｅｆは、電源電圧ＶＤＤに依存しない安定した電圧となる。また、Ｖｔｈ１は正の温度特性を有し、Ｖｔｈ２は負の温度特性を有するので、Ｗ１，Ｌ１，Ｗ２，Ｌ２を調整することで、閾値電圧Ｖｒｅｆの温度による変動を抑制することも可能となる。
【0038】
入力電圧ＶＡ＜閾値電圧Ｖｒｅｆの場合、出力電圧ＶＢはハイレベルとなり、入力電圧ＶＡ＞閾値電圧Ｖｒｅｆの場合、出力電圧ＶＢはローレベルとなる。
【0039】
次に、電圧検出回路１０の動作について説明する。図２は、検出対象電圧ＩＮに対する出力信号ＯＵＴの挙動を示す図である。ここで、第２インバータＩＮＶ２の閾値電圧は、入力電圧ＶＡ＝Ｖｒｅｆである場合の出力電圧ＶＢの値と同じであるとする。
【0040】
まず、検出対象電圧ＩＮが０Ｖであるとき、入力電圧ＶＡ＝０Ｖとなり、入力電圧ＶＡ＜Ｖｒｅｆであるので、出力電圧ＶＢはハイレベルとなる。従って、出力信号ＯＵＴはハイレベルとなり、トランジスタＭ３はオンとなり、抵抗Ｒ３の両端間は短絡される。これにより、出力電圧ＶＡは、検出対象電圧ＩＮを抵抗Ｒ１，Ｒ２により分圧した電圧となる。
【0041】
そして、検出対象電圧ＩＮが０Ｖから上昇するにつれ、出力電圧ＶＡが上昇する。出力電圧ＶＡが閾値電圧Ｖｒｅｆを上回ると、出力電圧ＶＢはローレベルとなる。これにより、第２インバータＩＮＶ２の出力はハイレベルとなり、第３インバータＩＮＶ３の出力である出力信号ＯＵＴはローレベルとなる。このときの検出対象電圧ＩＮを閾値電圧ＶＤＥＴ１（図２）とすれば、
ＶＤＥＴ１＝Ｖｒｅｆ・（Ｒ１＋Ｒ２）／Ｒ２
となる。
ＶＤＥＴ１＝Ｖｒｅｆ・（Ｒ１＋Ｒ２）／Ｒ２
となる。
【0042】
このとき、トランジスタＭ３はオフとなり、抵抗Ｒ３の両端間は開放される。従って、入力電圧ＶＡは、検出対象電圧ＩＮを抵抗Ｒ１～Ｒ３により分圧した電圧となる。
【0043】
その後、検出対象電圧ＩＮが低下するにつれ、出力電圧ＶＡが低下し、出力電圧ＶＡが閾値電圧Ｖｒｅｆを下回ると、出力電圧ＶＢはハイレベルとなる。これにより、第２インバータＩＮＶ２の出力はローレベルとなり、第３インバータＩＮＶ３の出力である出力信号ＯＵＴはハイレベルとなる。このときの検出対象電圧ＩＮを閾値電圧ＶＤＥＴ２（図２）とすれば、
ＶＤＥＴ２＝Ｖｒｅｆ・（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）
となる。このようにして、電圧検出回路１０にヒステリシスを付与することができる。
ＶＤＥＴ２＝Ｖｒｅｆ・（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）
となる。このようにして、電圧検出回路１０にヒステリシスを付与することができる。
【0044】
そして、このような本実施形態に係る電圧検出回路１０によれば、回路面積の低減および消費電流の低減が可能となる。さらに、電圧検出回路１０によれば、図９に示す従来の構成のような基準電圧源１０３が不要となり、最小動作電圧の低電圧化も可能となる。
【0045】
＜第１実施形態の課題＞
第１実施形態に係る電圧検出回路１０は、上述のように優れた効果を奏するが、以下のような課題も有している。図３は、電圧検出回路１０における検出対象電圧ＩＮに対する入力電圧ＶＡ、出力電圧ＶＢ、および出力信号ＯＵＴの挙動を示す図である。
第１実施形態に係る電圧検出回路１０は、上述のように優れた効果を奏するが、以下のような課題も有している。図３は、電圧検出回路１０における検出対象電圧ＩＮに対する入力電圧ＶＡ、出力電圧ＶＢ、および出力信号ＯＵＴの挙動を示す図である。
【0046】
デプレッション型ＮＭＯＳトランジスタＭ１は、飽和領域で使用する場合は定電流源として機能するが、非飽和領域で使用する場合、定電流性が崩れ、インピーダンスが変化する。図３に示すように検出対象電圧ＩＮが０Ｖから上昇するにつれて、入力電圧ＶＡが上昇し、出力電圧ＶＢが変化すると、デプレッション型ＮＭＯＳトランジスタＭ１のドレイン・ソース間電圧が変化する。これにより、デプレッション型ＮＭＯＳトランジスタＭ１が非飽和領域から飽和領域へ切り替わる付近の図３に示す領域Ａ１では、出力電圧ＶＢの波形がなまる。また、エンハンスメント型ＮＭＯＳトランジスタＭ２は飽和領域から非飽和領域へ切り替わる付近の図３に示す領域Ａ２では、出力電圧ＶＢの波形がなまる。
【0047】
これにより、第１インバータＩＮＶ１の後段に配置される第２インバータＩＮＶ２の閾値電圧Ｖｔｈ_ＩＮＶ２がばらついたり、温度特性等で変化する場合、出力信号ＯＵＴがハイレベルからローレベルへ切り替わる閾値電圧ＶＤＥＴ１にばらつきが生じてしまう。例えば、図３では、閾値電圧Ｖｔｈ_ＩＮＶ２のばらつき（または変動）ΔＶｔｈ_ＩＮＶ２が生じた場合に生じる閾値電圧ＶＤＥＴ１のばらつきΔＶＤＥＴ１を示している。すなわち、電圧検出回路１０の閾値電圧ＶＤＥＴ１にばらつきが生じてしまう。
【0048】
＜第２実施形態＞
上記課題に鑑み、さらなる改善を図った構成である第２実施形態について述べる。図４は、第２実施形態に係る電圧検出回路２０の構成を示す回路図である。
上記課題に鑑み、さらなる改善を図った構成である第２実施形態について述べる。図４は、第２実施形態に係る電圧検出回路２０の構成を示す回路図である。
【0049】
図４に示す電圧検出回路２０の第１実施形態に係る電圧検出回路１０（図１）との相違点は、第２インバータＩＮＶ２を第１インバータＩＮＶ１と同じ構成としていることである。具体的には、第２インバータＩＮＶ２は、デプレッション型ＮＭＯＳトランジスタＭ４と、エンハンスメント型ＮＭＯＳトランジスタＭ５と、を有している。
【0050】
デプレッション型ＮＭＯＳトランジスタＭ４と、エンハンスメント型ＮＭＯＳトランジスタＭ５は、電源電圧ＶＤＤとグランド電位との間で直列に接続される。具体的には、デプレッション型ＮＭＯＳトランジスタＭ４のドレインは、電源電圧ＶＤＤの印加端に接続される。デプレッション型ＮＭＯＳトランジスタＭ４のソースは、エンハンスメント型ＮＭＯＳトランジスタＭ５のドレインとノードＮｄ２１にて接続される。エンハンスメント型ＮＭＯＳトランジスタＭ５のソースは、グランド電位の印加端に接続される。また、デプレッション型ＮＭＯＳトランジスタＭ４のゲートは、デプレッション型ＮＭＯＳトランジスタＭ４のソースとノードＮｄ２１にて接続される。
【0051】
エンハンスメント型ＮＭＯＳトランジスタＭ５のゲートは、ノードＮｄ１１に接続される。ノードＮｄ２１は、第３インバータＩＮＶ３の入力端に接続される。
【0052】
このように本実施形態では、第１インバータＩＮＶ１と第２インバータＩＮＶ２による２段構成としている。これにより、第１インバータＩＮＶ１の出力である出力電圧ＶＢと、第２インバータＩＮＶ２の出力である出力電圧ＶＣは、論理が反転する。しかしながら、第１インバータＩＮＶ１と第２インバータＩＮＶ２は同じ構成であるので、それらの閾値電圧は同じとなり、当該閾値電圧は電源電圧ＶＤＤに依存せず、温度による変動も抑制される。
【0053】
ここで、図５に、検出対象電圧ＩＮに対する出力電圧ＶＡ，ＶＢ，ＶＣおよび出力信号ＯＵＴの挙動を示す。図５に示すように、第１インバータＩＮＶ１の閾値電圧付近で出力電圧ＶＢの波形は検出対象電圧ＩＮの軸に対してほぼ垂直になっているので、出力電圧ＶＣの波形は、上記軸に対してより垂直に近い波形となり、より理想的な波形となる。
【0054】
これにより、第２インバータＩＮＶ２の後段に配置される第３インバータＩＮＶ３の閾値電圧Ｖｔｈ_ＩＮＶ３がばらついたり、変動した場合でも、電圧検出回路２０の閾値電圧ＶＤＥＴ１のばらつきを抑制することができる。例えば、図５では、閾値電圧Ｖｔｈ_ＩＮＶ３のばらつき（または変動）ΔＶｔｈ_ＩＮＶ３が生じた場合に生じる閾値電圧ＶＤＥＴ１のばらつきΔＶＤＥＴ１はほぼ無くなっている。
【0055】
＜第３実施形態＞
図６は、第３実施形態に係る電圧検出回路３０の構成を示す回路図である。本実施形態に係る電圧検出回路３０は、第１実施形態に係る電圧検出回路１０（図１）において第１インバータＩＮＶ１に含まれるデプレッション型ＮＭＯＳトランジスタＭ１をデプレッション型ＰＭＯＳトランジスタＭ６に置き換えた構成となる。
図６は、第３実施形態に係る電圧検出回路３０の構成を示す回路図である。本実施形態に係る電圧検出回路３０は、第１実施形態に係る電圧検出回路１０（図１）において第１インバータＩＮＶ１に含まれるデプレッション型ＮＭＯＳトランジスタＭ１をデプレッション型ＰＭＯＳトランジスタＭ６に置き換えた構成となる。
【0056】
より具体的には、デプレッション型ＰＭＯＳトランジスタＭ６のソースは、電源電圧ＶＤＤの印加端に接続される。デプレッション型ＰＭＯＳトランジスタＭ６のドレインは、エンハンスメント型ＮＭＯＳトランジスタＭ２のドレインに接続される。デプレッション型ＰＭＯＳトランジスタＭ６のゲートは、デプレッション型ＰＭＯＳトランジスタＭ６のソースに接続される。
【0057】
このような本実施形態であっても、第１実施形態と同様な効果を奏することができる。
【0058】
＜第４実施形態＞
図７は、第４実施形態に係る電圧検出回路４０の構成を示す回路図である。本実施形態に係る電圧検出回路４０の第１実施形態に係る電圧検出回路１０（図１）との相違点は、第１インバータＩＮＶ１である。
図７は、第４実施形態に係る電圧検出回路４０の構成を示す回路図である。本実施形態に係る電圧検出回路４０の第１実施形態に係る電圧検出回路１０（図１）との相違点は、第１インバータＩＮＶ１である。
【0059】
より具体的には、第１インバータＩＮＶ１は、エンハンスメント型ＰＭＯＳトラジスタＭ７と、デプレッション型ＮＭＯＳトランジスタＭ８と、を有している。エンハンスメント型ＰＭＯＳトランジスタＭ７のソースは、電源電圧ＶＤＤの印加端に接続される。エンハンスメント型ＰＭＯＳトランジスタＭ７のドレインは、デプレッション型ＮＭＯＳトランジスタＭ８のドレインとノードＮｄ４１にて接続される。デプレッション型ＮＭＯＳトランジスタＭ８のソースは、グランド電位の印加端に接続される。デプレッション型ＮＭＯＳトランジスタＭ８のゲートは、デプレッション型ＮＭＯＳトランジスタＭ８のソースに接続される。ノードＮｄ４１は、第２インバータＩＮＶ２の入力端に接続される。エンハンスメント型ＰＭＯＳトランジスタＭ７のゲートは、抵抗Ｒ１，Ｒ２間のノードＮｄ１２に接続される。
【0060】
このような本実施形態であっても、第１実施形態と同様な効果を奏することができる。
【0061】
＜第５実施形態＞
図８は、第５実施形態に係る電圧検出回路５０の構成を示す回路図である。本実施形態に係る電圧検出回路５０は、第４実施形態に係る電圧検出回路４０（図７）において第１インバータＩＮＶ１に含まれるデプレッション型ＮＭＯＳトランジスタＭ８をデプレッション型ＰＭＯＳトランジスタＭ９に置き換えた構成となる。
図８は、第５実施形態に係る電圧検出回路５０の構成を示す回路図である。本実施形態に係る電圧検出回路５０は、第４実施形態に係る電圧検出回路４０（図７）において第１インバータＩＮＶ１に含まれるデプレッション型ＮＭＯＳトランジスタＭ８をデプレッション型ＰＭＯＳトランジスタＭ９に置き換えた構成となる。
【0062】
より具体的には、エンハンスメント型ＰＭＯＳトランジスタＭ７のドレインは、デプレッション型ＰＭＯＳトランジスタＭ９のソースに接続される。デプレッション型ＰＭＯＳトランジスタＭ９のドレインは、グランド電位の印加端に接続される。デプレッション型ＰＭＯＳトランジスタＭ９のゲートは、デプレッション型ＰＭＯＳトランジスタＭ９のソースに接続される。
【0063】
このような本実施形態であっても、第１実施形態と同様な効果を奏することができる。
【0064】
＜その他＞
なお、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
なお、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【0065】
例えば、上記第３～第５実施形態に対して、上記第２実施形態を適用してもよい。すなわち、上記第３～第５実施形態における第２インバータＩＮＶ２を、第１インバータＩＮＶ１と同様の構成とし、２段構成としてもよい。
【0066】
また、例えば、第２実施形態等において同じ構成のインバータは２段に限らず、３段以上接続した構成としてもよい。
【0067】
また、例えば、電圧検出回路にヒステリシスを付与することは必須ではない。
【0068】
また、例えば、第１インバータＩＮＶ１の出力電圧、または同じ構成のインバータによる複数段の構成の出力電圧は、インバータに限らず、ＭＯＳトランジスタのゲートに印加させてもよい。
【0069】
また、以上述べた各種実施形態に係る電圧検出回路は、任意の装置に搭載可能である。例えば、自動車等の車両に設置される車載機器や、スマートフォンやタブレット等の携帯情報端末に電圧比較回路を搭載することができる。
【0070】
また、上記各種実施形態に係る電圧検出回路は、半導体集積回路の形態で形成されてもよい。電圧検出回路を含む半導体集積回路をパッケージ化した半導体装置を構成できる。
【産業上の利用可能性】
【0071】
本発明は、例えば、各種機器に備えられる電圧検出回路に利用することができる。
【符号の説明】
【0072】
１０～５０ 電圧検出回路
ＩＮＶ１ 第１インバータ
ＩＮＶ２ 第２インバータ
ＩＮＶ３ 第３インバータ
Ｍ１ デプレッション型ＮＭＯＳトランジスタ
Ｍ２ エンハンスメント型ＮＭＯＳトランジスタ
Ｍ３ トランジスタ
Ｍ４ デプレッション型ＮＭＯＳトランジスタ
Ｍ５ エンハンスメント型ＮＭＯＳトランジスタ
Ｍ６ デプレッション型ＰＭＯＳトランジスタ
Ｍ７ エンハンスメント型ＰＭＯＳトランジスタ
Ｍ８ デプレッション型ＮＭＯＳトランジスタ
Ｍ９ デプレッション型ＰＭＯＳトランジスタ
Ｒ１～Ｒ３ 抵抗
ＩＮＶ１ 第１インバータ
ＩＮＶ２ 第２インバータ
ＩＮＶ３ 第３インバータ
Ｍ１ デプレッション型ＮＭＯＳトランジスタ
Ｍ２ エンハンスメント型ＮＭＯＳトランジスタ
Ｍ３ トランジスタ
Ｍ４ デプレッション型ＮＭＯＳトランジスタ
Ｍ５ エンハンスメント型ＮＭＯＳトランジスタ
Ｍ６ デプレッション型ＰＭＯＳトランジスタ
Ｍ７ エンハンスメント型ＰＭＯＳトランジスタ
Ｍ８ デプレッション型ＮＭＯＳトランジスタ
Ｍ９ デプレッション型ＰＭＯＳトランジスタ
Ｒ１～Ｒ３ 抵抗
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】