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特許7348208シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスを製造する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-11
(45)【発行日】2023-09-20
(54)【発明の名称】シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスを製造する方法
(51)【国際特許分類】
H10B 41/35 20230101AFI20230912BHJP
H10B 41/49 20230101ALI20230912BHJP
H10B 41/43 20230101ALI20230912BHJP
H01L 21/336 20060101ALI20230912BHJP
H01L 29/788 20060101ALI20230912BHJP
H01L 29/792 20060101ALI20230912BHJP
H01L 21/8234 20060101ALI20230912BHJP
H01L 27/088 20060101ALI20230912BHJP
H01L 29/786 20060101ALI20230912BHJP
【ＦＩ】
H10B41/35
H10B41/49
H10B41/43
H01L29/78 371
H01L27/088 H
H01L27/088 331E
H01L29/78 613B
【請求項の数】
7
(21)【出願番号】P 2020564114
(86)(22)【出願日】2019-04-15
(65)【公表番号】
(43)【公表日】2021-09-02
(86)【国際出願番号】 US2019027559
(87)【国際公開番号】W WO2019221862
(87)【国際公開日】2019-11-21
【審査請求日】2021-12-07
(31)【優先権主張番号】16/057,749
(32)【優先日】2018-08-07
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/671,343
(32)【優先日】2018-05-14
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】キム、ジンホ
(72)【発明者】
【氏名】リウ、シアン
(72)【発明者】
【氏名】ゾウ、フェン
(72)【発明者】
【氏名】ガザビ、パルビス
(72)【発明者】
【氏名】レムケ、スティーブン
(72)【発明者】
【氏名】ドー、ナン
【審査官】宮本 博司
(56)【参考文献】
【文献】国際公開第２０１７／０６５９３８（ＷＯ，Ａ１）
【文献】特表２０１７－５０９１５６（ＪＰ，Ａ）
【文献】特表２０１７－５３２７８２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４１／３５
Ｈ１０Ｂ ４１／４９
Ｈ１０Ｂ ４１／４３
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２９／７８６
(57)【特許請求の範囲】
【請求項1】
半導体デバイスを形成する方法であって、該方法は、バルクシリコンと、前記バルクシリコンの直ぐ上方にある第１の絶縁層と、前記第１の絶縁層の直ぐ上方にあるシリコン層と、を含む基板を提供するステップと、
前記基板の第２のエリア及び前記基板の第３のエリア内に前記第１の絶縁層及び前記シリコン層を維持しながら、前記基板の第１のエリアから前記シリコン層及び前記第１の絶縁層を除去するステップと、
前記基板の前記第１のエリア内の前記バルクシリコンの上方に配設され、前記バルクシリコンから絶縁され、かつ前記基板の前記第２及び第３のエリア内の前記シリコン層の上方に配設され、前記シリコン層から絶縁された第１のポリシリコン層を形成するステップと、
前記基板の前記第１、第２、及び第３のエリア内の前記第１のポリシリコン層の上方に配設され、前記第１のポリシリコン層から絶縁された第２のポリシリコン層を形成するステップと、
前記基板の前記第２及び第３のエリア内に前記第１及び第２のポリシリコン層を維持しながら、前記基板の前記第１のエリア内の前記第１及び第２のポリシリコン層の部分を選択的に除去するために、１つ以上のエッチングを実行するステップであって、前記１つ以上のエッチングは、前記基板の前記第１のエリア内に前記第１及び第２のポリシリコン層の離間された積層構造体の対をもたらす、実行するステップと、
前記積層構造体の対のうちの１つの間に各々配設された前記基板の前記第１のエリア内の前記バルクシリコン内に第１のソース領域を形成するステップと、
前記基板の前記第１のエリア内の前記バルクシリコンの上方に配設され、前記バルクシリコンから絶縁され、かつ前記積層構造体の間に配設された第３のポリシリコン層を形成するステップと、
前記積層構造体及び前記第３のポリシリコン層の上方に、前記基板の前記第１のエリア内に１つ以上の保護層を形成するステップと、
前記基板の前記第１のエリア内へに前記１つ以上の保護層を形成するステップの後に、前記基板の前記第２及び第３のエリアから前記第１及び第２のポリシリコン層を除去するステップと、
前記基板の前記第２及び第３のエリアから前記第１及び第２のポリシリコン層を除去するステップの後に、前記基板の前記第３のエリアから前記シリコン層及び前記第１の絶縁層を除去するステップと、
前記基板の前記第２のエリアから前記第１及び第２のポリシリコン層を除去するステップの後に、前記基板の前記第２のエリア内に第１の論理デバイスを形成するステップであって、前記第１の論理デバイスの各々は、
前記シリコン層の一部分の上方に前記シリコン層の一部分から絶縁された第１の導電性ゲートを含む、形成するステップと、
前記基板の前記第３のエリアから前記シリコン層及び前記第１の絶縁層を除去するステップの後に、前記基板の前記第３のエリア内に第２の論理デバイスを形成するステップであって、前記第２の論理デバイスの各々は、
前記バルクシリコンの一部分の上方に前記バルクシリコンの一部分から絶縁された第２の導電性ゲートを含む、形成するステップと、
前記第１及び第２の論理デバイスを形成するステップの後に、前記基板の前記第１のエリア内の前記１つ以上の保護層を除去するステップと、
前記積層構造体のうちの１つに隣接して各々配設された前記第３のポリシリコン層の複数のブロックを形成するために、前記基板の前記第１のエリア内の前記第３のポリシリコン層の部分をエッチングするステップと、
前記第１の導電性ゲートの各々に隣接して、前記シリコン層内に離間された第２のソース領域（５６）及び第１のドレイン領域（５８）を形成するステップであって、前記第１の導電性ゲートは前記第２のソース領域及び前記第１のドレイン領域の間にある、形成するステップと、
前記第２の導電性ゲートの各々に隣接して、前記バルクシリコン内に離間された第３のソース領域（５６）及び第２のドレイン領域（５８）を形成するステップであって、前記第２の導電性ゲートは、前記第３のソース領域及び前記第２のドレイン領域の間にある、形成するステップと、
前記基板の前記第１のエリア内の前記バルクシリコン内に第３のドレイン領域を形成するステップであって、各第３のドレイン領域は、前記第３のポリシリコン層の前記ブロックのうちの１つに隣接して配設される、形成するステップと、を含む、方法。
【請求項2】
前記第１のソース領域及び前記第３のドレイン領域は、前記第２のソース領域及び前記第１のドレイン領域が前記シリコン層内に延在するより深く前記バルクシリコン内に延在する、請求項１に記載の方法。
【請求項3】
前記第３のソース領域及び前記第２のドレイン領域は、前記第２のソース領域及び前記第１のドレイン領域が前記シリコン層内に延在するより深く前記バルクシリコン内に延在する、請求項２に記載の方法。
【請求項4】
前記第１のソース領域及び前記第３のドレイン領域は、前記シリコン層の厚さより深く前記バルクシリコン内に延在する、請求項２に記載の方法。
【請求項5】
前記第３のソース領域及び前記第２のドレイン領域は、前記シリコン層の厚さより深く前記バルクシリコン内に延在する、請求項２に記載の方法。
【請求項6】
前記第１及び第２の導電性ゲートは、金属材料を含む、請求項１に記載の方法。
【請求項7】
前記第１の導電性ゲートは、高Ｋ絶縁材料によって前記シリコン層から絶縁され、前記第２の導電性ゲートは、高Ｋ絶縁材料によって前記バルクシリコンから絶縁される、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願）
本出願は、２０１８年５月１４日出願の米国仮特許出願第６２／６７１，３４３号及び２０１８年８月７日出願の米国特許出願第１６／０５７，７４９号の利益を主張するものである。
本出願は、２０１８年５月１４日出願の米国仮特許出願第６２／６７１，３４３号及び２０１８年８月７日出願の米国特許出願第１６／０５７，７４９号の利益を主張するものである。
【0002】
（発明の分野）
本発明は、埋め込み不揮発性メモリデバイスに関する。
本発明は、埋め込み不揮発性メモリデバイスに関する。
【背景技術】
【0003】
バルクシリコン半導体基板に形成された不揮発性メモリデバイスは、周知である。例えば、米国特許第６，７４７，３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号は、バルク半導体基板に形成された４つのゲート（浮遊ゲート、制御ゲート、選択ゲート、及び消去ゲート）を備えたメモリセルを開示する。ソース及びドレイン領域は、基板への拡散注入領域として形成され、基板においてそれらの間にチャネル領域を画定する。浮遊ゲートは、チャネル領域の第１の部分の上方に配設され、第１の部分を制御し、選択ゲートは、チャネル領域の第２の部分の上方に配設され、第２の部分を制御し、制御ゲートは、浮遊ゲートの上方に配設され、消去ゲートは、ソース領域の上方に配設される。基板への深い拡散は、ソース及びドレイン領域接合部の形成に使用することができるので、バルク基板は、これらのタイプのメモリデバイスに最適である。
【0004】
シリコンオンインシュレータ（ＳＯＩ）デバイスは、マイクロエレクトロニクスの分野において周知である。ＳＯＩデバイスは、固体のシリコンではなくて、シリコン面の下で基板と埋め込み絶縁層とが積層される（すなわち、シリコン－絶縁体－シリコン）という点において、バルクシリコン基板デバイスと異なる。ＳＯＩデバイスを使用して、シリコン接合部は、シリコン基板に埋め込まれている電気絶縁体の上方に配設された薄いシリコン層に形成される。絶縁体は、典型的には二酸化シリコン（酸化物）である。この基板構成は、寄生デバイス容量を低減して、性能を改善させる。ＳＯＩ基板は、ＳＩＭＯＸ（酸素イオンビーム注入を用いた酸素注入による分離、米国特許第５，８８８，２９７号及び同第５，０６１，６４２号を参照されたい）、ウェハ接合（酸化シリコンを第２の基板と接合し、第２の基板の大部分を除去、米国特許第４，７７１，０１６号を参照されたい）、又はシーディング（絶縁体に直接成長したシリコンの最上層、米国特許第５，４１７，１８０号を参照されたい）によって製造することができる。
【0005】
最後に、不揮発性メモリデバイス（すなわち、典型的には埋め込みメモリデバイスと呼ばれる）と同じ基板に高電圧、入力／出力、及び／又はアナログデバイスなどのコア論理デバイスを形成することが知られている。ここにおいて、コア論理デバイスがＳＯＩ構成を有する第１の基板エリア内に形成され、メモリデバイスがバルクシリコン構成を有する第２の基板エリア内に形成される。例えば、９，４３１，４０７を参照されたい。しかしながら、特定のゲート構造の進歩は、メモリセルを形成する特定の処理工程が論理デバイスの形成に悪影響を及ぼし、逆もまた同様であるため、そのような複合構造を作製する従来の方法と不適合である。
【発明の概要】
【0006】
上述した問題及び必要性は、半導体デバイスを形成する方法によって対処され、この方法は、
バルクシリコンと、バルクシリコンの直ぐ上方にある第１の絶縁層と、第１の絶縁層の直ぐ上方にあるシリコン層と、を含む、基板を提供するステップと、
基板の第２のエリア内に第１の絶縁層及びシリコン層を維持しながら、基板の第１のエリアからシリコン層及び第１の絶縁層を除去するステップと、
基板の第１のエリア内のバルクシリコンの上方に配設され、バルクシリコンから絶縁され、かつ基板の第２のエリア内のシリコン層の上方に配設され、シリコン層から絶縁された第１のポリシリコン層を形成するステップと、
基板の第１及び第２のエリア内の第１のポリシリコン層の上方に配設され、第１のポリシリコン層から絶縁された第２のポリシリコン層を形成するステップと、
基板の第２のエリア内に第１及び第２のポリシリコン層を維持しながら、基板の第１のエリア内の第１及び第２のポリシリコン層の部分を選択的に除去するために、１つ以上のエッチングを実行するステップであって、１つ以上のエッチングが、基板の第１のエリア内に第１及び第２のポリシリコン層の離間された積層構造体の対をもたらす、実行するステップと、
積層構造体の対のうちの１つの間に各々配設された基板の第１のエリア内のバルクシリコン内に第１のソース領域を形成するステップと、
基板の第１のエリア内のバルクシリコンの上方に配設され、バルクシリコンから絶縁され、かつ積層構造体の間に配設された第３のポリシリコン層を形成するステップと、
積層構造体及び第３のポリシリコン層の上方の基板の第１のエリア内に１つ以上の保護層を形成するステップと、
基板の第１のエリア内への１つ以上の保護層の形成の後に、基板の第２のエリアから第１及び第２のポリシリコン層を除去するステップと、
基板の第２のエリアからの第１及び第２のポリシリコン層の除去の後に、基板の第２のエリア内に論理デバイスを形成するステップであって、論理デバイスの各々の形成が、
シリコン層内に離間された第２のソース領域及び第１のドレイン領域を形成することと、
第２のソース領域と第１のドレイン領域との間にあるシリコン層の一部分の上方にシリコン層の一部分から絶縁された導電性ゲートを形成することと、を含む、形成するステップと、
論理デバイスを形成するステップの後に、基板の第１のエリア内の１つ以上の保護層を除去するステップと、
積層構造体のうちの１つに隣接して各々配設された第３のポリシリコン層の複数のブロックを形成するために、基板の第１のエリア内の第３のポリシリコン層の部分をエッチングするステップと、
基板の第１のエリア内のバルクシリコン内に第２のドレイン領域を形成するステップであって、各第２のドレイン領域は、第３のポリシリコン層のブロックのうちの１つに隣接して配設される、形成するステップと、を含む。
バルクシリコンと、バルクシリコンの直ぐ上方にある第１の絶縁層と、第１の絶縁層の直ぐ上方にあるシリコン層と、を含む、基板を提供するステップと、
基板の第２のエリア内に第１の絶縁層及びシリコン層を維持しながら、基板の第１のエリアからシリコン層及び第１の絶縁層を除去するステップと、
基板の第１のエリア内のバルクシリコンの上方に配設され、バルクシリコンから絶縁され、かつ基板の第２のエリア内のシリコン層の上方に配設され、シリコン層から絶縁された第１のポリシリコン層を形成するステップと、
基板の第１及び第２のエリア内の第１のポリシリコン層の上方に配設され、第１のポリシリコン層から絶縁された第２のポリシリコン層を形成するステップと、
基板の第２のエリア内に第１及び第２のポリシリコン層を維持しながら、基板の第１のエリア内の第１及び第２のポリシリコン層の部分を選択的に除去するために、１つ以上のエッチングを実行するステップであって、１つ以上のエッチングが、基板の第１のエリア内に第１及び第２のポリシリコン層の離間された積層構造体の対をもたらす、実行するステップと、
積層構造体の対のうちの１つの間に各々配設された基板の第１のエリア内のバルクシリコン内に第１のソース領域を形成するステップと、
基板の第１のエリア内のバルクシリコンの上方に配設され、バルクシリコンから絶縁され、かつ積層構造体の間に配設された第３のポリシリコン層を形成するステップと、
積層構造体及び第３のポリシリコン層の上方の基板の第１のエリア内に１つ以上の保護層を形成するステップと、
基板の第１のエリア内への１つ以上の保護層の形成の後に、基板の第２のエリアから第１及び第２のポリシリコン層を除去するステップと、
基板の第２のエリアからの第１及び第２のポリシリコン層の除去の後に、基板の第２のエリア内に論理デバイスを形成するステップであって、論理デバイスの各々の形成が、
シリコン層内に離間された第２のソース領域及び第１のドレイン領域を形成することと、
第２のソース領域と第１のドレイン領域との間にあるシリコン層の一部分の上方にシリコン層の一部分から絶縁された導電性ゲートを形成することと、を含む、形成するステップと、
論理デバイスを形成するステップの後に、基板の第１のエリア内の１つ以上の保護層を除去するステップと、
積層構造体のうちの１つに隣接して各々配設された第３のポリシリコン層の複数のブロックを形成するために、基板の第１のエリア内の第３のポリシリコン層の部分をエッチングするステップと、
基板の第１のエリア内のバルクシリコン内に第２のドレイン領域を形成するステップであって、各第２のドレイン領域は、第３のポリシリコン層のブロックのうちの１つに隣接して配設される、形成するステップと、を含む。
【0007】
半導体デバイスを形成する方法は、
バルクシリコンと、バルクシリコンの直ぐ上方にある第１の絶縁層と、第１の絶縁層の直ぐ上方にあるシリコン層と、を含む、基板を提供するステップと、
基板の第２のエリア及び基板の第３のエリア内に第１の絶縁層及びシリコン層を維持しながら、基板の第１のエリアからシリコン層及び第１の絶縁層を除去するステップと、
基板の第１のエリア内のバルクシリコンの上方に配設され、バルクシリコンから絶縁され、かつ基板の第２及び第３のエリア内のシリコン層の上方に配設され、シリコン層から絶縁された第１のポリシリコン層を形成するステップと、
基板の第１、第２、及び第３のエリア内の第１のポリシリコン層の上方に配設され、第１のポリシリコン層から絶縁された第２のポリシリコン層を形成するステップと、
基板の第２及び第３のエリア内に第１及び第２のポリシリコン層を維持しながら、基板の第１のエリア内の第１及び第２のポリシリコン層の部分を選択的に除去するために、１つ以上のエッチングを実行するステップであって、１つ以上のエッチングは、基板の第１のエリア内に第１及び第２のポリシリコン層の離間された積層構造体の対をもたらす、実行するステップと、
積層構造体の対のうちの１つの間に各々配設された基板の第１のエリア内のバルクシリコン内に第１のソース領域を形成するステップと、
基板の第１のエリア内のバルクシリコンの上方に配設され、バルクシリコンから絶縁され、かつ積層構造体の間に配設された第３のポリシリコン層を形成するステップと、
積層構造体及び第３のポリシリコン層の上方の基板の第１のエリア内に１つ以上の保護層を形成するステップと、
基板の第１のエリア内に１つ以上の保護層を形成するステップの後に、基板の第２及び第３のエリアから第１及び第２のポリシリコン層を除去するステップと、
基板の第２及び第３のエリアからの第１及び第２のポリシリコン層の除去の後に、基板の第３のエリアからシリコン層及び第１の絶縁層を除去するステップと、
基板の第２のエリアから第１及び第２のポリシリコン層を除去するステップの後に、基板の第２のエリア内に第１の論理デバイスを形成するステップであって、第１の論理デバイスの各々を形成するステップは、
シリコン層内に離間された第２のソース領域及び第１のドレイン領域を形成することと、
第２のソース領域と第１のドレイン領域との間にあるシリコン層の一部分の上方にシリコン層の一部分から絶縁された第１の導電性ゲートを形成することと、を含む、形成するステップと、
基板の第３のエリアからのシリコン層及び第１の絶縁層を除去するステップの後に、基板の第３のエリア内に第２の論理デバイスを形成するステップであって、第２の論理デバイスの各々の形成が、
基板の第３のエリアのバルクシリコン内に離間された第３のソース領域及び第２のドレイン領域を形成することと、
第３のソース領域と第２のドレイン領域との間にあるバルクシリコンの一部分の上方にバルクシリコンの一部分から絶縁された第２の導電性ゲートを形成することと、を含む、形成するステップと、
第１及び第２の論理デバイスを形成するステップの後に、基板の第１のエリア内の１つ以上の保護層を除去するステップと、
積層構造体のうちの１つに隣接して各々配設された第３のポリシリコン層の複数のブロックを形成するために、基板の第１のエリア内の第３のポリシリコン層の部分をエッチングするステップと、
基板の第１のエリア内のバルクシリコン内に第３のドレイン領域を形成するステップであって、各第３のドレイン領域は、第３のポリシリコン層のブロックのうちの１つに隣接して配設される、形成するステップと、を含む。
バルクシリコンと、バルクシリコンの直ぐ上方にある第１の絶縁層と、第１の絶縁層の直ぐ上方にあるシリコン層と、を含む、基板を提供するステップと、
基板の第２のエリア及び基板の第３のエリア内に第１の絶縁層及びシリコン層を維持しながら、基板の第１のエリアからシリコン層及び第１の絶縁層を除去するステップと、
基板の第１のエリア内のバルクシリコンの上方に配設され、バルクシリコンから絶縁され、かつ基板の第２及び第３のエリア内のシリコン層の上方に配設され、シリコン層から絶縁された第１のポリシリコン層を形成するステップと、
基板の第１、第２、及び第３のエリア内の第１のポリシリコン層の上方に配設され、第１のポリシリコン層から絶縁された第２のポリシリコン層を形成するステップと、
基板の第２及び第３のエリア内に第１及び第２のポリシリコン層を維持しながら、基板の第１のエリア内の第１及び第２のポリシリコン層の部分を選択的に除去するために、１つ以上のエッチングを実行するステップであって、１つ以上のエッチングは、基板の第１のエリア内に第１及び第２のポリシリコン層の離間された積層構造体の対をもたらす、実行するステップと、
積層構造体の対のうちの１つの間に各々配設された基板の第１のエリア内のバルクシリコン内に第１のソース領域を形成するステップと、
基板の第１のエリア内のバルクシリコンの上方に配設され、バルクシリコンから絶縁され、かつ積層構造体の間に配設された第３のポリシリコン層を形成するステップと、
積層構造体及び第３のポリシリコン層の上方の基板の第１のエリア内に１つ以上の保護層を形成するステップと、
基板の第１のエリア内に１つ以上の保護層を形成するステップの後に、基板の第２及び第３のエリアから第１及び第２のポリシリコン層を除去するステップと、
基板の第２及び第３のエリアからの第１及び第２のポリシリコン層の除去の後に、基板の第３のエリアからシリコン層及び第１の絶縁層を除去するステップと、
基板の第２のエリアから第１及び第２のポリシリコン層を除去するステップの後に、基板の第２のエリア内に第１の論理デバイスを形成するステップであって、第１の論理デバイスの各々を形成するステップは、
シリコン層内に離間された第２のソース領域及び第１のドレイン領域を形成することと、
第２のソース領域と第１のドレイン領域との間にあるシリコン層の一部分の上方にシリコン層の一部分から絶縁された第１の導電性ゲートを形成することと、を含む、形成するステップと、
基板の第３のエリアからのシリコン層及び第１の絶縁層を除去するステップの後に、基板の第３のエリア内に第２の論理デバイスを形成するステップであって、第２の論理デバイスの各々の形成が、
基板の第３のエリアのバルクシリコン内に離間された第３のソース領域及び第２のドレイン領域を形成することと、
第３のソース領域と第２のドレイン領域との間にあるバルクシリコンの一部分の上方にバルクシリコンの一部分から絶縁された第２の導電性ゲートを形成することと、を含む、形成するステップと、
第１及び第２の論理デバイスを形成するステップの後に、基板の第１のエリア内の１つ以上の保護層を除去するステップと、
積層構造体のうちの１つに隣接して各々配設された第３のポリシリコン層の複数のブロックを形成するために、基板の第１のエリア内の第３のポリシリコン層の部分をエッチングするステップと、
基板の第１のエリア内のバルクシリコン内に第３のドレイン領域を形成するステップであって、各第３のドレイン領域は、第３のポリシリコン層のブロックのうちの１つに隣接して配設される、形成するステップと、を含む。
【0008】
半導体デバイスは、
基板であって、
バルクシリコンの第１のエリアと、
バルクシリコンの直ぐ上方にある第１の絶縁層と、第１の絶縁層の直ぐ上方にあるシリコン層と、を有する、第２のエリアと、
バルクシリコンの第３のエリアと、を有し、
基板の第１及び第３のエリアは、絶縁材料の上方に配設されたいずれのシリコン層も欠いている、基板と、
第１のエリア内に形成されたメモリセルであって、メモリセルの各々は、
バルクシリコン内に形成され、その間に延在するバルクシリコンの第１のチャネル領域を画定する、離間した第１のソース領域及び第１のドレイン領域と、
第１のチャネル領域の第１の部分の上方に配設され、第１のチャネル領域の第１の部分から絶縁された浮遊ゲートと、
第１のチャネル領域の第２の部分の上方に配設され、第１のチャネル領域の第２の部分から絶縁された選択ゲートと、
浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートと、
第１のソース領域の上方に配設され、第１のソース領域から絶縁された消去ゲートと、を含む、メモリセルと、
第２のエリア内に形成された第１の論理デバイスであって、第１の論理デバイスの各々は、
シリコン層内に形成され、その間に延在するシリコン層の第２のチャネル領域を画定する、離間した第２のソース領域及び第２のドレイン領域と、
第２のチャネル領域の上方に配設され、第２のチャネル領域から絶縁された第１の導電性ゲートと、を含む、第１の論理デバイスと、
第３のエリア内に形成された第２の論理デバイスであって、第２の論理デバイスの各々は、
バルクシリコン内に形成され、その間に延在するバルクシリコンの第３のチャネル領域を画定する、離間した第３のソース領域及び第３のドレイン領域と、
第３のチャネル領域の上方に配設され、第３のチャネル領域から絶縁された第２の導電性ゲートと、を含む、第２の論理デバイスと、を含む。
基板であって、
バルクシリコンの第１のエリアと、
バルクシリコンの直ぐ上方にある第１の絶縁層と、第１の絶縁層の直ぐ上方にあるシリコン層と、を有する、第２のエリアと、
バルクシリコンの第３のエリアと、を有し、
基板の第１及び第３のエリアは、絶縁材料の上方に配設されたいずれのシリコン層も欠いている、基板と、
第１のエリア内に形成されたメモリセルであって、メモリセルの各々は、
バルクシリコン内に形成され、その間に延在するバルクシリコンの第１のチャネル領域を画定する、離間した第１のソース領域及び第１のドレイン領域と、
第１のチャネル領域の第１の部分の上方に配設され、第１のチャネル領域の第１の部分から絶縁された浮遊ゲートと、
第１のチャネル領域の第２の部分の上方に配設され、第１のチャネル領域の第２の部分から絶縁された選択ゲートと、
浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートと、
第１のソース領域の上方に配設され、第１のソース領域から絶縁された消去ゲートと、を含む、メモリセルと、
第２のエリア内に形成された第１の論理デバイスであって、第１の論理デバイスの各々は、
シリコン層内に形成され、その間に延在するシリコン層の第２のチャネル領域を画定する、離間した第２のソース領域及び第２のドレイン領域と、
第２のチャネル領域の上方に配設され、第２のチャネル領域から絶縁された第１の導電性ゲートと、を含む、第１の論理デバイスと、
第３のエリア内に形成された第２の論理デバイスであって、第２の論理デバイスの各々は、
バルクシリコン内に形成され、その間に延在するバルクシリコンの第３のチャネル領域を画定する、離間した第３のソース領域及び第３のドレイン領域と、
第３のチャネル領域の上方に配設され、第３のチャネル領域から絶縁された第２の導電性ゲートと、を含む、第２の論理デバイスと、を含む。
【0009】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付図面を精読することによって明らかになるであろう。
【0010】
【0011】
【0012】
【0013】
【図面の簡単な説明】
【0014】
【図1】メモリデバイスを形成する際に使用されるＳＯＩ基板を示す断面図である。
【図2A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図2B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図2C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図2D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図3A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図3B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図3C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図3D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図4A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図4B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図4C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図4D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図5A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図5B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図5C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図5D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図6A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図6B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図6C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図6D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図7A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図7B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図7C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図7D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図8A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図8B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図8C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図8D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図9A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図9B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図9C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図9D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図10A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図10B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図10C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図10D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図11A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図11B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図11C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図11D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図12A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図12B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図12C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図12D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図13A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図13B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図13C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図13D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図14A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図14B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図14C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図14D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図15A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図15B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図15C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図15D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【図16A】メモリデバイスを形成する工程を示すメモリエリア（ＣＧ方向における）の断面図である。
【図16B】メモリデバイスを形成する工程を示すメモリエリア（ＢＬ方向における）の断面図である。
【図16C】メモリデバイスを形成する工程を示す第１の論理エリアの断面図である。
【図16D】メモリデバイスを形成する工程を示す第２の論理エリアの断面図である。
【発明を実施するための形態】
【0015】
本発明は、ＳＯＩ基板にコア論理デバイスと共に形成される不揮発性メモリセルを備えた埋め込みメモリデバイスを形成する改善された方法である。埋め込み絶縁体は、不揮発性メモリが形成されるＳＯＩ基板のメモリエリアから除去され、第２の論理エリアから除去されるが、ＳＯＩ基板の第１の論理エリア内に維持される。メモリセルは、論理エリアに悪影響を及ぼすことなくメモリエリア内に形成され、論理デバイスは、メモリエリア内の以前に形成された構造体に悪影響を及ぼすことなく、論理エリア内に形成される。
【0016】
ＳＯＩ基板に埋め込みメモリデバイスを形成するプロセスは、図１に例示されるように、ＳＯＩ基板１０を提供することによって開始する。ＳＯＩ基板は、バルクシリコン１０ａ、シリコン１０ａの上方の絶縁材の層１０ｂ（例えば、酸化物）、及び絶縁体層１０ｂの上方のシリコンの薄層１０ｃの３つの部分を含む。ＳＯＩ基板の形成は、上で説明されるように当該技術分野において、及び上で特定される米国特許において周知であり、したがって本明細書では更には説明しない。
【0017】
二酸化シリコン（酸化物）層１２は、シリコン層１０ｃに形成される。窒化ケイ素（窒化物）層１４は、酸化物層１２に形成される。結果として得られた構造体を図２Ａ～図２Ｄに示す。図２Ａは、制御ゲート（ＣＧ）方向（制御ゲート線が延在する方向）のメモリエリア（メモリセルが形成されている）の断面図である。図２Ｂは、ビット線ＢＬ方向（ビット線が延在する方向）のメモリエリアの断面図である。図２Ｃ及び図２Ｄは、（論理デバイスが形成されている）第１及び第２の論理エリアの断面図である。
【0018】
窒化物層１４にフォトレジスト材料を形成することと、続いて、光マスクを使用して、フォトレジスト材料に光を選択的に照射することと、続いて、下層材料（この場合、窒化物層１４）の部分を露出させるためにフォトレジスト材料の部分を選択的に除去することと、を含むフォトリソグラフィーマスキングプロセスが行われる。１つ以上のエッチングプロセスが実行されて、窒化物層１４及び酸化物層１２を通って、シリコン層１０ｃを通って、絶縁層１０ｂを通って、バルクシリコン１０ａ内にトレンチ１８が形成される。結果として得られた構造体は、図３Ａ～図３Ｄ（フォトレジスト除去後）に示されている。
【0019】
トレンチ１８は、酸化物堆積及び化学機械研磨（ＣＭＰ）によって酸化物１９（ＳＴＩ酸化物）で充填される。次に、窒化物エッチングを使用して、窒化物層１４を除去する。ＯＮＯ（酸化物－窒化物－酸化物）層２０は、論理エリア内の酸化物層１２に形成される。論理エリアはフォトレジストで覆われ、酸化物／窒化物／シリコンエッチングが実行されて、メモリエリアからＯＮＯ層２０、酸化物層１２、シリコン層１０ｃ及び酸化物層１０ｂを除去し、バルクシリコン１０ａを露出させる。バルクシリコン１０ａに酸化物層２２（ＦＧゲート酸化物）が形成される。フォトレジスト除去後、ポリシリコン堆積、注入、アニール、及びＣＭＰを実行して、図４Ａ～図４Ｄに示されるように、メモリエリア内の酸化物層２２及び論理エリア内のＯＮＯ層２０にポリ層２４（ＦＧポリ）が形成される。ポリ層２４はＳＴＩ酸化物１９の後に形成されるものとして開示及び示されているが、代わりに、ポリ層２４が最初に形成され、次いでトレンチ１８が、ポリ層２４を通って形成され、ＳＴＩ酸化物１９で充填され得ることに留意されたい。
【0020】
ＯＮＯ層２６は、ポリ層２４に形成される。ポリ層２８は、ポリシリコン堆積、注入、及びアニールによってＯＮＯ層２６に形成される。絶縁層３０は、ポリ層２８に形成される。フォトレジストを用いて構造体を覆い、フォトレジストの部分を選択的に除去して、メモリエリア内の層３０の部分のみを露出させる、マスキングプロセスが実行される。エッチングを使用して、層３０の露出部分を除去して、メモリエリア内のポリ層２８の部分のみを露出させる。フォトレジストの除去後、メモリエリア内のポリ層２８及びＯＮＯ層２６の露出部分のみを除去し、絶縁体３０、ポリ２８及び絶縁体２６の離間した一対の積層構造体Ｓ１及びＳ２を残すように、１つ以上のエッチングが実行される。ポリ層２４の上面も同様に、上面の部分が積層体Ｓ１及びＳ２に近づくにつれて上向きに傾斜したままになるようにエッチングされる。層３０、ポリ層２８及びＯＮＯ層２６は、論理エリア内で状態を損なわれていない。結果として得られた構造体を図５Ａ～図５Ｄに示す。
【0021】
窒化物堆積及びエッチングを使用して、メモリエリア内の積層体Ｓ１及びＳ２の側面に沿ってスペーサ３２を形成する。図６Ａ～図６Ｄに示すように、酸化物堆積及びエッチングを使用して、窒化物スペーサ３２の側面に沿ってスペーサ３４を形成する。フォトレジストは、一対の積層体Ｓ１及びＳ２の各々の間のエリアの上方（本明細書では内側積層体エリアと称される）並びに論理エリアの上方に形成されるが、一対の積層体Ｓ１及びＳ２の各々の外側のエリア（すなわち、本明細書では外側積層体領域と称される、積層体Ｓ１／Ｓ２の各対の間のエリア）を露出したままにする。酸化物エッチングを使用して、外側積層体エリア内の酸化物スペーサ３４を除去する。結果として得られた構造体は、図７Ａ～図７Ｄ（フォトレジスト除去後）に示されている。図６Ａ～図６Ｄ及び図７Ａ～図７Ｄに示される処理工程は、選択的である。
【0022】
各離間した積層構造体Ｓ１／Ｓ２が同様にポリ２４を含むように、ポリエッチングを実行して、ポリ層２４の露出部分を除去する。酸化物スペーサ３６は、図８Ａ～図８Ｄに示されるように、酸化物堆積、及び酸化物異方性エッチングによってポリ層２４の露出端に形成される。構造体は、内側積層体エリアを除いてフォトレジストＰＲで覆われている。注入処理を実行して、図９Ａ～図９Ｄに示すように、積層体Ｓ１と積層体Ｓ２との間の基板にソース領域３８を形成する。ウェットエッチングを使用して、内側積層体エリア内の酸化物スペーサ３６を除去する。フォトレジストの除去後、酸化物形成によって、内部積層体エリア内のポリ層２４の露出部分にトンネル酸化物４０が形成される。マスキング工程を使用して、内側積層体エリアをフォトレジストで覆い、酸化物エッチングを使用して、外側積層エリア内の露出した酸化物を除去する。結果として得られた構造体は、図１０Ａ～図１０Ｄ（フォトレジスト除去後）に示されている。
【0023】
酸化物層（ＷＬ酸化物）４２は、外側積層体エリア内の露出した基板表面部分に形成される。ポリ層４４を、ポリシリコン堆積によって構造体の上方に形成する。ポリＣＭＰ及び／又はポリエッチングバックプロセスを使用して、図１１Ａ～図１１Ｄに示すように、ポリ層４４の上面を積層体Ｓ１及びＳ２の上部の下方に平坦化及び陥凹し、論理エリアからポリ層を除去する。これにより、メモリセル形成の大部分が完成する。
【0024】
１つ以上の層が、酸化物４６及び／又は窒化物４８などの構造体の上方に形成される。フォトレジストＰＲは、メモリエリア内に形成されるが、論理エリアには形成されない（すなわち、フォトレジストは論理エリアから除去される）。次いで、一連のエッチングを実行して、図１２Ａ～図１２Ｄに示されるように、論理エリア内の酸化物層１２上方の全ての材料層を除去する。マスキング工程が実行されて、フォトレジストＰＲ（図１２Ｃ）で第１の論理エリアを被覆するが、第２の論理エリア（図１２Ｄ）は被覆されない。１つ以上のエッチングが実行されて、酸化物層１２、シリコン層１０ｃ、及び酸化物層１０ｂを第２の論理エリアから除去し、バルクシリコン１０ａを露出させる。結果として得られた構造体を図１３Ａ～図１３Ｄに示す。フォトレジストの除去後、論理エリアの異なる部分に対して一連の注入を実行することができる。次に、酸化物エッチングを使用して、第１の論理エリアから酸化物層１２を除去し、シリコン層１０ｃを露出させる。次に、ＨＫＭＧ論理プロセスを使用して、高ｋ絶縁層の上方に金属ゲートを形成する。具体的には、このプロセスは、構造体の上方に高Ｋ絶縁体材料５０の層を形成することを含む。高Ｋ絶縁体材料は、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、Ｔａ2Ｏ5などの酸化物、又は他の適切な材料などの誘電率Ｋを有する絶縁体材料である。例えば、アルミニウム、Ｔｉ、ＴｉＡｌＮ、ＴａＳｉＮなどの金属材料の層が、高Ｋ材料層５０の上方に形成される。マスキング工程が実行されて、図１４Ａ～図１４Ｄに示すように、金属層の部分をフォトレジストで選択的に覆い、それにより、金属材料及び高Ｋ絶縁体の露出部分が、１つ以上のエッチングによって除去され、金属材料のブロック５２が、第１及び第２の論理エリア内の高Ｋ絶縁体材料５０の薄いブロック（ストリップ）に残され、そのような材料はメモリエリア内には残されない。これにより、論理デバイス形成の大部分が完成する。
【0025】
図１５Ａ～図１５Ｄ（フォトレジスト除去後）に示すように、マスキング工程を使用して、フォトレジストで論理エリアを覆い、窒化物及び酸化物エッチングを使用して、メモリエリア内の窒化物層４８及び酸化物層４６を除去し、ポリ層４４を露出させる。マスキング工程を使用して、隣接する一対の積層体Ｓ１と積層体Ｓ２（外側積層体エリア）との間の構造体の部分を除く、論理エリア及びメモリエリアを覆う。次いで、ポリエッチングを使用して、ポリ層４４の露出された部分を除去し、外側積層体エリア内にポリブロック４４ａを残す。図１６Ａ～図１６Ｄ（フォトレジスト除去後）に示されるように、１つ以上の注入プロセスを実行して、メモリエリア内のポリブロック４４ａに隣接するバルク基板１０内にドレイン領域５４が形成され、又はバルク基板１０ａ若しくは論理エリア内の金属ブロック５２に隣接するシリコン層１０ｃ内にソース領域５６及びドレイン領域５８が形成される。
【0026】
図１６Ａ及び図１６Ｂに示される最終メモリセル構造体は、各々が２つのドレイン領域５４から離間したソース領域３８を共有し、その間に延在するバルクシリコン１０ａ内のチャネル領域６０を有する、メモリセルの対を含む。各メモリセルは、チャネル領域６０の導電性を制御するためにチャネル領域６０の第１の部分の上方に配設され、チャネル領域６０の第１の部分から絶縁された浮遊ゲート２４ａと、チャネル領域６０の導電性を制御するためにチャネル領域６０の第２の部分の上方に配設され、チャネル領域６０の第２の部分から絶縁された選択ゲート４４ａと、浮遊ゲート２４ａの上方に配設され、浮遊ゲート２４ａから絶縁された制御ゲート２８ａと、ソース領域３８の上方に配設され、ソース領域３８から絶縁された消去ゲート４４ｂ（メモリセルの対によって共有される）と、を含む。メモリセルの対は、列方向（ＢＬ方向）に延在し、メモリセルの列は、隣接する列の間に絶縁体１９を伴って形成される。制御ゲートの行は、メモリセルの行全体にわたって制御ゲートを相互に接続する、連続制御ゲート線として形成される。選択ゲートの行は、メモリセルの行全体にわたって選択ゲートを相互に接続する、連続選択ゲート線として形成される。消去ゲートの行は、メモリセルの対の行全体にわたって消去ゲートを相互に接続する、連続消去ゲート線として形成される。
【0027】
第１の論理デバイスを図１６Ｃ及び図１６Ｄに示す。図１６Ｃの第１の論理エリアにおいて、各論理デバイスは、シリコン層１０ｃ内の離間されたソース領域５６及びドレイン領域５８と、それらの間に延在するシリコン層１０ｃのチャネル領域６２と、チャネル領域６２の導電性を制御するためにチャネル領域６２の上方に配設され、チャネル領域６２から絶縁された金属ゲート５２と、を含む。図１６Ｄの第２の論理エリアにおいて、各論理デバイスは、バルクシリコン基板１０ａ内に離間されたソース領域５６及びドレイン領域５８と、チャネル領域６２の導電性を制御するためにチャネル領域６２の上方に配設され、チャネル領域６２から絶縁された金属ゲート５２と、を含む。
【0028】
同じ基板にメモリセル及び論理デバイスを形成する上で説明される方法には、多くの利点がある。第１に、バルクシリコンに形成されたメモリセル、バルクシリコンに形成された論理デバイス、及びバルクシリコン上方の絶縁体上方の薄いシリコン層に形成された論理デバイスは全て、同じ基板に一緒に形成される。第２に、論理デバイスが論理エリア内に形成される前に、メモリセル積層体及びソース領域を含む選択ゲートポリがメモリエリア内に形成される。また、メモリエリア内にゲート積層体Ｓ１／Ｓ２を形成するために使用される様々な酸化物、窒化物、及びポリ層は、同様に論理エリア内に形成される。メモリセル積層体（及び選択ゲートポリ）が形成された後にのみ、１つ以上の保護層（例えば、酸化物４６及び／又は窒化物４８）によって保護されたメモリエリアは、論理エリアから除去されたメモリセル積層体を形成するために使用される酸化物、窒化物、及びポリ層である。それらが除去される前に、これらの層は、論理エリア、並びにバルクシリコン及びシリコンの薄層を、特に、基板の論理エリアに悪影響を及ぼし得るメモリセルを形成するために使用される処理工程から保護する。第３に、メモリエリア内にメモリ積層体Ｓ１／Ｓ２を形成するために使用される酸化物、窒化物、及びポリ層の論理エリア内の包含は、実質的に同じ高さの全てのエリアで構造体を維持することにより、メモリセルの形成をより容易にする（例えば、等しい高さのトポロジーは、メモリエリア内のより正確なＣＭＰを提供する）。第４に、論理デバイスの形成中、メモリエリアは酸化物層４６及び／又は窒化物層４８によって保護され、その結果、メモリセル積層体は、論理デバイスのための金属ゲートの形成を含む、論理デバイスを形成するために使用される処理工程によって悪影響を受けない。第５に、上で説明される形成プロセスは、メモリセルのソース領域及びドレイン領域３８／５４、並びに第２の論理エリア内の論理デバイスのソース領域５６及びドレイン領域５８を、第１の論理エリア内のシリコン層１０ｃ内のソース領域及びドレイン領域５６／５８よりもバルクシリコン１０ａ内に深く延在させることを可能にする。第６に、このプロセスはまた、消去及び選択ゲート４４ｂ／４４ａをメモリエリア内に形成するための同じポリシリコン堆積プロセスを可能にする。第７に、論理デバイスゲートは、より良好な導電性のために高Ｋ絶縁体及び金属から形成されており、一方で、メモリセルゲートは、より良好な性能及び制御のためにポリシリコンで形成されている。第８に、論理デバイスのうちのいくつかは、ＳＯＩ（すなわち、第１の論理エリア）に形成されており、一方で、他の論理デバイス（すなわち、第２の論理エリア）及びメモリセルは、それらの使用（高電圧対低電圧動作など）に応じて様々な性能の論理デバイスを提供する、バルクシリコンに形成されている。
【0029】
本発明は、上で説明され、本明細書において図示した実施形態（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上で説明した材料、プロセス、及び数値の例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法の工程は、例示又は特許請求した正確な順序で実施される必要はなく、むしろ特許請求の範囲に別段の定めがない限り、任意の順序で本発明のメモリセルエリア及び論理エリアの適切な形成が可能である。特定の用途では、第２の論理エリア及びその論理デバイスを省略することができる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【0030】
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配置される）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、及びその要素を基板に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図9C】
【図9D】
【図10A】
【図10B】
【図10C】
【図10D】
【図11A】
【図11B】
【図11C】
【図11D】
【図12A】
【図12B】
【図12C】
【図12D】
【図13A】
【図13B】
【図13C】
【図13D】
【図14A】
【図14B】
【図14C】
【図14D】
【図15A】
【図15B】
【図15C】
【図15D】
【図16A】
【図16B】
【図16C】
【図16D】