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特許7348842GaNスペーサ厚の均一性改善のために選択及び非選択エッチング層を用いたエンハンスメントモードGaNトランジスタ
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-12
(45)【発行日】2023-09-21
(54)【発明の名称】GaNスペーサ厚の均一性改善のために選択及び非選択エッチング層を用いたエンハンスメントモードGaNトランジスタ
(51)【国際特許分類】
   H01L 21/337 20060101AFI20230913BHJP
   H01L 29/808 20060101ALI20230913BHJP
   H01L 21/338 20060101ALI20230913BHJP
   H01L 29/778 20060101ALI20230913BHJP
   H01L 29/812 20060101ALI20230913BHJP
【FI】
H01L29/80 C
H01L29/80 H
【請求項の数】 8
(21)【出願番号】P 2019566791
(86)(22)【出願日】2018-06-13
(65)【公表番号】
(43)【公表日】2020-08-06
(86)【国際出願番号】 US2018037250
(87)【国際公開番号】W WO2018231928
(87)【国際公開日】2018-12-20
【審査請求日】2021-06-10
(31)【優先権主張番号】62/520,262
(32)【優先日】2017-06-15
(33)【優先権主張国・地域又は機関】US
【前置審査】
(73)【特許権者】
【識別番号】511243668
【氏名又は名称】エフィシエント パワー コンヴァーション コーポレーション
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100091214
【弁理士】
【氏名又は名称】大貫 進介
(72)【発明者】
【氏名】カオ,ジャンジュン
(72)【発明者】
【氏名】ビーチ,ロバート
(72)【発明者】
【氏名】ザオ,グアンギュアン
(72)【発明者】
【氏名】サリパリ,ヨガ
(72)【発明者】
【氏名】タン,ヂーカイ
【審査官】恩田 和彦
(56)【参考文献】
【文献】国際公開第2014/188715(WO,A1)
【文献】特開2010-258313(JP,A)
【文献】特開2016-213389(JP,A)
【文献】特表2012-523700(JP,A)
【文献】特開2013-247297(JP,A)
【文献】特開2003-229412(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/337
H01L 21/338
H01L 29/778
H01L 29/812
(57)【特許請求の範囲】
【請求項1】
トランジスタゲートを取り囲む領域内に均一なスペーサ層を有するトランジスタを形成する方法であって、
以下によってトランジスタゲート構造を用意し、すなわち、
リア層の上に、III-V族材料を有するスペーサ層を形成し
前記スペーサ層の上に、p型III-V族材料を有する第1の層を形成し
型III-V族材料を有する前記第1の層の上に、p型Al含有III-V族材料を有するエッチングストップ層を形成し
前記エッチングストップ層の上に、p型又は補償III-V族材料を有する第2の層を形成しp型又は補償III-V族材料を有する該第2の層は、p型III-V族材料を有する前記第1の層よりも厚い、
ことによってトランジスタゲート構造を用意し
p型又は補償III-V族材料を有する前記第2の層のゲート領域の上にマスクを位置付け、
エッチングが前記エッチングストップ層上で止まるよう、前記エッチングストップ層のp型Al含有III-V族材料に対して選択的であるエッチングレシピを用いて、前記ゲート領域の外側の、p型又は補償III-V族材料を有する前記第2の層の第1のエッチングを実行し、
前記マスクによって覆われた前記ゲート領域の外側で、前記エッチングストップ層と、p型III-V族材料を有する前記第1の層とが、完全にエッチングされるとともに、前記マスクによって覆われた前記ゲート領域の外側で、前記スペーサ層が部分的にエッチングされるように、前記エッチングストップ層のp型Al含有III-V族材料に対して選択的でないエッチングレシピを用いて、前記マスクを通して第2のエッチングを実行し、それにより、前記スペーサ層が、前記エッチングストップ層の下で、周囲領域でよりも厚く、前記周囲領域内の前記スペーサ層の厚さが実質的に均一であるようにされる、
ことを有する方法。
【請求項2】
前記スペーサ層はGaNを有する、請求項1に記載の方法。
【請求項3】
前記第1及び第2の層はpGaNを有し、前記エッチングストップ層はpAlGaN又はpAlInGaNを有する、請求項2に記載の方法。
【請求項4】
前記第1及び第2の層はpAlGaN又はpAlInGaNを有し、前記第1及び第2の層のAl含有量は、前記エッチングストップ層のAl含有量よりも少ない、請求項2に記載の方法。
【請求項5】
前記スペーサ層は1nm-6nmの厚さを有し、p型III-V族材料を有する前記第1の層は1nm-30nmの厚さを有し、前記エッチングストップ層は0.5nm-2nmの厚さを有し、p型又は補償III-V族材料を有する前記第2の層は20nm-100nmの厚さを有する、請求項1に記載の方法。
【請求項6】
前記第2のエッチングは、前記スペーサ層が、前記ゲート領域の下で、前記ゲート領域の外側でよりも厚いことをもたらし、前記ゲート領域の外側の前記スペーサ層の厚さは実質的に均一である、請求項1に記載の方法。
【請求項7】
トランジスタゲートを取り囲む領域内に均一なスペーサ層を有するトランジスタを形成する方法であって、
トランジスタゲート構造を用意し、当該トランジスタゲート構造は、
バリア層と、
前記バリア層の上に配置されたスペーサ層であり、III-V族材料を有するスペーサ層と、
前記スペーサ層の上に配置された、p型又は補償III-V族材料を有する第1の層と、
前記スペーサ層とp型又は補償III-V族材料を有する前記第1の層との上に配置された、p型Al含有III-V族材料を有するエッチングストップ層と、
前記エッチングストップ層の上に位置付けられた、p型又は補償III-V族材料を有する第2の層であり、p型又は補償III-V族材料を有する前記第1の層よりも厚い第2の層と、
を有し、
p型又は補償III-V族材料を有する前記第2の層のゲート領域の上にマスクを位置付け、
エッチングが前記エッチングストップ層上で止まるよう、前記エッチングストップ層のp型Al含有III-V族材料に対して選択的であるエッチングレシピを用いて、前記ゲート領域の外側の、p型又は補償III-V族材料を有する前記第2の層の第1のエッチングを実行し、
前記マスクによって覆われた前記ゲート領域の外側で、前記エッチングストップ層と、p型又は補償III-V族材料を有する前記第1の層とが、完全にエッチングされるとともに、前記マスクによって覆われた前記ゲート領域の外側で、前記スペーサ層が部分的にエッチングされるように、前記エッチングストップ層のp型Al含有III-V族材料に対して選択的でないエッチングレシピを用いて、前記マスクを通して第2のエッチングを実行し、それにより、前記スペーサ層が、前記エッチングストップ層の下で、周囲領域でよりも厚く、前記周囲領域内の前記スペーサ層の厚さが実質的に均一であるようにされ、
前記トランジスタゲート構造は更に、p型又は補償III-V族材料を有する前記第2の層の上に配置された更なるエッチングストップ層と、該更なるエッチングストップ層の上に配置された、p型又は補償III-V族材料の更なる層と、を更に有し、前記バリア層と前記エッチングストップ層との間の構造の厚さが、前記エッチングストップ層と前記更なるエッチングストップ層との間の構造の厚さよりも小さく、前記更なるエッチングストップ層に対して更なるエッチングが実行されて、段階的エッチングをもたらす、
方法。
【請求項8】
前記更なるエッチングストップ層は、前記エッチングストップ層とは異なるAl濃度及び/又は異なる厚さを有する、請求項7に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば窒化ガリウム(GaN)トランジスタ構造などのエンハンスメントモードトランジスタ構造の分野に関する。より具体的には、本発明は、例えばpGaNの少なくとも1つのスペーサ層の上方に例えばpAlGaN又はpAlInGaNのエッチングストップp型Al含有III-V族材料層を配置したGaNトランジスタゲート構造に関する。
【背景技術】
【0002】
窒化ガリウム(GaN)半導体デバイスは、大電流を担持し且つ高電圧に対応することができることにより、パワー半導体デバイスにとってますます望ましいものとなっている。これらのデバイスの開発は、概して、大電力/高周波用途に狙いを定めてきた。このような用途のために製造されるデバイスは、高い電子移動度を示す一般的なデバイス構造に基づいており、ヘテロ接合電界効果トランジスタ(HFET)、高電子移動度トランジスタ(HEMT)、又は変調ドープ電界効果トランジスタ(MODFET)のように様々に呼ばれている。
【0003】
GaN HEMTデバイスは、少なくとも2つの窒化物層を有する窒化物半導体を含んでいる。半導体上又はバッファ層上に形成された異なる材料は、それらの層に異なるバンドギャップを持たせる。隣接し合う窒化物層における異なる材料はまた、分極を生じさせ、これが、2つの層のジャンクション(接合)付近の、具体的には、狭い方のバンドギャップを有する層内の、導電性の2次元電子ガス(2DEG)領域に寄与する。
【0004】
分極を生じさせる窒化物層は典型的に、デバイス中を電荷が流れることを可能にするものである2DEGを含むGaNの層に隣接した、AlGaNのバリア層を含む。このバリア層は、ドープされることもあるし、ドープされないこともある。2DEG領域は、ゼロゲートバイアスにあるゲート下で存在するので、大抵の窒化物デバイスはノーマリーオンデバイスすなわちデプレッションモードデバイスである。ゼロの印加ゲートバイアスにあるゲートの下で2DEG領域が空乏化すなわち除去される場合、そのデバイスはエンハンスメントモードデバイスであることができる。エンハンスメントモードデバイスは、ノーマリーオフであり、それが提供する追加の安全性のために、また、単純で低コストの駆動回路を用いて制御がよりいっそう容易であるために望ましいものである。エンハンスメントモードデバイスは、電流を導通するために、ゲートに正バイアスが印加されることを必要とする。
【0005】
図1は、従来の電界効果トランジスタ(FET)100の断面図を示しており、米国特許出願公開第2006/0273347号(特許文献1)にもっと十分に記載されているものである。図1のFET100は、基板101と、基板101上に形成されたAlNバッファ層102と、AlNバッファ層102上に形成されたGaN層103と、GaN層103上に形成されたAlGaNバリア層104とを含んでいる。AlGaN層104の一部の上に形成されたp型GaN層105と、p型GaN層105上に形成された高濃度ドープされたp型GaN層106とで、ゲートが形成されている。このデバイス/FET100の短所は、ゲート(例えば、p型GaN層105)がエッチングされるときにバリア層(AlGaN層104)が部分的にエッチングされてしまうことである。バリア層104にダメージを与えず、デバイスにわたって均一なバリア層を有するようにすることが望まれる。
【0006】
図2は、典型的なエンハンスメントモードGaN HEMTデバイス200aの形成における従来ステップの断面図を示しており、米国特許第8404508号(特許文献2)にもっと十分に記載されているものである。図2のデバイス200aは、シリコン基板11と、遷移層12と、GaNバッファ材料13と、AlGaNバリア材料/層14と、p型GaNゲート層15と、ゲートメタル17とを含んでいる。単一のフォトマスクを使用して、ゲートメタル17及びp型GaNゲート層15をパターニング及びエッチングすることで、図2に示す構造/デバイス200aが得られる。ゲートメタル17及びp型GaNゲート層15が、例えばプラズマエッチングといった何らかの既知の技術によってエッチングされ、それにフォトレジスト剥離が続く。p型GaNゲート層15がアンダーエッチングされることがあり、ゲート領域の外側で約0から約10nmのゲート材料が残され得る。ゲート層15はまた、オーバーエッチングされることがあり、ゲート領域の外側で約0から約3nmのバリア層14が除去され得る。オーバーエッチングの場合、バリア層14は、ゲート領域の外側で、ゲート領域内でよりも約0から約3nm薄い。デバイス200aは、(i)EPI成長からのゲート層15の厚さが均一性を持たない、(ii)ゲート層15に対するウエハ製造エッチングレートが、ウエハ内、ウエハ間、及びロット間で均一性を持たない、(iii)ゲート層15の厚さにおける不均一性及びエッチングレート不均一性が、バリア層14の上に一様でない量の層15の残留材料を残すこと、又はウエハ上の他の所でのオーバーエッチング及びバリア層14のダメージ、のいずれかにつながる、という幾つもの欠点を有する。やはり、均一なバリア層14を有することが望まれる。
【0007】
図3は、典型的なエンハンスメントモードGaNトランジスタデバイス800の形成における従来ステップの断面図を示しており、米国特許第8946771号(特許文献3)にもっと十分に記載されているものである。図3のデバイス800は、GaN層202と、GaN層202の上に位置するAlGaN電子供給層204と、AlGaN電子供給層204の上に位置するAlNエッチングストップ層206と、AlNエッチングストップ層206の上に位置するp型GaN層208と、p型GaN層208の上に位置するチタンゲートメタル210とを含んでいる。パターニングされたフォトレジスト(P/R)層802が、GaNデバイスのゲート構造を画成する基板の領域をマスクするよう、ゲート領域内のゲートメタル210を覆うことによって、ゲートメタル210の上に形成される。上述のように、薄いAlN層206が、pGaN層208とAlGaN層204(フロントバリア)との間に配置されている。AlN層206は、ゲートpGaNエッチングストップとして機能する。これは、pGaNのオーバーエッチングが、ゲート領域の外側でpGaNを完全にエッチング除去することを可能にする。デバイス800は、以下の欠点、すなわち、(a)pGaN層208の下のAlN層206が閾値電圧Vthを低下させ、デバイスがデプレッションモード(Dモード)に近付ける傾向がある、及び(b)フロントバリア(AlGaN層204)がGaNキャップ層によって保護されていない、という欠点を有する。Vthを低下させることのないゲートエッチングストップ層を有することが望まれる。また、ゲート領域の外側のフロントバリアの上にGaNキャップ層を有することも望まれる。
【0008】
図4は、S.Heikman等の“Polarization effects in AlGaN/GaN and GaN/AlGaN/GaN heterostructures”(非特許文献1)に記載されているような従来のデプレッションモードHEMT FET 400の断面図を示している。図4のデバイス400は、GaNベース401を覆うフロントバリアAlGaN402を含んでいる。薄いGaNキャップ層403がフロントバリアAlGaN402の上を覆うが、ゲート領域内でのみである。この構成は、デプレッションモードHEMT FET性能を改善する。しかしながら、デバイス/FET400は、デプレッションモードHEMT FETで動作可能であるのみである。ゲート領域の外側にGaNキャップ層を有するエンハンスメントモードトランジスタデバイスを有することが望まれる。
【0009】
故に、ゲートエッチング工程において下に位置するバリア層へのダメージを最小化又は排除するとともに、GaNスペーサの厚さ均一性を向上させるエンハンスメントモードトランジスタ構造を提供することが望ましい。
【先行技術文献】
【特許文献】
【0010】
【文献】米国特許出願公開第2006/0273347号明細書
【文献】米国特許第8404508号明細書
【文献】米国特許第8946771号明細書
【非特許文献】
【0011】
【文献】S.Heikman等,“Polarization effects in AlGaN/GaN and GaN/AlGaN/GaN heterostructures”,Journal of Applied Physics,Vol. 93,No. 12,2003年,pp.10114-10118
【発明の概要】
【0012】
以下に記載する様々な実施形態において本発明は、フロントバリア層の近くに配置されたpAlGaN(又はpAlInGaN)のエッチングストップ層を含み、該エッチングストップ層の下方及び上方のpGaN(又はpAlGaN又はpAlInGaN)の第1及び第2の層と、バリア層の上に直接配置されたGaNスペーサ層とを備えた、エンハンスメントモードトランジスタゲート構造を提供することによって、上述の問題及びその他の問題を解決する。エッチングストップ層の上下の層は、エッチングストップ層よりも低いAl含有量を持つ。エッチングストップ層及びその下に位置する薄いpGaN層をエッチングすることからの、ウエハにわたるバラつきは、厚いpGaN層をエッチングすることからのバラつきよりも遥かに小さい。本発明の方法は、故に、ウエハにわたって最小限のバラつきで、バリア層の上に薄いGaNの層を残す。
【0013】
トランジスタ構造の製造において、このエッチングストップ層は、ゲートエッチング工程中にバリア層へのダメージを最小化又は排除するとともに、GaNスペーサ層厚さの均一性を向上させる。
【0014】
エンハンスメントモードトランジスタゲート構造、及びエンハンスメントモードトランジスタゲート構造を製造する方法に関する実施形態の更なる特徴、並びに更なる実施形態が、以下に記載される。
【図面の簡単な説明】
【0015】
以下に記載される詳細な説明が、似通った参照符号は全体を通して対応し合うものである図面と併せて使用されることで、本開示の特徴、目的、及び利点がよりいっそう明らかになる。
図1】従来のFETの断面図を示している。
図2】典型的なエンハンスメントモードGaN HEMTデバイスの形成における従来の工程の断面図を示している。
図3】典型的なエンハンスメントモードGaNトランジスタデバイスの形成における従来の工程の断面図を示している。
図4】従来のdモードHEMT FETの断面図を示している。
図5】本発明の第1の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。
図6】本発明の第1の実施形態に従ったエンハンスメントモードトランジスタ構造を製造するための例示的なプロセスフローにおける開始ゲート構造の断面図を例示している。
図7】本発明の第1の実施形態に従ったエンハンスメントモードトランジスタ構造を製造するためのプロセスにおける第1のエッチング後のゲート構造の断面図を例示している。
図8】本発明の第1の実施形態に従ったエンハンスメントモードトランジスタ構造を製造するためのプロセスにおける第2のエッチング後のゲート構造の断面図を例示している。
図9】本発明の第2の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。
図10】本発明の第3の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。
図11】本発明の第4の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。
図12】本発明の第5の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。
図13】本発明の第6の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。
【発明を実施するための形態】
【0016】
以下の詳細な説明においては、特定の実施形態を参照する。この詳細な説明は、本教示の好適な態様を実施するための更なる詳細を当業者に教示することを意図したものであり、請求項の範囲を限定することを意図したものではない。故に、以下の詳細な説明に開示される特徴の組み合わせは、最も広い意味で本教示を実施することには必要でないことがあり、代わりに、単に、本教示の特に代表的な例を説明するために教示されるものである。理解されるべきことには、その他の実施形態も用いられることができ、また、様々な構造的、論理的及び電気的な変更が為され得る。
【0017】
本発明は、とりわけ、バリア層の上に配置されたGaNのゲートスペーサ層と、該ゲートスペーサ層の上に配置されたpGaN(又はpAlGaN)の第1の層と、該pGaN層の上に配置された例えばpAlGaN又はpAlInGaNといったp型Al含有III-V族材料のエッチングストップ層と、該エッチングストップ層の上に配置されたpGaN(又はpAlGaN)の第2の層とを含んだ、エンハンスメントモードトランジスタゲート構造に関する。p型Al含有III-V族材料層が、トランジスタ構造の製造においてエッチングストップとして機能し、それにより、ゲートエッチング工程中に下に位置するバリア層へのダメージが最小化又は排除されるとともに、GaNスペーサ層厚さの均一性が向上される。
【0018】
図5は、本発明の第1の実施形態に従って形成されるエンハンスメントモードトランジスタ構造500の断面図を例示している。
【0019】
図5を参照するに、好適な一実施形態において、本発明は、AlGaNフロントバリア層504と、該バリア層の上に配置されたGaNスペーサ層505と、GaN層505の上に配置されたpGaN層506と、pGaN層506の上に配置されたpAlGaNエッチングストップ層507と、pAlGaNエッチングストップ層507の上に配置されたpGaN層508とを有した、エンハンスメントモードトランジスタゲート構造500に関する。バリア層504は、1つ以上のバリア層を含み得る。
【0020】
好適な一実施形態において、pAlGaNエッチングストップ層507は、0.5nmから2nmの厚さを持つ。pGaN層506は、1nmから30nmの厚さを持ち、20nmから100nmの厚さを持つものであるpGaN層508よりも薄い。GaNゲートスペーサ層505は、1nmから6nmの厚さを持つとともに、エッチングストップ層507の下で、周囲領域においてよりも厚い。
【0021】
ゲートスペーサ層505は、好ましくはGaNで形成されるが、アンドープ、N型、又は軽くドープされたp型のいずれかの任意のIII-V族ゲート材料を有していてもよい。エッチングストップ層507の下及び上の層506及び508は、好ましくはpGaNであるが、AlGaN又はAlInGaN(又は任意のp型若しくは補償III-V族ゲート材料)であることもでき、それらのAl含有量は、pAlGaNエッチングストップ層507(これは、Alを含有する任意のp型III-V族材料で形成されることができる)のAl含有量よりも低い。
【0022】
エッチングストップ層507は、上ではpAlGaNであるように示されているが、第2の好適な一実施形態では、x+y+z=1であるpAlInGaNであってもよい。同様に、バリア層504は、AlGaN又はAlInGaNであってもよい。
【0023】
図6は、本発明の第1の実施形態に従ったエンハンスメントモードトランジスタ構造500を製造するためのプロセスにおける開始構造600の断面図を例示している。図6に示すように、デバイスのゲート構造が、AlGaNフロントバリア層504の上にGaNスペーサ505が配置され、その上にpGaN層506が配置され、その上にpAlGaN層507が配置され、その上にpGaN層508が配置されることで形成される。pGaN層506は、pGaN層508よりも薄い。
【0024】
図7は、本発明の第1の実施形態に従ったエンハンスメントモードトランジスタ構造500を製造するためのプロセスにおける第1のエッチング工程後のゲート構造700の断面図を例示している。pGaN層508の上にゲートマスク588が位置付けられ、pGaN層508(すなわち、ゲート/マスク領域の外側)の第1のプラズマゲートエッチングが、pAlGaN層507に対して選択的であるエッチングレシピを用いて実行される。pGaN層508のオーバーエッチングの間に、エッチングがpAlGaN層507上で停止する。この第1のエッチングで使用されるプラズマは、好ましくはCl+Oである。
【0025】
図8は、本発明の第1の実施形態に従ったエンハンスメントモードトランジスタ構造500を製造するためのプロセスにおける第2のエッチング工程800から得られるゲート構造800の断面図を例示している。第2のプラズマゲートpGaNエッチングレシピは、pAlGaNに対して選択的ではなく、ゲート/マスク領域の外側でpAlGaN層507及びpGaN層506を完全にエッチングするとともに、ゲート/マスク領域の外側でGaNスペーサ505を部分的にエッチングする(すなわち、エッチングがGaNスペーサ505の中で停止する)。第2のエッチングで使用されるプラズマは、Cl又はSiClである。本発明のダブルエッチング技術の利点は、薄いpAlGaNエッチングストップ層とその下に位置する薄いpGaN層とをエッチングすることからの、ウエハにわたるバラつきが、厚いpGaN層をエッチングすることよりも遥かに小さいことである。本発明のアプローチは、故に、ウエハにわたって最小限のバラつきで、バリア層504の上に薄いGaNの層を残す。
【0026】
図9は、本発明の第2の実施形態に従って形成されるエンハンスメントモードトランジスタ構造900の断面図を例示している。この実施形態は、ゲート領域の外側にGaNスペーサ505の薄い部分が存在しない点で、第1の実施形態と異なる。ゲート領域の外側のGaNスペーサ505を除去する選択エッチングでの第3のプラズマゲートエッチングが使用されてもよい。
【0027】
図10は、本発明の第3の実施形態に従って形成されるエンハンスメントモードトランジスタ構造1000の断面図を例示している。この実施形態は、GaNスペーサ505が存在しない点で、第1の実施形態と異なる。
【0028】
図11は、本発明の第4の実施形態に従って形成されるエンハンスメントモードトランジスタ構造1100の断面図を例示している。この実施形態は、pGaN層506が存在しない点で、第1の実施形態と異なる。
【0029】
図12は、本発明の第5の実施形態に従って形成されるエンハンスメントモードトランジスタ構造1200の断面図を例示している。この実施形態は、pGaN層506及びpAlGaN層507がゲート領域の外側まで延在し、GaNスペーサ505が、ゲート領域内(すなわち、pAlGaN層507の下)及び周囲領域において均一な厚さのものである点で、第1の実施形態と異なる。この実施形態では、p型Al含有III-V族材料層507中でエッチングが行われない。
【0030】
図13は、本発明の第6の実施形態に従って形成されるエンハンスメントモードトランジスタ構造1300の断面図を例示している。図13の実施形態において、トランジスタゲート構造1300は、更なるpAlGaN(又はpAlInGaN)エッチングストップ層527及び547、並びにpAlGaN(又はpAlInGaN)エッチングストップ層527と547との間に配置された更なるpGaN層510とを有している。頂部のpAlGaN(又はpAlInGaN)エッチングストップ層547の上にゲートメタル560が配置されている。図13はまた、ゲート領域から離間された、バリア層504のそれぞれの側のオーミックコンタクトメタル502、503を例示している。バリア層504の下にGaNチャネル層501が位置している。
【0031】
先の実施形態においてのように、pAlGaN(又はpAlInGaN)エッチングストップ層507がAlGaNバリア層の近くに置かれ、図13に示す、寸法a<bである。エッチングストップ層507の上の材料508及びエッチングストップ層507の下の材料506は、pGaN、pAlGaN又はpAlInGaNとすることができ、それらのAl含有量(存在する場合)は、エッチングストップ層507におけるAl含有量よりも少ない。ゲートは、2つ以上のpAlGaN層を含むことができる。これらのpAlGaN層は、相異なるAl濃度を有し得るとともに、相異なる厚さを有し得る。複数のエッチングストップ層の1つの利点は、この構造は、エッチングストップ層内で停止することを達成するのに、各エッチングストップにおいて、より低いAl含有量を可能にすることである。
【0032】
図7及び8に例示した上述のエッチング工程にかかわらず、図6又はそれ以降及び/又は図面のいずれかの他の実施形態に示される様々な層(AlGaNバリア層504、GaNスペーサ505、pGaN層506、pAlGaN層507、及びpGaN層508)は、上述の従来技術デバイスのいずれかを製造することに関して記載された既知のプロセスを用いて、又は他の従来プロセスを用いて、(エッチングの前に)堆積又は形成され得る。同様の従来の堆積又は形成プロセス(すなわち、エッチングの前)が、ここに開示される残りの層(例えば、図14及び15のAlInGaNフロントバリア層514、図13のpAlGaN層527、547、図14及び15のpAlInGaN層517、及び図15のpAlInGaN層537、557)のいずれかに使用され得る。
【0033】
ここに記載された実施形態のうちの何れの実施形態における方法ステップも、特定の順序で実行されることに限定されない。また、方法実施形態の何れかにおいて言及された構造が、デバイス実施形態の何れかにおいて言及された構造を利用してもよい。そのような構造は、デバイス実施形態に関してのみ詳細に説明されていることがあるが、方法実施形態の何れにも適用可能である。
【0034】
本開示に記載された実施形態のうちの何れかの実施形態における特徴が、ここに記載された他の実施形態における特徴と組み合わせて使用されてもよく、そのような組み合わせは、本発明の精神及び範囲内にあると考えられる。
【0035】
本開示において具体的に言及された企図される改変及び変形は、本発明の精神及び範囲内にあると考えられる。
【0036】
以上の説明及び図面は単に、ここに記載された特徴及び利点を達成する特定の実施形態の例示と見なされるべきものである。具体的なプロセス条件には変更及び代用が為され得る。従って、本発明の実施形態は、以上の説明及び図面によって限定されるものとして見なされるものではない。
【0037】
より一般的に、本開示及び例示的な実施形態が、添付の図面に従った例を参照して上述されているとしても、それらがそれに限定されないことが理解されるべきである。むしろ、当業者には明らかであることには、開示された実施形態は、ここでの開示の範囲から逸脱することなく、多様に変更されることができる。また、ここで使用される用語及び記述は、単に例示により記載されており、限定としての意味はない。当業者が認識することには、別段の指示がない限り全ての用語がそれらが取り得る最も広い意味で理解されるべき以下の請求項にて規定される本開示の精神及び範囲、並びにそれらの均等範囲の中で、数多くの変形が可能である。
図1
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図13