特許 7349564 記憶されたインデックス情報を有する不揮発性メモリデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-13

(45)【発行日】2023-09-22

(54)【発明の名称】記憶されたインデックス情報を有する不揮発性メモリデバイス

(51)【国際特許分類】

   G11C 16/10 20060101AFI20230914BHJP

   G11C 16/16 20060101ALI20230914BHJP

【ＦＩ】

G11C16/10

G11C16/16

【請求項の数】 17

(21)【出願番号】P 2022517161

(86)(22)【出願日】2020-03-11

(65)【公表番号】

(43)【公表日】2022-11-16

(86)【国際出願番号】 US2020022192

(87)【国際公開番号】W WO2021055006

(87)【国際公開日】2021-03-25

【審査請求日】2022-06-16

(31)【優先権主張番号】201910875107.3

(32)【優先日】2019-09-17

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】16/813,317

(32)【優先日】2020-03-09

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】キアン、シャオゾウ

(72)【発明者】

【氏名】ピ、シャオ ヤン

(72)【発明者】

【氏名】ティワリ、ビピン

【審査官】後藤 彰

(56)【参考文献】

【文献】米国特許出願公開第２０１７／００６２０５７（ＵＳ，Ａ１）

【文献】特表２００２－５０８８６２（ＪＰ，Ａ）

【文献】特開平１０－３０２４９０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１３／０２７９２５０（ＵＳ，Ａ１）

【文献】米国特許第０５５１７４５３（ＵＳ，Ａ）

【文献】米国特許出願公開第２０１９／０１０３１６５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １６／１０

Ｇ１１Ｃ １６／１６

(57)【特許請求の範囲】

【請求項1】

メモリデバイスであって、
複数の不揮発性メモリセルを含むメモリアレイと、
前記複数の不揮発性メモリセルのうちの異なる１つと各々関連付けられた複数のインデックスメモリセルと、
コントローラであって、
前記複数の不揮発性メモリセルを消去すること、
前記インデックスメモリセルの各々を第１の状態に設定すること、
前記メモリアレイに第１のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの第１のインデックスメモリセルが前記第１の状態にあると判定すること、
前記インデックスメモリセルの前記第１のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセルに前記第１のデータをプログラムすること、及び
前記インデックスメモリセルの前記第１のインデックスメモリセルを、前記第１の状態とは異なる第２の状態に設定すること、によってプログラムすること、を行うように構成されている、コントローラと、を備え、
前記複数のメモリセルは、前記複数のインデックスメモリセルも含む行及び列に配置され、
前記インデックスメモリセルの前記第１のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセル内の前記不揮発性メモリセルの全て、及び前記インデックスメモリセルの前記第１のインデックスメモリセルは、前記行のうちの１行に位置し、
前記複数のメモリセルはＩＯグループに配置され、前記ＩＯグループの各々は、前記複数の不揮発性メモリセルの各々から１つの不揮発性メモリセルのみを含み、
前記ＩＯグループごとに、前記ＩＯグループ内の前記不揮発性メモリセルの一部は前記行の第１の行に位置し、前記ＩＯグループ内の他の前記不揮発性メモリセルは前記行の第２の行に位置し、
前記インデックスメモリセルの一部は前記第１の行に位置し、他の前記インデックスメモリセルは前記第２の行に位置する、メモリデバイス。

【請求項2】

前記インデックスメモリセルは不揮発性メモリセルであり、前記第１の状態は消去状態であり、前記第２の状態はプログラム状態である、請求項１に記載のデバイス。

【請求項3】

前記インデックスメモリセルの各々を第１の状態に設定することは、前記インデックスメモリセルの各々を前記消去状態へと消去することを含み、
前記インデックスメモリセルの前記第１のインデックスメモリセルを前記第２の状態に設定することは、前記インデックスメモリセルの前記第１のインデックスメモリセルを前記プログラム状態にプログラムすることを含む、請求項２に記載のデバイス。

【請求項4】

前記コントローラは、
前記メモリアレイに第２のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの第２のインデックスメモリセルが前記第１の状態にあると判定すること、
前記インデックスメモリセルの前記第２のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセルに前記第２のデータをプログラムすること、及び
前記インデックスメモリセルの前記第２のインデックスメモリセルを前記第２の状態に設定すること、によってプログラムするように更に構成されている、請求項１に記載のデバイス。

【請求項5】

前記コントローラは、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの全てが前記第２の状態にあると判定すること、並びにそれに応じて、
前記複数の不揮発性メモリセルを消去すること、及び
前記インデックスメモリセルの各々を前記第１の状態に設定すること、を行うように更に構成されている、請求項１に記載のデバイス。

【請求項6】

前記コントローラは、
前記メモリアレイに第２のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの全てが前記第２の状態にあると判定すること、
前記複数の不揮発性メモリセルを消去すること、
前記インデックスメモリセルの各々を前記第１の状態に設定すること、
前記インデックスメモリセルのうちの１つと関連付けられた前記複数の不揮発性メモリセルに前記第２のデータをプログラムすること、及び
前記インデックスメモリセルのうちの前記関連付けられたインデックスメモリセルを前記第２の状態に設定すること、によってプログラムするように更に構成されている、請求項１に記載のデバイス。

【請求項7】

前記メモリアレイ、前記複数のインデックスメモリセル、及び前記コントローラは、単一の半導体チップに含まれる、請求項１に記載のデバイス。

【請求項8】

前記第１の行に位置する前記インデックスメモリセルごとに、前記メモリデバイスは、前記第２の行かつ前記インデックスメモリセルを含む同一列に位置するダミーメモリセルを更に含み、
前記第２の行に位置する前記インデックスメモリセルごとに、前記メモリデバイスは、前記第１の行かつ前記インデックスメモリセルを含む同一列に位置するダミーメモリセルを更に含む、請求項１に記載のデバイス。

【請求項9】

前記ＩＯグループの各々は、前記他のＩＯグループを１つも含まない複数の前記列に位置し、
任意の２つのＩＯグループごとに、前記インデックスメモリセルのうちの少なくとも１つは、前記２つのＩＯグループの各々の前記複数の前記列の間である前記列のうちの１つに位置する、請求項１に記載のデバイス。

【請求項10】

複数の不揮発性メモリセルを含むメモリアレイと、前記複数の不揮発性メモリセルのうちの異なる１つと各々関連付けられた複数のインデックスメモリセルと、を含むメモリデバイスを動作させる方法であって、
前記複数の不揮発性メモリセルを消去するステップと、
前記インデックスメモリセルの各々を第１の状態に設定するステップと、
前記メモリアレイに第１のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの第１のインデックスメモリセルが前記第１の状態にあると判定すること、
前記インデックスメモリセルの前記第１のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセルに前記第１のデータをプログラムすること、及び
前記インデックスメモリセルの前記第１のインデックスメモリセルを、前記第１の状態とは異なる第２の状態に設定すること、によってプログラムするステップと、を含み、
前記複数のメモリセルは、前記複数のインデックスメモリセルも含む行及び列に配置され、
前記インデックスメモリセルの前記第１のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセル内の前記不揮発性メモリセルの全て、及び前記インデックスメモリセルの前記第１のインデックスメモリセルは、前記行のうちの１行に位置し、
前記複数のメモリセルはＩＯグループに配置され、前記ＩＯグループの各々は、前記複数の不揮発性メモリセルの各々から１つの不揮発性メモリセルのみを含み、
前記ＩＯグループごとに、前記ＩＯグループ内の前記不揮発性メモリセルの一部は前記行の第１の行に位置し、前記ＩＯグループ内の他の前記不揮発性メモリセルは前記行の第２の行に位置し、
前記インデックスメモリセルの一部は前記第１の行に位置し、他の前記インデックスメモリセルは前記第２の行に位置する、方法。

【請求項11】

前記インデックスメモリセルは不揮発性メモリセルであり、前記第１の状態は消去状態であり、前記第２の状態はプログラム状態である、請求項１０に記載の方法。

【請求項12】

前記インデックスメモリセルの各々を第１の状態に設定することは、前記インデックスメモリセルの各々を前記消去状態へと消去することを含み、
前記インデックスメモリセルの前記第１のインデックスメモリセルを前記第２の状態に設定することは、前記インデックスメモリセルの前記第１のインデックスメモリセルを前記プログラム状態にプログラムすることを含む、請求項１１に記載の方法。

【請求項13】

前記メモリアレイに第２のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの第２のインデックスメモリセルが前記第１の状態にあると判定すること、
前記インデックスメモリセルの前記第２のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセルに前記第２のデータをプログラムすること、及び
前記インデックスメモリセルの前記第２のインデックスメモリセルを前記第２の状態に設定すること、によってプログラムするステップを更に含む、請求項１０に記載の方法。

【請求項14】

前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの全てが前記第２の状態にあると判定するステップ、並びにそれに応じて、
前記複数の不揮発性メモリセルを消去するステップ、及び
前記インデックスメモリセルの各々を前記第１の状態に設定するステップを更に含む、請求項１０に記載の方法。

【請求項15】

前記メモリアレイに第２のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの全てが前記第２の状態にあると判定すること、
前記複数の不揮発性メモリセルを消去すること、
前記インデックスメモリセルの各々を前記第１の状態に設定すること、
前記インデックスメモリセルのうちの１つと関連付けられた前記複数の不揮発性メモリセルに前記第２のデータをプログラムすること、及び
前記インデックスメモリセルのうちの前記関連付けられたインデックスメモリセルを前記第２の状態に設定すること、によってプログラムするステップを更に含む、請求項１０に記載の方法。

【請求項16】

前記第１の行に位置する前記インデックスメモリセルごとに、前記メモリデバイスは、前記第２の行かつ前記インデックスメモリセルを含む同一列に位置するダミーメモリセルを更に含み、
前記第２の行に位置する前記インデックスメモリセルごとに、前記メモリデバイスは、前記第１の行かつ前記インデックスメモリセルを含む同一列に位置するダミーメモリセルを更に含む、請求項１０に記載の方法。

【請求項17】

前記ＩＯグループの各々は、前記他のＩＯグループを１つも含まない複数の前記列に位
置し、
任意の２つのＩＯグループごとに、前記インデックスメモリセルのうちの少なくとも１つは、前記２つのＩＯグループの各々の前記複数の前記列の間である前記列のうちの１つに位置する、請求項１０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願）
本出願は、２０１９年９月１７日に出願された中国特許出願第２０１９１０８７５１０７．３号及び２０２０年３月９日に出願された米国特許出願第１６／８１３，３１７号に対する利益を主張する。

【0002】

（発明の分野）
本発明は、不揮発性メモリデバイスに関する。

【背景技術】

【0003】

不揮発性メモリデバイスは周知である。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート型不揮発性メモリセルのアレイを開示する。各メモリセルは、繰り返しプログラム状態にプログラムされるか、又は消去状態へと消去され得る。これらの２つのメモリ状態は、記憶されたデジタル情報を表す（例えば、プログラム状態は「０」、消去状態は「１」）。次いで、メモリセルの状態は、読み出し動作中に読み出すことができる。３つ以上の考えられるメモリ状態で各メモリセルを動作させることも可能であり、多くの場合、ＭＬＣ（マルチレベルセル）と称される。メモリセルは、電力がデバイスから除去されてもメモリ状態が維持されるために不揮発性と称される。デバイスは、メモリセルのグループが１回の消去動作で一斉に消去されるためにフラッシュメモリと称される。

【0004】

メモリセルは、物理ワードにグループ化され得る。例えば、各物理ワードは、８個又は１６個のメモリセルを含み得る。複数の物理ワードをまとめてグループ化してセクタを形成することができ、複数のセクタをまとめてグループ化してプレーンを形成することができる。メモリデバイスは、１つ以上のプレーンを含み得る。フラッシュメモリデバイスは、典型的には、メモリセルを個別にプログラムし、読み出すことができるが、通常、セクタごとなどより大きなグループ内のメモリセルを消去するように構成されている。これは、消去動作を高速化し、メモリアレイアーキテクチャを簡素化するためである。しかしながら、このことは、所与のセクタ内の１つ以上のメモリセルの消去を必要とする場合、セクタ全体を消去しなければならないことを意味する。

【0005】

典型的には、書き込み動作はワードごとに実行され、記憶される入力データはワードにグループ化され、各データワードはメモリセルの物理ワードにプログラムする。ほとんどのフラッシュメモリデバイスの場合、メモリセルは、プログラミングを実行し得る前に消去状態になる必要がある。したがって、ほとんどのフラッシュメモリデバイスは、データを用いてプログラミングする前に、メモリセルの物理ワードを消去するように構成されている。そうでなければ、プログラミングエラー（例えば、以前にプログラムされたセルのオーバープログラミング、又は消去状態にあるべきだが、プログラム状態のままである、以前にプログラムされたセル）のリスクがある。プログラミングの直前に全てのメモリセルを消去することによって、最初に以前のプログラミングが、セルから全て除去される。したがって、メモリセルの対象物理ワードをプログラムするために、対象物理ワードが位置するセクタ全体が消去され、その後、対象物理ワードがプログラムされる。同一セクタ内の他の物理ワードが、セクタの消去前にデータを記憶するために以前に使用された場合、当該データで再プログラムされる必要がある。この構成には、いくつかの欠点がある。第１に、物理ワードがプログラムされるたびにセクタ全体が最初に消去されるため、プログラム動作時間が長くなる。第２に、メモリセルの各物理ワードは、同一セクタ内の別の物理ワードがプログラムされるたびに消去され、再プログラムされる。このことは、不揮発性メモリセルが、損耗の兆候を呈する前に特定数の消去／プログラムサイクルしか耐えることができないため、メモリデバイスの寿命を制限する。最終的に、過度の損耗は、メモリセルを動作不能にする可能性がある。

【0006】

セクタ内の物理ワードをプログラムするためにより優れた技術が必要であり、この場合のセクタは、プログラムされていない同一セクタ内の他の物理ワードを阻害することのない、最小の消去可能ユニットである。

【発明の概要】

【0007】

上記の問題及び必要性は、複数の不揮発性メモリセルを有するメモリアレイと、複数の不揮発性メモリセルのうちの異なる１つと各々関連付けられた複数のインデックスメモリセルと、コントローラと、を含むメモリデバイスによって対処される。コントローラは、複数の不揮発性メモリセルを消去し、インデックスメモリセルの各々を第１の状態に設定し、また、複数のインデックスメモリセルを読み出して、インデックスメモリセルの第１のインデックスメモリセルが第１の状態であると判定すること、第１のデータを、インデックスメモリセルの第１のインデックスメモリセルに関連付けられた複数の不揮発性メモリセルにプログラムすること、及びインデックスメモリセルの第１のインデックスメモリセルを、第１の状態とは異なる第２の状態に設定することによってメモリアレイにプログラムするように構成されている。

【0008】

メモリデバイス（複数の不揮発性メモリセルと、複数の不揮発性メモリセルのうちの異なる１つと各々関連付けられた複数のインデックスメモリセルと、を含むメモリアレイを備える）を動作させる方法であって、この方法は、複数の不揮発性メモリセルを消去するステップと、インデックスメモリセルの各々を第１の状態に設定するステップと、複数のインデックスメモリセルを読み出して、インデックスメモリセルの第１のインデックスメモリセルが第１の状態であると判定すること、第１のデータを、インデックスメモリセルの第１のインデックスメモリセルに関連付けられた複数の不揮発性メモリセルにプログラムすること、及びインデックスメモリセルの第１のインデックスメモリセルを、第１の状態とは異なる第２の状態に設定することによってメモリアレイにプログラムするステップと、を含む。

【0009】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0010】

【0011】

【0012】

【0013】

【0014】

【図面の簡単な説明】

【0015】

【図1】従来の不揮発性メモリセルの側断面図である。

【図2】従来の不揮発性メモリセルの側断面図である。

【図3】従来の不揮発性メモリセルの側断面図である。

【図4】従来の不揮発性メモリセルの側断面図である。

【図5】従来の不揮発性メモリセルの側断面図である。

【図6】従来の不揮発性メモリセルの側断面図である。

【図7】従来のメモリアレイの概略図及びレイアウト図である。

【図8】本発明のメモリデバイスの概略図及びレイアウト図である。

【図9】本発明のメモリデバイスのアーキテクチャを示す図である。

【図10】データを物理ワードにプログラムするステップを示すフロー図である。

【図11】本発明のメモリセルデバイスの代替実施形態の概略図及びレイアウト図である。

【発明を実施するための形態】

【0016】

本発明は、不要な消去動作で同一セクタ内の他の物理ワードを過度に阻害することなく、フラッシュメモリデバイスが物理ワードをプログラムすることを可能にするメモリデバイス及び技術である。図１～図６は、本発明から利益を得ることができる、従来の不揮発性メモリセルのタイプの例を示す。例えば、図１に示すように、メモリセル１０ａは、半導体基板１２に形成されたソース領域１４（典型的には連続ソース線ＳＬとして形成される）及びドレイン領域１６を含み、それらの間にチャネル領域１８を有する。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線ゲート２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設されている、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、上に向かって浮遊ゲート２０の上方にかけて延在する第２の部分と、を有する。浮遊ゲート２０及びワード線ゲート２２は、ゲート酸化物によって基板１２から絶縁される。ビット線コンタクト２４は、（ビット線への電気的接続のために）ドレイン領域１６に結合される。

【0017】

ワード線ゲート２２に高正電圧をかけることによって、メモリセル１０ａは消去され（浮遊ゲートから電子が除去される）、これによって、ファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して浮遊ゲート２０からワード線ゲート２２まで中間絶縁体を通って浮遊ゲート２０の電子をトンネリングさせる。メモリセル１０ａは、ワード線ゲート２２に正電圧をかけ、ソース領域１４に正電圧をかけることによってプログラムされる（浮遊ゲート２０に電子が印加される）。電子電流は、ソース領域１４からドレイン領域１６に向かって流れる。電子は加速し、ワード線ゲート２２と浮遊ゲート２０との間の間隙に達すると、発熱する。熱せられた電子の一部は、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される（すなわち、ホットエレクトロン注入）。メモリセル１０ａは、ドレイン領域１６及びワード線ゲート２２に正の読み出し電圧をかける（これにより、ワード線ゲート２２の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検出される。ＭＬＣ動作で使用する場合、メモリセル１０ａを複数の中間状態にプログラムすることも可能である。

【0018】

図２は、浮遊ゲート２０の上方に絶縁されて配設されている制御ゲート（control gate、ＣＧ）２８を追加した、図１のメモリセル１０ａと同様の別のメモリセル１０ｂを示す。制御ゲート２８は、プログラミング中に高電圧に、消去中に低電圧又は負電圧に、及び読み出し中に低電圧又は中範囲の電圧にバイアスされ得る。

【0019】

図３は、上に向かって浮遊ゲート２０の上方にかけて延在する、ソース領域１４の上方の消去ゲート３０を追加した、図１のメモリセル１０ｂと同様の４ゲートメモリセル１０ｃを示す。消去は、消去ゲート３０に高正電圧をかけるときに、浮遊ゲート２０から消去ゲート３０への電子トンネリングによって行われる。

【0020】

図４は、ワード線ゲート２２が上に向かって浮遊ゲート２０の上方にかけて延在しないことを除いて、図２のメモリセル１０ｂと同様のメモリセル１０ｄを示す。このメモリセルは、基板１２を高電圧にバイアスさせ、制御ゲートＣＧ２８を低電圧又は負電圧にバイアスさせ、その結果、浮遊ゲート２０から基板１２へと電子をトンネリングさせることによって消去される。

【0021】

図５は、図３のメモリセル１０ｃと同様であるが、浮遊ゲート２０の上方に別個の制御ゲートが存在しないメモリセル１０ｅを示す。

【0022】

図６は、スプリットゲートメモリセルではなく、積層ゲートメモリセルであるメモリセル１０ｆを示す。この積層ゲート構成では、浮遊ゲート２０は、チャネル領域１８の全体の上方に延在する（また、導電性を制御する）。ワード線ゲート２２は、浮遊ゲート２０の上方に絶縁されて配設されている。このメモリセルは、上記と同様の方法でプログラムするために浮遊ゲートに結合された、ワード線ゲート２２に正電圧をかけることによってプログラムされる。メモリセルは、ワード線ゲート２２にゼロ電圧又は負電圧を、基板１２に正電圧をかけて、浮遊ゲート２０から基板１２への電子のトンネリングを生じさせることによって消去される。メモリセルは、ワード線ゲート２２にゼロ電圧又は正電圧をかけ、ドレイン領域１６に正電圧をかけることによって読み出される。

【0023】

図７は、不揮発性メモリセル１０（図６の積層ゲートセル１０ｆとして概略的に示すが、上記のメモリセル１０ａ～１０ｆのいずれかを含む任意の不揮発性メモリセルであり得る）の従来のアーキテクチャを示す。メモリセル１０は、行及び列に配置される。各ワード線ＷＬは、１行内に存在する全てのメモリセル１０について、全てのワード線ゲート２２を一緒に接続する。各ビット線ＢＬは、１列内に存在する全てのメモリセル１０について、ドレイン領域１６の全てを一緒に接続する。各ソース線ＳＬは、２つの隣接する行内に存在する全てのメモリセル１０について、全てのソース領域１４を一緒に接続する。各メモリセルに追加ゲートが存在する場合、追加の線が含まれ得る。メモリセル１０はセクタＳに分割され、各セクタは、セルのグループ（例えば、入出力グループ、すなわちＩＯグループ）を含む。各ＩＯグループは、２つ以上の隣接する行の各々にｎ個のメモリセルを含む。各セクタの行の長さに沿って、ｐ個のＩＯグループが存在する。メモリデバイスは、１回の消去動作でメモリセルのセクタ全体を一斉に消去するように構成されている。

【0024】

非限定的な例として、ｎは８に等しく、ｐは８に等しく、各ＩＯグループの行数は、図７に示すように２（上行及び下行）であり得る。そのような場合、各ＩＯグループに１６個のメモリセル１０（上行に８個のメモリセル１０（１）～１０（８）及び下行に８個のメモリセル１０（９）～１０（１６））が存在する。また、２行のメモリセルには、８個のＩＯグループ（ＩＯ１、ＩＯ２．．．ＩＯ８）が存在する。そのようなアレイにおいて物理ワードを割り当てるための効率的な方法は、各ＩＯグループから１つのメモリセル１０を含むようにして、物理ワードを形成することである。例えば、各ＩＯグループの上行の第１のメモリセル１０（１）は、集合的に第１の物理ワードを形成することになる。各ＩＯグループの上行の第２のメモリセル１０（２）は、集合的に第２の物理ワードを形成するなどであり、各ＩＯグループの下行の最終メモリセル１０（２ｎ）は、最終物理ワードを形成することになる。この例では、各物理ワードは、８個のメモリセル（各ＩＯグループから１つ）を含み、図７に示すＩＯグループＩＯ１～ＩＯ８には、１６個の物理ワードが存在することになる。これは、物理ワードの各メモリセル１０が異なるビット線に位置するために物理ワード全体をビット線ＢＬで同時に読み出すことができるため、効率的である。しかしながら、従来の方法では、第１の物理ワードをデータでプログラムする場合、確実に全てのメモリセルを正確にプログラムできる（すなわち、以前のプログラミングがこれらのセルのプログラミングに影響を及ぼすことはない）ようにするために、最初に第１の物理ワードを消去する。しかしながら、第１の物理ワードを消去するためには、セクタ内の全ての物理ワードを必要に応じて消去し、再プログラムする。これには時間がかかり、メモリセルを過度に損耗させる。

【0025】

本発明は、ＩＯグループ内の全物理ワードにインデックスビットメモリセルを提供することによって、従来のメモリセルアーキテクチャを改善する。図８に示すように、メモリアレイは、好ましくはＩＯグループＩＯ１～ＩＯｐと同じメモリセルの行に、ＩＯグループＩＯ１～ＩＯｐのインデックスユニット４０を含む。各インデックスユニット４０は、物理ワードのうちの１つに関連付けられたインデックスメモリセル４２を含む。具体的には、インデックスメモリセル４２（１）を含むインデックスユニット４０（１）は、ＩＯグループＩＯ１～ＩＯｐ内のメモリセル１０（１）の第１の物理ワードに対応し、インデックスメモリセル４２（２）を含むインデックスユニット４０（２）は、ＩＯグループＩＯ１～ＩＯｐ内のメモリセル１０（２）の第２の物理ワードに対応するなどであり、インデックスメモリセル４２（２ｎ）を含む最終インデックスユニット４０（２ｎ）は、ＩＯグループＩＯ１～ＩＯｐ内のメモリセル１０（２ｎ）の最終物理ワードに対応する。各インデックスメモリセル４２は、対応する物理ワードメモリセル１０と同じ１行に位置することが好ましく、それにより、全てが同一動作でプログラム又は消去され得る。したがって、インデックスメモリセル４２（１）～４２（ｎ）は上行に位置し、インデックスメモリセル４２（ｎ＋１）～４２（２ｎ）は下行に位置する。しかしながら、同じ１列に２個のインデックスメモリセル４２を位置付けないことが好ましいため、全てのインデックスメモリセル４２は一斉に読み出され得る。したがって、各インデックスユニット４０は、インデックスメモリセル４２を含まないメモリセル行のためにダミーセル４４を含む。したがって、図８の例では、インデックスユニット４０（１）～４０（ｎ）は、上行にインデックスメモリセル４２（１）～４２（ｎ）を含み、下行にダミーメモリセル４４を含む。同様に、インデックスユニット４０（ｎ＋１）～４０（２ｎ）は、下行にインデックスメモリセル４２（ｎ＋１）～４２（２ｎ）を含み、上行にダミーメモリセル４４を含む。ダミーメモリセル４４は、データ記憶に使用されないメモリセルである。ダミーセル４４が他のメモリセルの動作に干渉しないようにするために、各ダミーセル４４は、好ましくは、各々のビット線ＢＬへの電気的接続を有さない（例えば、当該ダミーメモリセルのビット線コンタクト２４は、切断されている、又は形成すらされていない）。

【0026】

インデックスメモリセル４２は、次に説明するメモリデバイスコントローラ６６によって使用されるインデックスビット情報を記憶する。例示的なメモリデバイスのアーキテクチャを図９に示す。メモリデバイスは、前述の不揮発性メモリセル１０、４０、及び４４のアレイ５０を含み、アレイ５０は、２つの分離したプレーン（プレーンＡ ５２ａ及びプレーンＢ ５２ｂ）に隔離され得る。メモリセル１０、４０、４４は、半導体基板１２に複数の行及び列で配置され、単一のチップ上に形成される。不揮発性メモリセルのアレイに隣接して、アドレスをデコードし、選択されたメモリセルに対する読み出し動作、プログラム動作、及び消去動作中、様々なメモリセルゲート及び領域に様々な電圧を提供するために使用される、アドレスデコーダ及び電源回路（例えば、ＸＤＥＣ５４（ＬＶ行デコーダ）、ＳＬＤＲＶ５６、ＹＭＵＸ５８（列デコーダ）、ＨＶＤＥＣ６０（ＨＶ行デコーダ）、及びビット線コントローラ（ＢＬＩＮＨＣＴＬ６２））が存在する。列デコーダ５８は、読み出し動作中にビット線４７上の電流を測定するための、１つ以上のセンス増幅器を含む。コントローラ６６（制御回路を含む）は、各種デバイス素子を制御して、本明細書に記載のメモリセル１０及びインデックスメモリセル４２の動作及び使用など各動作（プログラム、消去、読み出し）を対象メモリセルで実施する。電荷ポンプＣＨＲＧＰＭＰ６４は、コントローラ６６の制御下にて、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。

【0027】

コントローラ６６は、本明細書に以下に記載するメモリセルのＩＯグループについてインデックスメモリセル４２内のインデックスビット情報のプログラム、使用、及び消去を行うように構成されている。ＩＯグループＩＯ１～ＩＯｐを含むセクタが最初に構成されたとき、セクタ内の全てのメモリセル１０及びインデックスメモリセル４２は消去される（例えば、「１」状態へと消去される）。インデックスメモリセル４２における「１」状態は、ＩＯグループＩＯ１～ＩＯｐ内の全ての物理ワードが消去され、プログラム可能であることを示す（最初の予備消去も不要）。その後、１つ以上のデータの入力ワードがＩＯグループＩＯ１～ＩＯｐにプログラムされ、記憶されるたびに、コントローラ６６は、インデックスメモリセル４２のステータスを最初に読み出す。そのステータスが、データの入力ワードを記憶するために十分な物理ワードが利用可能であることを示す場合、コントローラは、最初に消去動作を実行することなく、利用可能なメモリセルに当該データをプログラムする。しかしながら、そのステータスが、データの入力ワードを記憶するために利用可能な物理ワードが十分ではないことを示す場合、コントローラは、最初にセクタ消去を実行し、その結果、入力データは、ＩＯグループＩＯ１～ＩＯｐのメモリセル１０にプログラムされ得る。

【0028】

非限定的な例として、ｎ＝８、ｐ＝８、ＩＯグループ行＝２である図８を使用すると、セクタ消去後のＩＯグループＩＯ１～ＩＯ８内の１６個の全物理ワードについて、インデックスメモリセル４２内のインデックスビット情報の初期値は全て１（１１１１１１１１１１１１１１１１）であり、全ての物理ワードが介在プログラミングなしで消去済みであり、したがって、更なる消去は不要でプログラミングに利用可能であることを示す。データの入力ワードがＩＯグループＩＯ１～ＩＯ８にプログラムされる場合（図１０のステップ１を参照）、コントローラ６６はインデックスメモリセル４２（１）～４２（１６）からインデックスビット情報を読み出す（図１０のステップ２を参照）。これにより、１６個の全物理ワードが消去され、プログラムに利用可能である（最初の予備消去は不要）と示されることになる。次いで、コントローラ６６は、利用可能な物理ワードの１つ（例えば、第１の物理ワード）にデータのワードをプログラムし（図１０のステップ３を参照）、その対応するインデックスメモリセル４２を０状態にプログラムする（図１０のステップ４を参照）。１及び／又は０の組み合わせからなるプログラミングデータ（例えば、セルの物理ワード）は、必ずしもメモリセルのグループ内の全メモリセルがそのプログラム状態にプログラムされることを意味するわけではないことに留意されたい。むしろ、本明細書で使用されるようにメモリセルのグループにデータをプログラムすることは、グループ内の一部のメモリセルがプログラム状態にプログラムされ得、その一方、グループ内の他のメモリセルは消去状態のままにされ得ることを意味し、その結果、メモリセルのグループのプログラム状態及び消去状態の組み合わせは、記憶されている入力データの０及び１を反映し、その逆も同様である。したがって、グループ内の全メモリセルをプログラム状態（「０」）にプログラムすることも含み得る（例えば、入力データが全て０である場合、又はコントローラが０のメモリセル状態と１のデータを相関させる場合は全て１）。同様に、グループ内の全メモリセルを消去状態（「１」）のままにすることも含み得る（例えば、入力データが全て１である場合、又はコントローラが１のメモリセル状態と０のデータを相関させる場合は全て０））。この時点で、ＩＯグループＩＯ１～ＩＯ８内の１６個の全物理ワードについてのインデックスメモリセル４２内のインデックスビット情報は（０１１１１１１１１１１１１１１１）であり、ＩＯグループＩＯ１～ＩＯ８内の全物理ワードが消去され、第１の物理ワードを除いてプログラミングに利用可能（予備消去の実行は不要）であることを示す。今後、コントローラが第１の物理ワードへのデータのプログラムを必要とすることがあれば、インデックスビット情報は、前回の消去動作のときからずっと物理ワードのプログラムされた状態にあり、当該物理ワードを再プログラムする前に別の消去動作を実行する必要があることをコントローラに示すことになる。

【0029】

いずれの時点においても、コントローラ６６は、インデックスビット情報を使用して、消去動作を実行する必要なく、依然としてプログラミングに利用可能である物理ワードを判定し、消去動作を実行することなくプログラミングを継続することができる。例えば、本実施例を継続すると、次のデータのワードがＩＯグループＩＯ１～ＩＯ８にプログラムされる場合、インデックスビット情報は、第２の物理ワードが利用可能であることをコントローラに示し、第２の物理ワード及びそのインデックスメモリセル４２がプログラムされる。その後、インデックスビット情報は（００１１１１１１１１１１１１１１）となり、最初の２つの物理ワードは前回の消去動作以降にプログラムされており、他の物理ワードは、前回の消去動作以降にプログラムされておらず、最初に消去動作を実行することなくプログラミングに利用可能であることを示す。ＩＯグループＩＯ１～ＩＯ８内の物理ワードのプログラミングは、インデックスメモリセルがプログラミングを実行可能であること（すなわち、「１」）を示す、少なくとも１つの物理ワードが存在する限り、消去動作を全く行わずに継続することができる。インデックス情報が（００００００００００００００００）である場合、これは、前回の消去動作以降にＩＯグループＩＯ１～ＩＯ８内の全物理ワードがプログラムされたことを示し、これらの物理ワードのいずれかがプログラムされるのであれば、最初に消去動作を実行する必要がある（図１０のステップ５を参照）。ＩＯグループＩＯ１～ＩＯ８で消去動作が実行される場合、対応するインデックスメモリセル４２も消去されて「１」状態にリセットされ（図１０のステップ６を参照）、次いで、利用可能な物理ワードのうちの１つでプログラミングを開始することができる。

【0030】

したがって、インデックスユニット４０のインデックスメモリセル４２に記憶されたインデックス情報は、前回の消去動作以降にプログラムされたＩＯグループＩＯ１～ＩＯｐ内の物理ワード（「０」状態で表される）及び前回の消去動作以降プログラムされていない物理ワード（「１」状態で表される）のリアルタイムステータスインジケータを（コントローラ６６に、及び／又はオフチップのコントローラにも）提供する。これにより、コントローラ６６は、最初に消去動作を行う必要なく、データをメモリセルに安全にプログラムすることができる。プログラム動作中に不要な消去動作を回避することは、より高速のプログラム動作をもたらし、メモリセルの不要な損耗を低減する。

【0031】

インデックスメモリセル４２内のインデックスビット情報はまた、読み出し動作中も使用することができる。具体的には、コントローラ６６が読み出し動作を開始するときに、最新の更新された物理ワードのみにアクセスすることが望ましい場合がある。その場合、コントローラ６６は、最初に関連するインデックスメモリセル４２を読み出して、各々の前回の消去動作以降で直近にプログラムされた複数の物理ワードを判定することができる。次いで、コントローラは、旧版の（最新のプログラムが行われていない）又は各々の前回の消去動作以降にプログラムされていないかのいずれかである他の物理ワードの読み出しを回避することによって、読み出し動作を円滑にすることができる。例えば、インデックス情報が（０００１１１１１１１１１１１１１）であり、物理ワード３が直近にプログラムされたワードであることを表すとき（物理ワードがインデックス情報によって順番にプログラムされると仮定した場合）、物理ワード１及び２は旧版であり、物理ワード４～１６は未使用である。したがって、読み出し動作では、物理ワード３のみが読み出される。

【0032】

図８は、まとめてグループ化されたインデックスユニットを示すが、必ずしもそうである必要はない。例えば、図１１は、列ごとに１つのインデックスユニット４０がＩＯグループのうちの１つに直接隣接して位置する代替実施形態を示す。この構成は、インデックスユニットとＩＯグループとの間でソース線のピックアップを共有することによってアレイ効率を向上することができる。対照的に、図７の構成では、各インデックスビットは専用ソース線のピックアップを必要とし、そうでなければ、全てのインデックスメモリセル４２が同時に読み出されるときに、ＩＲが大幅に低下し得る。対応するＩＯグループのメモリセル１０と同一の行にインデックスユニット４０を配置することが好ましく、その結果、対応するメモリセル１０のプログラム及び消去と同じ動作を使用してプログラム及び消去を行うことができる。しかしながら、ＩＯグループＩＯ１～ＩＯｐのインデックスユニット４０は、メモリアレイ内の任意の位置に、又は更には同一チップ上の別個の位置に配置され得る。

【0033】

本発明は、本明細書に図示された上記実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。更に、図は、２行及び１セットのＩＯグループＩＯ１～ＩＯｐのみを含むセクタを示すが、メモリセルのセクタは、３行以上を含み得、複数セットのＩＯグループＩＯ１～ＩＯｐを含み得る。同様に、１セットのＩＯグループＩＯ１～ＩＯｐが２メモリセル行を含むように示されているが、１メモリセル行のみ又は３行以上のメモリセルを含み得る。また、インデックスユニット４０は、対応するＩＯグループＩＯ１～ＩＯｐと同数のメモリセル行を含むように示されているが、インデックスユニット４０内のメモリセル行の数は、対応するＩＯグループのメモリセル行の数とは異なり得る。インデックスセルは、初期消去状態を有し、その後、関連付けられた物理ワードがプログラムされると、プログラム状態にプログラムされるものとして上述されているが、その反対に、インデックスセルは最初にプログラム状態に設定されてプログラム可能であることを示し、その関連付けられた物理ワードがプログラムされると、消去状態に設定される（しかしながら、これには、インデックスメモリセルを個別に消去する能力を必要とすることになる）場合もあり得る。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び本明細書から明らかであるように、全ての方法ステップが例示された、又は特許請求された正確な順序で実行される必要はなく、むしろ、本発明のメモリデバイスの適切な形成又は動作が可能になる任意の順序で実行される。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。最後に、本明細書で使用される、「形成」及び「形成される」という用語は、材料堆積、材料化成、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】