特許 7350703 半導体装置の製造方法、及び、半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-15

(45)【発行日】2023-09-26

(54)【発明の名称】半導体装置の製造方法、及び、半導体装置

(51)【国際特許分類】

   H01L 23/48 20060101AFI20230919BHJP

【ＦＩ】

H01L23/48 H

H01L23/48 N

【請求項の数】 9

(21)【出願番号】P 2020156630

(22)【出願日】2020-09-17

(65)【公開番号】P2022050174

(43)【公開日】2022-03-30

【審査請求日】2022-05-16

(73)【特許権者】

【識別番号】390022471

【氏名又は名称】アオイ電子株式会社

(74)【代理人】

【識別番号】100102314

【弁理士】

【氏名又は名称】須藤 阿佐子

(74)【代理人】

【識別番号】100123984

【弁理士】

【氏名又は名称】須藤 晃伸

(72)【発明者】

【氏名】黒羽 淳史

【審査官】庄司 一隆

(56)【参考文献】

【文献】特開２００３－２７３２９１（ＪＰ，Ａ）

【文献】特開２０１０－１７７２７２（ＪＰ，Ａ）

【文献】特開２０００－３３２１６２（ＪＰ，Ａ）

【文献】特開平１１－１８６４８１（ＪＰ，Ａ）

【文献】特開２００６－３０３０２８（ＪＰ，Ａ）

【文献】特開２０１２－０６２３７２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／４８

(57)【特許請求の範囲】

【請求項1】

第１電極と第２電極とを有する複数の半導体素子を準備することと、
前記半導体素子を配置可能な領域をそれぞれ有する第１領域及び第２領域と、前記領域毎に配置される第１導体及び第２導体と、前記第１領域に配置され、前記第２領域に配置された前記第１導体を電気的に接続する第３導体と、前記第２領域に配置された前記第２導体を電気的に接続する第４導体と、前記第３導体と前記第４導体とを電気的に接続する接続導体と、を有する支持部を準備することと、
前記領域毎に前記半導体素子を配置し、前記第１電極と前記第１導体とを電気的に接続し、前記第２電極と前記第２導体とを電気的に接続することと、
前記半導体素子、前記第１導体、前記第２導体、第３導体、前記第４導体、及び前記接続導体の各々の少なくとも一部を封止することと、
を含み、
前記第１導体及び前記第２導体は、前記領域毎に前記半導体素子に対して同じ側に配置され、
前記第３導体は、前記領域毎に前記半導体素子に対して前記第１導体と反対側に配置され、
前記第４導体は、前記領域毎に前記半導体素子に対して前記第２導体と反対側に配置され、
前記接続導体は、前記半導体素子に対して前記第１導体及び前記第２導体と反対側に配置され、
前記第１領域に配置された前記第３導体、前記第４導体、及び前記接続導体は、前記第１領域に配置された前記半導体素子と電気的に接続されていない、半導体装置の製造方法。

【請求項2】

請求項１に記載の半導体装置の製造方法において、
前記第１領域と前記第２領域は、第１方向に並び、
前記支持部を前記第１方向に順に剥離することを含む、半導体装置の製造方法。

【請求項3】

請求項１または請求項２に記載の半導体装置の製造方法において、
前記支持部は、導電性を有する支持板上に形成されている半導体装置の製造方法。

【請求項4】

請求項１または請求項２に記載の半導体装置の製造方法において、
前記第３導体は、２つの前記領域の間において前記第１導体の隣に配置され、前記第１導体と電気的に接続される部分を有し、
前記第４導体は、２つの前記領域の間において前記第２導体の隣に配置され、前記第２導体と電気的に接続される部分を有する、半導体装置の製造方法。

【請求項5】

請求項４に記載の半導体装置の製造方法において、
前記第１導体と前記第３導体は連続して形成され、前記第２導体と前記第４導体は連続して形成される、半導体装置の製造方法。

【請求項6】

請求項４または５に記載の半導体装置の製造方法において、
前記第１導体と前記第３導体とを接続する部分の幅は、前記第１導体の幅よりも小さく、
前記第２導体と前記第４導体とを接続する部分の幅は、前記第２導体の幅よりも小さい、半導体装置の製造方法。

【請求項7】

請求項４から請求項６までのいずれか一項に記載の半導体装置の製造方法において、
前記第１領域と前記第２領域の間を切断することを含む、半導体装置の製造方法。

【請求項8】

第１電極と第２電極とを有する半導体素子と、
前記第１電極と電気的に接続される第１導体と、
前記第２電極と電気的に接続される第２導体と、
前記半導体素子と電気的に接続されない第３導体及び第４導体と、
前記第３導体と前記第４導体とを電気的に接続する接続導体と、
前記半導体素子、前記第１導体、前記第２導体、前記第３導体、前記第４導体、及び前記接続導体の各々の少なくとも一部を覆う封止部と、
を備え、
前記第１導体及び前記第２導体は、前記半導体素子に対して同じ側に設けられ、
前記第３導体は、前記半導体素子に対して前記第１導体と反対側に設けられ、
前記第４導体は、前記半導体素子に対して前記第２導体と反対側に設けられ、
前記接続導体は、前記半導体素子に対して前記第１導体及び前記第２導体と反対側に設けられている、半導体装置。

【請求項9】

請求項８に記載の半導体装置において、
前記第１導体及び前記第２導体は、前記封止部の一部の端部まで設けられ、
前記第３導体及び前記第４導体は、前記封止部の他の端部まで設けられる半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法、及び、半導体装置に関する。

【背景技術】

【0002】

リードレス表面実装型の半導体装置を可撓性平板状の金属基板上に形成し、金属基板を剥離して製造する、半導体装置の製造方法が知られている（特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００２－１６１８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載の半導体装置の製造方法では、金属基板の剥離によって剥離帯電が生じた場合に半導体装置にＥＳＤ破壊が生じるおそれがある。

【課題を解決するための手段】

【0005】

本発明の第１の態様によると、半導体装置の製造方法は、第１電極と第２電極とを有する半導体素子を準備することと、前記半導体素子を配置可能な領域をそれぞれ有する第１領域及び第２領域と、前記領域毎に配置される第１導体及び第２導体と、前記第１領域に配置され、前記第２領域に配置された前記第１導体及び前記第２導体を電気的に接続する第３導体と、を有する支持部を準備することと、前記領域に前記半導体素子を配置し、前記第１電極と前記第１導体とを電気的に接続し、前記第２電極と前記第２導体とを電気的に接続することと、前記半導体素子、前記第１導体、前記第２導体、及び前記第３導体の各々の少なくとも一部を封止することと、を含む。
本発明の第２の態様によると、半導体装置は、第１電極と第２電極とを有する半導体素子と、前記第１電極と電気的に接続される第１導体と、前記第２電極と電気的に接続される第２導体と、前記半導体素子と電気的に接続されない第３導体及び第４導体と、前記第３導体と前記第４導体とを電気的に接続する接続導体と、前記半導体素子、前記第１導体、前記第２導体、前記第３導体、前記第４導体、及び前記接続導体の各々の少なくとも一部を覆う封止部と、を備える。

【発明の効果】

【0006】

本発明によれば、ＥＳＤ破壊を抑制することができる。

【図面の簡単な説明】

【0007】

【図1】実施の形態に係る半導体装置の構成例を示す図である。

【図2】実施の形態に係る半導体装置の切り分け前後の状態を示す模式図である。

【図3】実施の形態に係る半導体装置の製造方法の一例を示す図である。

【図4】変形例１に係る半導体装置の構成例を説明するための図である。

【図5】変形例１に係る半導体装置の構成例を説明するための図である。

【図6】変形例２に係る半導体装置の構成例を説明するための図である。

【図7】変形例２に係る半導体装置の構成例を説明するための図である。

【発明を実施するための形態】

【0008】

（実施の形態）
図１は、実施の形態に係る半導体装置１０の構成例を示す図である。半導体装置１０は、半導体素子２０と、半導体素子２０の周囲に設けられる複数の導体１２と、複数の接続導体１４と、封止部３０とを備える。本実施の形態では、可搬性を有する支持板に端子（導体１２）を形成し、支持部に半導体素子２０を搭載して支持部の端子と半導体素子２０の電極とを接続し、封止部３０を形成した後に支持部を剥離し、ダイシングが行われることにより、図１に示す個々の半導体装置１０を得ることができる。

【0009】

図１（ａ）、（ｂ）に示す例では、半導体装置１０には、第１導体１２ａ、第２導体１２ｂ、第３導体１２ｃ、第４導体１２ｄ、第１接続導体１４ａ、第２接続導体１４ｂ、及び第３接続導体１４ｃが設けられる。以下では、第１導体１２ａ、第２導体１２ｂ、第３導体１２ｃ、第４導体１２ｄを、それぞれ、第１端子１２ａ、第２端子１２ｂ、第３端子１２ｃ、第４端子１２ｄと称する。

【0010】

半導体素子２０は、トランジスタ、ダイオード等の半導体素子である。半導体素子２０は、プロセッサ、メモリ、センサ、その他の集積回路であってもよい。半導体素子２０は、シリコン、化合物半導体などの半導体材料を用いて構成され、半導体チップともいえる。

【0011】

半導体素子２０は、例えば、半導体基板を用いて構成され、複数の電極２１を有する。図１に示す例では、半導体素子２０には、第１電極２１ａ及び第２電極２１ｂが設けられる。第１電極２１ａ及び第２電極２１ｂは、図１に示すように、半導体素子２０の一方の面に配置される。第１電極２１ａ及び第２電極２１ｂは、半導体素子２０の端子であり、半導体素子２０の内部の回路素子と電気的に接続される。

【0012】

図１（ａ）において、半導体素子２０は、上述した可搬性を有する支持板に接着するための接着部１６で覆われている。接着部１６はＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）と呼ばれるシート状の接着部材であり、絶縁性を有している。

【0013】

半導体装置１０において半導体素子２０が配置される領域の周囲には、第１端子１２ａ、第２端子１２ｂ、第３端子１２ｃ、及び第４端子１２ｄが設けられる。第１端子１２ａ～第４端子１２ｄは、半導体素子２０の外周に沿って互いに間隔をあけて配置される。第１端子１２ａ～第４端子１２ｄは、銅などの金属材料を用いて構成される。第１端子１２ａ～第４端子１２ｄは、電鋳技術を用いて、上述の支持板上に形成される。

【0014】

一例として、第１端子１２ａ及び第２端子１２ｂは、半導体素子２０の一辺に沿って配置される。第３端子１２ｃ及び第４端子１２ｄは、半導体素子２０の辺のうち第１端子１２ａ及び第２端子１２ｂが沿って配置される一辺に対向する他辺に沿って配置される。

【0015】

なお、図１では、矩形状の第１端子１２ａ～第４端子１２ｄが半導体装置１０に設けられる例について図示しているが、第１端子１２ａ～第４端子１２ｄの形状は、適宜変更可能であり、半円形、多角形、その他の形状であってもよい。半導体素子２０の一辺側および他辺側に設ける端子の数はそれぞれ３つ以上であっても良く、また、同数ずつでなくとも良い。

【0016】

第１端子１２ａは、図１（ｂ）に示すように、第１接続導体１４ａを介して、半導体素子２０の第１電極２１ａと電気的に接続される。第２端子１２ｂは、第２接続導体１４ｂを介して、半導体素子２０の第２電極２１ｂと電気的に接続される。

【0017】

第１端子１２ａと第２端子１２ｂは、図１（ｂ）に示すように、紙面上下方向（Ｙ軸方向）に並んで配置される。他の図において、図１の座標軸を基準として、それぞれの図の向きが分かるように座標軸を表示する。

【0018】

第３端子１２ｃは、半導体素子２０に対して第１端子１２ａと反対側に設けられる。第４端子１２ｄは、半導体素子２０に対して第２端子１２ｂと反対側に設けられる。図１（ｂ）に示すように、第３端子１２ｃと第４端子１２ｄは、Ｙ軸方向に並んで配置される。第３端子１２ｃと第４端子１２ｄは、Ｙ軸方向に配列されるともいえる。

【0019】

第３端子１２ｃ及び第４端子１２ｄは、それぞれ、半導体素子２０の電極と電気的に接続されない端子であり、ダミーの端子ともいえる。半導体装置１０では、第３端子１２ｃ及び第４端子１２ｄが設けられることにより、端子レイアウトの対称性を確保することができ、半導体装置１０を基板に実装する際のはんだ接合力の偏りを防ぐことが出来る。また、本実施の形態では、第３端子１２ｃと第４端子１２ｄは、第３接続導体１４ｃを介して、互いに電気的に接続される。

【0020】

第１接続導体１４ａ、第２接続導体１４ｂ、及び第３接続導体１４ｃは、それぞれ、例えば銅、金などの金属による配線であり、図１に示す例ではワイヤ（ボンディングワイヤ）である。上述したように、第１接続導体１４ａは、第１電極２１ａと第１端子１２ａとを電気的に接続する。第２接続導体１４ｂは、第２電極２１ｂと第２端子１２ｂとを電気的に接続する。また、第３接続導体１４ｃは、第３端子１２ｃと第４端子１２ｄとを電気的に接続する。なお、第３端子１２ｃ及び第４端子１２ｄは、１つの端子として一体的に構成されてもよく、第３接続導体１４ｃを設けないようにしてもよい。

【0021】

封止部３０は、半導体素子２０及び半導体素子２０の周囲に設けられた部材の各々の少なくとも一部を覆う（被覆する）ように設けられる。封止部３０は、エポキシ樹脂等の樹脂を用いて形成され、半導体素子２０及び第１端子１２ａ～第４端子１２ｄの各々の一部を封止することで半導体装置１０として一体化される。

【0022】

図１（ａ）に示すように、半導体装置１０の下面においては、接着部１６および第１端子１２ａ～第４端子１２ｄの下面が封止部３０から露出する。

【0023】

また、図１に示す半導体装置１０では、半導体素子２０が部分的に露出するように封止部３０によって封止され、すり鉢状の開口部２５が設けられる。図１（ａ）に示すように、半導体素子２０の上面において、半導体素子２０のセンサー部を含む中央領域は露出し、半導体素子２０のセンサー部以外の領域は封止部３０により封止される。なお、開口部２５の形状は、適宜変更可能であり、矩形、その他の形状であってもよい。また、半導体素子２０がセンサーとしての機能を有しない場合は半導体装置１０に開口部２５を設けなくてもよい。

【0024】

半導体装置１０は、プリント基板、ガラス基板等の基板に設けられた端子と、はんだ等の導電性材料により第１端子１２ａ～第４端子１２ｄを接続することで実装される。

【0025】

図２（ａ）は、個々の半導体装置１０に切り分ける前の状態を示している。図２（ｂ）は、個々の半導体装置１０に切り分けた後の状態を示している。なお、図２（ａ）、（ｂ）では、Ｘ軸方向に並ぶ２つの半導体装置１０のみを図示しているが、半導体装置１０の数及び配置は、図示した例に限られない。半導体装置１０が、Ｘ軸方向及びＹ軸方向に多数並んで設けられてもよい。

【0026】

図２（ａ）に示す支持板１００は、可撓性を有する導電性部材により構成される。支持板１００は、金属材料（例えばステンレス）を用いて構成される。支持板１００は、半導体素子２０を搭載可能な複数の領域４０（以下、素子搭載領域と称する）を有する。半導体素子２０は、あらかじめ半導体素子２０の下面に用意された接着部１６により、素子搭載領域４０に接着される。図２（ａ）に示す点線１１０は、半導体装置１０毎に分離する切断工程において、切断する切断線を模式的に表している。

【0027】

図２において、領域５０は、切断線１１０により囲まれる領域であり、個々の半導体装置１０の領域（以下、装置領域と称する）となる。装置領域５０は、半導体装置１０毎の領域であり、半導体素子２０の素子搭載領域４０を含む。装置領域５０では、上述したように素子搭載領域４０の周囲に第１端子１２ａ～第４端子１２ｄ等が設けられる。図２では、半導体装置１０ａの領域となる装置領域５０ａと、半導体装置１０ｂの領域となる装置領域５０ｂとを図示している。

【0028】

第１端子１２ａ～第４端子１２ｄは、電鋳により、支持板１００上に予め形成されている。図２（ａ）に示すように、個々の半導体装置１０に切り分ける前の状態では、隣り合う素子搭載領域４０の間において、第３端子１２ｃと第１端子１２ａは連続して形成されており、第４端子１２ｄと第２端子１２ｂも連続して形成されている。

【0029】

図２（ａ）において、第３端子１２ｃ及び第４端子１２ｄは、上述のように、封止部３０内において第３接続導体１４ｃを介して互いに電気的に接続される。上述のように、図２（ａ）に示す状態では、第１端子１２ａがその隣に位置する第３端子１２ｃに接続され、第２端子１２ｂがその隣に位置する第４端子１２ｄに接続される。また、第３端子１２ｃと第４端子１２ｄとが電気的に接続される。このため、個々の半導体装置１０に切り分ける前の状態では、第１端子１２ａ、第２端子１２ｂ、第３端子１２ｃ、及び第４端子１２ｄが互いに電気的に接続された状態となる。

【0030】

封止部３０の形成後に支持板１００の剥離を行う場合、支持板１００はＸ軸方向に順に剥離される。支持部１００の剥離が機械的に進行する際、剥離帯電が生じ得る。

【0031】

一般的に、剥離帯電が生じた場合、半導体装置の端子が帯電し、端子間に電位差が生じ得る。例えば、或る端子と他の端子との間に電位差が生じることで、その或る端子に電気的に接続されるワイヤ及び電極と、半導体素子の内部回路と、他の端子に電気的に接続されるワイヤ及び電極とを介して、或る端子と他の端子との間で放電が生じ得る。この放電によって半導体素子に過剰な電荷が供給され、半導体素子の特性劣化が生じる場合、ＥＳＤ破壊（静電破壊）に至る場合がある。特に、半導体素子の耐圧が低い（弱い）場合に、半導体素子のＥＳＤ破壊が発生し易い傾向がある。

【0032】

そこで、本実施の形態では、個々の半導体装置１０に切り分ける前の状態において、半導体素子２０に電気的に接続される第１端子１２ａと第２端子１２ｂは、ダミー端子である第３端子１２ｃ及び第４端子１２ｄを介して、互いに電気的に接続される。図２（ａ）に示す例では、装置領域５０ａの第３端子１２ｃ及び第４端子１２ｄが、装置領域５０ｂの第１端子１２ａ及び第２端子１２ｂを電気的に接続している。第１端子１２ａ～第４端子１２ｄは、互いに電気的に接続され、同じ電位となる。このため、剥離帯電が生じた場合に端子間に電位差が生じることを防ぐことができ、剥離帯電による放電が生じることを抑制することができる。これにより、半導体素子２０の劣化又は破壊を防ぐことが可能となる。半導体素子の耐圧が低い（弱い）場合であっても、ＥＳＤ破壊が生じることを抑制することができる。

【0033】

図２（ｂ）に示すように、個々の半導体装置１０に切り分けた後の状態では、第１端子１２ａと第３端子１２ｃとが分離し、第２端子１２ｂと第４端子１２ｄとが分離されることで、第１端子１２ａ～第４端子１２ｄは電気的に切断され、互いに独立した端子となる。

【0034】

また、図２（ｂ）に示すように、第１端子１２ａ～第４端子１２ｄは、それぞれ、半導体装置１０の外周部（縁部）まで設けられる端子となる。第１端子１２ａ及び第２端子１２ｂは、半導体装置１０の端部１０ａまで達し、外部に露出している。また、第３端子１２ｃ及び第４端子１２ｄは、半導体装置１０の別の端部１０ａまで達し、外部に露出している。

【0035】

第１端子１２ａ～第４端子１２ｄが封止部３０の端部３０ａまで設けられ、封止部３０の端部３０ａから第１端子１２ａ～第４端子１２ｄの端面が露出しているともいえる。このため、半導体装置１０をプリント基板等にはんだ等の導電性材料により接合した場合、第１端子１２ａ～第４端子１２ｄの端面（側面）部分に、はんだフィレットを形成することができる。これにより、外観検査による接合不良の発見を容易にすることが出来る。

【0036】

次に、実施の形態に係る半導体装置１０の製造方法の一例について説明する。図３は、実施の形態に係る半導体装置の製造方法の一例を示す図である。まず、支持板１００として、可撓性を有する導電性基板、例えばＳＵＳ（ステンレス鋼）板を準備する。支持板１００の表面に第１端子１２ａ～第４端子１２ｄを、電鋳処理によって金属材料を電着することによって形成する。この場合、例えば、第１端子１２ａ～第４端子１２ｄの材料となる金属材料（例えば銅）と、レジストパターンが形成された支持板１００とを所定温度の溶液中に浸しながら、支持板１００を通電する。このように電鋳処理が行われ、支持板１００の表面に第１端子１２ａ～第４端子１２ｄが形成される。

【0037】

次に、ダイボンディング工程において、支持板１００の表面の素子搭載領域４０に、接着部１６により半導体素子２０を接着する。そして、ワイヤーボンディング工程において、半導体素子２０の第１電極２１ａと第１端子１２ａとを第１接続導体１４ａにより接続し、半導体素子２０の第２電極２１ｂと第２端子１２ｂとを第２接続導体１４ｂにより接続し、第３端子１２ｃと第４端子１２ｄとを第３接続導体１４ｃにより接続する。

【0038】

その後、モールド工程において封止部３０を形成する。この場合、図３（ａ）に示すように、半導体素子２０及び第１端子１２ａ～第４端子１２ｄの各々の下面が封止部３０の下面と同一な平面上となる。

【0039】

次に、図３（ｂ）に模式的に示すように、半導体素子２０及び第１端子１２ａ～第４端子１２ｄ等を封止する封止部３０、第１端子１２ａ～第４端子１２ｄ、及び半導体素子２０から、支持板１００を剥離する。支持板１００が除去されることにより、封止部３０の下面側では、半導体素子２０及び第１端子１２ａ～第４端子１２ｄの各々の下面が露出する。

【0040】

次に、図３（ｃ）に示すように、切断工程において、封止部３０を切断線１１０で切断し、半導体装置１０毎に分離する。この場合、封止部３０の一部と切断線１１０上の端子１２が共に切断され、個々の樹脂パッケージに分割される。以上のような製造方法によって、図１に示す半導体装置１０を製造することができる。なお、図３に示す半導体装置の製造方法は、あくまでも一例であって、異なる製造方法を採用してもよい。種々の製造方法により半導体装置を製造することができる。

【0041】

上述した実施の形態によれば、次の作用効果が得られる。
（１）半導体装置１０の製造方法は、第１電極（第１電極２１ａ）と第２電極（第２電極２１ｂ）とを有する半導体素子２０を準備することと、半導体素子を配置可能な領域（素子搭載領域４０）をそれぞれ有する第１領域（装置領域５０ａ）及び第２領域（装置領域５０ｂ）と、領域毎に配置される第１導体及び第２導体（第１端子１２ａ、第２端子１２ｂ）と、第１領域に配置され、第２領域に配置された第１導体及び第２導体を電気的に接続する第３導体（第３端子１２ｃ、第４端子１２ｄ）と、を有する支持部（支持板１００）を準備することと、領域に半導体素子を配置し、第１電極と第１導体とを電気的に接続し、第２電極と第２導体とを電気的に接続することと、半導体素子、第１導体、第２導体、及び第３導体の各々の少なくとも一部を封止することと、を含む。本実施の形態では、半導体素子２０の電極に接続される第１端子１２ａ及び第２端子１２ｂが、第３端子１２ｃ及び第４端子１２ｄを介して、互いに電気的に接続される。このため、剥離帯電が生じた場合に端子間に電位差が生じることを防ぐことができ、半導体装置１０の劣化、ＥＳＤ破壊が生じることを抑制することができる。

【0042】

（２）半導体装置１０は、第１電極と第２電極とを有する半導体素子と、第１電極と電気的に接続される第１導体と、第２電極と電気的に接続される第２導体と、半導体素子と電気的に接続されない第３導体及び第４導体と、第３導体と第４導体とを電気的に接続する接続導体と、半導体素子、第１導体、第２導体、第３導体、第４導体、及び接続導体の各々の少なくとも一部を覆う封止部と、を備える。このようにしたので、本実施の形態では、半導体素子２０の電極に接続される第１端子１２ａ及び第２端子１２ｂを、第３端子１２ｃ及び第４端子１２ｄを介して、互いに電気的に接続することが可能となる。このため、剥離帯電が生じた場合に、半導体装置１０のＥＳＤ破壊が生じることを抑制することができる。

【0043】

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。

【0044】

（変形例１）
上述した実施の形態では、第３接続導体１４ｃがワイヤにより構成される例について説明した。第３接続導体１４ｃは、図４に示すように、第１端子１２ａ～第４端子１２ｄと同様に、電鋳により形成しても良い。また、図５に示すように、Ｙ軸方向に延びる第３接続導体１４ｃを形成し、Ｙ軸方向に並ぶ複数の第１端子１２ａ～第４端子１２ｄの各々を電気的に接続するようにしてもよい。

【0045】

（変形例２）
図６に示すように、切断線１１０上の端子１２のＹ軸方向の幅が第１端子１２ａ又は第３端子１２ｃのＹ軸方向の幅よりも小さくなるように形成してもよい。また、図７に示すように、切断線１１０上の端子１２のＺ軸方向の幅が第１端子１２ａ～第４端子１２ｄの各々のＺ軸方向の幅よりも小さくなるように形成してもよい。切断工程においてダイシングブレードが切断する金属部分の面積が減少することで、ダイシングブレードの劣化又は破損が生じることを抑制し、また、切断時の金属の飛散を減少させることが出来る。

【0046】

上記では、種々の実施形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

【符号の説明】

【0047】

１０…半導体装置、１２ａ…第１端子、１２ｂ…第２端子、１２ｃ…第３端子、１２ｄ…第４端子、２０…半導体素子、２１ａ…第１電極、２１ｂ…第２電極、１４ａ…第１接続導体、１４ｂ…第２接続導体、１４ｃ…第３接続導体、１６…接着部、３０…封止部、４０…素子搭載領域、５０…装置領域、１００…支持板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】