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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-15
(45)【発行日】2023-09-26
(54)【発明の名称】劣化検出装置及び劣化検出方法
(51)【国際特許分類】
   G01R 31/26 20200101AFI20230919BHJP
【FI】
G01R31/26 A
【請求項の数】 5
(21)【出願番号】P 2020157657
(22)【出願日】2020-09-18
(65)【公開番号】P2022051269
(43)【公開日】2022-03-31
【審査請求日】2022-06-22
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス&ストレージ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】間島 秀明
【審査官】島▲崎▼ 純一
(56)【参考文献】
【文献】特開平09-257870(JP,A)
【文献】特開2005-045963(JP,A)
【文献】特開2017-189049(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G01R 31/26
G01R 19/00
(57)【特許請求の範囲】
【請求項1】
電源供給端と出力端との間にソース及びドレインが接続された出力トランジスタと、
前記出力トランジスタのオン/オフを制御する駆動信号を前記出力トランジスタに供給する駆動回路と、
前記出力トランジスタがオン状態からオフ状態に移行した時にドレイン電荷に応じてソース側から放出される出力電流所定の期間積分し、前記積分された値と所定のしきい値を比較して、前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する出力回路、もしくは前記積分された値と前記所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する出力回路と、
を具備することを特徴とする劣化検出装置。
【請求項2】
前記出力トランジスタは、GaNトランジスタであることを特徴とする請求項1に記載の劣化検出装置。
【請求項3】
電源供給端と出力端との間にソース及びドレインが接続された出力トランジスタと、
前記出力トランジスタのオン/オフを制御する駆動信号を前記出力トランジスタに供給する駆動回路と、
前記出力トランジスタ直列に接続されたソース及びドレインを有し、前記出力トランジスタの出力電流が供給される第2の出力トランジスタ
前記第2の出力トランジスタのソースドレイン間電圧を電流に変換する電圧/電流変換回路と、
前記出力トランジスタがオン状態からオフ状態に移行した時にドレイン電荷に応じてソース側から放出される出力電流に応じて前記電圧/電流変換回路から出力される電流を積分する積分回路と、
前記積分回路で積分された値と所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する判定回路、もしくは前記積分された値と前記所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する判定回路と、
を具備することを特徴とする化検出装置。
【請求項4】
電源供給端と出力端との間にソース及びドレインが接続された出力トランジスタをオン状態からオフ状態に移行させるステップと、
前記出力トランジスタがオフ状態に移行したドレイン電荷に応じてソース側から放出される出力電流を所定の期間積分するステップと、
前記積分された値と所定のしきい値を比較して、前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタ劣化無しと判定し、前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタが劣化有りと判定する、もしくは前記積分された値と前記所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化無しと判定し、前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化有りと判定するステップと、
を具備する劣化検出方法。
【請求項5】
前記出力トランジスタは、GaNトランジスタであることを特徴とする請求項4に記載の劣化検出方法。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、劣化検出装置及び劣化検出方法に関する。
【背景技術】
【0002】
従来、出力トランジスタとしてGaN(窒化ガリューム)トランジスタを用いた電源回路の技術が開示されている。GaNトランジスタで構成されるスイッチング素子は高耐圧で低損失である為、高電圧を出力する電源回路への適用に好適する。GaNトランジスタがオン状態の際にGaNトランジスタに蓄積される電荷(以降、ドレイン電荷と言う)とオン抵抗との相関についての研究が行われている。電源回路の消費電力を軽減する為には、オン抵抗の小さい出力トランジスタを使用することが望ましい。出力トランジスタのオン抵抗の増加は、出力トランジスタが劣化したことを示す指標となる。出力トランジスタの劣化状態を容易に検出することが出来る劣化検出装置及び劣化検出方法が望まれる。
【先行技術文献】
【特許文献】
【0003】
【文献】特開2011-220767号公報
【文献】特開2017-5974号公報
【非特許文献】
【0004】
【文献】T. Sugiyama et al.、 "Evaluation methodology for current collapse phenomenon of GaN HEMTs、"2018 IEEE International Reliability Physics Symposium (IRPS)、 Burlingame、 CA、 2018、 pp.
【発明の概要】
【発明が解決しようとする課題】
【0005】
一つの実施形態は、出力トランジスタの劣化状態を容易に検出することが出来る劣化検出装置及び劣化検出方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
一つの実施形態によれば、劣化検出装置は、電源供給端と出力端との間にソース及びドレインが接続された出力トランジスタと、前記出力トランジスタのオン/オフを制御する駆動信号を前記出力トランジスタに供給する駆動回路と、前記出力トランジスタがオン状態からオフ状態に移行した時にドレイン電荷に応じてソース側から放出される出力電流所定の期間積分し、前記積分された値と所定のしきい値を比較して、前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する、もしくは前記積分された値と前記所定のしきい値とを比較して、前記積分された値が前記所定のしきい値より小さいことに応じて前記出力トランジスタの劣化無しを示し前記積分された値が前記所定のしきい値より大きいことに応じて前記出力トランジスタの劣化有りを示す信号を出力する出力回路と、を具備する。
【図面の簡単な説明】
【0007】
図1図1は、第1の実施形態の劣化検出装置を示す図。
図2図2は、劣化検出方法について説明する為の図。
図3図3は、劣化検出方法を示すフローチャート。
図4図4は、第2の実施形態の劣化検出装置の構成を示す図。
【発明を実施するための形態】
【0008】
以下に添付図面を参照して、実施形態にかかる劣化検出装置及び劣化検出方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0009】
(第1の実施形態)
図1は、第1の実施形態の劣化検出装置の構成を示す図である。本実施形態は、電源電圧が印加される電源供給端11と出力端30との間に、主電流路であるソース・ドレイン路が接続された出力トランジスタQ1を有する。電源供給端11には、DC入力電圧が印加される。出力トランジスタは、例えば、GaNを材料とするNチャネル型のGaNトランジスタである。GaNを材料とするMOSトランジスタは、ドレイン・ソース間の主電流路がGaNで構成される。
【0010】
出力端30と接地との間に、主電流路であるソース・ドレイン路が接続された出力トランジスタQ2を有する。出力トランジスタQ2は、例えば、Nチャネル型のGaNトランジスタで有る。
【0011】
本実施形態は、出力トランジスタQ1、Q2のオン/オフを制御する駆動信号を供給する駆動回路10を有する。駆動回路10は、出力トランジスタQ1、Q2が同時にオンすることにより、電源供給端11と接地間に貫通電流が生じない様に、所謂、デッドタイムを設けて出力トランジスタQ1、Q2に駆動信号を供給する。駆動信号を供給するタイミングの情報は、駆動回路10から演算処理回路20に供給される。
【0012】
インダクタLの一端が出力端30に接続される。インダクタLの他端は、出力コンデンサCの一端に接続されると共に、出力端子40に接続される。出力コンデンサCの他端は、接地される。出力トランジスタQ1、Q2を相補的にオン/オフさせることで出力端30からインダクタ電流IがインダクタLに流れ、出力端子40から所定のDC出力電圧Voutを出力するDC/DCコンバータが構成される。
【0013】
出力トランジスタQ1のソースと出力端30との間には、電流センサ17が設けられる。電流センサ17から信号は、アイソレータ13に供給される。アイソレータ13は、入力側と出力側が電気的に絶縁された構成を有する。アイソレータ13は、例えば、誘導性、あるいは、容量性の構成を有する。アイソレータ13からの出力信号は、AD変換回路14に供給される。AD変換回路14は、アイソレータ13からの出力信号をデジタル値に変換して、演算処理回路20に供給する。演算処理回路20は、例えば、CPU(Centarl Processing Unit)で構成する。
【0014】
出力トランジスタQ2のソースと接地との間には、電流センサ18が設けられる。電流センサ18から信号は、アイソレータ15に供給される。アイソレータ15は、アイソレータ13と同様の構成を有する。アイソレータ15からの出力信号は、AD変換回路16に供給される。AD変換回路16は、アイソレータ15からの出力信号をデジタル値に変換して、演算処理回路20に供給する。
【0015】
演算処理回路20は、出力トランジスタQ1がオン状態からオフ状態になった時に出力トランジスタQ1がオフの状態で出力する出力電流Id1を所定の期間積分する。演算処理回路20は、出力電流Id1の積分値と所定のしきい値を比較して、その比較結果に応じて出力トランジスタQ1の劣化状態を示す検出信号Detを出力する。例えば、出力電流Id1の積分値がしきい値より小さい場合に、劣化が生じていることを示すHレベルの検出信号Detを出力する。同様に、演算処理回路20は、出力トランジスタQ2がオン状態からオフ状態になった時に出力トランジスタQ2がオフの状態で出力する出力電流Id2を所定の期間積分する。演算処理回路20は、出力電流Id2の積分値と所定のしきい値を比較して、その比較結果に応じて出力トランジスタQ2の劣化状態を示す検出信号Detを出力する。便宜的に、夫々の出力トランジスタQ1、Q2がオンの時のドレイン電流をID1、ID2で示す。
【0016】
演算処理回路20が出力トランジスタQ1の出力電流Id1を積算する期間は、例えば、駆動回路10が出力トランジスタQ1をオンからオフに移行させる駆動信号を出力トランジスタQ1に供給したタイミングから、出力トランジスタQ1をオフからオンに移行させる駆動信号を出力トランジスタQ1に供給するタイミングまでの期間である。
【0017】
同様に、演算処理回路20が出力トランジスタQ2の出力電流Id2を積算する期間は、例えば、駆動回路10が出力トランジスタQ2をオンからオフに移行させる駆動信号を出力トランジスタQ2に供給したタイミングから、出力トランジスタQ2をオフからオンに移行させる駆動信号を出力トランジスタQ2に供給するタイミングまでの期間である。
【0018】
GaNトランジスタのオン抵抗は、ドレイン電荷と相間関係を有することが研究により知られている。従って、出力トランジスタQ1、Q2としてGaNトランジスタを用いた場合には、出力トランジスタQ1、Q2がオン状態からオフ状態に移行した時に出力電流として放出されるドレイン電荷を検出することによって出力トランジスタQ1、Q2のオン抵抗の状態を検出することが出来る。
【0019】
例えば、出力トランジスタQ1、Q2の初期のドレイン電荷の情報に基づいてしきい値を設定し、駆動中の出力トランジスタQ1、Q2の出力電流Id1、Id2の積分値をしきい値と比較することで、出力トランジスタQ1、Q2のオン抵抗の状態を検出することが出来る。出力トランジスタQ1、Q2のオン抵抗が大きくなると電力消費が増大する。従って、出力トランジスタQ1、Q2のオン抵抗の情報は、劣化状態を示す指標とすることが出来る。
【0020】
第1の実施形態によれば、出力トランジスタQ1、Q2がオン状態からオフ状態に移行した後の出力トランジスタQ1、Q2の出力電流Id1、Id2を所定の期間積分して、その積分値と所定のしきい値を比較する演算処理回路20を有する。演算処理回路20は、比較結果に応じて検出信号Detを出力する。検出信号Detは、出力トランジスタQ1、Q2のオン抵抗の状態を示す。従って、検出信号Detにより出力トランジスタQ1、Q2のオン抵抗が増加し、劣化が生じたことを把握することが出来る。出力トランジスタQ1、Q2がDC/DCコンバータの出力トランジスタを構成する場合には、出力トランジスタQ1、Q2のオン抵抗の増加によりDC/DCコンバータの電力消費が増大していることを検出することが出来る。
【0021】
図2は、出力トランジスタの劣化検出の方法について説明する為の図である。横軸はドレイン電荷Qossを示す。縦軸は、GaNトランジスタのオン抵抗の比(=検出時のオン抵抗/初期のオン抵抗)を示す。GaNトランジスタのオン抵抗とドレイン電荷は、実線100で示す様に、ドレイン電荷が大きい時にはオン抵抗が小さく、ドレイン電荷が小さくなるとオン抵抗が大きくなる。従って、例えば、出力トランジスタの初期のドレイン電荷に基づいてしきい値QTHを設定し、ドレイン電荷がしきい値QTH以上の場合には、出力トランジスタに劣化が無い状態と判定し、しきい値QTHよりも小さくなった場合には、出力トランジスタに劣化が有ると判定することが出来る。出力トランジスタのドレイン電荷は、出力トランジスタがオン状態からオフ状態に移行した後に、出力トランジスタから出力される出力電流を積分することにより検出することが出来る。
【0022】
図3は、出力トランジスタの劣化検出方法を示すフローチャートである。既述した第1の実施形態において実施される。出力トランジスタQ1の劣化状態を検出する場合について説明する。駆動回路10からの駆動信号によって出力トランジスタQ1をオンにする(S10)。次に、駆動回路10からの駆動信号によって出力トランジスタQ1をオフにする(S11)。
【0023】
出力トランジスタQ1がオフの状態で出力する出力電流Id1の積分を開始する(S12)。出力トランジスタQ1がオン/オフするタイミングは、駆動回路10から演算処理回路20に供給される情報により検知する。出力トランジスタQ1もしくはQ2をオンにした場合(S13:Yes)には、出力トランジスタQ1の出力電流Id1の積分を終了する(S14)。出力トランジスタQ1がオフの間(S13:No)は、出力トランジスタQ1の出力電流Id1の積分を継続する。
【0024】
出力電流Id1の積分を終了した後、出力電流Id1の積分値を所定のしきい値と比較する(S15)。出力電流Id1の積分値が、しきい値以上(S15:Yes)の場合には、出力トランジスタQ1の劣化無しと判定する(S16)。出力電流Id1の積分値が、しきい値よりも小さい場合(S15:No)には、出力トランジスタQ1に劣化有りと判定する(S17)。
【0025】
出力トランジスタQ1がオン状態からオフ状態になった時に、オフ状態で出力される出力電流Id1を積分することにより、出力トランジスタQ1のドレイン電荷を検出することが出来る。出力トランジスタQ1のドレイン電荷を検出することにより、出力トランジスタQ1のオン抵抗の状態を検出して、劣化状態を容易に検出することが出来る。
【0026】
出力トランジスタQ2についても、同様に、出力トランジスタQ2が、オン状態からオフ状態に移行した後、出力トランジスタQ2が出力する出力電流Id2を積分して、その積分値としきい値を比較することにより、出力トランジスタQ2のオン抵抗の状態を検出して、劣化状態を容易に検出することが出来る。出力トランジスタQ2の劣化状態を検出する場合は、図3に示すフローチャートにおいて、出力トランジスタQ1を出力トランジスタQ2に置き換え、出力電流Id1を出力トランジスタQ2の出力電流Id2に置き換えたフローで示すことが出来る。
【0027】
(第2の実施形態)
図4は、第2の実施形態の劣化検出装置の構成を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。本実施形態は、出力トランジスタQ1の主電流路であるソース・ドレイン路に直列に接続されたソース・ドレイン路を有する出力トランジスタQ11を有する。出力トランジスタQ11は、例えば、Siで構成されるSiトランジスタである。
【0028】
駆動回路10は、出力トランジスタQ1、Q11のゲートに、駆動信号を供給する。駆動回路10からの駆動信号によって出力トランジスタQ1、Q11のオン/オフが制御される。出力トランジスタQ1がGaNトランジスタの場合、負電圧の駆動信号により出力トランジスタQ1をオフさせる。本実施形態においては、出力トランジスタQ11は、常時、オン状態に制御される。
【0029】
本実施形態は、出力トランジスタQ11のソースとドレインに入力端が接続された電圧/電流変換回路170を有する。電圧/電流変換回路170は、例えば、Gmセルと呼ばれるOTA(Operational Transconductance Amplifer)で構成される。電圧/電流変換回路170は、出力トランジスタQ11のソース・ドレイン間に生じた電圧を電流に変換する。例えば、電圧/電流変換回路170の利得をgmとし、出力トランジスタQ11のソース・ドレイン間の電圧をVDSとすると、gm×VDSの電流が、電圧/電流変換回路170から出力される。出力トランジスタQ1の出力電流Id1が出力トランジスタQ11に供給され、その出力電流Id1によって出力トランジスタQ11のソース・ドレイン間に生じた電圧が電圧/電流変換回路170によって電流に変換される。従って、電圧/電流変換回路170は、出力トランジスタQ1の出力電流Id1に応じた電流を出力する。
【0030】
電圧/電流変換回路170の出力電流は、演算増幅器171の反転入力端(-)に供給される。演算増幅器171の非反転入力端(+)は接地される。演算増幅器171の出力端と反転入力端(-)の間には、コンデンサ172が接続される。演算増幅器171とコンデンサ172は、積分回路を構成する。従って、演算増幅器171の反転入力端(-)に供給された電流は、演算増幅器171とコンデンサ172によって構成される積分回路によって積分され、コンデンサ172に蓄積される。
【0031】
演算増幅器171とコンデンサ172によって構成される積分回路は、コンデンサ172の両端間に接続されるスイッチ173がオープン(すなわち、オフ)の状態の間、電圧/電流変換回路170から供給された電流を積分する。スイッチ173がショート(すなわち、オン)されると、コンデンサ172に蓄積された電荷は、リセットされる。スイッチ173のオン/オフは、駆動回路10から供給される制御信号SW1によって制御される。出力トランジスタQ2をオンさせることで、出力トランジスタQ1の出力電流Id1は出力トランジスタQ11に供給される。駆動回路10は、出力トランジスタQ2をオンさせる駆動信号を出力トランジスタQ2に供給する時にスイッチ173をオープンにする制御信号SW1をスイッチ173に供給する。演算増幅器171の出力信号は、判定回路21に供給される。
【0032】
本実施形態は、出力トランジスタQ2の主電流路であるソース・ドレイン路に直列に接続されたソース・ドレイン路を有する出力トランジスタQ12を有する。出力トランジスタQ12は、例えば、Siで構成されるSiトランジスタである。
【0033】
駆動回路10は、出力トランジスタQ2、Q12のゲートに、駆動信号を供給する。駆動回路12からの駆動信号によって出力トランジスタQ2、Q12のオン/オフが制御される。出力トランジスタQ2がGaNトランジスタの場合、負電圧の駆動信号により出力トランジスタQ2をオフさせる。本実施形態においては、出力トランジスタQ12は、常時、オン状態に制御される。
【0034】
本実施形態は、出力トランジスタQ12のソースとドレインに入力端が接続された電圧/電流変換回路180を有する。電圧/電流変換回路180の構成は、電圧/電流変換回路170と同様である。電圧/電流変換回路180は、出力トランジスタQ12のソース・ドレイン間に生じた電圧を電流に変換する。出力トランジスタQ2の出力電流Id2が出力トランジスタQ12に供給され、その出力電流Id2によって出力トランジスタQ12のソース・ドレイン間に生じた電圧が電圧/電流変換回路180によって電流に変換される。従って、電圧/電流変換回路180は、出力トランジスタQ2の出力電流Id2に応じた電流を出力する。
【0035】
電圧/電流変換回路180の出力電流は、演算増幅器181の反転入力端(-)に供給される。演算増幅器181の非反転入力端(+)は接地される。演算増幅器181の出力端と反転入力端(-)の間には、コンデンサ182が接続される。演算増幅器181とコンデンサ182は、積分回路を構成する。従って、演算増幅器181の反転入力端(-)に供給された電流は、演算増幅器181とコンデンサ182によって構成される積分回路によって積分され、コンデンサ182に蓄積される。
【0036】
演算増幅器181とコンデンサ182よって構成される積分回路は、コンデンサ182の両端間に接続されるスイッチ183がオープンの状態の間、電圧/電流変換回路180から供給された電流を積分する。スイッチ183がショートされると、コンデンサ182に蓄積された電荷は、リセットされる。
【0037】
スイッチ183のオン/オフは、駆動回路10から供給される制御信号SW2によって制御される。駆動回路10は、出力トランジスタQ1をオンさせる駆動信号を出力トランジスタQ1に供給する時にスイッチ183をオープンにする制御信号SW2をスイッチ183に供給する。演算増幅器181の出力信号は、判定回路21に供給される。
【0038】
判定回路21は、演算増幅器171、181から供給された出力信号を所定のしきい値と比較する。しきい値は、例えば、既述した初期のドレイン電荷に基づいて設定したしきい値QTHである。判定回路21は、演算増幅器171、181から供給される出力信号の値が、しきい値QTH以上の場合には、出力トランジスタQ1、Q2に劣化が無い状態と判定し、しきい値QTHよりも小さい場合には、出力トランジスタQ1、Q2に劣化が有ると判定する。
【0039】
本実施形態によれば、出力トランジスタQ1、Q2が、夫々、オン状態からオフ状態に移行した状態で出力する出力電流Id1、Id2が、演算増幅器171、181とコンデンサ172、182で構成される積分回路によって積分される。そして、その積分値としきい値QTHとが判定回路21において比較され、その比較結果に応じて出力トランジスタQ1、Q2の劣化状態が判定される。出力トランジスタQ1、Q2がオン状態からオフ状態に移行した時の出力電流Id1、Id2を積分することによって、ドレイン電荷を検出することが出来る。ドレイン電荷は、出力トランジスタQ1、Q2のオン抵抗と相間関係を有する。従って、出力トランジスタQ1、Q2のドレイン電荷を検出することによりオン抵抗の状態を把握し、出力トランジスタQ1、Q2の劣化状態を容易に検出することが出来る。
【0040】
Siで形成される出力トランジスタQ11、Q12のソース・ドレイン間電圧は、GaNトランジスタに比べて低い電圧となる。従って、出力トランジスタQ11、Q12のソース・ドレイン間の電圧を検出する構成とすることにより、電圧/電流変換回路170、180を、耐圧が比較的に低い簡素化した構成とすることが出来る。
【0041】
演算増幅器171、181は、完全差動型の演算増幅器で構成しても良い。完全差動型の演算増幅器(図示せず)の反転、非反転入力端と非反転、反転出力端間にコンデンサを夫々接続する構成によって積分回路を構成することが出来る。
【0042】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0043】
10 駆動回路、20 演算処理回路、21 判定回路、Q1、Q2、Q11、Q12 出力トランジスタ。
図1
図2
図3
図4