(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-15
(45)【発行日】2023-09-26
(54)【発明の名称】無線機器の設計、制御、及びアーキテクチャ
(51)【国際特許分類】
H03L 7/081 20060101AFI20230919BHJP
H04B 1/16 20060101ALI20230919BHJP
H04L 27/34 20060101ALI20230919BHJP
H03L 7/08 20060101ALI20230919BHJP
【FI】
H03L7/081 120
H04B1/16 R
H04L27/34
H03L7/08 220
(21)【出願番号】P 2020571848
(86)(22)【出願日】2018-12-28
(86)【国際出願番号】 US2018067874
(87)【国際公開番号】W WO2020139371
(87)【国際公開日】2020-07-02
【審査請求日】2021-12-22
(73)【特許権者】
【識別番号】593096712
【氏名又は名称】インテル コーポレイション
(74)【代理人】
【識別番号】100107766
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】ジャン,ベンジャミン
(72)【発明者】
【氏名】ラヴィ,アショーク
(72)【発明者】
【氏名】パトナイク,サトウィク
(72)【発明者】
【氏名】バニン,エラン
(72)【発明者】
【氏名】デガニ,オフィル
(72)【発明者】
【氏名】タンジ,ネビル
(72)【発明者】
【氏名】デイヴィス,ブランドン
(72)【発明者】
【氏名】クシュニール,イガール
(72)【発明者】
【氏名】ジェンセン,ジョナサン
(72)【発明者】
【氏名】ダルミア,シッダールト
(72)【発明者】
【氏名】パウリウク,ピーター
【審査官】志津木 康
(56)【参考文献】
【文献】米国特許出願公開第2014/0072077(US,A1)
【文献】特開2002-050960(JP,A)
【文献】特開2005-057626(JP,A)
【文献】米国特許出願公開第2010/0111227(US,A1)
【文献】米国特許出願公開第2009/0219067(US,A1)
【文献】特開2000-156629(JP,A)
【文献】特開2015-111840(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03L1/00-9/00
H04B1/06-1/16
H04L27/00-27/38
(57)【特許請求の範囲】
【請求項1】
局部発振器(LO)信号生成器であって、
出力信号周波数の分数調波周波数を有する受信
した入力信号に基づき、分数調波周波数において位相シフト信号を生成するよう構成される遅延ロックループ(DLL)と、
前記DLLに動作可能に結合される位相構成回路であって、前記位相構成回路は、前記の生成された位相シフト信号のサブセットを選択し、前記位相シフト信号の前記選択されたサブセットを共振負荷に供給するよう構成される、位相構成回路と、
を含み、
前記位相シフト信号の前記サブセットの前記選択は、前記位相シフト信号の前記サブセットの各々について、前記出力信号周波数において直交LO信号のセットのうちの1つを生成するために前記共振負荷により結合されるとき、前記位相シフト信号の前記サブセットの各々を周波数乗算させ
、
前記DLLは、互いにインターリーブされた遅延素子の2次元行列を含み、前記2次元行列の中の各ノードは2個の遅延素子により供給される、LO信号生成器。
【請求項2】
前記DLLは、多数の遅延素子を有する被制御遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子
の数の関数である、請求項1に記載のLO信号生成器。
【請求項3】
前記DLLは、複数の遅延素子を有する補間遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、請求項1に記載のLO信号生成器。
【請求項4】
直交LO信号の前記セットは、直交差分LO信号である、請求項1に記載のLO信号生成器。
【請求項5】
前記出力信号周波数は、mm波周波数の範囲内にある、請求項1に記載のLO信号生成器。
【請求項6】
前記位相シフト信号の前記サブセットの前記選択は、前記出力信号周波数において直交LO信号のセットのうちの各々を、前記受信
した入力信号の位相に関して位相シフトさせる、請求項1に記載のLO信号生成器。
【請求項7】
局部発振器(LO)信号生成器であって、
出力信号周波数の分数調波周波数を有する受信
した入力信号に基づき、分数調波周波数において位相シフト信号を生成するよう構成される遅延ロックループ(DLL)と、
前記DLLに動作可能に結合される振幅構成回路であって、前記振幅構成回路は、前記位相シフト信号の各々の振幅を制御して、重み付け位相シフト信号を生成するよう構成され、前記重み付け位相シフト信号は共振負荷に結合される、振幅構成回路と、
を含み、
前記重み付け位相シフト信号に関連付けられた前記振幅は、前記重み付け位相シフト信号の各々について、前記出力信号周波数において直交LO信号のセットのうちの1つを生成するために前記共振負荷により結合されるとき、前記重み付け位相シフト信号の各々を周波数乗算させる、LO信号生成器。
【請求項8】
前記DLLは、多数の遅延素子を有する被制御遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子
の数の関数である、請求項
7に記載のLO信号生成器。
【請求項9】
前記DLLは、複数の遅延素子を有する補間遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、請求項
7に記載のLO信号生成器。
【請求項10】
前記DLLは、互いにインターリーブされた遅延素子の2次元行列を含み、前記
2次元行列の中の各ノードは2個の遅延素子により供給される、請求項
7に記載のLO信号生成器。
【請求項11】
直交LO信号の前記セットは、直交差分LO信号である、請求項
7に記載のLO信号生成器。
【請求項12】
前記出力信号周波数は、mm波周波数の範囲内にある、請求項
7に記載のLO信号生成器。
【請求項13】
前記重み付け位相シフト信号に関連付けられた振幅
は、前記出力信号周波数において直交LO信号のセットのうちの各々を、前記受信
した入力信号の位相に関して位相シフトさせる、請求項
7に記載のLO信号生成器。
【請求項14】
無線装置であって、
複数の受信チェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数の受信チェーンのうちの各受信チェーンに、出力信号周波数の分数調波周波数を有する受信
した入力信号に基づき、位相シフト信号を生成させ、前記生成された位相シフト信号のサブセットを共振負荷に選択的に供給させ、
前記生成された位相シフト信号の前記サブセットを選択的に供給させることは、前記生成された位相シフト信号の各々について、前記出力信号周波数において直交局部発振器(LO)信号のセットのうちの1つを生成させるために、前記共振負荷により結合されるとき、前記生成された位相シフト信号の各々を周波数乗算させる、無線装置。
【請求項15】
前記複数の
受信チェーンの中の各受信チェーンは、それぞれのLO信号生成ユニットであって、他の受信チェーンにより生成された直交LO信号のセットに関してシフトされた位相を有する直交LO信号のセットを生成するよう構成されるLO信号生成ユニットを含む、請求項
14に記載の無線装置。
【請求項16】
前記複数の受信チェーンの中の各受信チェーンは、それぞれのLO信号生成ユニットであって、前記
受信した入力信号を受信し、前記分数調波周波数において前記受信した入力信号から前記位相シフト信号を生成するよう構成される遅延ロックループ(DLL)を含むLO信号生成ユニットを含む、請求項
14に記載の無線装置。
【請求項17】
前記DLLは、多数の遅延素子を有する被制御遅延線を含み、
前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子
の数の関数である、請求項
16に記載の無線装置。
【請求項18】
前記DLLは、複数の遅延素子を有する補間遅延線を含み、
前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、請求項
16に記載の無線装置。
【請求項19】
前記DLLは、互いにインターリーブされた遅延素子の2次元行列を含み、前記
2次元行列の中の各ノードは2個の遅延素子により供給される、請求項
16に記載の無線装置。
【請求項20】
前記複数の受信チェーンの中の各受信チェーンは、遅延ロックループ(DLL)に結合されたそれぞれの位相構成回路を含み、
前記実行可能命令は、前記処理回路により実行されると、前記位相構成回路に、前記DLLにより生成された前記位相シフト信号のうちの選択された位相シフト信号を前記共振負荷に選択的に結合することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、請求項
14に記載の無線装置。
【請求項21】
前記複数の受信チェーンの中の各受信チェーンは、遅延ロックループ(DLL)に結合されたそれぞれの位相構成回路を含み、
前記実行可能命令は、前記処理回路により実行されると、前記位相構成回路に、前記DLLにより生成された前記位相シフト信号の一部を選択的に減衰することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、請求項
14に記載の無線装置。
【請求項22】
直交LO信号の前記セットは、直交差分LO信号である、請求項
14に記載の無線装置。
【請求項23】
前記出力信号周波数は、mm波周波数の範囲内にある、請求項
14に記載の無線装置。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書に記載される態様は、一般に、無線機器に関し、より詳細には、周波数乗算、デジタル制御、及び新規な無線アーキテクチャを実装する無線機器設計に関する。
【背景技術】
【0002】
現代のRF無線機は、一般に、1つ以上の無線機チェーン(例えば、受信機、送信機、又はトランシーバ)に分配される必要のある局部発振器(local oscillators (LOs))を利用する。さらに、現代のRF無線機は、ビーム形成を実装することができ、及び/又は高周波信号配信を必要とすることができる。このような信号の生成、分配、及び処理は、解決される必要のある設計の複雑さを導入する。例えば、現代のRF無線機は、信号損失、過剰な電力の使用(及び発熱)、及びRF無線機ボード間の相互接続としての高価で損失の大きいケーブル及びコネクタの使用に悩まされている。これら及び他の問題を解決するための現在の試みは不十分であった。
【図面の簡単な説明】
【0003】
添付の図面は、本明細書に組み込まれ、明細書の一部を構成し、本開示の態様を説明し、説明と共に、態様の原理を説明し、関連技術の熟練者が態様を作製し、使用することを可能にするのに役立つ。
【0004】
【
図1】本開示の態様による、複数の分数調波位相を使用する周波数乗算の例を示す。
【0005】
【
図2】本開示の態様による、局部発振器の分配及び生成を実施する例示的な受信機設計のブロック図を示す。
【0006】
【
図3】本開示の態様による、被制御遅延線を実装した例示的な遅延ロックループのブロック図を示す。
【0007】
【
図4】は、本開示の態様による、例示的な補間遅延線のブロック図を示す。
【0008】
【
図5】本開示の態様による、二次元遅延線を実装した例示的なDLLのブロック図を示す。
【0009】
【
図6】本開示の態様に従った、
図5に示すような二次元遅延線500について生成された位相を示す例示的なM
x×M
y行列を示す。
【0010】
【
図7】本開示の態様による、デカルト合成(位相補間)による直交位相シフトを使用する例示的なLOGユニットアーキテクチャのブロック図を示す。
【0011】
【
図8】本開示の態様による、直接直交位相生成及び位相シフトを使用する例示的なLOGユニットアーキテクチャのブロック図を示す。
【0012】
【
図9A】は、本開示の態様による、3つの異なるケースの分数調波乗算係数(2N+1)及び位相分解能ηPに対する例示的な位相行列を示す。
【
図9B】は、本開示の態様による、3つの異なるケースの分数調波乗算係数(2N+1)及び位相分解能ηPに対する例示的な位相行列を示す。
【
図9C】は、本開示の態様による、3つの異なるケースの分数調波乗算係数(2N+1)及び位相分解能ηPに対する例示的な位相行列を示す。
【0013】
【
図10】本開示の態様による、例示的な装置のブロック図を示す。
【0014】
【
図11】本開示の態様による、基本周波数、第2高調波、及び第3高調波における信号の位相の組み合わせの例を示す。
【0015】
【
図12】本開示の一態様による、FM-RFDACを実装する例示的な極性送信機設計のブロック図を示す。
【0016】
【
図13】本開示の態様による例示的なFM-RFDACのブロック図を示す。
【0017】
【
図14】本開示の態様による、例示的な振幅構成要素のブロック図を示す。
【0018】
【
図15】本開示の態様による、例示的な装置のブロック図を示す。
【0019】
【
図16】本開示の一態様による、FM-RFDACを実装する例示的な直交送信機設計のブロック図を示す。
【0020】
【
図17】本開示の態様による、新しい45度軸に再マッピングされたI/Qデータ値を示す。
【0021】
【
図18A】本開示の態様による、U(t)ベクトル及びV(t)ベクトルの位相に関連する位相オクタント内のデータ点1802を示す。
【0022】
【
図18B】本開示の態様による、U(t)ベクトル及びV(t)ベクトルの位相に関連する位相オクタント内のデータ点1804を示す。
【0023】
【
図19】本開示の態様による、オクタントマッピング情報に基づいてクロック信号の位相シフトされたバージョンの中から選択するための実装例のブロック図を示す。
【0024】
【
図20】本開示の態様による、例示的な装置のブロック図を示す。
【0025】
【
図21】本開示の態様による、例示的なハイブリッド受信機設計のブロック図を示す。
【0026】
【
図22】本開示の態様による、例示的なハイブリッド受信経路の実装のブロック図を示す。
【0027】
【
図23】本開示の態様による、完全アナログビーム形成モードで動作する例示的なハイブリッド受信機のブロック図を示す。
【0028】
【
図24】本開示の態様による、完全デジタルビーム形成モードで動作する例示的なハイブリッド受信機のブロック図を示す。
【0029】
【
図25】本開示の態様による、例示的な装置のブロック図を示す。
【0030】
【
図26】本開示の態様による、例示的トランシーバ設計のブロック図を示す。
【0031】
【
図27】本開示の態様による、例示的トランシーバスライス実装のさらなる詳細を示すブロック図を示す。
【0032】
【
図28A】本開示の態様による、フェーズドアレイアンテナシステムからのビーム形成結果の例を示す。
【
図28B】本開示の態様による、フェーズドアレイアンテナシステムからのビーム形成結果の例を示す。
【
図28C】本開示の態様による、フェーズドアレイアンテナシステムからのビーム形成結果の例を示す。
【0033】
【
図29】本開示の態様による、例示的な装置のブロック図を示す。
【0034】
【
図30】本開示の態様による、例示的な基板間相互接続を示すブロック図を示す。
【0035】
【
図31】本開示の態様による、積層結合伝送線路を実装する例示的な結合インダクタアーキテクチャを示す。
【0036】
【
図32】本開示の態様による、
図31Aに示されるような結合インダクタアーキテクチャの等価回路表現を示す。
【0037】
【
図33】本開示の態様による、分割キャパシタ回路トポロジと、積層結合伝送線路トポロジとを比較する、シミュレーションテスト結果のスミスチャートプロットを示す。
【0038】
【
図34】本開示の態様による、金属酸化物金属(MoM)キャパシタと積層結合伝送線路トポロジとを比較するシミュレーションテスト結果のフィルタ応答プロットを示す。
【0039】
【
図35】本開示の態様による、結合インダクタアーキテクチャ及び等価回路表現の異なる実装を示す。
【0040】
【
図36】本開示の態様による、シミュレートされたトリプレクサの実施例及びシミュレーションテスト結果のプロットを示す。
【0041】
【
図37】本開示の一態様による、シミュレートされたインピーダンス整合実施例を示す。
【0042】
【
図38】本開示の態様による、
図37に示されるシミュレートされたインピーダンス整合実施例のパワーゲイン対周波数プロットを示す。
【0043】
【
図39】従来の無線パーティションのブロック図を示す。
【0044】
【
図40】本開示の態様による、例示的な無線パーティションのブロック図を示す。
【0045】
【
図41】本開示の態様による、例示的な双方向デジタル通信チェーンのブロック図を示す。
【0046】
【
図42】本開示の態様による、例示的なケーブル及び構成要素のインタフェースを図示する。
【0047】
【
図43】本開示の態様による、ケーブル相互接続を使用する無線構成要素の第1の実施例を示す。
【0048】
【
図44】本開示の態様による、ケーブル相互接続を使用する無線構成要素の第2の実施例を示す。
【0049】
本開示の例示的な態様は、添付の図面を参照して説明される。要素が最初に現れる図面は、典型的には、対応する参照番号の左端の数字で示される。
【発明を実施するための形態】
【0050】
以下の説明では、本開示の態様を完全に理解するために、多数の特定の詳細が記載されている。しかしながら、構造、システム、及び方法を含む態様が、これらの特定の詳細なしに実施され得ることは、当業者には明らかであろう。本明細書における説明及び表現は、当業者が、その作業の内容を他の当業者に最も効果的に伝達するために使用する一般的な手段である。他の例では、周知の方法、手順、構成要素、及び回路は、本開示の態様を不必要に不明瞭にすることを避けるために詳細には説明されていない。
【0051】
<<セクションI : 周波数多重DACを用いた局部発振器生成>>
【0052】
このセクションに記載される態様は、一般に、受信機に関し、特に、mm波周波数で局部発振器(local oscillators (LOs))生成を実装する受信機設計に関する。
【0053】
RF受信機は受信信号のダウンコンバート及び/又は処理のために局部発振器を必要とする。例えば、1つ以上のLO信号を各キャリア周波数又は対象チャネルで生成する必要がある。5G/mm波受信機のような、より高い周波数の受信機用途では、必要なLO信号は、典型的には、大きな(すなわち、ゼロから電力供給(supply)までの)信号である。さらに、LOビーム成形では、RF経路内に損失性位相シフタが不要であり、さらに面積と電力を節約する。その結果、このような大きな信号mm波LOを発生し、分配することは有利であるが、重要ではなく、かなりの電力を必要とする。さらに、このようなmm波受信機の設計は直交LOも必要とし、さらにこの問題を複雑にするが、LOビーム成形ベースの受信機も多相LOを必要とする。従って、このような受信機に必要なLO信号を生成することは、複雑で、費用がかかり、時間がかかる作業である。
【0054】
再び、例えば5G/mm波受信機のような多くのRF受信機設計は、直交多相LOを実装する。これらの信号を生成するための典型的な解決法は、例えば、周波数分割、90°ハイブリッドカプラ、及び多相フィルタを用いて位相ロックループからmm波LOを直接生成することを目的とする直接多相直交LO生成技術を含む。しかしながら、このような技術は、mm波周波数でのキャパシタ品質ファクタ劣化によって引き起こされる位相雑音劣化をもたらし、mm波増幅を必要とする損失性位相シフタを利用し、設計コスト、面積、及び電力を追加する。さらに、直接的な多相技術はまた、長距離にわたるmm波周波数での高い電力散逸に悩まされ、これは、通常、マルチチャネルビーム成形受信機を使用する実用的用途に必要とされる。
【0055】
例えば、周波数分周器は、2xLOクロックを生成し、ローカル受信機周波数分割のために分配しなければならない場合に、上記の問題を複雑にし、mm波周波数で周波数分周器を設計することは重要ではない。さらに、ほとんどのフリップフロップベースの分割器技術は、CMOS又はCML論理の速度に課される制限のため、意図された周波数では機能しない。その結果、唯一の実行可能な選択肢は、注入同期分周器(injection-locked frequency divider)又は回生分周器(regenerative dividers)を使用することであったが、これらの選択肢の各々は、前述のように、LCタンク内のキャパシタの品質係数が低いために、mm波周波数で影響を受け、高い電力を必要とする。
【0056】
さらに、90°ハイブリッドカプラは、特定の周波数で構築され、従って、広帯域受信機用にチューニングすることは困難である。また、広帯域アプリケーションで使用される場合、出力の位相及び振幅精度は、周波数が設計(つまり同調された)周波数から逸脱するにつれて低下し始める。多相フィルタは、同様に特定の同調周波数で動作するように設計されているので、多相フィルタは、90°ハイブリッドカプラと同様の問題に悩まされる。設計トポロジに依存して、直交出力の位相又は振幅は、従って、不利になる。これを補償するために、多段多相フィルタが提案されてきたが、これらはまた、各多相が3dBの損失を追加するので、重大な電力損失を受ける。従って、貴重な設計面積を消費し、追加の電力を必要とするmm波増幅器を使用することになり得る。
【0057】
直交多相LOを生成するための他の解は、注入同期乗算ベースLO生成の使用を含む。このような設計は、mm波LO信号を生成するために注入同期周波数乗算を使用するが、基本入力とその望ましくない高調波は完全には抑制されず、スパーをもたらす。また、多相生成は、補間又は直接位相シフタを介して、mm波周波数での増幅後の位相シフトを必要とし、これもまた電力を必要とする解決策を必要とする。
【0058】
従って、直交多相LOを生成する必要性、特にビーム成形を実装するものを含むmm波受信機の必要性に対処するために、本明細書に記載の態様は、周波数乗算デジタル-アナログ変換器(frequency-multiplying digital-to-analog converters、FM-DAC)と低周波遅延同期ループ(low-frequency delay-locked-loop、DLL)の組み合わせを実装する。本明細書でさらに説明するように、これらの態様は、RF-PLLを使用して、所望のLO周波数の分数調波を生成することを含み、これは、異なるRF受信チェーンに分配され、各受信チェーンは、それぞれのFM-DAC及びDLLを実装する。言い換えると、DLLは、FM-DAC及びビーム成形のためのLO分数調波の多重位相を生成するために、各チェーンにローカルに使用される。これにより、全チップにわたって多相mm波LO信号を分配することがなくなる。その結果、各チェーンにローカルなFM-DACは、基本波(すなわち、LO分数調波)及びその望ましくない高調波を抑制しながら、チェーン毎に適切なLO位相を用いて、これらの入力を用いてmm波周波数で直交大スイング(large-swing)LO信号を生成できる。
【0059】
本明細書に記載される態様から生じる利点は、RF周波数(mm波周波数ではなく)で行われるPLL及びLO分配を含み、有意な電力を節約する。FM-DACはまた、望ましくない高調波を抑制し、前述の従来技術と比較してよりクリーンなスペクトルを生成する。ローカルDLLは、FM-DACで使用されるLO分数調波周波数で、多重位相(直交を含む)を生成する簡単な方法を提供する。
【0060】
図1は、本開示の態様による、複数の分数調波位相を使用する周波数乗算の例を示す。
図1に示されるように、周波数乗算は、所望の高調波のコヒーレント加算を伴う多重分数調波位相、及び望ましくない高調波における弱め合う結合(destructive combination)を使用して達成され得る。この技術は、所望の高調波が奇数の場合に特に有効である。
図1に示され、以下にさらに説明される例では、所望の高調波は、第5高調波として選択されるが、本明細書で説明される態様は、特定の高調波に限定されるものではなく、LOの任意の適切な分数調波に従って実施されてもよい。
【0061】
図1に示すように、5相クロック102は、生成されるべき所望のLO周波数の1/5で示され、これはLO/5として表される。位相クロック102は、それらの位相関係に関して、全クロックサイクルの1/5、すなわち2π/5(すなわち、72度)だけ互いに等しく間隔をあけて配置される。このようにして組み合わせると、スペクトルパワー分布
図104及び位相
図108に示されるように、LO高調波(LO、3LOなど)を除いて、LO/5及びその奇数高調波(3LO/5、7LO/5など)において相殺が生じる。この概念は、(2N+1)個の位相クロックが組み合わされ、各々がLO/(2N+1)の周波数で2π/(2N+1)だけ等間隔に配置される場合、LO信号は、LO周波数(及びLOの高調波)でコヒーレントに加算され、LO/(2N+1)の他の奇数高調波のすべてで相殺されるように、数学的に一般化することができる。この場合、Nは任意の整数を表す。他の周波数乗算技術(例えば、注入同期又は自己混合)では、分数調波は、基本的にキャンセルされず、関心のある1つ以上の臨界周波数帯域内で発生し得るスパーを生成する。従って、この位相加法を使用して、非常に低い周波数を使用して、より高い周波数のLO信号を生成することは、有利である。
【0062】
図2は、本開示の態様による、局部発振器の分配及び生成を実施する例示的な受信機設計のブロック図を示す。
図2に示され、本明細書でさらに議論されるように、受信機設計200は、局部発振器生成(local oscillator generation (LOG))回路を含む別個のLOGユニット204.1~204.Kを含み、各LOGユニットは周波数乗算デジタル-アナログ変換器(frequency-multiplying digital-to-analog converter、FM-DAC)及び遅延ロックループ(delay-locked loop、DLL)を含む。
【0063】
図10を参照して本明細書でさらに説明するように、態様は、簡潔さ及び説明の容易さのために省略された幾つかの構成要素を有する全体的な受信機設計の一部として実装される受信機設計200を含む。例えば、受信機設計200は、各受信チェーンRX-1~RX-Kに対して別個の直交LO信号を生成することを可能にし、これは、受信信号のダウンコンバート及びその後の信号処理のために各受信チェーンによって利用され得る。そして、各受信チェーンは、それ自身の直交LO信号セットを備えているので、異なる受信チェーン間の位相変化は、このようにして実現され得る。従って、本明細書に記載の態様は、各受信チェーンが、その特定の受信チェーン及びアンテナに対して調整された位相を有する直交LO信号の専用セットを利用することができるので、複数のアンテナを介してビーム形成を実行する受信機に対して特に有用であり得る。
【0064】
従って、態様は、ダウンコンバート、復調、及び信号処理のためにそれぞれの直交LO信号セットを使用する各受信チェーンを含む。そうするために、種々の態様は、個々の受信チェーンRX-1~RX-Kの各々を含み、これは、追加の構成要素、回路、プロセッサ、アンテナなどを含み、受信信号が確実に受信され、それに含まれるデータがそれに応じて処理されるようにする。例えば、これらの追加の構成要素は、ミキサ、復調器、フィルタ、増幅器、プロセッサなどを含み得、受信データの処理は、例えば、任意の他の適切な構成要素と組み合わせて、1つ以上のプロセッサ(例えば、ベースバンドプロセッサ)を介して実施される。例えば、直交LO信号が生成されると、直交LO信号は、無線で受信された信号内に含まれるデータを処理するために、任意の適切な技術(例えば、既知の技術)に従って使用され得る。
【0065】
一態様では、受信機設計200は、LOGユニット204.1~204.Kの各々によって入力信号として使用される信号を生成する共通の位相ロックループ(PLL)回路202を含む。この入力信号は、所望の高周波数のLO信号の分数調波周波数で生成することができる。態様では、より高い周波数のLO信号は、例えば、提案された24GHz~86GHzスペクトルのような、5G無線通信に使用されるmm波スペクトルに関連する周波数を有し得る。しかしながら、態様は、この特定の帯域に限定されず、本明細書に記載の態様は、特定の無線通信用途に適した任意の周波数又は周波数範囲に従って実施することができる。
【0066】
共通PLL回路202は、入力信号を生成するために、任意の適切な及び/又は既知の回路構成要素を使用して実現することができる。
図2に示すように、共通位相同期ループ回路202は、LO/(2N+1)によって表される高周波LO信号の分数調波周波数で入力信号を生成し、LOは、高周波ターゲットLOであり、Nは、特定の用途のために使用される所望の周波数乗算スケーリングに基づく任意の正の整数値である。高周波LO信号の分数調波周波数で生成される入力信号は、次に、それぞれのLOGユニット204.1~204.Kを介して、任意の適切な数K個の個々のRXチェーンRX-1~RX-Kに分配される。
【0067】
ここでも、入力信号は、周波数乗算(例えば、RF周波数対mm波周波数)を利用することによって、ターゲットLO信号よりも低い周波数で生成される。その結果、入力信号は、有利に電力を節約し、より高い周波数信号に使用される実装と比較してより少ない設計努力を必要とする電力分配システムを使用して、各受信チェーンRX-1~RX-Kに分配され得る。これは、例えば、受信機200が実装される受信機又はトランシーバ設計が、数Kが10、20、100などの「大量」分散トランシーバチェーンを使用する場合に特に有利である。一態様では、各受信チェーンRX-1~RX-Kは、受信チェーン204.2についてさらに詳細に示し、以下でさらに説明するように、それぞれのLOG回路204を実装して、入力信号を使用して周波数乗算及び位相シフトを実行する。
【0068】
例えば、LOGユニット206が
図2に示されており、これは受信チェーンRX-2及びLOGユニット204.2に関連付けられている。再び、態様は、LOGユニット206のような別個のLOGユニットを実装する各受信チェーンRX-1~RX-Kを含むが、LOGユニット206の動作の詳細のみが、簡略化の目的で本明細書で議論される。一態様では、LOGユニット206は、遅延ロックループ(DLL)206.1、オプションの位相構成回路206.2、オプションの振幅構成回路206.3、及び共振負荷206.4を含む。一態様では、LOGユニット206は、共通PLL回路202によって生成された入力信号を受信し、出力として直交LO信号セットを提供することができる。これらの直交LOクロック信号は、例えば、差動LO直交出力であってもよい。本明細書では、主に、LO直交出力を本質的に差分として参照する態様が説明されているが、この態様は、それに限定されるものではなく、受信された無線信号の信号処理に適した互いに何らかの関係を有するLO直交出力の生成を含んでもよい。
【0069】
いずれにしても、態様は、ターゲットLO信号(例えば、mm波周波数)に周波数を有する直交LO信号の生成されたセットを含み、直交LO信号は、0度の同相LO信号成分(I)、180度の同相LO信号成分(I-)、90度の直交LO信号成分(Q)、及び270度の直交LO信号成分(Q-)として表される。このようにして、共振負荷206.4は、任意選択の位相構成回路206.2及び任意選択の振幅構成回路206.3のうちの1つ以上と共に、FM-DACを形成してもよい。
【0070】
さらに、直交LO信号の生成されたセットは、互いに対して0、90、180、及び270度の位相を有するLO信号成分を含むが、LOGユニット204.1~204.Kの各々は、他の直交LO信号セットに対して位相シフトされ得る独自の直交LO信号セットを生成することができる。例えば、LOGユニット204.1は、LOGユニット204.2によって生成された直交LO信号から、互いに90度離れているが、位相シフトされた5、10、15度などの直交LO信号を生成することができる。各LOGユニット204.1~204.Kを介して直交LO信号がどのように生成されるかに関する詳細は、以下でさらに議論される。
【0071】
種々の態様において、DLL206.1は、異なるアーキテクチャを使用して実施することができ、各々は、直交LO信号を生成するために使用される位相をより精密に制御する代わりに、増大した設計複雑性のトレードオフを提供する。一態様では、DLL206.1は、多段被制御遅延線として実装することができ、その例は、
図3にDLL300として示されている。一態様では、DLL300は、FM-DAC(例えば、位相構成回路206.2、振幅構成回路206.3、及び共振負荷206.4)への多相入力を生成することができる。さらに、そのような態様によれば、DLL300は、位相検出器及びループフィルタ302を含んでもよく、これは、例えば、M段被制御遅延線304に含まれるM個の遅延素子304.1~304.Mのうちの1つ以上の状態を制御するために、コンピュータ読取可能な命令を実行するように構成された1つ以上のプロセッサとして実装されてもよい。M段被制御遅延線304は、遅延素子304.1~304.Mとしてインバータを実装したものとして
図3に示されているが、態様は、遅延素子304.1-304.Mの任意の適切なタイプ及び/又は組み合わせで実現されるM段被制御遅延線304、例えばバッファなどを含む。
【0072】
一態様では、位相検出器及びループフィルタ302は、M段被制御遅延線304に対するアナログ及び/又はデジタル制御を実現することができ、遅延線の入力及び出力が1クロック周期だけ分離されることを確実にするように調整することができる。クロック信号は、例えば、
図2を参照して説明したように、共通PLL回路202によって生成された分配された入力信号を含んでもよい。さらに、位相検出器及びループフィルタ302は、負荷制御、電流スタービング制御、電源制御等の任意の適切な技術を用いて、M段被制御遅延線304によって実現される遅延素子の状態を制御することができる。
【0073】
いずれにせよ、態様は、位相シフト信号セットを位相構成回路206.2に提供するDLL300を含む。これらの位相シフト信号は、
図3に示すように、遅延素子304.1~304.Mの数Mの関数である位相によって分離される。従って、DLL300によって提供される位相シフト信号セットの間の位相シフト量に関連する単位位相粒度(すなわち、「CLK位相」)は、遅延素子304.1~304.Mの数Mとともに増加する。しかしながら、DLL300は、場合によっては、単位の位相シフト(2π/M)等価時間遅延が、個々の遅延素子の単位のインバータ遅延を超えて減少し得るという点で制限される。従って、単位位相シフトのより細かい粒度を可能にするために、
図4及び
図5に関して以下でさらに議論されるように、態様は、代替タイプの遅延線を実装することを含む。
【0074】
図4は、本開示の態様による、例示的な補間遅延線のブロック図を示す。一態様では、DLL206.1は、
図4に示すように、補間遅延線400を利用して実施することができる。例えば、DLL206.1は、
図3に示され、上述したように、DLL300として実装することができる。他の態様では、M段被制御遅延線304は、
図4に示すように、補間遅延線400のような他の遅延素子構成で置き換えることができる。従って、このような態様によれば、DLL206.1は、
図3に示すような位相検出器及びループフィルタ302と、
図4に示すような補間遅延線400との組み合わせとして実現することができる。
【0075】
補間遅延線400は、
図4においてインバータとして表される遅延素子を含むが、態様は、任意の適切なタイプの遅延素子を実装する補間遅延線400を含む。
図4に示すように、数Mの遅延素子は、1クロック周期に関連付けられてもよく、数kは、1からMの間の任意の素子数を表す。例えば、(k+1)*(2π/M)とラベル付けされたノードにおける位相は、遅延素子404.kに関連付けられてもよい。
図4に示すように、各行間の入力をずらすことによって、DLL400によって提供される位相シフト信号セットは、DLL300と比較してより高いレベルの位相粒度を表す(k*2π/M)、(k+1)*(2π/M)、(k+2)*(2π/M)などの単位位相シフトを提供することができる。換言すれば、DLL400は、DLL300によって課される制限を克服するために、遅延素子セット間の補間を活用し、個々の遅延素子の遅延に関連するものよりも小さい単位位相シフトを達成する。
【0076】
図3及び
図4にそれぞれ示されるように、DLL300及び400について、各DLLは、特定の構成(例えば、非補間DLL300対補間DLL400)として実装される単一のDLLを表す。他の態様では、以下でさらに議論するように、単位位相シフトに対してさらに細かい制御を達成するために、1つより多くのDLLを実装することができる。
【0077】
図5は、本開示の態様による、二次元遅延線を実装した例示的なDLLのブロック図を示す。一態様では、DLL206.1は、
図5に示すように、二次元遅延線500として実装することができる。二次元DLL500は、2つの別々の遅延線制御システムDLL-Xコア502及びDLL-Yコア504を実装することができ、各々は、DLL300及び400と同様に、それぞれの遅延素子セットを制御する。また、DLL300及び400と同様に、二次元遅延線500は、遅延素子に対する任意の適切なタイプの制御(負荷制御、電流スタービング制御、電源制御など)を実施することができ、これは任意の適切なタイプの遅延素子として実施することができる。したがって、DLL300及び400のように、二次元DLL500は、入力506において、共通PLL回路202によって生成された入力信号を受信し、入力信号の、任意の適切な数の位相シフトされたバージョンを出力することができる。次いで、これらの位相シフト入力信号は、所望の周波数及び位相で直交LO信号を生成するために、位相シフト入力信号のサブセットの周波数乗算を確実にするために、以下にさらに論じるように、FM-DACによって利用され得る。
【0078】
しかしながら、DLL300及び400とは異なり、態様は、寸法M
x×M
yを有する遅延素子の2次元行列を形成するM個の遅延素子の2つの直交するセットを含む2次元DLL500を含む。態様は、任意の適切な寸法を有する行列を含み、対称である必要はない。このようにして、遅延素子行列は、
図5に示すように、DLL-Xコア502がM
x個の遅延素子を制御し、DLL-YコアがM
y個の遅延素子を制御するように構成することができる。さらに、詳細部分508に示されるように、遅延素子の二次元行列は、二次元行列内の各ノードが二つの遅延素子によって供給されるように、互いにインターリーブされてもよい。
【0079】
一態様では、各遅延素子は、典型的には、DLL(-X又は-Y)コア出力によって制御される。しかしながら、「上」の遅延素子チェーン(すなわち、最後のインバータ出力は入力としてDLL-Xコアに戻る)及び「左」の遅延素子(すなわち、最後のインバータ出力は入力としてDLL-Yコアに戻る)は、「完全に」制御される、すなわち、それらの遅延は、各DLLによって制御され、拘束される。これらのチェーン以外に、他の遅延素子は、DLLによって部分的に制御される。したがって、態様は、2次元DLL500の構成を利用して、DLLにより完全に制御されない段の中の遅延変動を低減することを含む。追加の利点として、2次元DLL500は、設計の一層整然とした「フロア計画」も可能にし、これは、幾つかの態様では有利なことに、DLL300又は400よりも簡単な実装を可能にし得る。二次元遅延線500によって生成された位相を示す例示的なM
x×M
y行列が
図6に示され、以下でさらに説明される。
【0080】
種々の態様において、FM-DACのための適切な位相は、例えばDLL300、400、又は500のいずれかのような任意の適切な遅延線実装によって生成され得る。換言すれば、各LOGユニット204は、それぞれのDLL206を介して適切な位相を出力することができ、これは、各受信チェーンに対して所望の直交LO信号を提供するために、LOGユニット204のFM-DAC部分(例えば、位相構成回路206.2、振幅構成回路206.3、及び共振負荷206.4)によって利用される。
【0081】
一態様では、以下でさらに説明するように、直交LO信号を生成するために、LOGユニット204.1~204.Kに従って2つのアーキテクチャを実装することができる。説明を簡単にするために、2π/Pの出力位相分解能と同様に、(2N+1)の周波数乗算係数を、両方の場合について仮定した。しかしながら、ここに記載される態様は、この点に関して限定されず、特定の用途、必要な仕様、使用されるDLLのタイプ、遅延素子の数などに応じて、任意の適切な乗算係数又は出力位相分解能を提供することができる。
【0082】
さらに、LO信号の位相及び周波数は、それぞれ
図7及び
図8のFM-DACアーキテクチャを参照して後述するように、2つの異なる方法で生成することができる。特に、LOGユニット700は、結合された信号が所望の周波数及び位相で直交LO信号を生成するように、DLLによって生成される位相信号の振幅を制御する。他方、LOGユニット800は、振幅を調整する必要なく、DLLによって生成された位相のうちのどの位相が実際に組み合わされるかを制御し、最終結果はLOGユニット700と同じであり、所望の周波数及び位相で直交LO信号を提供する。
【0083】
図7は、本開示の態様による、デカルト合成(位相補間)による直交位相シフトを使用する例示的なLOGユニットアーキテクチャのブロック図を示す。
図7に示すように、LOGユニット700は、一般に、2つの異なる部分DLL702及びFM-DAC704を含む。DLL702は、例えば、
図2に示すように、DLL206.1で識別することができ、従って、任意の適切なタイプのDLL(例えば、DLL300、DLL400、二次元DLL500)として実装することができる。再び、LOGユニット700は、振幅制御ブロック210を介して生成されたLO信号の位相を制御するので、このような態様は、位相選択回路206.2の使用を必要としない。代わりに、DLL702は、FM-DAC704による周波数乗算を確実にするために必要な位相を生成する。したがって、態様には、実装されたDLLアーキテクチャに従って位相差を有するこれらの位相シフト入力信号を生成するDLL702が含まれ、次いで、所望の位相が加重和方式で補間によって得られるように、振幅制御ブロック210を介して重み付けされる。
【0084】
したがって、FM-DAC704は、例えば、
図2に示すように、振幅構成回路206.3及び共振負荷206.4で識別され得る。いずれにしても、態様は、LOGユニット700を含み、DLL702によって提供される適切な位相を利用して、特定の入力信号に対して、重み付けされた信号が共振負荷(例えば、LCネットワーク)を介して結合されるときに周波数乗算を利用することによって、より高い周波数及び所望の位相における直交LO信号セットを生成する。例えば、態様は、所望の周波数で最大のスパーフリー信号を生成する位相シフト入力信号の組み合わせに基づいて位相の組み合わせを生成するDLL702を含む。このようにして、位相シフト信号の幾つかの位相がFM-DAC704に引き渡され、他の位相シフト信号は使用されない。
【0085】
一態様では、LOGユニット700は、DLL702によって生成された重み付けされた位相シフト入力信号を特定の方法で組み合わせ、信号が所望の周波数で強め合うように加算され、従って、所望の周波数及び位相シフトを有する直交LO信号セットを提供することを確実にする。例えば、FM-DAC704は、それに応じて重み付けされる位相シフト入力信号に対して、0度の同相LO信号成分(I)、180度の同相LO信号成分(I-)、90度の直交LO信号成分(Q)、及び270度の直交LO信号成分(Q-)を有する、上述のような直交LO信号成分セットを生成することができる。
【0086】
分数調波信号は、周波数乗算を保証するために様々な位相で生成することができるが、0度における同相LO信号成分(I)と入力信号(例えば、fLO/(2N+1))との間の全体的な位相シフトは、周波数乗算のみによって影響を受けない。換言すれば、入力信号及びLOGユニット700によって出力される0度の同相LO信号成分(I)は、さらなる位相調整なしに、互いに追跡することができる。しかしながら、各受信チェーンの間で調整され得る付加的な位相シフトを得ることが望ましい(例えば、マルチアンテナ受信機内の各アンテナについて、LO信号を受信信号と時間整列させるか、又はビーム形成を実現するために)。
【0087】
従って、態様は、LOGユニット700が、DLL702によって出力される位相シフト信号セットを介して振幅変調制御を実行することを含む。そうするために、FM-DAC704は、
図7に示すように、DLL702によって提供される各信号位相に対してインバータセットを実装することができる。各インバータは、各位相シフト入力信号をLCネットワークに結合し、周波数乗算を確実にするために、キャパシタに直列に結合されてもよい。LCネットワークは、適切な周波数に対する周波数乗算を確実にするために、任意の適切な数及びタイプのリアクタンス素子を含むことができ、これは、任意の構成において、同調可能であってもよい。さらに、態様において、インバータ及びキャパシタは、任意の適切な数及びタイプの論理を使用して、任意の数のリアクタンス素子(例えば、互いに並列に配置された幾つかのキャパシタ)を使用して実施されてもよい。従って、DLL702によって生成される各位相シフト入力信号は、それが結合されるインバータ-キャパシタ対の制御を介して振幅変調されてもよく、インバータの状態は、この振幅変調を実現するように制御されてもよい。
【0088】
例えば、簡略化のために
図7には示されていないが、「A」及び「B」線は、各インバータが別々にスイッチングモードに配置されるか、又は固定DC出力を提供するように、1つ以上の論理要素に結合されたデジタルコードワードとして実現され得る、各インバータ出力に関連する振幅又は重み付けを表すことができる。例えば、
図7に示す各インバータは、適切な論理ゲート(例えば、NANDゲート)で置き換えることができ、一方の入力は、DLL702からの位相シフト信号出力であり、他方は、所望の電圧値に駆動されるデジタル制御線である。いずれにせよ、態様は、デジタル方式(例えば、ベースバンドプロセッサ又は受信機によって実装される他の適切なプロセッサを介して)で制御される、各インバータ出力の振幅、又はDLL702によって出力される各位相シフト入力信号の重み付けを含む。
【0089】
態様において、FM-DAC704は、
図7に示すようにLCネットワークに結合される位相シフトされた振幅重み付け入力信号750、752、754、及び756を提供する。信号750、752、754、及び756の各々に含まれる位相シフト信号の振幅により、LCネットワークを介して周波数乗算を行い、特定の周波数及び位相を有するそれぞれの直交LO成分を生成することができる。例えば、信号750、752、754、及び756は、それぞれ、LCネットワークへの結合を介して、同相LO信号成分I、同相LO信号成分I
-、直交LO信号成分Q、及び直交LO信号成分Q
-をそれぞれ生成するために、振幅制御を介して位相シフト入力信号のそれぞれのセットを含んでもよい。
【0090】
態様は、奇数であるLOGユニット700の周波数乗算係数を含む。これは、有利には、乗算係数がタイプ(4L+1)の場合にクロック間の直交関係を維持し、乗算係数が(4L+3)の場合のちょうど逆であり、Lは任意の整数である。後者の場合、LOクロックが典型的に差動であり、差動クロックの単純なスワップが反転を固定するので、これは問題を生じない。振幅制御経路を用いて直交位相間を補間することによって、すなわち、LCネットワークを介して出力でデカルト結合(Cartesian combining)することによって、任意の位相を生成することができる。
【0091】
再び、
図7に示す例の場合、DLL702は、LOの(2N+1)番目の分数調波で動作するように構成される。例示的な例を提供するために、DLL702が単一のDLLバンク(例えば、DLL300又はDLL400)として実装される場合、必要とされる遅延要素の数は、M=4*(2N+1)である。一方、DLL702が二次元DLL(例えばDLL500)として実装される場合、(M
x,M
y)=(4,(2N+1))又は((2N+1,4))となる。
【0092】
位相シフト信号が周波数乗算をもたらすように組み合わされると、デカルト合成数学は、指定されたLO信号の位相シフトと振幅重み付けA及びBとの間の関係を以下の式で表すことができる:
【0093】
【0094】
【0095】
方程式の性質により、LOI及びLOQの出力振幅は同じであるが、奇数乗算係数のタイプに依存して、LOQ出力を交換する必要がある場合もあるし、ない場合もある。乗算係数はシステム設計中に決定されるので、これは重要ではない。このように、位相生成の精度は、振幅A、Bを制御するデジタル振幅入力分解能に依存する。位相-振幅制御関係は非線形(∠φ=tan-1(B/A))であるが、DAC分解能の増大は任意の小さな位相分解能を達成可能にする。
【0096】
図8は、本開示の態様による、直接直交位相生成及び位相シフトを使用する例示的なLOGユニットアーキテクチャのブロック図を示す。
図8に示すように、LOGユニット800は、一般に、2つの異なる部分:DLL802と、FM-DAC部分804.A及び804.Bを含むFM-DAC804と、を含む。DLL802は、例えば、
図2に示すように、DLL206.1によって識別されてもよく、従って、任意の適切なタイプのDLL(例えば、DLL300、DLL400、二次元DLL500、等)として実装されてもよい。しかしながら、LOGユニット800は、DLLによって生成された位相信号の選択的な組み合わせを介して生成されたLO信号の位相を制御するので、振幅制御は不要である。その代わりに、FM-DAC804は、DLL802によって生成された入力信号から特定の位相シフト入力信号を選択し、特定の位相シフト入力信号を共振負荷(すなわち、LCネットワーク)に選択的に切り換えるか、及び/又は結合して、所望の周波数及び位相で直交LO信号セットを生成する。
【0097】
したがって、FM-DAC804は、例えば、
図2に示すように、位相構成回路206.2(位相スイッチ行列804.A)及び共振負荷206.4(部分804.B)で識別され得る。いずれにせよ、態様は、特定の分数調波LO信号に対して、より高い周波数及び所望の位相における直交LO信号セットを生成するために、DLL802によって(位相スイッチ行列804.Aを介して)提供される適切な位相シフト入力信号セットを利用するLOGユニット800を含む。
【0098】
そうするために、LOGユニット700に関連付けられたFM-DAC704と同様に、FM-DAC804はまた、
図8に示されるように、DLL802とLCネットワークとの間で選択された位相シフト入力信号を位相スイッチ行列804.Aを介して結合するために、インバータのセットと1つ以上のリアクタンス構成要素(例えば、1つ以上のキャパシタ)を実装することができる。換言すれば、DLL802は、FM-DAC804による周波数乗算を確実にするために必要な位相の「スーパーセット」を生成する。従って、態様は、全ての所望のビーム角度シナリオのための実装されたDLLアーキテクチャに従って、位相差を有する位相シフト入力信号を生成するDLL802を含む。次に、DLL802によって生成された位相シフト入力信号のスーパーセットの中から位相シフト入力信号の特定の組み合わせ(すなわち、スーパーセットのサブセット)を選択的に結合することによって、位相スイッチ行列804.Aは、周波数乗算及びビームステアリングのために適切な位相シフト入力信号850及び852を選択し、これらの信号を共振負荷(部分804.B)に結合する。したがって、特定の生成された位相シフト入力信号850及び852を区別的に選択することによって、出力直交LO信号の位相の変化を実現することができる。
【0099】
換言すれば、FM-DAC804は、DLL802によって出力された位相シフト信号のスーパーセットの位相シフト入力信号850及び852のサブセットを選択的にLCネットワーク(部分804.B)に結合し、LCネットワークは、任意の適切な数及びタイプのリアクタンス素子を含み、任意の構成で同調可能であり、適切な周波数に対する周波数乗算を保証する。位相シフト入力信号850及び852のサブセットの特定の組み合わせにより、LCネットワークを介して周波数乗算が発生し、0度の同相LO信号成分(I)、180度の同相LO信号成分(I-)、90度の直交LO信号成分(Q)、及び270度の直交LO信号成分(Q-)が生成される。
【0100】
換言すれば、LOGユニット800は、固有の設計に起因する正確な位相制御を実現するために、DLL802における直接直交及び位相生成を有利に利用する。しかしながら、これにより、DLL802において必要とされる遅延素子の数は、位相分解能に比例して増加する。従って、2π/Pの分解能を有する高周波数(例えば、mm波周波数)LO位相を生成するために、態様は、(この例では)(2N+1)番目の分数調波において2π/P(2N+1)の分解能を有する位相の生成を含む。
【0101】
さらに、態様は、直交差位相クロックを生成するLOGユニット800を含む。したがって、Pは4倍であることが望ましい。このような場合、分数調波周波数における直交差分クロックが自動的に生成される。この実装に必要な遅延要素の数のより一般的な表現は、Pのすべての整数値に対して動作する:
【0102】
【0103】
【0104】
詳細な位相生成機構は、Pの一般的な場合、すなわち、以下の場合について
図8に示されている:
【数5】
態様において、DLL802は、2π/[ηP(2N+1)]のステップで位相を生成する。単一のDLL(例えば、DLL300及び400)を使用するDLL実装では、遅延要素の数は、M=ηP(2N+1)として確立され得る。しかしながら、二次元DLL(例えば、DLL500)が利用される態様においては、さらなる明確性のために、以下に追加の計算が提供される。
【0105】
特に、(Mx,My)のように定義された遅延素子のサイズを有する二次元DLLについては、遅延素子は以下のように定義されると仮定される:
【0106】
【0107】
式4から、すべてのユニークなM位相が、M
x及びM
yが互いに素である場合及びそうである場合にのみ生成される。この条件が満たされない場合、
図6に示されるように、二次元行列600は、重複エントリを有し、これは、幾つかの必要な位相が生成されないことを意味する。
図9A~9Cは、位相行列の3つの異なるケースを示している。
【0108】
図9Aに示される場合は、(2N+1)=5及びηP=12の最初の場合であり、したがって、M
x及びM
yはそれぞれ12及び5として選択され、M
x及びM
yは互いに素である。
【0109】
図9Bに示される場合は、(2N+1)=3及びηP=12の第2の場合であり、M
x及びM
yはそれぞれ12及び3として選択され、M
x及びM
yは互いに素ではない。
【0110】
図9Cに示された場合は、(2N+1)=3及びηP=12の第3の場合(ケース(b)と同じ)であり、M
x及びM
yはそれぞれ9及び4として選択され、M
x及びM
yは互いに素である。
【0111】
図9A及び9Cで表されている場合は、それぞれ60及び36個のユニークな位相のすべてが行列中に生成されることを示している。しかしながら、
図9Bに示される場合には、例えば、
図9Cの場合と比較して、多くの重複した位相があり、その結果、多くの他の欠落した位相が存在する。これは、態様が、2次元DLLとして実装される場合、M
x及びM
yが互いに素のときに必要な位相を生成するDLL802を含むことを示す。
【0112】
図10は、本開示の態様による例示的な装置のブロック図を示す。様々な態様において、装置1000は、任意の適切な数及び/又はタイプの通信プロトコルに従って無線信号を送信及び/又は受信するように構成された任意の適切なタイプの装置として実装されてもよい。例えば、装置1000は、携帯電話、タブレット、ラップトップコンピュータなどのユーザ装置(user equipment (UE))として実装されてもよい。追加の例を提供するために、装置1000は、アクセスポイント又は基地局として実装されてもよい。装置1000は、例えば、以下にさらに説明するように、mm波周波数のような周波数又は周波数帯に応じて無線信号を受信することを実現するために、本明細書に記載する1つ以上の態様を実装することができる。
【0113】
一態様では、装置1000は、プロセッサ回路1002、メモリ1004、及び各々が1つ以上のそれぞれのアンテナ1014-1-1014.Nに結合された任意の適切な数Nの受信チェーン1012.1~1012.Nを含んでもよい。
図10に示される構成要素は、説明を容易にするために提供され、態様は、
図10に示されるものと同様に、追加の構成要素、より少ない構成要素、又は代替の構成要素を含む装置1000を含む。例えば、装置1000は、1つ以上の電源、ディスプレイインタフェース、周辺装置、ポートなどを含んでもよい。追加の例を提供するために、装置1000は、1つ以上の送信機をさらに含んでもよく、あるいは、受信チェーン1012.1~1012.Nは、アンテナ1014.1~1014.Nを介して無線信号を送受信することができるトランシーバとして実装されてもよい。
【0114】
一態様では、装置1000の様々な構成要素は、LO周波数の分数調波における共通入力信号を使用する直交LO信号の生成に関して、本明細書にさらに記載される機能によって識別されてもよい。例えば、無線装置1000は、1つ以上のアンテナ1014.1~1014.Nを介して、mm波又は他の適切な周波数で無線信号を受信し、受信チェーン1012.1~1012.Nを介して無線受信信号に含まれるデータを復調し、処理するように構成されてもよい。受信チェーン1012.1~1012.Nは、例えば、
図2に示すように、それぞれの受信チェーン(RX-1~RX-K)で識別することができ、各々は、
図2に示すように、それぞれのLOGユニット(204.1~204.K)を含む。従って、受信チェーン1012.1~1012.Nは、本明細書で議論されるように、分数調波LO周波数で動作する共通PLLから直交LO信号を生成するための追加の構成要素(ミキサ、復調器、フィルタ、増幅器など)を含んでもよい。
【0115】
そうするために、プロセッサ回路1002は、本明細書に記載されるように、装置1000の制御を容易にし得る任意の適切な数及び/又はタイプのコンピュータプロセッサとして構成され得る。幾つかの態様において、プロセッサ回路1002は、装置1000によって実装されるベースバンドプロセッサ(又はその適切な部分)によって識別されてもよい。他の態様では、プロセッサ回路1002は、ベースバンドプロセッサから分離された装置1000によって実装される1つ以上のプロセッサによって識別されてもよい。いずれにせよ、態様は、算術演算、論理演算、及び/又は入力/出力(I/O)演算を実行するための命令を実行するように、及び/又は装置1000の1つ以上の構成要素の動作を制御するように構成されるプロセッサ回路1002を含む。例えば、プロセッサ回路1002は、1つ以上のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含むことができる。さらに、態様は、メモリ1004及び/又は受信チェーン1012.1~1012.Nと通信及び/又は関連する機能を制御するプロセッサ回路1002を含む。これは、例えば、装置1000の送信及び/又は受信機能を制御及び/又は調停し、1つ以上のベースバンド処理機能(例えば、メディアアクセス制御(MAC)、符号化/復調、変調/復調、データシンボルマッピング、誤り訂正など)を実行することを含んでもよい。
【0116】
一態様では、メモリ1004は、命令がプロセッサ回路1002によって実行されるとき、プロセッサ回路1002が本明細書に記載される種々の機能を実行するように、データ及び/又は命令を記憶する。メモリ1004は、例えば、読み出し専用メモリ、ランダム・アクセス・メモリ、フラッシュ・メモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ、プログラマブル読み出し専用メモリなどを含む、周知の揮発性メモリ及び/又は不揮発性メモリとして実装することができる。メモリ1004は、非取り外し可能、取り外し可能、又はその両方の組み合わせであり得る。
【0117】
例えば、メモリ1004は、例えば、論理、アルゴリズム、コード等の1つ以上の実行可能な命令を記憶する非一時的コンピュータ読取可能媒体として実装されてもよい。以下にさらに説明するように、メモリ1004に記憶された命令、論理、コードなどは、
図10に示されるような種々のモジュールによって表され、これにより、本明細書に開示される態様が機能的に実現されることが可能になる。
図10に示すモジュールは、ハードウェアとソフトウェアの構成要素との間の機能的な関連付けに関する説明を容易にするために設けられている。したがって、態様は、本明細書でさらに説明するように、態様に関連する種々の機能を実行するために、1つ以上のハードウェア構成要素と共に、これらのそれぞれのモジュールに記憶された命令を実行するプロセッサ回路1002を含む。
【0118】
ある態様では、位相生成モジュール1006に記憶された実行可能な命令は、プロセッサ回路1002と共に、任意の適切なタイプのDLL(例えば、DLL300、400、500など)を介して位相の生成を実現することができる。例えば、位相生成モジュール1006に記憶された実行可能命令は、装置1000によって使用される特定の実装に依存して、DLL300又はDLL400のためのM段被制御遅延線304の制御を管理するために、
図3に示すように、位相検出器及びループフィルタ302に関連する機能を提供することができる。別の例を提供するために、位相生成モジュール1006に格納された実行可能命令は、
図5に示すように、DLL-Xコア502及びDLLYコア504の各々に関連付けられた機能を提供して、二次元DLL500によって生成された位相を制御することができる。
【0119】
一態様では、位相制御モジュール1008に記憶された実行可能な命令は、プロセッサ回路1002と共に、装置1000によって実装されたDLLによって生成された位相の選択を実現することができる。例えば、位相制御モジュール1008に記憶された実行可能な命令は、
図2に示すように、位相制御ブロック208に関連する機能を提供することができる。従って、位相制御モジュール1008は、実現されたDLLによって生成された位相シフト入力信号のサブセットの選択を可能にし、周波数乗算が発生し、直交LO信号が受信チェーン1012.1~1012.Nの各々について適切な位相で生成されることを確実にする。例えば、位相制御モジュール1008は、
図8に示され、LOGユニット800に関して論じられるように、直接直交生成及び位相シフトを使用するFM-DACアーキテクチャに利用されてもよい。したがって、位相制御モジュール1008は、
図7に示され、LOGユニット700に関して論じられているように、デカルト結合による直交位相シフトには必要とされない。
【0120】
実施される場合、位相制御モジュール1008は、特定の周波数及び位相がどのようにして分数調波周波数位相の組み合わせから生成されるかに関する命令を含んでもよい。例えば、位相制御モジュール1008に格納された実行可能な命令は、ルックアップテーブル及び/又は計算に関する命令を含んでもよく、ターゲット周波数及び任意の位相シフト(例えば、LOGユニット800及び式3及び式4の使用に関して論じられたように)において所望の直交LO信号セットを生成する特定の位相セットを決定するために実行される。従って、これらの命令は、各々の受信チェーン1012.1~1012.Nが、所望のLO信号成分を生成するためにDLL発生位相のサブセットを選択することを可能にし、また、直接直交生成及び位相シフトを使用するFM-DACアーキテクチャのために、これらの命令を可能にする。
【0121】
一態様では、振幅制御モジュール1010に記憶された実行可能な命令は、同様に、プロセッサ回路1002と共に、装置1000によって実装されるDLLによって生成される位相の選択を実現することができる。例えば、振幅制御モジュール1010に記憶された実行可能命令は、
図2に示すように、振幅制御ブロック210に関連する機能を提供することができる。したがって、振幅制御モジュール1010は、
図7に示すように、LOGユニット700に関して説明したように、各位相シフト入力信号の振幅を制御することによって、実施されたDLLによって生成された位相のサブセットの選択を可能にする。例えば、振幅制御モジュール1010は、
図7に示され、LOGユニット700に関して論じられているように、デカルト結合による直交位相シフトを使用するFM-DACアーキテクチャに利用されてもよい。したがって、振幅制御モジュール1010は、
図8に示され、LOGユニット800に関して論じられるように、直接直交生成及び位相シフトを使用するFM-DACアーキテクチャには必要とされない場合がある。
【0122】
実装される場合、振幅制御モジュール1010は、特定の周波数及び位相がどのようにして分数調波周波数位相の組み合わせから生成されるかに関する命令を含んでもよい。例えば、振幅制御モジュール1010に格納された実行可能な命令は、ルックアップテーブル及び/又は計算に関する命令を含んでもよく、ターゲット周波数及び任意の位相シフト(例えば、LOGユニット700及び式1及び2の使用に関して論じられたように)において直交LO信号の所望のセットを生成する特定のセットの振幅及び位相の組み合わせを決定するために実行される。従って、これらの命令は、各々の受信チェーン1012.1~1012.Nが、所望のLO信号成分を生成するために、及びデカルト結合による直交位相シフトを使用するFM-DACアーキテクチャのために、DLL生成位相シフト入力信号のサブセットを選択することを可能にする。
【0123】
<<セクションII : フェーズドアレイのための極性送信機(Polar Transmitter)周波数多重化RFDAC>>
【0124】
このセクションに記載される態様は、一般に、送信機に関し、特に、mm波周波数でフェーズドアレイを実装する送信機設計に関する。
【0125】
5G無線技術の発展は、例えば、提案された24GHz~86GHzスペクトルの周波数に対応し得るmm波周波数を用いてトランシーバ設計を駆動している。このような設計は、典型的には、複数のアンテナを実装し、チャネル条件に適応するように、フェーズドアレイ及びビーム形成パターンを達成する。現在、フェーズドアレイ設計でmm波信号を実装するには、アップコンバージョンミキサ、mm波局部発振器(LO)生成及び分配、スプリッタ、受動位相シフタ、ケーブル上のmm波伝送、及びこれらの構成要素の損失を補償するのに必要な増幅器に関連する大きなダイ面積及び電力消費が必要である。
【0126】
さらに、現在の解決法では、非理想性及び/又は不均衡を補償するためにベースバンド信号に典型的に導入されるデジタル予歪(pre-distortion)は、mm波信号が1つのソースに由来するので、フェーズドアレイ内のすべての送信チェーンに均一に適用される必要がある。従って、フェーズドアレイに実装された送信チェーンにおける不整合は、予歪性能に悪影響を及ぼし、その結果、より低いエラーベクトル振幅(error vector magnitude (EVM))又は効率をもたらす。その結果、フェーズドアレイ及び/又は複数の送信チェーンを実現する送信機のためのmm波信号を生成及び分配するための現在の設計は複雑であり、動作に大量の電力を必要とし、高価で非効率的である。
【0127】
再度、mm波トランシーバの設計は、チャネル条件に適応するようにビーム形成を実現するために、フェーズドアレイを実装することができる。現在の設計は、そのようなシステムに従って、デジタル又はアナログビーム成形のいずれかに向けられている。アナログビーム形成ソリューションは、典型的には、画像抑制ベースバンドフィルタを駆動する広帯域デジタル-アナログ変換器(digital-to-analog converter (DAC))を含み、その後、mm波周波数LOと混合する。次いで、ミキサの出力は増幅され、ケーブルを介してフロントエンドに結合され、そこでケーブル損失を補償するために追加の増幅が必要とされる。このような典型的なビーム形成ソリューションのいくつかにおいて、増幅された出力はまた、複数のストリームを収容するためにダイプレクサ(diplexer)に分配されてもよい。次いで、スプリッタは、フェーズドアレイ内の並列RFチェーンを介して分配される信号の複数のバージョンを生成することができる。しかしながら、これらのRFチェーンの各々は、独立した位相シフタを使用しており、スプリッタ及び位相シフタの損失を克服するために、各RFチェーンに追加の増幅を必要とする。
【0128】
従って、従来のアナログビーム成形技術は、多数の構成要素を必要とし、ケーブル配線、スプリッタ、ダイプレクサ等のRF分配構成要素は、それらの損失を補償するために追加の増幅器の使用を必要とする。これらの増幅器の使用は、次いで、追加の電力を消費し、かなりのダイ面積を占める。さらに、従来のアナログビーム形成ソリューションは、余分なトランシーバチップを必要とし、RFチェーン毎に予歪を独立に適用することができず、送信機電力効率を低下させる。受動位相シフタもまた、位相シフトに伴う振幅変化を示し、性能劣化を回避するために追加の構成要素による利得補償を必要とする。
【0129】
デジタルビーム形成ソリューションは、ケーブルを介してmm波周波数信号を分配する必要性を回避し、代わりに高帯域幅のデジタル信号を利用する。デジタルビーム成形設計はまた、スプリッタの使用を回避する。しかしながら、このような設計では、各RFチェーンに対して、依然としてDAC、フィルタ、ミキサ、及びmm波LOを必要とし、これには面積及び電力ペナルティが生じる。従って、デジタルビーム形成ソリューションは、追加のDACを必要とし、LO分配段においてより多くの電力を消費し、比較的高いデータレート(~50~1100Gbps)を必要とするデジタルリンクを使用する。
【0130】
従って、本明細書では、mm波設計のための現在のアナログ及びデジタルビーム形成ソリューションに存在する問題に対処するために、本明細書では、単一の「ブロック」内に全mm波フェーズドアレイ送信機を使用することを含む。この単一の「ブロック」は、本明細書では周波数乗算型無線周波数デジタル-アナログ変換器(frequency multiplying radio-frequency digital-to-analog converter (FM-RFDAC))と称される。以下にさらに説明するように、FM-RFDACは、信号の振幅又は重みを設定するためにキャパシタ比を実装するが、各FM-RFDACに分配される信号は、周波数乗算によるmm波出力のサブマルチプル(例えば、分数調波、1/4、1/8など)である。以下にさらに説明するように、低周波数位相シフト信号が結合され、これは、低周波数で信号に付加された信号変調を維持しながら、高周波数信号(例えば、mm波周波数信号)を生成するために強め合うように付加される。
【0131】
既存のソリューションと比較して、本明細書に記載される態様は、mm波信号発生が単一のブロック又はステージ(段)で行われ、LO発生及び分配が出力mm波周波数のより低い、サブマルチプル周波数で行われるので、より少ないダイ面積を必要とし、より少ない電力を消費する。さらに、態様は、個々の送信チェーンベースで予歪の実現を可能にし、改善された電力増幅器(PA)線形化を提供する。これにより、電力消費を低くすることができ、あるいは、送信出力を高くすることができる。さらに、各送信チェーンは独立に予め歪められ得るので、態様は、PAが、既存の設計よりも、一層圧縮され、従って、より高い効率で動作することを可能にする。さらに、本明細書に記載の態様は、mm波周波数において高い粒度で振幅及び位相調整を行うことを可能にするので、結合されたフェーズドアンテナアレイを介して生成されたビームに対する微調整を達成することができる。
【0132】
図11は、本開示の態様による、基本周波数、第2高調波、及び第3高調波における信号の位相の組み合わせの例を示す。例えば、デジタルインバータのような非線形ブロックの出力は、入力信号の基本周波数の奇数高調波を発生する。従って、信号が位相シフトされ、加算される場合、位相シフトされた信号は、幾つかの周波数で強め合うように加算され、他の周波数では弱め合うように干渉される可能性がある。
図1の例は、等しい位相分布(120度の間隔)で位相シフトされた3つのクロック信号1102を示す。クロック信号1102は、スペクトル
図1104に示されるように、高調波と基本周波数f
0と関連付けられる。位相シフトされたクロック信号1102は、基本周波数及び第2高調波周波数において、加算されて無くなる。しかしながら、第3高調波周波数では、位相は約3回「ラップ」され、位相シフトされた信号1102を強め合うように加算して、基本周波数での入力信号1102のうちの1つの大きさの3倍である出力信号を生成する。この概念は、以下でさらに論じるように、入力信号の周波数乗算を可能にする。
【0133】
本明細書でさらに説明するように、態様は、容量性電圧分割を使用する振幅変調と共にインバータベースの周波数乗算器を利用して、スイッチングモードの幾つかのインバータ及び各入力位相毎に固定DCで他のインバータを有効にすることによって、前述の周波数乗算概念を利用する。整合ネットワーク(例えば、共振LC負荷)は、キャパシタと共振して、逓倍された周波数を向上させる一方、入力基本波を含む他の高調波を減衰させる。各入力位相の強度をデジタル制御することができるので、広範囲の異なる周波数乗算比をプログラムすることができる。
【0134】
図12は、本開示の一態様による、FM-RFDACを実装する例示的な極性送信機設計のブロック図を示す。
図15を参照してさらに本明細書で論じるように、態様は、簡潔さ及び説明の容易さのために省略された幾つかの構成要素を有する全体的な送信機設計の一部として実装される送信機設計1200を含む。例えば、送信機設計1200は、FM-RFDAC1210.0~1210.Kを介して、各送信チェーンに対して別々の位相及び振幅変調信号を生成することを可能にする。本明細書に記載の態様は、複数のアンテナを介してビーム形成を実行する受信機に対して特に有用であり得る。なぜなら、各送信チェーンは、フェーズドアレイ内の特定のアンテナ素子(又はアンテナ素子のグループ)に対して振幅重み付け及び位相同調されたそれ自体の信号を結合することができるからである。
【0135】
図12に示され、本明細書でさらに議論されるように、送信機設計1200は、それぞれがそれぞれの送信チェーンに関連付けられた任意の適切な数KのFM-RFDAC1210.1~1210.Kを含む。以下でさらに説明するように、態様は、各FM-RFDAC1210.0-1210.Kが、振幅変調及び位相変調データを受信し、各FM-RFDAC出力に周波数乗算出力信号を供給する個々の送信チェーンの一部を形成することを含む。各送信チェーンは、FM-RFDAC1210.0-1210.Kを含み、したがって、フェーズドアレイ内の各アンテナに対する個々の信号経路を形成する。各FM-RFDAC1210.0-1210.Kから出力される信号は、他のFM-RFDAC1210.0-1210.Kに対して特定の周波数、振幅、位相シフトを有することがあり、その結果、各FM-RFDAC1210.0-1210.Kから生成される信号が、それぞれの共振整合ネットワーク1220.0-1220.Kを介してアンテナに結合されると、各信号は、互いに独立して重み付けされた振幅と位相シフト値を有することになる。従って、各送信チェーンのこの独立した制御は、フェーズドアンテナアレイ内の個々のアンテナ素子に適用された場合に、所望のビーム形成パターンを生成するために利用され得る。
【0136】
一態様では、各FM-RFDAC1210.0-1210.Kは、フェーズドアレイアンテナ素子と共に動作するために、複数の送信チェーンを有するビーム形成送信機設計において伝統的に実装されている他の構成要素を置き換えることができる。具体的には、通常、伝統的な送信機アーキテクチャで実装される、DAC、フィルタ、ミキサ、RFスプリッタ、位相シフタの代わりに、R各FDAC1210.0~1210.Kが使用される。上述したように、スプリッタ、位相シフタ、及びケーブル上のRFシグナリングからの損失を補償するために、複数の増幅段も従来のアーキテクチャで使用され、これは、有利には、現在の態様ではもはや必要ではない。
【0137】
さらに、共通の高周波mm波信号を複数の送信チェーンに分配する典型的なmm波送信機アーキテクチャとは対照的に、本態様では、所望の高周波(例えば、mm波)信号のサブマルチプルである低周波入力信号1211を分配する。これは、このようにして低周波数信号を分配することは、必ずしもケーブル配線ソリューションを必要とせず、オンボード信号ルーティングは、代わりに、これらの低周波数で実施することができるため、mm波信号を分配するときに生じるケーブル損失及び他の複雑さに関する前述の問題の多くに対処する。次に、FM-RFDAC1210.0~1210.Kの各々は、各々の共振整合ネットワーク1220.0~1220.Kに結合されたときに、分配された低周波数入力信号1211を高周波数出力信号に周波数乗算する、結合された重み付けされた出力信号を出力することができる。再び、この高周波出力信号は、所望のアンテナビームパターンを達成するために、振幅及び位相変調され、個々のフェーズドアレイアンテナ素子(又はアンテナ素子のグループ)に供給され得る。
【0138】
そうするために、送信機設計1200は、同相(I)及び直交位相(Q)データストリームを表すデジタルベースバンド信号から位相(φ)及び振幅(ρ)データを抽出するように機能するデジタルフロントエンド(digital front end (DFE))1206を実装してもよい。換言すれば、DFE1206は、I/Q-極性変換器として作用し、デジタルベースバンド内の同相及び直交位相信号をデータストリームとして受信し、適切な代表的振幅及び位相を出力として提供する。以下にさらに説明するように、I/Qデジタルベースバンド信号から抽出された振幅及び位相データを使用して、FM-RFDAC1210.0~1210.Kの出力信号を位相変調及び振幅変調することができる。
【0139】
種々の態様において、DFE1206は、I/Qデジタルベースバンド信号から振幅及び位相データを抽出するために、任意の適切な数、タイプ、及び構成要素の組み合わせを含んでもよい。例えば、
図12に示すように、DFE1206は、アップサンプリングブロック1206.1を含んでもよく、これは、デジタル同相信号及びデジタル直交信号をアップサンプリングし、アップサンプリングデータを分数サンプルレート変換器及びゼロ交差計算ブロック1206.2に提供する。次に、FRSC/ZC1206.2の出力はダウンサンプリングブロック1206.3に結合され、位相及び振幅データを提供する。
図12に示されるDFE1206は、位相及び振幅データを抽出するために実装され得るデジタルフロントエンドのタイプの一例にすぎない。態様は、この1つの特定の例に限定されず、任意の適切なタイプのデジタルフロントエンドが、送信機設計1200の一部として実装されて、極性データを抽出することができる。
【0140】
さらに、デジタルベースバンド信号のI/Q-極性変換は、mm波周波数で行う必要はなく、より低いサブマルチプル周波数で行う必要があるため、変換のために使用されるデジタルリンクの速度は、従来のデジタルビーム形成ソリューションのために一般に必要とされる速度よりもはるかに小さくすることができる。例えば、態様は、I/Qデータサンプルが受信される速度を含み、抽出された位相及び振幅データは、mm波キャリア周波数に対してサブサンプリングレートであり得る。また、従来の極性送信機アーキテクチャでは、デジタル予歪は、デジタルフロントエンド1206ステージにも適用可能であり、通常、各送信チェーンは、各送信チェーンに分配された同じ予歪信号を利用するように強制する。しかしながら、
図12に示される構成は、各FM-RFDAC1210.0-1210.Kによって実現される振幅及び位相変調によって、各送信チェーンに予歪(pre-distortion)を適用することを有利に可能にする。
【0141】
ある態様では、送信機設計1200は、本明細書では「クロック信号」とも呼ばれる合成された周波数信号1201を生成するように構成された共通デジタル位相同期ループ(digital phase-locked loop (DPLL))1202を含む。態様は、DFE1206から抽出された位相データを使用して、クロック信号1201を位相変調し、それにより、FM-RFDAC1210.0~1210.Kに分配されるデジタル波形であってもよいより低い周波数の入力信号1211を生成する送信機設計1200を含む。態様では、クロック信号1201の位相変調は、デジタル制御された2点エッジ補間器(digitally-controlled two-point edge interpolator (DCEI2))に結合されたマルチモジュラス除算器(multi-modulus divider (MMD))を含むデジタル時間変換器(digital-to-time converter (DTC))1204を介して実行される。従って、DTC1204は、位相及び振幅信号が、DFE1206に供給される固定レートベースバンド同相及び直交位相信号から、正しい瞬間に抽出されること(つまり、位相変調出力と時間整合されること)を確実にする。DTC1206は、クロック信号1201の位相変調を実行するものとして
図12に示されているが、この態様は、この特定の実施例に限定されず、任意の適切な数、タイプ、及び構成要素の組み合わせは、クロック信号1201を位相変調するために送信機設計1200の一部として実装されてもよい。
【0142】
態様において、低周波数入力信号1211は、LO信号レートの一部(例えば、mm波LO信号周波数の一部)で生成され得る。例えば、低周波数入力信号1211は、各FM-RFDAC1210.0~1210.Kの入力クロックレートで、又は、幾つかの態様では、さらにサブマルチプルで生成されてもよい。
図12に示されるように、態様は、任意に、ブロック1208に結合されるDTC1204の出力を含み、これは、90度の位相が、分周器を介してより容易に生成されることを可能にし得る。様々な態様において、周波数分割は、各FM-RFDAC1210.0-1210.K内で追加的又は代替的に実行され得る。
【0143】
種々の態様において、EVM及びスペクトル放射を最小化するために、位相変調データをサブサンプリングするために(例えば、ベースバンドプロセッサ又は別個のプロセッサ回路を介して実行可能な1つ以上のアルゴリズムを介して)、任意の適切な数又は種類の技術を実装することができる。再度、本明細書に記載される態様の1つの利点は、低周波数入力信号1211が各送信チェーンに分配しやすいことである。さらに、低周波数入力信号1211は、低周波数クロック信号1201を位相変調することによって生成されるため、低周波数入力信号1211は、あまり複雑でない設計及び実装を利用する方法で生成及び変調できる。
【0144】
このスキームのさらなる利点は、位相変調がNの乗算係数のために2π/Nの範囲をカバーするだけでよいことであり、DTC1204の設計及び実装を単純化し、さらに電力を節約する。また、本明細書に記載する態様は、共振整合ネットワーク1220.0~1220.Kから出力される高周波信号よりも低い周波数で動作する振幅変調制御を利用するため、本明細書に記載する態様の設計上の考慮事項は、従来のmm波システムに実装されるような高周波設計と比較して、大幅に緩和され、複雑性が低い場合がある。
【0145】
再び、位相変調された低周波入力信号1211は、それぞれのFM-RFDAC1210.0~1210.Kを介して、各個々の送信チェーンに分配される。FM-RFDAC1210.0~1210.Kの各々は、受信された入力信号1211の特定の位相シフトバージョンから、重み付き及び結合された位相シフト出力信号11213.0~1213.Kを生成する。共振負荷結合の結果、各共振整合ネットワーク1220.0~1220.Kは、各々の重み付き及び結合された位相シフト出力信号11213.0~1213.Kを周波数多重化させ、他のFM-RFDAC1210.0~1210.Kから独立した位相及び振幅を有する。このプロセスの詳細は、FM-RFDAC1210.0~1210-Kのうちの1つに関連する詳細なブロック図の例を示す
図13を参照して後述する。
【0146】
具体的には、
図13に示されるFM-DAC1300は、本開示の態様に従ったFM-RFDAC1210.0の例示的なブロック図を示す。
図13に示すように、FM-RFDAC1300は、位相生成ブロック1304に結合された入力信号1211を受信する。様々な態様において、位相生成ブロック1304は、任意の適切な数の入力信号1211の位相シフトバージョンを提供するように構成された回路構成要素の任意の適切な数及び/又はタイプとして実装されてもよい。位相生成ブロック1304は、互いに直列に結合されるM個の遅延素子1302.1~1302.Mを含むように
図13に示されている。遅延素子1302.1-1302.Mは、遅延素子1302.1-1302.Mが任意の適切な数及びタイプの遅延素子として実装されることを含むが、デジタルバッファとして実装されるものとして
図13に示されている。例えば、遅延素子1302.1-1302.Mは、代替的に、デジタルインバータとして実装されてもよい。種々の態様において、位相生成ブロック1304は、直交LO信号の生成に関連して本明細書で議論されるM段被制御遅延線を使用して実現されてもよい。例えば、位相生成ブロック1304は、
図3、4、5にそれぞれ示されるように、各遅延線のそれぞれの遅延ロックループ(DLL)に従って、M段被制御遅延線304、補間遅延線400、及び二次元遅延線500と共に実装されてもよい。
【0147】
一態様では、結合された遅延素子の各々の間のノードは、本明細書では「タップ」と呼ばれ、各々は、入力信号1211が位相生成ブロック1304を通って伝搬する際に各々の遅延素子1302.1~1302.Mによって導入される遅延時間に比例する量だけ、入力信号1211を位相シフトする。その結果、位相生成ブロック1304は、位相シフト入力信号1307.1~11307.M-1の数M-1(すなわち、
図12に示すような構成における遅延素子1302.1~1302.Mの数より1少ない数)を位相選択ブロック1306に提供する。したがって、位相シフト入力信号1307.1~11307.M-1の各々の間の位相シフトの粒度は、特定の用途のために適切な数の遅延素子1302.1~1302.Mが選択され得るように、遅延素子1302.1~1302.Mの数Mを増加又は減少させることによって制御され得る。
【0148】
一態様では、位相選択ブロック1306は、位相シフト制御線1310を介して制御される任意の適切な数及び/又は種類のハードウェア構成要素として実装されてもよい。例えば、位相選択ブロックは、位相シフト入力信号1305.1~1305.Nとして、位相シフト入力信号1307.1~11307.M-1のサブセットを各振幅構成ブロック1308.1~1308.Mに選択的に結合するように構成されたスイッチング回路及び/又はマルチプレクサ回路を使用して実装されてもよい。
図15を参照してさらに説明するように、位相シフト制御線1310は、位相選択ブロック1306に、位相シフト入力信号1307.1~11307.M-1のサブセット(例えば、位相シフト入力信号1307.1~11307.M-1の数N)を選択するように指示するデータ信号を搬送する1つ以上の信号線を表してもよい。この選択に基づいて、位相選択ブロック1306は、位相シフト出力信号1305.1~1305.Nを提供することができる。位相シフト出力信号1305.1~1305.Nを生成するために使用される位相シフト入力信号1307.1~11307.M-1の特定のサブセットの選択は、所望の高調波周波数で周波数乗算を提供するために、それらの間に適切な位相関係が存在することを確実にするために計算され得る。
【0149】
しかしながら、以下にさらに説明するように、位相シフト出力信号1305.1~1305.Nが、それぞれの振幅構成ブロック1308.1~1308.Mを介して、共振負荷結合と組み合わされ、結合され重み付けされると、周波数乗算が発生することに留意されたい。したがって、位相シフト出力信号1305.1~1305.Nは、FM-RFDAC1210.0内のこの段階における入力信号1211と同じ(より低い)周波数を共有する。さらに、態様は、位相選択ブロック1306を含み、適切な位相シフト入力信号1307.1~11307.M-1を選択して、各位相シフト出力信号1305.1~1305.Nに互いに対する適切な位相シフトを提供する。これは、入力信号1211の適切な高調波周波数での周波数乗算を保証する。
図1を参照した例を提供するために、位相選択ブロック1306は、(位相シフト信号1305.1~1305.Nの中からの)位相シフト信号1305.1、1305.2、及び305.3が、互いに120度離れているように、位相シフト入力信号1307.1~11307.M-1を選択してもよく、したがって、共振負荷結合により、入力信号1211の周波数の第3高調波において強め合うように追加してもよい。
【0150】
しかしながら、位相シフト信号1305.1-1305.Nを組み合わせることによって生成される周波数多重化信号にさらなる位相シフトΨ
0、Ψ
1、...、Ψ
k、を提供するために、様々なさらなる技術が実施されてもよい。換言すれば、
図12に示されるような位相シフトは、各々の共振整合ネットワーク1220.0~1220.Kとの結合を介して各々の送信チェーンによって出力される高周波信号の間の付加的な位相シフトを構成する。これは、以下にさらに議論するように、振幅重み付けと共にフェーズドアレイアンテナビーム形成技術を実現する追加位相シフトである。種々の態様において、送信チェーン間の位相シフトは、種々の技術を用いて実現することができる。
【0151】
例えば、
図12を参照すると、FM-RFDAC1210.0~1210.Kの各々は、位相選択ブロック1306と同様又は同一の位相選択ブロックを含み得、各々は、例えば、
図13に示されるように、位相シフト制御線1310のような独立した位相シフト制御線を介して制御される。各々の位相シフト制御線は、各々のFM-RFDAC1210.0~1210.Kに関連付けられた各独立位相選択ブロックに、位相シフト入力信号1307.1~11307.M-1の異なるサブセットを選択するように指示するデータ信号を搬送することができる。例えば、各FM-RFDAC1210.0-1210.Kに関連付けられた各位相選択ブロックは、他のFM-RFDAC1210.1-1210.Kに関連付けられた位相生成ブロックに関してタップの選択を「回転」することができる。
【0152】
例示的な例を提供するために、FM-RFDAC1210.0は、
図13に示されるタップの中から、最初のタップに関連する位相シフト入力信号1307.1を最低位相信号として選択し、選択された位相シフト入力信号1305.1~305.3が互いに120度離れるように、他のタップから他の位相シフト入力信号1307.1~11307.M-1を選択することができる。しかしながら、FM-RFDAC1210.1は、位相シフト入力信号1307.2に関連する
図13に示されるタップの中から第2のタップを(最低位相信号として)選択し、残りの位相シフト入力信号が互いに120度離れるように、他のタップを選択してもよい。従って、このプロセスは、それぞれのFM-RFDAC1210.1-1210.Kに対して、位相シフト出力信号1305.1-1305.Nが、ローカルでは、互いに対して同じ位相シフト(すなわち、この例では120度)を有し周波数乗算するが、他のFM-RFDAC1210.0-1210.Kに関しては(Ψだけ)位相シフトされるように、繰り返されてもよい。
【0153】
他の態様において、FM-RFDAC1210.0~1210.Kの各々は、位相選択ブロック1306に類似した位相選択ブロックを含んでもよく、FM-RFDAC1210.0~1210.Kの間の位相シフトは、所望の位相シフトのためにタップの重み付けをデジタル的に選択することによって実現されてもよい。例えば、位相シフト制御線(例えば、位相シフト制御線1310)は、各FM-RFDACの各位相選択ブロックに対して、各選択された位相シフト入力信号1307.1~1307.Mに適切な重みを加えるように指示することができる。FM-RFDAC1210.0-1210.K間のタップの重み付けを修正することによって、位相シフト出力信号は、FM-RFDAC間でシフトされる位相(Ψ)を有する。例えば、タップの重み付けは、MUX又はRFスイッチを使用して、どのタップを使用され及びそれぞれのFM-RFDAC1210.0~1210.Kに接続されるかを選択ができる。また、各タップは、例えば、未使用のタップがオフ状態にスイッチングされるように、適切な制御スイッチに結合されてもよい。これらの追加の詳細は、簡潔にするために
図13には示されていない。
【0154】
さらなる態様では、極性送信機設計1200は、低周波数で入力クロックをシフトすることによって、FM-RFDAC1210.0~1210.Kの間の位相シフトΨを実現してもよい。さらに別の態様では、極性送信機設計1200は、DFEに供給されるデジタルベースバンド信号の位相をシフトすることができる。
【0155】
FM-RFDAC1210.0-1210.Kの間の位相シフトが実行され得るこれらの様々な方法の結果、本明細書に記載される態様は、実装のための柔軟性を提供する。また、使用される技術にかかわらず、位相は高解像度でデジタル制御されるため、位相シフトはプロセス、電圧、及び温度変動にわたって良好に制御することができる。
【0156】
いずれにせよ、一旦、位相選択ブロック1306を介して位相シフト出力信号1305.1~1305.Nが選択されて周波数乗算を確実にすると、位相シフト出力信号1305.1~1305.Nの振幅は、さらに、適切な信号振幅の重み付けを提供するように制御され得、これは、
図14を参照してさらに後述される。
【0157】
図14は、本開示の態様による、例示的な振幅構成要素のブロック図を示す。
図14に示す振幅構成要素1400は、
図13に示す振幅構成要素1308.1~1308.Mも含む。しかしながら、
図14に示される振幅構成要素1400は、位相シフト出力信号1305.1~1305.Nの振幅制御がどのように実装されるかに関する追加の詳細をさらに示す。
図14に示すように、振幅構成要素1400は、振幅制御ブロック1402を含んでもよい。態様は、
図14に示すように、振幅制御ブロック1402を同様に実装する各FM-RFDAC1210.0~1210.Kを含む。様々な態様において、振幅制御ブロック1402は、以下でさらに説明するように、各振幅制御要素1404の動作状態の制御を実現するために、任意の適切な数及び/又は種類のハードウェア構成要素として実装することができる。例えば、振幅制御ブロック1402は、
図13に示すように、振幅制御線1312を介して制御されるデマルチプレクサ及び/又はデコーダ回路を用いて実装されてもよい。
【0158】
図15を参照してさらに説明するように、振幅制御線1312は、振幅制御ブロック1402に、位相シフト出力信号1305.1~1305.Nに特定の振幅重み付けを適用するように指示するデータ信号を搬送する1つ以上の信号線を表すことができる。この振幅の重み付けは、例えば、
図12に示すように、デジタルベースバンド信号から抽出された振幅データρに従って行うことができる。例えば、振幅制御ブロック1402は、振幅データρを受信し、各それぞれの振幅構成ブロック1308.1~1308.Mに含まれる幾つかの振幅制御素子1404をスイッチングモードに配置し、各入力毎に他の振幅制御素子を固定DCに配置するために使用されるコードワードを生成してもよい。
【0159】
そうするために、
図14に示されたコードワード線は、各振幅構成ブロック1308.1~1308.M内の振幅制御素子1404にそれぞれ結合されたデジタル及び/又はアナログ信号制御線のバス又は集合として実装されてもよい。態様では、各振幅構成ブロック1308.1~1308.Mが、各キャパシタバンク1-N内の1つ以上のキャパシタに直列に結合された任意の適切な数の振幅制御素子1404を含む。各振幅制御素子1404及びキャパシタ(単数又は複数)直列の組み合わせは、
図13に示される任意の適切な数の他の振幅素子及びキャパシタと並列に構成することができる。任意の適切な数の振幅制御素子1404及びキャパシタが、種々の態様において、特定のアプリケーションに対する振幅制御粒度の適切な量を保証するために実装され得る。
【0160】
さらに、
図14にデジタルインバータとして示されているが、個々の振幅制御素子1404は、例えば、バッファのような任意の適切な数及び/又はタイプの振幅制御素子として実装されてもよい。加えて、振幅構成ブロック1308.1~1308.Mの各々は、簡略化のために
図14に示されていない追加の構成要素を含んでもよく、これにより、個々の振幅制御要素1404の各々が、コードワード線によって運ばれる信号を介して制御され得る。例えば、
図14に示される各個々の振幅制御素子1404は、適切な論理ゲート(例えば、NANDゲート)で置き換えられてもよく、論理ゲートの一方の入力は、位相シフト出力信号1305.1~1305.Nの1つに結合され、論理ゲートの他方の入力は、所望の電圧値に駆動されるコードワード線に結合される。いずれにせよ、態様は、スイッチングモードに配置されるか、又はコードワード線によって運ばれる制御信号に基づいて固定DC値で動作する各個々の振幅制御素子1404を含む。
【0161】
態様は、各個々の振幅制御素子1404及び結合キャパシタを含み、これらは、スイッチングモードに配置されると、スイッチングモードで動作している他の振幅制御素子1404及び結合キャパシタから提供される信号を加える。これらの信号の各々からの加算された電圧は、固定されたDCモードで動作するものに対するスイッチングモードで動作する振幅制御要素に結合される各々のキャパシタバンク1-N内のキャパシタ値の比に基づいて計算されてもよい。さらに、態様は、スイッチングモードで動作する振幅制御素子1404に関連付けられたキャパシタと共振する共振整合ネットワーク1220.0(例えば、同調可能LCネットワーク)を含む。
【0162】
その結果、位相シフト出力信号1305.1~1305.Nが結合され、重み付き及び結合された位相シフト出力信号11213.0が生成される。態様は、共振整合ネットワーク1220.0に結合されると、重み付き及び結合された位相シフト出力信号11213.0のそれぞれの構成的追加として周波数乗算を生成する、重み付き及び結合された位相シフト出力信号11213.0を含む。このようにして、フェーズドアレイアンテナ素子に結合され、他の高調波(入力基本波を含む)が減衰される、より高い周波数の出力信号1410が生成される(例えば、mm波周波数)。したがって、態様は、結合共振整合ネットワーク1220.0と共に、低周波数位相シフト出力信号1305.1~1305.Nから位相変調及び振幅変調周波数乗算信号を提供する、振幅変調構成要素1308.1~1308.Mを含む。
【0163】
また、デジタルインバータ電力は周波数に比例するので、位相シフト出力信号1305.1~1305.Nが、より高いmm波周波数の代わりに、サブマルチプル周波数で振幅構成ブロック1308.1~1308.Mを通過するので、従来のビーム形成解よりも有利に、大きな電力を節約する態様が有利である。さらに、唯一の高周波信号は、共振整合ネットワーク1220.0~1220.Kの各々の出力にあるので、1つの共振ノードのみが必要とされ、有意なダイ面積を節約する。したがって、特殊な高周波信号処理(例えば、mm波信号処理)は、FM-RFDAC1210.0-1210.Kの各々の出力からチップ出力への出力からのみ必要とされる。このアーキテクチャのさらに別の利点として、幾つかの態様において、半デジタルFIRフィルタは、望ましくない残留高調波又は画像を抑制するために、1つ以上のFM-RFDAC1210.0~1210.Kに追加的に吸収されてもよい。
【0164】
本明細書に記載される態様における各送信チェーンの結果として、それ自身のデジタルストリーム(例えば、各々の各々の共振整合ネットワーク1220.0~1220.Kを介して結合される各FM-RFDAC1210.0~1210.Kによって出力される信号に含まれるデータによって表される)を有する態様には、各チェーンに互いに独立してデジタル予歪を有利に適用する態様が含まれる。ある態様では、これは、各FM-RFDAC1210.0-1210.Kの各々について最適化された係数を使用することを含み得る。従って、ここに記載される態様は、従来のアナログシステムに対してさらなる利点を提供し、そこでは、ビーム形成のために使用される振幅、位相、及びRF整合の任意の変化は、任意の適用されるデジタル予歪の有効性を大幅に低下させる。例えば、それぞれのFM-RFDAC1210.0-1210.Kは、独立した位相係数及び振幅係数を適用することができる。そうすることにおいて、態様は、振幅及び位相係数をこの方法で達成するために、FM-RFDAC1210.0~1210.Kの各々について、ベースバンド信号に関連するデジタルコードを修正する(例えば、DFE1206)ことを含む。
【0165】
図15は、本開示の態様による例示的な装置のブロック図を示す。種々の態様において、装置1500は、任意の適切な数及び/又はタイプの通信プロトコルに従って無線信号を送信及び/又は受信するように構成された任意の適切なタイプの装置として実装されてもよい。例えば、装置1500は、携帯電話、タブレット、ラップトップコンピュータなどのユーザ装置として実装されてもよい。追加の例を提供するために、装置1500は、アクセスポイント又は基地局として実装されてもよい。装置1500は、例えば、以下にさらに説明するように、mm波周波数などの周波数又は周波数帯に応じて無線信号を送信することを実現するために、本明細書に記載する1つ以上の態様を実装してもよい。
【0166】
一態様では、装置1500は、プロセッサ回路1502、メモリ1504、及びそれぞれが1つ以上のそれぞれのアンテナ1514.1~514.Nに結合された任意の適切な数Kの送信チェーン1512.1~512.Kを含んでもよい。
図15に示される構成要素は、説明を容易にするために提供され、態様は、
図15に示されるものと同様に、追加の構成要素、より少ない構成要素、又は代替の構成要素を含む装置1500を含む。例えば、装置1500は、1つ以上の電源、ディスプレイインタフェース、周辺装置、ポートなどを含んでもよい。追加の例を提供するために、装置1500は、1つ以上の受信機をさらに含んでもよく、送信チェーン1512.1~512.Kは、アンテナ1514.1~1514.Kを介して無線信号を送受信することができるトランシーバとして実装されてもよい。
【0167】
一態様では、装置1500の種々の構成要素は、ビーム形成を実現するためにフェーズドアンテナアレイシステムで使用するための周波数多重化信号の生成に関して、本明細書にさらに記載される機能で識別されてもよい。例えば、無線装置1500は、1512.1~512.Kの送信チェーンを介して変調されたデータを含む周波数多重化された信号を生成するように構成することができ、これらの信号は、結合アンテナ1514.1~1514.Kを介してmm波又は他の適切な周波数で無線送信される。送信チェーン1512.1-512.Kは、例えば、
図12に示すように、FM-RFDAC1210.0~1210.Kの各々を参照して、論議された送信チェーンのそれぞれ1つで識別することができる。従って、送信チェーン1512.1~512.Kは、本明細書に記載されているように、周波数多重化された信号のサブマルチプル又は分数調波周波数である入力信号から変調された周波数多重化された信号を生成するために、任意の適切な数及びタイプの構成要素(例えば、FM-RFDAC1210.0~1210.Kで識別される構成要素、ならびに追加又は代替の構成要素)を含んでもよい。
【0168】
そうするために、プロセッサ回路1502は、本明細書に記載されるように、装置1500の制御を容易にし得る任意の適切な数及び/又はタイプのコンピュータプロセッサとして構成されてもよい。幾つかの態様において、プロセッサ回路1502は、装置1500によって実装されるベースバンドプロセッサ(又はその適切な部分)によって識別されてもよい。他の態様では、プロセッサ回路1502は、ベースバンドプロセッサから分離された装置1500によって実装される1つ以上のプロセッサによって識別されてもよい。いずれにせよ、態様は、算術演算、論理演算、及び/又は入力/出力(I/O)演算を実行するための命令を実行するように、及び/又は装置1500の1つ以上の構成要素の動作を制御するように構成されるプロセッサ回路1502を含む。例えば、プロセッサ回路1502は、1つ以上のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含むことができる。さらに、態様は、メモリ1504及び/又は送信チェーン1512.1~512.Kと通信及び/又は関連する機能を制御するプロセッサ回路1502を含む。これは、例えば、装置1500の送信及び/又は受信機能の制御及び/又は調停、1つ以上のベースバンド処理機能(例えば、メディアアクセス制御、符号化/復号、変調/復調、データシンボルマッピング、エラー修正など)の実行を含んでもよい。
【0169】
一態様では、メモリ1504は、命令がプロセッサ回路1502によって実行されるとき、プロセッサ回路1502が本明細書に記載される種々の機能を実行するように、データ及び/又は命令を記憶する。メモリ1504は、例えば、読み出し専用メモリ、ランダム・アクセス・メモリ、フラッシュ・メモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ、プログラマブル読み出し専用メモリなどを含む、周知の揮発性及び/又は不揮発性メモリとして実装することができる。メモリ1504は、非取り外し可能、取り外し可能、又はその両方の組み合わせであり得る。
【0170】
例えば、メモリ1504は、例えば、論理、アルゴリズム、コード等の1つ以上の実行可能な命令を記憶する非一時的コンピュータ読取可能媒体として実装されてもよい。以下にさらに説明するように、メモリ1504に記憶された命令、論理、コードなどは、
図15に示されるように、種々のモジュールによって表され、これにより、本明細書に開示される態様が機能的に実現され得る。
図15に示すモジュールは、ハードウェアとソフトウェアの構成要素との間の機能的な関連付けに関する説明を容易にするために設けられている。したがって、態様は、プロセッサ回路1502を含み、プロセッサ回路1502は、1つ以上のハードウェア構成要素と共に、これらのそれぞれのモジュールに格納された命令を実行して、態様に関連する種々の機能を実行する。
【0171】
一態様では、位相制御モジュール1508に記憶された実行可能な命令は、プロセッサ回路1502と共に、
図13に示すように、位相生成ブロック1304によって生成される位相の選択、又は装置1500によって実装される別の適切な位相生成システムを実現することができる。例えば、位相制御モジュール1508に記憶された実行可能な命令は、
図13に示すように、位相選択ブロック1306に関連する機能を提供することができる。したがって、位相制御モジュール1508は、位相選択ブロック1306を介して、位相生成ブロック1304(又は別の適切な位相生成システム)によって生成される位相シフト入力信号1307.1~11307.M-1のサブセットの選択を可能にする。
【0172】
その際、位相制御モジュール1508は、位相選択ブロック1306が適切な位相シフト出力信号1305.1~1305.Nを選択し、送信チェーン1512.1~512.Kの各々に対して互いに相対的に所望の位相で周波数乗算を提供することを確実にする。位相制御モジュール1508は、位相選択ブロック1306が適切な位相シフト出力信号1305.1~1305.Nを選択することを容易にし、送信チェーン1512.1~512.Kの各々において、位相シフト出力信号1305.1~1305.Nの互いに対して適切な位相シフトが存在することを確実にする(すなわち、位相シフトΨ)。
【0173】
一態様では、位相制御モジュール1508は、特定の周波数及び位相が、どのようにしてサブマルチプル(例えば、分数調波)周波数位相の組み合わせから生成されるかに関する命令を含んでもよい。例えば、位相制御モジュール1508に格納された実行可能な命令は、各FM-RFDAC1210.0~1210.K、それぞれの共振整合ネットワーク1220.0~1220.Kを組み合わせて乗算したときに生じる特定の位相セットを決定するために実行される計算に関するルックアップテーブル及び/又は命令を含んでもよい。
【0174】
ある態様では、振幅制御モジュール1510に格納された実行可能な命令は、
図3及び4でさらに詳細に議論されるように、プロセッサ回路1502と共に、位相シフト出力信号1305.1~1305.Nの各々に振幅重み付けを提供することを容易にし得る。例えば、振幅制御モジュール1510に格納された実行可能命令は、
図14に示すように、振幅制御ブロック1402に関連する機能を提供することができる。従って、振幅制御モジュール1510は、特定のセットの位相シフト出力信号1305.1~1305.Nに対して、個々の振幅制御素子1404のいずれがスイッチングモードに配置され、固定DC動作モードに配置されるかを可能にする。再度、そうすることによって、スイッチング動作インバータに結合されたキャパシタ値対固定DC動作インバータの比は、インバータ及びキャパシタの各並列セット内の電圧付加のレベルの制御を可能にし、その結果、位相シフト出力信号1305.1~1305.Nの各々について所望の振幅重み付けのレベルをもたらす。このようにして、態様は、RF送信チェーンの出力の損失を補償するため、及び/又は低ビームサイドローブに振幅テーパリングを提供するための振幅制御の使用を含む。
【0175】
振幅制御モジュール1510は、実装される場合、所望の最終結果、すなわち、結合された位相シフト出力信号11213.0~1213.Kに対する所望の振幅重み付けに基づいて、どの特定のインバータセットをスイッチングモード又は固定DC動作モードのいずれかに配置すべきかに関する命令を含んでもよい。例えば、振幅制御モジュール1510に格納された実行可能命令は、FM-RFDAC1210.0~210Kの各々から所望の重み付き周波数乗算信号のセットを生成する特定のインバータオン/オフ位相組み合わせセットを決定するために実行されるべき計算に関するルックアップテーブル及び/又は命令を含んでもよい。従って、これらの命令は、各々の送信チェーン1512.1~512.Kが、位相制御モジュール1508によって提供される位相シフトに従って、高周波ビーム形成制御を提供する必要に応じて、周波数乗算された信号を振幅変調することを可能にする。
【0176】
<<セクションIII : フェーズドアレイのための周波数乗算RFDAC直交送信機>>
【0177】
このセクションに記載される態様は、一般に、送信機に関し、より詳細には、mm波周波数でフェーズドアレイを実装する送信機設計に関する。
【0178】
5G無線技術の発展は、例えば、提案された24GHz~86GHzスペクトルの周波数に対応し得るmm波周波数を用いてトランシーバ設計を駆動している。このような設計は、典型的には、複数のアンテナを実装し、チャネル条件に適応するように、フェーズドアレイ及びビーム形成パターンを達成する。現在、フェーズドアレイ設計でmm波信号を実装するには、アップコンバージョンミキサ、mm波局部発振器(LO)生成及び分配、スプリッタ、受動位相シフタ、ケーブル上のmm波伝送、及びこれらの構成要素の損失を補償するのに必要な増幅器に関連する大きなダイ面積及び電力消費が必要である。
【0179】
さらに、現在の解決法では、非理想性及び/又は不均衡を補償するためにベースバンド信号に典型的に導入されるデジタル予歪は、mm波信号が1つのソースに由来するので、フェーズドアレイ内のすべての送信チェーンに均一に適用される必要がある。従って、フェーズドアレイに実装された送信チェーンにおける不整合は、予歪性能に悪影響を及ぼし、その結果、より低いエラーベクトル振幅(error vector magnitude (EVM))又は効率をもたらす。その結果、フェーズドアレイ及び/又は複数の送信チェーンを実現する送信機のためのmm波信号を生成及び分配するための現在の設計は複雑であり、動作に大量の電力を必要とし、高価で非効率的である。
【0180】
上述したように、極性送信機の設計の態様に関連して、mm波トランシーバの設計は、チャネル条件に適合するようにビーム形成を実現するために、フェーズドアレイを実装することができる。再び、現在の設計は、そのようなシステムに従ったデジタル又はアナログビーム成形のいずれかに向けられており、性能劣化を回避するために、特別な高周波信号処理(例えば、ケーブル配線)及び追加の構成要素に対する利得補償に関連する幾つかの欠点を有している。これらの問題は、同様に、例えば、mm波周波数のような高周波領域で動作する直交型送信機も、同様に、RFチェーン毎に独立して予歪を適用することに課される制限、高データレートのデジタルリンクの必要性、大きなダイ面積の使用、及び高電力使用に悩まされる。さらに、従来のmm波システムにおける大きな損失を克服するために高利得を使用すると、不安定性が生じる。
【0181】
さらに、高効率な従来の極性送信機の設計が提案されているが、帯域幅の拡大と同期化が困難である。そして、高い計算複雑性は、特に広帯域変調のために、大きなデジタルコンテンツと電力消費を必要とする。本明細書に記載される極性送信機の態様は、これらの前述の問題に対処する。しかしながら、極性送信機の実装と比較して、直交周波数乗算無線周波数デジタル‐アナログ変換器(frequency multiplying radio-frequency digital-to-analog converter、FM‐RFDAC)は、3dB出力電力の損失を犠牲にするが、複雑さの少ないデジタル信号処理を使用する。
【0182】
従って、mm波設計のための現在のアナログ及びデジタルビーム形成ソリューションに存在する問題に対処し、極性FM-RFDAC送信機アーキテクチャで使用されるものよりも複雑性の低いデジタル信号処理スキームを提供するために、本明細書における直交送信機の態様は、同様に、単一のFM-RFDAC「ブロック」内にmm波フェーズドアレイ送信機全体を使用することを含む。本明細書で議論する極性送信機の態様と同様に、直交送信機FM-RFDACは、信号の振幅又は重量を設定するためにキャパシタ比を実装し、各FM-RFDACに分配される信号は、周波数乗算のためにmm波出力のサブマルチプル(sub-multiple、約数)である。以下にさらに説明するように、直交送信機の態様はまた、低周波数で信号に付加された信号変調を維持しながら、高周波数信号(例えば、mm波周波数信号)を生成するように強め合うように付加する低周波数位相シフト信号を結合する。しかしながら、直交送信機の態様は、以下でさらに論じるように、同相及び直交位相データ値(サンプリングされたデータから得られた)の新しい45度軸への再マッピングを利用する。これらの位相は、サブマルチプル(低)周波数クロックの位相から容易に利用可能であり、位相関係は、乗算を介して維持される。
【0183】
本明細書で説明する極性送信機のアーキテクチャと同様に、直交送信機の態様もまた、高周波信号生成が単一のブロック又はステージで行われ、LO生成及び分配が出力mm波周波数のより低い、サブマルチプル周波数で行われるので、既存の解決策と比較して消費電力が少なく、利用ダイ面積が少ない。さらに、直交送信機の態様はまた、個々の送信チェーンベースでの予歪の実現を可能にし、電力消費を低くするか、あるいは、より高い送信出力を可能にする改良された電力増幅器(power amplifier (PA))線形化を提供する。直交送信機の態様は、同様に、mm波周波数において高い粒度で振幅及び位相の調整を行うことを可能にし、従って、結合フェーズドアンテナアレイを介して生成されたビームを精密に制御することができる。さらに、直交送信機の態様は、極性送信機の態様と比較して、より少ないデジタル信号プロセッサ電力を消費するが、これは、FM-RFDACからより低い電力で送信する場合に特に重要である可能性がある。
【0184】
図1及び11を参照すると、本明細書に記載された直交送信機の態様はまた、低周波数信号高調波の位相組み合わせを追加して周波数乗算を実現するために、強め合う干渉の使用も利用する。特に、本明細書に記載される極性送信機の態様と同様に、本明細書に記載される直交の態様はまた、容量性電圧分割及び整合ネットワーク(例えば、共振LC負荷)を使用する振幅変調と共にインバータベースの周波数乗算器を実行し、入力基本波を含む他の高調波を減衰させながら乗算された周波数を向上させる。従って、直交送信機の態様はまた、デジタル制御を使用して、各入力位相の強度を変調し、広範囲の異なる周波数乗算比を利用する。
【0185】
図16は、本開示の一態様による、FM-RFDACを実装する例示的な直交送信機設計のブロック図を示す。本明細書でさらに説明するように、態様は、簡潔さ及び説明の容易さのために幾つかの構成要素を省略した全体的な送信機設計の一部として実装される送信機設計1600を含む。例えば、送信機設計1600は、単一のUFM-RFDAC1610.1及びVFM-RFDAC1610.2を含むように
図16に示されているが、送信機設計1600は、任意の適切な数及びタイプのFM-RFDACを含み得、各々は、それぞれの送信チェーンに対して生成される別個の信号を生成する。従って、本明細書に記載される態様は、各送信チェーンが、フェーズドアレイ内の特定のアンテナ素子(又はアンテナ素子のグループ)に対して振幅重み付け及び位相同調されたそれ自身の信号を結合することができるので、複数のアンテナを介してビーム形成を実行する送信機に対して特に有用であり得る。
【0186】
図16に示され、本明細書でさらに論議されるように、送信機設計1600は、デジタルフロントエンド1606によって提供される信号波形に関連する再マッピングされた同相及び直交位相複素データ値に基づいて、各々がクロック信号1602.2の位相シフトバージョンを受信する、任意の適切な数の多相FM-RFDACを含む。従って、以下でさらに議論するように、態様には、UFM-RFDAC1610.1及びVFM-RFDAC1610.2が含まれ、これは、複素同相データ(I)及び直交位相データ(Q)が、元の直交(すなわち90度)位相関係に対して45度離れているように、新しい軸に再マッピングされる複素データを受信する個々の送信チェーンの一部を形成する。そのために、以下に更に議論されるように、態様は、UFM-RFDAC1610.1とVFM-RFDAC1610.2の各々が、再マッピングされた複素数信号のオクタントから決定される位相を有する信号によって別々にクロック供給されることを含む。
【0187】
一態様では、UFM-RFDAC1610.1及びVFM-RFDAC1610.2は、それぞれの45度再マッピングされたU及びVデータを組み合わせて、共振整合構成要素1612との結合を介して、出力ノード1611において周波数乗算された結合出力信号を生成する。UFM-RFDAC1610.1とVFM-RFDAC1610.2の両方を含む各送信チェーンは、フェーズドアレイの各アンテナに対する個別の信号経路を形成する。したがって、周波数乗算結合出力信号は、他の送信チェーンに関して特定の周波数、振幅、及び位相シフトを有してもよい。その結果、各個々のU及びVFM-RFDACによって生成された信号(それぞれの送信チェーンに関連する)が、それらのそれぞれの共振整合ネットワークを介してアンテナに結合される場合、それらの信号は、互いに対して独立に重み付けされた振幅及び位相シフト値を有する。従って、各送信チェーンのこの独立した制御は、フェーズドアンテナアレイ内の個々のアンテナ素子に適用された場合に、所望のビーム形成パターンを生成するために利用され得る。
【0188】
一態様では、UFM-RFDAC及びVFM-RFDAC(例えば、
図16に示されるUFM-RFDAC1610.1及びVFM-RFDAC1610.2)を含む、各送信チェーンに関連する各FM-RFDACブロックは、複数の送信チェーンを有するビーム形成送信機設計において従来実装されていた他の構成要素を、フェーズドアレイアンテナ要素と共に動作するために置き換えてもよい。具体的には、本明細書で議論される極性送信機設計の態様と同様に、直交送信機設計1600の態様は、通常、従来の送信機アーキテクチャで実装されるDAC、フィルタ、ミキサ、RFスプリッタ、及び位相シフタの代わりに使用される各送信チェーンに関連する各FM-RFDACブロックを含む。上述したように、スプリッタ、位相シフタ、及びケーブル上のRFシグナリングからの損失を補償するために、従来のアーキテクチャで使用された複数の増幅ステージも、有利なことに、本発明の態様ではもはや必要ではない。代わりに、単一の外部電力増幅器(例えば、外部PA1614)が、各送信チェーンに実装されて、典型的には、スケールされたデジタルプロセスに対して困難である、高電力送信の出力を実現することができる。
【0189】
さらに、共通の高周波mm波信号を複数の送信チェーンに分配する典型的なmm波送信機アーキテクチャとは対照的に、本態様は、必要に応じて位相シフトされる低周波入力信号1602.2を分配する。態様において、入力信号1602.2は、所望の高周波数(例えば、mm波)信号のサブマルチプルである。これは、より低い周波数の信号をこのように分配することは必ずしもケーブル配線解決法を必要としないので、mm波信号を分配するときに生じるケーブル損失及び他の複雑さに関する前述の問題の多くに対処する。さらに、オンボード信号ルーティングは、有利には、これらのより低い周波数で実施することができる。
【0190】
一態様では、直交送信機設計1600は、デジタルベースバンド信号から位相データ(φ)及び複素データ(同相(I)及び直交位相(Q)データ)を抽出するように機能するデジタルフロントエンド(DFE)1606を実装してもよい。種々の態様において、DFE1606は、デジタルベースバンド信号から位相データ及び複素データを抽出するために、任意の適切な数、タイプ、及び構成要素の組み合わせを含んでもよい。例えば、DFE1606は、ベースバンドプロセッサ又はデジタル信号プロセッサに関連付けられたものなどの1つ以上のプロセッサ及び/又は回路構成要素として実装されてもよい。
【0191】
態様は、抽出された位相データ及び複素データを利用して、再マップされたU及びVデータ値を計算するDFE1606を含む。U及びVデータ値は、次いで、UFM-RFDAC1610.1及びVFM-RFDAC1610.2の各々に供給されるクロック信号1602.2の位相シフトを計算するために使用される。一態様では、DFE1606は、複素データ値のスケーリング及び減算によって、再マップされたデータ値を計算してもよい。例えば、
図17の
図1700に示されるように、I/Qデータ値は、新しい45度軸にマッピングされ、一方の軸は、値U=(I-Q)に割り当てられ、他方の軸は、値V=Q√2に割り当てられる。このようにして、DFE1606は、本来互いに90度離れている(すなわち、典型的な直交データセットに従う)ベースバンド信号から抽出されたI/Qデータ値を、互いに45度離れているU/Vデータ値に再マッピングする。UFM-RFDAC1610.1及びVFM-RFDAC1610.2の各々によるこれらの再マッピングされたU/Vデータ値の使用は、以下でさらに議論される。
【0192】
ある態様では、クロック生成ブロック1602(すなわち、クロック生成回路)は、本明細書では「クロック信号」とも呼ばれる合成周波数信号1602.2を生成するように構成された一般的なデジタル位相同期ループ(DPLL)1602.1を含む。DPLL1602.1は、クロック信号1602.2を位相シフトするように機能する位相シフトブロック1602.3及び1602.4(すなわち、位相シフト回路)にさらに結合されてもよい。態様は、クロック信号1602.2に利用するために位相シフトを選択する位相シフトブロック1602.3及び1602.4を含み、それぞれの位相シフトブロック1602.3及び1602.4によって出力される位相シフトクロック信号(すなわち、位相シフト入力信号1605.1、1605.2)は、UFM-RFDAC1610.1及びVFM-RFDAC1610.2の各々に入力される。
【0193】
一態様では、位相シフトブロック1602.3及び1602.4によって選択される位相シフトは、DFE1606によって提供されるU/Vデータ値のオクタントマッピングに基づく。特に、再マッピングされたU/Vデータ値は、それぞれ、4つの異なる位相軸のうちの1つに関連付けられ、互いに45度離れてマッピングされる。新しい45度軸に再マッピングされた、時間と共に変化するU値及びV値の2つの例は、
図18A-Bに示されるように、位相
図1800にベクトルU(t)及びV(t)として示される。
【0194】
図に示すベクトルU(t)及びV(t)。18A-Bは、特定の瞬間における特定の大きさ及び位相を有する再マッピングされたI/Q値を表す。I/Qデータ値を新しい45度軸に再マッピングすることによって、ベクトルU(t)及びV(t)は、それらのベクトル和U(t)+V(t)が、再マッピングされたI/Qデータ値と等価なデータ点1802及び1804を生じるように、特定の位相軸にマッピングされる。そうすることで、再マッピングされたデータ点1802及び1804は、それぞれ、
図18A~Bに示すように、特定の位相オクタント内に入り、U(t)ベクトルの位相が0°、90°、180°又は270°軸の1つにマッピングされ、V(t)ベクトルの位相が45°、135°、225°又は315°軸の1つにマッピングされる。
【0195】
態様において、UFM-RFDAC1610.1及びVFM-RFDAC1610.2は、再マッピングされた信号U(t)及びV(t)を合計し、高周波結合信号を提供し、以下でさらに論じるように、これにより、例えば、
図18A-Bに示すように、再マッピングされたデータ点1802及び1804を実現する。さらに、
図18A-18B中に示されているダイアグラムは、ベースバンド包絡線を記述し、したがって、デジタルベースバンド及び結合された高周波信号の両方で結合された信号を表すことに留意されたい。したがって、態様は、U(t)+V(t)で表されるデータ点をもたらす再マッピングされたI/Qデータ信号の特定のオクタントマッピングに対応する位相シフトブロック1602.3及び1602.4によって選択される特定の位相シフトを含む。例えば、
図18Aに示すようなデータ点1802は、0°軸にマッピングされたU(t)ベクトルの位相及び45°軸にマッピングされたV(t)ベクトルの位相に関連する位相オクタント内に入る。したがって、
図18Aに示されるように、新しい45度軸に再マッピングされるI/Qデータ値に対して、位相シフトブロック1602.3は、クロック信号1602.2を0°位相シフトし、位相シフトブロック1602.4は、クロック信号1602.2を45°位相シフトする。別の例を提供するために、
図18Bに示されるようなデータ点1804は、90°軸にマップされたU(t)ベクトルの位相及び45°軸にマップされたV(t)ベクトルの位相に関連する位相オクタント内に入る。したがって、
図18Bに示されるように、新しい45度軸に再マッピングされるI/Qデータ値に対して、位相シフトブロック1602.3は、クロック信号1602.2を90°位相シフトし、位相シフトブロック1602.4は、クロック信号1602.2を45°位相シフトする。
【0196】
そうするために、態様は、データ線1603.1及び1603.2を介して位相シフトブロック1602.3及び1602.4の各々に結合されるDFE1606を含む。種々の態様において、データ線1603.1及び1603.2は、位相シフトブロック1602.3及び1603.4の各々にデータ信号を伝送するように構成された、任意の適切な数及び/又は種類のワイヤ、バス、デジタルリンクなどを表すことができる。例えば、データ線1603.1及び1603.2は、新しい45度軸(例えば、
図18A~
図18Bに示すように、データ点1802及び1804に関連するオクタント)に再マッピングされたI/Qデータ値に関連する特定の位相オクタントを示す、直列又は並列方式でデジタルデータ信号を搬送するように構成された信号線の集合を表してもよい。態様は、位相シフトブロック1602.3及び1602.4の各々が、データ線1603.1及び1603.2を介してオクタント情報を受信し、オクタント情報に基づいて適切な位相シフトを選択することを含む。
【0197】
クロック信号1602.2の位相シフトを実現するために、位相シフトブロック1602.3~1602.4は、簡略化のために
図16に示されていない任意の適切な数及び/又はタイプの遅延素子を含んでもよい。例えば、位相シフトブロック1602.3~1602.4は、特定の周波数を有するクロック信号1602.2に対して、8つの位相シフトのそれぞれが生成され得ることを確実にするために、調整可能又は構成可能な遅延線構成要素を含んでもよい。これらの遅延線成分は、例えば、所望の量の時間遅延、従って位相シフトを提供するために、任意の適切な数及び/又はタイプの遅延素子に従って実施することができる。例えば、位相シフトブロック1602.3-1602.4は、
図4-6及び直交LO受信機の態様を参照して本明細書で議論するように、被制御遅延線、補間遅延線、又は二次元遅延線を実装する遅延ロックループ(delay-locked loop (DLL))として実装されてもよい。
【0198】
いずれにせよ、態様は、入力クロック信号1602.2に対して適切な位相シフト値を選択する位相シフトブロック1602.3、1602.4を含む。態様において、位相シフトブロック1602.3、1602.4は、UFM-RFDAC1610.1及びVFM-RFDAC1610.2の各々に対するクロック信号1602.2の所望の位相シフトバージョンの結合を実現するために、任意の適切な回路、スイッチ、及び/又は他のハードウェア構成要素を実装することができる。例えば、
図19に示されるように、位相シフトブロック1602.3、1602.4は、別個のマルチプレクサブロックで識別され得る。様々な態様において、位相シフトブロック1602.3、1602.4は、クロック信号1602.2の複数の位相シフトバージョンを生成し、マルチプレクサ回路を実装して、オクタントマッピング情報に基づいて、クロック信号1602.2のこれらの位相シフトバージョンの中から選択することができる。例示的な例を提供するために、データ線1603.1及び1603.2は、クロック信号1602.2の位相シフトされたバージョンのうち、位相シフトブロック1602.3~1602.4の各々によって出力に結合されるべきものを表す、デジタルビット値(例えば、00、10、10、11)を示すデータを運ぶことができる。
【0199】
したがって、
図19に示すように、UFM-RFDAC1610.1及びVFM-RFDAC1610.2は、デジタルデータとして、クロック信号1602.2(位相シフト入力信号1605.1、1605.2)の適切なオクタントベース位相シフトバージョンを受信する。これらの位相シフト入力信号1605.1、1605.2に関連する位相は、次に、参照として使用され、それから、追加の位相シフト信号が生成され、出力ノード1611において結合されて、周波数乗算及び共振整合ネットワーク1612への結合の結果として、高周波信号が形成される。換言すれば、この文脈における、各々の位相生成ブロック1620.1、1620.2によって使用される特定の位相で提供される「参照」信号は、それぞれデータ線1603.1、1603.2を介して位相シフトブロック1602.3、1602.4に送られる適切なデータ信号の結果である。
【0200】
様々な態様において、UFM-RFDAC1610.1及びVFM-RFDAC1610.2は、共振整合ネットワーク1612への結合を介して出力ノード1611における加算された時変信号U(t)+V(t)の周波数乗算を確実にするために、異なる方法で実装されてもよい。例えば、UFM-RFDAC1610.1及びVFM-RFDAC1610.2は、位相生成、選択、及び/又は制御、ならびに本明細書に記載される他の態様と類似又は同一の方法での振幅重み付け又は制御を実装してもよい。様々な態様において、UFM-RFDAC1610.1及びVFM-RFDAC1610.2の各々に関連付けられた、
図16に示される位相生成ブロック(すなわち、位相生成回路)は、直交LO信号の生成に関して本明細書中で議論されるM段被制御遅延線を使用して実装され得る。
【0201】
例えば、UFM-RFDAC1610.1及びVFM-RFDAC1610.2のそれぞれに関連付けられた位相生成ブロック1620.1、1620.2は、それぞれ、
図3、4、5に示すように、各遅延線のそれぞれの遅延ロックループ(DLL)に従って、M段被制御遅延線304、補間遅延線400、及び2次元遅延線500とともに実装されてもよい。その際、UFM-RFDAC1610.1及びVFM-RFDAC1610.2の各々は、各々の位相シフトブロック1602.3、1602.4からクロック信号1602.2の位相シフトバージョンを受信することができ、これは、追加の位相シフト入力信号が生成される基準信号として使用される。
【0202】
態様は、UFM-RFDAC1610.1及びVFM-RFDAC1610.2に関連付けられた位相生成ブロック1620.1、1620.2が、任意の適切な数の位相シフトされた信号1615.1、1615.2を生成し、所望の粒度に依存し、及び生成された高周波出力信号、そして次に所望のビーム形成制御を制御することを含む。さらに、
図13に示すように、FM-DAC1300を参照して本明細書に記載したものと同様の振幅制御システムを実装する、UFM-RFDAC1610.1及びVFM-RFDAC1610.2の各々の態様が含まれる。特に、UFM-RFDAC1610.1及びVFM-RFDAC1610.2の各々は、出力ノード1611(U(t)+V(t))における結合信号が所望の周波数及び位相で生成されるように、各々の位相生成ブロック1620.1、1620.2内でDLLによって生成される位相シフト信号のセットの各々に印加される振幅又は重み付けを制御するように構成されてもよい。
【0203】
そうするために、位相生成ブロック1620.1、1620.2の各々は、周波数乗算を確実にするために必要な位相シフト信号セットを生成してもよい。次いで、これらの位相シフト信号は、所望の位相シフト信号が出力ノード1611において所望の高周波信号を生成するように、DFE1606を介して重み付けされる。態様は、以下でさらに説明されるように、任意の適切な数の振幅制御素子1609.1~1609.N(すなわち、振幅制御回路)の任意の適切な数のNの動作状態の制御を実現するために、任意のハードウェア構成要素の適切な数及び/又はタイプを使用して位相シフト信号の振幅重み付けを実行するDFE1606を含む。例えば、DFE1606は、
図16に示すように、バス1607.1及び1607.2に結合された1つ以上のプロセッサ(例えば、ベースバンドプロセッサ、デジタル信号プロセッサなど)、デジタルドライバ回路などを含んでもよい。
【0204】
バス1607.1及び1607.2は、各制御要素1609の状態が制御されるように、デジタルコードワードの形態で信号データ(例えば、デジタルデータ信号)を運ぶことができる。特に、各制御要素1609.1~1609.Nの動作モードは、スイッチングモード又は固定DC出力モードから変更されてもよい。
図16に示す例では、制御要素1609.1~1609.NはNANDゲートとして実装されるが、種々の態様において、任意の適切なタイプの論理ゲート又は他の制御要素が実装されてもよい。
図16に示すNANDゲートの例では、各NANDゲートの入力は、適切なバス1607.1又は1607.2からのデジタル制御線に結合される。次に、DFE1606は、デジタルコードワードに従ってデジタル制御線を所望の電圧値に駆動し、制御要素1609.1~1609.Nをスイッチングモード又はDC固定動作モードのいずれかに配置してもよい。態様は、スイッチングモードに配置される各制御要素1609.1~1609.Nに対して、容量性結合を介して加算される各位相シフト結合信号を含む。これらの信号の各々からの加算された電圧は、
図12-15に示されている極性FM-RFDACを参照して本明細書で議論されているように、スイッチングモードで動作するUFM-RFDAC1610.1及びVFM-RFDAC1610.2内のキャパシタ値に対する固定DCモードで動作するものの比に基づいて計算されてもよい。例えば、直交位相アーキテクチャは、
図11-15に関して本明細書で説明した極性アーキテクチャと同様のキャパシタバンク実装を有するように実装することができる。さらに、本明細書に記載される極性送信機の態様の動作と同様に、本セクションに記載される直交送信機の態様は、制御要素1609.1~1609.Nがスイッチドモードで動作しているときに、UFM-RFDAC1610.1及びVFM-RFDAC1610.2に関連するキャパシタと共振する共振整合ネットワーク1612(例えば、同調可能LCネットワーク)を含む。
【0205】
その結果、UFM-RFDAC1610.1及びVFM-RFDAC1610.2の各々によって生成された位相シフト信号は、出力ノード1611において重み付けされ、結合されて、高周波信号(例えば、mm波信号)を生成する。態様は、共振整合ネットワーク1612に結合された場合の位相シフト信号を含み、重み付き及び結合された位相シフト信号のそれぞれの強め合う加算の結果として周波数乗算を生成する。このようにして、より高い周波数の出力信号(例えば、mm波周波数)が生成される。この高周波出力信号は、また、例えば、
図16に示すように、外部電力増幅器1614を介して、フェーズドアレイアンテナ素子に結合され、他の高調波(入力基本波を含む)は減衰される。
【0206】
図20は、本開示の態様による例示的な装置のブロック図を示す。様々な態様において、装置2000は、任意の適切な数及び/又はタイプの通信プロトコルに従って無線信号を送信及び/又は受信するように構成された任意の適切なタイプの装置として実装されてもよい。例えば、装置2000は、携帯電話、タブレット、ラップトップコンピュータ等のようなユーザ装置(UE)として実装することができる。追加の例を提供するために、装置2000は、アクセスポイント又は基地局として実装されてもよい。装置2000は、例えば、以下にさらに説明するように、mm波周波数のような特定の周波数又は周波数帯に応じて無線信号を送信することを実現するために、本明細書に記載する1つ以上の態様を実装することができる。
【0207】
一態様では、装置2000は、処理回路2002、メモリ2004、及びそれぞれが1つ以上のそれぞれのアンテナ2014.1~2014.Nに結合された任意の適切な数Kの送信チェーン2012.1~2012.Kを含んでもよい。
図20に示された構成要素は、説明を容易にするために提供され、態様は、
図20に示されたもののように、追加の構成要素、より少ない構成要素、又は代替の構成要素を含む装置2000を含む。例えば、装置2000は、1つ以上の電源、ディスプレイインタフェース、周辺装置、ポート等を含んでもよい。さらなる例を提供するために、装置2000は、さらに、1つ以上の受信機を含んでもよく、あるいは、送信チェーン2012.1~2012.Kは、アンテナ2014.1~2014.Kを介して無線信号を送受信することができるトランシーバとして実装されてもよい。
【0208】
一態様では、装置2000の種々の構成要素は、直交ベースの送信機のビーム形成を実現するために、フェーズドアンテナアレイシステムで使用するための周波数乗算信号の生成を参照して、本明細書にさらに記載される機能で識別することができる。例えば、無線装置2000は、2012.1~2012.Kの送信チェーンを介して変調されたデータを含む周波数多重化された信号を生成するように構成することができ、これらの信号は、結合アンテナ2014.1~2014.Kを介してmm波又は他の適切な周波数で無線送信される。送信チェーン2012.1~2012.Kの各々は、例えば、
図16に示すような送信機設計1600を参照して論議された送信チェーンの各々と共に識別され得る。従って、送信チェーン2012.1~2012.Kの各々は、
図16に示すように、クロック生成ブロック1602、UFM-RFDAC1610.1、VFM-RFDAC1610.2、DFE1606などに関連する機能によって識別され得る。種々の態様において、送信チェーン2012.1~2012.Kは、本明細書で議論されるように、周波数乗算された信号のサブマルチプル又は分数調波周波数である入力信号から変調周波数乗算信号を生成するための任意の適切な数及びタイプの構成要素を含んでもよい。
【0209】
そうするために、処理回路2002は、本明細書に記載されるように、装置2000の制御を容易にし得る、任意の好適な数及び/又はタイプのコンピュータプロセッサとして構成され得る。幾つかの態様において、処理回路2002は、装置2000によって実装されたベースバンドプロセッサ(又はその適切な部分)によって識別され得る。他の態様では、処理回路2002は、ベースバンドプロセッサ(例えば、1つ以上のデジタル信号プロセッサ)から分離された、装置2000によって実装された1つ以上のプロセッサによって識別されてもよい。いずれにせよ、態様は、算術演算、論理演算、及び/又は入力/出力(I/O)演算を実行するための命令を実行するように、及び/又は装置2000の1つ以上の構成要素の動作を制御するように構成されている処理回路2002を含む。例えば、処理回路2002は、1つ以上のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含むことができる。さらに、態様は、メモリ2004及び/又は送信チェーン2012.1~2012.Kと通信及び/又は関連する機能を制御する処理回路2002を含む。これは、例えば、装置2000の送信及び/又は受信機能を制御及び/又は調停すること、1つ以上のベースバンド処理機能(例えば、メディアアクセス制御(MAC)、符号化/復号、変調/復調、データシンボルマッピング、誤り訂正など)を実行することを含んでもよい。
【0210】
一態様では、メモリ2004は、命令が処理回路2002によって実行されるとき、処理回路2002が本明細書に記載される種々の機能を実行するように、データ及び/又は命令を記憶する。メモリ2004は、例えば、読み出し専用メモリ、ランダム・アクセス・メモリ、フラッシュ・メモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ、プログラマブル読み出し専用メモリなどを含む、任意の周知の揮発性メモリ及び/又は不揮発性メモリとして実装することができる。メモリ2004は、非取り外し可能、取り外し可能、又はその両方の組み合わせとすることができる。
【0211】
例えば、メモリ2004は、例えば、論理、アルゴリズム、コード等の1つ以上の実行可能な命令を記憶する非一時的コンピュータ読取可能媒体として実装されてもよい。以下にさらに説明するように、メモリ2004に記憶された命令、論理、コードなどは、
図20に示されるような種々のモジュールによって表され、これによって、本明細書に開示された態様が機能的に実現されることが可能になる。
図20に示されるモジュールは、ハードウェア構成要素とソフトウェア構成要素との間の機能的関連に関する説明を容易にするために提供される。したがって、態様は、本明細書でさらに説明するように、態様に関連する種々の機能を実行するために、1つ以上のハードウェア構成要素と関連して、これらのそれぞれのモジュールに記憶された命令を実行する処理回路2002を含む。
【0212】
一態様では、位相制御モジュール2008に記憶された実行可能命令は、処理回路2002と関連して、異なる機能を実現することができる。これらの関数は、例えば、
図16-19を参照して本明細書で議論されるように、I/Q複素データに関連する特定のデータ点に対するベクトルU(t)及びV(t)に対する適切なオクタントマッピングの特定を含み得る。このような態様によれば、位相制御モジュール2008に記憶された実行可能な命令は、処理回路2002と併せて、位相シフトブロック1602.3、1602.4を介してクロック信号1602.2の適切な位相シフトの選択を実現することができる。これは、例えば、データ線1603.1、1603.2を介して適切な信号を送信するDFE1606を介して実現され得る。ある態様において、適切な信号は、例えばルックアップテーブルのような、適切に識別されたオクタントに従った任意の適切な計算に基づいて選択され得る。
【0213】
別の例を提供するために、位相制御モジュール2008に格納される実行可能な命令は、送信チェーン2012.1~2012.Kの各々によって実装される各U及びVFM-RFDACに関連付けられた各位相生成ブロックによる位相シフト信号の生成を容易にし得る。例えば、位相制御モジュールに格納される命令は、
図16に示されるように、位相生成ブロック1620.1、1620.2による位相の生成を容易にし得る。従って、位相制御モジュール2008は、周波数乗算を確実にするために位相シフト信号の特定のセットの生成を可能にし、それにより、所望の位相及び周波数を有する各送信チェーン2012.1~2012.Kのための信号を生成する。
【0214】
その際、位相制御モジュール2008は、各送信チェーン2012.1-2012.Kの位相生成ブロックが、送信チェーン2012.1-2012.Kの各々に対して、互いに対して所望の位相で周波数乗算を提供するために適切な位相シフト信号を提供することを確実にする。一態様では、位相制御モジュール2008は、特定の周波数及び位相がサブマルチプル周波数(例えば、分数調波)位相結合からどのように生成されるかに関する命令を含んでよい。例えば、位相制御モジュール2008に格納された実行可能な命令は、各送信チェーン2012.1~2012.Kに対してそれぞれのU及びVFM-RFDACを介して結合及び乗算された場合に所望の高周波信号を生成する特定の位相のセットを決定するために実行される計算に関するルックアップテーブル及び/又は命令を含んでもよい。
【0215】
一態様では、振幅制御モジュール2010に記憶された実行可能な命令は、
図16を参照して本明細書で議論されるように、処理回路2002と共に、各送信チェーンに関連付けられた各U及びVFM-RFDACに関連付けられた位相生成ブロックによって位相シフト信号を重み付けする振幅を提供することを実現することができる。例えば、振幅制御モジュール2010に記憶された実行可能命令は、
図16に示すように、DFE1606に関連する機能を提供することができる。従って、振幅制御モジュール2010は、特定の位相シフト信号セットに対して、個々の制御要素1609.1~1609.Nのいずれがスイッチングモードに配置され、固定DC動作モードに配置されることを可能にする。再度、そうすることによって、スイッチングで動作する制御素子に結合されたキャパシタ値の、固定DCで動作する制御素子に対する比は、U及びVのFM-RFDACの各セット内の電圧付加のレベルの制御を可能にし、各送信チェーン2012.1~2012.Kの各位相シフト信号の所望のレベルの振幅重み付けをもたらす。
【0216】
一態様では、振幅制御モジュール2010は、所望の最終結果、すなわち、位相シフト信号の所望の重み付けに基づいて、スイッチングモード又は固定DC動作モードのいずれかに制御要素の特定のセットを配置すべきかに関する命令を含むことができる。例えば、振幅制御モジュール2010に格納された実行可能命令は、各送信チェーン2012.1~2012.KのそれぞれのU及びVFM-RFDACを介して所望の周波数乗算信号を生成する制御要素の状態の組み合わせの特定のセットを決定する計算に関するルックアップテーブル及び/又は命令を含んでもよい。これらの制御要素の状態の組み合わせは、例えば、バス1607.1、1607.2に適用されるデジタルコードワードに関連するデジタルデータ信号によって実現されてもよい。
【0217】
従って、これらの命令は、それぞれの送信チェーン2012.1~2012.Kが、位相制御モジュール2008によって提供される位相シフトに従って、高周波ビーム形成制御を実現する必要に応じて、周波数乗算された信号を振幅変調することを可能にする。また、各送信チェーン2012.1~2012.Kは、このようにして独立に制御された高周波信号を生成することができるので、各送信チェーンは、互いに対して独立に制御された位相シフト及び振幅重み付けを含むことができ、これは、高周波(例えば、mm波周波数)でのビーム形成アプリケーションに適している。すなわち、各送信チェーン2012.1-2012.KのそれぞれのU及びVFM-RFDACを介して生成及び合成された位相シフト信号の重み付けされた組み合わせは、各送信チェーン2012.1-2012.Kによって生成された(高周波)出力信号を、互いを参照して位相シフトさせること、及び/又は互いに対して異なる重み付け、振幅、又は大きさを有することを実現することができる。
【0218】
<<セクション4 : 再構成可能なハイブリッドデジタル無線受信機>>
【0219】
このセクションに記載される態様は、一般に、トランシーバに関し、より詳細には、動的に再構成可能なデジタルハイブリッドビーム成形を実装する受信機設計に関する。
【0220】
デジタルビーム成形を実施する最新の受信機設計は、全ての方向を同時に及び/又は同時に走査し、高速ビームの収集及び追跡を行い、遮断器をヌルすることを可能にする。しかしながら、このようなアーキテクチャは、典型的には、ビーム形成アレイ内の各アンテナに対して、デジタルフロントエンド(digital front end (DFE))、アナログ-デジタル変換器(analog-to-digital converters (ADCs))、ベースバンドフィルタ、及びミキサ/局部発振器(local oscillator (LO))の複製を必要とする。その結果、デジタルビーム成形ソリューションによって実現される利点は、デジタルビーム成形を実現するために必要な処理能力だけでなく、これらの前述の構成要素に関連する大きな電力オーバヘッドによっても上回られる。さらに、多くの使用例に対して、ユーザ装置(UE)は、単一ビームのみを必要とすることができ、これは、上述のデジタルビーム成形の利点のいくつかを相殺する。
【0221】
本明細書に記載されるように、トランシーバ設計は、フェーズドアレイ又はアンテナアレイ回路配置を実装して、チャネル条件に適合するようにビーム形成を実現することができる。再び、現在の設計は、そのようなシステムに従ったデジタル又はアナログビーム成形のいずれかに向けられており、性能劣化を回避するために、特別な高周波信号処理(例えば、ケーブル配線)及び追加の構成要素に対する利得補償に関連する幾つかの欠点を有している。
【0222】
上述のように、従来のデジタルビーム形成ソリューションは、各アンテナについてDFE、ADC、ベースバンドフィルタ、及びミキサ/LOを複製する。その際、デジタルビーム成形ソリューションは、非常に高い電力消費に悩まされる。他方、上記の余分なブロック(すなわち、各アンテナに対するDFE、ADC、ベースバンドフィルタ、及びミキサ/LO)の電力オーバヘッドを持たないアナログビーム形成解が提案されている。しかしながら、アナログビーム成形には、一度に1つの方向のみが走査され、位相シフタの実装のために損失を被り、多数の受動部品を収容するために広い面積を必要とするという欠点がある。
【0223】
ハイブリッドデジタルビーム形成ソリューションは、各ADCに対して幾つかの(すべてではないが)受信チェーンを一緒に結合する。その結果、ハイブリッドデジタルビーム成形は、全方向の走査の利点のいくつかを失う。さらに、このような解決策は、各チェーン上に位相シフタを必要とし、アナログビーム形成解決策と同じ損失ペナルティを負う。
【0224】
従って、従来のデジタル、アナログ、及びハイブリッドデジタルビーム形成ソリューションに存在する問題に取り組むために、本開示のこのセクションで開示される態様は、動的に再構成され得るハイブリッドデジタルビーム形成を利用する受信機実装に向けられる。このセクションで説明する態様では、動的ビーム成形を使用することにより、受信機は、完全アナログ、完全デジタル、又はアナログとデジタルの両方のハイブリッドの組み合わせのような、異なるタイプのビーム成形モード又は状態の間で切り替えることができる。本明細書に記載される態様では、デジタルビーム形成モード及びアナログビーム形成モードの両方を、以下でさらに説明されるように、同時に及び/又は共に実施することができる。本明細書に記載される動的再構成の態様は、受信機が、電力需要を満たすために、様々なチャネル条件に応答して、オンザフライでこれらの動作モードのいずれかを切り替えることを可能にする。以下にさらに説明するように、この動的再構成の一部として、態様は、デジタルビーム成形の特徴を利用しつつ、他の動作のためにより低い電力消費状態で動作するように再構成されたハイブリッドデジタルビーム成形を含む。
【0225】
例えば、
図1~10に関して本明細書中で議論された態様において、受信チェーン単位で直交LOを生成する技術が開示された。このセクションに記載される態様は、LO位相シフトが、LO分配に関して追加のオーバヘッド(例えば、回路構成要素、面積、及び電力消費)を生じないように実施されるように、そのような技術をさらに活用する。特に、本明細書に記載される態様は、任意の特定の時間におけるトランシーバスライスセット内で、デジタルビーム成形、アナログビーム成形、又は両方の組み合わせをサポートするための動的ビーム成形再構成を可能にするベースバンドスイッチング及び再構成スキームを提供するために、チェーン当たり直交LOの使用を利用する。さらに、チェーン毎のLO直交位相生成の使用は、オーバヘッドなしで位相シフトを有効又は無効にすることを可能にする。さらに、このセクションに記載された態様は、その時点での特定のシステム要件に応じて、ミキサ出力の単一のADCへの加算、又は各受信チェーンがアクティブADCを有することを実現するために、ベースバンドにおけるスイッチングも実行する。
【0226】
本明細書に開示されるデジタルハイブリッドの態様は、5G/mm波周波数帯での動作に特に有利であり得る、高速ビーム獲得及びトラッキング、ならびに干渉のヌル化を可能にする。さらに、モバイル装置において5G無線通信を可能にするためには、非常に低い電力消費を有することが最重要である。デジタルハイブリッドビーム形成ソリューションに関してこのセクションで説明した態様は、パワーをほとんど消費しない間に、高速ビーム取得、トラッキング、及び干渉ヌル化の両方を同時に実現することを有利に可能にする。
【0227】
図21は、本開示の態様による、例示的なハイブリッド受信機設計のブロック図を示す。本明細書でさらに論じるように、態様は、簡潔さ及び説明の容易さのために省略された幾つかの構成要素を有する、全体的な受信機又はトランシーバの一部として実装される受信機設計2100を含む。一態様では、受信機設計2100は、任意の好適な数Nのデジタルトランシーバ「スライス」又は「部分」2104.1~2104.Nに結合される、共有又は共通DFE2102を含む。
図21に示す受信機設計2100は、簡略化のために、デジタルトランシーバスライス2104の1つのみに結合されている共有DFE2102を示す。しかしながら、態様には、デジタルベースバンドデータストリームをデジタルトランシーバスライス2104.1~2104.Nとの間で搬送するように構成された有線バスを含む、任意の適切な数及び/又はタイプの有線又は無線リンクを介して、デジタルトランシーバスライス2104.1~2104.Nの各々に結合される共有DFE2102が含まれる。
【0228】
いずれの場合においても、DFE2102は、デジタルフロントエンドに関連することが知られている機能を実行するように構成された任意の適切な数及び/又はタイプの構成要素を含んでもよい。例えば、DFE2102は、処理回路、処理回路の部分、専用デジタルフロントエンド機能を有するオンボードチップの1つ以上の部分(例えば、デジタル信号プロセッサ)などとして実装されてもよい。例えば、DFE2102は、以下にさらに説明するように、それぞれ結合アンテナを介して伝送するために、デジタルベースバンドデータをデジタルトランシーバスライス2104.1~2104.Nの各々に提供することができる。
【0229】
別の例を提供するために、DFE2102は、各デジタルトランシーバスライス2104.1~2104.Nからのデジタルベースバンドデータの受信を実現することができ、これは、無線データ送信に含まれるデータを回復するように処理することができる。そうするために、DFE2102は、DCオフセット補正、IQ不均衡補正、及びADCスキューのような減損補正を受けるように構成された処理回路と同様に、再構成可能なコンピューティング(例えば、仮想再構成可能回路(virtual reconfigurable circuit (VRC)))を実行するのに適したデシメータ及び構成要素と共に実装されてもよい。さらなる例を提供するために、DFE2102は、隣接チャネル除去(adjacent channel rejection (ACR))フィルタリング、受信機デジタル利得制御(digital gain control (DGC))、ダウンサンプリングなどをさらに実現することができる。
【0230】
さらに別の例を提供するために、DFE2102は、デジタルトランシーバスライス2104.1~2104.Nの各々を介してデジタルベースバンドデータの伝送を実現することができる。そうするために、DFE2102は、各デジタルトランシーバスライス2104.1-2104.Nに結合された補間器及びVRCと共に実装されてもよい。さらに、DFE2102は、例えば、LO補正、IQ不均衡、デジタル予歪(digital pre-distortion (DPD))計算、補正係数(correction factor (CF))計算、及びプリエンファシス(pre-emphasis (pre.emp.))計算のような送信機障害補正のようなデータ伝送に関連する他の構成要素を含んでもよい。さらなる例を提供するために、DFE2102は、送信機DGC、アップサンプリング、ゼロ交差検出アルゴリズム、位相変調などを実現することができる。
【0231】
さらに、態様には、ビーム管理、デジタルブロッカ相殺、受信信号強度インジケータ(received signal strength indicator (RSSI))測定、DPD及び較正アクセラレータ、テスト信号生成などを行うのに適した構成要素と共に実装されているDFE2102が含まれる。
【0232】
いずれにせよ、態様は、受信機設計2100の動作モードに基づいて特定の機能を選択的に実行するDFE2102を含む。特に、以下でさらに説明するように、DFE2102は、デジタルトランシーバスライス2104.1~2104.Nの動作モードに基づいて、任意の特定の時間にデジタル又はアナログビーム成形を実現するために、デジタルトランシーバスライス2104.1~2104.Nと共に動的に動作することができる。
【0233】
ある態様では、受信機設計2100は、デジタル位相ロックループ回路(DPLL)2150を含んでもよく、これは、それぞれ、
図2、
図12、及び
図16を参照して本明細書で議論されるように、PLL202、DPLL1202、及びDPLL1602.1と機能的に同一であってもよく、又はそうでなくてもよい。さらに、態様は、クロック信号2151を生成するDPLL2150を含み、これは、周波数乗算器/シフタ回路2106及び位相生成回路2108に分配される。したがって、態様は、FM-RFDAC2112の特定の実装に依存して、例えば、
図13に示されるような位相選択ブロック1306、又は
図16に示されるような位相生成ブロック1620.1、1620.2で識別される位相生成回路2108を含む。言い換えると、態様には、FM-RFDAC2110が含まれる。FM-RFDAC2110は、例えば、
図12に示すFM-RFDAC1210や、
図16に示すU及びVのRFDAC1610で識別される。他の態様では、FM-RFDAC2112は、任意の既知のRFDAC設計として実装されてもよい。いずれにせよ、位相生成回路2108は、簡略化の目的で
図21に示されていない追加の構成要素(例えば、
図12に示されているように、DTC1204及びブロック1208、
図16に示されているように、位相シフトブロック1602.3及び1602.4など)を含んでもよい。
【0234】
再び、受信機設計2100は、任意の適切な数のトランシーバスライス2104を含む。一態様では、トランシーバスライス2104の各々は、別個の送信及び受信経路を有する。説明を簡潔にし、かつ実現するために、各トランシーバスライス2104は、本セクションの図面全体に、単一のそれぞれのアンテナに結合されているものとして示される。しかしながら、種々の態様において、各トランシーバスライス2104は、フェーズドアレイアンテナアーキテクチャに従ってデータの送受信を実現するために、任意の適切な数のアンテナ、低雑音増幅器などに任意の適切な構成で結合されてもよい。
【0235】
図21を引き続き参照すると、トランシーバスライス2104.Nは、トランシーバスライス2104.1~2104.Nの各々を表し、FM-RFDAC2112に結合されるTXスライスDFE2110を含む送信経路を実装してもよい。次に、FM-RFDAC2112は、スイッチング構成要素2114を介してアンテナNに結合され、これは、TX及びRXモードのスイッチングを実現するために、任意の適切なタイプの構成要素を表し得る。一態様では、各トランシーバスライス2104の送信経路は、TXスライスDFE2110を含んでもよく、TXスライスDFE2110は、送信チェーン毎に追加のDFE機能を提供するように機能する(すなわち、各トランシーバスライス2104に対して別個のTXDFE2110が実装されてもよい)。付加的なDFE機能は、例えば、補間、デジタル予歪、I/Q補償及び利得制御などを含む。
【0236】
さらに、態様は、スイッチング構成要素2114に結合された受信経路を含む各トランシーバスライス2104を含み、これは、トランシーバスライス2104.Nに関してより詳細に示され、以下でさらに説明される。例えば、受信経路は、1つ以上の増幅器2116と、周波数増幅器/シフタ回路2106と、1つ以上のミキサ2118と、I/QADCと、ベースバンドフィルタ回路2120と、RXスライスDFE2122とを含んでもよい。再度、態様は、
図21に示すように、トランシーバスライス2104.Nによって表されるものと類似の構成要素を各々が有する、別々の受信経路を実装する各トランシーバスライス2104を含む。したがって、態様は、さらに、受信経路に関連する構成要素の各々を、受信チェーン毎に独立して制御することを含む(すなわち、各トランシーバスライス2104は、互いに別々に制御される構成要素を有する受信経路を有してもよい)。
【0237】
本明細書に記載される態様を実現するために、周波数乗算器回路2106は、各トランシーバスライス2104の受信経路内で直交LO信号を提供するように機能してもよい。一態様では、周波数乗算器/シフタ回路2106は、
図2に示すように、LO生成ユニット204と共に識別されてもよく、あるいは、実質的にLO生成ユニット204として機能してもよい。例えば、
図2に示すように、LOGユニット204.1~204.Kは、それぞれの受信チェーンRX-1~RX-Kに関連付けられる。一態様では、各トランシーバスライス2104.1~2104.Nに関連する周波数乗算器/シフタ回路2106は、各個別のLOGユニット204.1~204.Kで識別され得る。
【0238】
換言すれば、受信機設計200を参照して本願明細書で議論したように、各トランシーバスライス2104は、周波数が出力直交LO信号の所望の分数調波に設定された周波数を有し得るDPLL2150によって生成されたLOクロック信号2151を利用することによって、周波数乗算器/シフタ回路2106を使用して、直交LO信号のそれぞれのセットを別々に生成するように構成され得る。したがって、周波数乗算器/シフタ回路2106は、このように直交LO信号の生成を確実にするための追加の構成要素を含んでもよく、これは、簡略化の目的で
図21には再現されない。例えば、周波数乗算器/シフタ回路2106は、位相制御回路(例えば、位相制御ブロック208)、振幅制御回路(例えば、振幅制御ブロック210)、遅延ロックループ(例えば、DLL206.1)、位相構成回路(例えば、位相構成回路206.2)、振幅構成回路(例えば、振幅構成回路206.3)、1つ以上の共振負荷(例えば、共振負荷206.4)などを含んでもよい。
【0239】
以下でさらに説明するように、周波数乗算器/シフタ回路2106は、各デジタルトランシーバスライス2104が現在動作しているビーム形成の特定のモード(すなわち、デジタル又はアナログ)に依存して、ミキサ2118に提供される直交LO信号に関して、周波数乗算、位相シフト、又はその両方を動的に実現することができる。いずれにせよ、態様は、ベースバンドI/Q信号を提供するために増幅器2116によって提供される受信信号をダウンサンプリングし、これらのベースバンドI/Q信号をI/QADC及びベースバンドフィルタ回路2120に送るために、直交LO信号の適切なセットを利用するミキサ2118を含む。I/QADC及びベースバンドフィルタ回路2120は、ベースバンドでフィルタリングされたデジタル信号を、各デジタルトランシーバスライス2104の受信経路に含まれるRXスライスDFE2122にさらに通過させることができる。RXスライスDFE2122は、例えば、受信チェーン毎に、デシメーションフィルタ、I/Q補償、及びDCオフセットキャンセルなどのDFE機能を提供するように機能してもよい。
【0240】
例えば、デジタルビーム形成に関連して以下にさらに説明するように、各トランシーバスライス2104に関連するI/QADC及びベースバンドフィルタ回路2120は、各ミキサ2118(すなわち、同じトランシーバスライス2104に関連するミキサ)の各々の出力からダウンサンプリングされたデータを受け取ることができる。別の例を提供するために、アナログビーム成形を参照して以下でさらに説明するように、I/QADC及びトランシーバスライス2104.1~2104.Nのうちの1つに関連するベースバンドフィルタ回路2120は、それぞれのミキサ2118(すなわち、他のトランシーバスライス2104に関連するミキサ)のそれぞれからダウンサンプリングされたデータの合計を受信してもよい。このようにして、各デジタルトランシーバスライス2104における直交LO発生を制御することによって、各デジタルトランシーバスライス2104は、以下でさらに説明するように、デジタル又はアナログビーム成形モード、又はデジタル及びアナログビーム成形モードの両方のハイブリッド(例えば、同時及び/又は共に)のいずれかに、別々にかつ動的に再構成され得る。
【0241】
図22は、本開示の態様による、例示的なハイブリッド受信経路の実装のブロック図を示す。
図22に示すようなハイブリッド受信機設計2200は、
図21に示すように、デジタルトランシーバスライス2104.1~2104.Nの各々の受信経路に関して追加の詳細を提供する。簡潔にするために、送信経路に関連する構成要素は、
図22では省略されており、スイッチング構成要素2114は、受信モードで動作するデジタルトランシーバスライス2104の各々に関連する状態であると仮定される。さらに、
図21に共通する
図22に示された構成要素は、
図22に再ラベル付けされず、
図21の参照番号は、適用可能な場合には再利用される。
【0242】
一態様では、各々のデジタルトランシーバスライス2104に関連付けられた各周波数乗算器/シフタ回路2106は、簡略化の目的で
図21に示されていないデジタルデータ制御信号を受信することができる。これらのデジタルデータ制御信号は、例えば、各周波数乗算器/シフタ回路2106によってDPLL2150によって生成されるクロック信号2151に印加されるべき所望の位相シフトを表すことができる。例えば、デジタルデータ制御信号は、周波数乗算器/シフタ回路の特定の実装に依存して、位相制御ブロック208及び/又は振幅制御ブロック210を参照して本明細書で議論されるようなものであってもよい。
【0243】
再び、周波数乗算器/シフタ回路は、
図2に示されるようにLO生成ユニット206によって識別され得、従って、デジタルデータ制御信号は、例えば、
図7及び8を参照して本明細書で議論されるように、LOGユニット700又は800を参照して前節で議論されるように、所望のLO信号の生成を実現するように、適切なデータ信号(例えば、位相制御、振幅制御)を担持し得る。従って、位相シフト制御線は、位相シフトが利用される場合、直交LO信号が、各デジタルトランシーバスライス2104.1~2104.Nを介して受信信号のダウンコンバートに関連する適切な周波数及び位相を有することを保証することができる。
【0244】
図22に示されるように、態様は、それぞれのスイッチング構成要素2202.1-2202.3を実装するデジタルトランシーバスライス2104.1-2104.3の各々を含む。種々の態様において、スイッチング構成要素2202.1-2202.3は、
図22に示すように、デジタルトランシーバスライス2104の各々の間の結合状態を制御するように構成された任意の適切なタイプ及び/又は数の構成要素として実装されてもよい。簡潔にするために
図22には示されていないが、スイッチング構成要素2202.1-2202.3の各々は、1つ以上の有線及び/又は無線リンクとして実装されてもよい制御線に結合されてもよい。
図22に示されていない処理回路は、例えば、本明細書でさらに説明するように、受信機設計2200の1つ以上のプロセッサ構成要素に関連付けることができ、それぞれのスイッチング構成要素2202.1~2202.3の各々のスイッチング状態を個別に制御することができる。
【0245】
一態様では、デジタルトランシーバスライス2104.1~2104.Nの各々は、それぞれの加算ブロック2204.1~2204.Nも含み、これは、各加算ブロック2204が結合される信号の加算及び/又は組み合わせを実現するために、任意の適切なタイプの回路、レジスタなどを使用して実施されてもよい。したがって、スイッチング構成要素2202.1~2202.3の各々が閉状態にある場合、
図23を参照してさらに説明されるように、デジタルトランシーバスライス2104.1~2104.3の各々からのミキサ出力は、加算ブロック2204.1~2204.Nを介して結合され、デジタルトランシーバスライス2104.NのI/QADC及びベースバンドフィルタ回路2120に供給される。しかしながら、スイッチング構成要素2202.1~2202.3の各々が開状態である場合、
図24を参照してさらに説明されるように、デジタルトランシーバスライス2104.1~2104.3の各々からのミキサ出力が分離され、各々のデジタルトランシーバスライス2104.1~2104.NのI/QADC及びベースバンドフィルタ回路2120に供給される。
【0246】
一態様では、各それぞれのデジタルトランシーバスライス2104.1~2104.Nに関連付けられたI/QADC及びベースバンドフィルタ回路2120は、別個のイネーブル制御線(例えば、イネーブル_1、イネーブル_2、イネーブル_3、及びイネーブル_4)に結合されてもよい。これらの制御線は、各トランシーバスライス2104に関連付けられたI/QADC及びベースバンドフィルタ回路2120に関連付けられた1つ以上の構成要素の状態を別々に制御するためにデータ信号を搬送するように構成されてもよい。その際、各I/QADC及びベースバンドフィルタ回路2120に関連する1つ以上の構成要素は、アクティブ(すなわち、イネーブル)又は非アクティブ(すなわち、ディスエーブル)として設定されてもよい。
図22に示されていない処理回路は、例えば、本明細書でさらに説明するように、受信機設計2200の1つ以上のプロセッサ構成要素に関連付けることができ、これらのイネーブル制御線の各々の状態を個別に制御することができる。これらの制御線は、例えば、前述のイネーブル状態又はデジタル無効状態をトリガするために、異なるデジタル論理値にアサートされ得る。一態様では、I/QADC及びベースバンドフィルタ回路2120の状態は、特定のビーム形成モードに基づいて、スイッチング構成要素2202.1~2202.3と併せて制御されてもよく、これについては、
図23と24を参照してさらに後述する。
【0247】
図23は、本開示の態様による、完全アナログビーム形成モードで動作する例示的なハイブリッド受信機のブロック図を示す。
図23に示される受信機設計2300は、
図22に示されるように、受信機設計2200と同一であり、したがって、共通の構成要素は、明確にするために、
図23において番号を付け直されていない。しかし、受信機設計2300は、
図22に示すように、各スイッチング構成要素2202.1~2202.3が閉状態にあり、各デジタルトランシーバスライス2104.1~2104.Nのミキサ出力を加算ブロック2204.1~2204.Nを介して互いに接続することを示す。
【0248】
換言すれば、
図22に示されるようなスイッチング構成要素2202.1~2202.3の各々が閉状態にある場合、デジタルトランシーバスライス2104.1~2104.3の各々からのミキサ出力は、加算ブロック2204.1~2204.3を介して結合され、デジタルトランシーバスライス2104.NのI/QADC及びベースバンドフィルタ回路2120に供給される。従って、
図23に示される構成は、「完全な」アナログビーム形成モードで識別され得る。一態様では、受信機設計2300の完全アナログビーム形成構成は、各デジタルトランシーバスライス2104.1~2104.Nに関連付けられた周波数乗算器/シフタ回路2106を介した直交LO位相シフトを実現し得る。この構成では、LO位相シフトは、RF経路内では実行されず、有利には、追加の損失を防止する。
【0249】
引き続き
図23を参照すると、完全アナログビーム形成モード受信機として構成される場合、スイッチング構成要素2202が閉じられているデジタル受信機スライス2104と関連付けられたI/QADC及びベースバンドフィルタ回路2120も、無効にされる。例えば、
図23に示されるように、イネーブル制御線enable_1、enable_2、及びenable_3は、デジタルトランシーバスライス2104.1~2104.3(及びそれらのそれぞれのRFスライスDFE)の各々のI/QADC及びベースバンドフィルタ回路2120がディスエーブルされるように、論理状態に切り替えられるか、又は指示する。対照的に、enable_4制御線は、デジタルトランシーバスライス2104.Nに関連するI/QADC及びベースバンドフィルタ回路2120をイネーブルにするように論理状態にスイッチされるか又は指示する。その結果、完全アナログビーム形成モードでは、スイッチング構成要素2204は、各ベースバンド・ミキサ出力を互いに接続するために閉じられているが、1つのADCのみが有効にされる。
【0250】
態様は、ビーム形成パターン内の単一ビームに割り当てられるデジタルトランシーバスライス2104.1~2104.Nの各々について、I/QADC及びベースバンドフィルタ回路2120の各々を含む。換言すれば、デジタルトランシーバスライス2104.1-2104.3の各々は、同じビームに関連するデータを受信するが、受信されたデータは、単一ビームのみが使用される場合に、デジタルトランシーバスライス2104.Nに結合されてもよく、したがって、受信機は、アナログビーム形成モードで動作することを可能にする。典型的には、1つのADCがビーム毎に実装されるので、これは、例えば、1つのビームが通信のために必要とされる場合に特に有用であり得る、低電力モードを有利に可能にする。
図24を参照して以下にさらに説明するように、スイッチは、部分的又は完全デジタルビーム成形を提供するために受信経路を動的に再構成するために、イネーブル制御線と共に制御することができる。
【0251】
図24は、本開示の態様による、完全デジタルビーム形成モードで動作する例示的なハイブリッド受信機のブロック図を示す。
図24に示される受信機設計2400は、
図22に示されるように、受信機設計2200と同一であり、したがって、共通の構成要素は、明確にするために、
図24に番号を付け直されていない。しかし、受信機設計2400は、
図22に示されるようなスイッチング構成要素2202.1~2202.3の各々が開状態にあり、それによって、各デジタルトランシーバスライス2104.1~2104.Nのミキサ出力を互いに分離することを示す。
【0252】
図24に示されるような構成では、各々のデジタルトランシーバスライス2104.1~2104.Nからのミキサ出力は、各々のI/QADC及びベースバンドフィルタ回路2120に結合され、続いて各RXスライスDFE2122に結合される。従って、
図24に示された構成は、各受信チェーンがADC及びRXDFEスライスに接続された結果、デジタル領域内で実現され得る「完全な」デジタルビーム形成モードで識別され得る。
図21を参照すると、共有DFE2102は、各それぞれのデジタルトランシーバスライス2104.1~2104.Nに関連する各個別のRXDFE2122を介して処理された後に、デジタルデータストリームを受信することができる。特に、ビームは、各受信デジタルデータストリームにデジタル位相回転を加えることによって、共有DFE2102を用いて生成されてもよい。
【0253】
したがって、態様は、位相が等しい直交LO信号(各デジタルトランシーバスライス2104.1~2104.Nに関連する周波数乗算器/シフタ回路2106を介して)を提供する、
図24に示されるような完全デジタルビーム形成構成を含む。換言すれば、完全デジタルビーム形成構成の場合、デジタルビーム形成は、共有DFE2102において管理され、デジタルトランシーバスライス2104.1~2104.Nは、各デジタルトランシーバスライス2104を介して互いに受信された信号の位相シフトを提供する必要はない。この構成の結果として、各デジタルトランシーバスライス2104.1~2104.Nに関連付けられた周波数乗算器/シフタ回路2106は、各デジタルトランシーバスライス2104で生成された直交LOを有する周波数乗算機能を提供することができるが、位相シフトを提供しない。一態様では、共有DFE2102は、デジタルトランシーバスライス2104.1~2104.Nの各々からデジタルデータストリームを受信し、任意の公知の技術に従ってデジタルビーム形成を実行することができる。
【0254】
I/QADC及びベースバンドフィルタ回路は、完全デジタルビーム形成構成において各デジタルトランシーバスライス2104に対してアクティブであるため、このモードは、最も高い電力消費モードと関連付けられる。しかしながら、完全デジタルビーム形成モードは、全ての方向を同時に走査することによって、高速ビーム収集及びトラッキングのような有利な特徴を実現することができる。さらに、完全デジタルビーム成形は、例えばヌル化のような他の望ましい特徴を実現することができる。特に、デジタルビーム成形を行うように構成されたデジタルトランシーバスライス2104については(たとえ全てのデジタルトランシーバスライス2104.1~2104.Nがこのように実施されておらず、他のものがアナログビーム成形モードに組み合わされている場合であっても)、ビームが幾つかの異なる方向に及び/又は異なる装置(例えば、異なる基地局)との同時通信を提供することができるので、空間チャネルを介して同時通信を可能にすることができる。さらに、複数のビームの同時使用は、他の方向でビームを使用する通信を維持しつつ、ブロッカー信号又は他の干渉源に関連することが知られている方向が迅速に識別され、次いで能動的に回避され得る空間フィルタリングを有利に可能にし得る。
【0255】
本セクションに記載される態様の動的再構成可能性によって提供される利点の例示的な例を提供するために、ハイブリッドデジタル受信機設計2200は、基地局との通信のために単一ビームを使用する移動装置などのUE内で実装されてもよい。初期化時(例えば、装置パワーオン、接続が失われた後、再確立される必要があるときなど)、ハイブリッドデジタル受信機設計2200は、
図24に示すように、完全デジタルビーム形成モードに移行してもよい。完全デジタルビーム形成モードの間、4つの空間ビームは、例えば球体又はその適切な部分に対応する全空間の範囲にわたって同時に取得することができる。これらの4つのビームのどれが好ましいか(例えば、最強のRSSI、最低の信号対雑音比、最高のサービス品質など)、及びそのビームの方向を識別すると、次いで、ハイブリッドデジタル受信機設計2200は、
図23に示すように、全アナログビーム形成モードに移行してもよい。完全アナログビーム形成モードの間、完全デジタルビーム形成モードで識別されるビーム方向は、各デジタルトランシーバスライス2104.1~2104.Nに関連する周波数乗算器/シフタ回路2106によって提供される直交LO位相シフトを使用して再現され得る。このように、このセクションに記載された動的で再構成可能なハイブリッドデジタル受信機の態様は、異なる時間における電力と性能のバランスをとり、各々が現在の動作条件に基づいて最適化されることが最も望ましいときに最適化されることを可能にする。
【0256】
ハイブリッドデジタル受信機は、本明細書に記載されるように、完全アナログ及び完全デジタル態様の間で動的にスイッチすることができるが、これらの態様は、単にこれらの完全デジタル態様及び完全アナログ態様に限定されるものではない。他の態様では、ハイブリッドデジタル受信機は、中間の他のモードを可能にすることができる。例えば、デジタルトランシーバスライス2104.1、2104.2は、デジタルビーム形成モードで動作してもよく、デジタルトランシーバスライス2104.3、2104.Nは、アナログビーム形成モードで動作してもよい。換言すれば、デジタルビーム形成機能のいくつかが所望されるが、全電力ペナルティの価値がない場合、態様は、ADCの半分(すなわち、各受信チェーンについて)をイネーブルにすること、及び他の半分(又は他の部分)でLO位相シフトを使用することを含む。そのような構成は、例えば、1つより多くのビームが必要とされる場合(例えば、上の例では2つ)、各ビームが別々の位相経路のセットを利用する場合に特に有用であり得る。
【0257】
さらに、態様は、ADCの数、及び、スイッチング構成要素2201の制御を介して動的に割り当てられる、ADCに接続された受信チェーンを含む。別の例を提供するために、シナリオは、2つの別々のビームの使用を含むことができ、一方のビームは強力であり(例えば、高いRSSI値)、他方のビームはずっと弱い(例えば、低いRSSI値)である。この場合、より多くの数のデジタルトランシーバスライス2104.1~2104.Nが、スイッチング構成要素2201.1~2202.3を閉じることによって、より弱い信号を有するビームに割り当てられ得、より多くのアンテナ素子からの信号が、より低い信号強度を補償するために、一緒に加算されることを可能にする。
【0258】
本セクションに示され、説明されるようなハイブリッドデジタル受信機のアーキテクチャは、図に示される例に限定されない。例えば、態様は、アナログビーム形成モードとデジタルビーム形成モードとの間の動的再構成を可能にする構成において、任意の適切な数のデジタルトランシーバスライス2104を利用することを含む。例えば、ハイブリッドデジタル受信機設計2200は、より少ない、又は追加のデジタルトランシーバスライス2104(例えば、2、4、8、16、32、64、128など)を含むように修正されてもよい。別の例を提供するために、デジタルトランシーバスライス2104の任意の適切な数の異なるセットが、単一の受信機設計内に実装されてもよい。例示的な実施例を提供するために、ハイブリッドデジタル受信機設計2200は、
図22-24に示すように、1組のデジタルトランシーバスライス2104.1~2104.Nを含んでもよく、個別に制御され、共有DFE2102又は別個のDFEとインタフェースし得る、デジタルトランシーバスライス2104.1~2104.M(図示せず)の別個のセットを含んでよい。このような場合、デジタルトランシーバスライスセットの数N及びMは、互いに同じであってもよく、又は異なることもある。
【0259】
さらに別の態様では、デジタルトランシーバスライス2104.1~2104.Nの各々は、I/QADC及びベースバンドフィルタ回路2120内に2つ以上のADCを含んでもよい。このような態様によれば、これらの追加のADCは、例えば、逐次近似(SCR)ADCの実装を介して、低解像度モードで構成することができる。このような実装は、例えば、デジタルトランシーバスライス2104.1-2104.Nの間でより少ないインターリーブADCを可能にし、電力要件をさらに低減することが特に有利であり得る。
【0260】
図25は、本開示の態様による例示的な装置のブロック図を示す。様々な態様において、装置2500は、任意の適切な数及び/又はタイプの通信プロトコルに従って無線信号を送信及び/又は受信するように構成される任意の適切なタイプの装置として実装されてもよい。例えば、装置2500は、携帯電話、タブレット、ラップトップコンピュータなどのユーザ装置として実装されてもよい。さらなる例を提供するために、装置2500は、アクセスポイント又は基地局として実装されてもよい。装置2500は、例えば、本明細書にさらに記載されるように、mm波周波数などの特定の周波数又は周波数帯に従って無線信号を送信することを実現するために、本明細書に記載されるような1つ以上の態様を実装してもよい。
【0261】
ある態様では、装置2500は、処理回路2502、メモリ2504、及びそれぞれが1つ以上のそれぞれのアンテナ2514.1~2514.Nに結合される任意の適切な数Nのトランシーバスライス又はチェーン2512.1~2512.Nを含んでもよい。
図25に示される構成要素は、説明を容易にするために提供され、態様は、
図25に示されるものと同様に、追加の構成要素、より少ない構成要素、又は代替の構成要素を含む装置2500を含む。例えば、装置2500は、1つ以上の電源、ディスプレイインタフェース、周辺装置、ポートなどを含んでもよい。
【0262】
一態様では、装置2500の様々な構成要素は、デジタル及びアナログビーム形成システムの動的再構成を参照して、本明細書にさらに記載される機能で識別されてもよい。トランシーバスライス2512.1~2512.Nの各々は、例えば、
図22に示すように、受信機設計2200を参照して論じられたトランシーバスライス2104.1~2104.Nの各々で識別されてもよい。
【0263】
態様は、本明細書で議論されるように、装置2500の制御を容易にし得る、任意の好適な数及び/又はタイプのコンピュータプロセッサとして構成される処理回路2502を含む。幾つかの態様では、処理回路2502は、装置2500によって実装されるベースバンドプロセッサ(又はその適切な部分)によって識別されてもよい。他の態様では、処理回路2502は、ベースバンドプロセッサ(例えば、1つ以上のデジタル信号プロセッサ、DFEに関連する1つ以上のプロセッサなど)から分離された、装置2500によって実装される1つ以上のプロセッサによって識別されてもよい。さらに他の態様では、装置2500の機能性は、装置1000を参照して本明細書で議論される機能と組み合わされてもよい。付加的又は代替的に、態様は、装置1000に関連付けられた1つ以上の構成要素によって実行される装置2500を参照して、本明細書において議論される様々な機能を含む。
【0264】
いずれにせよ、態様は、算術演算、論理演算、及び/又は入出力(I/O)演算を実行するための命令を実行するように、及び/又は装置2500の1つ以上の構成要素の動作を制御するように構成される処理回路2502を含む。例えば、処理回路2502は、1つ以上のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含んでもよい。さらに、態様は、メモリ2504及び/又はトランシーバスライス2512.1~2512.Nと通信及び/又はそれに関連する機能を制御する処理回路2502を含む。これは、例えば、装置2500の送信及び/又は受信機能を制御及び/又は調停し、アナログ及び/又はデジタルビーム形成を容易にし、完全デジタルビーム形成モード、完全アナログビーム形成モード、又はデジタル及びアナログビーム形成モードの両方の組み合わせで動作するように装置2500の構成を制御し、1つ以上のベースバンド処理機能(例えば、メディアアクセス制御、符号化/復号化、変調/復調、データシンボルマッピング、誤り訂正など)を実行してもよい。
【0265】
一態様では、メモリ2504は、命令が処理回路2502によって実行されると、処理回路2502が本明細書に記載される様々な機能を実行するように、データ及び/又は命令を記憶する。メモリ2504は、例えば、読み出し専用メモリ、ランダム・アクセス・メモリ、フラッシュ・メモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ、プログラマブル読み出し専用メモリなどを含む、周知の揮発性メモリ及び/又は不揮発性メモリとして実装することができる。メモリ2504は、非取り外し可能、取り外し可能、又はその両方の組み合わせであり得る。
【0266】
例えば、メモリ2504は、例えば、論理、アルゴリズム、コードなどの1つ以上の実行可能な命令を記憶する非一時的コンピュータ読取可能媒体として実装されてもよい。以下でさらに説明するように、メモリ2504に記憶された命令、論理、コードなどは、
図25に示されるような種々のモジュールによって表され、これにより、本明細書に開示される態様が機能的に実現され得る。
図25に示されるモジュールは、ハードウェア構成要素とソフトウェア構成要素との間の機能的な関連に関する説明を容易にするために設けられている。したがって、態様は、処理回路2502を含み、本明細書でさらに説明するように、態様に関連する種々の機能を実行するために、1つ以上のハードウェア構成要素と関連して、これらのそれぞれのモジュールに格納された命令を実行する。再び、
図25に示されるモジュールは、本開示のこのセクションに記載される態様に関して説明を実現するためのものである。もちろん、
図25に示されたモジュールを参照して説明された機能は、
図10に示されたモジュール、又は
図10に示されたモジュールと
図25に示されたモジュールの両方の組み合わせによっても実行することができる。
【0267】
一態様では、ADCイネーブル制御モジュール2508に格納される実行可能命令は、処理回路2502に関連して、装置2500が、装置2500の動作のビーム形成モードに基づいて、特定のI/QADC及びベースバンドフィルタ回路2120をイネーブル及びディスエーブルにすることを実現してもよい。これは、例えば、
図22を参照して本明細書に示すように、イネーブル制御線を介して適切な信号を送信する処理回路を介して実現されてもよい。ある態様において、適切な信号及び/又は論理状態は、例えばルックアップテーブルのような、適切に識別されたビーム形成モードに従った任意の適切な計算に基づいて選択され得る。
【0268】
一態様では、スイッチ制御モジュール2510に格納された実行可能命令は、処理回路2502に関連して、装置2500の動作のビーム形成モードに基づいてスイッチング構成要素2202の状態を制御する装置2500を容易にし得る。これは、例えば、
図22を参照して本明細書に示すように、これらのスイッチング構成要素に結合された制御線を介して適切な信号を送信する処理回路を介して実現することができる。ある態様において、適切な信号及び/又は論理状態は、例えばルックアップテーブルのような、適切に識別されたビーム形成モードに従った任意の適切な計算に基づいて選択され得る。
【0269】
<<セクションV : デジタル伝送装置における可撓性デジタル予歪(DPD)の実装>>
【0270】
このセクションに記載される態様は、一般にトランシーバに関し、より詳細には、可撓性デジタル予歪を使用するトランシーバ設計に関する。
【0271】
アナログフェーズドアレイを利用する送信機の設計は、多くの送信チェーンが典型的に実装され、すべてのチェーンに対して同じRF信号を使用する場合に、それぞれが整合する必要がある異なる障害を有するので、比較的複雑である。さらに、完全デジタルビーム形成システムを実装する送信機については、DPD性能に関連する面積及び電力は、アレイ内のアンテナの数により増倍される。その結果、フェーズドアレイアーキテクチャを有する送信機における従来のDPD実装は、非常に複雑であり、かなりの処理能力を必要とし、動作のために大量の電力を消費する。
【0272】
本明細書で論議されるように、トランシーバの設計は、チャネル条件に適応するようにビーム形成を実現するために、フェーズドアレイを実装することができる。現在の設計は、そのようなシステムに従って、デジタル又はアナログビーム成形のいずれかに向けられている。しかし、上述したように、従来のデジタルビーム成形ソリューションは、電力及びプロセッサ集約型であり、従って、アナログビーム成形が、時に代替として実装される。アナログビーム形成送信機は、デジタルソリューション上の電力及び処理の削減を提示できるが、送信チェーンの各々について同一のRF信号を利用し、各チェーンは、線形性に関して同一ではないことがある。従って、上述したように、デジタル予歪は、これらの非理想性及び/又は不均衡を補償するために、従来ベースバンド信号に導入されるが、信号が単一のソースから発生するので、フェーズドアレイ内のすべての送信チェーンに均一に適用される必要がある。従って、フェーズドアレイに実装された送信チェーン間の不整合は、予歪性能に悪影響を及ぼし、その結果、より低いエラーベクトル振幅(EVM)又は効率がもたらされる。
【0273】
各送信チェーン間の線形性プロファイルを整合させるために、利得トリミングを利用して、送信チェーン間の入力1dB圧縮点(compression point)(IP1dB)を正規化した。トリミングが行われないと、送信チェーンが整合せず、DPDが実際に性能を損なう可能性がある。トリミングでは、ある程度の改善が可能であるが、各送信チェーン間の出力パワーが互いに一致せず、ビームスキューを発生する可能性がある。また、トリミングを用いても、特に外部電力増幅器(PA)がシステムに導入された場合には、送信チェーンは互いに完全に整合せず、予測及び補償が困難な送信チェーン間の不整合がさらに生じる。従って、従来のアナログビーム成形システムは、利得トリミングが実装されるか否かにかかわらず、性能問題に悩まされる。
【0274】
従って、従来のビーム形成ソリューションに存在する問題に対処するために、本開示のこのセクションで開示される態様は、分散型の再構成可能なDPDを利用するトランシーバ実装に向けられ、これは、電力を節約し、他の利点を提供する。そうするために、このセクションで提示される様々な態様でさらに議論されるように、デジタルリソースは、可能な場合には共有され、送信チェーン間の不整合が識別される場合(例えば、個々の送信チェーンフィードバックによって識別される不整合が確立された閾値を超える場合)には、チェーン特有のハードウェアが有効になる。さらに、このセクションで説明する態様は、DPDが所定の要件を満たすために必要でないか、又は完全に必要でない場合、送信チェーン固有のハードウェアを無効にしてよい。これらの態様は、例えば、各送信チェーンに共通の共有DPDに分割されたDPDと、各送信チェーンに特有の分散DPDとを使用して実現することができる。このセクションでさらに説明するように、電力消費はタップの数に比例するので、態様は、電力及び性能を最適化するために必要に応じて動的に調整され得る再構成可能な数のタップを有するDPDを含んでもよい。
【0275】
例えば、このセクションで説明した態様は、常に最適な電力消費を可能にし、必要なときには高性能を可能にするが、性能が必要でないときには電力ペナルティを支払わない。これは、例えば、より高いレベルの送信出力電力を効率的な方法で支持する一方で、より低い送信出力電力でより高い効率を提供することを実現する。これは、例えば、mm波周波数を実装するトランシーバのような、電力制約のある用途には特に有利である。
【0276】
前節及び
図21~25に関して本明細書中で議論される態様において、幾つかのトランシーバスライスが各タイプを実行するように構成される、完全デジタルビーム成形、完全アナログビーム成形、又はハイブリッドビーム成形を可能にするためにデジタルトランシーバスライスを利用する技術が開示された。このセクションに記載される態様は、各送信チェーン及び受信チェーンが、フェーズドアレイシステム内の別個のアンテナ又はアンテナのグループに関連付けられる、このトランシーバスライス構成の使用をさらに活用する。特に、本明細書に記載の態様は、共有DFEアーキテクチャと共にチェーン毎のデジタルフロントエンド(DFE)の使用を利用し、さらに、各受信チェーンを利用して、その特定の受信チェーンがペアになっている各送信チェーンの性能及び線形性に関するフィードバックを収集する。さらに、チェーン毎のDFEを使用することにより、各トランシーバスライスから検出された送信チェーンフィードバックに基づいてDPDをカスタマイズすることができ、また、共有DFE及び/又はスライスDFEが、送信チェーン間の不整合のレベル及び他の要因に基づいてDPD機能を実行することができるように、チェーンごとにDPDを実行することができる。
【0277】
従って、本セクションで説明される態様は、
図21~25に関して前セクションで説明したのと同じデジタルトランシーバアーキテクチャを利用することができ、
図26~29面を参照して以下にさらに記載するように、さらなる変更を伴う。さらに、
図21~25に関して前節で説明した受信チェーンに関して本明細書に記載した態様のいずれか(及び本明細書に記載される任意の他の適切な態様)は、
図26~29を参照して示される態様及び説明される態様と組み合わせて実施されてもよい。しかしながら、以下に説明される態様は、
図21~25に関して説明される態様とは対照的に、トランシーバごとのスライスベースでDPDを実施するための送信経路にさらに詳細に焦点を当てる。これは受信パスに向けられる。
【0278】
図26は、本開示の態様による、例示的トランシーバ設計のブロック図を示す。
図26に示されるトランシーバ設計2600は、
図21に示されるトランシーバ設計2100と同様の態様で動作し、幾つかの構成要素を共有する。従って、これらの態様の間の相違のみが図示され、本明細書でさらに説明され、これは、
図21~25を参照して先に説明したアーキテクチャ(例えば、ハードウェア、回路、ファームウェア、ソフトウェアなど)からの追加の修正を表す。さらに、簡潔の目的のために、
図21~25に関して使用されるのと同じ参照番号が
図26~29で繰り返される。該当する場合、これは、構成要素が機能し、他の点では、
図21~25を参照して前述した構成要素と実質的に類似又は同一であることを示す。
【0279】
例えば、
図26に示されるように、態様は、例えば、
図21に記載及び示される共有DFE2102と同様に動作する、共有DFE2602を実装するトランシーバ設計2600を含む。しかしながら、本明細書でさらに説明するように、共有DFE2602は、DPDの処理及び実行に関して、追加機能又は代替機能を提供してもよい。そうするために、共有DFE2602は、任意の適切な数のデジタルトランシーバスライス2604.1~2604.Nに結合される。これらのデジタルトランシーバスライス2604.1~2604.Nは、例えば、
図21に記載及び図示されるデジタルトランシーバスライス2104.1~2104.Nと同様に動作してもよい。さらに、本明細書でさらに説明するように、デジタルトランシーバスライス2604.1~2604.Nは、DPDの処理及び実行に関して、追加機能又は代替機能を提供してもよい。様々な態様において、この追加の機能性は、以下でさらに詳細に議論されるように、それぞれのデジタルトランシーバスライス2604に関連するDFE2610、2622を介して実現され得る。
【0280】
ある態様では、スイッチング構成要素2614は、
図21に示されるスイッチング構成要素2114を参照して本明細書で議論されるように、各それぞれのデジタルトランシーバスライス2604.1~2604.Nに対してTX及びRXモードのスイッチングを実現するために、任意の適切な数及び/又はタイプのスイッチとともに実装されてもよい。しかしながら、態様は、「サンプリングモード」を実現するスイッチング構成要素2614をさらに含む。さらに、
図27を参照して以下で直ぐに議論するように、このサンプリングモードの間、デジタルトランシーバスライス2604は、送信機出力を監視又はサンプリングして、その特定のデジタルトランシーバスライスに関連するアンテナへの入力を介して送信機出力フィードバックを得ることができる。その際、態様は、受信経路がフィードバック経路として特定の期間に利用されることを可能にし、それにより、DPDは、各アンテナ(又は、場合に応じて、アンテナのグループ)について送信経路毎に較正され、計算され得る。
【0281】
図27は、本開示の態様による、例示的トランシーバスライス実装のさらなる詳細を示すブロック図を示す。例示的なトランシーバスライス2604.Nは、
図26に示されるように、各々がFM-RFDAC2112に結合されるTXスライスDFE2610を含む送信経路を実装する、トランシーバスライス2604.1~2604.Nの各々を表すことができる。次に、FM-RFDAC2112は、
図27に示されるように配置され、送信動作モードを実現するスイッチング構成要素2614を介してアンテナNに結合される。一態様では、TXスライスDFE2610は、実質的に類似又は同一の構成要素を含んでもよく、例えば、
図21を参照して本明細書に図示及び記載されるTXスライスDFE2110と実質的に類似又は同一の方法で機能してもよい。しかしながら、態様は、送信チェーン単位でDPDを提供するTXスライスDFE2610をさらに含む(すなわち、各トランシーバスライス2604.1~2604.Nに対して別個のTXDFE2610が実装されてもよい)。
【0282】
さらに、態様は、スイッチング構成要素2614に結合された受信経路をも実装する各トランシーバスライス2604を含み、これは、以下でさらに説明される。
図27に示すように、受信経路は、RXスライスDFE2622を含んでもよい。一態様では、RXスライスDFE2622は、例えば、
図21を参照して本明細書に図示及び記載されるRXスライスDFE2122と実質的に類似又は同一の構成要素を含み得、実質的に類似又は同一の方法で機能し得る。しかしながら、態様は、受信チェーン単位でDPDを計算するRXスライスDFE2622をさらに含む(すなわち、各トランシーバスライス2604.1~2604.Nに対して別個のRXDFE2622が実装されてもよい)。
【0283】
そうするために、スイッチング構成要素2614は、受信経路を、アンテナNのうちの1つ又はアンテナNに関連するサンプリング経路2703に選択的に結合するように機能してもよい。もちろん、デジタルトランシーバスライス2604.Nは、簡潔さ及び説明の容易さのために省略された追加の構成要素を含んでもよい。例えば、デジタルトランシーバスライス2604.Nは、アンテナ及び送信及び/又は受信経路に沿って結合される追加の内部又は外部電力増幅器、サンプリング経路2703に沿って結合される1つ以上のPA、追加のスイッチングブロックなどを含み、送信及び受信信号が送信経路、受信経路、サンプリング経路2703、及びアンテナNの間に適切に結合されること、及びこれらの信号が送信又は受信のために適切に調整されることを確実にする。
【0284】
引き続き
図27を参照すると、態様は、受信経路、送信経路、サンプリング経路2703、及びアンテナNの間の信号を結合するための任意の適切な数のスイッチを含むスイッチング構成要素2614を含む。例えば、
図27に示されるように、スイッチング構成要素2614は、2つのスイッチ270.1、2750.2を含む。スイッチ2750.1、2750.2は、単極単投(single-pole, single-throw)スイッチとして
図27に示されているが、様々な態様は、受信経路、送信経路、サンプリング経路2703、及び必要に応じてアンテナN間の適切な結合を確実にするために、電気スイッチ(例えば、トランジスタ素子)、機械的スイッチなどの任意の適切なタイプのスイッチング構成要素として実装されるスイッチ2750.1、2750.2を含む。
【0285】
例示的な例を提供するために、送信モードにおいて、スイッチ2750.1は、どちらの位置にあってもよいが、スイッチ2750.2は、
図27に示されるような位置にあってもよい。この例を続けると、両方のスイッチ2750.1、2750.2は、受信モードを実現するために、
図27に示される位置から変更して、受信経路を(例えば、増幅器2116を介して)アンテナNに結合してもよい。さらに別の例を提供するために、サンプリングモードにおいて、スイッチ2750.1、2750.2は、それぞれ、
図27に示される位置にあり、それによって、送信経路をアンテナNに、受信経路をサンプリング経路2703に結合してもよい。サンプリング経路2703は、例えば、信号送信のためにアンテナNに結合される送信経路を介して生成される出力信号を含み得る、アンテナNに提供される入力電力をサンプリングするように構成されるカプラ2704内で終端するように
図27に示される。
図27にカプラとして示されるが、カプラ2704は、送信出力信号のサンプリングを実現するために、任意の適切なタイプ及び構成要素の数に従って実施されてもよい。例えば、カプラ2704は、方向性カプラとして実装されてもよい。
【0286】
図11~15に関連して説明される極性送信機設計の態様に関して論じられるように、ならびに
図16-20を参照して説明した直交送信機の設計の態様と同様に、ここに記載される態様は、有利には、送信チェーン毎のDPDソリューションを利用する。態様はまた、デジタル-アナログ変換器(DAC)及びミキサを有する従来の送信チェーンを使用するチェーン毎の予歪の適用を含むことができる。再度、トランシーバチェーン毎のDPDソリューションを達成するために、本明細書に記載される態様は、別個のFM-RFDAC2112を利用する各デジタルトランシーバスライス2604を含む。換言すれば、本明細書に記載される態様は、本明細書に記載されるように、各FM-RFDAC2112によって適用される振幅及び位相変調を介して送信チェーン毎のDPDを実現する、トランシーバスライスFM-RFDAC2112を実装するアーキテクチャを利用する。例えば、DPDは、DPDが適用されるトランシーバチェーン(例えば、単一のデジタルトランシーバスライス2604に関連付けられた送信及び受信チェーン)の非線形性の反転として、特定の送信機アーキテクチャ(例えば、極性又は直交)に対して実装されてもよい。DPDの適用は、例えば、各トランシーバチェーンによって利用されるデジタルサンプル(例えば、振幅及び位相又はI/Q)のデジタル信号処理(DSP)の使用を含むことができる。そうするために、本明細書に記載される態様は、DPD機能を共有DFE2602及び個々のTX及びRXスライスDFE2611、2622に分割することによって、フェーズドアレイのDPDを実装する。再度、ある態様において、共有DFE2602は、送信及び受信チェーンの各々に共通であり(すなわち、各デジタルトランシーバスライス2604に共通)、一方、個々のTX及びRXスライスDFE2611、2622は、各それぞれのデジタルトランシーバスライス2604に関連付けられる。このDFE分割アーキテクチャの結果として、態様は、各送信チェーン上のFM-RFDAC2112を利用するデジタルビーム形成アーキテクチャを利用することによって、各送信チェーンに有利にデジタル補正を適用することを含む。
【0287】
例えば、態様は、各アンテナにおける送信機出力に関してフィードバックデータ2702を得るために、任意の適切な期間及び/又はスケジュールに従って、サンプリングモードに切り替える各デジタルトランシーバスライス2604を含む。様々な態様において、フィードバックデータ2702は、電力管理のため、及び/又は特定のトランシーバスライスに対する非線形性を判断するために利用されてもよく、その結果、上述のように、反転が入ってくるサンプルに適用され得る。
図27に示されるようなデジタルトランシーバスライス2604.Nを参照すると、このフィードバックデータ2702は、RXスライスDFE2622を介して受信及び処理され、次いで、TXスライスDFE2610によって利用され、DPD係数の計算を介してDPD較正を実行してもよい。これは、例えば、簡略化の目的で
図27に示されていない任意の適切な数の有線及び/又は無線リンクを介して、RXスライスDFE2622からTXスライスDFE2610へデータを送信することを含んでもよい。付加的又は代替的に、態様は、共有DFE2602に送信されるフィードバックデータ2702を含み、これは、フィードバックデータ2702を処理し、及び/又はフィードバックデータ2702をTXスライスDFE2610に送信してもよい。いずれにせよ、このプロセスは、デジタルトランシーバスライス2604.1~2604.Nの各々を介して実施されてもよい。ある態様では、フィードバックデータ2702は、従って、各デジタルトランシーバスライス2604に対してFM-RFDAC2112によって適用される係数(例えば、振幅及び位相重み)を動的に更新するために、(例えば、共有DFE2602、RXスライスDFE2622、及び/又はTXスライスDFE2610を介して)利用され得る。
【0288】
RX及びTXスライスDFE2610、2622と共に共有DFE2602を使用することは、例えば、従来のトランシーバ設計と比較して電力消費を低減するために特に有利であり得る。例示的な実施例を提供するために、トランシーバ設計2600の電力消費の大部分は、デジタルトランシーバスライス2604.1~2604.Nの各々内の送信チェーンの非線形性が一般に互いに一致するので、多くの条件下で、共有DFE2602に関連付けられてもよい。その結果、そのような条件下では、DPD補正の大部分は、共有DFE2602で実行することができる(すなわち、DPD補正は、各デジタルトランシーバスライス2604.1~2604.Nに等しく適用される)。
【0289】
既知のDPD技術に従って、DPDは、任意の適切な数のメモリ及び/又はフィルタタップを介して計算され得、これらの各々は、共有DFE2602、RXスライスDFE2622、及び/又はTXスライスDFE2610を介して実施され得、これらは、簡略化の目的で
図27に示されない。態様は、共有DFE2602、RXスライスDFE2622、及び/又はTXスライスDFE2610のいずれかに実装される、これらのメモリ及び/又はフィルタタップの任意の適切な部分を含む。
【0290】
しかしながら、これらのタップ及び関連するDPD計算は、高レベルの処理能力を必要とし、その結果、電力消費が増大するため、態様は、RXスライスDFE2622及び/又はTXスライスDFE2610を介して実施されるものと比較して、より多くの数のメモリ及び/又はフィルタタップを共有DFE2602に有利に割り当てることを含む。さらに、DPD計算を実現するために、メモリタップ及び/又はフィルタタップの数は、トランシーバスライス2604.1~2604.Nの間の非線形性及び/又は不整合の量に応じて、動的に割り当てられてもよい(例えば、共有DFE2602、RXスライスDFE2622の各々、及び/又はTXスライスDFE2610の各々の間)。さらに、態様は、キャンセルされる電力増幅器「メモリ効果」の量に基づいて実行されるこの動的タップ割り当てを含む。
【0291】
本明細書に記載される態様は、主に、デジタルトランシーバスライス2604.1~2604.Nの各々の間の非線形性における不整合を補正するためにトランシーバチェーン毎のDPDを利用することに関して説明されるが、態様は、この特定の実施例のみに限定されるものではない。様々な態様において、本明細書において実装されるトランシーバチェーン毎のDPDは、各送信経路を較正するためにフィードバックデータ2702を使用し、所望の性能が達成されるまで(例えば、適切なメトリックが所定の範囲内、確立された閾値の上方及び/又は下方である場合など)、DPD係数を再計算することによって、このプロセスを繰り返すことによって、送信チェーン間の差異を補正するために利用されてもよい。例えば、送信チェーン毎に補正され得る差異は、プロセス不整合、供給及び接地電位の差、非同一アンテナルーティング、アレイ内のアンテナ配置、温度勾配、アンテナ上のVSWR差などから生じ得る。
【0292】
送信パス間の非線形性の差は、絶対非線形性よりも小さくなければならないので、分散DPD(すなわち、RXスライスDFE2622及び/又はTXスライスDFE2610を介して計算され、FM-RFDAC2112を介して適用されるDPD計算)における補正は、典型的には、共有DFE2602を介して計算される全体的なDPD補正と比較して、はるかに小さくなるべきである(例えば、その1%、5%、10%など)。しかしながら、共有DFE2620と同様に、態様は、RXスライスDFE2622及び/又はTXスライスDFE2610に関連するメモリ及び/又はタップの量が、必要とされる補正の量に応じて、動的に有効化及び無効化されることを含む。換言すれば、各送信チェーンによって共有される単一のDACのみが存在するアナログビーム成形とは対照的に、本明細書に記載の態様は、高レベルのトランシーバ性能を維持しつつ、送信チェーン間に任意に大きな不整合が存在することを有利に可能にする。例えば、単一のDACを有する従来のアナログビーム形成の場合、電力増幅器(PA)の性能は、アレイ内の平均又は最低の性能の送信機に限定される。
【0293】
さらに、トランシーバスライス2604.1~2604.Nの各々を介して受信されるフィードバックデータ2702を使用して、トランシーバスライス2604.1~2604.Nの各々の間の差は、例えば、上述のような任意の適切なメトリックに関して識別されてもよい。その際、態様は、これらの測定メトリック値に基づいて各送信チェーン間の差を比較するトランシーバ設計2600を含む。さらに、そのような態様によれば、トランシーバスライス2604.1~2604.Nの各々の間の差が十分に小さい場合(例えば、その特定のメトリックの所定の閾値未満)、RXスライスDFE2622及び/又はTXスライスDFE2610は、電力をさらに節約するために無効化され得(例えば、シャットダウン又は未使用)、共有DFE2602がDPD計算を管理することを可能にする。さらに、態様は、特定のトランシーバスライス2604.1~2604.Nに関連するRXスライスDFE2622及び/又はTXスライスDFE2610を含み、それぞれ、測定されたメトリックが、所定値未満である公称値又は所定値からの個々の偏差(すなわち、トランシーバスライス間の差ではなく、特定のトランシーバスライスに対して)を示す場合、無効にされる。
【0294】
さらに別の例を提供するために、態様は、トランシーバ設計2600を含む(例えば、例えば、
図29を参照して本明細書で議論されるように、1つ以上のプロセッサ又は関連回路を介する)。このトランシーバ設計2600は、メトリック及び/又は非線形性測定からの偏差の程度に基づいて、トランシーバスライス2604.1~2604.Nをグループ化する。このグループ化の結果として、任意の適切な数の同様なトランシーバスライスを一緒にグループ化して、任意の適切な数のグループを形成することができる。例えば、所定の値の5%、10%、15%等の範囲内の測定メトリック及び/又は非線形性を有する一般的なトランシーバスライス2604は、それらのそれぞれの測定メトリックに関して互いに類似しているとして識別され得、従って、同じグループの一部と考えられ得る。この例を続けると、態様は、特定のトランシーバスライスグループ(例えば、所定値の又は互いに5%以内であると識別された各々)に関連するRXスライスDFE2622及び/又はTXスライスDFE2610に対するDPD機能を選択的に停止及び/又は無効化する一方で、他のトランシーバスライスグループ(例えば、所定値の5%を超える点で一致するとして識別されたもの)に対するDPD機能を維持及び/又は有効化することを含む。
【0295】
本明細書に記載される態様に従って使用されるフェーズドアレイシステムは、例えば、サイドローブを減少させるなどのアンテナパターン特性を改善するために、アレイの外側素子上の信号の振幅テーパリングを利用する。デジタルビーム成形を使用して、例えば、FM-RFDAC2112の種々の実装に関して本明細書で論じたように、デジタルフェーズドアレイを実装して、アンテナ素子の各々に精密な分解能の振幅及び位相差を適用してもよい。
【0296】
このセクションを通して説明される態様では、分散された送信チェーン毎のDPDは、有利には、N個のアンテナ素子の各々にわたって非線形性の補正を維持するように機能することができる。再び、このセクションで説明する態様は、各アンテナ素子における送信電力がフィードバックとして測定されることを可能にする。より大きな(振幅)信号は、典型的には、上述のように、アレイの中央アンテナ素子において利用されるので、態様は、このフィードバックを利用して、追加のDPD補正を(それぞれ結合されたトランシーバスライス2604への結合を介して)内部アンテナ素子に適用し、一方、外部アンテナ素子に関連するDPD補正を無効にすることを含む。このようにして、フィードバックを使用して、個々の送信チェーン及びそれらの結合されたアンテナ素子へのDPD補正を制御することが、電力を節約するために利用されてもよく、これは、上述のように、外部アンテナ素子に関連する追加の電力バックオフに照らして不必要であり得るからである。
【0297】
このセクションに記載されるトランシーバチェーン毎のDPD補正によって実現される別の利点は、1つ以上の送信チェーンの特性が、他の送信チェーンの非線形性をキャンセルするために使用され得ることである。例えば、
図28A~Cの各々は、4つのアンテナ素子2802.1~2802.4のグループを示す。一態様では、これらのアンテナ素子2802.1~2802.4の各々は、
図27に示されるように、それぞれ、トランシーバスライス2604.1~2604.Nの各々に結合されてもよく、又は、そうでなければ、関連付けられてもよい。
図28Aに示されるように、アンテナ素子2802.1~2802.4の各々は、各アンテナの送信信号それぞれに対する振幅重み付けに関連する。一例として、トランシーバスライス2604.1~2604.Nの各々に関連付けられた送信チェーンは、各アンテナ素子を等量だけ振幅重み付けすることを試みてもよいが、トランシーバスライス2604.1~2604.N及び/又はアンテナ素子自体の間の非線形性及び/又は他の不整合によって引き起こされる送信チェーン間の差異によって、意図されるビームパターンが歪められ、ビームパターン2810が生成され得る。
【0298】
したがって、態様は、
図28Bに示されるように、これらの差異を補償するために、トランシーバスライス2604.1~2604.Nの各々によって適用されるDPD補正を含む。その結果、各アンテナ素子について得られる振幅重み付けは等しくなり、従って、
図28Aのビームパターン2810に示されるようにビームスキューを補正して、
図28Bに示されるようにビームパターン2820を生成する。しかしながら、集合ビームパターンが正しい方向を指している(すなわち、歪んでいない)限り、結果として生じるビームパターンを生成するために使用される個々の送信チェーンのいくつか又は全ては非線形であってもよい。すなわち、フィードバックデータ2702は、各受信チェーンで収集され、送信チェーンベースでDPD補正のために使用され得るので、トランシーバスライス2604.1~2604.N間の非線形性及び/又は他の不整合が利用され得る。したがって、特定のトランシーバスライス構成の場合、アンテナアレイ全体が正しい方向を指している限り、適用されるDPD補正を低減することが処理及び電力消費の点でより経済的であり得る。
【0299】
換言すれば、相反する特性を有するトランシーバスライス2604について、DPD補正が低減され得るか、又は実施されなくてもよく、従って、このような送信チェーンは、大部分が補正されず、形成される集合ビームパターンに関して互いに相殺することを可能にする。例えば、
図28Cに示されるビームパターン2830は、
図28Bに示されるビームパターン2820と実質的に同等である。しかしながら、ビームパターン2820及び2830は、アンテナ素子2802.1~2802.4に関連する振幅重み付けテーパリングに関して異なる「解」で識別され得る。
図28Bの振幅テーパは均一であるが、
図28Cに示される振幅テーパはそれほどではないが、いずれの場合も同じビームパターンが達成される。従って、トランシーバスライス2604.1~2604.N間の不整合の一部を「受け入れる」ことによって、ビームパターン2830は、ビームパターン2820を生成するために必要とされるDPD補正よりも、ビームパターン2810に関連するトランシーバスライス2604.1~2604.Nに適用されるDPD補正のほうが少ないDPD補正を必要とする方法で生成され得る。さらに、このような態様は、付加的な線形送信チェーンが付加的な電力を送信することを許容する一方で、非線形送信チェーンは、ビーム電力が正しく方向付けられる限り(例えば、アレイの対称線に沿った補正を加えることによって、より高い電力送信機をバランスさせることによって)、付加的なバックオフを利用することができるという利点を提供することができる。
【0300】
本セクションで説明するトランシーバチェーン毎の態様のDPDによって実現される利点のさらなる例を提供するために、態様は、他のものとは異なる電源電圧を使用して給電される幾つかのアンテナ素子に対するPAを含む。例示的な例を提供するために、アンテナアレイの外側部分に沿ったアンテナ素子に対して、これらの素子は、典型的には、上述したように、中央アンテナ素子よりも低い電力で送信されるので、より低い電力のPAが実装されてもよい。より低い供給電圧の使用は、より高い効率を提供するという点で有利であり得る。従って、態様は、P_SATを増加させるためにブーストされた供給を有するより低い飽和点P_SATを有するPAを含む。本明細書で説明するように、送信チェーン毎にDPD補正を適用しないと、異なる電源の使用によって生じる歪みが極端に大きくなりすぎて、共通DFEを介して効果的に管理することができない。
【0301】
図29は、本開示の態様による例示的な装置のブロック図を示す。種々の態様において、装置2900は、任意の適切な数及び/又はタイプの通信プロトコルに従って無線信号を送信及び/又は受信するように構成された任意の適切なタイプの装置として実装されてもよい。例えば、装置2900は、携帯電話、タブレット、ラップトップコンピュータなどのユーザ装置として実装されてもよい。さらなる例を提供するために、装置2900は、アクセスポイント又は基地局として実装されてもよい。装置2900は、例えば、本明細書にさらに記載されるように、mm波周波数などの特定の周波数又は周波数帯に従って無線信号を送信することを実現するために、本明細書に記載されるような1つ以上の態様を実装してもよい。
【0302】
一態様では、装置2900は、処理回路2902、メモリ2904、及び各々が1つ以上のそれぞれのアンテナ2914.1~2914.Nに結合される任意の適切な数Nのトランシーバスライス又はチェーン2912.1~2912.Nを含んでもよい。
図29に示される構成要素は、説明を容易にするために提供され、態様は、
図29に示されるものに対して、追加の構成要素、より少ない構成要素、又は代替の構成要素を含む装置2900を含む。例えば、装置2900は、1つ以上の電源、ディスプレイインタフェース、周辺装置、ポートなどを含んでもよい。
【0303】
一態様では、装置2900の種々の構成要素は、DPDの動的適用を参照して、本明細書にさらに記載される機能で識別されてもよい。トランシーバスライス2912.1~2912.Nの各々は、例えば、
図26に示されるようなトランシーバ設計2600を参照して論じられたトランシーバスライス2604.1~2604.Nのそれぞれの1つによって識別されてもよい。
【0304】
態様は、任意の適切な数及び/又はタイプのコンピュータプロセッサとして構成される処理回路2902を含み、これは、本明細書で議論されるように、装置2900の制御を容易にし得る。幾つかの態様では、処理回路2902は、装置2900によって実装されるベースバンドプロセッサ(又はその適切な部分)によって識別されてもよい。他の態様では、処理回路2902は、ベースバンドプロセッサ(例えば、1つ以上のデジタル信号プロセッサ、共有又はトランシーバスライスDFEに関連する1つ以上のプロセッサなど)から分離された、装置2900によって実装される1つ以上のプロセッサによって識別されてもよい。さらに他の態様では、装置2900の機能性は、装置2100を参照して本明細書で説明した機能性と組み合わされてもよく、装置2100は、先に説明したように、装置1000を参照して本明細書で説明した機能性と組み合わされてもよい。付加的又は代替的に、態様は、装置1000及び/又は装置2500に関連付けられた1つ以上の構成要素によって実行される、装置2900を参照して本明細書において議論される様々な機能を含む。
【0305】
いずれにせよ、態様は、算術演算、論理演算、及び/又は入力/出力(I/O)演算を実行するための命令を実行するように、及び/又は装置2900の1つ以上の構成要素の動作を制御するように構成される処理回路2902を含む。例えば、処理回路2902は、1つ以上のマイクロプロセッサ、メモリレジスタ、バッファ、クロックなどを含んでもよい。さらに、態様は、メモリ2904及び/又はトランシーバスライス2912.1~2912.Nと通信する及び/又はそれに関連する機能を制御する処理回路2902を含む。これは、例えば、装置2900の送信及び/又は受信機能を制御及び/又は仲裁し、1つ以上のトランシーバスライス受信経路からのフィードバックデータの測定を実現し、フィードバックデータを使用して、1つ以上のトランシーバスライス受信経路に関連する送信経路を較正し、所望のビーム形状及び/又は方向を決定し、1つ以上のトランシーバスライス経路のうちの1つ以上についてDPD係数を計算し、受信モード、送信モード、又はサンプリングモードで動作するよう装置2500の状態を種々の時間で制御し、1つ以上のベースバンド処理機能(例えば、媒体アクセス制御(MAC)、符号化/復号化、変調/復調、データシンボルマッピング、誤り訂正など)を実行し、DPD管理のためのトランシーバスライスのグループを識別し、ならびに本明細書に記載される態様に関連する機能を実行するための任意の他の適切な機能を含んでもよい。
【0306】
一態様では、メモリ2904は、命令が処理回路2902によって実行されるとき、処理回路2502が本明細書に記載される種々の機能を実行するように、データ及び/又は命令を記憶する。メモリ2904は、例えば、読み出し専用メモリ、ランダム・アクセス・メモリ、フラッシュ・メモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ、プログラマブル読み出し専用メモリなどを含む、周知の揮発性メモリ及び/又は不揮発性メモリとして実装することができる。メモリ2904は、非取り外し可能、取り外し可能、又はその両方の組み合わせであり得る。
【0307】
例えば、メモリ2904は、例えば、論理、アルゴリズム、コードなどの1つ以上の実行可能な命令を記憶する非一時的コンピュータ読取可能媒体として実装されてもよい。以下にさらに説明するように、メモリ2904に記憶された命令、論理、コードなどは、
図29に示されるように、種々のモジュールによって表され、これにより、本明細書に開示される態様が機能的に実現され得る。
図29に示すモジュールは、ハードウェアとソフトウェアの構成要素との間の機能的な関連付けに関する説明を容易にするために設けられている。したがって、態様は、処理回路2902を含み、本明細書でさらに説明するように、態様に関連する種々の機能を実行するために、1つ以上のハードウェア構成要素と関連して、これらのそれぞれのモジュールに格納された命令を実行する。再び、
図29に示されるモジュールは、本開示のこのセクションに記載される態様に関して説明を実現するためのものである。もちろん、
図29に示されるモジュールを参照して説明される機能は、装置1000、2500に関してそれぞれ
図10又は25に示されるモジュール、又は装置1000、2500に関連するモジュールのいずれかの組み合わせによっても実行され得る。
【0308】
一態様では、較正制御モジュール2908に記憶された実行可能命令は、処理回路2902と併せて、装置2900が、サンプリングモードにトランシーバスライス2912.1~2912.Nのうちの1つ以上を周期的に配置し、それぞれ結合されたアンテナ2914.1~2914.Nの送信出力電力に関するフィードバックデータ2702を測定することを実現し得る。これは、例えば、
図27に示すようなスイッチング構成要素2604を参照して本明細書で議論されるように、スイッチング構成要素の状態を制御するために、1つ以上の制御線(図示せず)を介して適切な信号を送信する処理回路2902を介して実現されてもよい。一態様では、スイッチングモードは、任意の適切なスケジュールに従って、1つ以上のトランシーバスライス2912.1~2912.Nのうちの1つ以上についてDPD較正を定期的に更新するために利用されてもよい。例えば、態様は、各データ送信と一致するこの期間、又は、前回の送信の所定の回数から一定の期間が経過した後に、各データ送信の一部の間にトリガされるサンプリングモードを含む。
【0309】
一態様では、DPD制御モジュール2910に記憶された実行可能命令は、処理回路2902と共に、装置2900がDPDに関連する様々な機能を実行するのを容易にし得る。例えば、態様は、各トランシーバスライス受信経路を介して取得されたフィードバックデータを使用して、トランシーバスライス2912.1~2912.Nの間の非線形性又は他の特性による不整合を決定するDPD制御モジュール2910に格納された実行可能な命令を含む。さらに、DPD制御モジュール2910に記憶された実行可能命令は、処理回路2902が、共有DFE(例えば、共有DFE2602)又は個々のスライスDFE(例えば、RXスライスDFE2622、TXスライスDFE2610)が、フィードバックデータを使用して各送信経路を介してDPD計算及びその後の適用を実行すべきかどうかを判断することを可能にする。いずれにせよ、DPD制御モジュール2910に格納された実行可能命令は、本明細書に記載されるように、トランシーバチェーン毎のDPD補正を実現するために、FMRF-DAC(例えば、FMRF-DAC2112)を介して適用されるDPDを計算する処理回路2902を実現することができる。
【0310】
<<セクションVI : CMOSプロセスのためのフィルタ及び整合ネットワーク>>
【0311】
このセクションで説明する態様は、一般に受動無線周波数構成要素に関し、より詳細には、相補型金属酸化物半導体(complementary metal oxide semiconductor (CMOS))製造プロセスに従って受動RF構成要素を実現するための積層結合伝送線路アーキテクチャに関する。
【0312】
5G又はミリ波(mmW)帯を使用する通信のような高周波トランシーバアプリケーションでは、複数の帯域の動作を同時に可能にすることが望ましい。しかしながら、サイズ及びインタフェースの制約のために、トランシーバとRFヘッドとの間のケーブル配線は非常に限定される。現在の解決策は、典型的には、コンバイナ及びスプリッタアーキテクチャを使用して幾つかの結合された信号を搬送するために、単一の同軸ケーブル配線解決策を利用する。これらの解決策はまた、帯域通過フィルタ及び整合ネットワークの使用を必要とし、これらは、適切なトランシーバ性能を保証するために、キャパシタ及びインダクタのようなリアクタンス素子で実装される。これらの構造は、しばしば、RFヘッド内の無線周波数集積回路(RFIC)の外部に実装されなければならない。
【0313】
しかし、現在のCMOSプロセスキットは、典型的には、金属酸化物金属及び/又は金属絶縁体金属キャパシタを含み、これらのキャパシタは、プロセスによって高い変動を有する。MoM(Metal Oxide Metal)及びMiM(Metal Insulator Metal)キャパシタに関連する高いプロセス変動は、帯域外選択性を減少させるフィルタ応答シフトを引き起こすなど、トランシーバ設計内に実装された場合に望ましくない特性を引き起こす。その結果、現在のトランシーバ設計におけるMoM及びMiMキャパシタの使用は、特に高周波用途に関して問題がある。
【0314】
上述のように、無線装置は、典型的には、フィルタ及び/又は整合ネットワーク構成要素を利用し、これは、典型的には、MoM及び/又はMiMキャパシタで実装されるキャパシタ構成要素を利用する。ここでも、MoM及びMiMキャパシタの欠点は、プロセスによるキャパシタの高変動である。さらに、このような解決法は静電放電(electrostatic discharge (ESD))に対して本来ロバストではない。チップ上の誘導性又は結合インダクタ装置は、プロセス及びESDに対してより頑強であるが、ダイ上のそれらの面積に関してコストがかかる。さらに、これらの装置は、しばしば、非常に損失が大きく、性能を劣化させる。現代のRFIC上のインダクタ及びキャパシタの限界を考慮すると、フィルタ構造を外部的に実装することがしばしば必要である。
【0315】
さらに、他の解決策は、従来のフィルタ解決策を使用することができるが、インダクタ間の磁気結合は望まれない非磁気結合共振器フィルタトポロジの使用を含む。このアプローチでは、インダクタが互いに結合しないように、インダクタは十分に間隔をあけなければならない。その結果、このソリューションは、面積の点でコストがかかり、高Q構成要素をさらに必要とする。さらに、このような回路内の任意の必要なキャパシタの実装は、上述したように、処理に対する高い変動に悩まされている。
【0316】
これらの問題を克服するために、本セクションで説明する態様は、フィルタ設計と整合ネットワーク設計との間のギャップをブリッジする、積層結合伝送線路構造及び結合インダクタトポロジを実装する受動部品に向けられる。これは、典型的な現代のCMOSプロセスにおいて、所定の帯域外選択性を有するマルチプレクサと整合ネットワークの新しい実装を可能にする。
【0317】
図30は、本開示の態様による、基板間相互接続の例を示すブロック図である。
図30に示すように、相互接続3000は、同軸ケーブル3006を介して互いに接続されるRFヘッド3002及びトランシーバ3004を含んでもよい。
図30に示される例は、RFヘッドからの信号の受信及びこれらの信号のトランシーバ3004への送受信に関連するが、本明細書に記載される態様は、受信のみに限定されるものではなく、送信のみに限定されず、いずれか又は両方のインスタンスで実装されてもよい。本明細書で説明するように、RFヘッド3002は、例えば、RFフロントエンドのような全体的なトランシーバ設計の特定の部分で識別されてもよく、一方、トランシーバ3004は、同様に、無線データ送信及び受信を実現するように構成されたトランシーバ設計の他の別個の部分で識別されてもよい。例えば、RFヘッド3002及びトランシーバ3004は、1つ以上のケーブル結合によって分離された別個の回路基板又は他のハードウェア上に種々の構成要素として実装されてもよい。
【0318】
このセクションで説明される態様は、本明細書の他の箇所で議論される種々のDFE及び/又はトランシーバの実装に関して実装され得る。しかしながら、これらの態様は、本開示において提供されるDFE及び/又はトランシーバの態様に従って実施されることに限定されず、本セクションに記載されるような結合インダクタアーキテクチャを使用して、受動RF構成要素(例えば、スプリッタ、カプラ、フィルタ、整合ネットワークなど)を利用することができる任意の適切なタイプのシステムの一部として実施されてもよい。
【0319】
いずれにせよ、本明細書に記載されているように、例えば本明細書に記載されているような5G無線アプリケーションに関連するようなミリ波動作周波数帯域に対して、複数の帯域の動作を同時に可能にすることが望ましい。これは、RFヘッド3002をトランシーバ3004に接続する同軸ケーブル3006を介して
図30に示される。
図30に示す例では、3つの搬送波集約周波数が28GHz、39GHz、及び60GHzで示されているが、本明細書で説明する態様は、この例に限定されず、異なる周波数を有する任意の適切な数及び/又はタイプの信号を組み込むことができる。さらに、本明細書に記載の態様は、5Gの実装のみに限定されるものではなく、また、本書の執筆時点で割り当てられた5Gの無線周波数に関連する周波数に限定されるものでもない。本明細書に記載する態様は、その典型的な動作の一部として、任意の適切な数及び/又は周波数範囲を実装する任意の適切な無線システムに従って実施することができる。
【0320】
図30を引き続き参照すると、RFヘッド3002は、3つのサポートされる周波数帯域を結合するために、周波数領域マルチプレクサ3002.1(すなわち、この特定の例ではトリプレクサ)を実装し、これらの周波数帯域は、同軸ケーブル3006を介してRFヘッド3002とトランシーバ3004との間に結合される。トランシーバ3004は、同様に、周波数領域マルチプレクサ3004.1(この例ではトリプレクサ)を実装し、これは、3つの異なる周波数信号を分離し、整合ネットワーク3004.2を介して、各々を別個のトランシーバチェーンに供給するように機能する。トリプレクサは、多数の帯域通過フィルタで構成され、各サポートされた動作周波数帯域に対して1つ(この場合は3つ)の受動的構成要素である。マルチプレクサ3002.1、3004.1の使用は、帯域間搬送波集約(キャリアアグリゲーション)のサポートを可能にし、一方、整合ネットワーク3004.2は、帯域外ブロッカーからLNAを保護するための周波数選択性を提供する。
【0321】
マルチプレクサ3002.1、3004.1の各々及び各整合ネットワーク3004.2内に実装されるフィルタは、インダクタ及びキャパシタの組み合わせから構成されてもよい。上述のように、これらのキャパシタ構成要素は、典型的には、MoM及び/又はMiMキャパシタとして実装され、従って、高度のプロセス変動に悩まされる。この問題を克服するために、本セクションで説明する態様は、新しい積層結合伝送線路構造を利用する帯域通過フィルタの全金属(又はほぼ全金属)実装を対象とする。幾つかの態様において、積層結合伝送線路構造は、結合インダクタと共にさらに使用されてもよい。このようなアーキテクチャは、有利には、ESDロバストであるプロセスに対して非常に小さな変動を有するフィルタ実装をもたらし、この同じ構造はまた、インピーダンス整合を提供するために実装されてもよい。換言すれば、本明細書に記載される態様は、マルチプレクサ3002.1、3004.1、及び/又は整合ネットワーク3004.2のうちの1つ以上において利用され得る。
【0322】
図31A~
図31Bは、本開示の態様による、積層結合伝送線路を実装する例示的な結合インダクタアーキテクチャを示す。
図31A~31Bに示すように、ここに記載される態様は、MoM及び/又はMiMキャパシタを実装する典型的な設計を置き換えることができ、それらはしばしば「タップされた」構成の一部として配置され、積層され、結合された伝送線路構造である。このようにしてタップ付きキャパシタを使用することは、有利には、設計方法論においてさらなる自由度を提供する。さらに、本明細書で説明するように、積層され結合された伝送線路構造は、ミリ波周波数でタップ付きキャパシタネットワーク機能性を提供するために実施される場合、特に有利であり得る。このセクション内で図示され、以下にさらに説明されるように、この実装は、低インピーダンス(例えば、50Ω)環境での動作を可能にし、また、多重化機能に必要な位相シフトを実装するために伝送線路の使用を可能にする。本明細書に記載の態様はまた、現代のRF-CMOS製造プロセスに従ったプロセス変動を受けないESDロバストな実装を提供する。
【0323】
そうするために、
図31A~Bに示されるように、態様は、多層構造を実装する結合インダクタアーキテクチャ3100を含む。ある態様において、各層は、
図31A~Bに示されるように、CMOSプロセスに従って製造される異なる金属層に対応する。例えば、結合インダクタアーキテクチャ3100は、2つの結合された半分A及びBを含み、接地面として機能し得る接地シールド層3102A、3102Bの各々は、第1の酸化物層(例えば、SiO2誘電体層(図示せず))によって分離され、第1の金属伝送線路層3108に各半分で結合される。次に、第1の金属伝送線層3108は、第1の金属伝送線層3108の上に積層される第2の酸化物層(例えば、SiO2誘電体層、図示せず)によって分離される。次いで、第2の金属伝送線層3110が、この第2の酸化物層の上に積層される。例示的な例を提供するために、接地シールド層3102A/Bは、CMOSプロセスの最上金属-2「TM-2」接地シールド層に対応し、第1の金属伝送線層3108は、CMOSプロセスの最上金属-1「TM-1」層などの別の金属層に対応し、第2の金属伝送線層3110は、CMOSプロセスの最上金属「TM」層などのさらに別の金属層に対応し得る。明瞭にするために、これらの呼び方は、図面及び本セクション内の態様の説明全体を通じても使用される。
【0324】
いずれにしても、結合インダクタアーキテクチャ3100の各半分は、デュアル積層結合伝送線路を含み、各端部に形成される伝送線路は、本明細書でさらに説明されるように、結合インダクタアーキテクチャ3100の特定の実装に関連する特定のRFポートに接続される。さらに、結合インダクタアーキテクチャ3100の各半分では、接地シールド3102A/Bと、それぞれ結合第1の金属伝送線路層3108との間で、第1のキャパシタンスが実現される。第2のキャパシタンスは、第1の金属伝送線路層3108と、それぞれ結合された第2の金属伝送線路層3110との間でも実現される。このようにして、「分割された」キャパシタネットワークは、積層され結合された伝送線路構造の使用から排他的に実現され得、MoM及び/又はMiMキャパシタの必要性を排除する。さらに、結合インダクタアーキテクチャ3100の各半分A及びBで実現される第1及び第2の静電容量は、伝送線路の全長及び他の要因(例えば、第1及び第2の金属伝送線路層3108、3110の断面及び幅)の関数である。従って、態様は、伝送線の長さ及び/又は幅をトリミングすることによって(例えば、製造プロセスの一部として)キャパシタンスを有利に調整することを含む。
【0325】
引き続き
図31Aを参照すると、態様は、接地シールドを欠く、結合インダクタアーキテクチャ3100の中心にある領域3120を含む。換言すれば、接地シールドの半分3102A、3102Bは、各々、接地リングの半分3104Aに接続され、終端される。したがって、接地シールド半分3102A、3102Bは、接地リング半分3104A、3104B内に形成される領域3120を占有せず、この領域は、代わりに、それぞれのインダクタンスを形成する2つのスパイラル変圧器3106A、3106Bによって占有される。スパイラル変圧器3106A、3106Bは、領域3120内で垂直方向(すなわち、接地シールド半分3102A、3102Bに垂直)に互いに分離され、特定の結合因子Kに従って互いに誘導的に結合される。
【0326】
一態様では、スパイラル変圧器3106A、3106Bの各々は、それぞれ、伝送線層3108、3110に関連する同一金属を介して形成される。一態様では、スパイラル変圧器3106Aは、接地リング半分3104A、3104Bを越えて領域3120内に延びる第2の金属伝送線層3110(すなわち、
図31A~
図31Bに示される配置における「TM」層)を介して形成され、それによって、接地リング半分3104Aに接続され、接地リング半分3104A内で終端するスパイラル変圧器3106Aを形成する。さらに、この態様によれば、スパイラル変圧器3106Bは、第1の金属伝送線層3108(すなわち、
図31A~
図31Bに示される配置における「TM-1」層)を介して形成され、接地リング半分3104A、3104Bを越えて領域3120内に延在し、それによって、接地リング半分3104Aに接続され、接地リング半分3104A内で終端するスパイラル変圧器3106Bを形成する。
【0327】
一態様では、
図31Aに示されるような積層結合伝送線路及びスパイラル変圧器の配置は、
図32に示されるような等価回路3200を生じる。
図32に示される電流源は、
図31Aには等価な回路構成要素を有しないが、明確化の目的で、機能的に等価な回路を提供するために示される。さらに、
図32に示される抵抗R1及びR2は、
図31Aには示されないが、結合インダクタアーキテクチャ3100に関連する各ポートにおけるインピーダンスの実数部に関連してもよい。例えば、結合インダクタアーキテクチャ3100が、
図30に示されるように、整合ネットワーク3004.2の1つとして実装される場合、抵抗R1は、トリプレクサ3004.1の出力の1つで識別されてもよく、一方、抵抗R2は、電力増幅器入力インピーダンスで識別されてもよい。
【0328】
図32を引き続き参照すると、キャパシタC
11は、結合インダクタアーキテクチャ3100の半分Aにおいて、層3108、3110の結合伝送線路構造に関連してもよく、一方、キャパシタC
21は、結合インダクタアーキテクチャ3100の半分Bにおいて、層3108、3110の結合伝送線路構造に関連してもよい。さらに、キャパシタC
12は、層3108及び接地シールド半分3102Aによって形成される伝送線路構造に関連付けられてもよいが、キャパシタC
22は、層3108及び接地シールド半分3102Bによって形成される伝送線路構造に関連付けられてもよい。さらに、インダクタンスL1及びL2は、それぞれ、スパイラル変圧器3106A、3106Bと関連し、従って、それらの間に結合因子Kを形成する。したがって、態様は、偶数/奇数モードインピーダンスの同調を介して積層された結合伝送線路によって実現されるタップ付きキャパシタ構造を含む。
【0329】
換言すれば、分割キャパシタ回路3300によって実装される分割キャパシタトポロジは、例えば、
図31に示されるように、MoM及び/又はMiMキャパシタの使用の代わりに、キャパシタC
11、C
21、C
12、C
22のために結合インダクタアーキテクチャ3100を利用して実現されてもよい。その結果、態様には、MoM及び/又はMiMキャパシタを使用する必要がなくなることが含まれる。この概念に関するさらなる明確性を提供するために、
図33は、MoMキャパシタを使用して従来から実施されている伝統的な分割キャパシタネットワークのプロットされた結果を、
図31Bに示す積層結合伝送線路構造と比較する例示的なSmithチャートを示す。
図31Bに示される積層結合伝送線路構造は、結合スパイラルインダクタ3106A、3106B及び接地リング半分3104A、3104Bを伴わずに実装され得る、結合インダクタアーキテクチャ3100の分離部分であり、本明細書でさらに説明される。
【0330】
図33に示すように、Smithチャートは、各設計について20GHz~40GHzのスパンにわたるSパラメータの比較を提供する。SパラメータS
11、S
21、S
22は、MoMキャパシタで実装されている分割キャパシタ回路3300に関し、これに対して、SパラメータS
33、S
43、S
44は、
図31Bに示すように積層結合伝送線路構造で実装されている分割キャパシタ回路3300に関連付けられる。これらのシミュレーションは、
図33に示すように設定され、各設計は、適切なポート及び50Ω終端でシミュレートされる。
図33に示すように、プロットされたS-パラメータS
11、S
21、S
22は、S-パラメータS
33、S
43、S
44と優れた相関を示す。
【0331】
分割キャパシタ回路を実施するのに適した現行のIC設計キットで利用可能なキャパシタは25~30%まで変化し得るので、それらの実施は、追加の調整なしに、ほぼ全てのフィルタ使用ケースに対して受け入れられない。しかしながら、本明細書で説明したように、積層結合伝送線路構造を用いたCMOSプロセスによって、この変動は、極端なコーナー(extreme corners)の例では約5~10%に制限される。ほとんどの用途では、この範囲の公差を有するフィルタ構成要素を有することにより、プロセス変動を克服するために所定の設計に同調性を含める必要がなくなる。さらに、性能を著しく低下させることなく、CMOSプロセスを用いてミリ波周波数範囲でフィルタ同調を組み込むための公知の方法がないので、本セクションで説明した本質的にプロセス不変である態様は、大容量、高性能のmmWのRFIC製品の生産に不可欠である。
【0332】
従来のMoMキャパシタに対する、本明細書に記載した積層結合伝送線路構造の利点のさらなる例として、
図34は、プロセス変動を伴う39GHzフィルタのサンプル応答を示す。プロットから、積層及び結合された伝送線路の態様は、MoMキャパシタのものと比較して、プロセスによる変動がはるかに小さいことが明らかである。
図34はまた、積層結合伝送線路の態様が、MoM実装と比較して、より低い挿入損失を有することを示す。
【0333】
図31Aに示される結合インダクタアーキテクチャ3100は、例えば、簡略化の目的である。態様は、特定のアプリケーション、設計周波数、特定の回路内の結合インダクタアーキテクチャ3100の実装、結合インダクタアーキテクチャ3100の各ポートにおけるインピーダンス、帯域幅の考慮などに基づいて、
図31Aに示される実施例に関する多くの変形を含む。例えば、態様は、特定の設計仕様に基づいて調整又は修正される結合インダクタアーキテクチャ3100の物理的属性のうちのいくつか、及び/又は省略される結合インダクタアーキテクチャ3100の一部を含む。例えば、接地シールド半分3102A、3102B、伝送線層3108、3110、接地リング半分3104A、3104B、及び/又はスパイラル変圧器3106A、3106Bのいずれかの全体的な形状及び/又はサイズは、設計パラメータとみなされ、特定の用途の設計仕様を満たすように調整され得る。
【0334】
幾つかの例示的な実施例を提供するために、接地シールド半分3102A、3102Bは、
図31Aに示されるものと比較して、領域3120の外側で除去された部分、領域3120内で追加された部分、及び/又は接地シールド半分3102A及び/又は3102Bの追加の除去された領域を有してもよい。さらなる例示的な例を提供するために、接地リング半分3104A、3104B及び/又はスパイラル変圧器3106A、3106Bは、六角形、円形、正方形などの他の形状を有してもよく、互いに同じ形状である必要はない。さらに追加の例を提供するために、伝送線路層3108、3110の各々の断面は、互いに異なるものであってもよく、及び/又は互いに直接整列されないように(例えば、伝送線路層3108、3110の一方は、他方に対して水平面内でオフセットされてもよい)積層されてもよい。さらに別の例を提供するために、伝送線路層3108、3110の一方又は両方は、
図31Aに示されるように、矩形の一定の断面から逸脱してもよく、代わりに、テーパ形状を有してもよい。このテーパ形状は、例えば、水平方向(例えば、伝搬方向)及び/又は垂直方向のテーパを含んでもよい(例えば、伝送線層3108、3110間の間隔が均一である必要はない)。
【0335】
再度、
図31Aに示される結合インダクタアーキテクチャ3100は、明示的に形成されるキャパシタ(例えば、MoM又はMiMキャパシタ)を使用せずに、分割キャパシタネットワーク設計の実現を容易にし得る。RF回路内のフィルタリング及び整合を達成するために使用され得る従来のリアクタンス回路の例は、回路3500として
図35に示される。しかしながら、回路3500は、特に低インピーダンス(例えば、50Ω)環境での使用に関して、種々の欠点を有する。例えば、R1及びR2の抵抗値が両方とも50Ωに等しい場合、インダクタンス値L1及びL2は最適ではない。すなわち、所望のフィルタ応答及び低インピーダンス終端を維持するために、L1及びL2の値は非常に小さくなり、それらを最適以下にする。特に、インダクタの品質係数(Q)が小さすぎるため、実装時の挿入損失が高くなる。さらに、mmW周波数でのRFIC適用のためには、R1及びR2の値は、許容可能な性能を達成するために、典型的には、50Ωよりもはるかに大きい。そして、このセクションの他の部分で述べたように、キャパシタは、一般に、高いプロセス変動を有するMoMキャパシタで実装される。したがって、回路3500全体は、一般にシリコン構造上に実装することが困難である。
【0336】
したがって、態様は、回路3525A、3525Bに示されるように、RF回路内の入力及び出力抵抗の特定の適用に従って分割キャパシタネットワーク回路を実装することを含む。特に、回路3525Aは、抵抗値R2よりも小さい抵抗値R1に関連する回路の半分に分割キャパシタトポロジを実装する。したがって、回路設計3525Aは、低から高のインピーダンスフィルタ及び/又は整合ネットワークを必要とするアプリケーションに対して最適なL1及びL2値を提供する。しかしながら、回路3525Bは、
図32に関して上述したのと同一の回路であり、各半分に分割キャパシタトポロジを実装し、これは、例えば、R1とR2が実質的に等しい値である場合(例えば、互いに5%又は10%以内)に特に有用であり得る。したがって、回路設計3525Bは、低から低のインピーダンスフィルタ及び/又は整合ネットワークを必要とするアプリケーションに対して最適なL1及びL2値を提供する。
【0337】
本明細書に記載される態様は、例えば
図31A-Bに示される積層結合伝送線路構造を介して、回路3525A、3525Bによって表される異なる回路トポロジを実装する必要性を認識する。したがって、回路3525A、3525Bに示される分割キャパシタ回路トポロジの等価回路構造は、回路3550A、3550Bとして
図35に示される。換言すれば、回路3550A、3550Bは、回路3525A、3525Bの等価回路であるが、例えば、MoM及び/又はMiMキャパシタのような従来の技術を用いて、
図31Aに示される積層結合伝送線路構造を利用する分割キャパシタトポロジを実現する。もちろん、回路3550A、3550Bは、結合スパイラル変圧器(例えば、スパイラル変圧器3106A、3106B)を介して、インダクタンスL
1、L
2を実現してもよい。
【0338】
換言すれば、
図31Aに示される結合インダクタアーキテクチャ3100は、
図35に示されるように、回路3550A、3550Bによって表される対応する等価回路を有してもよい。回路3525A、3525Bの分割キャパシタに一致する結合インダクタアーキテクチャ3100の一部は、
図31に示される結合インダクタアーキテクチャ3100の特定の部分が、特定の用途に応じて変更され得るため、明確にするためにラベル付けされている。例えば、抵抗R
1が抵抗R
2より小さい用途では、結合インダクタアーキテクチャ3100は、接地シールド半分3102Aと共に、積層結合伝送線路層3108、3110と共に実装されてもよい。しかし、積層キャパシタトポロジは、回路のこの半分の上でのみ利用されるため、結合インダクタアーキテクチャ3100は、設計の半分の上に積層結合伝送線路層3108、3110、例えば、RF回路内のより低い抵抗値に関連する半分のみを実装すればよい。この場合、結合インダクタアーキテクチャ3100の残りの半分Bは、例えば、単一のキャパシタンスを形成するために、接地シールド半分3102Bに関連する給電線として伝送線路層3108のみを使用して実装され、積層結合伝送線路層3110が省略されてもよい。
【0339】
別の例として、抵抗R1が抵抗R2と実質的に等しい用途の場合、結合インダクタアーキテクチャ3100は、接地シールド半分A及びBの各々において、積層結合伝送線路層3108、3110と共に実装されてもよく、このように、回路3525Bに示されるものと同様に、分割キャパシタトポロジが、回路3350Bの各半分で実現される。
【0340】
従って、本明細書に記載の態様は、スパイラル変圧器の寸法決めが所望の動作帯域においてピークQを達成することを可能にするために、積層され結合された伝送線路構成における分割キャパシタの使用を利用する。従って、フィルタ性能(そのように実装された場合)は、RFICにおける低インピーダンスレベルの間で動作した場合、損なわれない。有利には、スパイラル変圧器(及び一般に変成器)は、変成器が物理的に大きく、より厚い最上金属層を用いて製造され得るので、典型的なRFICプロセスに従って製造される場合、プロセス変動が小さい傾向がある。典型的には、
図31Aに示されるようなスパイラル変圧器3106A、3106Bのインダクタンス値は、スパイラル部分の経路長に依存し、これは、現代のICプロセスにおいて良好に制御される。例えば、ICプロセスの極端な「コーナー」(extreme "corners”)におけるこれらの構造のリアクタンスの典型的な変動は、5~10%のオーダーである。
【0341】
図36は、本開示の態様による、シミュレートされたトリプレクサの実施例及び試験結果のプロットを示す。
図36に示される例示的なトリプレクサ設計は、
図31Aに示される結合インダクタアーキテクチャ3100を使用する、非理想的、すなわち物理モデルに基づく4ポート装置のシミュレーションである。
図36に示されるトリプレクサは、ポート1~3の各々において結合インダクタアーキテクチャ3100を実装し、層は、特定のCMOSプロセスに従ってラベル付けされる。本明細書に記載される態様は、シールド層3102A/BがTM-2接地シールド層に対応し、第1の金属層3108がTM-1層に対応し、第2の金属層3110がTM層に対応することを示すこの実施例に限定されない。
【0342】
図36に示すように、トリプレクサは、各々が特定の周波数帯域に対応する3つの入力ポート1~3を備えるように構成される。ポート1~3の各々は、例えば、50Ωのようなソース又は入力インピーダンスに関連付けることができる。したがって、出力ポート4は、28GHz、39GHz、及び60GHz信号を含む結合信号を提供し、各信号は、別々の長さの伝送線路を介して位相シフトされる。出力ポート4は、例えば、同軸ケーブルの50Ω特性インピーダンスのような出力インピーダンスと関連付けることができる。したがって、
図36に示されるトリプレクサは、例えば、
図30を参照して本明細書に示されかつ説明されるトリプレクサ3002.1によって識別され得る。したがって、
図36に示す例示的なトリプレクサは、28GHz及び39GHzで5Gの新無線(new radio (NR))帯域をサポートし、60GHz帯域との同時動作を可能にする。グラフ化されたSパラメータのシミュレーション結果に示されるように、低い挿入損失及び高い選択性は、結合インダクタアーキテクチャ3100を実装するトリプレクサの結果として得られる。他の態様では、結合インダクタアーキテクチャ3100に関連する積層結合伝送線路アーキテクチャは、例えば、
図37を参照してさらに後述されるように、インピーダンス整合ネットワークなどの他のRF回路構成要素の設計の一部として実装されてもよい。
【0343】
本セクションで説明するトリプレクサの使用は、限定されるものではなく、例示として提供される。特に、
図30及び36を参照して特に示されるような、本明細書に記載される幾つかの例示的態様は、トリプレクサ装置構成を使用する積層結合伝送線路構造の実装を説明する。しかしながら、本明細書に記載の態様は、この特定の実施形態に限定されるものではなく、任意の適切なタイプの一般周波数領域マルチプレクサ(例えば、ダイプレクサ、クアドプレクサなど)に従って実施されてもよい。
【0344】
図37に示される例示的なインピーダンス整合実装は、シミュレートされたmmW増幅器アプリケーションに従って使用され、これは、限定されるものではなく例として
図36を参照して本明細書で説明される積層結合伝送線路アーキテクチャ(すなわち、TM、TM-1、及びTM-2層)の同じ層をマッピングする。さらに、
図37に示されるシミュレートされたインピーダンス整合実装は、入力整合ネットワーク及び出力整合ネットワークの両方において本明細書に記載されるタップされたキャパシタ概念を利用するが、この例で使用される結合インダクタアーキテクチャ3100は、積層及び結合された伝送線路層3108、3110を使用して、構造の半分のみで実装される。例えば、
図37に示されるインピーダンス整合実装は、結合インダクタアーキテクチャ3100を利用して、50Ωソースを、mmW増幅器入力への入力に結合してもよい。しかしながら、積層された金属伝送線路層3108、3110の両方は、ソース側でのみ使用されてもよく、一方、金属伝送線路層3108のみが、mmW増幅器入力で実装されてもよい。さらに、結合インダクタアーキテクチャ3100は、mmW増幅器の出力を負荷(例えば、アンテナ)に結合するために使用され得、積層金属伝送線層3108、3110は、負荷側で実装されるが、金属伝送線層3108のみが、mmW増幅器の出力で使用される。
【0345】
言い換えると、
図35に示す回路3550Bを参照して本明細書で論じたように、
図37に示すシミュレートされたインピーダンス整合の実施は、入力(すなわち、ソース)及び出力(すなわち、負荷)の両方において、積層結合伝送線路を使用する。このようにして、
図37に示されるシミュレートされたインピーダンス整合実装は、増幅器が、低インピーダンスソースと低インピーダンス負荷(例えば、両方とも50Ω)との間で動作することを可能にする。本明細書に記載される態様の追加の利点として、結合インダクタアーキテクチャ3100の使用は、同一設計内でフィルタ及びインピーダンス整合機能の両方を提供してもよい。例えば、
図37に示すような入出力インピーダンス整合ネットワークは、低インピーダンスソースと低インピーダンス負荷端子との間のインピーダンス整合を実現するだけでなく、
図36を参照して説明したようなシミュレートされたトリプレクサと同じ帯域外選択性を提供する。例えば、
図37に示されるインピーダンス整合設計は、4共振器帯域通過フィルタと同等の周波数選択性を提供し得る。
【0346】
図38は、本開示の態様による、
図37に示されるシミュレートされたインピーダンス整合実施の電力利得対周波数プロットを示す。再び、
図37に示される入力整合ネットワークは、帯域外ブロッカーに選択性を提供し、従って、増幅器のアクティブ段の飽和を防止する。
図38に示すシミュレートされた電力利得対周波数プロットは、28GHzの動作周波数に対して提供される。
図38から、増幅器は5Gバンドn257、n258、及びn261をカバーするほぼ平坦な通過帯域を有し、一方、5GNR展開のために定義された39GHz帯n260の下側バンドエッジである37GHzにおいて帯域外ブロッカーに35dBより良好な選択性を提供することが分かる。このようにして、このセクションを通して説明される積層結合伝送線路アーキテクチャは、フィルタ設計とインピーダンス整合ネットワーク設計との間のギャップを効果的に埋める。その際、インピーダンス整合ネットワークは、所定の帯域外選択性を追加的に提供するように設計されてもよい。また、この増幅器の実装は、本明細書で説明するように、積層結合伝送線路構造を利用するので、増幅器及び整合ネットワークの設計は、本明細書で説明するように、ESD保護から有利にも利益を得る。
【0347】
図31Aに示される結合インダクタアーキテクチャ3100、及び、
図31Bにさらに詳細に示され本セクション全体を通して説明される付随する積層結合伝送線路構造は、従来の分割キャパシタソリューションに対して幾つかの利点を提供する。特に、本明細書に記載の態様は、低インピーダンスレベル(例えば、50Ω環境)での動作を可能にし、任意の所定の周波数でのフィルタ性能を損なうことなく可能にする。これにより、mmWの機能性が向上し、他のmmWの受動ネットワークとの統合が可能になる。さらに、実装は、本質的に全ての金属実装において積層結合伝送線路及びスパイラル変圧器を使用するので、これらの構成要素は、典型的には、両方とも現代のCMOSプロセスの一部として利用される前述のMoM及びMiMキャパシタのような集中構成要素と比較して、プロセス変動の影響を受けにくい。
【0348】
さらに、積層結合伝送線路構造は、CMOSプロセスの一部として実装されて、チップインターフェース近傍の構造を得ることができる。その結果、積層され結合された伝送線路構造は、損失性シリコン酸化物層から遮蔽される。さらに、本明細書に記載の積層結合伝送線路構造を利用する態様は、本質的にESDロバストであり、従って、ESD要件は、一般に、ICI/Oパッドに直接接続されたMiM又はMoMキャパシタの使用を禁止するので、mmWインタフェースでESD保護を提供するというしばしば困難な問題を解決する。
【0349】
また、積層結合伝送線路構造は、タップ付きキャパシタ設計の実現を可能にするので、結合されたインダクタンスのサイズ決定における自由度を実現する。その結果、通過帯域の近傍のピークQに対してサイズが選択され、所与の帯域に対してカットオフ周波数が選択されるので、より低い損失構造が可能となる。さらに、RFヘッドにおいてトランシーバ及びICに統合される多重化機能は、かなりのスペースを節約し、これは、ハンドセット又は他の消費者電子機器用途において特に重要であり得る。この機能を実現するための代替ソリューションは、そうでなければ、追加のRF構成要素又は大きなコネクタを備えた追加のケーブル配線を必要とする。
【0350】
本セクションで説明する回路トポロジは、現代のCMOSプロセスで使用されるように設計されているが、このような設計は、それに限定されるものではなく、既知の制限なしに、任意の設計空間で使用することができる。
【0351】
<<セクションVII : デジタル無線ヘッドのアーキテクチャとシステムパーティショニング>>
【0352】
このセクションに記載される態様は、一般に、無線に関し、より詳細には、遠隔無線ヘッド内に実装されるトランシーバ部分を利用することによって、ケーブル配線の代わりにデジタルデータリンクを使用する無線ヘッドアーキテクチャに関する。
【0353】
mm波帯を実現する無線設計では、これらの周波数でのリンクバジェットを満たすために、しばしばフェーズドアレイ(典型的には8~64素子)を使用する。特定の使用ケース(例えば、モバイル装置又は他のユーザ機器(UE))、アクセスポイント(例えば、顧客施設機器(customer premises equipment (CPE)))、自律車両などに応じて、解決策は、空間的に分離される複数のアンテナアレイを必要とする場合がある。例えば、UEは、数cm離れた複数のアンテナアレイを必要とするが、車両は、数m離れた複数のアンテナアレイを利用することができる。次世代の接続された装置及びモノをサポートするために、モデム及びRFトランシーバチップからのmm波信号は、依然として積極的な電力、コスト、及び形状因子の要件を満たしつつ、これらの遠隔アンテナアレイに分配される必要がある。これらの要件に関しては、現行の解決策は不十分であった。
【0354】
本明細書で説明するように、従来の無線設計は、種々のタイプのダイバーシチスキーム(例えば、空間)を実現するために、トランシーバと相互接続された幾つかの遠隔無線ヘッドモジュールを実装することができる。従来の無線ヘッド設計の一例が
図39に示され、
図39は2つの別個の無線ヘッドモジュールA及びBを図示する。
図39に示されているように、幾つかの典型的な高周波無線実装(例えば、mm波)は、マルチチップ(すなわち、マルチダイ)分割ソリューションを利用する。
図39に示す従来の無線機3900は、RFトランシーバチップ(トランシーバダイ)に結合されたデジタルモデムチップ(モデムダイ)を含み、モデムに近接してmm波信号を生成するようにデータ変換器及びミキサを実装する。さらに、従来の無線機3900は、低雑音増幅器(LNA)、電力増幅器(PA)、スイッチなどを含むフェーズドアレイチップ(mm波φシフタ)及びフロントエンドチップ(mm波FE)も含む。
図39に示すように、従来の無線機3900、フェーズドアレイ、及びフロントエンドチップは、無線ヘッドモジュール(すなわち、無線ヘッドA及びBの各々)上のアンテナアレイと共に組み立てられる。この分割設定により、信号は、特殊なRFケーブル(例えば、同軸ケーブル)を介して、RFトランシーバと無線ヘッドモジュールとの間で分配される。図示されていないが、他の従来の解決法は、中間周波数(intermediate frequency (IF))を複数の無線ヘッドに分配することを含み、これは、典型的には数GHzの範囲内であり、従って、依然として特殊なケーブルを必要とする。
【0355】
このような従来の無線ヘッド分割ソリューションには幾つかの欠点がある。例えば、上述の特殊なRF/IFケーブルは、高価であり(ケーブル当たり0.50ドルより高い)、部品表(bill of material (BOM))の価格に直接寄与する。さらに、特殊nRFケーブルの使用は、特にmm波周波数において、重大な挿入損失を導入する。例えば、UE形状因子の場合、これらのケーブルからの損失は、周波数帯域に依存して9~25dBの範囲であり、5メートルを超える信号配信を利用し、ノイズの多い環境で動作する自動車用途に使用するために全バリアを提供する。さらに、代替のIF分布もまた、送信及び受信チェーンの各々において二重変換を必要とし、従って、これらの分割解は、画像除去及びノイズエイリアシング制限を受ける。
【0356】
これらの問題に加えて、物理的な容積とコストの考慮によって、一般的に、無線ヘッド当たり1つのケーブルにmm波の用途が制限される。これらの問題を克服するために、幾つかのソリューションは、低周波基準クロック及び制御データと共に、全ての通信周波数帯域(例えば、28/39/60GHz)を単一のケーブル上に結合する。しかしながら、これは、大型受動装置であるRFクワッドプレクサの使用を必要とし、コストをさらに上昇させ、システムに付加挿入損失を導入する。そのような損失は、RFチェーンが、ケーブル配線/受動損失を補償するために複数の同調増幅ステージを組み込むことを必要とし、その結果、より高い電力消費及びダイ面積をもたらし、レベル計画におけるノイズ/線形性のトレードオフを強いる。最後に、mm波ソリューションは、より高い容量及びシステムスループットのための完全デジタルビーム形成に向かって進化する可能性が高く、これには複数のRFストリームが必要となる。これは、上述の現在のRF又はIF分割ソリューションがサポートできない制限である。
【0357】
従って、従来の無線ヘッド分配に関する前述の問題を克服するために、本明細書に記載の態様は、例えば、
図40を参照して後述するように、mm波無線チェーン全体が遠隔無線ヘッドにプッシュされる、より最適な無線分割及びアーキテクチャを提供する。その結果、RF同軸ケーブルは、モデムと無線ヘッドとの間のデジタルリンクインタフェースに置き換えられる。
【0358】
このセクションでさらに議論されるように、無線ヘッド分配の態様は、幾つかの利点を提供する。例えば、態様は、高価なRF同軸ケーブルを低コストのデジタルケーブル(例えば、使用されたカメラ及び他の電子装置のようなフレックスケーブル)に置き換えることによって、BOMコストを低下させる。加えて、mm波適用は、RF同軸ケーブル配線が信号経路内のケーブル、クアドプレクサ、スプリッタ/コンバイナ、及び他のmm波受動成分から50dB程度の累積挿入損失ペナルティを生じるので、この分布から利益を得ることができる。この場合も、この損失を補償するためには、調整された増幅器ステージをラインナップに追加する必要があり、電力消費を増加させ、ノイズ/線形性のトレードオフを招く。
【0359】
このセクションを通して、前のセクションで説明した様々な態様から流れる利点を強調する態様が説明される。言い換えれば、以下でさらに議論するように、前述の態様は、無線チェーンを遠隔無線ヘッドに組み込む無線分割アーキテクチャを可能にする。この新しく可能とされた分割方式の結果、トランシーバと無線ヘッドとの間のRF信号のルーティングが排除され、これにより、高価で損失の大きいRFケーブル(及び他のRF構成要素)を、デジタルデータのみを運ぶ必要のある低コストケーブルに置き換えることが可能となる。
【0360】
例えば、このセクションで説明した態様は、前述のRFケーブルの損失を排除し、また、クワッドプレクサのような嵩張る、損失の大きい受動型の必要性を排除することができ、その結果、電力消費が低く、線形性が良好で、面積が小さくなる(受動部品が少なくなる)。このセクションで説明する態様はまた、UE及びCPE/APクラスの装置から、デジタル中継器を備えたアクティブケーブルが必要な到達距離をサポートできる自動車用途へとスケーリングするエンドツーエンドソリューションの提供を可能にする。従って、この分配は、ケーブル上の現在のRF/IFソリューションとは対照的に、mm波適用及びそれを超える用途のための複数の独立したRFストリームの使用をサポートする。
【0361】
さらに、RFケーブル配線を排除することによって、本明細書に記載の無線分割の態様は、ケーブル損失を排除することによって無線レイアウトをさらに単純化し、それによって、RF利得段部の数及び受動及び他の構成要素の数を減少させる(例えば、大きなmm波受動構成要素の数を除去又は減少させる)。これにより、チップ又はダイの面積が小さくなり、無線電力の消費も少なくなる。また、本明細書で説明するように、無線分割の態様は、素子(例えば、アンテナ素子、又は感受性の強い送信チェーンと共にアンテナ素子のグループ)ごとにデジタル予歪/補正を可能にし、より高いEVM及びスペクトルマスク性能をサポートする。この要素当たりの補償は、ビームスキューニングに対してデジタル的に補正することができ、そして、例えば、キャリアアグリゲーション及び/又はデュアル又はマルチバンド動作を実現する通信アプリケーションにおいて特に有用である。
【0362】
さらに、無線通信の将来の進化(例えば、提案された"5G"標準及び"6G"などの将来の開発)は、マルチユーザMIMOを通してより高い容量をサポートするために、完全デジタルビーム成形に向かっている。上述のように、現在の無線パーティションは、完全デジタルビーム成形をサポートしない。対照的に、本明細書に記載の態様は、完全デジタルビーム形成、ハイブリッドビーム形成、及び空間フィルタリングとビーム形成の組み合わせへのスケーラビリティを実現する。さらに、本明細書に記載の態様は、同時マルチビームサポートを実現することもでき、ソフトハンドオフ、装置-装置通信リンク(自律式車両及び無人機用)などのような様々な新しい用途のケースを可能にする。
【0363】
図40は、本開示の態様による、例示的な無線分割のブロック図を示す。例示的な無線機4000は、説明を容易にするために提供され、
図40に示すものより多くの構成要素、より少ない構成要素、又は代替の構成要素を含んでもよい。
図40に示されるように、無線装置4000は、モデム4002及び任意の適切な数の無線ヘッドを含み得、簡略化の目的で
図40に示される2つの無線ヘッド(すなわち、無線ヘッドA及びB)を備える。一態様によれば、モデム4002は、これらの構成要素間のデジタル通信を実現する任意の好適なタイプの通信リンク4003を介して、各々の無線ヘッドに結合されてもよい。例えば、2つの無線ヘッドも示されているので、2つのリンク4003.A、4003.Bが、簡略化の目的で
図40に示されている。態様には、リンク4003.A、4003.Bが含まれ、例えば、モデム4002と無線ヘッドA及びBの各々との間にデジタルデータストリームを運ぶように構成されたケーブル配線など、任意の適切なタイプの有線又は無線相互接続として実装され、リンク4003は、一例として、可撓性フラットケーブル(flexible flat cables (FFC))、可撓性プリント回路(flexible printed circuit (FPC))ケーブルなどとして実装されてもよい。
【0364】
モデム4002と無線機4000を介して実現される各遠隔無線ヘッドとの間で交換されるデジタルデータは、例えば、1つ以上の適切な通信プロトコルに従ったデジタルベースバンドデータの双方向通信を表すことができる。例えば、無線装置4000がデータを送信する場合、モデム4002は、リンク4003.A、4003.Bを介して、それぞれ無線ヘッドA及びBの各々にデジタルベースバンドデータを送信することができる。別の例として、無線装置4000がデータを受信した場合、モデム4002は、それぞれ無線ヘッドA及びBの各々からリンク4003.A、4003.Bを介してデジタルベースバンドデータを受信してもよい。
【0365】
無線データ通信を実現するために、無線装置4000を介して実装される各無線ヘッドは、トランシーバダイ又はトランシーバチップ4004、フロントエンドダイ又はチップ4006、及びアンテナアレイダイ又はチップ4008を含んでもよい。様々な態様において、無線装置4000に関連する構成要素のいくつかは、以下にさらに論じるように、本明細書に他のセクションに記載される構成要素と共に識別され得る。一態様では、各無線ヘッドは、送信及び受信モードの両方をサポートするためのスイッチングを実現するために、アンテナアレイチップ4008に結合されたフロントエンドチップ4006を含んでもよい。また、フロントエンドチップ4006は、アンテナアレイチップ4008から受信されたデータ信号の増幅を実現してもよく、アンテナアレイチップ4008は、トランシーバチップ4004に接続される。態様は、アンテナアレイチップ4008を介して送信されるトランシーバチップ4004からの信号を増幅するフロントエンドチップ4006をさらに含む。したがって、態様は、PA、LNA、スイッチなどを含むフロントエンドチップ4006を含み、簡略化の目的で、限定するものではなく例として、
図40に示されるこれらの構成要素のうちの一部のみを含む。
【0366】
例えば、本セクションで説明する態様は、
図40に示すような特定の無線レイアウトに限定されない。換言すれば、
図40に示される無線装置4000は、個々のダイ又はチップに結合される又は関連する異なる又は代替の構成要素を有する、様々な構成を有してもよい。例示的な実施例を提供するために、アンテナアレイダイ4008は、無線装置4000の特定の動作モード及び/又は設計に応じて、追加の構成要素を含んでもよい。
【0367】
この例を続けると、
図21-25に関して前節で議論したように、再構成可能なデジタル、アナログ、及びハイブリッドビーム形成モードに関して説明したもののような、他のセクションを通して、本明細書で説明した他の態様のいずれかに従って実装される無線機4000を含む。このような態様に従って、無線装置4000の一部を構成する様々な無線ヘッドは、これらの機能の1つ以上をサポートするようにさらに修正されてもよい。
【0368】
例えば、1つ以上の無線ヘッドは、フェーズドアレイダイとして機能するアンテナアレイダイ4008を含んでもよく、したがって、シリコン(図示せず)の一部として組み込まれた1つ以上の位相シフタを含んでもよい。この場合、各アンテナアレイダイ4008は、各個々のアンテナアレイダイ4008上の異なるストリームを結合してもよい。しかしながら、他の態様は、デジタルビーム形成ダイを実装する1つ以上の無線ヘッドを含む。このような実施において、アンテナアレイダイ4008は、依然として、
図40に示すように、1つ以上の個々のアンテナ素子を含んでもよいが、特定のアンテナダイを形成する位相シフタをシリコン上に含まなくてもよい。代わりに、完全なトランシーバチェーン又はスライス(例えば、4010.1)、ならびにフロントエンドダイ4006の適切な部分が、各アンテナ素子(又はアンテナ素子のグループ)に結合されてもよい。この実装では、信号は、モデム4002のデジタル領域で結合されてもよい。
【0369】
さらに別の例を提供するために、態様は、ハイブリッドダイを含む1つ以上の無線ヘッドを実装する無線機4000を含む。ハイブリッドダイは、例えば、
図21-25に関連して前節で説明したようなハイブリッドビーム形成ソリューションに従って機能し得る。この実施例では、無線装置4000の無線ヘッドは、アンテナ素子に割り当てられた位相シフタ及び/又は個々のトランシーバスライスを含むアンテナアレイダイ4008の組み合わせを含んでもよい。この構成では、無線装置4000は、アナログドメインで部分的な結合を達成するが、デジタルドメイン内のモデム4002で最終的な結合を実行してもよい。
【0370】
いずれにせよ、各無線ヘッドは、アンテナアレイダイ4008内に1つ以上のアンテナ素子を含んでもよいが、アンテナアレイダイ4008は、無線4000によって利用される特定のビーム形成動作モードに応じて、位相シフタをさらに含んでもよい。従って、例えば
図21-25に関して前節で議論したように、全デジタル、全アナログ、又は両タイプのハイブリッドの間で動的に切り替えることができる動的ビーム形成制御を利用する無線機4000を含む。
【0371】
本明細書中で前のセクションで論議されるように、無線装置4000の各無線ヘッドに関連するアンテナアレイチップ4008は、個々のアンテナ素子に適用される特定の位相及び振幅テーパ(又は他の分布)に従ってビーム成形を実現するように構成される任意の適切な数のアンテナ素子を含んでもよい。一態様では、ビーム形成は、アンテナアレイチップ4008を介して実施される各アンテナ素子(又はアンテナ素子のグループ)に対する振幅及び/又は位相重み付けを制御することによって、この方法で実現されてもよい。前のセクションで議論したように、態様は、アンテナアレイチップ4008内の各アンテナ素子(又はアンテナ素子のグループ)を各個々のトランシーバ「スライス」又は部分に結合することによって、アンテナ素子ごとの信号粒度を達成することを含む。したがって、態様は、任意の適切な数のトランシーバ部分を含む、各遠隔無線ヘッドによって実装される各トランシーバチップ4004を含み、各トランシーバスライスは、チェーン毎及びアンテナ毎に、種々の利点を提供するために、前のセクションで説明した技術のいずれかを利用する。
【0372】
様々な態様において、トランシーバチップ4004の1つ以上の部分は、本明細書において議論される前のセクションに記載される構成要素によって識別されてもよい。これらの構成要素は、簡潔にするために、トランシーバチップ(4004.A)の1つを参照してラベル付けされ説明されるが、態様は、同様に識別される構成要素を含む、無線装置4000を介して実装されるトランシーバチップ4004の任意の数(又はすべて)を含む。
【0373】
例えば、
図40に示すように、各トランシーバチップ4004は、各トランシーバチップ4004を介して実施される任意の適切な数のデジタルトランシーバスライスの間で共有される共通のデジタルフロントエンド(DFE)4009を含んでもよい。一態様では、DFE4009は、各トランシーバチップ4004上のトランシーバスライス4010の各々とモデル4002との間の通信を実現してもよい。例えば、DFE4009は、任意の適切な数及び/又はタイプの回路及びハードウェア構成要素を含んでもよく、任意の適切な数及び/又はタイプのデジタル通信プロトコルに従って、通信リンク4003を介してデジタルデータの双方向通信を可能にする。例えば、通信リンク4003は、特定のアプリケーション又は使用に応じて、任意の適切なデータレートを有するシリアル及び/又はパラレルデジタルデータ通信プロトコルをサポートしてもよい。
【0374】
例示的な例を提供するために、
図41を参照すると、例示的な双方向デジタル通信チェーン4100は、通信リンク4103によってリンクされる2つの部分4102、4104を有するように示される。簡潔にするために、
図41に示された構成要素は、特定の通信方向に関連するものとして示されているが、態様は、
図41に示された各構成要素を含み、いずれの方向にもデータ通信を実現するために1つ以上の構成要素を実装している。例えば、通信チェーン4100の部分4102は、モデム4002によって識別されてもよく、通信チェーン4100の部分4104は、
図40に示すように、各トランシーバチップ4004に関連付けられたDFE4009によって識別されてもよい。しかしながら、両方の部分4102及び4104は、双方向通信を可能にするために、他の部分に関連する各構成要素を含んでもよい。
【0375】
例えば、各トランシーバチップ4004に関連付けられたモデム4002及び/又はDFE4009は、1つ以上のエンコーダ及び直列変換器に並列に関連付けられた回路及び/又はハードウェア構成要素、相互接続など(エンコーダ+P2S)、デジタル-時間変換器(DTC)、1つ以上のステップ送信機(ステップTX)、1つ以上のステップ受信機(ステップRX)、時間-デジタル変換器(TDC)、1つ以上のデコーダ及び直列-並列変換器(デコーダ+S2P)などを含んでもよい。通信リンク4003は、ある態様において、
図40に示すように、各トランシーバチップ4004に関連付けられた1つ以上のリンク4003によって識別されてもよい。
【0376】
一態様では、通信リンク4103は、非同期時間ベースのプロトコルに従って双方向デジタル通信を提供する。例えば、通信リンク4103を介して送信される双方向デジタル通信は、カリフォルニア州サンタクララに本拠を置くインテル・コーポレーションが開発したSTEP(Serial Time-Encoded Protocol)を含んでもよい。このような態様によれば、通信リンク4103は、シンボル当たりの複数ビットをサポートし、従来のデジタル通信プロトコルよりも狭い通過帯域スペクトル占有率をサポートする。結果として、より高いデータレート及びより低いエネルギー/ビット信号伝達が、そうでなければ可能であるよりも同じ物理媒体上で達成され得る。
【0377】
さらに、様々な態様において、トランシーバチップ4004のトランシーバスライスは、
図40に示されるように、1つ以上の構成要素で識別されてもよく、これは、例示としてであって、限定されるものではなく、2つのトランシーバスライス4010.1、4010.2を図示する。一態様では、共有DFE4009は、
図21~25に関して前のセクションに示されかつ説明されるように、共有DFE2102によって識別されてもよい。21-25.21-25.そのような態様に従い、各トランシーバダイ4004を介して実装されるそれぞれのトランシーバスライスは、例えば、図を参照して示され説明されるデジタルトランシーバスライス2104.1~2104.Nで識別されてもよい。そのような態様に従い、リンク4003.A、4003.Bを介して搬送されるデジタルベースバンドデータは、
図21及び本明細書の他のどこか(例えば、
図26)に示され説明される「デジタルデータ」で識別され得、これは、次に、上述の通信リンク4103を介して送信される双方向デジタル通信で識別され得る。
【0378】
図40に示されるように、各トランシーバスライス4010は、送信チェーン又は経路と、受信チェーン又は経路とを含み得、各々は、
図40において機能ブロックとして表される幾つかの構成要素を含む。例えば、各トランシーバスライス4010に関連付けられる受信チェーン経路は、各トランシーバスライス4010の下部に示される構成要素を含んでもよい。これらの構成要素は、矢印の方向を介して、アンテナアレイチップ4008.A内のアンテナ素子又は素子グループを介して受信された特定のデータストリームが、フロントエンドチップ4006.Aに結合され、次に、共有DFE4009に結合され、無線装置4000が受信モードで動作しているときにデータ処理を実現することを示す。
【0379】
従って、各トランシーバスライス4010に関連する受信チェーンは、例えば、
図40に示すようなミキサ、アナログ-デジタル変換器ブロック(ADC)、ダウンサンプリングブロック(↓N)、及びデジタル信号処理ブロック(DSP)を含んでもよい。受信チェーン内のこれらのブロックの各々は、種々の態様において、1つ以上の回路、プロセッサ、及び/又はハードウェア構成要素を介して実現され得る。例えば、DSPブロック及びダウンサンプリングブロックは、同じプロセッサ又は異なるプロセッサ、又はそれらの一部に関連付けることができる。一態様では、DSP及びダウンサンプリングブロックは、無線装置4000の各無線ヘッドに関連する各トランシーバチップ4004の一部として形成される各トランシーバスライス4010の1つ以上の受信チェーンに関連する受信DFEスライスを表してもよい。ある態様において、この受信DFEスライスは、例えば、
図21を参照して本明細書に図示及び説明されるRXスライスDFE2122で識別され得る。
【0380】
また、送信動作モードに関して、各トランシーバスライス4010に関連付けられる送信チェーンは、各トランシーバスライス4010の上部に示される構成要素を含んでもよい。これらの構成要素は、矢印の方向を介して、共有DFE4009によって生成されたデータが、アンテナアレイチップ4008.A内のアンテナ素子又は素子グループを介して特定のデータストリームのデータ伝送を実現するために、フロントエンドチップ4006.A、及びアンテナアレイチップ4008.Aに結合されることを示す。従って、各トランシーバスライス4010に関連する送信チェーンは、例えば、デジタル信号処理ブロック(DSP)、デジタル予歪ブロック(digital pre-distortion block (DPD))、位相変調ブロック(phase-modulation block (φ-Mod))、及びデジタル電力増幅ブロック(digital power amplifier block (DPA))を含んでもよい。
【0381】
送信チェーン内のこれらのブロックの各々は、1つ以上の回路、プロセッサ、及び/又はハードウェア構成要素を介して実装することができる。例えば、DSPブロック及びDPDブロックは、同一のプロセッサ又は異なるプロセッサ、又はそれらの一部に関連付けることができる。一態様では、DSP及びDPDブロックは、無線装置4000の各無線ヘッドに関連する各トランシーバチップ4004の一部として形成される各トランシーバスライス4010の送信チェーンに関連する送信DFEスライスを表してもよい。ある態様において、この送信DFEスライスは、例えば、
図21を参照して本明細書に示されかつ記載されるTXスライスDFE2110によって識別され得る。
【0382】
再度、各トランシーバスライス4010は、簡略化の目的で、
図40に示されていない追加の又は代替の構成要素を含んでもよい。一例として、
図22-24に示すように、デジタルトランシーバスライス2104に関連付けられた種々のスイッチ及び加算ブロックは、
図40に示すように、各トランシーバスライス4010内では再現されない。しかしながら、本明細書に記載の態様(例えば、RXスライスDFEとして機能するDSPブロック及びダウンサンプリングブロック、ならびにTXスライスDFEとして機能するDSP及びDPDブロック)によって提供されるDFE毎のトランシーバスライスアーキテクチャのため、デジタルデータリンクの使用は、上述の他の態様に関して説明したように、システムの柔軟性を可能にする。例えば、無線機4000の分割及びアーキテクチャは、例えば
図21-25を参照して本明細書に示され、説明されるように、無線機4000を完全デジタルビーム成形及びハイブリッドビーム成形モードの間で動的に切り替えることを実現し得る。
【0383】
さらに、簡略化の目的で
図40には示されないが、各フロントエンドチップ4006及びアンテナアレイチップ4008は、例えば
図26-29を参照して本明細書に示され説明されるように、各特定のデジタルトランシーバスライス4010に関連するアンテナへの入力を介して送信出力フィードバックを得るために、送信出力を監視又はサンプリングするためのさらなる修正を含んでもよい。このような態様によれば、各トランシーバスライス4010は、追加的に、又は代替的に、各送信チェーンに対するフレキシブルなデジタル予歪(digital pre-distortion (DPD))を実現することができる。
【0384】
そのような態様によれば、DSP及びダウンサンプリングブロックは、追加的に又は代替的に、例えば、
図26~27を参照して本明細書に示されかつ記載されるRXスライスDFE2622で識別される受信DFEスライスを表してもよい。さらに、DSP及びDPDブロックは、追加的又は代替的に、例えば、
図26~27を参照して本明細書に示されかつ記載されるTXスライスDFE2610で識別される送信DFEスライスとして表してもよい。したがって、態様は、
図26~29に関連して示され説明されるように、1つ以上のトランシーバスライス4010の送信チェーン内のDSP及びDPDブロックにフィードバックデータを提供し、トランシーバチェーン毎にDPD係数を適用することを実現する、1つ以上のトランシーバスライス4010の受信チェーン内のDSP及びダウンサンプリングブロックを含む。再度、これは、例えば、非線形性及びビームスキューを補正するために適切なレベルのDPDを提供するために、共有DFE4009と共に動作する各トランシーバスライス4010に関連する受信及び送信スライスDFEを含んでもよい。
【0385】
さらに、1つ以上のそれぞれのトランシーバスライス4010に関連する送信チェーンは、例えば、
図11~20を参照して示され説明されるように、種々のFM-RFDACの態様に関して本明細書で議論されるように、周波数乗算、振幅重み付け、I/Qデータマッピング、位相シフトなどを提供するように構成されてもよい。
【0386】
例えば、態様は、
図12~15を参照して本明細書に示されるように、FM-RFDAC1210を参照して本明細書に記載されるように、種々の回路、ハードウェア構成要素、処理機能、及び/又は相互接続を追加的又は代替的に表す位相変調及びデジタル電力増幅ブロックを含む。そのような態様によれば、位相変調及びデジタル電力増幅ブロックは、以下でさらに説明されるように、LOブロック4012によって生成されるLO信号を利用してもよい。その際、態様は、各トランシーバチップ4004の一部として形成される各トランシーバチェーン4010に関連する位相変調及びデジタル電力増幅ブロックを含み、トランシーバスライス毎の位相シフト及び周波数乗算を実現する。
【0387】
そうするために、態様は、位相選択回路、キャパシタバンク、遅延素子、共振整合ネットワークなどを実装する各トランシーバスライス4010に関連する位相変調及びデジタル電力増幅ブロックを含む。態様は、各トランシーバスライス4010に対して、所望のビーム方向及び形状を提供する各アンテナ素子又は素子グループに対して所望の位相シフトを有する高周波数信号を生成するための低周波数信号の適切な組み合わせを実現する、これらの構成要素の実施を含む。言い換えると、態様は、極性送信システムにおいて利用される種々のFM-RFDAC態様に関して、例えば、
図11~15を参照して示され説明されるように、本明細書で議論されるのと同じ機能性を実現する各トランシーバスライス4010を含む。このような態様によれば、各トランシーバスライス4010(例えば、DSP及びDPDブロック)及び/又は共有DFE4009に関連する送信スライスDFEは、例えば、
図12に示すような極性送信システムに使用されるDFE1206及びDTC1204と共に識別され得る。
【0388】
さらに、態様は、直交伝送システムに従って動作するように、
図40に示される構成からさらに修正される各トランシーバスライス4010を含む。このような態様によれば、各トランシーバスライス4010に関連付けられた位相変調及びデジタル電力増幅ブロックは、
図16~20を参照して本明細書に示されかつ説明されるように、U及びVFM-RFDAC1610.1、1610.2に関する種々の回路、ハードウェア構成要素、処理機能、及び/又は相互接続に追加的に又は代替的に関連付けられてもよい。そのような態様に従って、各トランシーバスライス4010は、I/Qデータの新しい軸(例えば、45度軸)への再マッピングを実現し、位相選択回路、キャパシタバンク、遅延素子、共振整合ネットワークなどを実装してもよい。その結果、各トランシーバスライス4010は、各アンテナ素子又は素子グループに対して所望の位相シフトを有するより高い周波数信号を生成するために、信号を適切に組み合わせて、所望のビーム方向及び形状を提供してもよい。換言すれば、態様は、例えば、
図16~20を参照して示され説明されるように、直交送信機システムにおいて利用される種々のU及びVのFM-RFDAC態様に関して本明細書で議論されるのと同じ機能性を実現する各トランシーバスライス4010を含む。このような態様によれば、各トランシーバスライス4010(例えば、DSP及びDPDブロック)に関連する送信スライスDFE及び/又は共有DFE4009は、例えば、
図16に示される直交伝送システムに使用されるDFE1606と識別され得る。
【0389】
一態様では、LOブロック4012は、各トランシーバスライス4010によって利用される1つ以上のLO信号を生成するための回路及び/又はハードウェア構成要素を含んでもよい。例えば、LOブロック4012は、例えば、LO生成ブロック(LO generation block (LOGEN))に結合されたデジタル位相ロックループのような合成周波数発生器を実装することができる。一態様では、LOブロック4012を介して実装されるLOGENブロックは、
図2を参照して上述したように、LOGユニット204.1~204.Kの1つ以上で識別され得る。従って、態様は、例えば
図1~10を参照して本明細書に示され且つ説明されるように、分数調波周波数で(例えば、DPLLを介して)最初に生成された参照信号を使用して、より高い周波数のLO信号を生成するために、位相シフトされ及び/又は重み付けされた信号の組み合わせを実現するLOGENブロック実施回路、プロセッサ、相互接続等を含む。一態様では、LOGENブロックは、トランシーバチップ4004に関連する各トランシーバチェーン4010に含まれる各受信チェーンについて直交LO信号を生成してもよい。この直交LO生成は、例えば、
図7及び
図8を参照して本明細書に記載される技術を含んでもよい。このように、各トランシーバスライス4010は、その特定の受信チェーン及びアンテナに対して同調された位相を有する、それ自身の専用の直交LO信号セットを備えてもよい。
【0390】
再び、
図40に例示として示される無線機4000のための無線パーティショニングは、無線ヘッドA及びBに無線トランシーバスライスをプッシュすることの結果である幾つかの利点を提供する。例えば、
図39に示される従来のパーティショニングと比較してより最適なシステムパーティショニングを可能にする。さらに、本セクションで説明する無線分割の態様は、高周波信号配線(例えば、mm波)RFケーブル配線を、低コストのPCBトレース又はフレキシブルケーブル配線を使用する高速デジタルI/Oリンクに置き換える。このデジタルI/Oの使用はまた、多くのシステムの利点を提供する。例えば、デジタルI/Oは、アンテナアレイサイズ、周波数帯域の数、及び/又は距離に従って、従来のシステムよりも簡単な方法でスケーリングを行うことを可能にする。設計の観点から、リアルタイム制御及び同期信号は、次のセクションでさらに議論されるように、デジタルI/Oリンクインタフェースに組み込まれてもよい。さらに、態様は、リピータ(図示せず)の使用を含み、これは、モデムと遠隔無線ヘッドとの間の距離を増加させるために、デジタルI/Oに容易に導入することができる。これは、例えば、より長い距離を必要とする自動車用途又は他の高ノイズ環境に対して特に有用であり得る。なぜなら、態様は、光ファイバケーブルを介してリンク4003を実装することを含むからである。
【0391】
<<セクションVIII : デジタル無線ヘッド用の可撓性ケーブルの実装>>
【0392】
このセクションに記載される態様は、一般に、無線相互接続に関し、より詳細には、コネクタを除去する無線相互接続に関する。
【0393】
次世代の接続された装置及びモノをサポートするために、モデム及びRFトランシーバチップからのmm波信号は、依然として積極的な電力、コスト、及びフォームファクタの要件を満たしつつ、遠隔アンテナアレイに分配される必要がある。これらの要求に対して、現在使用しているソリューションは不足している。
【0394】
本明細書で説明するように、従来の無線設計は、種々のタイプのダイバーシチスキームを実現するためにトランシーバと相互接続された幾つかの遠隔無線ヘッドモジュールを実装することができる。従来の無線ヘッド設計の一例を
図39に示す。
図39は、2つの別個の無線ヘッドモジュール「A」及び「B」を図示している。前のセクションでは、これらの従来の無線ヘッド分布に関する前述の問題を克服するための態様を説明した。これらの態様は、例えば、
図40を参照して論じたように、無線チェーン全体が遠隔無線ヘッドにプッシュされる、より最適な無線分割及びアーキテクチャを提供することを含む。従って、
図40~41を参照して前節で説明した態様は、RF同軸ケーブルをモデムと無線ヘッド間のデジタルリンクインタフェースに置き換える。
【0395】
このセクションは、
図40~41を参照して、前のセクションで説明したこれらのデジタルリンクに関する追加の詳細を提供する。しかしながら、本セクションで説明する態様は、
図40~41又は本明細書の他の部分を参照して示され説明される態様に関する実装に限定されるものではない。その代わりに、本セクションで説明する態様は、無線システム内の1つ以上のケーブルからコネクタを除去することによって利益を得ることができる任意のタイプの無線アーキテクチャ又はパーティションに適用することができる。そのような利点を提供するために無線システム内で使用されるケーブルの物理的な構造、ならびにその利点自体について、このセクションを通してさらに議論する。
【0396】
無線ヘッドとモデムとの間のデジタルリンク(例えば、
図40に示すようなデジタルリンク4003)の使用は、ケーブル配線において、特に、例えば、mm波周波数通信をサポートするために高いデータ速度で駆動される場合に、過剰な損失を生じ得る。さらに、コネクタは、設計のコストを増加させ、その実装を制限し、特にUE装置の物理的制約に関して設計の考慮を必要とする(例えば、コネクタは、厚さのような1つ以上の寸法の減少を制限することがある)。コネクタはまた、第三者モデムが無線ヘッドメーカーから提供された無線ヘッドと接続する必要があるため、設計を採用する第三者に複雑さを加える。
【0397】
このセクションで論じたケーブル設計の態様は、前のセクションで論じたように、様々な無線ヘッド構成要素(又は無線ヘッド全体)とモデムとの間のデジタルデータ相互接続に、ボードコネクタの必要性を低減又は完全に排除する柔軟なケーブル配線を利用することを可能にする。その際、このセクションで説明するケーブルの態様は、モデムと無線ヘッドとの間の高速データ通信(例えば、シリアルデータ通信)を実現するために、複数のデジタルデータ差分ペア、すなわち「レーン」の実装を可能にする。コネクタの除去は、コネクタの存在が追加されたペアで追加の損失を生じるので、追加の差動ペアをケーブル配線に追加することも可能にする。さらに、モデル化が難しいケーブルを省略することで、無線システムの設計やレイアウトを簡素化することができる。
【0398】
本明細書に記載の態様はまた、より高い周波数の通信を可能にし、複数のデジタルデータペアは、異なる通信プロトコルのための複数の同時通信チャネルをサポートする。例えば、本明細書に記載するケーブル配線の態様は、mm波周波数、Wi-Fi通信プロトコル(例えば、802.11ay)に関連する60GHz帯域、Wi-Gig、グローバルナビゲーション衛星システム(GNSS)などでの通信をサポートするためにデジタルデータを運ぶことができる。従って、本明細書に記載の態様は、単一のケーブル上での信号多重化を実現し、無線システム内のより少ない数のケーブルを使用して、より複雑でない解決策をもたらすことによって利点を提供する。
【0399】
さらに、本セクションで説明するケーブルの態様は、ケーブル設計内に統合された種々の構成要素を実装することができる。例えば、幾つかの態様は、第三者装置内でのそれらの配置及び使用に関してさらなる柔軟性を提供するために、ケーブルに直接取り付けられた、増幅器、トランシーバ、アンテナなどの様々な構成要素を有するケーブルを含む。また、本明細書に記載されるケーブルの態様は、無線構成要素(例えば、アンテナチップ及びRFIC)をケーブルに直接取り付けることを可能にするため、単一の設計内で複数のアンテナアレイのコロケーションを達成することができる。これは、例えば、無線通信のために複数の周波数帯を利用するアプリケーションに対して特に有用であり得る。例えば、装置がmm波通信に使用される場合、1つのアンテナチップは、より低い周波数帯域(例えば、7GHz未満)で動作するように構成されたケーブルに取り付けられてもよく、もう1つのアンテナチップは、より高い周波数帯域(例えば、24GHzを超える)で動作するように構成されたケーブルに取り付けられてもよい。
【0400】
図42は、本開示の態様による、例示的なケーブル及び構成要素のインタフェースを図示する。例示的なケーブル及び構成要素インタフェース4200は、説明を容易にするために設けられており、
図42に示すように、追加の構成要素、より少ない構成要素、又は代替の構成要素を含んでもよい。
図42は、追加の詳細及びケーブル4202を使用する実装の特定の例を示す、上面図及び側面図を提供する。上面図を参照すると、ケーブル及び構成要素インタフェース4200は、少なくとも2つの異なる無線構成要素ブロック4204及び4206の間にデジタル通信インタフェースを提供するケーブル4202を含む。一態様では、無線構成要素ブロック4204、4206の各々は、1つ以上の無線構成要素を含んでもよい。これらの無線構成要素は、以下に論ずるように、ケーブル4202によって提供される接続を利用して、構成要素のタイプ、無線システムアーキテクチャ内の位置、及び/又は個々の無線構成要素に関連する機能に基づいて、互いに通信し、相互に作用し、及び/又は互いに協働することができる。例えば、無線構成要素ブロック4204内の無線構成要素は、無線に基づく機能を提供するために、ケーブル4202内の相互接続を使用してもよい。別の例として、無線構成要素ブロック4204内の1つ以上の無線構成要素は、ケーブル4202内の相互接続を使用して、無線構成要素ブロック4206内の1つ以上の無線構成要素と通信して、別の異なる無線に基づく機能を提供してもよい。
【0401】
例示的な実施例を提供するために、ケーブル4202は、
図40~41に関して前のセクションに示され、説明されるように、通信リンク4003のうちの1つ以上を表してもよい。この例を続けると、無線構成要素ブロック4204、4206のうちの1つは、モデム4002で識別されてもよく、他方、無線構成要素ブロック4204、4206のうちの他の1つは、
図40に示すように、無線ヘッドA又はBのうちの1つで識別されてもよい。以下でさらに説明するように、態様は、これらの通信をサポートするための様々な層、マイクロビア、及び/又は相互接続を有するケーブル4202、ならびに他の無線に基づく機能を含み、それによって、一方又は両方のケーブル端部におけるコネクタを除去する。
【0402】
そうするために、態様は、デジタル通信をサポートするように構成された任意の適切なタイプのケーブルとして実装されるケーブル4202を含む。一態様では、ケーブル4202は、任意の適切な数の層(例えば、2~8)を有する任意の適切な種類の可撓性ケーブルとして実装されてもよい。例えば、ケーブル4202は、可撓性フラットケーブル(flexible flat cable (FFC))、可撓性プリント回路(flexible printed circuit (FPC))ケーブルなどとして実装されてもよい。また、可撓性ケーブルは、例えば、液晶ポリマー(liquid crystalline polymer (LCP))のような任意の適切なタイプの材料から製造することができる。さらに、態様は、層4250.1~4250.4の間に積層され、及び/又は層4250.1~4250.4の間に互い違いに配置されて、層自体間の相互接続及び/又はケーブル4202に結合される種々の構成要素間の相互接続を提供することができる任意の適切な数のマイクロビアを有するケーブル4202を含む。
【0403】
図42に示すようなケーブル4202の側面図を参照すると、この例では、ケーブル4202は、ケーブル層4250.1~4250.4の各々によって示されるように、4層の可撓性ケーブルとして実装される。ここに記載される態様は、これらの実施例に限定されず、ケーブル4202は、特定の用途、無線ヘッドの数、所望の通信レーンの数などに応じて、任意の適切な数の層を含んでもよい。一態様では、層4250.1~4250.4の各々は、ケーブル4202の信号層を接続するためのそれぞれの銅層を指定する。
【0404】
種々の態様に従い、層の数は、1つ以上の電圧平面(例えば、電圧供給)を含むように、及び/又は低周波データレート信号を(例えば、シールドされていないデータ線を介して)搬送するように、増加されてもよい。これらの低周波データ速度信号は、デジタルベースバンドデータ以外のデータに対応してもよく、このデータは、外部モデム(例えば、装置ボード4280)とRFICチップ4270との間で、より低いデータ速度(例えば、デジタルベースバンドデータの速度の10分の1、100分の1など)で通信されてもよい。これらの低周波データレート信号の一例は、例えば、無線動作、制御、及び/又は機能性に関してRFIC4270と装置モデムとの間で通信される制御信号を含んでもよい。種々の態様において、デジタルベースバンドデータ及び低周波数データ信号の通信に使用されるトレースルーティング及び/又は通信規格は、特定アプリケーション、データレート、及び/又は信号タイプに依存して、互いに同じ又は異なるタイプのトレース、通信プロトコル、遮蔽構成などとすることができる。
【0405】
残りの層4250.1~4250.4の各々(すなわち、電圧平面又は低周波信号線に専用ではないもの)は、高速デジタルデータ信号を搬送するように構成されたルーティングされた信号線トレースを含んでもよい。一態様では、これらのルーティングされた信号線は、各データレーンについて、デジタル差動データ信号方式によるデュアルトレース構成を含むことができる。従って、各差分データ信号対に対して、2つの物理的トレースが配置され、層4250.1~4250.4の1つ以上がルーティングされてもよい。これらの差動データ対は、高速デジタルデータ(例えば、数十又は数百Gbpsのオーダーの直列データ通信)を搬送することができるので、態様は、各差動データ対を、「ストリップライン」構成で実装される各側の接地トレースでシールドされる各差動データ対をさらに含む。したがって、追加の層4250は、無線システムに追加される追加のデータレーンをサポートするために使用されてもよく、特に、単一の層上にルーティングされ得るトレースの数に関する空間的制限が与えられる。
【0406】
ケーブル層4250.1~4250.4は、簡略化の目的で、
図42に単一層として示される。しかし、層4250.1~4250.4の各々は、必要に応じて、層4250間に適切な分離及び絶縁を提供するために、追加のサブ層をさらに含んでもよい。これらのサブ層は、幾つかの態様において、代わりに、中間層4251.1~4251.3の1つ以上で識別されてもよい。例えば、層4250.1~4250.4の各々は、銅(又は他の適切な金属)層を構成してもよい。また、ケーブル4202の側面図によってさらに示されるように、層4250.1~4250.4の各々は、中間層4251.1~4251.3によって互いに分離されてもよい。一態様では、これらの中間層4251.1~4251.3は、ポリイミド層を含んでもよい。追加的又は代替的に、上層及び下層4250.1、4250.4は、カバー層を含んでもよい。中間層4251.1~4251.3は、層4250、4251の各々を互いに結合し、均一で隣接する可撓性ケーブルアセンブリ4202を形成するために、1つ以上の接着層を含んでもよい。
【0407】
態様には、コネクタを使用せずにケーブル4202に取り付けられる無線構成要素が含まれる。これを達成するために、特定の無線構成要素及び/又はケーブル4202上のその取り付け位置に応じて、種々のタイプのカップリングを利用してもよい。
図42に示される例において、例えば、無線構成要素ブロック4204に含まれる無線構成要素の1つは、アンテナアレイダイ又はチップ4260(例えば、
図40に示されるフェーズドアレイダイ又はチップ4008の一部)で識別され得る。アンテナチップ4260は、1つ以上のシリコン層4260.1を含んでもよく、その上に1つ以上のアンテナ素子4260.2が配置される。アンテナ素子4260.2は、様々な態様において、例えばパッチのような任意の適切なサイズ及び/又は形状の放射素子を含んでもよい。アンテナチップ4260は、例えば、フェーズドアレイ構成を実現するために、複数の層上に形成される任意の適切な数のアンテナ素子4260.2を含んでもよい。一態様では、アンテナチップ4260は、接着層4261を介して、底層(本実施例では、4250.4)を介してケーブル4202に取り付けられてもよい。
【0408】
この例を続けて、アンテナアレイダイ又はチップ4260は、以下でさらに説明するように、アンテナ素子4260.2と1つ以上のトランシーバとの間のインタフェースとして機能する無線周波数集積回路(RFIC)チップ4270と共に機能してもよい。例えば、RFIC4270は、アンテナチップ4260を介してデータを送信及び/又は受信するためにケーブル4202を介した通信を利用する無線ヘッドの様々な構成要素のIC実装を表すことができる。例えば、RFICチップ4270は、例えば、
図40-41を参照して本明細書に図示及び説明されるように、トランシーバチップ4004及び/又はフロントエンドチップ4006のうちの1つ以上で識別されてもよい。さらに、RFICチップ4270は、ケーブル4202を介してデジタルベースバンドデータの受信、処理、及び/又は送信を可能にするために、1つ以上のデジタル通信インタフェース、ドライバなどを含んでもよい。
【0409】
一態様では、RFICチップ4270は、適切な電圧レベル、制御信号、差動データ対などがRFICチップ4270に結合されることを確実にするために、ケーブル4202上の適切なトレースを使用して、ケーブル4202に結合されてもよい。この接合は、例えば、1つ以上のはんだ接合部、導電性接着接合部などを含み得る、結合部4271として表すことができる。一態様では、接着層4261は、ケーブル4202を介して、アンテナ素子4260.1とRFIC4270との間の導電性結合又は非導電性結合を表してもよい。例えば、接着層4261が非導電性接着層を表す場合、RFICチップ4270からの信号は、ケーブル4202内の相互接続及びトレースを介して信号を伝送するために、接着層4262によって表されるインタフェースに(例えば、電気的に)結合されてもよい。しかしながら、信号は、はんだ接着層4261における物理的電気接続、例えば、はんだ接合部を必要とせずに、アンテナ素子4260.2に電磁気的に(例えば、非ガルバニック)結合されてもよい。このような態様は、例えば、可撓性ケーブルの両側のはんだ付けは、困難な作業であり得るため、ケーブル4202の両側に部品をはんだ付けする必要性を回避するために特に有用であり得る。また、この解決策は、アンテナチップ4260をケーブル4202に実装するための低コストで簡単な解決策を提供する。
【0410】
再度、本明細書に記載の可撓性ケーブルの態様は、例えば、
図40~41面を参照して本明細書に記載の無線分割及びアーキテクチャに従って実施されてもよいが、これらの用途に限定されない。例えば、RFICチップ4270は、アンテナチップ4260と共に、上述のように、無線ヘッドA及びBの各々に関連する構成要素及び機能性を表すことができる。この場合、トランシーバチップ4290は、そのハードウェア及び機能が、RFICチップ4270に組み込まれてもよいため、省略されてもよい。
【0411】
しかしながら、トランシーバが無線ヘッドアーキテクチャに組み込まれていない態様においては、本明細書に記載のケーブルの態様は、コネクタを使用することなく、種々の無線構成要素を互いに結合するために利用することができる。例えば、RFIC4270は、フロントエンドチップを表してもよく、トランシーバチップ4290は、
図40に示すように、無線ヘッドA及びBの外部にある別個のトランシーバチップを表してもよい。この場合、トランシーバチップ4290は、適切な電圧レベル、制御信号、差動データ対などがトランシーバチップ4290に結合されることを確実にするために、ケーブル4202上の適切なトレースを使用して、ケーブル4202に結合されてもよい。この接合は、例えば、1つ以上のはんだ接合部、導電性接着接合部などを含み得るカップリング4291として表すことができる。
【0412】
また、本明細書に記載するケーブルの態様は、例えば、UE装置メーカのような第三者メーカに対して柔軟性を提供する。例えば、装置ボード4280は、例えば、
図40~41に関して前のセクションで論じたように、モデム4002のような種々の構成要素で識別されてもよい。したがって、
図42に示されるような装置ボード4280は、ケーブル4202を介して無線ヘッド構成要素とインタフェースするモデムを含んでもよく、コネクタを使用することなくそれを行うことができる。代わりに、装置ボード4280は、例えば、1つ以上のはんだ接合部、導電性接着接合部などを含み得る結合部4281を使用して、ケーブル4202の適切な相互接続部に結合されてもよい。
【0413】
従って、装置ボード4280に関連する装置は、特定のコネクタタイプに限定されないので、装置ボード4280への無線ヘッドのルーティング、配置、及び結合に関して、より大きな柔軟性が達成される。特に、本セクションに記載されるようなケーブル4202の使用は、ケーブル4202のいずれかの端におけるコネクタに関連する問題を克服し、そうでなければ、特に、必要とされる追加信号(例えば、制御及び電力ピン)を検討する場合に、遠隔ボードに結合され得る差動データ対の数を(コネクタの利用可能性の性質により)制限する。さらに、ケーブル4202の使用は、RF無線ヘッド(
図40~41を参照して説明したように、トランシーバを含んでもよく、含まなくてもよい)での結合を改善する。さらに、コネクタが損失、アンテナ結合(フィードバック)、及び不安定性の主な原因であることが多いため、そのようにすることにより、本明細書に記載の態様は、追加の利得が無線ヘッドに残ることを可能にする。
【0414】
また、ケーブル4202に構成要素を直接取り付け、コネクタを除去することにより、無線システムのレイアウト及び設計にさらなる柔軟性が導入される。例えば、
図43は、ケーブル相互接続を使用する無線構成要素の実装例を示す。
図43に示すように、ケーブル4202は、電力管理IC(power management IC (PMIC))及びトランシーバチップ4290(Tx/Rx)を外部ボード4302にオフロードするために利用される。この外部ボード4302は、
図42を参照して本明細書で議論されるように、ケーブル4202を介して、アンテナチップ4260及びフロントエンドチップ4270に結合される。これらの態様は、例えば、PMICチップ及びトランシーバチップ4290が、装置内の重要な熱発生源であり得るので、より良好な熱放散を実現するために特に有用であり得る。また、
図43では、本明細書で議論される差動データ対に加えて、ケーブル4202を介して、他の信号(例えば、PMICに関連する電圧及び/又は制御信号)が結合されてもよいことが実証される。
【0415】
別の実施例を提供するために、
図44は、ケーブル相互接続を使用する無線構成要素の別の実施例を示す。
図44に示されるように、ケーブル4402はまた、PMIC及びトランシーバチップ(Tx/Rx)を、
図43に示されるように外部ボード4302によって識別され得る外部ボード4402にオフロードするために使用される。しかしながら、
図44に示されるような外部ボード4402は、2つの別々の無線ヘッドに結合される。特に、外部ボード4402は、ケーブル4202.Aを介して無線ヘッド4402.Aに、ケーブル4202.Bを介して無線ヘッド4402.Bに別々に結合される。
図44に示される例では、無線ヘッド4402.A、4402.Bは、例えば、
図42に示される無線構成要素4204によって識別され得、ケーブル4402.A、4402.Bの各々は、ケーブル4202によって識別され得る。別の例として、無線ヘッド4402.A、4402.Bは、
図40-41に関連して前のセクションに示され、説明されるように、無線ヘッドA及びBによって識別されてもよい。種々の態様において、ケーブル4402.A、4402.Bは、互いに対して異なる長さ及び/又は異なる角度であってもよい。従って、本明細書に記載のコネクタレスケーブルの態様は、第三者装置メーカの立場から見て、追加の設計上の柔軟性を可能にするためにも有用であり、従って、オンボードコネクタの存在によって導入されるであろう物理的制約に関係なく、後に無線構成要素の配置を行うことを選択することができる。
< 例 I >
【0416】
以下の例は更なる態様に関する。
【0417】
例1。局部発振器(LO)信号生成器であって、
出力信号周波数の分数調波周波数を有する受信入力信号に基づき、分数調波周波数において位相シフト信号を生成するよう構成される遅延ロックループ(DLL)と、
前記DLLに動作可能に結合される位相構成回路であって、前記位相構成回路は、前記の生成された位相シフト信号のサブセットを選択し、前記位相シフト信号の前記選択されたサブセットを共振負荷に供給するよう構成される、位相構成回路と、
を含み、
前記位相シフト信号の前記サブセットの前記選択は、前記位相シフト信号の前記サブセットの各々について、前記出力信号周波数において直交LO信号のセットのうちの1つを生成するために前記共振負荷により結合されるとき、前記位相シフト信号の前記サブセットの各々を周波数乗算させる、LO信号生成器。
【0418】
例2。前記DLLは、多数の遅延素子を有する制御遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例1に記載のLO信号生成器。
【0419】
例3。前記DLLは、複数の遅延素子を有する補間遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例1~2の1つ以上に記載のLO信号生成器。
【0420】
例4。前記DLLは、互いにインターリーブされた遅延素子の2次元行列を含み、前記行列の中の各ノードは2個の遅延素子により供給される、例1~3の1つ以上に記載のLO信号生成器。
【0421】
例5。直交LO信号の前記セットは、直交差分LO信号である、例1~4の1つ以上に記載のLO信号生成器。
【0422】
例6。前記出力信号周波数は、mm波周波数の範囲内にある、例1~5の1つ以上に記載のLO信号生成器。
【0423】
例7。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号周波数において直交LO信号のセットのうちの各々を、前記受信入力信号の位相に関して位相シフトさせる、例1~6の1つ以上に記載のLO信号生成器。
【0424】
例8。局部発振器(LO)信号生成器であって、
出力信号周波数の分数調波周波数を有する受信入力信号に基づき、分数調波周波数において位相シフト信号を生成するよう構成される遅延ロックループ(DLL)と、
前記DLLに動作可能に結合される振幅構成回路であって、前記振幅構成回路は、前記位相シフト信号の各々の振幅を制御して、重み付け位相シフト信号を生成するよう構成され、前記重み付け位相シフト信号は共振負荷に結合される、振幅構成回路と、
を含み、
前記重み付け位相シフト信号に関連付けられた前記振幅は、前記重み付け位相シフト信号の各々について、前記出力信号周波数において直交LO信号のセットのうちの1つを生成するために前記共振負荷により結合されるとき、前記重み付け位相シフト信号の各々を周波数乗算させる、LO信号生成器。
【0425】
例9。前記DLLは、多数の遅延素子を有する制御遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例8に記載のLO信号生成器。
【0426】
例10。前記DLLは、複数の遅延素子を有する補間遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例8~9の1つ以上に記載のLO信号生成器。
【0427】
例11。前記DLLは、互いにインターリーブされた遅延素子の2次元行列を含み、前記行列の中の各ノードは2個の遅延素子により供給される、例8~10の1つ以上に記載のLO信号生成器。
【0428】
例12。直交LO信号の前記セットは、直交差分LO信号である、例8~11の1つ以上に記載のLO信号生成器。
【0429】
例13。前記出力信号周波数は、mm波周波数の範囲内にある、例8~12の1つ以上に記載のLO信号生成器。
【0430】
例14。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号周波数において直交LO信号のセットのうちの各々を、前記受信入力信号の位相に関して位相シフトさせる、例8~13の1つ以上に記載のLO信号生成器。
【0431】
例15。無線装置であって、
複数の受信チェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数の受信チェーンのうちの各受信チェーンに、出力信号周波数の分数調波周波数を有する受信入力信号に基づき、位相シフト信号を生成させ、前記生成された位相シフト信号のサブセットを共振負荷に選択的に供給させ、
前記生成された位相シフト信号の前記サブセットを選択的に供給させることは、前記生成された位相シフト信号の各々について、前記出力信号周波数において直交局部発振器(LO)信号のセットのうちの1つを生成させるために、前記共振負荷により結合されるとき、前記生成された位相シフト信号の各々を周波数乗算させる、無線装置。
【0432】
例16。前記複数の無線機チェーンの中の各受信チェーンは、それぞれのLO信号生成ユニットであって、他の受信チェーンにより生成された直交LO信号のセットに関してシフトされた位相を有する直交LO信号のセットを生成するよう構成されるLO信号生成ユニットを含む、例15に記載の無線装置。
【0433】
例17。前記複数の受信チェーンの中の各受信チェーンは、それぞれのLO信号生成ユニットであって、前記入力信号を受信し、前記分数調波周波数において前記受信した入力信号から前記位相シフト信号を生成するよう構成される遅延ロックループ(DLL)を含むLO信号生成ユニットを含む、例15~16の1つ以上に記載の無線装置。
【0434】
例18。前記DLLは、多数の遅延素子を有する制御遅延線を含み、
前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例15~17の1つ以上に記載の無線装置。
【0435】
例19。前記DLLは、複数の遅延素子を有する補間遅延線を含み、
前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例15~18の1つ以上に記載の無線装置。
【0436】
例20。前記DLLは、互いにインターリーブされた遅延素子の2次元行列を含み、前記行列の中の各ノードは2個の遅延素子により供給される、例15~19の1つ以上に記載の無線装置。
【0437】
例21。前記複数の受信チェーンの中の各受信チェーンは、遅延ロックループ(DLL)に結合されたそれぞれの位相構成回路を含み、
前記実行可能命令は、前記処理回路により実行されると、前記位相構成回路に、前記DLLにより生成された前記位相シフト信号のうちの選択された位相シフト信号を前記共振負荷に選択的に結合することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、例15~20の1つ以上に記載の無線装置。
【0438】
例22。前記複数の受信チェーンの中の各受信チェーンは、遅延ロックループ(DLL)に結合されたそれぞれの位相構成回路を含み、
前記実行可能命令は、前記処理回路により実行されると、前記位相構成回路に、前記DLLにより生成された前記位相シフト信号の一部を選択的に減衰することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、例15~21の1つ以上に記載の無線装置。
【0439】
例23。直交LO信号の前記セットは、直交差分LO信号である、例15~22の1つ以上に記載の無線装置。
【0440】
例24。前記出力信号周波数は、mm波周波数の範囲内にある、例15~23の1つ以上に記載の無線装置。
【0441】
例25。局部発振器(LO)信号生成器であって、
出力信号周波数の分数調波周波数を有する受信入力信号に基づき、分数調波周波数において位相シフト信号を生成するよう構成される遅延ロックループ(DLL)と、
前記DLLに動作可能に結合される位相構成回路であって、前記位相構成回路は、前記の生成された位相シフト信号のサブセットを選択し、前記位相シフト信号の前記選択されたサブセットを共振負荷に供給するよう構成される、位相構成回路と、
を含み、
前記位相シフト信号の前記サブセットの前記選択は、前記位相シフト信号の前記サブセットの各々について、前記出力信号周波数において直交LO信号のセットのうちの1つを生成するために前記共振負荷により結合されるとき、前記位相シフト信号の前記サブセットの各々を周波数乗算させる、LO信号生成器。
【0442】
例26。前記DLL手段は、多数の遅延素子を有する制御遅延線手段を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例25に記載のLO信号生成器。
【0443】
例27。前記DLL手段は、複数の遅延素子を有する補間遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例25~26の1つ以上に記載のLO信号生成器。
【0444】
例28。前記DLL手段は、互いにインターリーブされた遅延素子の2次元行列を含み、前記行列の中の各ノードは2個の遅延素子により供給される、例25~27の1つ以上に記載のLO信号生成器。
【0445】
例29。直交LO信号の前記セットは、直交差分LO信号である、例25~28の1つ以上に記載のLO信号生成器。
【0446】
例30。前記出力信号周波数は、mm波周波数の範囲内にある、例25~29の1つ以上に記載のLO信号生成器。
【0447】
例31。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号周波数において直交LO信号のセットのうちの各々を、前記受信入力信号の位相に関して位相シフトさせる、例25~30の1つ以上に記載のLO信号生成器。
【0448】
例32。局部発振器(LO)信号生成器であって、
出力信号周波数の分数調波周波数を有する受信入力信号に基づき、分数調波周波数において位相シフト信号を生成する遅延ロックループ(DLL)手段と、
前記DLLに動作可能に結合される振幅構成手段であって、前記振幅構成手段は、前記位相シフト信号の各々の振幅を制御して、重み付け位相シフト信号を生成し、前記重み付け位相シフト信号は共振負荷に結合される、振幅構成手段と、
を含み、
前記重み付け位相シフト信号に関連付けられた前記振幅は、前記重み付け位相シフト信号の各々について、前記出力信号周波数において直交LO信号のセットのうちの1つを生成するために前記共振負荷により結合されるとき、前記重み付け位相シフト信号の各々を周波数乗算させる、LO信号生成器。
【0449】
例33。前記DLL手段は、多数の遅延素子を有する制御遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例32に記載のLO信号生成器。
【0450】
例34。前記DLL手段は、複数の遅延素子を有する補間遅延線を含み、
前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例31~32の1つ以上に記載のLO信号生成器。
【0451】
例35。前記DLL手段は、互いにインターリーブされた遅延素子の2次元行列を含み、前記行列の中の各ノードは2個の遅延素子により供給される、例31~34の1つ以上に記載のLO信号生成器。
【0452】
例36。直交LO信号の前記セットは、直交差分LO信号である、例31~35の1つ以上に記載のLO信号生成器。
【0453】
例37。前記出力信号周波数は、mm波周波数の範囲内にある、例31~36の1つ以上に記載のLO信号生成器。
【0454】
例38。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号周波数において直交LO信号のセットのうちの各々を、前記受信入力信号の位相に関して位相シフトさせる、例31~37の1つ以上に記載のLO信号生成器。
【0455】
例39。無線装置手段であって、
複数の受信チェーン手段と、
処理手段と、
実行可能命令を格納するよう構成されるメモリ手段と、
を含み、前記実行可能命令は、前記処理手段により実行されると、前記複数の受信チェーン手段のうちの各受信チェーン手段に、出力信号周波数の分数調波周波数を有する受信入力信号に基づき、位相シフト信号を生成させ、前記生成された位相シフト信号のサブセットを共振負荷に選択的に供給させ、
前記生成された位相シフト信号の前記サブセットを選択的に供給させることは、前記生成された位相シフト信号の各々について、前記出力信号周波数において直交局部発振器(LO)信号のセットのうちの1つを生成させるために、前記共振負荷により結合されるとき、前記生成された位相シフト信号の各々を周波数乗算させる、無線装置手段。
【0456】
例40。前記複数の無線機チェーン手段の中の各受信チェーン手段は、それぞれのLO信号生成手段であって、他の受信チェーン手段により生成された直交LO信号のセットに関してシフトされた位相を有する直交LO信号のセットを生成するよう構成されるLO信号生成手段を含む、例39に記載の無線装置手段。
【0457】
例41。前記複数の受信チェーン手段の中の各受信チェーン手段は、それぞれのLO信号生成手段であって、前記入力信号を受信し、前記分数調波周波数において前記受信した入力信号から前記位相シフト信号を生成するよう構成される遅延ロックループ(DLL)手段を含むそれぞれのLO信号生成手段を含む、例39~40の1つ以上に記載の無線装置手段。
【0458】
例42。前記DLL手段は、多数の遅延素子を有する制御遅延線を含み、
前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記多数の遅延素子の関数である、例39~41の1つ以上に記載の無線装置手段。
【0459】
例43。前記DLL手段は、複数の遅延素子を有する補間遅延線を含み、
前記複数の受信チェーンのうちの各々の前記生成された位相シフト信号に関連付けられた単位位相シフトは、前記複数の遅延素子のうちの単一遅延素子に関連付けられた遅延より少ない、例39~42の1つ以上に記載の無線装置手段。
【0460】
例44。前記DLL手段は、互いにインターリーブされた遅延素子の2次元行列を含み、前記行列の中の各ノードは2個の遅延素子により供給される、例39~43の1つ以上に記載の無線装置手段。
【0461】
例45。前記複数の受信チェーン手段の中の各受信チェーン手段は、遅延ロックループ(DLL)手段に結合されたそれぞれの位相構成手段を含み、
前記実行可能命令は、前記処理手段により実行されると、前記位相構成手段に、前記DLL手段により生成された前記位相シフト信号のうちの選択された位相シフト信号を前記共振負荷に選択的に結合することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、例39~44の1つ以上に記載の無線装置手段。
【0462】
例46。前記複数の受信チェーン手段の中の各受信チェーン手段は、遅延ロックループ(DLL)手段に結合されたそれぞれの位相構成手段を含み、
前記実行可能命令は、前記処理手段により実行されると、前記位相構成手段に、前記DLL手段により生成された前記位相シフト信号の一部を選択的に減衰することにより、前記生成された位相シフト信号を前記共振負荷に選択的に供給させる、例39~45の1つ以上に記載の無線装置手段。
【0463】
例47。直交LO信号の前記セットは、直交差分LO信号である、例39~46の1つ以上に記載の無線装置手段。
【0464】
例48。前記出力信号周波数は、mm波周波数の範囲内にある、例39~47の1つ以上に記載の無線装置手段。
【0465】
図示され記載された機器。
【0466】
図示され記載された方法。
< 例 II >
【0467】
以下の例は更なる態様に関する。
【0468】
例49。周波数乗算無線周波数デジタル-アナログ変換器(FM-RFDAC)であって、
出力信号周波数のサブマルチプル周波数を有する入力信号を受信し、前記サブマルチプル周波数において前記入力信号から位相シフト入力信号を生成するよう構成される位相生成回路と、
前記位相シフト入力信号のサブセットを選択的に結合して、位相シフト出力信号を振幅構成回路に供給するよう構成される位相選択回路と、
を含み、
前記振幅構成回路は、前記位相シフト出力震央を選択的に重み付けし結合し、前記サブマルチプル周波数における前記重み付けされ結合された位相シフト出力信号を共振整合ネットワークに結合するよう構成され、
前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークに結合することにより周波数乗算させて、前記出力信号周波数において出力信号を生成させる、FM-RFDAC。
【0469】
例50。前記位相生成回路は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例49に記載のFM-RFDAC。
【0470】
例51。デジタルフロントエンドに供給されるベースバンド同相及び直交位相信号からの位相変調出力と時間整合された入力信号を生成するよう構成されるデジタル時間変換器(DTC)を更に含む、例49~50の1つ以上に記載のFM-RFDAC。
【0471】
例52。前記振幅構成回路は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成回路は、スイッチングモード又は固定DCモードのうちの1つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成するよう更に構成され、
前記振幅構成回路により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定DC動作インバータに接続されたキャパシタ値に対する比に基づく、例49~51の1つ以上に記載のFM-RFDAC。
【0472】
例53。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例49~52の1つ以上に記載のFM-RFDAC。
【0473】
例54。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号を、前記入力信号の位相に関して位相シフトさせる、例49~53の1つ以上に記載のFM-RFDAC。
【0474】
例55。前記出力信号周波数は、mm波周波数の範囲内にある、例49~54の1つ以上に記載のFM-RFDAC。
【0475】
例56。送信機であって、
複数の周波数乗算無線周波数デジタル-アナログ変換器(FM-RFDAC)であって、前記複数のFM-RFDACの中の各FM-RFDACは、
出力信号周波数の分数調波周波数を有する入力信号を受信し、前記分数調波周波数において前記入力信号から位相シフト入力信号を生成し、
前記位相シフト入力信号のサブセットを選択的に結合して、振幅構成回路に位相シフト出力信号を供給し、前記振幅構成回路は、前記位相シフト出力信号を選択的に重み付けし結合して、重み付けされ結合された位相シフト出力信号を生成するよう構成される、複数のFM-RFDACと、
複数の共振整合ネットワークであって、前記複数の共振整合ネットワークのうちの各共振整合ネットワークは、前記FM-RFDACのそれぞれ1つと結合され、前記複数の共振整合ネットワークのうちの各々は、前記重み付けされ結合された位相シフト出力信号のそれぞれ1つと結合される、複数の共振整合ネットワークと、
を含み、前記複数の共振整合ネットワークのうちのそれぞれ1つは、前記重み付けされ結合された位相シフト出力信号を周波数乗算させ、前記出力信号周波数においてそれぞれの出力信号を生成させる、送信機。
【0476】
例57。前記複数のFM-RFDACの中の各FM-RFDACは、前記入力信号から前記位相シフト入力信号を生成する位相生成回路を含み、前記位相生成回路は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例56に記載の送信機。
【0477】
例58。ベースバンド同相及び直交位相信号を受信するよう構成されるデジタルフロントエンド(DFE)と、
前記ベースバンド同相及び直交位相信号から位相変調出力と時間整合された前記入力信号を生成するよう構成されるデジタル時間変換器(DTC)と、
を更に含む例56~57の1つ以上に記載の送信機。
【0478】
例59。前記DTCは、デジタル制御2点エッジ補間器(DCEI2)に結合されたマルチモジュラス除算器(MMD)を含む、例56~58の1つ以上に記載の送信機。
【0479】
例60。前記振幅構成回路は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成回路は、スイッチングモード又は固定DCモードのうちの1つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成するよう更に構成され、
前記振幅構成回路により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定DC動作インバータに接続されたキャパシタ値に対する比に基づく、例56~59の1つ以上に記載の送信機。
【0480】
例61。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記複数の共振整合ネットワークのうちの各々1つへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例56~60の1つ以上に記載の送信機。
【0481】
例62。前記複数のFM-RFDACの中の各FM-RFDACにおける前記位相シフト入力信号の前記サブセットの前記選択は、各FM-RFDACにより生成された前記出力信号の中の各出力信号を、前記入力信号の位相に関して位相シフトさせる、例56~61の1つ以上に記載の送信機。
【0482】
例63。前記複数のFM-RFDACの中の各FM-RFDACにおける前記位相シフト入力信号の前記サブセットの前記選択は、各FM-RFDACにより生成された前記出力信号の中の各出力信号を、互いに関して位相シフトさせる、例56~62の1つ以上に記載の送信機。
【0483】
例64。前記出力信号周波数は、mm波周波数の範囲内にある、例56~63の1つ以上に記載の送信機。
【0484】
例65。無線装置であって、
複数の送信チェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数の送信チェーンのうちの各送信チェーンに、出力信号周波数のサブマルチプル周波数において、位相シフト入力信号を生成させ、前記生成された位相シフト入力信号のサブセットを共振整合ネットワークに選択的に供給させ、
前記位相シフト信号の前記サブセットの前記選択は、前記複数の送信チェーンの各々について、前記出力信号周波数における出力信号を生成するために、前記共振整合ネットワークにより結合されるとき、前記位相シフト信号の前記サブセットを周波数乗算させる、無線装置。
【0485】
例66。前記複数の送信チェーンの各々は、前記生成された位相シフト入力の前記サブセットを選択的に重み付けし結合して、重み付けされ結合された位相シフト出力信号を生成するよう構成される振幅構成回路を含み、前記重み付けされ結合された位相シフト出力信号は、前記複数の送信チェーンの各々1つについて、前記出力信号周波数において前記出力信号を生成するために、前記共振整合ネットワークに結合される、例65に記載の無線装置。
【0486】
例67。前記振幅構成回路は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成回路は、スイッチングモード又は固定DCモードのうちの1つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成するよう更に構成され、
前記振幅構成回路により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定DC動作インバータに接続されたキャパシタ値に対する比に基づく、例65~66の1つ以上に記載の無線装置。
【0487】
例68。前記複数の送信チェーンの各々は、前記入力信号から前記位相シフト入力信号を生成する位相生成回路を含み、前記位相生成回路は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例65~67の1つ以上に記載の無線装置。
【0488】
例69。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例65~68の1つ以上に記載の無線装置。
【0489】
例70。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号を、前記入力信号の位相に関して位相シフトさせる、例65~69の1つ以上に記載の無線装置。
【0490】
例71。前記位相シフト入力信号の前記サブセットの前記選択は、前記複数の送信チェーンのうちのそれぞれ1つを、互いに関して位相シフトさせる、例65~70の1つ以上に記載の無線装置。
【0491】
例72。前記出力信号周波数は、mm波周波数の範囲内にある、例65~71の1つ以上に記載の無線装置。
【0492】
例73。周波数乗算無線周波数デジタル-アナログ変換器(FM-RFDAC)手段であって、
出力信号周波数のサブマルチプル周波数を有する入力信号を受信し、前記サブマルチプル周波数において前記入力信号から位相シフト入力信号を生成するよう構成される位相生成手段と、
前記位相シフト入力信号のサブセットを選択的に結合して、位相シフト出力信号を振幅構成回路に供給するよう構成される位相選択手段と、
を含み、
前記振幅構成手段は、前記位相シフト出力信号を選択的に重み付けし結合し、前記サブマルチプル周波数における前記重み付けされ結合された位相シフト出力信号を共振整合ネットワークに結合するよう構成され、
前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークに結合することにより周波数乗算させて、前記出力信号周波数において出力信号を生成させる、FM-RFDAC手段。
【0493】
例74。前記位相生成手段は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例73に記載のFM-RFDAC手段。
【0494】
例75。デジタルフロントエンドに供給されるベースバンド同相及び直交位相信号からの位相変調出力と時間整合された入力信号を生成するよう構成されるデジタル時間変換器(DTC)手段を更に含む、例73~74の1つ以上に記載のFM-RFDAC。
【0495】
例76。前記振幅構成手段は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成手段は、スイッチングモード又は固定DCモードのうちの1つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成し、
前記振幅構成手段により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定DC動作インバータに接続されたキャパシタ値に対する比に基づく、例73~75の1つ以上に記載のFM-RFDAC手段。
【0496】
例77。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例73~76の1つ以上に記載のFM-RFDAC手段。
【0497】
例78。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号を、前記入力信号の位相に関して位相シフトさせる、例73~77の1つ以上に記載のFM-RFDAC手段。
【0498】
例79。前記出力信号周波数は、mm波周波数の範囲内にある、例73~78の1つ以上に記載のFM-RFDAC手段。
【0499】
例80。送信機であって、
複数の周波数乗算無線周波数デジタル-アナログ変換器(FM-RFDAC)手段であって、前記複数のFM-RFDAC手段の中の各FM-RFDAC手段は、
出力信号周波数の分数調波周波数を有する入力信号を受信し、前記分数調波周波数において前記入力信号から位相シフト入力信号を生成し、
前記位相シフト入力信号のサブセットを選択的に結合して、振幅構成手段に位相シフト出力信号を供給し、前記振幅構成手段は、前記位相シフト出力信号を選択的に重み付けし結合して、重み付けされ結合された位相シフト出力信号を生成する、複数のFM-RFDAC手段と、
複数の共振整合ネットワークであって、前記複数の共振整合ネットワークのうちの各共振整合ネットワークは、前記FM-RFDAC手段のそれぞれ1つと結合され、前記複数の共振整合ネットワークのうちの各々は、前記重み付けされ結合された位相シフト出力信号のそれぞれ1つと結合される、複数の共振整合ネットワークと、
を含み、前記複数の共振整合ネットワークのうちのそれぞれ1つは、前記重み付けされ結合された位相シフト出力信号を周波数乗算させ、前記出力信号周波数においてそれぞれの出力信号を生成させる、送信機。
【0500】
例81。前記複数のFM-RFDAC手段の中の各FM-RFDAC手段は、前記入力信号から前記位相シフト入力信号を生成する位相生成手段を含み、前記位相生成手段は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例80に記載の送信機。
【0501】
例82。ベースバンド同相及び直交位相信号を受信するデジタルフロントエンド(DFE)手段と、
前記ベースバンド同相及び直交位相信号から位相変調出力と時間整合された前記入力信号を生成するデジタル時間変換器(DTC)手段と、
を更に含む例80~81の1つ以上に記載の送信機。
【0502】
例83。前記DTC手段は、デジタル制御2点エッジ補間器(DCEI2)に結合されたマルチモジュラス除算器(MMD)を含む、例80~828の1つ以上に記載の送信機。
【0503】
例84。前記振幅構成手段は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成手段は、更にスイッチングモード又は固定DCモードのうちの1つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成し、
前記振幅構成手段により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定DC動作インバータに接続されたキャパシタ値に対する比に基づく、例80~83の1つ以上に記載の送信機。
【0504】
例85。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記複数の共振整合ネットワークのうちの各々1つへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例80~84の1つ以上に記載の送信機。
【0505】
例86。前記複数のFM-RFDAC手段の中の各FM-RFDAC手段における前記位相シフト入力信号の前記サブセットの前記選択は、各FM-RFDACにより生成された前記出力信号の中の各出力信号を、前記入力信号の位相に関して位相シフトさせる、例80~85の1つ以上に記載の送信機。
【0506】
例87。前記複数のFM-RFDAC手段の中の各FM-RFDAC手段における前記位相シフト入力信号の前記サブセットの前記選択は、各FM-RFDACにより生成された前記出力信号の中の各出力信号を、互いに関して位相シフトさせる、例80~86の1つ以上に記載の送信機。
【0507】
例88。前記出力信号周波数は、mm波周波数の範囲内にある、例80~87の1つ以上に記載の送信機。
【0508】
例89。無線装置手段であって、
複数の送信チェーン手段と、
処理手段と、
実行可能命令を格納するメモリ手段と、
を含み、前記実行可能命令は、前記処理手段により実行されると、前記複数の送信チェーン手段のうちの各送信チェーン手段に、出力信号周波数のサブマルチプル周波数において、位相シフト入力信号を生成させ、前記生成された位相シフト入力信号のサブセットを共振整合ネットワークに選択的に供給させ、
前記位相シフト信号の前記サブセットの前記選択は、前記複数の送信チェーン手段の各々について、前記出力信号周波数における出力信号を生成するために、前記共振整合ネットワークにより結合されるとき、前記位相シフト信号の前記サブセットを周波数乗算させる、無線装置手段。
【0509】
例90。前記複数の送信チェーン手段の各々は、前記生成された位相シフト入力の前記サブセットを選択的に重み付けし結合して、重み付けされ結合された位相シフト出力信号を生成する振幅構成手段を含み、前記重み付けされ結合された位相シフト出力信号は、前記複数の送信チェーン手段の各々1つについて、前記出力信号周波数において前記出力信号を生成するために、前記共振整合ネットワークに結合される、例89に記載の無線装置手段。
【0510】
例91。前記振幅構成手段は、それぞれのキャパシタに接続される複数のインバータを含み、
前記振幅構成手段は、更にスイッチングモード又は固定DCモードのうちの1つとして前記複数のインバータの各々のモードを制御することにより、前記重み付けされ結合された位相シフト出力信号を生成するよう更に構成され、
前記振幅構成手段により提供される前記重み付けは、スイッチング動作インバータに接続されたキャパシタ値の固定DC動作インバータに接続されたキャパシタ値に対する比に基づく、例89~90の1つ以上に記載の無線装置手段。
【0511】
例92。前記複数の送信チェーン手段の各々は、前記入力信号から前記位相シフト入力信号を生成する位相生成手段を含み、前記位相生成手段は、互いに直列に接続された複数の遅延素子を含み、遅延素子の隣接する接続の間の各ノードは、各遅延素子により導入される遅延時間に比例する量の位相シフトにより、前記位相シフト出力信号の各々に関連付けられる、例89~91の1つ以上に記載の無線装置手段。
【0512】
例93。前記位相シフト入力信号の前記サブセットの前記選択は、前記重み付けされ結合された位相シフト出力信号を、前記共振整合ネットワークへの結合により、前記入力信号の前記周波数の高調波において強め合うように加算させる、例89~92の1つ以上に記載の無線装置手段。
【0513】
例94。前記位相シフト信号の前記サブセットの前記選択は、前記出力信号を、前記入力信号の位相に関して位相シフトさせる、例89~93の1つ以上に記載の無線装置手段。
【0514】
例95。前記位相シフト入力信号の前記サブセットの前記選択は、前記複数の送信チェーンのうちのそれぞれ1つを、互いに関して位相シフトさせる、例89~94の1つ以上に記載の無線装置手段。
【0515】
例96。前記出力信号周波数は、mm波周波数の範囲内にある、例89~95の1つ以上に記載の無線装置手段。
【0516】
図示され記載された機器。
【0517】
図示され記載された方法。
< 例 III >
【0518】
以下の例は更なる態様に関する。
【0519】
例97。送信機であって、
第1及び第2位相シフト回路であって、各位相シフト回路は、出力信号周波数のサブマルチプル周波数である周波数を有する入力信号を位相シフトして、それぞれ第1及び第2位相シフト入力信号を供給するよう構成される、第1及び第2位相シフト回路と、
前記第1位相シフト入力信号から第1位相シフト信号セットを生成するよう構成される第1周波数乗算無線周波数デジタル-アナログ変換器(FM-RFDAC)と、
前記第2位相シフト入力信号から第2位相シフト信号セットを生成するよう構成される第2FM-RFDACと、
を含み、前記第1位相シフト信号セット及び第2位相シフト信号セットの各々は、前記出力信号周波数において出力信号を生成するために重み付けされる、送信機。
【0520】
例98。前記位相シフトは、同相(I)及び直交位相(Q)複素データ値の再マッピングに基づき、結果として、互いに45度離れている前記I及びQ複素データ値を生じ、前記第1位相シフト入力信号及び前記第2位相シフト信号に関連付けられた前記位相シフトは、計算されたオクタントに基づき、
45度軸に再マッピングされた後に、前記同相(I)及び直交位相(Q)複素データ値により占有される前記オクタントを計算するよう構成されるデジタルフロントエンド、を更に含む例97に記載の送信機。
【0521】
例99。前記第1位相シフト回路は、前記入力信号を0度、90度、180度、又は270度のうちの1つだけ位相シフトすることにより、前記第1位相シフト入力信号を生成するよう構成され、
前記第2位相シフト回路は、前記入力信号を45度、135度、225度、又は315度のうちの1つだけ位相シフトすることにより、前記第2位相シフト入力信号を生成するよう構成される、例97~98の1つ以上に記載の送信機。
【0522】
例100。前記第1FM-RFDAC及び前記第2FM-RFDACの各々は、複数の振幅制御回路を含み、前記複数の振幅制御回路の各々は、それぞれのキャパシタに接続され、
前記複数の振幅制御回路の各々の動作モードを、スイッチングモード又は固定DCモードのうちの1つとして制御するよう構成されるデジタルフロントエンドであって、前記第1位相シフト信号セット及び前記第2位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御回路に接続されるキャパシタ値の、前記固定DCモードで動作する振幅制御回路に対する比に基づく、デジタルフロントエンド、を更に含む例07~99の1つ以上に記載の送信機。
【0523】
例101。前記複数の振幅制御回路の各々は、論理NANDゲートである、例97~100の1つ以上に記載の送信機。
【0524】
例102。前記論理NANDゲートの各々は、前記第1位相シフト信号セット及び前記第2位相シフト信号セットの各々に接続された1つの入力と、前記デジタルフロントエンドにより制御される論理状態を有するデジタル制御線に接続された第2入力と、を有する、例97~101の1つ以上に記載の送信機。
【0525】
例103。共通出力ノードにおいて、前記第1FM-RFDAC及び前記第2FM-RFDACの各々に接続された共振整合ネットワークを更に含み、
前記第1位相シフト信号セット及び前記第2位相シフト信号セットの各々に適用される前記重みは、前記第1位相シフト信号セット及び前記第2位相シフト信号セットを、前記共振整合ネットワークへの接続により、前記入力信号の前記周波数の高調波において、強め合うように加算させる、例97~102の1つ以上に記載の送信機。
【0526】
例104。前記出力信号周波数は、mm波周波数の範囲内にある、例97~013の1つ以上に記載の送信機。
【0527】
例105。前記第1FM-RFDAC及び前記第2FM-RFDACは、それぞれ、制御遅延線、補間遅延線、又は2次元遅延線、のうちの1つを用いて、前記第1位相シフト信号セット及び前記第2位相シフト信号セットを生成するよう構成される、例97~104の1つ以上に記載の送信機。
【0528】
例106。送信機であって、
45度軸に再マッピングされた後にデジタルベースバンド同相(I)及び直交位相(Q)複素データ値により占有されるオクタントを計算するよう構成されるデジタルフロントエンドと、
第1位相シフト入力信号から第1位相シフト入力信号セットを生成するよう構成される第1周波数乗算無線周波数デジタル-アナログ変換器(FM-RFDAC)であって、前記第1位相シフト入力信号は、前記計算されたオクタントに基づき入力信号に第1位相シフトを適用することにより生成され、前記入力信号は、出力信号周波数のサブマルチプル周波数を有する、第1FM-RFDACと、
第2位相シフト入力信号から第2位相シフト入力信号セットを生成するよう構成される第2FM-RFDACであって、前記第2位相シフト入力信号は、前記計算されたオクタントに基づき、前記入力信号に第2位相シフトを適用することにより生成される、第2FM-RFDACと、
を含み、前記デジタルフロントエンドは、前記第1位相シフト信号セット及び前記第2位相シフト信号セットの各々を重み付けして、前記出力信号周波数において出力信号を生成するよう更に構成される、送信機。
【0529】
例107。第1及び第2位相シフト回路であって、それぞれ、前記計算されたオクタントに基づき前記入力信号を位相シフトして、前記第1及び第2位相シフト入力信号を提供するよう構成される、第1及び第2位相シフト回路、を更に含む例106に記載の送信機。
【0530】
例108。前記第1位相シフト回路は、前記計算されたオクタントに従い、0度、90度、180度、又は270度のうちの1つである前記第1位相シフトを前記入力信号に適用するよう構成され、
前記第2位相シフト回路は、前記計算されたオクタントに従い、45度、135度、225度、又は315度のうちの1つである第2位相シフトを前記入力信号に適用するうよう構成される、例106~107の1つ以上に記載の送信機。
【0531】
例109。前記第1FM-RFDAC及び前記第2FM-RFDACの各々は、複数の振幅制御回路を含み、前記複数の振幅制御回路の各々は、それぞれのキャパシタに接続され、
前記デジタルフロントエンドは、前記複数の振幅制御回路の各々の動作モードを、スイッチングモード又は固定DCモードのうちの1つとして制御するよう構更に成され、前記第1位相シフト信号セット及び前記第2位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御回路に接続されるキャパシタ値の、前記固定DCモードで動作する振幅制御回路に対する比に基づく、例106~108の1つ以上に記載の送信機。
【0532】
例110。前記複数の振幅制御回路の各々は、論理NANDゲートである、例106~109の1つ以上に記載の送信機。
【0533】
例111。前記論理NANDゲートの各々は、前記第1位相シフト信号セット及び前記第2位相シフト信号セットの各々に接続された1つの入力と、前記デジタルフロントエンドにより制御される論理状態を有するデジタル制御線に接続された第2入力と、を有する、例106~110の1つ以上に記載の送信機。
【0534】
例112。共通出力ノードにおいて、前記第1FM-RFDAC及び前記第2FM-RFDACの各々に接続された共振整合ネットワークを更に含み、
前記第1位相シフト信号セット及び前記第2位相シフト信号セットの各々に適用される前記重みは、前記第1位相シフト信号セット及び前記第2位相シフト信号セットを、前記共振整合ネットワークへの接続により、前記入力信号の前記周波数の高調波において、強め合うように加算させる、例106~111の1つ以上に記載の送信機。
【0535】
例113。前記出力信号周波数は、mm波周波数の範囲内にある、例106~112の1つ以上に記載の送信機。
【0536】
例114。前記第1FM-RFDAC及び前記第2FM-RFDACは、それぞれ、制御遅延線、補間遅延線、又は2次元遅延線、のうちの1つを用いて、前記第1位相シフト信号セット及び前記第2位相シフト信号セットを生成するよう構成される、例106~1131つ以上に記載の送信機。
【0537】
例115。無線装置であって、
複数の送信チェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数の送信チェーンのうちの各送信チェーンに、
出力信号周波数のサブマルチプル周波数である周波数を有する入力信号を位相シフトさせて、第1及び第2位相シフト入力信号を供給させ、
前記第1位相シフト入力信号から第1位相シフト信号セットを生成させ、
前記第2位相シフト入力信号から第2位相シフト信号セットを生成させ、
前記第1位相シフト信号セット及び前記第2位相シフト信号セット各々の重み付けされた結合に基づき、前記出力信号周波数において出力信号を生成させる、無線装置。
【0538】
例116。前記位相シフトは、同相(I)及び直交位相(Q)複素データ値の再マッピングに基づき、結果として、互いに45度離れている前記I及びQ複素データ値を生じ、
前記実行可能命令は、前記処理回路により実行されると、前記複数の送信チェーンのうちの各送信チェーンに、45度軸に再マッピングされた後に前記同相(I)及び直交位相(Q)複素データ値により線湯されるオクタントを計算させ、
前記第1位相シフト入力信号及び前記第2位相シフト入力信号に関連付けられた前記位相シフトは、前記計算されたオクタントに基づく、例115に記載の無線装置。
【0539】
例117。前記複数の送信チェーンのうちの各送信チェーンは、前記入力信号を0度、90度、180度、又は270度のうちの1つだけ位相シフトすることにより、前記第1位相シフト入力信号を生成し、前記入力信号を45度、135度、225度、又は315度のうちの1つだけ位相シフトすることにより、前記第2位相シフト入力信号を生成するよう構成される、例115~116の1つ以上に記載の無線装置。
【0540】
例118。前記複数の送信チェーンのうちの各送信チェーンは、複数の振幅制御回路を含み、前記複数の振幅制御回路の各々は、それぞれのキャパシタに接続され、
前記実行可能命令は、前記処理回路により実行されると、前記複数の送信チェーンのうちの各送信チェーンに、前記複数の振幅制御回路の各々の動作モードを、スイッチングモード又は固定DCモードのうちの1つとして制御させ、
前記第1位相シフト信号セット及び前記第2位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御回路に接続されるキャパシタ値の、前記固定DCモードで動作する振幅制御回路に対する比に基づく、例115~117の1つ以上に記載の無線装置。
【0541】
例119。前記複数の送信チェーンのうちの各々における前記第1位相シフト信号セット及び前記第2位相シフト信号セットの前記重み付けされた結合は、前記複数の送信チェーンのうちの各々1つにより生成された前記出力信号を、互いに関して位相シフトさせる、例115~118の1つ以上に記載の無線装置。
【0542】
例120。前記出力信号周波数は、mm波周波数の範囲内にある、例115~119の1つ以上に記載の無線装置。
【0543】
例121。送信機手段であって、
第1及び第2位相シフト手段であって、各位相シフト手段は、出力信号周波数のサブマルチプル周波数である周波数を有する入力信号を位相シフトして、それぞれ第1及び第2位相シフト入力信号を供給する、第1及び第2位相シフト手段と、
前記第1位相シフト入力信号から第1位相シフト信号セットを生成する第1周波数乗算無線周波数デジタル-アナログ変換器(FM-RFDAC)手段と、
前記第2位相シフト入力信号から第2位相シフト信号セットを生成する第2FM-RFDAC手段と、
を含み、前記第1位相シフト信号セット及び第2位相シフト信号セットの各々は、前記出力信号周波数において出力信号を生成するために重み付けされる、送信機手段。
【0544】
例122。前記位相シフトは、同相(I)及び直交位相(Q)複素データ値の再マッピングに基づき、結果として、互いに45度離れている前記I及びQ複素データ値を生じ、前記第1位相シフト入力信号及び前記第2位相シフト信号に関連付けられた前記位相シフトは、計算されたオクタントに基づき、
45度軸に再マッピングされた後に、前記同相(I)及び直交位相(Q)複素データ値により占有される前記オクタントを計算するデジタルフロントエンド手段、を更に含む例121に記載の送信機手段。
【0545】
例123。前記第1位相シフト手段は、前記入力信号を0度、90度、180度、又は270度のうちの1つだけ位相シフトすることにより、前記第1位相シフト入力信号を生成し、
前記第2位相シフト手段は、前記入力信号を45度、135度、225度、又は315度のうちの1つだけ位相シフトすることにより、前記第2位相シフト入力信号を生成する、例121~122の1つ以上に記載の送信機手段。
【0546】
例124。前記第1FM-RFDAC手段及び前記第2FM-RFDAC手段の各々は、複数の振幅制御手段を含み、前記複数の振幅制御手段の各々は、それぞれのキャパシタに接続され、
前記複数の振幅制御手段の各々の動作モードを、スイッチングモード又は固定DCモードのうちの1つとして制御するデジタルフロントエンド手段であって、前記第1位相シフト信号セット及び前記第2位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御手段に接続されるキャパシタ値の、前記固定DCモードで動作する振幅制御手段に対する比に基づく、デジタルフロントエンド手段、を更に含む例121~123の1つ以上に記載の送信機手段。
【0547】
例125。前記複数の振幅制御手段の各々は、論理NANDゲートである、例121~124の1つ以上に記載の送信機手段。
【0548】
例126。前記論理NANDゲートの各々は、前記第1位相シフト信号セット及び前記第2位相シフト信号セットの各々に接続された1つの入力と、前記デジタルフロントエンド手段により制御される論理状態を有するデジタル制御線に接続された第2入力と、を有する、例121~125の1つ以上に記載の送信機手段。
【0549】
例127。共通出力ノードにおいて、前記第1FM-RFDAC手段及び前記第2FM-RFDAC手段の各々に接続された共振整合ネットワークを更に含み、
前記第1位相シフト信号セット及び前記第2位相シフト信号セットの各々に適用される前記重みは、前記第1位相シフト信号セット及び前記第2位相シフト信号セットを、前記共振整合ネットワークへの接続により、前記入力信号の前記周波数の高調波において、強め合うように加算させる、例121~126の1つ以上に記載の送信機手段。
【0550】
例128。前記出力信号周波数は、mm波周波数の範囲内にある、例121~127の1つ以上に記載の送信機手段。
【0551】
例129。前記第1FM-RFDAC手段及び前記第2FM-RFDAC手段は、それぞれ、制御遅延線、補間遅延線、又は2次元遅延線、のうちの1つを用いて、前記第1位相シフト信号セット及び前記第2位相シフト信号セットを生成する、例121~1281つ以上に記載の送信機手段。
【0552】
例130。送信機手段であって、
45度軸に再マッピングされた後にデジタルベースバンド同相(I)及び直交位相(Q)複素データ値により占有されるオクタントを計算するデジタルフロントエンド手段と、
第1位相シフト入力信号から第1位相シフト入力信号セットを生成する第1周波数乗算無線周波数デジタル-アナログ変換器(FM-RFDAC)手段であって、前記第1位相シフト入力信号は、前記計算されたオクタントに基づき入力信号に第1位相シフトを適用することにより生成され、前記入力信号は、出力信号周波数のサブマルチプル周波数を有する、第1FM-RFDAC手段と、
第2位相シフト入力信号から第2位相シフト入力信号セットを生成する第2FM-RFDAC手段であって、前記第2位相シフト入力信号は、前記計算されたオクタントに基づき、前記入力信号に第2位相シフトを適用することにより生成される、第2FM-RFDAC手段と、
を含み、前記デジタルフロントエンド手段は、前記第1位相シフト信号セット及び前記第2位相シフト信号セットの各々を重み付けして、前記出力信号周波数において出力信号を生成する、送信機手段。
【0553】
例131。第1及び第2位相シフト手段であって、それぞれ、前記計算されたオクタントに基づき前記入力信号を位相シフトして、前記第1及び第2位相シフト入力信号を提供する、第1及び第2位相シフト手段、を更に含む例130に記載の送信機手段。
【0554】
例132。前記第1位相シフト手段は、前記計算されたオクタントに従い、0度、90度、180度、又は270度のうちの1つである前記第1位相シフトを前記入力信号に適用し、
前記第2位相シフト手段は、前記計算されたオクタントに従い、45度、135度、225度、又は315度のうちの1つである第2位相シフトを前記入力信号に適用する、例130~131の1つ以上に記載の送信機手段。
【0555】
例133。前記第1FM-RFDAC手段及び前記第2FM-RFDAC手段の各々は、複数の振幅制御手段を含み、前記複数の振幅制御手段の各々は、それぞれのキャパシタに接続され、
前記デジタルフロントエンド手段は、前記複数の振幅制御手段の各々の動作モードを、スイッチングモード又は固定DCモードのうちの1つとして更に制御し、前記第1位相シフト信号セット及び前記第2位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御手段に接続されるキャパシタ値の、前記固定DCモードで動作する振幅制御手段に対する比に基づく、例130~132の1つ以上に記載の送信機手段。
【0556】
例134。前記複数の振幅制御手段の各々は、論理NANDゲートである、例130~133の1つ以上に記載の送信機手段。
【0557】
例135。前記論理NANDゲートの各々は、前記第1位相シフト信号セット及び前記第2位相シフト信号セットの各々に接続された1つの入力と、前記デジタルフロントエンドにより制御される論理状態を有するデジタル制御線に接続された第2入力と、を有する、例130~134の1つ以上に記載の送信機手段。
【0558】
例136。共通出力ノードにおいて、前記第1FM-RFDAC手段及び前記第2FM-RFDAC手段の各々に接続された共振整合ネットワークを更に含み、
前記第1位相シフト信号セット及び前記第2位相シフト信号セットの各々に適用される前記重みは、前記第1位相シフト信号セット及び前記第2位相シフト信号セットを、前記共振整合ネットワークへの接続により、前記入力信号の前記周波数の高調波において、強め合うように加算させる、例130~135の1つ以上に記載の送信機手段。
【0559】
例137。前記出力信号周波数は、mm波周波数の範囲内にある、例130~136の1つ以上に記載の送信機手段。
【0560】
例138。前記第1FM-RFDAC手段及び前記第2FM-RFDAC手段は、それぞれ、制御遅延線、補間遅延線、又は2次元遅延線、のうちの1つを用いて、前記第1位相シフト信号セット及び前記第2位相シフト信号セットを生成する、例130~1371つ以上に記載の送信機手段。
【0561】
例139。無線装置であって、
複数の送信チェーン手段と、
処理手段と、
実行可能命令を格納するよう構成されるメモリ手段と、
を含み、前記実行可能命令は、前記処理手段により実行されると、前記複数の送信チェーン手段のうちの各送信チェーン手段に、
出力信号周波数のサブマルチプル周波数である周波数を有する入力信号を位相シフトさせて、第1及び第2位相シフト入力信号を供給させ、
前記第1位相シフト入力信号から第1位相シフト信号セットを生成させ、
前記第2位相シフト入力信号から第2位相シフト信号セットを生成させ、
前記第1位相シフト信号セット及び前記第2位相シフト信号セット各々の重み付けされた結合に基づき、前記出力信号周波数において出力信号を生成させる、無線装置。
【0562】
例140。前記位相シフトは、同相(I)及び直交位相(Q)複素データ値の再マッピングに基づき、結果として、互いに45度離れている前記I及びQ複素データ値を生じ、
前記実行可能命令は、前記処理手段により実行されると、前記複数の送信チェーン手段のうちの各送信チェーン手段に、45度軸に再マッピングされた後に前記同相(I)及び直交位相(Q)複素データ値により線湯されるオクタントを計算させ、
前記第1位相シフト入力信号及び前記第2位相シフト入力信号に関連付けられた前記位相シフトは、前記計算されたオクタントに基づく、例139に記載の無線装置。
【0563】
例141。前記複数の送信チェーン手段のうちの各送信チェーン手段は、前記入力信号を0度、90度、180度、又は270度のうちの1つだけ位相シフトすることにより、前記第1位相シフト入力信号を生成し、前記入力信号を45度、135度、225度、又は315度のうちの1つだけ位相シフトすることにより、前記第2位相シフト入力信号を生成する、例139~140の1つ以上に記載の無線装置。
【0564】
例142。前記複数の送信チェーン手段のうちの各送信チェーン手段は、複数の振幅制御手段を含み、前記複数の振幅制御手段の各々は、それぞれのキャパシタに接続され、
前記実行可能命令は、前記処理手段により実行されると、前記複数の送信チェーン手段のうちの各送信チェーン手段に、前記複数の振幅制御手段の各々の動作モードを、スイッチングモード又は固定DCモードのうちの1つとして制御させ、
前記第1位相シフト信号セット及び前記第2位相シフト信号セットの前記重み付けは、前記スイッチングモードで動作する振幅制御手段に接続されるキャパシタ値の、前記固定DCモードで動作する振幅制御手段に対する比に基づく、例139~141の1つ以上に記載の無線装置。
【0565】
例143。前記複数の送信チェーン手段のうちの各々における前記第1位相シフト信号セット及び前記第2位相シフト信号セットの前記重み付けされた結合は、前記複数の送信チェーン手段のうちの各々1つにより生成された前記出力信号を、互いに関して位相シフトさせる、例139~142の1つ以上に記載の無線装置。
【0566】
例144。前記出力信号周波数は、mm波周波数の範囲内にある、例139~143の1つ以上に記載の無線装置。
【0567】
図示され記載された機器。
【0568】
図示され記載された方法。
< 例 IV >
【0569】
以下の例は更なる態様に関する。
【0570】
例145。デジタルトランシーバ部分のセットを有するトランシーバであって、前記デジタルトランシーバ部分のセットの中の第1デジタルトランシーバは、
局部発振器(LO)クロック信号を受信し、前記LOクロック信号を周波数乗算して、直交LO信号セットを生成するよう構成される周波数乗算/シフタ回路と、
前記直交LO信号セットに従い受信データをダウンサンプリングして、ベースバンド同相(I)及び直交位相(Q)信号を供給するよう構成されるミキサセットと、
を含み、
前記周波数乗算/シフタ回路は、前記直交LO信号セットを選択的に位相シフトして、アナログ又はデジタルビーム形成モードのうちの1つに従い、デジタルフロントエンド(DFE)による前記ベースバンドI及びQ信号の処理を可能にするよう更に構成される、トランシーバ。
【0571】
例146。前記周波数乗算/シフタ回路は、前記直交LO信号セットを位相シフトして、前記アナログビーム形成モードに従い前記DFEによる前記ベースバンドI及びQ信号の処理を可能にし、前記直交LO信号セットを位相シフトしないで、前記デジタルビーム形成モードに従い前記DFEによる前記ベースバンドI及びQ信号の処理を可能にするよう更に構成される、例145に記載のトランシーバ。
【0572】
例147。前記ベースバンドI及びQ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記DFEにより処理されるかに基づき、選択的に有効にされ又は無効にされるよう構成されるI/Qアナログ-デジタル及びベースバンドフィルタ回路、を更に含む例145~146の1つ以上に記載のトランシーバ。
【0573】
例148。前記I/Qアナログ-デジタル及びベースバンドフィルタ回路は、前記ベースバンドI及びQ信号が前記デジタルビーム形成モードに従い前記DFEにより処理されるとき有効にされ、前記ベースバンドI及びQ信号が前記アナログビーム形成モードに従い前記DFEにより処理されるとき無効にされるよう構成される例145~147の1つ以上に記載のトランシーバ。
【0574】
例149。前記ミキサセットの前記出力に接続されたスイッチング構成要素を更に含み、前記スイッチング構成要素は、前記ベースバンドI及びQ信号を、(i)前記I/Qアナログ-デジタル及びベースバンドフィルタ回路、又は(ii)前記デジタルトランシーバ部分のセットの中の第2トランシーバ部分に関連付けられた第2ミキサセットの出力に、前記ベースバンドI及びQ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記DFEにより処理されるかに基づき、選択的に接続するよう構成される、例145~148の1つ以上に記載のトランシーバ。
【0575】
例150。信号加算回路が前記第2トランシーバ部分に関連付けられた前記第2ミキサセットの前記出力に接続され、
前記スイッチング構成要素は、前記第1トランシーバ部分及び前記第2トランシーバ部分に関連付けられた前記ベースバンドI及びQ信号の加算が、それぞれ前記アナログビーム形成モードに従い前記DFEにより処理されるように、閉じられる、例145~149の1つ以上に記載のトランシーバ。
【0576】
例151。前記スイッチング構成要素は、前記第1トランシーバ部分に関連付けられた前記ベースバンドI及びQ信号が、前記I/Qアナログ-デジタル及びベースバンドフィルタ回路に結合され、従って前記デジタルビーム形成モードに従い前記DFEにより処理されるように、開かれる、例145~150の1つ以上に記載のトランシーバ。
【0577】
例152。前記受信データは、mm波周波数の範囲内の周波数を有する信号に従い受信される、例145~151の1つ以上に記載のトランシーバ。
【0578】
例153。トランシーバであって、
アナログ及びデジタルビーム形成モードに従いベースバンド同相(I)及び直交位相(Q)信号を処理するよう構成される共有デジタルフロントエンド(DFE)と、
デジタルトランシーバ部分のセットと、
を含み、前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分は、前記共有DFEに接続され、以下:
局部発振器(LO)クロック信号を受信し、前記LOクロック信号を周波数乗算して、直交LO信号セットを生成するよう構成される周波数乗算/シフタ回路と、
前記直交LO信号セットに従い受信データをダウンサンプリングして、前記ベースバンドI及びQ信号を供給するよう構成されるミキサセットと、を含み、
各デジタルトランシーバ部分に関連付けられた前記周波数乗算/シフタ回路は、特定のデジタルトランシーバ部分の前記ベースバンドI及びQ信号が、アナログ又はデジタルビーム形成モードに従い、デジタルフロントエンド(DFE)により処理されるかに基づき、前記直交LO信号セットを選択的に位相シフトするよう更に構成される、トランシーバ。
【0579】
例154。各デジタルトランシーバ部分に関連付けられた前記周波数乗算/シフタ回路は、前記共有DFEが前記ベースバンドI及びQ信号を前記アナログビーム形成モードに従い処理するとき、前記直交LO信号セットを位相シフトし、前記共有DFEが前記ベースバンドI及びQ信号を前記デジタルビーム形成モードに従い処理するとき、前記直交LO信号セットを位相シフトしないよう構成される、例153に記載のトランシーバ。
【0580】
例155。前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分は、前記ベースバンドI及びQ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記共有DFEにより処理されるかに基づき、選択的に有効にされ又は無効にされるよう構成されるI/Qアナログ-デジタル及びベースバンドフィルタ回路、を更に含む、例153~154の1つ以上に記載のトランシーバ。
【0581】
例156。前記デジタルトランシーバ部分の各々に関連付けられた前記I/Qアナログ-デジタル及びベースバンドフィルタ回路は、前記共有DFEが前記ベースバンドI及びQ信号をデジタルビーム形成モードに従い処理するとき、有効にされるよう構成される、例153~155の1つ以上に記載のトランシーバ。
【0582】
例157。前記デジタルトランシーバ部分のサブセットに関連付けられた前記I/Qアナログ-デジタル及びベースバンドフィルタ回路は、前記共有DFEが前記ベースバンドI及びQ信号を前記アナログビーム形成モードに従い処理するとき、無効にされるよう構成される、例153~156の1つ以上に記載のトランシーバ。
【0583】
例158。前記共有DFEが前記ベースバンドI及びQ信号を前記アナログビーム形成モードに従い処理するとき無効にされる、前記デジタルトランシーバ部分の前記サブセットの中の各デジタルトランシーバ部分は、前記デジタルトランシーバ部分の前記サブセットの中の各デジタルトランシーバ部分に関連付けられた前記ミキサセットの出力を互いに接続するスイッチング構成要素を更に含む、例153~157の1つ以上に記載のトランシーバ。
【0584】
例159。前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分は、前記デジタルトランシーバ部分の前記サブセットの中の各デジタルトランシーバ部分に関連付けられた前記ミキサセットの前記出力に接続された信号加算回路を更に含み、
前記共有DFEが前記ベースバンドI及びQ信号をアナログビーム形成モードに従い処理するとき、前記信号加算回路は、無効にされた前記デジタルトランシーバ部分の前記サブセットの中の各デジタルトランシーバ部分に関連付けられた前記ベースバンドI及びQ信号の加算を、有効にされたI/Qアナログ-デジタル及びベースバンドフィルタ回路を有する前記デジタルトランシーバ部分のセットの中の前記デジタルトランシーバ部分に供給する、例153~158の1つ以上に記載のトランシーバ。
【0585】
例160。前記受信データは、mm波周波数の範囲内の周波数を有する信号に従い受信される、例153~159の1つ以上に記載のトランシーバ。
【0586】
例161。無線装置であって、
複数のトランシーバチェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数のトランシーバチェーンの中の各トランシーバチェーンに、
アナログ及びデジタルビーム形成モードに従い、ベースバンド同相(I)及び直交位相(Q)信号を処理させ、
局部発振器(LO)クロック信号を受信させ、前記LOクロック信号を周波数乗算して直交LO信号セットを生成させ、
前記直交LO信号セットに従い受信データをダウンサンプリングして、前記ベースバンドI及びQ信号を供給させ、
前記複数のトランシーバチェーンの中の各トランシーバチェーンは、特定のトランシーバチェーンの前記ベースバンドI及びQ信号が前記アナログ又は前記デジタルビーム形成モードに従い処理されるかに基づき、前記直交LO信号セットを選択的に位相シフトするよう更に構成される、無線装置。
【0587】
例162。前記複数のトランシーバチェーンの中の各トランシーバチェーンは、前記ベースバンドI及びQ信号が前記アナログビーム形成モードに従い処理されるとき、前記直交LO信号セットを位相シフトし、前記ベースバンドI及びQ信号が前記デジタルビーム形成モードに従い処理されるとき、前記直交LO信号セットを位相シフトしないよう更に構成される、例161に記載の無線装置。
【0588】
例163。前記複数のトランシーバチェーンのセットの中の各トランシーバチェーンは、前記ベースバンドI及びQ信号が前記アナログ又は前記デジタルビーム形成モードに従い処理されるかに基づき、選択的に有効にされ又は無効にされるよう構成されるI/Qアナログ-デジタル及びベースバンドフィルタ回路、を更に含む、例161~162の1つ以上に記載の無線装置。
【0589】
例164。前記デジタルトランシーバチェーンの各々に関連付けられた前記I/Qアナログ-デジタル及びベースバンドフィルタ回路は、前記ベースバンドI及びQ信号が前記デジタルビーム形成モードに従い処理されるとき、有効にされる、例161~163の1つ以上に記載の無線装置。
【0590】
例165。前記デジタルトランシーバチェーンのサブセットに関連付けられた前記I/Qアナログ-デジタル及びベースバンドフィルタ回路は、前記ベースバンドI及びQ信号が前記アナログビーム形成モードに従い処理されるとき、無効にされる、例161~164の1つ以上に記載の無線装置。
【0591】
例166。前記受信データは、mm波周波数の範囲内の周波数を有する信号に従い受信される、例161~165の1つ以上に記載の無線装置。
【0592】
例167。デジタルトランシーバ手段のセットを有するトランシーバ手段であって、前記デジタルトランシーバ手段のセットの中の第1デジタルトランシーバ手段は、
局部発振器(LO)クロック信号を受信し、前記LOクロック信号を周波数乗算して、直交LO信号セットを生成する周波数乗算/シフタ手段と、
前記直交LO信号セットに従い受信データをダウンサンプリングして、ベースバンド同相(I)及び直交位相(Q)信号を供給するミキサ手段セットと、
を含み、
前記周波数乗算/シフタ手段は、前記直交LO信号セットを選択的に位相シフトして、アナログ又はデジタルビーム形成モードのうちの1つに従い、デジタルフロントエンド(DFE)手段による前記ベースバンドI及びQ信号の処理を可能にする、トランシーバ手段。
【0593】
例168。前記周波数乗算/シフタ手段は、前記直交LO信号セットを位相シフトして、前記アナログビーム形成モードに従い前記DFE手段による前記ベースバンドI及びQ信号の処理を可能にし、前記直交LO信号セットを位相シフトしないで、前記デジタルビーム形成モードに従い前記DFE手段による前記ベースバンドI及びQ信号の処理を可能にする、例167に記載のトランシーバ手段。
【0594】
例169。前記ベースバンドI及びQ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記DFE手段により処理されるかに基づき、選択的に有効にされ又は無効にされるI/Qアナログ-デジタル及びベースバンドフィルタ手段、を更に含む例167~168の1つ以上に記載のトランシーバ手段。
【0595】
例170。前記I/Qアナログ-デジタル及びベースバンドフィルタ手段は、前記ベースバンドI及びQ信号が前記デジタルビーム形成モードに従い前記DFE手段により処理されるとき有効にされ、前記ベースバンドI及びQ信号が前記アナログビーム形成モードに従い前記DFE手段により処理されるとき無効にされる、例167~169の1つ以上に記載のトランシーバ手段。
【0596】
例171。前記ミキサセットの前記出力に接続されたスイッチング手段を更に含み、前記スイッチング手段は、前記ベースバンドI及びQ信号を、(i)前記I/Qアナログ-デジタル及びベースバンドフィルタ手段、又は(ii)前記デジタルトランシーバ手段のセットの中の第2トランシーバ手段に関連付けられた第2ミキサセットの出力に、前記ベースバンドI及びQ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記DFE手段により処理されるかに基づき、選択的に接続する、例167~170の1つ以上に記載のトランシーバ手段。
【0597】
例172。信号加算手段が前記第2トランシーバ手段に関連付けられた前記第2ミキサ手段セットの前記出力に接続され、
前記スイッチング手段は、前記第1トランシーバ手段及び前記第2トランシーバ手段に関連付けられた前記ベースバンドI及びQ信号の加算が、それぞれ前記アナログビーム形成モードに従い前記DFE手段により処理されるように、閉じられる、例167~171の1つ以上に記載のトランシーバ手段。
【0598】
例173。前記スイッチング手段は、前記第1トランシーバ手段に関連付けられた前記ベースバンドI及びQ信号が、前記I/Qアナログ-デジタル及びベースバンドフィルタ手段に結合され、従って前記デジタルビーム形成モードに従い前記DFE手段により処理されるように、開かれる、例167~172の1つ以上に記載のトランシーバ手段。
【0599】
例174。前記受信データは、mm波周波数の範囲内の周波数を有する信号に従い受信される、例167~173の1つ以上に記載のトランシーバ手段。
【0600】
例175。トランシーバ手段であって、
アナログ及びデジタルビーム形成モードに従いベースバンド同相(I)及び直交位相(Q)信号を処理するよう構成される共有デジタルフロントエンド(DFE)手段と、
デジタルトランシーバ手段のセットと、
を含み、前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段は、前記共有DFE手段に接続され、以下:
局部発振器(LO)クロック信号を受信し、前記LOクロック信号を周波数乗算して、直交LO信号セットを生成する周波数乗算/シフタ手段と、
前記直交LO信号セットに従い受信データをダウンサンプリングして、前記ベースバンドI及びQ信号を供給するミキサ手段セットと、を含み、
各デジタルトランシーバ手段に関連付けられた前記周波数乗算/シフタ手段は、特定のデジタルトランシーバ手段の前記ベースバンドI及びQ信号が、アナログ又はデジタルビーム形成モードに従い、デジタルフロントエンド(DFE)手段により処理されるかに基づき、前記直交LO信号セットを選択的に位相シフトする、トランシーバ手段。
【0601】
例176。各デジタルトランシーバ手段に関連付けられた前記周波数乗算/シフタ手段は、前記共有DFE手段が前記ベースバンドI及びQ信号を前記アナログビーム形成モードに従い処理するとき、前記直交LO信号セットを位相シフトし、前記共有DFE手段が前記ベースバンドI及びQ信号を前記デジタルビーム形成モードに従い処理するとき、前記直交LO信号セットを位相シフトしない、例175に記載のトランシーバ手段。
【0602】
例177。前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段は、前記ベースバンドI及びQ信号が前記アナログ又は前記デジタルビーム形成モードに従い前記共有DFE手段により処理されるかに基づき、選択的に有効にされ又は無効にされるI/Qアナログ-デジタル及びベースバンドフィルタ手段、を更に含む、例175~176の1つ以上に記載のトランシーバ手段。
【0603】
例178。前記デジタルトランシーバ手段の各々に関連付けられた前記I/Qアナログ-デジタル及びベースバンドフィルタ手段は、前記共有DFE手段が前記ベースバンドI及びQ信号をデジタルビーム形成モードに従い処理するとき、有効にされる、例175~177の1つ以上に記載のトランシーバ手段。
【0604】
例179。前記デジタルトランシーバ手段のサブセットに関連付けられた前記I/Qアナログ-デジタル及びベースバンドフィルタ手段は、前記共有DFE手段が前記ベースバンドI及びQ信号を前記アナログビーム形成モードに従い処理するとき、無効にされる、例175~178の1つ以上に記載のトランシーバ手段。
【0605】
例180。前記共有DFE手段が前記ベースバンドI及びQ信号を前記アナログビーム形成モードに従い処理するとき無効にされる、前記デジタルトランシーバ手段の前記サブセットの中の各デジタルトランシーバ手段は、前記デジタルトランシーバ手段の前記サブセットの中の各デジタルトランシーバ手段に関連付けられた前記ミキサ手段セットの出力を互いに接続するスイッチング手段を更に含む、例175~179の1つ以上に記載のトランシーバ手段。
【0606】
例181。前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段は、前記デジタルトランシーバ手段の前記サブセットの中の各デジタルトランシーバ手段に関連付けられた前記ミキサ手段セットの前記出力に接続された信号加算手段を更に含み、
前記共有DFE手段が前記ベースバンドI及びQ信号をアナログビーム形成モードに従い処理するとき、前記信号加算手段は、無効にされた前記デジタルトランシーバ手段の前記サブセットの中の各デジタルトランシーバ手段に関連付けられた前記ベースバンドI及びQ信号の加算を、有効にされたI/Qアナログ-デジタル及びベースバンドフィルタ手段を有する前記デジタルトランシーバ手段のセットの中の前記デジタルトランシーバ手段に供給する、例175~180の1つ以上に記載のトランシーバ手段。
【0607】
例182。前記受信データは、mm波周波数の範囲内の周波数を有する信号に従い受信される、例175~181の1つ以上に記載のトランシーバ手段。
【0608】
例183。無線装置であって、
複数のトランシーバ手段と、
処理手段と、
実行可能命令を格納するメモリ手段と、
を含み、前記実行可能命令は、前記処理手段により実行されると、前記複数のトランシーバ手段の中の各トランシーバ手段に、
アナログ及びデジタルビーム形成モードに従い、ベースバンド同相(I)及び直交位相(Q)信号を処理させ、
局部発振器(LO)クロック信号を受信させ、前記LOクロック信号を周波数乗算して直交LO信号セットを生成させ、
前記直交LO信号セットに従い受信データをダウンサンプリングして、前記ベースバンドI及びQ信号を供給させ、
前記複数のトランシーバ手段の中の各トランシーバ手段は、特定のトランシーバ手段の前記ベースバンドI及びQ信号が前記アナログ又は前記デジタルビーム形成モードに従い処理されるかに基づき、前記直交LO信号セットを選択的に位相シフトする、無線装置。
【0609】
例184。前記複数のトランシーバ手段の中の各トランシーバ手段は、前記ベースバンドI及びQ信号が前記アナログビーム形成モードに従い処理されるとき、前記直交LO信号セットを位相シフトし、前記ベースバンドI及びQ信号が前記デジタルビーム形成モードに従い処理されるとき、前記直交LO信号セットを位相シフトしない、例183に記載の無線装置。
【0610】
例185。前記複数のトランシーバ手段の中の各トランシーバ手段は、前記ベースバンドI及びQ信号が前記アナログ又は前記デジタルビーム形成モードに従い処理されるかに基づき、選択的に有効にされ又は無効にされI/Qアナログ-デジタル及びベースバンドフィルタ手段、を更に含む、例183~184の1つ以上に記載の無線装置。
【0611】
例186。前記デジタルトランシーバ手段の各々に関連付けられた前記I/Qアナログ-デジタル及びベースバンドフィルタ手段は、前記ベースバンドI及びQ信号が前記デジタルビーム形成モードに従い処理されるとき、有効にされる、例183~185の1つ以上に記載の無線装置。
【0612】
例187。前記デジタルトランシーバ手段のサブセットに関連付けられた前記I/Qアナログ-デジタル及びベースバンドフィルタ手段は、前記ベースバンドI及びQ信号が前記アナログビーム形成モードに従い処理されるとき、無効にされる、例183~186の1つ以上に記載の無線装置。
【0613】
例188。前記受信データは、mm波周波数の範囲内の周波数を有する信号に従い受信される、例183~187の1つ以上に記載の無線装置。
【0614】
図示され記載された機器。
【0615】
図示され記載された方法。
< 例 V >
【0616】
以下の例は更なる態様に関する。
【0617】
例189。デジタルトランシーバ部分のセットを有するトランシーバであって、前記デジタルトランシーバ部分のセットの中の第1デジタルトランシーバは、
アンテナに接続された送信経路回路であって、前記送信経路回路は、送信信号のデジタル予歪(PDP)係数に従い前記アンテナを介して前記送信信号を結合する、送信経路回路と、
前記送信経路回路を介して前記アンテナに結合された前記送信信号の入力電力を示すフィードバックデータを測定するよう構成される受信経路回路と、
を含み、
前記送信経路回路は、前記フィードバックデータに基づき前記送信信号に前記DPD係数を適用して、非線形性を補正するよう更に構成される、トランシーバ。
【0618】
例190。前記送信経路回路は、前記フィードバックデータに基づき、前記送信信号に前記DPD係数を適用するよう構成される周波数乗算無線周波数アナログ-デジタル変換器(FM-RFDAC)を更に含む、例189に記載のトランシーバ。
【0619】
例191。前記デジタルトランシーバ部分のセットは、第2デジタルトランシーバ部分を更に含み、
前記第1デジタルトランシーバ部分の前記フィードバックデータを前記第2デジタルトランシーバ部分のフィードバックデータと比較し、前記第1及び前記第2デジタルトランシーバ部分によりそれぞれ示されるように前記第1デジタルトランシーバ部分と前記第2デジタルトランシーバ部分との間の非線形性不整合を補正するために、前記送信経路回路により適用される前記DPD係数を計算するよう構成される処理回路、を更に含む例189~190の1つ以上に記載のトランシーバ。
【0620】
例192。前記受信経路回路及び前記送信経路回路に接続されるスイッチング構成要素を更に含み、前記スイッチング構成要素は、前記受信経路回路に、(i)前記アンテナ、又は(ii)前記送信経路回路を介して前記アンテナに結合される前記送信信号の前記入力電力を示すサンプリング経路、のうちの1つを選択的に接続するよう構成される、例189~191の1つ以上に記載のトランシーバ。
【0621】
例193。前記受信経路回路は、前記送信経路回路を介して前記送信信号を現在送信している、前記送信経路回路を介して前記アンテナに結合される前記送信信号の前記入力電力を測定するよう構成される、例189~192の1つ以上に記載のトランシーバ。
【0622】
例194。前記デジタルトランシーバ部分のセットは、第2デジタルトランシーバ部分を含み、前記第1デジタルトランシーバ部分及び前記第2デジタルトランシーバ部分の前記送信経路回路は、それぞれ、第1及び第2トランシーバ部分デジタルフロントエンド(DFE)を含み、
前記第1デジタルトランシーバ部分及び前記第2デジタルトランシーバ部分の各々に接続される共有DFE、を更に含む例189~193の1つ以上に記載のトランシーバ。
【0623】
例195。前記第1デジタルトランシーバ部分と前記第2デジタルトランシーバ部分との間の非線形不整合の量を識別し、前記第1トランシーバ部分DFE、前記第2デジタルトランシーバ部分DFE、及び前記共有DFEのうちのどれが、前記非線形不整合の量に基づき前記第1デジタルトランシーバ部分及び前記第2デジタルトランシーバ部分の送信チェーンの前記DPD係数を計算するかを制御するよう構成される処理回路、を更に含む例189~194の1つ以上に記載のトランシーバ。
【0624】
例196。前記送信経路回路は、前記アンテナを介してmm波周波数の範囲内の周波数を有する前記送信信号を送信するよう更に構成される、例189~195の1つ以上に記載のトランシーバ。
【0625】
例197トランシーバであって、
共有デジタルフロントエンド(DFE)と、
デジタルトランシーバ部分のセットであって、前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分は、前記共有DFEに接続され、以下:
アンテナに接続された送信経路回路であって、前記送信経路回路は、送信信号のデジタル予歪(PDP)係数に従い前記アンテナを介して送信信号を結合するよう構成されるトランシーバ部分DFEを含む、送信経路回路と、
前記送信経路回路を介して前記アンテナに結合される前記送信信号の入力電力を示すフィードバックデータを測定するよう構成される受信経路回路と、を含む、デジタルトランシーバ部分のセットと、
前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分について、(i)前記共有DFE、又は(ii)前記トランシーバ部分DFEが、前記測定されたフィードバックデータに基づき前記DPD係数を計算するかを制御するよう構成される処理回路と、
を含むトランシーバ。
【0626】
例198。前記処理回路は、前記測定されたフィードバックデータを用いて、前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分の間の不整合の量を識別するよう構成され、前記DPD係数は、前記不整合を補正するために計算される、例197に記載のトランシーバ。
【0627】
例199。前記測定されたフィードバックデータにより示される、前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分の間の前記不整合は、非線形性差による不整合、プロセス不整合、供給及び接地電位の差、非同一アンテナルーティング、アンテナ配置、温度勾配、アンテナ上の電圧定在波比(VSWR)差、のうちの1つ以上を含む、例197~198の1つ以上に記載のトランシーバ。
【0628】
例200。前記送信経路回路は、前記フィードバックデータに基づき、前記送信信号に前記DPD係数を適用するよう構成される周波数乗算無線周波数アナログ-デジタル変換器(FM-RFDAC)を更に含む、例197~199の1つ以上に記載のトランシーバ。
【0629】
例201。前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分は、前記受信経路回路及び前記送信経路回路に接続されるスイッチング構成要素を更に含み、前記スイッチング構成要素は、前記受信経路回路に、(i)前記アンテナ、又は(ii)前記送信経路回路を介して前記アンテナに結合される前記送信信号の前記入力電力を示すサンプリング経路、のうちの1つを選択的に接続するよう構成される、例197~200の1つ以上に記載のトランシーバ。
【0630】
例202。前記処理回路は、前記フィードバックデータが所定の値より小さい互いの不整合を示す、前記デジタルトランシーバ部分のセットの中のデジタルトランシーバ部分のサブセットを識別し、前記デジタルトランシーバ部分のサブセットについて、前記DPD計算を実行して、前記トランシーバ部分DFEが前記DPD計算を実行することを無効にする、よう更に構成される、例197~201の1つ以上に記載のトランシーバ。
【0631】
例203。前記処理回路は、前記デジタルトランシーバ部分のセットの中の各デジタルトランシーバ部分について、非線形性の量を識別し、前記共有DFE又は前記トランシーバ部分DFEが前記非線形性の量に基づき前記DPD係数を計算するかを制御するよう更に構成される、例197~202の1つ以上に記載のトランシーバ。
【0632】
例204。前記送信経路回路は、前記アンテナを介してmm波周波数の範囲内の周波数を有する前記送信信号を送信するよう更に構成される、例197~203の1つ以上に記載のトランシーバ。
【0633】
例205。無線装置であって、
共有デジタルフロントエンド(DFE)と、
複数のトランシーバチェーンであって、前記複数のトランシーバチェーンの中の各トランシーバチェーンは前記共有DFEに接続される、複数のトランシーバチェーンと、
処理回路と、
実行可能命令を格納するよう構成されるメモリと、
を含み、前記実行可能命令は、前記処理回路により実行されると、前記複数のトランシーバチェーンの中の各トランシーバチェーンに、
送信経路により、送信信号のデジタル予歪(DPD)係数に従い、アンテナを介して前記送信信号を送信させ、
受信経路により、前記送信経路回路を介して前記アンテナに結合された前記送信信号の入力電力を示すフィードバックデータを測定させ、
前記複数のトランシーバチェーンの中の各トランシーバチェーンについて、(i)前記共有DFE、又は(ii)前記複数のトランシーバチェーンの中のそれぞれ1つのトランシーバ部分DFEが、前記測定されたフィードバックデータに基づき前記DPD係数を計算するかを制御させる、無線装置。
【0634】
例206。前記処理回路は、前記測定されたフィードバックデータを用いて、前記複数のトランシーバチェーンのセットの中の各トランシーバチェーンの間の不整合の量を識別するよう構成され、前記DPD係数は、前記不整合を補正するために計算される、例205に記載の無線装置。
【0635】
例207。前記複数のトランシーバチェーンの中の各トランシーバチェーンの間の前記不整合は、非線形性差による不整合、プロセス不整合、供給及び接地電位の差、非同一アンテナルーティング、アンテナ配置、温度勾配、アンテナ上の電圧定在波比(VSWR)差、のうちの1つ以上を含む、例205~206の1つ以上に記載の無線装置。
【0636】
例208。前記複数のトランシーバチェーンの中の各トランシーバチェーンは、前記フィードバックデータに基づき、前記送信信号に前記DPD係数を適用するよう構成される周波数乗算無線周波数アナログ-デジタル変換器(FM-RFDAC)を更に含む、例205~207の1つ以上に記載の無線装置。
【0637】
例209。前記複数のトランシーバチェーンの中の各トランシーバチェーンは、前記受信経路回路及び前記送信経路回路に接続されるスイッチング構成要素を更に含み、前記スイッチング構成要素は、前記受信経路回路に、(i)前記アンテナ、又は(ii)前記送信経路回路を介して前記アンテナに結合される前記送信信号の前記入力電力を示すサンプリング経路、のうちの1つを選択的に接続するよう構成される、例205~208の1つ以上に記載の無線装置。
【0638】
例210。前記処理回路は、前記フィードバックデータが所定の値より小さい互いの不整合を示す、前記複数のトランシーバチェーンの中のトランシーバチェーンのサブセットを識別し、前記トランシーバチェーンのサブセットについて、前記DPD計算を実行して、前記トランシーバチェーンDFEが前記DPD計算を実行することを無効にする、よう更に構成される、例205~209の1つ以上に記載の無線装置。
【0639】
例211。前記処理回路は、前記複数のトランシーバチェーンの中の各トランシーバチェーンについて、非線形性の量を識別し、前記共有DFE又は前記トランシーバチェーンDFEが前記非線形性の量に基づき前記DPD係数を計算するかを制御するよう更に構成される、例205~210の1つ以上に記載の無線装置。
【0640】
例212。前記複数のトランシーバチェーンの中の各トランシーバチェーンの前記送信経路回路は、前記アンテナを介してmm波周波数の範囲内の周波数を有する前記送信信号を送信するよう更に構成される、例205~211の1つ以上に記載の無線装置。
【0641】
例213。デジタルトランシーバ手段のセットを有するトランシーバであって、前記デジタルトランシーバ手段のセットの中の第1デジタルトランシーバ手段は、
アンテナに接続された送信経路手段であって、前記送信経路手段は、送信信号のデジタル予歪(PDP)係数に従い前記アンテナ手段を介して前記送信信号を結合する、送信経路手段と、
前記送信経路手段を介して前記アンテナ手段に結合された前記送信信号の入力電力を示すフィードバックデータを測定する受信経路回路手段と、
を含み、
前記送信経路手段は、前記フィードバックデータに基づき前記送信信号に前記DPD係数を適用して、非線形性を補正する、トランシーバ。
【0642】
例214。前記送信経路手段は、前記フィードバックデータに基づき、前記送信信号に前記DPD係数を適用する周波数乗算無線周波数アナログ-デジタル変換器(FM-RFDAC)手段を更に含む、例213に記載のトランシーバ。
【0643】
例215。前記デジタルトランシーバ手段のセットは、第2デジタルトランシーバ手段を更に含み、
前記第1デジタルトランシーバ手段の前記フィードバックデータを前記第2デジタルトランシーバ手段のフィードバックデータと比較し、前記第1及び前記第2デジタルトランシーバ手段によりそれぞれ示されるように前記第1デジタルトランシーバ手段と前記第2デジタルトランシーバ手段との間の非線形性不整合を補正するために、前記送信経路手段により適用される前記DPD係数を計算する処理手段、を更に含む例213~214の1つ以上に記載のトランシーバ。
【0644】
例216。前記受信経路手段及び前記送信経路手段に接続されるスイッチング手段を更に含み、前記スイッチング手段は、前記受信経路手段に、(i)前記アンテナ手段、又は(ii)前記送信経路手段を介して前記アンテナ手段に結合される前記送信信号の前記入力電力を示すサンプリング経路手段、のうちの1つを選択的に接続する、例213~215の1つ以上に記載のトランシーバ。
【0645】
例217。前記受信経路手段は、前記送信経路手段を介して前記送信信号を現在送信している、前記送信経路手段を介して前記アンテナ手段に結合される前記送信信号の前記入力電力を測定するよう構成される、例213~216の1つ以上に記載のトランシーバ。
【0646】
例218。前記デジタルトランシーバ手段のセットは、第2デジタルトランシーバ手段を含み、前記第1デジタルトランシーバ手段及び前記第2デジタルトランシーバ手段の前記送信経路手段は、それぞれ、第1及び第2トランシーバ手段デジタルフロントエンド(DFE)手段を含み、
前記第1デジタルトランシーバ手段及び前記第2デジタルトランシーバ手段の各々に接続される共有DFE手段、を更に含む例213~217の1つ以上に記載のトランシーバ。
【0647】
例219。前記第1デジタルトランシーバ手段と前記第2デジタルトランシーバ手段との間の非線形不整合の量を識別し、前記第1トランシーバ手段DFE手段、前記第2デジタルトランシーバ手段DFE手段、及び前記共有DFE手段のうちのどれが、前記非線形不整合の量に基づき前記第1デジタルトランシーバ手段及び前記第2デジタルトランシーバ手段の送信チェーンの前記DPD係数を計算するかを制御するよう構成される処理手段、を更に含む例213~218の1つ以上に記載のトランシーバ。
【0648】
例220。前記送信経路手段は、前記アンテナ手段を介してmm波周波数の範囲内の周波数を有する前記送信信号を送信するよう更に構成される、例213~219の1つ以上に記載のトランシーバ。
【0649】
例221。トランシーバであって、
共有デジタルフロントエンド(DFE)手段と、
デジタルトランシーバ手段のセットであって、前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段は、前記共有DFE手段に接続され、以下:
アンテナに接続された送信経路手段であって、前記送信経路手段は、送信信号のデジタル予歪(PDP)係数に従い前記アンテナ手段を介して送信信号を結合するトランシーバ手段DFE手段を含む、送信経路手段と、
前記送信経路手段を介して前記アンテナ手段に結合される前記送信信号の入力電力を示すフィードバックデータを測定する受信経路手段と、を含む、デジタルトランシーバ手段のセットと、
前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段について、(i)前記共有DFE手段、又は(ii)前記トランシーバ手段DFE手段が、前記測定されたフィードバックデータに基づき前記DPD係数を計算するかを制御する処理手段と、
を含むトランシーバ。
【0650】
例222。前記処理手段は、前記測定されたフィードバックデータを用いて、前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段の間の不整合の量を識別する、前記DPD係数は、前記不整合を補正するために計算される、例221に記載のトランシーバ。
【0651】
例223。前記測定されたフィードバックデータにより示される、前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段の間の前記不整合は、非線形性差による不整合、プロセス不整合、供給及び接地電位の差、非同一アンテナルーティング、アンテナ配置、温度勾配、アンテナ上の電圧定在波比(VSWR)差、のうちの1つ以上を含む、例221~222の1つ以上に記載のトランシーバ。
【0652】
例224。前記送信経路手段は、前記フィードバックデータに基づき、前記送信信号に前記DPD係数を適用する周波数乗算無線周波数アナログ-デジタル変換器(FM-RFDAC)手段を更に含む、例221~223の1つ以上に記載のトランシーバ。
【0653】
例225。前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段は、前記受信経路手段及び前記送信経路手段に接続されるスイッチング手段を更に含み、前記スイッチング手段は、前記受信経路手段に、(i)前記アンテナ手段、又は(ii)前記送信経路手段を介して前記アンテナ手段に結合される前記送信信号の前記入力電力を示すサンプリング経路手段、のうちの1つを選択的に接続する、例221~224の1つ以上に記載のトランシーバ。
【0654】
例226。前記処理手段は、前記フィードバックデータが所定の値より小さい互いの不整合を示す、前記デジタルトランシーバ手段のセットの中のデジタルトランシーバ手段のサブセットを識別し、前記デジタルトランシーバ手段のサブセットについて、前記DPD計算を実行して、前記トランシーバ手段DFE手段が前記DPD計算を実行することを無効にする、例221~225の1つ以上に記載のトランシーバ。
【0655】
例227。前記処理手段は、前記デジタルトランシーバ手段のセットの中の各デジタルトランシーバ手段について、非線形性の量を識別し、前記共有DFE手段又は前記トランシーバ手段DFE手段が前記非線形性の量に基づき前記DPD係数を計算するかを制御する、例221~226の1つ以上に記載のトランシーバ。
【0656】
例228。前記送信経路手段は、前記アンテナ手段を介してmm波周波数の範囲内の周波数を有する前記送信信号を更に送信する、例221~227の1つ以上に記載のトランシーバ。
【0657】
例229。無線装置手段であって、
共有デジタルフロントエンド(DFE)手段と、
複数のトランシーバ手段であって、前記複数のトランシーバ手段の中の各トランシーバ手段は前記共有DFE手段に接続される、複数のトランシーバ手段と、
処理手段と、
実行可能命令を格納する手段メモリ手段と、
を含み、前記実行可能命令は、前記処理手段により実行されると、前記複数のトランシーバ手段の中の各トランシーバ手段に、
送信経路手段により、送信信号のデジタル予歪(DPD)係数に従い、アンテナ手段を介して前記送信信号を送信させ、
受信経路手段により、前記送信経路手段を介して前記アンテナ手段に結合された前記送信信号の入力電力を示すフィードバックデータを測定させ、
前記複数のトランシーバ手段の中の各トランシーバ手段について、(i)前記共有DFE、又は(ii)前記複数のトランシーバチェーンの中のそれぞれ1つのトランシーバ手段DFE手段が、前記測定されたフィードバックデータに基づき前記DPD係数を計算するかを制御させる、無線装置手段。
【0658】
例230。前記処理手段は、前記測定されたフィードバックデータを用いて、前記複数のトランシーバ手段の中の各トランシーバ手段の間の不整合の量を識別する、前記DPD係数は、前記不整合を補正するために計算される、例229に記載の無線装置手段。
【0659】
例231。前記複数のトランシーバ手段の中の各トランシーバ手段の間の前記不整合は、非線形性差による不整合、プロセス不整合、供給及び接地電位の差、非同一アンテナルーティング、アンテナ配置、温度勾配、アンテナ上の電圧定在波比(VSWR)差、のうちの1つ以上を含む、例229~230の1つ以上に記載の無線装置手段。
【0660】
例232。前記複数のトランシーバ手段の中の各トランシーバ手段は、前記フィードバックデータに基づき、前記送信信号に前記DPD係数を適用する周波数乗算無線周波数アナログ-デジタル変換器(FM-RFDAC)手段を更に含む、例229~231の1つ以上に記載の無線装置手段。
【0661】
例233。前記複数のトランシーバ手段の中の各トランシーバ手段は、前記受信経路手段及び前記送信経路手段に接続されるスイッチング手段を更に含み、前記スイッチング手段は、前記受信経路手段に、(i)前記アンテナ手段、又は(ii)前記送信経路手段を介して前記アンテナ手段に結合される前記送信信号の前記入力電力を示すサンプリング経路手段、のうちの1つを選択的に接続する、例229~232の1つ以上に記載の無線装置手段。
【0662】
例234。前記処理手段は、前記フィードバックデータが所定の値より小さい互いの不整合を示す、前記複数のトランシーバ手段のセットの中のトランシーバ手段のサブセットを識別し、前記トランシーバ手段のサブセットについて、前記DPD計算を実行して、前記トランシーバ手段DFE手段が前記DPD計算を実行することを無効にする、例229~233の1つ以上に記載の無線装置手段。
【0663】
例235。前記処理手段は、前記複数のルトランシーバ手段の中の各トランシーバ手段について、非線形性の量を識別し、前記共有DFE手段又は前記トランシーバ手段DFE手段が前記非線形性の量に基づき前記DPD係数を計算するかを制御する、例229~234の1つ以上に記載の無線装置手段。
【0664】
例236。前記複数のトランシーバ手段の中の各トランシーバ手段の前記送信経路手段は、前記アンテナ手段を介してmm波周波数の範囲内の周波数を有する前記送信信号を送信するよう更に構成される、例229~235の1つ以上に記載の無線装置手段。
【0665】
図示され記載された機器。
【0666】
図示され記載された方法。
< 例 VI >
【0667】
以下の例は更なる態様に関する。
【0668】
例237。結合インダクタであって、
積層結合伝送線路を形成するよう第2金属層の下に配置される第1金属層を含む第1の半分であって、前記第2金属層は第1スパイラル変圧器に接続される、第1の半分と、
第2スパイラル変圧器に接続される前記第1金属層を含む第2の半分と、
を含み、
前記第1スパイラル変圧器及び前記第2スパイラル変圧器は、結合インダクタのセットを形成し、
前記積層結合伝送線路は、等分割キャパシタ回路を形成する、結合インダクタ。
【0669】
例238。前記第1金属層及び前記第2金属層は、相補型金属酸化物半導体(CMOS)プロセスにより形成された層に関連付けられる、例237に記載の結合インダクタ。
【0670】
例239。前記第1スパイラル変圧器及び前記第2スパイラル変圧器は、それぞれ、八角形を有する、例237~238の1つ以上に記載の結合インダクタ。
【0671】
例240。前記第2の半分に含まれる前記第1金属層は、第2積層結合伝送線路を形成するよう該第1金属層上に配置された前記第2金属層を更に含む、例237~239の1つ以上に記載の結合インダクタ。
【0672】
例241。前記第2積層結合伝送線路は、等価分割キャパシタ回路を形成する、例237~240の1つ以上に記載の結合インダクタ。
【0673】
例242。前記第1金属層は、接地シールド層の上面に配置され、前記第1スパイラル変圧器及び前記第2スパイラル変圧器の下の領域は、前記接地シールド層を欠いている、例237~241の1つ以上に記載の結合インダクタ。
【0674】
例243。前記第1スパイラル変圧器及び前記第2スパイラル変圧器は、それぞれ、接地シールド層に接続される接地リングに接続される、例237~242の1つ以上に記載の結合インダクタ。
【0675】
例244。前記接地リングは、八角形を有し、第1接地リング半分及び第2接地リング半分を含み、前記第1接地リング半分及び前記第2接地リング半分は、それぞれ、前記接地シールド層に接続される、例237~243の1つ以上に記載の結合インダクタ。
【0676】
例245。前記第1スパイラル変圧器及び前記第2スパイラル変圧器は、それぞれ前記第1接地リング半分に接続される、例237~244の1つ以上に記載の結合インダクタ。
【0677】
例246。前記第1スパイラル変圧器及び前記第2スパイラル変圧器は、それぞれ、接地シールド層に接続される接地リングに接続され、前記第1スパイラル変圧器及び前記第2スパイラル変圧器は、前記接地シールド層を欠いている前記接地リングの内部に形成された領域内に配置される、例237~245の1つ以上に記載の結合インダクタ。
【0678】
例247。結合インダクタに基づく構成要素であって、
前記結合インダクタの第1の半分に関連付けられた第1ポートであって、前記第1ポートは、積層結合伝送線路を形成するよう第2金属層の下に配置される第1金属層を含み、前記第2金属層は第1スパイラル変圧器に接続される、第1ポートと、
前記結合インダクタの第2の半分に関連付けられた第2ポートであって、前記第2ポートは、第2スパイラル変圧器に接続される前記第1金属層を含む、第2のポートと、
を含み、
前記第1スパイラル変圧器及び前記第2スパイラル変圧器は、結合インダクタのセットを形成し、
前記積層結合伝送線路は、等分割キャパシタ回路を形成する、結合インダクタに基づく構成要素。
【0679】
例248。前記第1金属層及び前記第2金属層は、相補型金属酸化物半導体(CMOS)プロセスにより形成された層に関連付けられる、例247に記載の結合インダクタに基づく構成要素。
【0680】
例249。前記第1ポートは、50Ωソースに接続され、前記第2ポートは、ミリ波(mmW)増幅器の入力に接続される、例248に記載の結合インダクタに基づく構成要素。
【0681】
例250。前記第1ポートは、50Ω負荷に接続され、前記第2ポートは、ミリ波(mmW)増幅器の出力に接続される、例247~249の1つ以上に記載の結合インダクタに基づく構成要素。
【0682】
例251。前記第2の半分に含まれる前記第1金属層は、第2積層結合伝送線路を形成するよう該第1金属層上に配置された前記第2金属層を更に含む、例247~250の1つ以上に記載の結合インダクタに基づく構成要素。
【0683】
例252。前記結合インダクタに基づく構成要素は、トリプレクサ回路の部分を形成し、
前記第1ポートは、無線周波数(RF)ヘッドに関連付けられた信号に結合され、前記信号は、前記トリプレクサ回路により結合される異なる周波数を有する複数の信号の中からのものであり、
前記第2ポートは、前記トリプレクサ回路の出力に結合される、例247~251の1つ以上に記載の結合インダクタに基づく構成要素。
【0684】
例253。前記結合インダクタに基づく構成要素は、前記信号の周波数に従うフィルタ応答を有する前記第1ポートと前記第2ポートとの間の帯域通過フィルタを形成する、例247~252の1つ以上に記載の結合インダクタに基づく構成要素。
【0685】
例254。前記第1スパイラル変圧器及び前記第2スパイラル変圧器は、それぞれ、八角形を有する、例247~253の1つ以上に記載の結合インダクタに基づく構成要素。
【0686】
例255。前記第2積層結合伝送線路は、等価分割キャパシタ回路を形成する、例247~254の1つ以上に記載の結合インダクタに基づく構成要素。
【0687】
例256。前記第1金属層は、接地シールド層の上面に配置され、前記第1スパイラル変圧器及び前記第2スパイラル変圧器の下の領域は、前記接地シールド層を欠いている、例247~255の1つ以上に記載の結合インダクタに基づく構成要素。
【0688】
例257。結合インダクタに基づく構成要素であって、
積層結合伝送線路手段を形成するよう第2金属層の下に配置される第1金属層手段を含む第1の半分であって、前記第2金属層手段は第1スパイラル変圧器手段に接続される、第1の半分と、
第2スパイラル変圧器手段に接続される前記第1金属層手段を含む第2の半分と、
を含み、
前記第1スパイラル変圧器手段及び前記第2スパイラル変圧器手段は、結合インダクタのセットを形成し、
前記積層結合伝送線路手段は、等分割キャパシタ回路を形成する、結合インダクタに基づく構成要素。
【0689】
例258。前記第1金属層手段及び前記第2金属層手段は、相補型金属酸化物半導体(CMOS)プロセスにより形成された層に関連付けられる、例257に記載の結合インダクタに基づく構成要素。
【0690】
例259。前記第1スパイラル変圧器手段及び前記第2スパイラル変圧器手段は、それぞれ、八角形を有する、例257~258の1つ以上に記載の結合インダクタに基づく構成要素。
【0691】
例260。前記第2の半分に含まれる前記第1金属層手段は、第2積層結合伝送線路手段を形成するよう該第1金属層手段上に配置された前記第2金属層手段を更に含む、例257~259の1つ以上に記載の結合インダクタに基づく構成要素。
【0692】
例261。前記第2積層結合伝送線路は、等価分割キャパシタ回路を形成する、例257~260の1つ以上に記載の結合インダクタに基づく構成要素。
【0693】
例262。前記第1金属層手段は、接地シールド層の上面に配置され、前記第1スパイラル変圧器手段及び前記第2スパイラル変圧器手段の下の領域は、前記接地シールド層を欠いている、例257~261の1つ以上に記載の結合インダクタに基づく構成要素。
【0694】
例263。前記第1スパイラル変圧器手段及び前記第2スパイラル変圧器手段は、それぞれ、接地シールド層に接続される接地リングに接続される、例257~262の1つ以上に記載の結合インダクタに基づく構成要素。
【0695】
例264。前記接地リングは、八角形を有し、第1接地リング半分及び第2接地リング半分を含み、前記第1接地リング半分及び前記第2接地リング半分は、それぞれ、前記接地シールド層に接続される、例257~263の1つ以上に記載の結合インダクタに基づく構成要素。
【0696】
例265。前記第1スパイラル変圧器手段及び前記第2スパイラル変圧器手段は、それぞれ前記第1接地リング半分に接続される、例257~264の1つ以上に記載の結合インダクタに基づく構成要素。
【0697】
例266。前記第1スパイラル変圧器手段及び前記第2スパイラル変圧器手段は、それぞれ、接地シールド層に接続される接地リングに接続され、前記第1スパイラル変圧器手段及び前記第2スパイラル変圧器手段は、前記接地シールド層を欠いている前記接地リングの内部に形成された領域内に配置される、例257~265の1つ以上に記載の結合インダクタに基づく構成要素。
【0698】
例267。結合インダクタに基づく構成要素であって、
前記結合インダクタに基づく構成要素の第1の半分に関連付けられた第1ポート手段であって、前記第1ポート手段は、積層結合伝送線路を形成するよう第2金属層手段の下に配置される第1金属層手段を含み、前記第2金属層手段は第1スパイラル変圧器手段に接続される、第1ポート手段と、
前記結合インダクタに基づく構成要素の第2の半分に関連付けられた第2ポート手段であって、前記第2ポート手段は、第2スパイラル変圧器手段に接続される前記第1金属層手段を含む、第2ポート手段と、
を含み、
前記第1スパイラル変圧器手段及び前記第2スパイラル変圧器手段は、結合インダクタのセットを形成し、
前記積層結合伝送線路は、等分割キャパシタ回路を形成する、結合インダクタに基づく構成要素。
【0699】
例268。前記第1金属層手段及び前記第2金属層手段は、相補型金属酸化物半導体(CMOS)プロセスにより形成された層に関連付けられる、例267に記載の結合インダクタに基づく構成要素。
【0700】
例269。前記第1ポート手段は、50Ωソースに接続され、前記第2ポート手段は、ミリ波(mmW)増幅器の入力に接続される、例267~268の1つ以上に記載の結合インダクタに基づく構成要素。
【0701】
例270。前記第1ポート手段は、50Ω負荷に接続され、前記第2ポート手段は、ミリ波(mmW)増幅器の出力に接続される、例267~269の1つ以上に記載の結合インダクタに基づく構成要素。
【0702】
例271。前記第2の半分に含まれる前記第1金属層手段は、第2積層結合伝送線路を形成するよう該第1金属層手段上に配置された前記第2金属層手段を更に含む、例267~270の1つ以上に記載の結合インダクタに基づく構成要素。
【0703】
例272。前記結合インダクタに基づく構成要素は、トリプレクサ手段の部分を形成し、
前記第1ポート手段は、無線周波数(RF)ヘッドに関連付けられた信号に結合され、前記信号は、前記トリプレクサ手段により結合される異なる周波数を有する複数の信号の中からのものであり、
前記第2ポート手段は、前記トリプレクサ手段の出力に結合される、例267~271の1つ以上に記載の結合インダクタに基づく構成要素。
【0704】
例273。前記結合インダクタに基づく構成要素は、前記信号の周波数に従うフィルタ応答を有する前記第1ポート手段と前記第2ポート手段との間の帯域通過フィルタを形成する、例267~272の1つ以上に記載の結合インダクタに基づく構成要素。
【0705】
例274。前記第1スパイラル変圧器手段及び前記第2スパイラル変圧器手段は、それぞれ、八角形を有する、例267~273の1つ以上に記載の結合インダクタに基づく構成要素。
【0706】
例275。前記第2積層結合伝送線路は、等価分割キャパシタ回路を形成する、例267~274の1つ以上に記載の結合インダクタに基づく構成要素。
【0707】
例276。前記第1金属層手段は、接地シールド層の上面に配置され、前記第1スパイラル変圧器手段及び前記第2スパイラル変圧器手段の下の領域は、前記接地シールド層を欠いている、例267~275の1つ以上に記載の結合インダクタに基づく構成要素。
【0708】
図示され記載された機器。
【0709】
図示され記載された方法。
< 例 VII >
【0710】
以下の例は更なる態様に関する。
【0711】
例277。無線ヘッドであって、
少なくとも1つのトランシーバチェーンを含むトランシーバダイと、
前記少なくとも1つのトランシーバチェーンに接続されたフロントエンドダイと、
前記フロントエンドダイに接続されたアンテナアレイダイと、
を含み、前記少なくとも1つのトランシーバチェーンは、前記フロントエンドダイ及び前記アンテナダイと共に、前記無線ヘッドの外部にあるモデムとのデジタルデータ通信に基づき、装置との無線データ通信を促進するよう構成される、無線ヘッド。
【0712】
例278。前記トランシーバダイは、可撓性フラットケーブル(FFC)又は可撓性プリント回路ケーブル(FPC)のうちの1つを含むデジタルケーブルを介して前記モデムに接続される、例277に記載の無線ヘッド。
【0713】
例279。前記トランシーバダイは、複数のトランシーバチェーンと、共通デジタルフロントエンドと、を更に含み、前記共通デジタルフロントエンドは、前記モデム及び前記複数のトランシーバチェーンのうちの各々とのデジタルデータ通信を促進するよう構成される、例277~278の1つ以上に記載の無線ヘッド。
【0714】
例280。前記少なくとも1つのトランシーバチェーンと前記モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例277~279の1つ以上に記載の無線ヘッド。
【0715】
例281。前記アンテナアレイダイは、複数のアンテナ素子を含み、前記複数のトランシーバチェーンの各々は、前記複数のアンテナ素子のうちのそれぞれ1つに接続される、例277~280の1つ以上に記載の無線ヘッド。
【0716】
例282。前記複数のトランシーバチェーンのうちの各々は、前記共通デジタルフロントエンドを介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ1つに信号を供給するよう構成される、例277~281の1つ以上に記載の無線ヘッド。
【0717】
例283。前記複数のトランシーバチェーンのうちの各々は、受信チェーン及び送信チェーンを含み、それぞれの送信チェーン及び受信チェーンは、前記共通デジタルフロントエンドに接続されたトランシーバデジタルフロントエンドを含む、例277~282の1つ以上に記載の無線ヘッド。
【0718】
例284。前記トランシーバダイは、複数のトランシーバチェーンを更に含み、
直交LO信号を生成するよう構成される局部発振器(LO)回路、を更に含み、
前記複数のトランシーバチェーンのうちの各々は、前記LO回路により生成された個別直交LO信号セットを利用する、例277~283の1つ以上に記載の無線機。
【0719】
例285。無線ヘッドであって、
複数のトランシーバチェーンを含むトランシーバダイと、
前記複数のトランシーバチェーンの各々に接続されたフロントエンドダイと、
複数のアンテナ素子であって、前記複数のアンテナ素子の中の各アンテナ素子は、前記フロントエンドダイを介して前記複数のトランシーバチェーンのうちのそれぞれ1つに接続される、複数のアンテナ素子と、
を含み、前記複数のトランシーバチェーンの各々は、前記フロントエンドダイおよび前記複数のアンテナ素子と共に、前記無線ヘッドの外部にあるモデムとのデジタルデータ通信に基づき、装置との無線データ通信を促進するよう構成される、無線ヘッド。
【0720】
例286。前記複数のトランシーバチェーンの各々は、可撓性フラットケーブル(FFC)又は可撓性プリント回路ケーブル(FPC)のうちの1つを含むデジタルケーブルを介して前記モデムに接続される、例285に記載の無線ヘッド。
【0721】
例287。前記トランシーバダイは、共通デジタルフロントエンドを更に含み、前記共通デジタルフロントエンドは、前記モデム及び前記複数のトランシーバチェーンのうちの各々とのデジタルデータ通信を実現するよう構成される、例285~286の1つ以上に記載の無線ヘッド。
【0722】
例288。前記複数のトランシーバチェーンの各々と前記モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例285~287の1つ以上に記載の無線ヘッド。
【0723】
例289。前記複数のトランシーバチェーンのうちの各々は、前記共通デジタルフロントエンドを介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ1つに信号を供給するよう構成される、例285~288の1つ以上に記載の無線ヘッド。
【0724】
例290。前記複数のトランシーバチェーンのうちの各々は、受信チェーン及び送信チェーンを含み、それぞれの送信チェーン及び受信チェーンは、前記共通デジタルフロントエンドに接続されたトランシーバデジタルフロントエンドを含む、例285~289の1つ以上に記載の無線ヘッド。
【0725】
例291。前記トランシーバダイは、直交LO信号を生成するよう構成される局部発振器(LO)回路を更に含み、
前記複数のトランシーバチェーンのうちの各々は、前記LO回路により生成された個別直交LO信号セットを利用する、例285~290の1つ以上に記載の無線ヘッド。
【0726】
例292。前記装置との前記無線データ通信は、ミリ波(mm-wave)周波数を含む周波数範囲に従う、例285~291の1つ以上に記載の無線ヘッド。
【0727】
例293。無線機であって、
無線ヘッドであって、少なくとも1つのトランシーバチェーンと、前記少なくとも1つのトランシーバチェーンに接続されたフロントエンドダイと、前記フロントエンドダイに接続されたアンテナアレイダイと、を含む無線ヘッドと、
前記無線ヘッドの外部にあるモデムであって、前記モデムはデジタル通信リンクを介して前記無線ヘッドに結合される、モデムと、
を含み、前記少なくとも1つのトランシーバチェーンは、前記フロントエンドダイ及び前記アンテナダイと共に、前記デジタル通信リンクを介する前記モデムとのデジタルデータ通信に基づき、装置と無線で通信するよう構成される、無線機。
【0728】
例294。デジタル通信リンクは、可撓性フラットケーブル(FFC)又は可撓性プリント回路ケーブル(FPC)のうちの1つを含む、例293に記載の無線機。
【0729】
例295。前記トランシーバダイは、複数のトランシーバチェーンと、共通デジタルフロントエンドと、を更に含み、前記共通デジタルフロントエンドは、前記モデム及び前記複数のトランシーバチェーンのうちの各々とのデジタルデータ通信を促進するよう構成される、例293~294の1つ以上に記載の無線機。
【0730】
例296。前記少なくとも1つのトランシーバチェーンと前記外部モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例293~295の1つ以上に記載の無線機。
【0731】
例297。前記アンテナアレイダイは、複数のアンテナ素子を含み、前記複数のトランシーバチェーンの各々は、前記複数のアンテナ素子のうちのそれぞれ1つに接続される、例293~296の1つ以上に記載の無線機。
【0732】
例298。前記複数のトランシーバチェーンのうちの各々は、前記共通デジタルフロントエンドを介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ1つに信号を供給するよう構成される、例293~297の1つ以上に記載の無線機。
【0733】
例299。前記複数のトランシーバチェーンのうちの各々は、受信チェーン及び送信チェーンを含み、それぞれの送信チェーン及び受信チェーンは、前記共通デジタルフロントエンドに接続されたトランシーバデジタルフロントエンドを含む、例293~298の1つ以上に記載の無線機。
【0734】
例300。前記トランシーバダイは、複数のトランシーバチェーンを更に含み、
直交LO信号を生成するよう構成される局部発振器(LO)回路、を更に含み、
前記複数のトランシーバチェーンのうちの各々は、前記LO回路により生成された個別直交LO信号セットを利用する、例293~299の1つ以上に記載の無線機。
【0735】
例301。無線ヘッドであって、
少なくとも1つのトランシーバチェーン手段を含むトランシーバ手段と、
前記少なくとも1つのトランシーバチェーン手段に接続されたフロントエンド手段と、
前記フロントエンド手段に接続されたアンテナアレイ手段と、
を含み、前記少なくとも1つのトランシーバチェーン手段は、前記フロントエンド手段及び前記アンテナ手段と共に、前記無線ヘッドの外部にあるモデムとのデジタルデータ通信に基づき、装置との無線データ通信を実現するよう構成される、無線ヘッド。
【0736】
例302。前記トランシーバ手段は、可撓性フラットケーブル(FFC)又は可撓性プリント回路ケーブル(FPC)のうちの1つを含むデジタルケーブルを介して前記モデムに接続される、例301に記載の無線ヘッド。
【0737】
例303。前記トランシーバ手段は、複数のトランシーバチェーン手段と、共通デジタルフロントエンド手段と、を更に含み、前記共通デジタルフロントエンド手段は、前記モデム及び前記複数のトランシーバチェーン手段のうちの各々とのデジタルデータ通信を実現する、例301~302の1つ以上に記載の無線ヘッド。
【0738】
例304。前記少なくとも1つのトランシーバチェーン手段と前記モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例301~303の1つ以上に記載の無線ヘッド。
【0739】
例305。前記アンテナアレイ手段は、複数のアンテナ素子を含み、前記複数のトランシーバチェーン手段の各々は、前記複数のアンテナ素子のうちのそれぞれ1つに接続される、例301~304の1つ以上に記載の無線ヘッド。
【0740】
例306。前記複数のトランシーバチェーン手段のうちの各々は、前記共通デジタルフロントエンド手段を介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ1つに信号を供給する、例301~305の1つ以上に記載の無線ヘッド。
【0741】
例307。前記複数のトランシーバチェーン手段のうちの各々は、受信チェーン手段及び送信チェーン手段を含み、それぞれの送信チェーン手段及び受信チェーン手段は、前記共通デジタルフロントエンド手段に接続されたトランシーバデジタルフロントエンド手段を含む、例301~306の1つ以上に記載の無線ヘッド。
【0742】
例308。前記トランシーバ手段は、複数のトランシーバチェーン手段を更に含み、
直交LO信号を生成するよう構成される局部発振器(LO)手段、を更に含み、
前記複数のトランシーバチェーン手段のうちの各々は、前記LO手段により生成された個別直交LO信号セットを利用する、例301~307の1つ以上に記載の無線ヘッド。
【0743】
例309。無線ヘッドであって、
複数のトランシーバチェーン手段を含むトランシーバ手段と、
前記複数のトランシーバチェーン手段の各々に接続されたフロントエンド手段と、
複数のアンテナ素子であって、前記複数のアンテナ素子の中の各アンテナ素子は、前記フロントエンド手段を介して前記複数のトランシーバチェーン手段のうちのそれぞれ1つに接続される、複数のアンテナ素子と、
を含み、前記複数のトランシーバチェーン手段の各々は、前記フロントエンド手段および前記複数のアンテナ素子と共に、前記無線ヘッドの外部にあるモデムとのデジタルデータ通信に基づき、装置との無線データ通信を実現するよう構成される、無線ヘッド。
【0744】
例310。前記複数のトランシーバチェーン手段の各々は、可撓性フラットケーブル(FFC)又は可撓性プリント回路ケーブル(FPC)のうちの1つを含むデジタルケーブルを介して前記モデムに接続される、例309に記載の無線ヘッド。
【0745】
例311。前記トランシーバ手段は、共通デジタルフロントエンド手段を更に含み、前記共通デジタルフロントエンド手段は、前記モデム及び前記複数のトランシーバチェーン手段のうちの各々とのデジタルデータ通信を実現する、例309~310の1つ以上に記載の無線ヘッド。
【0746】
例312。前記複数のトランシーバチェーン手段の各々と前記モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例309~311の1つ以上に記載の無線ヘッド。
【0747】
例313。前記複数のトランシーバチェーン手段のうちの各々は、前記共通デジタルフロントエンド手段を介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ1つに信号を供給する、例309~312の1つ以上に記載の無線ヘッド。
【0748】
例314。前記複数のトランシーバチェーン手段のうちの各々は、受信チェーン手段及び送信チェーン手段を含み、それぞれの送信チェーン手段及び受信チェーン手段は、前記共通デジタルフロントエンド手段に接続されたトランシーバデジタルフロントエンド手段を含む、例309~313の1つ以上に記載の無線ヘッド。
【0749】
例315。前記トランシーバ手段は、直交LO信号を生成するよう構成される局部発振器(LO)手段を更に含み、
前記複数のトランシーバチェーン手段のうちの各々は、前記LO手段により生成された個別直交LO信号セットを利用する、例309~314の1つ以上に記載の無線ヘッド。
【0750】
例316。前記装置との前記無線データ通信は、ミリ波(mm-wave)周波数を含む周波数範囲に従う、例309~315の1つ以上に記載の無線ヘッド。
【0751】
例317。無線機であって、
無線ヘッド手段であって、少なくとも1つのトランシーバチェーン手段と、前記少なくとも1つのトランシーバチェーン手段に接続されたフロントエンド手段と、前記フロントエンド手段に接続されたアンテナアレイ手段と、を含む無線ヘッド手段と、
前記無線ヘッド手段の外部にあるモデムであって、前記モデムはデジタル通信リンクを介して前記無線ヘッドに結合される、モデムと、
を含み、前記少なくとも1つのトランシーバチェーン手段は、前記フロントエンド手段及び前記アンテナ手段と共に、前記デジタル通信リンクを介する前記モデムとのデジタルデータ通信に基づき、装置と無線で通信するよう構成される、無線機。
【0752】
例318。デジタル通信リンクは、可撓性フラットケーブル(FFC)又は可撓性プリント回路ケーブル(FPC)のうちの1つを含む、例317に記載の無線機。
【0753】
例319。前記トランシーバ手段は、複数のトランシーバチェーン手段と、共通デジタルフロントエンド手段と、を更に含み、前記共通デジタルフロントエンド手段は、前記モデム及び前記複数のトランシーバチェーン手段のうちの各々とのデジタルデータ通信を実現する、例317~318の1つ以上に記載の無線機。
【0754】
例320。前記少なくとも1つのトランシーバチェーン手段と前記モデムとの間の前記デジタルデータ通信は、シリアルデジタルインタフェースに従う、例317~319の1つ以上に記載の無線機。
【0755】
例321。前記アンテナアレイ手段は、複数のアンテナ素子を含み、前記複数のトランシーバチェーン手段の各々は、前記複数のアンテナ素子のうちのそれぞれ1つに接続される、例317~320の1つ以上に記載の無線機。
【0756】
例322。前記複数のトランシーバチェーン手段のうちの各々は、前記共通デジタルフロントエンド手段を介して受信されたデジタルデータに基づく振幅及び信号重み付けを有する前記複数のアンテナ素子のうちのそれぞれ1つに信号を供給する、例317~321の1つ以上に記載の無線機。
【0757】
例323。前記複数のトランシーバチェーン手段のうちの各々は、受信チェーン手段及び送信チェーン手段を含み、それぞれの送信チェーン手段及び受信チェーン手段は、前記共通デジタルフロントエンド手段に接続されたトランシーバデジタルフロントエンド手段を含む、例317~322の1つ以上に記載の無線機。
【0758】
例324。前記トランシーバ手段は、複数のトランシーバチェーン手段を更に含み、
直交LO信号を生成するよう構成される局部発振器(LO)手段、を更に含み、
前記複数のトランシーバチェーン手段のうちの各々は、前記LO手段により生成された個別直交LO信号セットを利用する、例317~323の1つ以上に記載の無線機。
【0759】
図示され記載された機器。
【0760】
図示され記載された方法。
< 例 VIII >
【0761】
以下の例は更なる態様に関する。
【0762】
例325。ケーブルであって、
可撓性ケーブルと、
前記可撓性ケーブルの第1の側に接続されるアンテナアレイダイと、
前記可撓性ケーブルの第2の側に接続される無線周波数集積回路(RFIC)であって、前記第1の側及び前記第2の側は、前記可撓性ケーブルの互いに反対の側にある、RFICと、
を含み、前記RFICは、前記可撓性ケーブルを介して前記アンテナアレイダイに接続される、ケーブル。
【0763】
例326。前記RFICは、無線ヘッドの部分を形成するフロントエンド及びトランシーバを含む、例325に記載のケーブル。
【0764】
例327。前記可撓性ケーブルは、デジタル差動データ信号方式をサポートするよう構成される1つ以上の金属トレースを含む、例325~326の1つ以上に記載のケーブル。
【0765】
例328。前記可撓性ケーブルは、デジタル差動データ信号方式プロトコルに従い、前記1つ以上の金属トレースを用いて、前記RFICとモデムとの間でデジタルベースバンドデータをシリアル通信するよう構成される、例325~327の1つ以上に記載のケーブル。
【0766】
例329。前記可撓性ケーブルは、第1データレートに従い前記RFICと前記モデムとの間のデジタルベースバンドデータの前記シリアル通信を可能にするよう構成され、
前記可撓性ケーブルは、前記第1データレートより小さい第2データレートに従い、1つ以上の制御信号の通信を可能にするよう構成される1つ以上の追加金属トレースを更に含む、例325~328の1つ以上に記載のケーブル。
【0767】
例330。前記モデムは、遠隔装置ボードに関連付けられ、
前記RFIC、前記アンテナアレイチップ、及び前記装置ボードは、ケーブルコネクタを使用しないで、前記可撓性ケーブルを介して互いに直接接続される、例325~329の1つ以上に記載のケーブル。
【0768】
例331。前記アンテナアレイダイは、非導電性接着剤により、前記可撓性ケーブルの前記第1の側に接続されて、前記アンテナアレイダイと前記可撓性ケーブルとの間に非ガルバニック電磁結合が形成されるようにする、例325~330の1つ以上に記載のケーブル。
【0769】
例332。前記RFICは、前記可撓性ケーブルにより、前記アンテナアレイダイと前記可撓性ケーブルとの間に形成される非ガルバニック電磁結合の片側に接続される、例325~331の1つ以上に記載のケーブル。
【0770】
例333。前記可撓性ケーブルは、複数の層を含み、前記複数の層のうちの少なくとも1つは、電圧供給プレーンに関連付けられる、例325~332の1つ以上に記載のケーブル。
【0771】
例334。前記可撓性ケーブルは、多層である液晶ポリマー(LCP)で構成され、マイクロビアを含む、例325~333の1つ以上に記載のケーブル。
【0772】
例335。ケーブルであって、
可撓性ケーブルと、
アンテナアレイダイと、
無線周波数集積回路(RFIC)と、
を含み、
前記可撓性ケーブルは、複数の層であって、該複数の層の部分がマイクロビアと相互接続される、複数の層を含み、
前記マイクロビアは、前記アンテナアレイダイの部分を、前記可撓性ケーブルの前記複数の層に渡り前記RFICの部分に接続するよう機能する、ケーブル。
【0773】
例336。前記アンテナアレイダイは、前記可撓性ケーブルの第1の側に接続され、
前記RFICは、前記可撓性ケーブルの第2の側に接続され、前記第1の側及び前記第2の側は、前記可撓性ケーブルの互いに反対の側にある、例335に記載のケーブル。
【0774】
例337。前記RFICは、無線ヘッドの部分を形成するフロントエンド及びトランシーバを含む、例335~336の1つ以上に記載のケーブル。
【0775】
例338。前記可撓性ケーブルは、デジタル差動データ信号方式をサポートするよう構成される1つ以上の金属トレースを含む、例335~337の1つ以上に記載のケーブル。
【0776】
例339。前記可撓性ケーブルは、デジタル差動データ信号方式プロトコルに従い、前記1つ以上の金属トレースを用いて、前記RFICとモデムとの間でデジタルベースバンドデータをシリアル通信するよう構成される、例335~338の1つ以上に記載のケーブル。
【0777】
例340。前記可撓性ケーブルは、第1データレートに従い前記RFICと前記モデムとの間のデジタルベースバンドデータの前記シリアル通信を可能にするよう構成され、
前記可撓性ケーブルは、前記第1データレートより小さい第2データレートに従い、1つ以上の制御信号の通信を可能にするよう構成される1つ以上の追加金属トレースを更に含む、例335~339の1つ以上に記載のケーブル。
【0778】
例341。前記モデムは、遠隔装置ボードに関連付けられ、
前記RFIC、前記アンテナアレイチップ、及び前記装置ボードは、ケーブルコネクタを使用しないで、前記可撓性ケーブルを介して互いに直接接続される、例335~340の1つ以上に記載のケーブル。
【0779】
例342。前記アンテナアレイダイは、非導電性接着剤により、前記可撓性ケーブルの前記第1の側に接続され、非ガルバニック電磁結合が前記アンテナアレイダイと前記可撓性ケーブルとの間に形成され、
前記RFICは、前記可撓性ケーブルを介して、前記アンテナアレイダイと前記可撓性ケーブルとの間に形成された前記非ガルバニック電磁結合の片側にガルバニック結合される、例335~341の1つ以上に記載のケーブル。
【0780】
例343。前記可撓性ケーブルの前記複数の層のうちの少なくとも1つは、電圧供給プレーンに関連付けられる、例335~342の1つ以上に記載のケーブル。
【0781】
例344。前記可撓性ケーブルは、多層である液晶ポリマー(LCP)で構成され、マイクロビアを含む、例335~343の1つ以上に記載のケーブル。
【0782】
例345。ケーブル手段であって、
可撓性ケーブル手段と、
前記可撓性ケーブル手段の第1の側に接続されるアンテナアレイ手段と、
前記可撓性ケーブル手段の第2の側に接続される無線周波数集積回路(RFIC)手段であって、前記第1の側及び前記第2の側は、前記可撓性ケーブル手段の互いに反対の側にある、RFIC手段と、
を含み、前記RFIC手段は、前記可撓性ケーブル手段を介して前記アンテナアレイ手段に接続される、ケーブル手段。
【0783】
例346。前記RFIC手段は、無線ヘッドの部分を形成するフロントエンド及びトランシーバ手段を含む、例345に記載のケーブル手段。
【0784】
例347。前記可撓性ケーブル手段は、デジタル差動データ信号方式をサポートするよう構成される1つ以上の金属トレースを含む、例345~346の1つ以上に記載のケーブル手段。
【0785】
例348。前記可撓性ケーブル手段は、デジタル差動データ信号方式プロトコルに従い、前記1つ以上の金属トレースを用いて、前記RFIC手段とモデム手段との間でデジタルベースバンドデータをシリアル通信するよう構成される、例345~347の1つ以上に記載のケーブル手段。
【0786】
例349。前記可撓性ケーブル手段は、第1データレートに従い前記RFIC手段と前記モデム手段との間のデジタルベースバンドデータの前記シリアル通信を可能にし、
前記可撓性ケーブル手段は、前記第1データレートより小さい第2データレートに従い、1つ以上の制御信号の通信を可能にする1つ以上の追加金属トレースを更に含む、例345~348の1つ以上に記載のケーブル手段。
【0787】
例350。前記モデム手段は、遠隔装置ボードに関連付けられ、
前記RFIC手段、前記アンテナアレイ手段、及び前記装置ボードは、ケーブルコネクタを使用しないで、前記可撓性ケーブル手段を介して互いに直接接続される、例345~349の1つ以上に記載のケーブル手段。
【0788】
例351。前記アンテナアレイ手段は、非導電性接着剤により、前記可撓性ケーブル手段の前記第1の側に接続されて、前記アンテナアレイ手段と前記可撓性ケーブル手段との間に非ガルバニック電磁結合が形成されるようにする、例345~350の1つ以上に記載のケーブル手段。
【0789】
例352。前記RFIC手段は、前記可撓性ケーブル手段により、前記アンテナアレイ手段と前記可撓性ケーブル手段との間に形成される非ガルバニック電磁結合の片側に接続される、例345~351の1つ以上に記載のケーブル手段。
【0790】
例353。前記可撓性ケーブル手段は、複数の層を含み、前記複数の層のうちの少なくとも1つは、電圧供給プレーンに関連付けられる、例345~352の1つ以上に記載のケーブル手段。
【0791】
例354。前記可撓性ケーブル手段は、多層である液晶ポリマー(LCP)で構成され、マイクロビアを含む、例345~353の1つ以上に記載のケーブル手段。
【0792】
例355。ケーブル手段であって、
可撓性ケーブル手段と、
アンテナアレイ手段と、
無線周波数集積回路(RFIC)手段と、
を含み、
前記可撓性ケーブル手段は、複数の層であって、該複数の層の部分がマイクロビアと相互接続される、複数の層を含み、
前記マイクロビアは、前記アンテナアレイ手段の部分を、前記可撓性ケーブル手段の前記複数の層に渡り前記RFIC手段の部分に接続するよう機能する、ケーブル手段。
【0793】
例356。前記アンテナアレイ手段は、前記可撓性ケーブル手段の第1の側に接続され、
前記RFIC手段は、前記可撓性ケーブル手段の第2の側に接続され、前記第1の側及び前記第2の側は、前記可撓性ケーブル手段の互いに反対の側にある、例355に記載のケーブル手段。
【0794】
例357。前記RFIC手段は、無線ヘッド手段の部分を形成するフロントエンド手段及びトランシーバ手段を含む、例355~356の1つ以上に記載のケーブル手段。
【0795】
例358。前記可撓性ケーブル手段は、デジタル差動データ信号方式をサポートするよう構成される1つ以上の金属トレースを含む、例355~357の1つ以上に記載のケーブル手段。
【0796】
例359。前記可撓性ケーブル手段は、デジタル差動データ信号方式プロトコルに従い、前記1つ以上の金属トレースを用いて、前記RFIC手段とモデム手段との間でデジタルベースバンドデータをシリアル通信するよう構成される、例355~358の1つ以上に記載のケーブル手段。
【0797】
例360。前記可撓性ケーブル手段は、第1データレートに従い前記RFIC手段と前記モデム手段との間のデジタルベースバンドデータの前記シリアル通信を可能にし、
前記可撓性ケーブル手段は、前記第1データレートより小さい第2データレートに従い、1つ以上の制御信号の通信を可能にするよう構成される1つ以上の追加金属トレースを更に含む、例355~359の1つ以上に記載のケーブル手段。
【0798】
例361。前記モデム手段は、遠隔装置ボードに関連付けられ、
前記RFIC手段、前記アンテナアレイ手段、及び前記装置ボードは、ケーブルコネクタを使用しないで、前記可撓性ケーブル手段を介して互いに直接接続される、例355~360の1つ以上に記載のケーブル手段。
【0799】
例362。前記アンテナアレイ手段は、非導電性接着剤により、前記可撓性ケーブル手段の前記第1の側に接続され、非ガルバニック電磁結合が前記アンテナアレイ手段と前記可撓性ケーブル手段との間に形成され、
前記RFIC手段は、前記可撓性ケーブル手段を介して、前記アンテナアレイ手段と前記可撓性ケーブル手段との間に形成された前記非ガルバニック電磁結合の片側にガルバニック結合される、例355~361の1つ以上に記載のケーブル手段。
【0800】
例363。前記可撓性ケーブル手段の前記複数の層のうちの少なくとも1つは、電圧供給プレーンに関連付けられる、例355~362の1つ以上に記載のケーブル手段。
【0801】
例364。前記可撓性ケーブル手段は、多層である液晶ポリマー(LCP)で構成され、マイクロビアを含む、例355~363の1つ以上に記載のケーブル手段。
【0802】
図示され記載された機器。
【0803】
図示され記載された方法。
<< 結論 >>
【0804】
本願明細書を通じて、M、N、K、等のような、特定の構成要素の任意の適切な数を示すために、数値変数が提供された。提供された例のうちの幾つかでは、数値変数は、説明を容易にするために繰り返されることがある。しかしながら、本願明細書に記載の態様は、これらの例に限定されず、同じ数値変数の接尾辞により表される構成要素は、互いに等しい必要はない。例えば、
図15を参照すると、アンテナ1514.1~1514.K及び送信チェーン1512.1~1512.Kは、それぞれ、「K」という数値変数接尾辞として共有するが、態様は、所望の適用に基づき互いにこれらの構成要素の数が同じであること又は異なることを含む。
【0805】
特定の態様の前述の説明は、他者が、過度の実験を伴わず、及び本開示の汎用的概念から逸脱することなく、当分野の通常の知識の適用により、このような特定の態様のような種々の適用のために直ちに変更及び/又は適応できるように、本開示の汎用的特性を十分に開示する。従って、このような適応及び変更は、本願明細書で提示した教示及び指針に基づき、本開示の態様の均等な意味及び範囲内に包含される。理解されるべきことに、本願明細書の表現法及び用語は、説明の目的であり、限定ではなく、従って、本願明細書の用語及び表現法は、教示及び指針の観点で当業者により解釈されるべきである。
【0806】
明細書における「一態様」、「態様」、「例示的な態様」等の表現は、記載される態様が、特定の特徴、構造、又は特性を含み得るが、全ての態様が必ずしも該特定の特徴、構造、又は特性を含まなくてよいことを示す。更に、このような語句は、必ずしも同じ態様を参照しない。更に、特定の特徴、構造、又は特性がある態様と関連して記載されるとき、本願明細書に明示的に記載されるか否かに関わらず、他の態様に関連するこのような特徴、構造、又は特性に影響を与えることが、当業者の知識の範囲内であると言える。
【0807】
本願明細書に記載の例示的な態様は、説明目的で提供され、限定ではない。他の例示的な態様が可能であり、例示的な態様に変更が行われてよい。従って、本願明細書は、本開示を限定することを意味しない。むしろ、本開示の範囲は、以下の請求の範囲及びその均等物によってのみ定義される。
【0808】
態様は、ハードウェア(例えば、回路)、ファームウェア、ソフトウェア、又はそれらの任意の組み合わせで実装されてよい。態様は、1つ以上のプロセッサにより読み出され実行され得る、機械可読媒体に格納された命令として実装されてもよい。機械可読媒体は、機械(例えば、コンピューティング装置)により読み取り可能な形式で情報を格納又は送信する任意のメカニズムを含んでよい。例えば、機械可読媒体は、ROM(read only memory)、RAM(random access memory)、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリ装置、電気/光記憶媒体、フラッシュメモリ装置、電気/光/音響又は他の形式の伝搬信号(例えば、搬送波、赤外信号、デジタル信号、等)、等を含んでよい。更に、ファームウェア、ソフトウェア、ルーチン、命令は、特定の動作を実行するよう本願明細書に記載され得る。しかしながら、理解されるべきことに、このような記載は、単なる便宜上のものである。従って、このような動作は、実際に、コンピューティング装置、プロセッサ、制御部、又は該ファームウェア、ソフトウェア、ルーチン、命令などを実行する他の装置から生じる。さらに、実装の変形のうちの任意のものは、汎用コンピュータにより実行されてよい。
【0809】
議論を目的として、用語「プロセッサ回路」は、回路、プロセッサ、ロジック、又はそれらの組み合わせであると理解されるべきである。例えば、回路は、アナログ回路、デジタル回路、状態機械ロジック、他の構造的電子ハードウェア、又はそれらの組み合わせを含み得る。プロセッサは、マイクロプロセッサ、デジタル信号プロセッサ(DSP)、又は他のハードウェアプロセッサを含み得る。プロセッサは、本願明細書に記載の態様に従い、対応する機能を実行するための命令により「ハードコード」され得る。代替として、プロセッサは、内部及び/又は外部メモリにアクセスして、該メモリに格納された命令を読み出すことができる。該命令は、プロセッサにより実行されると、プロセッサに関連付けられた対応する機能、及び/又はプロセッサを有する構成要素の動作に関連付けられた1つ以上の機能及び/又は動作を実行する。
【0810】
本願明細書に記載の例示的な態様のうちの1つ以上では、プロセッサ回路は、データ及び/又は命令を格納するメモリを含み得る。メモリは、例えば、読み出し専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、フラッシュメモリ、磁気記憶媒体、光ディスク、消去可能プログラマブル読み出し専用メモリ(EPROM)、及びプログラマブル読み出し専用メモリ(PROM)を含む、任意のよく知られた揮発性及び/又は不揮発性メモリであり得る。メモリは、非取り外し可能、取り外し可能、又はそれらの組み合わせであり得る。