特許 7350982 半導体デバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-15

(45)【発行日】2023-09-26

(54)【発明の名称】半導体デバイス及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20230919BHJP

   H01L 29/812 20060101ALI20230919BHJP

   H01L 29/778 20060101ALI20230919BHJP

【ＦＩ】

H01L29/80 B

H01L29/80 H

【請求項の数】 11

(21)【出願番号】P 2022505583

(86)(22)【出願日】2020-08-07

(65)【公表番号】

(43)【公表日】2022-09-30

(86)【国際出願番号】 CN2020107819

(87)【国際公開番号】W WO2021023300

(87)【国際公開日】2021-02-11

【審査請求日】2022-01-27

(31)【優先権主張番号】201910726333.5

(32)【優先日】2019-08-07

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】515295706

【氏名又は名称】蘇州能訊高能半導体有限公司

【氏名又は名称原語表記】ＤＹＮＡＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ，ＩＮＣ．

【住所又は居所原語表記】Ｎｏ．１８ Ｃｈｅｎｆｅｎｇ Ｒｏａｄ，Ｙｕｓｈａｎ Ｔｏｗｎ，Ｋｕｎｓｈａｎ Ｃｉｔｙ，Ｊｉａｎｇｓｕ Ｐｒｏｖｉｎｃｅ ２１５３００，Ｃｈｉｎａ

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際弁理士法人

(72)【発明者】

【氏名】趙 樹峰

【審査官】鈴木 聡一郎

(56)【参考文献】

【文献】中国特許出願公開第１０９７８６４５３（ＣＮ，Ａ）

【文献】特開平０８－２６４７６１（ＪＰ，Ａ）

【文献】特表２０１３－５０３４８３（ＪＰ，Ａ）

【文献】特開２００２－１１０７０２（ＪＰ，Ａ）

【文献】中国特許出願公開第１０７５４６２６５（ＣＮ，Ａ）

【文献】特開２００２－１５８３５５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

基板と、多層半導体層と、誘電体層と、ゲートと、ソースと、ドレインとを含む半導体デバイスであって、
前記多層半導体層は、前記基板の一方側に位置し、前記多層半導体層の前記基板から遠い側には、ゲートチャネル第１部分が形成され、前記ゲートチャネル第１部分は、前記多層半導体層の内部に位置する底面と、前記多層半導体層の表面に位置する第１開口とを含み、前記第１開口の前記基板における垂直投影は、前記底面の前記基板における垂直投影をカバーし、
前記誘電体層は、前記多層半導体層の前記基板から遠い側に位置し、前記誘電体層には、前記誘電体層を貫通するゲートチャネル第２部分が形成され、前記ゲートチャネル第１部分及び前記ゲートチャネル第２部分は、ゲートチャネルを構成し、前記ゲートチャネル第２部分は、前記誘電体層の前記基板に近い側の表面に位置する第２開口と、前記誘電体層の前記基板から遠い側の表面に位置する第３開口とを含み、前記第３開口の前記基板における垂直投影は、前記第２開口の前記基板における垂直投影をカバーし、かつ前記第３開口の開口面積は、前記第２開口の開口面積よりも大きく、
前記ゲートは、前記ゲートチャネル内に位置し、前記ソース及びドレインは、前記多層半導体層の前記基板から遠い側に位置し、前記ゲートは、前記ソースと前記ドレインとの間に位置し、
前記ゲートの前記基板から遠い側の表面は、前記ゲートチャネル第２部分の前記第３開口の縁に密接することを特徴とする、半導体デバイス。

【請求項2】

前記ソースが前記ドレインを指す方向において、前記底面の延在長さはＬ３であり、ただし、Ｌ３≦０．２５μｍであることを特徴とする、請求項１に記載の半導体デバイス。

【請求項3】

前記第２開口の前記基板における垂直投影は、前記第１開口の前記基板における垂直投影に重なり合い、前記ゲートチャネル第２部分は、前記第２開口と前記第３開口とを接続する第１側壁をさらに含み、前記ゲートチャネル第１部分は、前記底面と前記第１開口とを接続する第２側壁をさらに含み、前記ソースが前記ドレインを指す方向において、前記第１側壁の前記基板における垂直投影の長さはＬ１であり、前記第２側壁の前記基板における垂直投影の長さはＬ５であり、前記第１側壁の前記基板に垂直な方向における延在長さはＬ２であり、前記第２側壁の前記基板に垂直な方向における延在長さはＬ４であり、
Ｌ１＜Ｌ２であり、
Ｌ４≦Ｌ２であり、
Ｌ４≦１５ｎｍであり、
Ｌ２／Ｌ１≦Ｌ４／Ｌ５であることを特徴とする、請求項１又は２に記載の半導体デバイス。

【請求項4】

前記第２開口がある平面に垂直な方向における前記第１側壁の断面形状は、曲線又は直線であり、前記曲線上の任意点の接線は、前記第１側壁の前記ゲートチャネル第２部分の中心に向かう側に位置することを特徴とする、請求項３に記載の半導体デバイス。

【請求項5】

前記第１開口がある平面に垂直な方向における前記第２側壁の断面形状が直線である場合、前記第１側壁と前記第２側壁との接合位置での前記第１側壁の接線は、前記第２側壁に重なり合い、
前記第１開口がある平面に垂直な方向における前記第２側壁の断面形状が曲線である場合、前記第１側壁と前記第２側壁との接合位置での前記第１側壁の接線は、前記第１側壁と前記第２側壁との接合位置での前記第２側壁の接線に重なり合うことを特徴とする、請求項３から４のいずれか１項に記載の半導体デバイス。

【請求項6】

前記ソースが前記ドレインを指す方向において、前記第１開口の寸法をＬ６とすると、Ｌ３≦Ｌ６≦０．４μｍであることを特徴とする、請求項２から５のいずれか１項に記載の半導体デバイス。

【請求項7】

前記多層半導体層内には、二次元電子ガスが形成され、
前記基板に垂直な方向において、前記底面と前記二次元電子ガスの表面との間の距離はｈであり、ただし、ｈ≧１５ｎｍであることを特徴とする、請求項１から６のいずれか１項に記載の半導体デバイス。

【請求項8】

請求項１から７のいずれか１項に記載の半導体デバイスの製造方法であって、
基板の一方側に多層半導体層を製造することと、
前記多層半導体層の前記基板から遠い側にゲートチャネル第１部分を製造し、前記ゲートチャネル第１部分が前記多層半導体層の内部に位置する底面と、前記多層半導体層の表面に位置する第１開口とを含み、前記第１開口の前記基板における垂直投影が前記底面の前記基板における垂直投影をカバーすることと、
前記多層半導体層の前記基板から遠い側に誘電体層を製造することと、
前記誘電体層を貫通するゲートチャネル第２部分を製造し、前記ゲートチャネル第１部分及び前記ゲートチャネル第２部分がゲートチャネルを構成し、前記ゲートチャネル第２部分が前記誘電体層の前記基板に近い側の表面に位置する第２開口と、前記誘電体層の前記基板から遠い側の表面に位置する第３開口とを含み、前記第３開口の前記基板における垂直投影が前記第２開口の前記基板における垂直投影をカバーし、かつ前記第３開口の開口面積が前記第２開口の開口面積よりも大きいこと、
前記ゲートチャネル内にゲートを製造し、前記多層半導体層の前記基板から遠い側にソース及びドレインを製造し、前記ゲートが前記ソースと前記ドレインとの間に位置することと、
を含むことを特徴とする、製造方法。

【請求項9】

前記第２開口の前記基板における垂直投影は、前記第１開口の前記基板における垂直投影に重なり合うことを特徴とする、請求項８に記載の製造方法。

【請求項10】

前記多層半導体層の前記基板から遠い側にゲートチャネル第１部分を製造することは、
第１マスクプロセスにより、前記多層半導体層の前記基板から遠い側の指定位置に前記ゲートチャネル第１部分を製造することを含むことを特徴とする、請求項８又は９に記載の製造方法。

【請求項11】

前記多層半導体層の前記基板から遠い側に誘電体層を製造することは、
前記多層半導体層の前記基板から遠い表面及び前記ゲートチャネル第１部分内に前記誘電体層を製造することを含み、
前記誘電体層を貫通するゲートチャネル第２部分を製造することは、
第２マスクプロセスにより、前記ゲートチャネル第１部分の上側及び前記ゲートチャネル第１部分内の前記誘電体層の一部を除去することと、
第３マスクプロセスにより、誘電体層のエッチング速率のアスペクトが小さくなるように、前記ゲートチャネル第１部分を取り囲む前記誘電体層の一部を除去し、前記ゲートチャネル第２部分を得ることと、
を含むことを特徴とする、請求項８から１０のいずれか１項に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施例は、半導体の技術分野に関し、特に半導体デバイス及びその製造方法に関する。

【背景技術】

【0002】

ＧａＮ半導体デバイスは、高出力パワー、高動作周波数の利点を有し、高周波及び高出力の応用シンへの使用に非常に適しているため、ＧａＮ高周波デバイスに対する研究は業界でますます認識されており、半導体高周波デバイスの研究の焦点になっている。

【0003】

近年、ＧａＮマイクロ波デバイスの応用、特に５Ｇ技術の急速な発展により、高周波・高出力デバイスの研究を強化する必要がある。そのため、高周波デバイス技術の実現は非常に重要な意義を有する。

【0004】

ゲート長プロセス窓の設計は、半導体デバイスの周波数特性と密接に関連しており、高周波デバイスを実現する重要なプロセスパラメータの一つである。ゲート長が短ければ、デバイスの動作周波数は高くなる。しかし、高品質のゲート長プロセスの実現には、多くの技術的問題が存在する。例えば、小寸法ゲート長ではゲート抵抗が向上し、Ｔ型ゲート又はゲートキャップ式のゲート構造は、ゲート抵抗を低下できるが、ゲートフィールドプレートが導入されるため寄生容量が増大するとともに、小寸法線幅のゲートプロセスでは、金属を剥離する際に微細なゲート金属ストリップが変形するなどの一連の技術的問題が引き起こされやすい。

【0005】

そこで、低寄生抵抗、低寄生容量及び高品質の微細グリッドプロセスを如何に実現するかは、解決する必要がある問題である。

【発明の概要】

【0006】

上記の事情に鑑み、本発明の実施例によれば、従来の半導体デバイスの微細グリッドプロセスが低寄生抵抗、低寄生容量及び高信頼性を兼ね備えることができないという技術的問題を解決し、ＲＦマイクロ波場半導体デバイスの高周波特性の向上に有利な半導体デバイス及びその製造方法が提供される。

【0007】

第１態様では、本発明の実施例によれば、基板と、多層半導体層と、誘電体層と、ゲートと、ソースと、ドレインとを含む半導体デバイスであって、多層半導体層は、基板の一方側に位置し、多層半導体層の基板から遠い側には、ゲートチャネル第１部分が形成され、ゲートチャネル第１部分は、多層半導体層の内部に位置する底面と、多層半導体層の表面に位置する第１開口とを含み、第１開口の基板における垂直投影は、底面の基板における垂直投影をカバーし、誘電体層は、多層半導体層の基板から遠い側に位置し、誘電体層には、誘電体層を貫通するゲートチャネル第２部分が形成され、ゲートチャネル第１部分及びゲートチャネル第２部分は、ゲートチャネルを構成し、ゲートチャネル第２部分は、誘電体層の基板に近い側の表面に位置する第２開口と、誘電体層の基板から遠い側の表面に位置する第３開口とを含み、第３開口の基板における垂直投影は、第２開口の基板における垂直投影をカバーし、かつ第３開口の開口面積は、第２開口の開口面積よりも大きく、ゲートは、ゲートチャネル内に位置し、ソース及びドレインは、多層半導体層の基板から遠い側に位置し、ゲートは、ソースとドレインとの間に位置する半導体デバイスが提供される。

【0008】

本発明のいくつかの実施例において、ソースがドレインを指す方向において、底面の延在長さはＬ３であり、ただし、Ｌ３≦０．２５μｍである。

【0009】

本発明のいくつかの実施例において、第２開口の基板における垂直投影は、第１開口の基板における垂直投影に重なり合い、ゲートチャネル第２部分は、第２開口と第３開口とを接続する第１側壁をさらに含み、ゲートチャネル第１部分は、底面と第１開口とを接続する第２側壁をさらに含み、ソースがドレインを指す方向において、第１側壁の基板における垂直投影の長さはＬ１であり、第２側壁の基板における垂直投影の長さはＬ５であり、第１側壁の基板に垂直な方向における延在長さはＬ２であり、第２側壁の基板に垂直な方向における延在長さはＬ４である。

【0010】

本発明のいくつかの実施例において、第２開口がある平面に垂直な方向における第１側壁の断面形状は、曲線又は直線であり、曲線上の任意点の接線は、第１側壁のゲートチャネル第２部分の中心に向かう側に位置する。

【0011】

本発明のいくつかの実施例において、Ｌ１＜Ｌ２である。

【0012】

本発明のいくつかの実施例において、Ｌ４≦Ｌ２である。

【0013】

本発明のいくつかの実施例において、Ｌ４≦１５ｎｍである。

【0014】

本発明のいくつかの実施例において、Ｌ２／Ｌ１≦Ｌ４／Ｌ５である。

【0015】

本発明のいくつかの実施例において、第１開口がある平面に垂直な方向における第２側壁の断面形状が直線である場合、第１側壁と第２側壁との接合位置での第１側壁の接線は、第２側壁に重なり合い、第１開口がある平面に垂直な方向における第２側壁の断面形状が曲線である場合、第１側壁と第２側壁との接合位置での第１側壁の接線は、第１側壁と第２側壁との接合位置での第２側壁の接線に重なり合う。

【0016】

本発明のいくつかの実施例において、ソースがドレインを指す方向において、第１開口の寸法はＬ６であり、Ｌ３≦Ｌ６≦０．４μｍである。

【0017】

本発明のいくつかの実施例において、多層半導体層内に二次元電子ガスが形成され、基板に垂直な方向において、底面と二次元電子ガスの表面との間の距離はｈであり、ただし、ｈ≧１５ｎｍである。

【0018】

本発明のいくつかの実施例において、ゲートの基板から側の表面は、ゲートチャネル第２部分の第３開口の縁に密接する。

【0019】

第２態様では、本発明の実施例によれば、基板の一方側に多層半導体層を製造することと、多層半導体層の基板から遠い側にゲートチャネル第１部分を製造し、ゲートチャネル第１部分が多層半導体層の内部に位置する底面と、多層半導体層の表面に位置する第１開口とを含み、第１開口の基板における垂直投影が底面の基板における垂直投影をカバーすることと、多層半導体層の基板から遠い側に誘電体層を製造することと、誘電体層を貫通するゲートチャネル第２部分を製造し、ゲートチャネル第１部分及びゲートチャネル第２部分がゲートチャネルを構成し、ゲートチャネル第２部分が誘電体層の基板に近い側の表面に位置する第２開口と、誘電体層の基板から遠い側の表面に位置する第３開口とを含み、第３開口の基板における垂直投影が第２開口の基板における垂直投影をカバーし、かつ第３開口の開口面積が第２開口の開口面積よりも大きいこと、ゲートチャネル内にゲートを製造し、多層半導体層の基板から遠い側にソース及びドレインを製造し、ゲートがソースとドレインとの間に位置することと、を含む半導体デバイスの製造方法が提供される。

【0020】

本発明のいくつかの実施例において、第２開口の基板における垂直投影は、第１開口の基板における垂直投影に重なり合う。

【0021】

本発明のいくつかの実施例において、多層半導体層の基板から遠い側にゲートチャネル第１部分を製造することは、第１マスクプロセスにより多層半導体層の基板から遠い側の指定位置にゲートチャネル第１部分を製造することを含む。

【0022】

本発明のいくつかの実施例において、多層半導体層の基板から遠い側に誘電体層を製造することは、多層半導体層の基板から遠い表面及びゲートチャネル第１部分内に誘電体層を製造することを含み、誘電体層を貫通するゲートチャネル第２部分を製造することは、第２マスクプロセスにより、ゲートチャネル第１部分の上側及びゲートチャネル第１部分内の誘電体層の一部を除去することと、第３マスクプロセスにより、誘電体層のエッチング速率のアスペクトが小さくなるように、ゲートチャネル第１部分を取り囲む誘電体層の一部を除去し、ゲートチャネル第２部分を得ることと、を含む。

【0023】

本発明の実施例では、半導体デバイス及びその製造方法が提供される。多層半導体層内にゲートチャネル第１部分を設け、誘電体層内にゲートチャネル第２部分を設けることにより、ゲートチャネル第１部分の第１開口の基板における垂直投影は、ゲートチャネル第１部分の底面の基板における垂直投影をカバーし、ゲートチャネル第２部分の第３開口の基板における垂直投影は、ゲートチャネル第２部分の第２開口の基板における垂直投影をカバーし、第３開口の開口面積は第２開口の開口面積よりも大きい。これによって、ゲートチャネルの基板に近い側の寸法が比較的小さいことが保証され、半導体デバイスの高周波特性の実現に有利である一方、ゲートチャネルの基板から遠い側の寸法が比較的に大きいことが保証され、ゲート抵抗の低下に有利であるとともに、チャネル領域に対する半導体デバイスのゲートの制御能力が向上し、半導体デバイスの短チャネル効果の抑制に有利であり、デバイスの信頼性が向上する。さらに、第３開口の開口面積が第２開口の開口面積よりも大きいことにより、ゲートの製造中に誘電体層表面にある金属を剥離するときのゲート金属ストリップの変形が防止され、小寸法ゲートの製造プロセスが改善される。

【図面の簡単な説明】

【0024】

本発明の例示的な実施例の技術的手段をより明確に説明するために、以下、実施例に必要な図面を説明する。以下の図面は本発明で説明される実施例の一部の図面であり、全ての図面ではない。当業者はこれらの図面に基づいて創造的努力なしに他の図面を得ることができる。

【図1】本発明の一実施例で提供される半導体デバイスの構造模式図である。

【図2】本発明の一実施例で提供されるゲートチャネルの拡大模式図である。

【図3】本発明の別の実施例で提供されるゲートチャネルの拡大模式図である。

【図4】本発明の別の実施例で提供されるゲートチャネルの拡大模式図である。

【図5】本発明の別の実施例で提供されるゲートチャネルの拡大模式図である。

【図6】本発明の一実施例で提供される半導体デバイスの製造方法のフローチャートである。

【発明を実施するための形態】

【0025】

本発明の目的、技術的手段及び利点をより明確にするために、以下、本発明の実施例に使用される図面を参照しながら、具体的な実施形態により本発明の技術的手段を完全に説明する。明らかなように、以下の実施例は本発明の実施例の一部であり、全ての実施例ではない。本発明の実施例に基づいて、当業者が創造的努力なしに得た全ての他の実施例は、いずれも本発明の保護範囲に含まれる。

【0026】

図１は、本発明の一実施例で提供される半導体デバイスの構造模式図である。図２は、本発明の一実施例で提供されるゲートチャネルの拡大模式図であり、具体的には、図１におけるゲートチャネルの部分の拡大模式図である。図１及び図２に示すように、本発明の実施例で提供される半導体デバイスは、基板１０と、多層半導体層２０と、誘電体層４０と、ゲート５２と、ソース５１と、ドレイン５３とを含んでもよい。

【0027】

多層半導体層２０は、基板１０の一方側に位置する。多層半導体層２０の基板１０から遠い側にゲートチャネル第１部分３１が形成される。ゲートチャネル第１部分３１は、多層半導体層２０の内部に位置する底面３１１と、多層半導体層２０の表面に位置する第１開口３１２とを含む。第１開口３１２の基板１０における垂直投影は、底面３１１の基板１０にける垂直投影をカバーする。

【0028】

誘電体層４０は、多層半導体層２０の基板１０から遠い側に位置する。誘電体層４０には、誘電体層４０を貫通するゲートチャネル第２部分３２が形成される。ゲートチャネル第１部分３１とゲートチャネル第２部分３２とはゲートチャネル３０を構成する。ゲートチャネル第２部分３２は、誘電体層４０の基板１０に近い側の表面に位置する第２開口３２１と、誘電体層４０の基板１０から遠い側の表面に位置する第３開口３２２を含む。第３開口３２２の基板１０における垂直投影は、第２開口３２１の基板１０における垂直投影をカバーし、第３開口３２２の開口面積は、第２開口３２１の開口面積よりも大きい。

【0029】

ゲート５２は、ゲートチャネル３０内に位置し、ソース５１及びドレイン５３は、多層半導体層２０の基板１０から遠い側に位置し、ゲート５２は、ソース５１とドレイン５３との間に位置する。

【0030】

例示的には、ゲートチャネル３０は、多層半導体層２０内に位置するゲートチャネル第１部分３１と、誘電体層４０を貫通するゲートチャネル第２部分３２とを含む。ゲートチャネル第１部分３１は、多層半導体層２０の内部に位置する底面３１１と、多層半導体層２０の表面に位置する第１開口３１２とを含む。ゲートチャネル第２部分３２は、誘電体層４０の基板１０に近い側の表面に位置する第２開口３２１と、誘電体層４０の基板１０から遠い側の表面に位置する第３開口３２２とを含む。さらに、第１開口３１２の基板１０における垂直投影は、底面３１１の基板１０における垂直投影をカバーし、第３開口３２２の基板１０における垂直投影は、第２開口３２１の基板１０における垂直投影をカバーし、第３開口３２２の開口面積は、第２開口３２１の開口面積よりも大きい。これによって、ゲートチャネル３０は、基板１０に近い側の寸法が比較的小さいことで、ゲートチャネル３０内に形成されるゲート５２は、基板１０に近い側の寸法が小さい。ゲート５２の寸法は半導体デバイスの周波数特性に関係があり、即ち、ゲート５２の寸法が小さいほど、半導体デバイスの動作周波数は高くなる。そのため、ゲート５２の基板１０に近い側の寸法を小さくすることにより、半導体デバイスが比較的高い動作周波数を有することが保証され、半導体デバイスの高周波特性の実現に有利である。さらに、ゲートチャネル３０は、基板１０から遠い側の寸法が比較的大きい。このようにして、ゲートチャネル３０内に形成されるゲート５２は、基板１０から遠い側の寸法が大きく、ゲート５２の抵抗の低下に有利であるとともに、チャネル領域に対する半導体デバイスのゲートの制御能力が向上し、半導体デバイスの短チャネル効果の抑制に有利であり、デバイスの信頼性が向上する。

【0031】

さらに、ゲート５２は、誘電体層４０の上面及びゲートチャネル３０内にゲート金属を堆積することにより得られるため、ゲートチャネル３０内にゲート５２が製造された後、誘電体層４０の表面にあるゲート金属を剥離する必要がある。ゲートチャネル３０が誘電体層４０の側に比較的大きい開口面積を有するように設けられることにより、誘電体層４０の表面にあるゲート金属を剥離する際のゲート金属ストリップの変形が防止され、小寸法ゲートの製造プロセスの正確性が向上する。

【0032】

好ましくは、誘電体層４０の表面にあるゲート金属を剥離してゲート５２を形成する際に、ゲート５２は、ゲートチャネル第１部分３１及びゲートチャネル第２部分３２内に完全に嵌入し、つまり、ゲート５２の基板から遠い側の表面は、ゲートチャネル第２部分３２の第３開口の縁に密接する。これによって、小寸法ゲートの縁が引っ張られたり分離したりすることが防止され、小寸法ゲートの構造安定性が保証される。

【0033】

一実施例において、基板１０の材料は、Ｓｉ、ＳｉＣ又はサファイアであってもよい。多層半導体層２０は、基板１０の一方側に位置する。多層半導体層２０は、具体的には、ＩＩＩ－Ｖ族化合物の半導体材料であってもよく、シリコン又は他の半導体材料であってもよく、本発明の実施例ではこれに限定するものではない。

【0034】

一実施例において、ソース５１及びドレイン５３と、多層半導体層２０とはオーミック接触を形成し、ゲート５２と多層半導体層２０とはショットキー接触を形成する。選択的に、ソース５１及びドレイン５３の材質は、Ｎｉ、Ｔｉ、Ａｌ、Ａｕなどの金属のうちの１種又は複数種の組み合わせであってもよく、ゲート５２の材質は、Ｎｉ、Ｐｔ、Ｐｂ、Ａｕなどの金属のうちの１種又は複数種の組み合わせであってもよい。

【0035】

本発明の実施例では、半導体デバイスが提供される。多層半導体層内にゲートチャネル第１部分を設け、誘電体層内にゲートチャネル第２部分を設けることにより、ゲートチャネル第１部分の第１開口の基板における垂直投影は、ゲートチャネル第１部分の底面の基板における垂直投影をカバーし、ゲートチャネル第２部分の第３開口の基板における垂直投影は、ゲートチャネル第２部分の第２開口の基板における垂直投影をカバーし、ここで、第３開口の開口面積は、第２開口の開口面積よりも大きい。このようにして、ゲートチャネルの基板に近い側の寸法は比較的小さいことが保証され、半導体デバイスの高周波特性に有利である一方、ゲートチャネルの基板から遠い側の寸法が比較的大きいことが保証され、ゲート抵抗の低下に有利であるとともに、チャネル領域に対する半導体デバイスのゲートの制御能力が向上し、半導体デバイスの短チャネル効果の抑制に有利であり、デバイスの信頼性が向上する。さらに、第３開口の開口面積が第２開口の開口面積よりも大きいため、ゲートの製造過程において誘電体層の表面にある金属を剥離するときのゲート金属ストリップの変形が防止され、小寸法ゲートの製造プロセスが改善される。

【0036】

本発明の一実施例では、第２開口３２１の基板１０における垂直投影は、第１開口３１２の基板１０における垂直投影と重なり合う。これによって、ゲートチャネル第１部分３１とゲートチャネル第２部分３２とは完全にマッチングし、ゲート金属の剥離過程におけるゲート変形の発生が防止され、半導体デバイスの安定性及び信頼性が向上する。

【0037】

具体的には、第３開口３２２の基板１０における垂直投影は、第２開口３２１の基板１０における垂直投影をカバーし、かつ第３開口３２２の開口面積は、第２開口３２１の開口面積よりも大きい。これによって、底面３１１のカバー面積Ｓ１、第１開口３１２の開口面積Ｓ２、第２開口３２１の開口面積Ｓ３及び第３開口３２２の開口面積Ｓ４は、Ｓ１≦Ｓ２＝Ｓ３＜Ｓ４を満たすことが保証される。

【0038】

本発明の一実施例では、図２に示すように、ゲートチャネル第２部分３２は、第２開口３２１と第３開口３２２とを接続する第１側壁３２３をさらに含む。第１側壁３２３は、第２開口がある平面に垂直な方向における断面形状が曲線であってもよい。

【0039】

一実施例において、上記曲線上の任意点の接線は、第１側壁３２３におけるゲートチャネル第２部分３２の中心（例えば、中心線Ｂ－Ｂ’）に向かう側に位置する。

【0040】

例示的には、図２では、第１側壁３２３上の点Ａ１、Ａ２の接線が第１側壁３２３におけるゲートチャネル第２部分３２の中心線Ｂ－Ｂ’に向かう側に位置する場合のみを例として説明する。第２開口がある平面に垂直な方向における、第２開口３２１と第３開口３２２とを接続する第１側壁３２３の断面形状を滑らかな曲線にし、かつこの滑らかな曲線上の任意点の接線が第１側壁３２３におけるゲートチャネル第２部分３２の中心線Ｂ－Ｂ’に向かう側に位置する（即ち、第１側壁３２３がゲートチャネル第２部分３２に向かって突出する）。これによって、ゲートチャネル第２部分３２は、基板１０から遠い側にのみ比較的大きい開口を有する。即ち、第３開口３２２のみは比較的大きい開口面積を有し、ゲートチャネル３０における第３開口３２２の下にある部分の開口面積はいずれも比較的小さい。このようにして、半導体デバイスは高動作周波数、低ゲート抵抗、チャネルに対するゲートの高制御能力及び信頼性を有することが保証されるとともに、ゲートチャネル３０内に形成されるゲート５２とその下にある二次元電子ガス（Ｔｗｏ－Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ，２ＤＥＧ）との間の寄生容量が小さいことが保証され、半導体デバイスの電気的性能に対する影響が低減される。

【0041】

さらに、第１側壁３２３の断面形状は、円弧状であってもよいか、又は曲率半径が異なる複数の円弧が順に滑らかに接続されたものであってもよい。第１側壁３２３の断面形状が円弧状である場合、ドレイン５３に近い側の第１側壁３２３に対応する円心は、ゲートチャネル第２部分３２とドレイン５３との間に位置し、ソース５１に近い側の第１側壁３２３に対応する円心は、ゲートチャネル第２部分３２とソース５１との間に位置する。第１側壁３２３の断面形状は曲率半径の異なる円弧が順に滑らかに接続されたものである場合、ドレイン５３に近い側の第１側壁３２３に対応する複数の円心は、いずれもゲートチャネル第２部分３２とドレイン５３との間に位置し、ソース５１に近い側の第１側壁３２３に対応する複数の円心は、ゲートチャネル第２部分３２とソース５１との間に位置する。これによって、ゲートチャネル第２部分３２は、基板１０から遠い側のみの開口が比較的大きく、即ち、第３開口３２２のみが比較的大きい開口面積を有し、ゲートチャネル３０における第３開口３２２の下にある部分の開口面積が比較的小さいことが保証される。これによって、ゲートチャネル３０内に形成されるゲート５２とその下にある二次元電子ガスとの間の寄生容量が小さいことが保証され、半導体デバイスの電気的性能に対する影響が低減される。

【0042】

なお、本発明の実施例では第１側壁３２３の断面形状が滑らかな曲線であり、かつ滑らかな曲線上の任意点の接線がゲートチャネル第２部分内にある部分を含む場合のみを好ましい実施例として説明しているが、第１側壁３２３の断面形状は、直線であってもよく、例えば、ゲートチャネル第２部分３２の断面形状は逆台形である（図３）。これによっても、半導体デバイスは高周波特性、比較的低いゲート抵抗及び比較的高い安定性を兼ね備えることが保証される。

【0043】

本発明の他の実施例において、第１側壁３２３の断面形状は、直線と曲線の組み合わせであってもよい。好ましくは、この曲線とこの直線とは滑らかに接続してもよく（凸点も凹点もない）、電荷蓄積現象の発生が回避される。この曲線は、ゲートチャネル第２部分３２に突出してもよく、誘電体層４０に突出してもよい。或いは、この曲線は、一部がゲートチャネル第２部分３２に突出し、もう一部が誘電体層４０に突出してもよい。この曲線は滑らかな曲線であり、かつ曲線と直線とが滑らかに繋がればよい。

【0044】

他の実施例では、この曲線とこの直線との接続は滑らかでなくてもよい。

【0045】

図２に示すように、ソース５１がドレイン５３を指す方向、即ち、図２に示されるＸ方向において、第１側壁３２３の基板１０における垂直投影の長さはＬ１であり、基板１０に垂直な方向における第１側壁３２３の延在長さはＬ２である。

【0046】

本発明の一実施例では、Ｌ１＜Ｌ２である。

【0047】

例示的には、第１側壁３２３の基板１０における垂直投影の長さＬ１と第１側壁３２３の基板１０に垂直な方向における延在長さＬ２とをＬ１＜Ｌ２にすることにより、第３開口３２２が第２開口３２１から超えた領域が大きすぎることがなく、第３開口３２２の側に位置するゲート５２とその下にある二次元電子ガスとの間の寄生容量が比較的小さいことが保証され、半導体デバイスの良好な電気的性能が保証される。

【0048】

本発明の一実施例では、図２に示すように、ソース５１がドレイン５３を指す方向、即ち、図中に示されるＸ方向において、底面３１１の延在長さはＬ３であり、ただし、Ｌ３≦０．２５μｍである。

【0049】

例示的には、底面３１１の延在長さ、即ち、ゲート５２の基板１０に近い側の延在長さＬ３をＬ３≦０．２５μｍにすることにより、半導体デバイスの高周波特性の実現に有利である。好ましくは、底面３１１の延在長さＬ３がＬ３≦０．２μｍを満たす場合、基板１０に近い側のゲート５２の延在長さが比較的小さいことが保証され、半導体デバイスの高周波特性が十分に発揮される。

【0050】

本発明の一実施例では、図１及び図２に示すように、底面３１１は、多層半導体層２０における二次元電子ガスの表面に平行である。基板１０に垂直な方向、即ち、図に示されるＹ方向において、底面３１１と二次元電子ガスの表面との間の距離はｈであり、ただし、ｈ≧１５ｎｍである。

【0051】

例示的には、ゲート５２は、誘電体層４０を通過して半導体層２０の内部まで延在し、ゲート底面３１１と二次元電子ガスの表面との間の距離ｈはｈ≧１５ｎｍを満たす。これによって、半導体デバイスはチャネルがオン状態である場合、半導体デバイスは高周波特性を得るとともに、ゲートチャネル３０の下方に十分な二次元電子ガスがあることで半導体デバイスの低いオン抵抗の特性が保証される。

【0052】

図４は、本発明の別の実施例で提供されるゲートチャネルの拡大模式図である。図２－図４に示すように、ゲートチャネル第１部分３１は、底面３１１と第１開口３１２とを接続する第２側壁３１３をさらに含む。第２側壁３１３は、第１開口３１２がある平面に垂直な方向における断面形状が直線であり、かつ第２側壁３１３と基板１０に垂直な方向との角度はαであり、ただし、０°≦α≦４５°である。

【0053】

例示的には、第１開口３１２の基板１０における垂直投影は、底面３１１の基板１０における垂直投影をカバーする。例えば、図２及び図３に示すように、第１開口３１２の開口面積は、底面３１１のカバー面積に等しい。或いは、図４に示すように、第１開口３１２の開口面積は、底面３１１のカバー面積よりも大きい。第１開口３１２の開口面積が底面３１１のカバー面積に等しいである場合、第２側壁３１３と基板１０に垂直な方向（即ち、図に示されるＹ方向）との角度αはα＝０°である。第１開口３１２の開口面積が底面３１１のカバー面積よりも大きい場合、第２側壁３１３と基板１０に垂直な方向（即ち、図に示されるＹ方向）との角度αはα＞０°である。

【0054】

なお、他の実施例では、第１開口３１２が大きすぎることによりゲート５２とその下にある二次元電子ガスとの間の寄生容量が大きくなりすぎ、半導体デバイスの電気的性能に影響を与えることを回避するために、第２側壁３１３と基板１０に垂直な方向（即ち、図に示されるＹ方向）との角度αはα≦４５°を満たす必要がある。

【0055】

他の実施例において、第２側壁３１３は、第１開口３１２がある平面に垂直な方向における断面形状が曲線である。好ましくは、第２側壁３１３は、第１開口３１２がある平面に垂直な方向における断面形状が曲線と直線の結合であり、この曲線と直線とは滑らかに繋がってもよい。

【0056】

第２側壁３１３は、基板に垂直な方向における延在長さがＬ４である。

【0057】

本発明の一実施例によれば、Ｌ４≦Ｌ２であり、これによって、ゲート構造全体の安定性が保持される。

【0058】

本発明の一実施例によれば、Ｌ４≦１５ｎｍであり、これによって、寄生容量が効果的に減少する。

【0059】

本発明の一実施例によれば、ソースがドレインを指す方向において、第２側壁の基板における垂直投影の長さはＬ５であり、Ｌ２とＬ１の比はＬ４とＬ５の比以下であり、即ち、Ｌ２／Ｌ１≦Ｌ４／Ｌ５である。これによって、ゲートチャネル第１部分３１は寸法が比較的小さく、かつゲートチャネル第２部分３２は寸法が比較的大きいことで、ゲート抵抗が効果的に減少し、デバイスの信頼性が向上する。

【0060】

本発明の一実施例によれば、ソースがドレインを指す方向において、第１開口３１２の寸法はＬ６であり、かつＬ３≦Ｌ６≦０．４μｍである。これによって、デバイスの動作周波数が効果的に向上し、ゲート抵抗が効果的に減少する。

【0061】

一実施例において、第２開口がある平面に垂直な方向における第１側壁３２３の断面形状が直線である場合、この直線と基板１０に垂直な方向との角度をβとする。βは、第２側壁３１３と基板１０に垂直な方向との角度α以上である。第２開口がある平面に垂直な方向における第１側壁３２３の断面形状が曲線である場合、この曲線上の任意点の接線と基板１０に垂直な方向との角度をβ’とする。β’は、第２側壁３１３と基板１０に垂直な方向との角度α以上である。

【0062】

図５は、本発明の別の実施例で提供されるゲートチャネルの拡大模式図である。図５に示すように、第１側壁３２３と第２側壁３１３との接合箇所での第１側壁３２３の接線は、第２側壁３１３と重なり合う。

【0063】

例示的には、第２開口３２１の基板１０における垂直投影と、第１開口３１２の基板１０における垂直投影とが重なり合うことにより、第２開口３２１と第１開口３１２との開口面積は同じであることが保証される。これによって、ゲートチャネル第１部分３１とゲートチャネル第２部分３２とは完全にマッチングすることができる。さらに、第１側壁３２３と第２側壁３１３との接合箇所での第１側壁３２３における点Ａ３の接線と第２側壁３１３とが重なり合うことにより、第１側壁３２３と第２側壁３１３とは、凸点も凹点もなしに接合箇所Ａ３で滑らかに接合することが保証される。これによって、半導体デバイスが動作する際に、第１側壁３２３と第２側壁３１３の接合箇所に電荷蓄積が発生することがなく、デバイスの短チャネル効果が改善され、この構造のゲート自体の動作信頼性が向上する。

【0064】

選択的に、図１に示すように、本発明の実施例で提供される多層半導体層２０は、基板１０上に位置する核形成層２０１と、核形成層２０１の基板１０から遠い側に位置するバッファ層２０２と、バッファ層２０２の核形成層２０１から遠い側に位置するチャネル層２０３と、チャネル層２０３のバッファ層２０２から遠い側に位置するバリア層２０４とを含んでもよい。

【0065】

例示的には、核形成層２０１及びバッファ層２０２の材料は、窒化物、例えば、ＧａＮ、ＡｌＮ又は他の窒化物であってもよく、シリコン又は他の半導体材料であってもよい。核形成層２０１及びバッファ層２０２は、基板１０の材料のマッチング及びチャネル層２０３のエピタキシャル成長に使用することができる。チャネル層２０３の材料は、ＧａＮ又はＩｎＡｌＮであってもよく、シリコン又は他の半導体材料であってもよい。バリア層２０４は、チャネル層２０３の上方に位置し、バリア層２０４の材料は、ガリウム系化合物半導体材料又は窒素系化合物半導体材料、例えば、ＩｎｘＡｌｙＧａｚＮ１－ｘ－ｙ－ｚであってもよく、ただし、０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１である。選択的に、チャネル層２０３とバリア層２０４は半導体ヘテロ接合構造を構成し、チャネル層２０３とバリア層２０４との界面に高濃度二次元電子ガスが形成される。選択的に、バリア層２０４の材料は、シリコン又は他の半導体材料であってもよい。したがって、本発明の実施例で提供される多層半導体層２０は、ＩＩＩ－Ｖ族化合物の半導体材料であってもよく、シリコン又は他の半導体材料であってもよく、本発明の実施例ではこれに限定するものではない。

【0066】

理解できるように、本発明の実施例は、半導体デバイスのゲートチャネルの構造設計により半導体デバイスの信頼性を改善する。前記半導体デバイスには、高電圧及び高電流環境で動作するハイパワー窒化ガリウム高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ，ＨＥＭＴ）、シリコンオンインシュレータ（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ，ＳＯＩ）構造のトランジスタ、ヒ化ガリウム（ＧａＡｓ）系のトランジスタ及び金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＭＯＳＦＥＴ）、金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＭＩＳＦＥＴ）、ダブルヘテロ接合電界効果トランジスタ（Ｄｏｕｂｌｅ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＤＨＦＥＴ）、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＪＦＥＴ）、金属－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＭＥＳＦＥＴ）、金属－絶縁体－半導体ヘテロ接合電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＭＩＳＨＦＥＴ）又は他の電界効果トランジスタが含まれるが、これらに限定されない。

【0067】

本発明の実施例では、図１から図５の実施例に記載の半導体デバイスを含む電子設備がさらに提供される。この電子設備は、携帯電話、コンピューター、タブレットなどの上記半導体デバイスを用いたいかなる設備であってもよい。

【0068】

同一の発明思想に基づいて、本発明の実施例では、半導体デバイスの製造方法がさらに提供される。図６に示すように、本発明の実施例で提供される半導体デバイスの製造方法は以下のステップを含んでもよい。
Ｓ１１０：基板の一方側に多層半導体層を製造する。

【0069】

例示的には、基板の材料は、Ｓｉ、ＳｉＣ又はサファイアであってもよく、半導体材料の成長に適した材料であってもよい。基板の製造方法は、大気圧化学気相成長法、大気圧未満化学気相成長法、金属有機化合物化学気相成長法、減圧化学気相成長法、高密度プラズマ化学気相成長法、超高真空化学気相成長法、プラズマ強化化学気相成長法、触媒化学気相成長法、ハイブリッド物理化学気相成長法、急速熱化学気相成長法、気相エピタキシー法、パルスレーザー堆積法、原子層エピタキシー法、分子線エピタキシー法、スパッタ法又は蒸発法であってもよい。

【0070】

例示的には、多層半導体層は、基板の一方側に位置する。多層半導体層は、具体的にはＩＩＩ－Ｖ族化合物の半導体材料であってもよく、シリコン又は他の半導体材料であってもよく、本発明の実施例ではこれに限定するものではない。

【0071】

Ｓ１２０：多層半導体層の基板から遠い側にゲートチャネル第１部分を製造し、ゲートチャネル第１部分は、多層半導体層の内部に位置する底面と、多層半導体層の表面に位置する第１開口とを含み、第１開口の基板における垂直投影は、底面の基板における垂直投影をカバーする。

【0072】

例示的には、エッチング法により、多層半導体層の基板から遠い側に位置するゲート指定領域にゲートチャネル第１部分を形成する。ゲートチャネル第１部分は、多層半導体層内に位置する底面と、多層半導体層の表面に位置する第１開口とを含む。

【0073】

具体的には、底面の水平方向における延在長さは０．２５μｍ以下である。これによって、半導体デバイスの高周波特性の実現に有利である。さらに、底面と多層半導体層における二次元電子ガスの表面との間の距離は１５ｎｍ以上である。これによって、半導体デバイスのチャネルが導通状態である場合、ゲートチャネルの下方に十分な二次元電子ガスがあり、半導体デバイスの低オン抵抗の特性が保証される。

【0074】

第１開口の基板における垂直投影が底面の基板における垂直投影をカバーすることは、第１開口の開口面積が底面のカバー面積と等しいことであってもよく、第１開口の開口面積が底面のカバー面積よりも大きいことであってもよく、本発明の実施例ではこれに限定するものではない。

【0075】

Ｓ１３０：多層半導体層の基板から遠い側に誘電体層を製造する。

【0076】

具体的には、多層半導体層にゲートチャネル第１部分が形成されているため、多層半導体層の基板から遠い側に誘電体層を製造し、即ち、多層半導体層の基板から遠い側の表面及びゲートチャネル第１部分内に誘電体層を製造し、誘電体層は多層半導体層の基板から遠い側の表面及びゲートチャネル第１部分における多層半導体層内に位置する底面をカバーする。

【0077】

Ｓ１４０：誘電体層を貫通するゲートチャネル第２部分を製造し、ゲートチャネル第１部分及びゲートチャネル第２部分はゲートチャネルを構成し、ゲートチャネル第２部分は、誘電体層の基板に近い側の表面に位置する第２開口と、誘電体層の基板から遠い側の表面に位置する第３開口とを含み、第３開口の基板における垂直投影は、第２開口の基板における垂直投影をカバーし、かつ第３開口の開口面積は第２開口の開口面積よりも大きい。

【0078】

例示的には、第１開口の基板における垂直投影が底面の基板における垂直投影をカバーし、第３開口の基板における垂直投影が第２開口の基板における垂直投影をカバーし、かつ第３開口の開口面積が第２開口の開口面積よりも大きいことにより、ゲートチャネルの基板に近い側の寸法が比較的小さいことが保証される。これによって、ゲートチャネル内に形成されるゲートの基板に近い側の寸法が比較的小さく、半導体デバイスの高周波特性の実現に有利である。また、ゲートチャネルの基板から遠い側の寸法が比較的大きい。これによって、ゲートチャネル内に形成されるゲートの基板から遠い側の寸法が比較的大きく、ゲート抵抗の低下に有利であるとともに、チャネル領域に対する半導体デバイスのゲートの制御能力が向上し、半導体デバイスの短チャネル効果の抑制に有利であり、デバイスの信頼性が向上する。さらに、ゲートチャネルの基板から遠い側の寸法が比較的大きいことにより、誘電体層表面にあるゲート金属を剥離するときのゲート金属ストリップの変形が防止され、小寸法ゲートの製造プロセスが改善される。

【0079】

Ｓ１５０：ゲートチャネル内にゲートを製造し、多層半導体層の基板から遠い側にソース及びドレインを製造し、ゲートはソースとドレインとの間に位置する。

【0080】

例示的には、ソース及びドレインと、多層半導体層とは、オーミック接触を形成し、ゲートと、多層半導体層とは、ショットキー接触を形成する。選択的に、ソース及びドレインの材質は、Ｎｉ、Ｔｉ、Ａｌ、Ａｕなどの金属のうちの１種又は複数種の組み合わせであってもよい。ゲートの材質は、Ｎｉ、Ｐｔ、Ｐｂ、Ａｕなどの金属のうちの１種又は複数種の組み合わせであってもよい。

【0081】

本発明の実施例では、半導体デバイスの製造方法が提供される。多層半導体層内にゲートチャネル第１部分を設け、誘電体層内にゲートチャネル第２部分を設けることにより、ゲートチャネル第１部分の第１開口の基板における垂直投影は、ゲートチャネル第１部分の底面の基板における垂直投影をカバーし、ゲートチャネル第２部分の第３開口の基板における垂直投影は、ゲートチャネル第２部分の第２開口の基板における垂直投影をカバーし、第３開口の開口面積は第２開口の開口面積よりも大きい。これによって、ゲートチャネルの基板に近い側の寸法が比較的小さいことが保証され、半導体デバイスの高周波特性の実現に有利である一方、ゲートチャネルの基板から遠い側の寸法が比較的に大きいことが保証され、ゲート抵抗の低下に有利であるとともに、チャネル領域に対する半導体デバイスのゲートの制御能力が向上し、半導体デバイスの短チャネル効果の抑制に有利であり、デバイスの信頼性が向上する。さらに、第３開口の開口面積が第２開口の開口面積よりも大きいことにより、ゲートの製造中に誘電体層表面にある金属を剥離するときのゲート金属ストリップの変形が防止され、小寸法ゲートの製造プロセスが改善される。

【0082】

本発明の一実施例によれば、第２開口の基板における垂直投影は、第１開口の基板における垂直投影と重なり合う。これによって、ゲートチャネル第１部分とゲートチャネル第２部分とが完全にマッチングすることが保証され、ゲート金属を剥離するときのゲート変形が防止され、半導体デバイスの安定性及び信頼性が向上する。

【0083】

本発明の一実施例によれば、多層半導体層の基板から遠い側にゲートチャネル第１部分を製造すること（Ｓ１２０）は、第１マスクプロセスにより多層半導体層の基板から遠い側の指定位置にゲートチャネル第１部分を製造することを含む。

【0084】

本発明の一実施例によれば、多層半導体層の基板から遠い側に誘電体層を製造すること（Ｓ１３０）は、多層半導体層の基板から遠い表面及びゲートチャネル第１部分内に誘電体層を製造することを含む。

【0085】

さらに、誘電体層を貫通するゲートチャネル第２部分を製造すること（Ｓ１４０）は、第２マスクプロセスによりゲートチャネル第１部分の上側及びゲートチャネル第１部分内にある誘電体層の一部を除去することと、第３マスクプロセスにより、誘電体層のエッチング速度のアスペクト比が小さくなるように、ゲートチャネル第１部分を取り囲む誘電体層の一部を除去し、ゲートチャネル第２部分を得ることとを含む。

【0086】

ゲートチャネル第２部分は、誘電体層の基板に近い側の表面に位置する第２開口と、誘電体層の基板から遠い側の表面に位置する第３開口とを含む。第２開口の基板における垂直投影は、第１開口の前記基板における垂直投影と重なり合う。第３開口の基板における垂直投影は、第２開口の基板における垂直投影をカバーし、かつ第３開口の開口面積は、第２開口の開口面積よりも大きい。

【0087】

例示的には、以下、ゲートチャネルの製造プロセスを詳しく説明する。
第１マスクプロセスにより、多層半導体層の基板から遠い側の指定位置に、エッチングによりゲートチャネル第１部分を製造する。多層半導体層の基板から遠い表面及びゲートチャネル第１部分内に誘電体層を製造する。第２マスクプロセスにより、エッチングによりゲートチャネル第１部分の上側及びゲートチャネル第１部分内に位置する誘電体層の一部を順に除去する。第３マスクプロセスにより、誘電体層のエッチング速率のアスペクト比が小さくなるように、ゲートチャネル第１部分を取り囲む誘電体層の一部を除去し、ゲートチャネル第２部分を得る。

【0088】

ゲートチャネルの製造過程において、基板に近い側の開口面積小が小さく、基板から遠い側の開口面積が大きいゲートチャネル第２部分を得ることが保証される。エッチング過程において、誘電体層のエッチング速率のアスペクト比とは、横方向におけるエッチング速率と縦方向におけるエッチング速率との比を指す。

【0089】

実施例において、誘電体層のエッチング速率のアスペクト比が小さくなるとは、必要なゲートチャネル第２部分が得られるように、エッチングの深さ方向においてエッチング速率のアスペクト比が徐々に小さくなることを指す。

【0090】

本発明の実施例で提供される半導体デバイスの製造方法により製造される半導体デバイスの具体的な構造については、上記図１から図５の実施例で述べられた半導体デバイスを参照されたい。ここで説明を省略する。

【0091】

以上の説明は、本発明の好ましい実施例及びその技術的原理である。当業者に理解できるように、本発明は本明細書に記載の特定の実施例に限定されない。本発明の各実施形態の特徴の一部又は全部は互いに組み合わせることができ、様々な形態で互いに協働し、技術的に駆動され得る。本発明の保護範囲から逸脱することなく、当業者は、種々の明らかな変更、調整、結合及び置換を行うことができる。したがって、以上の実施例により本発明を詳しく説明したが、本発明は以上の実施例に限定されず、本発明の思想から逸脱しない限り、より多くの他の同等の実施例を含んでもよく、本発明の範囲は添付の特許請求の範囲で決定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】