(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-22
(45)【発行日】2023-10-02
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03K 5/135 20060101AFI20230925BHJP
H01L 21/822 20060101ALI20230925BHJP
H01L 27/04 20060101ALI20230925BHJP
【ＦＩ】
H03K5/135
H01L27/04 H
H01L27/04 T
【請求項の数】
7
(21)【出願番号】P 2018191926
(22)【出願日】2018-10-10
(65)【公開番号】P2019075782
(43)【公開日】2019-05-16
【審査請求日】2021-09-30
(31)【優先権主張番号】10-2017-0133562
(32)【優先日】2017-10-13
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2017-0152061
(32)【優先日】2017-11-15
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】キム，ヨン ファン
(72)【発明者】
【氏名】キム，ウク
(72)【発明者】
【氏名】キム，ジ ヨン
【審査官】及川 尚人
(56)【参考文献】
【文献】米国特許出願公開第２０１２／０２８６８８３（ＵＳ，Ａ１）
【文献】特開２０１３－０８９７２５（ＪＰ，Ａ）
【文献】特開２００９－１５３１１０（ＪＰ，Ａ）
【文献】特開２０１０－１１８７４６（ＪＰ，Ａ）
【文献】特表２０１３－５２７５２２（ＪＰ，Ａ）
【文献】特開２０１０－１０９１５４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ ５／０４－５／１４５
Ｈ０１Ｌ ２１／８２２
(57)【特許請求の範囲】
【請求項1】
動作回路内の第１論理回路に隣接した第１地点に配置された複数の反転ゲートからなる発振周期調整部を含み、第１発振信号を生成する第１リング発振器と、前記動作回路内の第２論理回路に隣接して前記第１地点とは異なる第２地点に配置された複数の反転ゲートからなる発振周期調整部を含み、第２発振信号を生成する第２リング発振器と、
前記第１リング発振器及び前記第２リング発振器から出力された前記第１発振信号及び前記第２発振信号に対して、予め定められた論理演算を行って第１クロック信号を生成する検出回路と、
前記検出回路から前記第１クロック信号の提供を受け、前記第１リング発振器及び前記第２リング発振器のそれぞれに対する遅延調節（ｄｅｌａｙ ｃｏｎｔｒｏｌ）を行って前記動作回路を駆動するための第２クロック信号を生成するキャリブレーション回路と、
を備え、
前記第１リング発振器及び前記第２リング発振器のそれぞれは、それぞれに含まれる前記発振周期調整部の出力が前記検出回路に入力され、前記検出回路の出力が前記発振周期調整部の入力にフィードバックされるループによって構成され、
前記検出回路で生成された前記第１クロック信号は、前記第１リング発振器及び前記第２リング発振器のそれぞれに含まれる前記発振周期調整部にフィードバック入力され、
前記キャリブレーション回路で生成された前記第２クロック信号は、前記第１論理回路及び前記第２論理回路に出力され、
前記キャリブレーション回路は、
前記第１リング発振器及び前記第２リング発振器のいずれか一方をイネーブル（ｅｎａｂｌｅ）するためのイネーブル信号を前記第１リング発振器及び前記第２リング発振器に提供し、
前記検出回路にリング発振器選択信号を提供して、前記検出回路から前記イネーブル信号によってイネーブルされた方のリング発振器の出力伝達を受け、
前記検出回路は、
第１論理ゲート、第２論理ゲート、第３論理ゲート、及び第４論理ゲートを含み、
前記第１論理ゲート及び前記第２論理ゲートは、前記第１発振信号及び前記第２発振信号に対して第１論理演算及び第２論理演算をそれぞれ行い、
前記第３論理ゲートは、前記第１論理ゲートの出力信号及び前記第４論理ゲートの出力信号に対して第３論理演算を行い、
前記第４論理ゲートは、前記第２論理ゲートの出力信号、前記リング発振器選択信号に対する反転信号、及び前記第３論理ゲートの出力信号に対して第４論理演算を行い、
前記第１論理演算は、ＡＮＤ論理演算であり、
前記第２論理演算は、ＯＲ論理演算であり、
前記第３論理演算は、ＯＲ論理演算であり、
前記第４論理演算は、ＡＮＤ論理演算であることを特徴とする半導体装置。
【請求項2】
前記キャリブレーション回路は、前記第１リング発振器及び前記第２リング発振器のそれぞれに対して遅延調節を行うための遅延調節信号を前記第１リング発振器及び前記第２リング発振器に提供することを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１リング発振器及び前記第２リング発振器は、それぞれ第１遅延時間単位に発振周期（ｏｓｃｉｌｌａｔｉｏｎ ｐｅｒｉｏｄ）を調整するための第１発振周期調整部、及び前記第１遅延時間単位よりも小さい第２遅延時間単位に前記発振周期を調整するための第２発振周期調整部を含み、前記遅延調節信号は、前記第１発振周期調整部及び前記第２発振周期調整部を制御することを特徴とする請求項２に記載の半導体装置。
【請求項4】
前記検出回路から前記第１クロック信号の提供を受け、複数のクリティカルパスに対する前記第１クロック信号のタイミングエラー発生の有無を検査するためのクリティカルパスレプリカ回路（Ｃｒｉｔｉｃａｌ Ｐａｔｈ Ｒｅｐｌｉｃａ ｃｉｒｃｕｉｔ）をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記クリティカルパスレプリカ回路は、予め定められた第１条件を反映する第１クリティカルパスレプリカ（ｃｒｉｔｉｃａｌ ｐａｔｈ ｒｅｐｌｉｃａ）、及び予め定められた第２条件を反映する第２クリティカルパスレプリカを含むことを特徴とする請求項４に記載の半導体装置。
【請求項6】
前記第１クロック信号は、前記第１発振信号を用いて前記第１論理回路に対する第１動作環境を反映し、前記第２発振信号を用いて前記第２論理回路に対する動作環境を反映することを特徴とする請求項１に記載の半導体装置。
【請求項7】
前記キャリブレーション回路に電気的に接続されたルックアップテーブル部をさらに含み、前記キャリブレーション回路は、前記ルックアップテーブル部から予め保存されたデータの提供を受け、前記データに基づいて前記第１リング発振器及び前記第２リング発振器のそれぞれに対して遅延調節を行うことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
集積回路（ｉｎｔｅｒｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＩＣ）を始めとする半導体回路は、例えば、トランジスタから構成された多数の論理セル（ｌｏｇｉｃ ｃｅｌｌ）または論理回路（ｌｏｇｉｃ ｃｉｒｃｕｉｔ）を含み、これらの論理セルは、グローバルバラツキ（ｇｌｏｂａｌ ｖａｒｉａｔｉｏｎ）及びローカルバラツキ（ｌｏｃａｌ ｖａｒｉａｔｉｏｎ）によってその性能及び特性が変わる。
【0003】
グローバルバラツキは、製造プロセスパラメータ（ｐｒｏｄｕｃｔｉｏｎ ｐｒｏｃｅｓｓ ｐａｒａｍｅｔｅｒ）、供給電圧（ｓｕｐｐｌｙ ｖｏｌｔａｇｅ）、及び温度（ｔｅｍｐｅｒａｔｕｒｅ）を意味するＰＶＴによって、半導体回路上に発生するバラツキのことをいう。例えば、半導体回路に提供される供給電圧が増加すると、当該半導体回路の動作周波数も増加することが一般的である。このような半導体回路の性能及び特性の変動はＰＶＴに大きく影響される。
【0004】
一方、ローカルバラツキは、例えば、同一の工程条件下で製造される半導体回路（半導体装置）であっても、当該半導体回路内の位置によって異なるバラツキのことをいう。例えば、半導体回路内の第１地点の温度と第２地点の温度とが大きく異なる場合、第１地点に位置する論理回路と第２地点に位置する論理回路との性能及び特性は互いに異なる。別の例として、半導体回路内で瞬間的に電圧降下が発生した地点に位置する論理回路は、他の地点に位置する論理回路とは性能及び特性が異なる。
【0005】
クロック信号は、発振する電子信号（ｏｓｃｉｌｌａｔｉｎｇ ｅｌｅｃｔｒｏｎｉｃ ｓｉｇｎａｌ）であって、半導体回路を駆動させるために必要である。半導体回路で発生するグローバルバラツキ及びローカルバラツキを考慮したクロック信号を生成するためには、当該バラツキが最大となる場合、すなわち最悪の場合（ｗｏｒｓｔ ｃａｓｅ）を想定して、クロック信号に十分なマージン（ｍａｒｇｉｎ）を提供する方法がある。
【0006】
しかし、最悪の場合に基づいてマージンを決定する方法は、半導体回路全体に対して一括的な基準だけを適用する方式であるため、半導体回路の性能と消費電力を最適化することが難しいうえ、変化する動作環境を反映して柔軟に対処することが難しい。
【先行技術文献】
【特許文献】
【0007】
【文献】特開２００３－２１８８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、半導体回路を駆動するクロック信号に必要なマージンを調節して、半導体回路の性能を向上させ且つ消費電力を低減させる半導体装置を提供することにある。
【0009】
また、ＰＶＴによるグローバルバラツキ及びローカルバラツキを考慮した半導体回路の性能をモニタリングすることができる半導体装置を提供することにある。
【課題を解決するための手段】
【0010】
上記目的を達成するためになされた本発明の一態様による半導体装置は、動作回路内の第１論理回路に隣接した第１地点に配置され、第１発振信号を生成する第１リング発振器（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ、ＲＯ）と、前記動作回路内の第２論理回路に隣接して第１地点とは異なる第２地点に配置され、第２発振信号を生成する第２リング発振器と、前記第１発振信号及び前記第２発振信号に対して、予め定められた論理演算を行って第１クロック信号を生成する検出回路（ｄｅｔｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）と、前記検出回路から前記第１クロック信号の提供を受け、前記第１リング発振器及び前記第２リング発振器のそれぞれに対する遅延調節（ｄｅｌａｙ ｃｏｎｔｒｏｌ）を行って前記動作回路を駆動するための第２クロック信号を生成するキャリブレーション回路（ｃａｌｉｂｒａｔｉｏｎ ｃｉｒｃｕｉｔ）と、を備えることを特徴とする。
【0011】
前記半導体装置は、動作回路内の第１論理回路に隣接した第１地点に配置され、第１発振信号を生成する第１リング発振器と、前記動作回路内の第２論理回路に隣接して前記第１地点とは異なる第２地点に配置され、第２発振信号を生成する第２リング発振器と、前記第１発振信号及び前記第２発振信号に基づいて前記動作回路のローカルバラツキ（ｌｏｃａｌ ｖａｒｉａｔｉｏｎ）を反映した第１クロック信号を生成する検出回路と、前記検出回路から前記第１クロック信号の提供を受け、前記第１クロック信号にＰＶＴ（ｐｒｏｄｕｃｔｉｏｎ ｐｒｏｃｅｓｓ ｐａｒａｍｅｔｅｒ、ｓｕｐｐｌｙ ｖｏｌｔａｇｅ、ｔｅｍｐｅｒａｔｕｒｅ）によるグローバルバラツキを反映して前記動作回路を駆動するための第２クロック信号を生成するキャリブレーション回路と、を備える。
【0012】
上記目的を達成するためになされた本発明の他の態様による半導体装置は、動作回路内の第１論理回路に隣接した第１地点に配置され、第１発振信号を生成する第１リング発振器と、前記動作回路内の第２論理回路に隣接して前記第１地点とは異なる第２地点に配置され、第２発振信号を生成する第２リング発振器と、前記動作回路内の前記第１地点及び前記第２地点とは異なる第３地点に配置され、ＰＬＬクロック信号を生成するＰＬＬ（Ｐｈａｓｅ－Ｌｏｃｋｅｄ Ｌｏｏｐ）と、前記第１発振信号、前記第２発振信号、及び前記ＰＬＬクロック信号に対して、予め定められた論理演算を行うことによって前記動作回路を駆動するためのクロック信号を生成する検出回路と、を備えることを特徴とする。
【0013】
上記目的を達成するためになされた本発明のさらに他の態様による半導体装置は、動作回路内の第１論理回路に関連する第１条件を反映して第１発振信号を生成する第１クリティカルパスレプリカ（ｃｒｉｔｉｃａｌ ｐａｔｈ ｒｅｐｌｉｃａ）と、前記動作回路内の第２論理回路に関連する第２条件を反映して第２発振信号を生成する第２クリティカルパスレプリカと、前記第１クリティカルパスレプリカを選択するための第１クリティカルパスレプリカ選択信号を生成して前記第１クリティカルパスレプリカに伝達し、前記第２クリティカルパスレプリカを選択するための第２クリティカルパスレプリカ選択信号を生成して前記第２クリティカルパスレプリカに伝達するモニター制御回路（ｍｏｎｉｔｏｒ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）と、前記モニター制御回路から前記第１クリティカルパスレプリカ選択信号及び前記第２クリティカルパスレプリカ選択信号の提供を受け、前記第１発振信号、前記第２発振信号、前記第１クリティカルパスレプリカ選択信号、及び前記第２クリティカルパスレプリカ選択信号に対して予め定められた論理演算を行うことによって前記動作回路をモニタリングするためのモニタリング信号を生成する検出回路と、を備えることを特徴とする。
【発明の効果】
【0014】
本発明によれば、半導体回路を駆動するクロック信号に必要なマージンを低減させながら、ＰＶＴによるグローバルバラツキ及びローカルバラツキを反映したクロック信号を生成することで、半導体回路の性能を向上させ且つ消費電力を低減させることができる。
【図面の簡単な説明】
【0015】
【図1】本発明の一実施形態による半導体システムを示す概略図である。
【図2】本発明の一実施形態による半導体装置の一例を示す概略図である。
【図3】本発明の一実施形態によるリング発振器を示す概略図である。
【図4】本発明の一実施形態による検出回路を示す概略図である。
【図5】本発明の一実施形態による半導体装置の他の例を示す概略図である。
【図6】本発明の一実施形態によるクリティカルパスレプリカ回路を示す概略図である。
【図7】本発明の一実施形態による半導体装置の動作を示すフローチャートである。
【図8】本発明の他の実施形態による半導体システムを示す概略図である。
【図9】本発明の他の実施形態による半導体装置を示す概略図である。
【図10】本発明のさらに他の実施形態による半導体システムを示す概略図である。
【図11】本発明のさらに他の実施形態によるモニタリング回路を示す概略図である。
【図12】本発明のさらに他の実施形態によるモニタリング回路の検出回路を示す概略図である。
【発明を実施するための形態】
【0016】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【0017】
図１は、本発明の一実施形態による半導体システムを示す概略図である。
【0018】
図１を参照すると、本発明の一実施形態による半導体システムは、動作回路１を含む。動作回路１は、複数の論理回路（２０ａ～２０ｄ）及びクロック生成回路１０を備える。
【0019】
複数の論理回路（２０ａ～２０ｄ）は、動作回路１で要求される任意の機能または動作を行うための論理セルを含む。例えば、複数の論理回路（２０ａ～２０ｄ）は、複数のトランジスタから構成された回路素子を含む。
【0020】
本実施形態において、複数の論理回路（２０ａ～２０ｄ）は、動作回路１内で互いに異なる位置に配置される。例えば、論理回路（２０ａ、２０ｃ）は動作回路１の中心を基準に左側領域に配置され、論理回路（２０ｂ、２０ｄ）はその右側領域に配置される。一方、論理回路（２０ａ、２０ｂ）は動作回路１の中心を基準に上側領域に配置され、論理回路（２０ｃ、２０ｄ）はその下側領域に配置され得る。
【0021】
クロック生成回路１０は、動作回路１を駆動するためのクロック信号ＣＬＫを生成する。本実施形態において、クロック生成回路１０は、複数のリング発振器（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ、ＲＯ）（１１０ａ～１１０ｄ）及びクロック制御回路１００を含む。
【0022】
複数のリング発振器（１１０ａ～１１０ｄ）は、それぞれ発振信号（ｏｓｃｉｌｌａｔｉｎｇ ｓｉｇｎａｌ）を生成してクロック制御回路１００に提供する。例えば、複数のリング発振器（１１０ａ～１１０ｄ）は、奇数個の反転ゲート（ｉｎｖｅｒｔｉｎｇ ｇａｔｅ）を含み、これらの反転ゲートを用いて発振信号を生成する。リング発振器（１１０ａ～１１０ｄ）の詳細構造については、図３を参照して後述する。
【0023】
本実施形態において、複数のリング発振器（１１０ａ～１１０ｄ）は、動作回路１内の互いに異なる位置に配置される。例えば、リング発振器１１０ａは、論理回路２０ａに隣接した地点に配置され、リング発振器１１０ｂは、論理回路２０ｂに隣接した地点に配置される。また、リング発振器１１０ｃは、論理回路２０ｃに隣接した地点に配置され、リング発振器１１０ｄは、論理回路２０ｄに隣接した地点に配置される。
【0024】
クロック制御回路１００は、互いに異なる位置に配置された複数のリング発振器（１１０ａ～１１０ｄ）からそれぞれ発振信号の提供を受ける。そして、これらの発振信号に、予め定められた論理演算を行い、動作回路１のグローバルバラツキ及びローカルバラツキを反映したクロック信号ＣＬＫを生成する。クロック制御回路１００で生成されたクロック信号ＣＬＫは、複数の論理回路（２０ａ～２０ｄ）を駆動する。
【0025】
以下、図２に示すクロック制御回路１００の動作をより具体的に説明する。
【0026】
図２は、本発明の一実施形態による半導体装置の一例を示す概略図である。
【0027】
図２を参照すると、本発明の一実施形態による半導体装置であるクロック生成回路１０は、一例として、図１で説明した複数のリング発振器（１１０ａ、１１０ｂ）及びクロック制御回路１００を含む。本実施形態では、説明の便宜のために、２つのリング発振器（１１０ａ、１１０ｂ）について述べるが、本発明はこれに限定されない。
【0028】
図１で説明したように、複数のリング発振器（１１０ａ、１１０ｂ）は、動作回路１内の互いに異なる地点に配置されている。図１及び図２を参照すると、第１リング発振器１１０ａは、動作回路１内の第１論理回路２０ａに隣接した第１地点に配置され、第１発振信号ＲＯ＿ＯＵＴ１を生成する。また、第２リング発振器１１０ｂは、動作回路１内の第２論理回路２０ｂに隣接して、第１地点とは異なる第２地点に配置され、第２発振信号ＲＯ＿ＯＵＴ２を生成する。
【0029】
クロック制御回路１００は、検出回路１２０、キャリブレーション回路（ｃａｌｉｂｒａｔｉｏｎ ｃｉｒｃｕｉｔ）１３０、及びクリティカルパスレプリカ回路（Ｃｒｉｔｉｃａｌ Ｐａｔｈ Ｒｅｐｌｉｃａ ｃｉｒｃｕｉｔ、以下、「ＣＰＲ回路」と略記する）１４０を含む。
【0030】
検出回路１２０は、第１リング発振器１１０ａから出力された第１発振信号ＲＯ＿ＯＵＴ１、及び第２リング発振器１１０ｂから出力された第２発振信号ＲＯ＿ＯＵＴ２に基づいて、ローカルバラツキ（ｌｏｃａｌ ｖａｒｉａｔｉｏｎ）を反映した第１クロック信号ＣＬＫ０を生成する。
【0031】
ここで、ローカルバラツキは、例えば、同じ工程条件下で製造される半導体回路であっても、当該半導体回路内の位置によって異なるバラツキのことをいう。例えば、半導体回路内の第１地点の温度と第２地点の温度とが大きく異なる場合、第１地点に位置する論理回路と第２地点に位置する論理回路との性能及び特性は互いに異なる。別の例として、半導体回路内で瞬間的に電圧降下が発生した地点に位置する論理回路は、他の地点に位置する論理回路とは性能及び特性が異なる。
【0032】
具体的に、検出回路１２０は、第１発振信号ＲＯ＿ＯＵＴ１及び第２発振信号ＲＯ＿ＯＵＴ２に対して、予め定められた論理演算を行い、第１クロック信号ＣＬＫ０を生成する。
【0033】
例えば、検出回路１２０は、第１動作モードにおいて、第１発振信号ＲＯ＿ＯＵＴ１及び第２発振信号ＲＯ＿ＯＵＴ２の中で、最も遅いトランジション（ｔｒａｎｓｉｔｉｏｎ）を追跡する。
【0034】
一方、例えば、検出回路１２０は、第２動作モードにおいて、第１発振信号ＲＯ＿ＯＵＴ１及び第２発振信号ＲＯ＿ＯＵＴ２のうちのいずれか一方のトランジションのみを出力する。
【0035】
キャリブレーション回路１３０は、検出回路１２０から第１クロック信号ＣＬＫ０の提供を受け、第１クロック信号ＣＬＫ０にＰＶＴ（製造プロセスパラメータ、供給電圧、及び温度）によるグローバルバラツキを反映して、動作回路１を駆動するための第２クロック信号ＣＬＫを生成する。
【0036】
ここで、グローバルバラツキは、製造プロセスパラメータ（ｐｒｏｄｕｃｔｉｏｎ ｐｒｏｃｅｓｓ ｐａｒａｍｅｔｅｒ）、供給電圧（ｓｕｐｐｌｙ ｖｏｌｔａｇｅ）、及び温度（ｔｅｍｐｅｒａｔｕｒｅ）に基づいて半導体回路上に発生するバラツキのことをいう。例えば、半導体回路に提供される供給電圧が増加すると、該当半導体回路の動作周波数も増加することが一般的である。このような半導体回路の性能及び特性の変化は、ＰＶＴに大きく影響される。
【0037】
具体的に、キャリブレーション回路１３０は、第１リング発振器１１０ａ及び第２リング発振器１１０ｂのそれぞれに対する遅延調節（ｄｅｌａｙ ｃｏｎｔｒｏｌ）を行うことにより、動作回路１を駆動するための第２クロック信号ＣＬＫを生成する。ここで、遅延調節（ｄｅｌａｙ ｃｏｎｔｒｏｌ）とは、ローカルバラツキを反映した第１クロック信号ＣＬＫ０の遅延を、動作回路１の環境に適合するようにマッチング（ｍａｔｃｈｉｎｇ）する動作のことをいう。このため、キャリブレーション回路１３０は、遅延調節信号ＤＣを第１リング発振器１１０ａ及び第２リング発振器１１０ｂに提供する。
【0038】
一方、キャリブレーション回路１３０は、第１リング発振器１１０ａ及び第２リング発振器１１０ｂのうちのいずれか一方のみをイネーブル（ｅｎａｂｌｅ）するためのイネーブル信号ＥＮを第１リング発振器１１０ａ及び第２リング発振器１１０ｂに提供する。
【0039】
さらに、キャリブレーション回路１３０は、検出回路１２０にリング発振器選択信号ＲＯ＿ＳＥＬを提供して、第２動作モードで動作する検出回路１２０から、イネーブル信号ＥＮによってイネーブルされたリング発振器の出力伝達を受ける。
【0040】
クリティカルパスレプリカ（ＣＰＲ）回路１４０は、検出回路１２０から第１クロック信号ＣＬＫ０の提供を受け、予め定められた複数のクリティカルパス（ｃｒｉｔｉｃａｌ ｐａｔｈ）に対して第１クロック信号ＣＬＫ０がタイミングエラー（ｔｉｍｉｎｇ ｅｒｒｏｒ）を発生させるか否かを検査する。
【0041】
クリティカルパスレプリカ回路１４０は、予め定められた複数のクリティカルパスレプリカ（Ｃｒｉｔｉｃａｌ Ｐａｔｈ Ｒｅｐｌｉｃａ、ＣＰＲ）を用いて第１クロック信号ＣＬＫ０がタイミングエラーを発生させるか否かの判断を行うが、それぞれのクリティカルパスレプリカは、動作回路１のＰＶＴ条件に応じたクリティカルパスをそのまま借用したレプリカ回路に該当する。
【0042】
クリティカルパスレプリカ回路１４０は、キャリブレーション回路１３０から提供された制御信号ＣＴＬに基づいて、テストパルス（ｔｅｓｔ ｐｕｌｓｅ）を複数のクリティカルパスレプリカに印加して、第１クロック信号ＣＬＫ０がタイミングエラーを発生させるか否かの判断を行った後、その判断結果信号ＴＥＳ＿ＯＵＴ（図６参照）をキャリブレーション回路１３０へ伝達する。
【0043】
図３は、本発明の一実施形態によるリング発振器を示す概略図である。
【0044】
図３を参照すると、本発明の一実施形態によるリング発振器１１０は後述のように具現されるが、これは一例に過ぎず、本発明はこれらに限定されない。
【0045】
リング発振器１１０は、基本発振周期調整部１１２、第１発振周期調整部１１４、及び第２発振周期調整部１１６を含む。
【0046】
基本発振周期調整部１１２は、複数の反転ゲートを含む。基本発振周期調整部１１２は、複数の反転ゲートを用いて、入力信号ＲＯ＿ＩＮから発振信号を生成した後、これを第１発振周期調整部１１４に伝達する。
【0047】
本実施形態において、リング発振器１１０への入力信号ＲＯ＿ＩＮは、検出回路１２０で生成された第１クロック信号ＣＬＫ０がフィードバック入力される信号である。図２を参照すると、検出回路１２０が第１動作モードで、第１発振信号ＲＯ＿ＯＵＴ１及び第２発振信号ＲＯ＿ＯＵＴ２の中で、最も遅いトランジション（ｔｒａｎｓｉｔｉｏｎ）を追跡した後、生成された第１クロック信号ＣＬＫ０をリング発振器（１１０ａ、１１０ｂ）にフィードバック入力することにより、第１クロック信号ＣＬＫ０がローカルバラツキを反映するようにする。
【0048】
第１発振周期調整部１１４は、複数の反転ゲート１１４２及びマルチプレクサ（ＭＵＸ）１１４４を含む。
【0049】
第１発振周期調整部１１４は、基本発振周期調整部１１２から伝達された発振信号の発振周期（ｏｓｃｉｌｌａｔｉｏｎ ｐｅｒｉｏｄ）を第１遅延時間単位に調整する。すなわち、第１発振周期調整部１１４は、基本発振周期調整部１１２から伝達された発振信号の遅延を第１遅延時間単位に調節する。
【0050】
このために、第１発振周期調整部１１４は、キャリブレーション回路１３０から遅延調節信号ＤＣを受信する。遅延調節信号ＤＣは、マルチプレクサ１１４４を介して第１発振周期調整部１１４を制御して第１遅延時間単位に発振周期を調整する。
【0051】
その後、第１発振周期調整部１１４は、第１遅延時間単位に発振周期が調整された発振信号を、第２発振周期調整部１１６に伝達する。
【0052】
第２発振周期調整部１１６は、複数の反転ゲート１１６２及びマルチプレクサ（ＭＵＸ）１１６４を含む。
【0053】
第２発振周期調整部１１６は、第１発振周期調整部１１４から伝達された発振信号の発振周期を第１遅延時間単位よりも小さい第２遅延時間単位に調整する。すなわち、第２発振周期調整部１１６は、第１発振周期調整部１１４から伝達された発振信号の遅延を第２遅延時間単位に調節する。
【0054】
このために、第２発振周期調整部１１６は、キャリブレーション回路１３０から遅延調節信号ＤＣを受信する。遅延調節信号ＤＣは、マルチプレクサ１１６４を介して第２発振周期調整部１１６を制御して第２遅延時間単位に発振周期を調整する。
【0055】
その後、第２発振周期調整部１１６は、第２遅延時間単位に発振周期が調整された発振信号を、イネーブル設定部１１８に伝達する。
【0056】
イネーブル設定部１１８は、キャリブレーション回路１３０から受信したイネーブル信号ＥＮに応じて、基本発振周期調整部１１２、第１発振周期調整部１１４、及び第２発振周期調整部１１６を経た発振信号の出力を、イネーブルまたはディスエーブル（ｄｉｓａｂｌｅ）する。
【0057】
その後、イネーブル設定部１１８から出力された出力信号ＲＯ＿ＯＵＴは検出回路１２０に伝達される。
【0058】
このように、リング発振器１１０は、発振周期を調整することができる、「調整可能なリング発振器（ａｄｊｕｓｔａｂｌｅ ｒｉｎｇ ｏｓｃｉｌｌａｔｏｒ）」で具現される。
【0059】
図１を参照すると、本発明は、動作回路１のローカルバラツキを反映したクロック信号を生成するために、動作回路１の複数の地点に複数のリング発振器（１１０ａ～１１０ｄ）を配置するが、当該地点ごとに、それぞれの論理回路（２０ａ～２０ｄ）が動作するためのクロック信号の周期はそれぞれ異なる。これを考慮するために、複数のリング発振器（１１０ａ～１１０ｄ）を、調整可能なリング発振器で具現して、各地点に適合するように遅延調節を行う。
【0060】
本発明の幾つかの実施形態において、リング発振器１１０の第１発振周期調整部１１４の複数の反転ゲート１１４２は、第２発振周期調整部１１６の複数の反転ゲート１１６２と同じタイプの論理ゲートを用いて具現されるか、又は異なるタイプの論理ゲートを用いて具現される。
【0061】
例えば、リング発振器１１０の第１発振周期調整部１１４の複数の反転ゲート１１４２は、第１タイプの論理ゲート、例えばＮＡＮＤ論理ゲートを用いて具現され、リング発振器１１０の第２発振周期調整部１１６の複数の反転ゲート１１６２は、第２タイプの論理ゲート、例えばＩＮＶ論理ゲートを用いて具現される。
【0062】
一方、本発明の幾つかの実施形態において、複数のリング発振器（１１０ａ～１１０ｄ）は、それぞれ同じタイプの論理セルで具現されるか、又は異なるタイプの論理セルで具現される。
【0063】
図４は、本発明の一実施形態による検出回路を示す概略図である。
【0064】
図４を参照すると、本発明の一実施形態による検出回路１２０は、次のように具現されるが、これは一例に過ぎず、本発明はこれらに限定されない。
【0065】
検出回路１２０は、第１論理ゲート１２１、第２論理ゲート１２２、第３論理ゲート１２４、及び第４論理ゲート１２５を含む。
【0066】
第１論理ゲート１２１は、複数の入力信号に対して第１論理演算、例えばＡＮＤ論理演算を行う多重入力ＡＮＤ論理ゲートである。第１論理ゲート１２１は、第１発振信号ＲＯ＿ＯＵＴ１及び第２発振信号ＲＯ＿ＯＵＴ２に対して第１論理演算を行い、その結果信号を第３論理ゲート１２４に伝達する。
【0067】
第２論理ゲート１２２は、複数の入力信号に対して第２論理演算、例えばＯＲ論理演算を行う多重入力ＯＲ論理ゲートである。第２論理ゲート１２２は、第１発振信号ＲＯ＿ＯＵＴ１及び第２発振信号ＲＯ＿ＯＵＴ２に対して第２論理演算を行い、その結果信号を第４論理ゲート１２５に伝達する。
【0068】
第３論理ゲート１２４は、２つの入力信号に対して第３論理演算、例えばＯＲ論理演算を行うＯＲ論理ゲートである。第３論理ゲート１２４は、第１論理ゲート１２１の出力信号及び第４論理ゲート１２５の出力信号に対して第３論理演算を行い、その結果信号を第１クロック信号ＣＬＫ０として出力する。
【0069】
第４論理ゲート１２５は、複数の入力信号に対して第４論理演算、例えばＡＮＤ論理演算を行う多重入力ＡＮＤ論理ゲートである。第４論理ゲート１２５は、第２論理ゲート１２２の出力信号、リング発振器選択信号ＲＯ＿ＳＥＬに対する反転信号、及び第３論理ゲート１２４の出力信号に対して第４論理演算（ＡＮＤ）を行い、その結果信号を第３論理ゲート１２４に伝達する。
【0070】
ここで、リング発振器選択信号ＲＯ＿ＳＥＬは、検出回路１２０からイネーブル信号ＥＮによってイネーブルされたリング発振器の出力伝達を受けるために、キャリブレーション回路１３０が検出回路１２０に提供する信号をいう。
【0071】
図２を参照すると、リング発振器選択信号ＲＯ＿ＳＥＬが第１値、例えば「０」である場合、検出回路１２０は、第１動作モードで第１発振信号ＲＯ＿ＯＵＴ１及び第２発振信号ＲＯ＿ＯＵＴ２の中で、最も遅いトランジションを追跡して、その結果信号を第１クロック信号ＣＬＫ０として出力する。
【0072】
これにより、第１クロック信号ＣＬＫ０は、動作回路１のローカルバラツキを反映することができる。具体的に、第１クロック信号ＣＬＫ０は、第１発振信号ＲＯ＿ＯＵＴ１を用いて第１論理回路２０ａに対する第１動作環境を反映し、第２発振信号ＲＯ＿ＯＵＴ２を用いて第２論理回路２０ｂに対する動作環境を反映する。
【0073】
一方、選択信号ＲＯ＿ＳＥＬが第２値、例えば「１」である場合、検出回路１２０は、第２動作モードで第１発振信号ＲＯ＿ＯＵＴ１及び第２発振信号ＲＯ＿ＯＵＴ２のうち、キャリブレーション回路１３０のイネーブル信号ＥＮによってイネーブルされたリング発振器から出力された発振信号のトランジションのみを出力する。
【0074】
具体的に、キャリブレーション回路１３０は、イネーブル信号ＥＮを用いて第１リング発振器１１０ａをイネーブルし、第２リング発振器１１０ｂをディスエーブルする。さらに、キャリブレーション回路１３０は、遅延調節信号ＤＣを用いて、イネーブルされた第１リング発振器１１０ａの遅延調節を行う。
【0075】
第２動作モードで動作する検出回路１２０は、イネーブルされて遅延調節された第１発振器１１０ａのトランジションを第１クロック信号ＣＬＫ０として出力する。
【0076】
次に、キャリブレーション回路１３０は、イネーブル信号ＥＮを用いて第２リング発振器１１０ｂをイネーブルし、第１リング発振器１１０ａをディスエーブルする。これに加えて、キャリブレーション回路１３０は、遅延調節信号ＤＣを用いて、イネーブルされた第２リング発振器１１０ｂの遅延調節を行う。
【0077】
第２動作モードで動作する検出回路１２０は、イネーブルされて遅延調節された第２発振器１１０ｂのトランジションを第１クロック信号ＣＬＫ０として出力する。
【0078】
これにより、第１クロック信号ＣＬＫ０は、動作回路１のＰＶＴによるグローバルバラツキを反映することができる。
【0079】
一方、本発明の幾つかの実施形態において、キャリブレーション回路１３０は、遅延調節を介して、ローカルバラツキを反映した第１クロック信号ＣＬＫ０の遅延を、動作回路１の環境に適合するようにマッチングした後、第１クロック信号ＣＬＫ０にマージン（ｍａｒｇｉｎ）をさらに設定する。
【0080】
図５は、本発明の一実施形態による半導体装置の他の例を示す概略図である。
【0081】
図５を参照すると、本発明の一実施形態による半導体装置であるクロック生成回路１０は、他の例として、ルックアップテーブル部（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ、ＬＵＴ）１５０をさらに含む。
【0082】
ルックアップテーブル部（ＬＵＴ）１５０は、キャリブレーション回路１３０に電気的に接続されて、データをやり取りする。具体的に、ルックアップテーブル部１５０は、一つ以上のＰＶＴ条件に応じた遅延設定に関するデータを予め保存している。
【0083】
キャリブレーション回路１３０は、ルックアップテーブル部１５０から、予め保存されたデータの提供を受け、このデータに基づいて、第１リング発振器１１０ａ及び第２リング発振器１１０ｂのそれぞれに対して遅延調節を行う。
【0084】
本実施形態において、ルックアップテーブル部１５０は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を始めとする揮発性メモリで具現されるか、又はフラッシュメモリを始めとする不揮発性メモリで具現される。
【0085】
図６は、本発明の一実施形態によるクリティカルパスレプリカ回路を示す概略図である。
【0086】
図６を参照すると、本発明の一実施形態によるクリティカルパスレプリカ回路１４０は、テストパルスランチング回路（Ｔｅｓｔ Ｐｕｌｓｅ Ｌａｕｎｃｈｉｎｇ ｃｉｒｃｕｉｔ、以下「ＴＰＬ回路」と略記する）１４４、クリティカルパスレプリカ回路部１４２、及びタイミングエラー検出回路（Ｔｉｍｉｎｇ Ｅｒｒｏｒ Ｓｔａｔｉｓｔｉｃｓ ｃｉｒｃｕｉｔ、以下、「ＴＥＳ回路」と略記する）１４６を含む。また、クリティカルパスレプリカ回路１４０は、検出回路１２０を介して提供された第１クロック信号ＣＬＫ０に応じてテストパルスの進行を制御する第１ラッチ部１４８ａ及び第２ラッチ部１４８ｂをさらに含む。
【0087】
ＴＰＬ回路１４４は、第１クロック信号ＣＬＫ０がタイミングエラーとなるか否かに対する検査を行うためのテストパルスを生成する。
【0088】
具体的に、ＴＰＬ回路１４４は、キャリブレーション回路１３０から提供された制御信号ＣＴＬに基づいてテストパルスを生成して第１ラッチ部１４８ａに伝達する。すると、テストパルスは、第１クロック信号ＣＬＫ０に基づいて、同期化される第１ラッチ部１４８ａを介してクリティカルパスレプリカ回路部１４２に印加される。
【0089】
クリティカルパスレプリカ回路部１４２は、複数のクリティカルパスレプリカ（１４２ａ～１４２ｃ）を含む。ここで、クリティカルパスレプリカ（１４２ａ～１４２ｃ）は、動作回路１のＰＶＴ条件によるクリティカルパスをそのまま借用したレプリカ回路に該当する。
【0090】
具体的に、第１クリティカルパスレプリカ１４２ａは、予め定められた第１条件、すなわち、第１ＰＶＴ条件を反映する。例えば、第１クリティカルパスレプリカ１４２ａは、半導体システム（または動作回路１）の第１コーナー（ｃｏｒｎｅｒ）の位置から抽出されたクリティカルパスを借用したレプリカ回路である。
【0091】
一方、第２クリティカルパスレプリカ１４２ｂは、予め定められた第２条件、すなわち第２ＰＶＴ条件を反映する。たとえば、第２クリティカルパスレプリカ１４２ｂは、半導体システム（または動作回路１）の第２コーナー及び第３コーナーの位置から抽出されたクリティカルパスを借用したレプリカ回路である。
【0092】
本発明の幾つかの実施形態において、複数のクリティカルパスレプリカ（１４２ａ～１４２ｃ）の数は、半導体システム（または動作回路１）のすべてのコーナーに対して抽出されたクリティカルパスの数よりも少ない数に定められるように最適化される。たとえば、複数のクリティカルパスレプリカ（１４２ａ～１４２ｃ）は、コーナーごとに抽出されたクリティカルパスのうち、タイミングサインオフ（ｔｉｍｉｍｇ ｓｉｇｎ－ｏｆｆ）の条件を満足することが可能なパスをさらにフィルタリングした結果のみを含む。
【0093】
クリティカルパスレプリカ回路部１４２は、テストパルスを複数のクリティカルパスレプリカ（１４２ａ～１４２ｃ）に印加した後、その結果信号を、第１クロック信号ＣＬＫ０に基づいて同期化される第２ラッチ部１４８ｂを介してタイミングエラー検出回路１４６に伝達する。
【0094】
タイミングエラー検出（ＴＥＳ）回路１４６は、第２ラッチ部１４８ｂを介して受信した結果、信号から動作回路１上の複数のクリティカルパスに対して第１クロック信号ＣＬＫ０がタイミングエラーを発生させるか否かを判断した後、その判断結果信号ＴＥＳ＿ＯＵＴをキャリブレーション回路１３０に伝達する。
【0095】
クリティカルパスレプリカ回路１４０は、ＴＰＬ回路１４４のタイミングエラーを判断するために、例えば「０」から「１」にトランジションするテストパルスを発生させ、タイミングエラー検出回路１４６でキャプチャされた値が「０」であるか否かを確認し、「０」ではない場合にタイミングエラーと判断する方式で具現されるが、本発明はこれらに限定されない。
【0096】
図７は、本発明の一実施形態による半導体装置の動作を示すフローチャートである。
【0097】
図７を参照すると、本発明の一実施形態による半導体装置であるクロック生成回路１０は、まず、第１発振信号ＲＯ＿ＯＵＴ１及び第２発振信号ＲＯ＿ＯＵＴ２の中で、最も遅いトランジションを追跡して、ローカルバラツキが反映された第１クロック信号ＣＬＫ０を出力する。
【0098】
次に、キャリブレーション回路１３０は、イネーブル信号ＥＮを用いて、複数のリング発振器（１１０ａ～１１０ｄ）の中のいずれか１つを選択する（Ｓ７０３段階）。そして、検出回路１２０は、選択されたリング発振器を用いて第１クロック信号ＣＬＫ０を生成する（Ｓ７０５段階）。
【0099】
その後、キャリブレーション回路１３０は、クリティカルパスレプリカ回路１４０のクリティカルパスレプリカ回路部１４２を用いて、第１クロック信号ＣＬＫ０がタイミングエラーとなるか否かを判断する（Ｓ７０７段階）。
【0100】
タイミングエラーと判断された場合（Ｓ７０７段階でＹ）、キャリブレーション回路１３０は、遅延調節信号ＤＣを用いて、選択されたリング発振器の遅延を調節（Ｓ７０９段階）した後、さらにＳ７０５段階を行う。
【0101】
タイミングエラーと判断されない場合（Ｓ７０７段階でＮ）、キャリブレーション回路１３０は、他のリング発振器に対する遅延調節作業がすべて完了したか否かを判断する（Ｓ７１１段階）。
【0102】
すべて完了した場合（Ｓ７１１段階でＹ）には、キャリブレーション回路１３０は、複数のリング発振器（１１０ａ～１１０ｄ）を用いて第２クロック信号ＣＬＫを生成する。
【0103】
すべて完了していない場合（Ｓ７１１段階でＮ）には、キャリブレーション回路１３０は、他のリング発振器を選択するようにインデックスを増加させた後、Ｓ７０３段階を行い、イネーブル信号ＥＮを用いて複数のリング発振器（１１０ａ～１１０ｄ）のうちの他の一つを選択して、後続の段階を処理する。
【0104】
図８は、本発明の他の実施形態による半導体システムを示す概略図である。
【0105】
図８を参照すると、本発明の他の実施形態による半導体システムは動作回路２を含む。動作回路２は、複数の論理回路（２０ａ～２０ｄ）、クロック生成回路１０、及びＰＬＬ（Ｐｈａｓｅ－Ｌｏｃｋｅｄ Ｌｏｏｐ）３０を備える。
【0106】
複数の論理回路（２０ａ～２０ｄ）及びクロック生成回路１０に関する説明は、図１に示す動作回路１の説明を参照する。図１を参照して説明したように、複数の論理回路（２０ａ～２０ｄ）は、動作回路２内で互いに異なる位置に配置され、複数のリング発振器（１１０ａ～１１０ｄ）も、動作回路２内で互いに異なる位置に配置される。
【0107】
ＰＬＬ３０は、クロック生成回路１０のクロック制御回路１０２にＰＬＬクロック信号ＰＬＬ＿ＣＬＫを提供する。
【0108】
クロック制御回路１０２は、互いに異なる位置に配置された複数のリング発振器（１１０ａ～１１０ｄ）からそれぞれ発振信号の提供を受けると同時に、ＰＬＬ３０からＰＬＬクロック信号ＰＬＬ＿ＣＬＫの提供を受ける。
【0109】
クロック制御回路１０２は、動作回路２の動作環境に応じて、複数のリング発振器（１１０ａ～１１０ｄ）から提供された発振信号と、ＰＬＬ３０から提供されたＰＬＬクロック信号ＰＬＬ＿ＣＬＫを適切にスイッチングして、動作回路２を駆動するクロック信号ＣＬＫを生成する。
【0110】
次に、図９に示すクロック制御回路１０２の動作をより具体的に説明する。
【0111】
図９は、本発明の他の実施形態による半導体装置を示す概略図である。
【0112】
図９を参照すると、本発明の他の実施形態による半導体装置であるクロック生成回路１０は、図８で説明した複数のリング発振器（１１０ａ、１１０ｂ）、ＰＬＬ３０、及びクロック制御回路１０２を含む。本実施形態では、説明の便宜のために、２つのリング発振器（１１０ａ、１１０ｂ）について述べるが、本発明はこれに限定されない。
【0113】
図８で説明したように、複数のリング発振器（１１０ａ、１１０ｂ）は、動作回路２内の互いに異なる位置に配置される。図８及び図９を参照すると、第１リング発振器１１０ａは、動作回路２内の第１論理回路２０ａに隣接した第１地点に配置され、第１発振信号ＲＯ＿ＯＵＴ１を生成する。また、第２リング発振器１１０ｂは、動作回路２内の第２論理回路２０ｂに隣接して、第１地点とは異なる第２地点に配置され、第２発振信号ＲＯ＿ＯＵＴ２を生成する。これにより、第１発振信号ＲＯ＿ＯＵＴ１は第１論理回路２０ａに対する第１動作環境を反映し、第２発振信号ＲＯ＿ＯＵＴ２は第２論理回路２０ｂに対する動作環境を反映する。
【0114】
一方、ＰＬＬ３０は、動作回路２内の配置された地点に関係なく、予め設定された一定の周波数の発振信号であるＰＬＬクロック信号ＰＬＬ＿ＣＬＫを生成する。
【0115】
クロック制御回路１０２は検出回路１２０を含む。検出回路１２０は、第１リング発振器１１０ａから出力された第１発振信号ＲＯ＿ＯＵＴ１、及び第２リング発振器１１０ｂから出力された第２発振信号ＲＯ＿ＯＵＴ２に基づいて、ローカルバラツキを反映したクロック信号ＣＬＫを生成するか、又は、ＰＬＬクロック信号ＰＬＬ＿ＣＬＫに基づいて、ローカルバラツキとは無関係なクロック信号ＣＬＫを生成する。
【0116】
例えば、動作回路２が、ＰＬＬクロック信号ＰＬＬ＿ＣＬＫに基づいたクロック信号ＣＬＫによって駆動されている途中で、第１論理回路２０ａに電圧降下が発生した場合には、このようなローカルバラツキを考慮するために、検出回路１２０は、第１リング発振器１１０ａから出力された第１発振信号ＲＯ＿ＯＵＴ１に基づいたクロック信号ＣＬＫを生成する。
【0117】
このために、検出回路１２０は、第１発振信号ＲＯ＿ＯＵＴ１、第２発振信号ＲＯ＿ＯＵＴ２、及びＰＬＬクロック信号ＰＬＬ＿ＣＬＫの中で、最も遅いトランジションを追跡する。
【0118】
本実施形態において、検出回路１２０で生成されたクロック信号ＣＬＫは、第１リング発振器１１０ａ及び第２リング発振器１１０ｂにフィードバック入力される。
【0119】
一方、本発明の幾つかの実施形態において、検出回路１２０は、第１発振信号ＲＯ＿ＯＵＴ１、第２発振信号ＲＯ＿ＯＵＴ２、及びＰＬＬクロック信号ＰＬＬ＿ＣＬＫに対して、予め定められた論理演算を行い、クロック信号ＣＬＫを生成する。
【0120】
例えば、検出回路１２０は、第１論理ゲート１２１、第２論理ゲート１２２、第３論理ゲート１２４、及び第４論理ゲート１２５を含む。
【0121】
第１論理ゲート１２１は、複数の入力信号に対して第１論理演算、例えばＡＮＤ論理演算を行う多重入力ＡＮＤ論理ゲートである。第１論理ゲート１２１は、第１発振信号ＲＯ＿ＯＵＴ１、第２発振信号ＲＯ＿ＯＵＴ２、及びＰＬＬクロック信号ＰＬＬ＿ＣＬＫに対して第１論理演算を行い、その結果信号を第３論理ゲート１２４に伝達する。
【0122】
第２論理ゲート１２２は、複数の入力信号に対して第２論理演算、例えばＯＲ論理演算を行う多重入力ＯＲ論理ゲートである。第２論理ゲート１２２は、第１発振信号ＲＯ＿ＯＵＴ１、第２発振信号ＲＯ＿ＯＵＴ２、及びＰＬＬクロック信号ＰＬＬ＿ＣＬＫに対して第２論理演算を行い、その結果信号を第４論理ゲート１２５に伝達する。
【0123】
第３論理ゲート１２４は、２つの入力信号に対して第３論理演算、例えばＯＲ論理演算を行うＯＲ論理ゲートである。第３論理ゲート１２４は、第１論理ゲート１２１の出力信号及び第４論理ゲート１２５の出力信号に対して第３論理演算を行い、その結果信号をクロック信号ＣＬＫとして出力する。
【0124】
第４論理ゲート１２５は、２つの入力信号に対して第４論理演算、例えばＡＮＤ論理演算を行うＡＮＤ論理ゲートである。第４論理ゲート１２５は、第２論理ゲート１２２の出力信号及び第３論理ゲート１２４の出力信号に対して第４論理演算（ＡＮＤ）を行い、その結果信号を第３論理ゲート１２４に伝達する。
【0125】
図１０は、本発明のさらに他の実施形態による半導体システムを示す概略図である。
【0126】
図１０を参照すると、本発明のさらに他の実施形態による半導体システムは動作回路３を含む。動作回路３は、複数の論理回路（２０ａ～２０ｄ）、クロック生成回路１０、及びモニタリング回路４０を備える。
【0127】
モニタリング回路４０は、ＰＶＴによるグローバルバラツキ及びローカルバラツキによる動作回路３の実際性能をモニタリングするための回路である。モニタリング回路４０を用いて動作回路３をモニタリングすることにより、様々な条件下で動作回路３が動作するための最小条件を追跡することができ、ひいては、動作回路３に提供される供給電圧またはクロック信号の周波数を調節することを容易にする。
【0128】
次に、図１１を参照してモニタリング回路４０の動作をより具体的に説明する。
【0129】
図１１は、本発明のさらに他の実施形態によるモニタリング回路を示す概略図である。
【0130】
図１１を参照すると、本発明のさらに他の実施形態による半導体装置であるモニタリング回路４０は、モニター制御回路４００、検出回路４１０、及びカウンター４２０を含む。
【0131】
一方、モニタリング回路４０は、図６に関連して先立って説明した複数のクリティカルパスレプリカ（１４２ａ、１４２ｂ）を用いる。ここで、クリティカルパスレプリカ（１４２ａ～１４２ｃ）は、動作回路３のＰＶＴ条件によるクリティカルパスをそのまま借用したレプリカ回路に該当する。本実施形態では、説明の便宜のために、２つのクリティカルパスレプリカ（１４２ａ、１４２ｂ）について述べるが、本発明はこれに限定されない。
【0132】
図６で説明したように、第１クリティカルパスレプリカ１４２ａは、予め定められた第１条件、すなわち第１ＰＶＴ条件を反映する。例えば、第１クリティカルパスレプリカ１４２ａは、第１コーナーから抽出されたクリティカルパスを借用したレプリカ回路である。
【0133】
一方、第２クリティカルパスレプリカ１４２ｂは、予め定められた第２条件、すなわち第２ＰＶＴ条件を反映する。例えば、第２クリティカルパスレプリカ１４２ｂは、第２コーナー及び第３コーナーから抽出されたクリティカルパスを借用したレプリカ回路である。
【0134】
本発明の幾つかの実施形態において、複数のクリティカルパスレプリカ（１４２ａ～１４２ｃ）の数は、すべてのコーナーに対して抽出されたクリティカルパスの数よりも少ない数に定められるように最適化される。たとえば、複数のクリティカルパスレプリカ（１４２ａ～１４２ｃ）は、コーナーごとに抽出されたクリティカルパスのうちで、タイミングサインオフ条件を満足することが可能なパスをさらにフィルタリングした結果のみを含む。
【0135】
モニター制御回路４００は、第１クリティカルパスレプリカ１４２ａを選択するための第１クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ１を生成して第１クリティカルパスレプリカ１４２ａに伝達し、第２クリティカルパスレプリカ１４２ｂを選択するための第２クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ２を生成して第２クリティカルパスレプリカ１４２ｂに伝達する。
【0136】
また、モニター制御回路４００は、第１クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ１及び第２クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ２を検出回路４１０にも伝達する。
【0137】
検出回路４１０は、モニター制御回路４００から第１クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ１及び第２クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ２の提供を受け、第１発振信号ＣＰＲ＿ＯＵＴ１、第２発振信号ＣＰＲ＿ＯＵＴ２、第１クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ１、及び第２クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ２に対して、予め定められた論理演算を行い、動作回路３をモニタリングするためのモニタリング信号ＭＯＮ＿ＯＵＴを生成する。
【0138】
本実施形態において、検出回路１２０で生成された出力信号ＣＬＫ１は、第１クリティカルパスレプリカ１４２ａ及び第２クリティカルパスレプリカ１４２ｂにフィードバック入力される。
【0139】
図１２は、本発明のさらに他の実施形態によるモニタリング回路の検出回路を示す概略図である。
【0140】
図１２を参照すると、本発明のさらに他の実施形態による検出回路１２０は、次のように具現されるが、これは一例に過ぎず、本発明はこれらに限定されない。
【0141】
検出回路１２０は、第１論理ゲート４１１、第２論理ゲート４１２、第３論理ゲート４１４、及び第４論理ゲート４１５を含む。
【0142】
第１論理ゲート４１１は、複数の第１信号に対して第１論理演算、例えばＡＮＤ論理演算を行う多重入力ＡＮＤ論理ゲートである。第１論理ゲート４１１は、複数の第１信号に対して第１論理演算を行い、その結果信号を第３論理ゲート４１４に伝達する。
【0143】
第２論理ゲート４１２は、複数の第２信号に対して第２論理演算、例えばＯＲ論理演算を行う多重入力ＯＲ論理ゲートである。第２論理ゲート４１２は、複数の第２信号に対して第２論理演算を行い、その結果信号を第４論理ゲート４１５に伝達する。
【0144】
第３論理ゲート４１４は、２つの入力信号に対して第３論理演算、例えばＯＲ論理演算を行うＯＲ論理ゲートである。第３論理ゲート４１４は、第１論理ゲート４１１の出力信号及び第４論理ゲート４１５の出力信号に対して第３論理演算を行い、その結果信号をクロック信号ＣＬＫとして出力する。
【0145】
第４論理ゲート４１５は、２つの入力信号に対して第４論理演算、例えばＡＮＤ論理演算を行う多重入力ＡＮＤ論理ゲートである。第４論理ゲート４１５は、第２論理ゲート４１２の出力信号及び第３論理ゲート４１４の出力信号に対して第４論理演算（ＡＮＤ）を行い、その結果信号を第３論理ゲート４１４に伝達する。
【0146】
ここで、複数の第１信号は、第１発振信号ＣＰＲ＿ＯＵＴ１と第１クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ１の反転信号に対して第５論理演算、例えばＯＲ論理演算を行った出力信号と、第２発振信号ＣＰＲ＿ＯＵＴ２と第２クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ２の反転信号に対して第５論理演算を行った出力信号を含む。
【0147】
一方、複数の第２信号は、第１発振信号ＣＰＲ＿ＯＵＴ１と第１クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ１に対して第６論理演算、例えばＡＮＤ論理演算を行った出力信号と、第２発振信号ＣＰＲ＿ＯＵＴ２及び第２クリティカルパスレプリカ選択信号ＣＰＲ＿ＳＥＬ２に対して第６論理演算（ＡＮＤ）を行った出力信号とを含む。
【0148】
以上で説明した本発明の様々な実施形態によれば、半導体回路を駆動するクロック信号に必要なマージンを減らし、ＰＶＴによるグローバルバラツキ及びローカルバラツキを克服することにより、半導体回路の性能を向上させ且つ消費電力を低減させることができる。
【0149】
以上、図面を参照しながら本発明の実施形態を説明したが、本発明は、上記実施形態に限定されるものではなく、多様な形態で製造でき、本発明の属する技術分野における通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更せず、他の具体的な形態で実施できる。したがって、上述した実施形態は、あらゆる面で例示的なものであって、限定的なものではない。
【符号の説明】
【0150】
１、２、３ 動作回路
１０ クロック生成回路
２０ａ、２０ｂ、２０ｃ、２０ｄ （第１、第２、第３、第４）論理回路 ３０ ＰＬＬ
４０ モニタリング回路
１００、１０２、１０４ クロック制御回路
１１０ リング発振器
１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ （第１、第２、第３、第４）リング発振器（ＲＯ）
１１２ 基本発振周期調整部
１１４ 第１発振周期調整部
１１６ 第２発振周期調整部
１１８ イネーブル設定部
１２０、４１０ 検出回路
１２１、４１１ 第１論理ゲート
１２２、４１２ 第２論理ゲート
１２４、４１４ 第３論理ゲート
１２５、４１５ 第４論理ゲート
１３０ キャリブレーション回路
１４０ クリティカルパスレプリカ（ＣＰＲ）回路
１４２ クリティカルパスレプリカ回路部
１４２ａ、１４２ｂ （第１、第２）クリティカルパスレプリカ（ＣＰＲ）
１４２ｃ クリティカルパスレプリカ（ＣＰＲ）
１４４ テストパルスランチング（ＴＰＬ）回路
１４６ タイミングエラー検出（ＴＥＳ）回路
１４８ａ 第１ラッチ部
１４８ｂ 第２ラッチ部
１５０ ルックアップテーブル部（ＬＵＴ）
４００ モニター制御回路
４２０ カウンター
１１４２、１１６２ 反転ゲート
１１４４、１１６４ マルチプレクサ
１０ クロック生成回路
２０ａ、２０ｂ、２０ｃ、２０ｄ （第１、第２、第３、第４）論理回路 ３０ ＰＬＬ
４０ モニタリング回路
１００、１０２、１０４ クロック制御回路
１１０ リング発振器
１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ （第１、第２、第３、第４）リング発振器（ＲＯ）
１１２ 基本発振周期調整部
１１４ 第１発振周期調整部
１１６ 第２発振周期調整部
１１８ イネーブル設定部
１２０、４１０ 検出回路
１２１、４１１ 第１論理ゲート
１２２、４１２ 第２論理ゲート
１２４、４１４ 第３論理ゲート
１２５、４１５ 第４論理ゲート
１３０ キャリブレーション回路
１４０ クリティカルパスレプリカ（ＣＰＲ）回路
１４２ クリティカルパスレプリカ回路部
１４２ａ、１４２ｂ （第１、第２）クリティカルパスレプリカ（ＣＰＲ）
１４２ｃ クリティカルパスレプリカ（ＣＰＲ）
１４４ テストパルスランチング（ＴＰＬ）回路
１４６ タイミングエラー検出（ＴＥＳ）回路
１４８ａ 第１ラッチ部
１４８ｂ 第２ラッチ部
１５０ ルックアップテーブル部（ＬＵＴ）
４００ モニター制御回路
４２０ カウンター
１１４２、１１６２ 反転ゲート
１１４４、１１６４ マルチプレクサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】