▶ ウェスタン デジタル テクノロジーズ インコーポレーテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-22
(45)【発行日】2023-10-02
(54)【発明の名称】側溝を有する縦型半導体デバイス
(51)【国際特許分類】
H01L 25/07 20060101AFI20230925BHJP
H01L 25/065 20230101ALI20230925BHJP
H01L 25/18 20230101ALI20230925BHJP
H01L 21/60 20060101ALI20230925BHJP
【ＦＩ】
H01L25/08 Y
H01L21/60 311S
【請求項の数】
21
(21)【出願番号】P 2022014771
(22)【出願日】2022-02-02
(65)【公開番号】P2022180291
(43)【公開日】2022-12-06
【審査請求日】2022-02-02
(31)【優先権主張番号】17/328,013
(32)【優先日】2021-05-24
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】504056130
【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド
(74)【代理人】
【識別番号】110000110
【氏名又は名称】弁理士法人 快友国際特許事務所
(72)【発明者】
【氏名】シエンルー・ツイ
(72)【発明者】
【氏名】チュンロン・イェン
(72)【発明者】
【氏名】ウェイ・リョウ
(72)【発明者】
【氏名】チョンホア・チエン
【審査官】井上 和俊
(56)【参考文献】
【文献】韓国公開特許第１０－２０１５－０００９３８６（ＫＲ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２５／０７
Ｈ０１Ｌ ２１／６０
(57)【特許請求の範囲】
【請求項1】
媒体に装着するように構成された半導体デバイスであって、前記半導体デバイスが、複数の半導体ダイを備え、各半導体ダイが、
主表面と、
前記半導体ダイの縁部に隣接した、前記主表面から延在する金属ピラーと、を備え、
前記複数の半導体ダイが、各半導体ダイの前記縁部が前記媒体に面した状態で前記媒体に表面装着するように構成されており、前記金属ピラーが、前記媒体上の電気接点と結合するように構成されており、
前記複数の半導体ダイが、ブロック内に積層され、各ダイが、ダイアタッチフィルム（ＤＡＦ）によって互いに分離されており、
前記複数の半導体ダイが、
第１の半導体ダイと、
前記第１の半導体ダイに次に隣接し、前記第１の半導体ダイの前記金属ピラーと対向する領域を有する第２の半導体ダイと、を有しており、
前記第１の半導体ダイと前記第２の半導体ダイとの間の前記ＤＡＦが、積層方向において、前記第１の半導体ダイの前記金属ピラーの高さよりも大きい厚さを有する、半導体デバイス。
【請求項2】
前記第２の半導体ダイの前記領域と、前記第１の半導体ダイの前記金属ピラーとの間に、前記ＤＡＦが存在する、請求項１に記載の半導体デバイス。
【請求項3】
前記第２の半導体ダイの前記領域と前記第１の半導体ダイの前記金属ピラーとの間に存在する前記ＤＡＦによって、前記第２の半導体ダイと、前記第１の半導体ダイの前記金属ピラーとが、互いに絶縁される、請求項２に記載の半導体デバイス。
【請求項4】
前記複数の半導体ダイが、ブロック内で互いに固着され、前記金属ピラーが、前記ブロックの表面に形成された溝に露出している、請求項１に記載の半導体デバイス。
【請求項5】
前記溝が、複数の平行な溝を備え、前記複数の平行な溝のうちの１つの溝が、前記複数の半導体ダイのうちの前記第１の半導体ダイの前記金属ピラーを露出させる、請求項４に記載の半導体デバイス。
【請求項6】
前記溝が、前記第１の半導体ダイに次に隣接する第２の半導体ダイに固着されたＤＡＦの一部分を更に露出させる、請求項５に記載の半導体デバイス。
【請求項7】
前記金属ピラーが、銅ピラーを備える、請求項１に記載の半導体デバイス。
【請求項8】
前記金属ピラーが、前記複数の半導体ダイの各半導体ダイの前記縁部に隣接する単一列の金属ピラーを備える、請求項１に記載の半導体デバイス。
【請求項9】
前記複数の半導体ダイのうちの前記第１の半導体ダイの前記金属ピラーが、前記第１の半導体ダイに次に隣接する前記複数の半導体ダイのうちの前記第２の半導体ダイの前記ＤＡＦ内に埋設されている、請求項１に記載の半導体デバイス。
【請求項10】
前記ブロック内の前記第２の半導体ダイの前記ＤＡＦが、前記ブロック内の前記第１の半導体ダイの前記主表面に接して位置する、請求項９に記載の半導体デバイス。
【請求項11】
媒体に装着するように構成された半導体デバイスであって、複数の積層半導体ダイを備え、各半導体ダイが、
長さ及び幅を有する第１の主表面と、
前記第１の主表面の前記長さ及び前記幅に対応する、長さ及び幅を有する第２の主表面と、
前記第１の主表面と前記第２の主表面との間に延在する縁部と、
前記半導体ダイの前記縁部に隣接する前記第１の主表面上に形成された金属ピラーと、
前記第２の主表面を別の表面に固着させるための前記第２の主表面上のダイアタッチフィルム（ＤＡＦ）であって、前記複数の半導体ダイが、ブロック内に積層され、前記ＤＡＦによって分離されている、ＤＡＦと、
前記ブロックの側部に形成された溝であって、前記溝が、前記金属ピラーを露出させている、溝と、を備えており、
前記複数の半導体ダイが、
第１の半導体ダイと、
前記第１の半導体ダイに次に隣接し、前記第１の半導体ダイの前記金属ピラーと対向する領域を有する第２の半導体ダイと、を有しており、
前記第１の半導体ダイと前記第２の半導体ダイとの間の前記ＤＡＦが、積層方向において、前記第１の半導体ダイの前記金属ピラーの高さよりも大きい厚さを有する、半導体デバイス。
【請求項12】
前記金属ピラーが、前記媒体上の電気接点と結合して、前記デバイスを前記媒体に電気的に結合させるように構成されている、請求項１１に記載の半導体デバイス。
【請求項13】
前記複数の半導体ダイのうちの前記第１の半導体ダイの前記金属ピラーが、前記第１の半導体ダイに次に隣接する前記複数の半導体ダイのうちの前記第２の半導体ダイの前記ＤＡＦ内に埋設されている、請求項１１に記載の半導体デバイス。
【請求項14】
溝内に露出した前記金属ピラーは、前記ＤＡＦの露出部分が点在している、請求項１１に記載の半導体デバイス。
【請求項15】
溝が、前記複数の半導体ダイのうちの前記第１の半導体ダイの各金属ピラーの一部分を露出させる、請求項１１に記載の半導体デバイス。
【請求項16】
前記溝が、前記第１の半導体ダイに次に隣接する前記複数の半導体ダイのうちの前記第２の半導体ダイの前記ＤＡＦの一部分を更に露出させている、請求項１５に記載の半導体デバイス。
【請求項17】
前記溝が、前記金属ピラーの直径全体を露出させる深さで前記ブロックの前記側部に形成されている、請求項１１に記載の半導体デバイス。
【請求項18】
前記金属ピラーが、前記ブロックの前記側部内の前記溝内に２つの直交軸に沿って位置決めされて、金属ピラーのパターンを形成している、請求項１１に記載の半導体デバイス。
【請求項19】
前記金属ピラーのパターンが、前記媒体上の電気接点のパターンと一致するように構成されている、請求項１８に記載の半導体デバイス。
【請求項20】
前記複数の半導体ダイを封入する成形化合物を更に含み、前記溝のうちの少なくとも１つが、前記成形化合物の表面を貫通して形成されている、請求項１１に記載の半導体デバイス。
【請求項21】
半導体デバイスであって、複数の積層半導体ダイを備え、各半導体ダイが、
長さ及び幅を有する第１の主表面と、
前記第１の主表面の前記長さ及び前記幅に対応する、長さ及び幅を有する第２の主表面と、
前記第１の主表面と前記第２の主表面との間に延在する縁部と、
前記半導体ダイの前記縁部に隣接する前記第１の主表面から延在する導電体手段であって、前記複数の半導体ダイが、ブロック内に積層されている、導電体手段と、
前記ブロックの側部に形成された溝であって、前記溝が、前記導電体手段を露出させている、溝と、を備えており、
前記複数の半導体ダイの各ダイが、ダイアタッチフィルム（ＤＡＦ）によって互いに分離されており、
前記複数の半導体ダイが、
第１の半導体ダイと、
前記第１の半導体ダイに次に隣接し、前記第１の半導体ダイの前記導電体手段と対向する領域を有する第２の半導体ダイと、を有しており、
前記第１の半導体ダイと前記第２の半導体ダイとの間の前記ＤＡＦが、積層方向において、前記第１の半導体ダイの前記導電体手段の高さよりも大きい厚さを有する、半導体デバイス。
【発明の詳細な説明】
【背景技術】
【0001】
ポータブル消費者向け電子機器に対する需要の大きな高まりは、高容量記憶デバイスの必要性を推進している。フラッシュメモリ記憶カードなどの不揮発性半導体メモリデバイスは、デジタル情報の記憶及び交換に対するますます高まる要求を満たすために広く使用されている。それらのポータビリティ、バーサティリティ、及び堅牢なデザインは、高信頼性及び大容量とともに、このようなメモリデバイスを、例えば、デジタルカメラ、デジタル音楽プレーヤ、ビデオゲームコンソール、ＰＤＡ、携帯電話、及びソリッドステートドライブを含む、多種多様な電子デバイスにおける使用に理想的にしている。
【0002】
多くの様々なパッケージング構成が知られているが、フラッシュメモリ記憶カードは、概して、システムインパッケージ（system-in-a-package、ＳｉＰ）又はマルチチップモジュール（multichip module、ＭＣＭ）として組み立てられ得、複数のダイが、小さなフットプリント基板上に装着及び相互接続される。基板は、概して、片側又は両側にエッチングされた導電層を有する、剛性の誘電体ベースを含み得る。ボンドワイヤは、典型的には、ダイ間及びダイと基板との間に形成されて、ダイを互いに、かつ基板に、電気的に接続する。ダイと基板との間の電気的接続が形成されると、組立体は、典型的には、保護パッケージを提供する成形化合物内に収容される。
【0003】
ボンドワイヤを形成するために、ダイは、互いにオフセットされて、積層体内の全てのダイ上のダイボンドパッドへのアクセスを提供しなければならない。このオフセットは、ダイ積層体の総フットプリント長を増大させる。より多くの格納容量を提供する動因が絶えず存在し、パッケージ内のダイの数が増加しているが、ダイ積層体の総フットプリント長が、標準サイズの半導体パッケージにワイヤボンディングすることができるダイの数の制限要因になってきている。
【図面の簡単な説明】
【0004】
【図1】本技術の実施形態による半導体ダイを形成するためのフローチャートである。
【0005】
【図2】ウェハの第１の主表面を示す、半導体ウェハの正面図である。
【0006】
【0007】
【0008】
【図5】本技術の実施形態による、ウェハからダイシングされた半導体ダイの断面端面図である。
【0009】
【図6】本技術の実施形態による、封入された半導体ダイの積層体の断面端面図である。
【0010】
【図7】本技術の実施形態による、積層体内に形成された側溝を有する半導体ダイの積層体の斜視図及び端面図である。
【図8】本技術の実施形態による、積層体内に形成された側溝を有する半導体ダイの積層体の斜視図及び端面図である。
【0011】
【図9】本技術の実施形態による、側溝を有する半導体ダイの積層体の一部分の部分断面上面図である。
【0012】
【図10】本技術の実施形態による、半導体ダイの積層体が配列され得るプリント回路基板の斜視図である。
【0013】
【図11】本技術の実施形態による、プリント回路基板の斜視図、及びプリント回路基板上に縦方向に配列された半導体ダイの積層体の断面図である。
【0014】
【図12】本技術の実施形態による、プリント回路基板の斜視図、及びプリント回路基板上に縦方向に配列された半導体ダイの積層体の断面図であり、樹脂アンダーフィルが半導体ダイの積層体内の空隙を充填している。
【発明を実施するための形態】
【0015】
ここで、実施形態では、プリント回路基板（printed circuit board、ＰＣＢ）などの媒体上に縦方向に装着された半導体デバイスに関する図面を参照して、本技術が記載される。半導体デバイスは、オフセットなしに縦型積層体に装着された半導体ダイのブロックを備える。いったん形成され封入されると、デバイス内に側溝が形成され、デバイス内の各ダイの導電体を露出させ得る。導電体は、デバイス内の半導体ダイの表面から延在する銅ピラーであり得る。半導体デバイスは、各ダイの露出した電気接点がＰＣＢに電気的に結合されるように、ＰＣＢ上に装着され得る。この構成は、デバイス内の半導体ダイの最適な高密度配列を提供し、多数の半導体ダイは、基板なしで、半導体ダイをオフセットすることなく、かつワイヤボンドを使用することなく、直接ＰＣＴに装着され、かつ電気的に結合され得る。
【0016】
本発明は、多くの異なる形態で具現化され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が完璧かつ完全であり、本発明を当業者に十分に伝えるように提供される。実際、本発明は、添付の「特許請求の範囲」によって定義される本発明の範囲及び趣旨内に含まれる、これらの実施形態の代替物、修正、及び均等物を網羅することが意図される。更に、本発明の以下の詳細な説明において、本発明の完璧な理解を提供するために、数多くの具体的な詳細が記載される。しかしながら、本発明が、そのような具体的な詳細を伴わずに実施され得ることは、当業者には明らかであろう。
【0017】
本明細書で使用され得る「頂部」及び「底部」、「上部」及び「下部」、並びに「縦方向」及び「水平」という用語、並びにそれらの形態は、例及び例示目的のために過ぎず、参照される項目が位置及び配向において交換され得る限り、本技術の記載を限定することを意図するものではない。また、本明細書で使用するとき、「実質的に」及び／又は「約」という用語は、指定された寸法又はパラメータが、所与の用途の許容可能な製造許容範囲内で変化し得ることを意味する。１つの実施形態では、許容可能な製造許容範囲は、±２．５％である。
【0018】
本開示の目的のために、接続とは、直接的な接続又は（例えば、１つ以上の他の部分を介した）間接的な接続であり得る。場合によっては、第１の要素が第２の要素に接続、固着、又は結合されていると言及される場合、第１及び第２の要素は、互いに直接接続、固着、又は結合されるか、又は互いに間接的に接続、固着、又は結合され得る。第１の要素が第２の要素に直接接続、固着、又は結合されていると言及される場合、第１の要素と第２の要素との間に中間要素は存在しない（場合によっては、第１及び第２の要素を接続、固着、又は結合するために使用される接着剤又は溶融金属以外であり得る）。
【0019】
ここで、図１のフローチャート及び図２～図１１の図面を参照して、本技術の実施形態が説明される。最初に図１のフローチャートを参照すると、半導体ウェハ１００は、工程２００で形成され得るウェハ材料のインゴットとして開始し得る。１つの実施例では、ウェハ１００が形成されるインゴットは、チョクラルスキー（Czochralski、ＣＺ）法又は浮遊ゾーン（floating zone、ＦＺ）法のいずれかに従って成長させた単結晶シリコンであり得る。しかしながら、ウェハ１００は、更なる実施形態において、他の材料で、及び他のプロセスによって形成され得る。
【0020】
工程２０４において、半導体ウェハ１００は、インゴットから切削され、第１の主表面１０２（図２）及び表面１０２の反対側の第２の主表面１０４（図３）の両方において研磨されて、平滑な表面を提供し得る。工程２０６において、第１の主表面１０２は、様々な処理工程を受けて、ウェハ１００を半導体ダイ１０６のグループに分割し得る（図２～４）。半導体ダイ１０６は、基板１１０上の第１の主表面１０２に形成された集積回路１０８から形成され得る。以下で説明されるように、金属相互接続部１１２及びビア１１４から形成されたメタライズ層をダイ１０６内に形成して、集積回路１０８を第１の主表面１０２上の金属ピラー１２０と電気的に結合し得る。相互接続部１１２及びビア１１４の数及びパターンは、単なる実施例として示されており、更なる実施形態において変化し得る。第１の主表面１０２は、誘電体材料のパッシベーション層１１６でコーティングされ得る。
【0021】
上記のように、金属ピラー１２０は、工程２０８において形成され、第１の主表面１０２から延在し得る。ピラー１２０は、半導体ダイ１０６の第１の主表面から突出する導電体である。実施形態では、単一の列の金属ピラー１２０が存在し得るが、更なる実施形態において、他のパターン及び数の金属ピラーが存在し得る。金属ピラー１２０は、例えば、以下に説明されるように、任意選択的に、スズ銀（ＳｎＡｇ）などの化合物で封止された銅で形成され、金属ピラー１２０のＰＣＢへのボンディング能力を高め得る。
【0022】
金属ピラー１２０は、パッシベーション層１１６をエッチングしてパッド１１２ａを露出させることによって、上部金属相互接続パッド１１２ａの頂部上に形成され得る。誘電ポリイミド層１２２がパッシベーション層１１６上に塗布され得、上部金属相互接続パッド１１２ａを露出させたままにする。次に、ＵＢＭ（アンダーバンプ金属）層１２３がパッド１１２ａ上にスパッタリングされ得る。ＵＢＭ層１２３は、ニッケル、スズ、銅などであり得る。次いで、フォトレジスト層（図示せず）がポリイミド層１２２上に塗布され、現像されてフォトレジストの一部分を除去し、ＵＢＭ層１２３上に凹部を形成し得る。その後、金属ピラー１２０は、めっき又は他の堆積技法によってＵＢＭ層１２３の頂部上の凹部に形成され得る。次いで、フォトレジストがストリッピングされ得、金属ピラーによって覆われていないＵＢＭ層の一部分がエッチング除去され得る。最後に、金属ピラー１２０が加熱されてピラーをリフローさせ、それらを第１の主平面状表面１０２に固定し得る。
【0023】
実施形態では、金属ピラー１２０は、円形断面を有し得るが、ピラーは、更なる実施形態において、正方形、長方形、又は他の断面を有し得る。金属ピラー１２０は、銅以外の他の材料で形成され得、更なる実施形態では、他のプロセスによって形成され得る。金属ピラー１２０は、例えば、第１の主表面１０２の上に５マイクロメートル（μｍ）～７０μｍで延在し、２０μｍ～７０μｍの直径を有し得るが、ピラー１２０は、更なる実施形態において、これらの範囲よりも大きいか又は小さい高さ及び直径を有し得る。実施形態では、ピラー１２０は、半導体ダイ１０６の前縁部１０６ａ（図４）から内側にわずかに離間され得る。更なる実施形態では、ピラーは、縁部１０６ａのより近くに又は縁部１０６ａに形成され得る。縁部１０６ａは、ダイ１０６の主表面に対して垂直に、又はいくらかの他の非ゼロ角度で形成され得る。
【0024】
工程２１２では、ウェハ１００は、第２の主表面１０４に対してバックグラインド処理を受けて、例えば、約７７５マイクロメートル（μｍ）から約２５μｍ～５０μｍの範囲までウェハを薄くし得る。ウェハ１００は、更なる実施形態では、バックグラインド工程の後に、この範囲よりも薄くても、又は厚くてもよいことが理解される。
【0025】
工程２１４において、ウェハは、その第１の主表面１０２上に支持され得、ダイアタッチフィルム（die attach film、ＤＡＦ）１２４の層は、例えば、図４に示されるように、ウェハ１００の第２の主表面１０４に塗布され得る。一例として、ＤＡＦ１２４は、米国カリフォルニア州に事務所を有するＨｅｎｋｅｌ Ｃｏｒｐ．からの８９８８ＵＶエポキシであり得る。ＤＡＦ１２４は、Ｂ段階接着剤として塗布され得る。このような状態では、金属ピラーは、以下に説明されるように、ダイ１０６が積層されたときにＤＡＦ１２４に埋め込むことができる。ＤＡＦ１２４は、５μｍ～７０μｍの厚さを有し得るが、更なる実施形態ではそれよりも薄くても、又は厚くてもよい。実施形態では、第２の主表面１０４上のＤＡＦ１２４は、第１の主表面１０２上のピラー１２０の高さと少なくとも同じ厚さであり得る。
【0026】
次に、工程２１６において、半導体ダイ１０６はウェハ１００からダイシングされ得る。ウェハ１００は、研削プロセスの前に、ソーイング、レーザ加工、又はステアレーザ加工を含む、様々なダイシング技術のうちのいずれによってもダイシングされ得る。実施形態では、ダイシングされたダイ１０６は、例えば、２Ｄ ＮＡＮＤフラッシュメモリ若しくは３Ｄ ＢｉＣＳ（ビットコストスケーリング）、Ｖ－ＮＡＮＤ、又は他の３Ｄフラッシュメモリなどのフラッシュメモリダイであり得る。他のタイプのダイがダイ１０６に可能である。
【0027】
複数のウェハ１００は、上で説明した工程２００～２１６に従って製作され得る。その後、ピックアンドプレースロボットは、半導体ダイ１０６を同じウェハ又は異なるウェハから取り出し、図５の断面端面図に示されるように、工程２１８において、それらを半導体ダイ１０６のダイ積層体１３０に積層することができる。ダイ積層体１３０は、半導体デバイス１５０を形成し得る。ダイ１０６は、デバイス１５０内に水平に積層され得る。すなわち、第１のダイのＤＡＦ１２４は、搬送体１３２の水平なｘ－ｙ平面上に支持され得、積層体１３０内の残りのダイ１０６は、オフセットなしで第１のダイ上にｚ方向に水平に上方に積層されて、半導体ダイのブロックを形成し得る。
【0028】
半導体デバイス１５０内の各半導体ダイ１０６は、図５に示されるように、ＤＡＦ１２４の厚さだけ互いから分離され得る。上記のように、ＤＡＦ１２４は、この時点でＢ段階接着剤であり、これにより、１つの半導体ダイ１０６の金属ピラー１２０は、次に隣接する（次に上部に隣接する）半導体ダイのＤＡＦ１２４内に埋設している。したがって、次に上部に隣接する半導体ダイのＤＡＦ１２４は、次に下部に隣接する半導体ダイ１０６に接して平坦に位置する。金属ピラーがＤＡＦ層に埋め込まれた状態で搬送体１３２上に配列されると、スタック内のダイ１０６は加熱されて（工程２２０）、ＤＡＦ１２４をＢ段階から固体Ｃ段階に硬化させ得る。
【0029】
単一の半導体デバイス１５０内の半導体ダイ１０６の数は、例えば、２、４、８、１６、３２、６４、又は１２８個の半導体ダイを含み、実施形態において変化し得る。更なる実施形態では、半導体デバイス１５０内に多数の又は他の数の半導体ダイが存在し得る。
【0030】
ダイ１０６は、各ダイの前縁部１０６ａ（図４）が互いに位置合わせして、図５のｘ－ｚ平面に存在する積層体１３０内の平面基準面１３４（図５）を画定するように、積層される。（理解を容易にするために、図に示されるｘ－ｙ－ｚ軸は、図全体を通して一貫して使用されるが、ダイ１０６及び積層体１３０は、更なる実施形態では他の平面に存在し得ることを理解されたい）。金属ピラー１２０は、図５のｘ－ｚ平面内の基準面１３４内に、かつそれに隣接して埋設されている。上記のように、図５は、ｙ－ｚ平面を通る断面図である。
【0031】
所望の数のダイ１０６が搬送体１３２上に積層されると、ダイ積層体１３０は、工程２２２において、図６の断面図に示されるように、成形化合物１３６内に封入され得る。成形化合物１３６は、ＤＡＦ１２４に埋設されていない積層体１３０内の最上部の半導体ダイ１０６上のはんだピラー１２０を含む、半導体ダイ１０６及びはんだピラー１２０の全てを覆っている。成形化合物１３６は、例えば、固体エポキシ樹脂、フェノール樹脂、溶融シリカ、結晶性シリカ、カーボンブラック、及び／又は金属水酸化物を含み得る。他の製造業者からの他の成形合物が企図される。成形化合物は、圧縮成形、ＦＦＴ（フローフリー薄型）成形、トランスファ成形又は射出成形技法を含む、様々な既知のプロセスによって塗布され得る。
【0032】
工程２２２における封入に続いて、図７の斜視図、図８の断面端面図、及び図９の部分上面断面図を参照してここで説明されるように、工程２２６において、側溝が基準面１３４に形成され得る。図示されるように、溝１３８は、半導体デバイス１５０内のダイ１０６の各々の前縁部１０６ａ（図４）においてｘ軸に沿って基準面１３４に形成された複数の平行な溝を備える。溝１３８は、デバイス１５０内の各半導体ダイ１０６上の金属ピラー１２０の各々の一部分を露出させるのに十分な深さに作られている。単一の溝１３８は、半導体デバイス１５０内の単一の半導体ダイ１０６上にピラー１２０の各々を露出させる。例えば、溝１３８ａのうちの１つは、ダイ積層体１３０内の最下部半導体ダイ１０６上に形成された金属ピラー１２０の全て、並びに次に上部に隣接する半導体ダイのＤＡＦ１２４の一部分を露出させる。別の溝１３８ｂは、ダイ積層体１３０内の最上部半導体ダイ１０６上に形成された金属ピラー１２０の全て、並びにそれらの金属ピラーの周囲のモールド化合物の一部分を露出させる。
【0033】
溝１３８は、例えば、ソーブレード、レーザ、及び／又はエッチングを含む、様々な方法によって形成され得る。図９は、金属ピラー１２０のサンプリング、及び金属ピラー１２０のサンプリングを通じて形成される溝の深さ（図８及び図９の基準面１３４に垂直）を示す部分断面上面図である。溝１３８の深さは、はんだピラーの直径の途中まで延在し得、したがって、図９に示されるように、溝内の各はんだピラー１２０の全直径ｄを露出させる。更なる実施形態では、溝１３８の深さは、金属ピラー１２０の直径を超えて、半分よりも大きく又は少なく延在して、各金属ピラーの少なくともいくらかの一部分が溝１３８内で露出されるという条件付きで金属ピラー１２０の全直径ｄ未満を露出させ得る。上記のように、ピラー１２０は、更なる実施形態において他の断面形状を有し得る。
【0034】
溝１３８の高さ（図８の基準面１３４に平行）は、ダイ１０６の表面より上のはんだピラー１２０の高さと同じであってもよいが、溝の高さは、更なる実施形態における高さよりも低くてもよい。実施形態では、溝１３８は、半導体デバイス１５０内の半導体ダイ１０６を貫通して形成されず、半導体ダイに影響を及ぼさない。溝１３８は、デバイス１５０内に封入されたダイ１０６の位置に関して視認性なしに、基準面１３４に形成される。したがって、ダイ１０６の位置は、組み立て前又は組み立て中にｚ軸に沿ってマッピングされ、これにより、溝１３８の位置が決定され得、デバイス１５０内に封入された半導体ダイ１０６に切り込むことなく溝が作製される。
【0035】
実施形態では、溝１３８は、図８に示されるように、半導体デバイス１５０がその基準面１３４を前方に向けた（直立平面内で）状態で搬送体１３２上に支持されている間に、ｘ軸に沿って形成され得る。更なる実施形態では、デバイスは、９０°回転され、搬送体１３２（又は別の搬送体）上に支持され得、これにより、その基準表面１３４は、図９に示されるように、上向き（水平面内）に面する。更なる実施形態では、溝１３８は、デバイスが他の方向に支持された状態で形成され得る。
【0036】
実施形態では、溝１３８が半導体デバイス１５０内に形成されると、搬送体は、工程２３０において除去され得、デバイスは、図１０に示されるＰＣＢ１６０などの媒体上に工程２３２において移送され得る。ＰＣＢ１６０は、例えば、高密度相互接続（high density interconnect、ＨＤＩ）ＰＣＢであり得る。他のＰＣＢ及び基板などの他の媒体が、更なる実施形態において可能である。ＰＣＢ１６０は、微細ピッチはんだボール１６２のパターンを含み得る。はんだボールのパターンが、いくつかの列に配列されている（１つの列が１６２ａとして示される）。実施形態では、デバイス１５０内のダイと少なくとも同数の（ｙ方向の）はんだボールの列１６２ａが存在する。各列１６２ａ内には、デバイス１５０内の溝１３８に露出した金属ピラー１２０と少なくとも同数の（ｘ方向の）はんだボールが存在する。はんだボール１６２は、例えば、スタッドバンピングを含む、様々な技術を使用して、所望のパターンでＰＣＢ１６０に塗布され得る。ＰＣＢ１６０は、電気トレース１６４を更に含み、はんだボール１６２との間で信号及び他の電圧を伝達し得る。図示される電気トレース１６４のパターンは、例であるに過ぎず、更なる実施形態において変化し得る。
【0037】
はんだボールが図１０に示されているが、更なる実施形態では、はんだボールの代わりに、ＰＣＢ１６０の表面の上に延在するはんだペースト又は他の伝導性接点が使用され得ることを理解されたい。伝導性接点は、以下に説明されるように、伝導性接点をリフロー時に、露出した金属ピラー１２０に付着するのに十分にＰＣＢ１６０の表面の上に延在し得る。
【0038】
半導体デバイス１５０は、図１１に示されるように、工程２３２において、ＰＣＢ１６０上に縦方向に表面装着され得る。すなわち、デバイス１５０は、回転され得、デバイスは、基準面１３４がＰＣＢ１６０に接して（又は非常に近接して）載置された状態で表面装着され得る。デバイス１５０は、図８においてｚ軸に沿って配向されて示された側部が、図１１においてｙ軸に沿って位置するように再配向されるように、回転される。同様に、図８においてｙ軸に沿って配向された側部が、図１１においてｚ軸に沿って再配向される。
【0039】
上記のように、ｙ方向におけるはんだボール１６２の列１６２ａ間の間隔は、デバイス１５０内の溝１３８間の間隔と一致する。はんだボールは、実際には、デバイス１５０がＰＣＢ１６０上に下げられて、デバイスをｙ軸に沿って適切に位置決めするときに、溝１３８内に嵌合し得る。上記のように、デバイス１５０内の各半導体ダイ１０６間の間隔は、５μｍ～７０μｍであってもよいが、間隔は、更なる実施形態においてこれよりも多くても、又は小さくてもよい。
【0040】
ｘ方向における各列１６２ａ内のはんだボール１６２間の間隔はまた、デバイス１５０内の各ダイ１０６上の金属ピラー１２０間の間隔と一致する。上記のように、ピラー１２０の数、及び対応するはんだボール１６２の数は、例として示されており、１つの列に存在するピラー１２０及びはんだボール１６２は、より少なくてもよく、又は（恐らく）より多くてもよい。したがって、いったんＰＣＢ上に下げられ、位置決めされると、半導体デバイス１５０内の各ダイ１０６上の各ピラー１２０は、はんだボール１６２と位置合わせされ、それに接して載置され得る。
【0041】
上記の実施形態では、半導体ダイ１０６は、積層体１３０に組み立てられ、溝１３８が形成され、次いで、デバイスは、ＰＣＢ１６０に装着される。更なる実施形態では、半導体ダイ１０６が形成され得、次いで、個々の半導体ダイ１０６の縁部１０６ａが切り戻し又はエッチングされて、金属ピラー１２０を縁部に露出させ得る。更なる実施形態では、ウェハ１００がダイシングされ、それにより、ダイシング後に、ピラー１２０は縁部１０６ａに露出され得る。その後、ダイは、上記のように積層され得る。代替的に、この実施形態に従って形成されたダイ１０６は、ＰＣＢ１６０上に縦方向に１つずつ装着され得る。すなわち、第１の個々の半導体ダイ１０６は、その縁部１０６ａがＰＣＢ１６０に接した状態で、ＰＣＢ１６０上に縦方向に配置され得る。次いで、第２の半導体ダイ１０６は、その縁部１０６ａがＰＣＢ１６０上にある状態で、第１の半導体ダイに接して縦方向に積層され得る。以下同様にして、積層体１３０内の全ての半導体ダイがＰＣＢ１６０上に縦方向に装着される。半導体ダイ１０６はまた、サブブロック内で（例えば、２、４、又は８個のダイのグループ内で）互いに組み立てられ得、サブブロックは、完全な積層体１３０が完了するまで、連続的な工程において、ＰＣＢ１６０上に装着される。
【0042】
工程２３６では、半導体デバイス１５０及びＰＣＢ１６０を加熱して、金属ピラー１２０の各々に接してはんだボールをリフローさせ、ピラー１２０の各々に接して良好な電気的接触状態ではんだボールを溶融し得る。表面接着及びウィッキングにより、はんだボールが溶融し、リフローし、次いでピラー１２０に接して硬化するときにピラー１２０に接してはんだボールとの良好な接触が確実になる。しかしながら、更なる実施形態では、支持アーム（図示せず）が、矢印Ａの方向にデバイス１５０に対して軽い力を加えて、リフロー中に積層体１３０を支持し、ピラー１２０をはんだボール１６２に押し付け得る。
【0043】
ＰＣＢ１６０上の半導体デバイス１５０の製作は、工程２２６のリフロープロセス後に完了され得る。しかしながら、更なる実施形態では、アンダーフィル工程２４０において、エポキシ若しくは他の樹脂又はポリマー１６６が、ピラー１２０及びはんだボール１６２の周囲に塗布され、ＰＣＢ１６０と半導体デバイス１５０との間のあらゆる間隙に注入され得る。ポリマー１６６は液体として塗布され得、それは、その後、固体層に硬化する。このアンダーフィル工程は、ピラー１２０の各々における電気的接続を保護し、半導体デバイス１５０をＰＣＢ１６０上に更に固定する。様々なポリマーがポリマー１６６として使用され得るが、実施形態では、米国カリフォルニア州に事務所を有するＨｅｎｋｅｌ Ｃｏｒｐ．からのＨｙｓｏｌエポキシ樹脂であり得る。
【0044】
アンダーフィル工程２４０の後、ＰＣＢ１６０上の半導体デバイス１５０は、工程２４２において最終段階試験を受け得る。１つのそのような試験は、落下試験であり得、そこでは、デバイス１５０及びＰＣＢ１６０は、ある高さから落下され、次いで動作について試験される。別のそのような試験は、熱サイクル試験であり得、そこでは、デバイス１５０及びＰＣＢ１６０は、高温（例えば、８５℃又は１２５℃）から低温（－４０℃）の間で最大１０００回まで周期的に変化され、次いで、動作について試験される。他の試験が実施され得る。最終段階試験では、アンダーフィルポリマー１６６は、落下試験による衝撃、及び熱サイクル試験中のダイ１０６とＰＣＢ１６０との間の熱的不整合に起因する応力からデバイス１５０を保護し得る。
【0045】
同様に、ダイ１０６は、積層体１３０に組み立てられる前及び／又は後に、並びにリフローの前及び／又は後に、製作プロセスにおける早期段階で試験され得る。欠陥があり機能しない半導体ダイが識別された場合、そのダイは、半導体デバイス１５０のシステムレベルプログラミングによって半導体デバイス１５０の動作から除外することができる。
【0046】
縦型半導体デバイス１５０及びＰＣＢ１６０は、ともに、ホストデバイス内に実装することができる電子部品を備え得る。本技術による縦型半導体デバイス１５０は、いくつかの利点を提供する。例えば、従来の水平フリップチップと類似の方法で、ＰＣＢ１６０上のはんだボールのアレイに取り付けられる。しかしながら、従来の水平フリップチップがはんだボールのアレイに単一のダイのみを固着することができる場合、縦型半導体デバイス１５０は、縦方向に配向された半導体ダイの積層体全体を固着することができる。
【0047】
加えて、縦型半導体デバイス１５０は、ＰＣＢと半導体ダイとの間で信号を伝達するために従来使用されている基板を必要とせずに、ＰＣＢに直接結合され得る。更に、縦型半導体デバイス１５０は、ワイヤボンドを使用せずに電気的に結合され得る。ワイヤボンドは、追加コスト及び処理工程を追加する。加えて、積層体におけるダイの数が増加するにつれて、ノイズ、電気的短絡、及び寄生ＲＬＣなどの性能の問題が増加するため、ダイ積層体内のダイへのワイヤボンディングは、積層体に提供することができるダイの数を制限する。本技術では、ブロック内の各ダイは、ＰＣＢに直接固着され、ダイは、上述の性能問題のうちのいずれも増加させることなく、ブロックに追加され得る。
【0048】
更に、縦型半導体デバイス１５０は、最小の総フォームファクタ内に多数のダイを提供する。ダイは、ブロック内に配列され得、ブロック内でダイをスタッガード配列する必要なくＰＣＢに結合され得、又はダイ間にスペーサ層を提供し得、これらの構成のうちの１つは、別の方法で、ボンドパッドへのワイヤボンドアクセスを可能にするために必要とする。ダイをスタッガード配列にすること、又はダイをスペーサ層で離間させることは、半導体デバイスのフォームファクタを増加させる。本技術による縦型半導体デバイス１５０は、最小の総サイズを有し、デバイスは、封入されたダイ１０６及びＤＡＦ１２４を合わせた寸法以下のフォームファクタを有する。加えて、ブロック内の各ダイは、別のダイに接して支持され、それにより、デバイスが、ＰＣＢ上又はパッケージ内の個々の半導体ダイよりも良好に機械的衝撃及び熱応力に耐えることを可能にする。
【0049】
要約すると、本技術の実施例は、媒体に装着するように構成された半導体デバイスに関し、半導体デバイスは、複数の半導体ダイを備え、各半導体ダイは、主表面と、半導体ダイの縁部に隣接した、主表面から延在する金属ピラーと、を備え、複数の半導体ダイは、各半導体ダイの縁部が媒体に面した状態で媒体に表面装着するように構成されており、金属ピラーは、媒体上の電気接点と結合するように構成されている。
【0050】
更なる実施例では、本技術は、半導体デバイスに関し、半導体デバイスは、複数の積層半導体ダイを備え、各半導体ダイは、長さ及び幅を有する第１の主表面と、第１の主表面の長さ及び幅に対応する、長さ及び幅を有する第２の主表面と、第１の主表面と第２の主表面との間に延在する縁部と、半導体ダイの縁部に隣接する第１の主表面上に形成された金属ピラーと、第２の主表面を別の表面に固着させるための第２の主表面上に形成されたダイアタッチフィルム（ＤＡＦ）であって、複数の半導体ダイがブロック内に積層され、ＤＡＦによって分離されている、ＤＡＦと、ブロックの側部に形成された溝であって、溝が金属ピラーを露出させている、溝と、を備える。
【0051】
別の実施例では、本技術は、半導体デバイスに関し、半導体デバイスは、複数の積層半導体ダイを備え、各半導体ダイは、長さ及び幅を有する第１の主表面と、第１の主表面の長さ及び幅に対応する、長さ及び幅を有する第２の主表面と、第１の主表面と第２の主表面との間に延在する縁部と、半導体ダイの縁部に隣接して第１の主表面から延在する導電体手段であって、複数の半導体ダイがブロック内に積層されている、導電体手段と、ブロックの側部に形成された溝であって、溝が導電体手段を露出させている、溝と、を備える。
【0052】
本発明の前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に本発明を限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、本発明の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本発明を最良に利用することを可能にする。本発明の範囲は、本明細書に添付の請求項によって定義されることが意図されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
