(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-22
(45)【発行日】2023-10-02
(54)【発明の名称】走査線駆動回路およびこれを備えた表示装置
(51)【国際特許分類】
G09F 9/00 20060101AFI20230925BHJP
G09F 9/30 20060101ALI20230925BHJP
G09G 3/20 20060101ALI20230925BHJP
G09G 3/3225 20160101ALI20230925BHJP
G09G 3/3266 20160101ALI20230925BHJP
G11C 19/28 20060101ALI20230925BHJP
H10K 59/10 20230101ALI20230925BHJP
【ＦＩ】
G09F9/00 346A
G09F9/30 338
G09F9/30 365
G09G3/20 621M
G09G3/20 622E
G09G3/20 670J
G09G3/20 680G
G09G3/3225
G09G3/3266
G11C19/28 230
H10K59/10
【請求項の数】
18
(21)【出願番号】P 2022504765
(86)(22)【出願日】2020-03-02
(86)【国際出願番号】 JP2020008640
(87)【国際公開番号】W WO2021176504
(87)【国際公開日】2021-09-10
【審査請求日】2022-08-30
(73)【特許権者】
【識別番号】000005049
【氏名又は名称】シャープ株式会社
(74)【代理人】
【識別番号】100104695
【弁理士】
【氏名又は名称】島田 明宏
(74)【代理人】
【識別番号】100148459
【弁理士】
【氏名又は名称】河本 悟
(72)【発明者】
【氏名】三谷 昌弘
(72)【発明者】
【氏名】横山 真
(72)【発明者】
【氏名】上田 直樹
【審査官】石本 努
(56)【参考文献】
【文献】国際公開第２０１５／０１２２０７（ＷＯ，Ａ１）
【文献】国際公開第２０１２／０２９７９９（ＷＯ，Ａ１）
【文献】国際公開第２０１６／１９０１８７（ＷＯ，Ａ１）
【文献】特表２０１９－５３２３２１（ＪＰ，Ａ）
【文献】特開２０１０－２７７６５２（ＪＰ，Ａ）
【文献】特開２０１４－０５６２５６（ＪＰ，Ａ）
【文献】特開２００６－３１１５７９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０２Ｆ１／１３３
１／１３４３－１／１３４５
１／１３５－１／１３６８
Ｇ０９Ｆ９／００－９／４６
Ｇ０９Ｇ３／００－３／０８
３／１２－３／２６
３／３０－５／４２
Ｈ０４Ｎ５／６６－５／７４
Ｈ０５Ｂ３３／００－３３／２８
４４／００
４５／６０
Ｈ１０Ｋ５０／００－９９／００
(57)【特許請求の範囲】
【請求項1】
複数の単位回路を多段接続した構成を有し、表示パネルと一体に形成された走査線駆動回路であって、前記単位回路は、
一方の導通電極に第１レベルの電圧が印加され、他方の導通電極が第１ノードに接続された第１トランジスタと、
一端が前記第１ノードに接続された抵抗と、
一方の導通電極に第２レベルの電圧が印加され、他方の導通電極が前記抵抗の他端に接続された第２トランジスタと、
制御電極が前記第１ノードに接続され、一方の導通電極が出力端子に接続された出力トランジスタとを含み、
前記第１ノードは、前記第１トランジスタを介して与えられる前記第１レベルの電圧と前記第２トランジスタおよび前記抵抗を介して与えられる前記第２レベルの電圧とを選択的に保持し、
前記出力トランジスタは、前記第１レベルの電圧が前記第１ノードに与えられたときにオフし、前記第２レベルの電圧が前記第１ノードに与えられたときにオンし、
前記抵抗は、前記第１および第２トランジスタの半導体部と同じ半導体層に形成され、
前記抵抗の上に上部電極が形成されていることを特徴とする、走査線駆動回路。
【請求項2】
前記抵抗は、Ｐ型半導体を用いて形成されていることを特徴とする、請求項１に記載の走査線駆動回路。【請求項3】
前記上部電極は、前記第１および第２トランジスタの制御電極よりも上層の配線層に形成されていることを特徴とする、請求項１または２に記載の走査線駆動回路。【請求項4】
前記上部電極は、前記第１および第２トランジスタの導通電極に接続される配線と同じ配線層に形成されていることを特徴とする、請求項３に記載の走査線駆動回路。【請求項5】
前記表示パネルには発光素子のアノード電極が形成され、前記上部電極は、前記アノード電極と同じ配線層に形成されていることを特徴とする、請求項３に記載の走査線駆動回路。
【請求項6】
前記抵抗の抵抗値は、０．１ＭΩ以上７ＭΩ以下であることを特徴とする、請求項１～５のいずれかに記載の走査線駆動回路。【請求項7】
前記抵抗と前記上部電極の間に、２００ｎｍ以上１μｍ以下の厚さを有する絶縁膜が介在することを特徴とする、請求項１～６のいずれかに記載の走査線駆動回路。【請求項8】
前記第１トランジスタの制御電極には前段の単位回路の出力信号が与えられ、前記第２トランジスタの制御電極にはクロック信号が与えられていることを特徴とする、請求項１～７のいずれかに記載の走査線駆動回路。
【請求項9】
前記上部電極には固定の負電圧が印加されていることを特徴とする、請求項１～８のいずれかに記載の走査線駆動回路。【請求項10】
前記負電圧は、－１０Ｖ以上－５Ｖ以下であることを特徴とする、請求項９に記載の走査線駆動回路。【請求項11】
前記負電圧は、前記単位回路に供給されるローレベル電圧に等しいことを特徴とする、請求項９に記載の走査線駆動回路。【請求項12】
前記上部電極は、前記第１ノードに接続されていることを特徴とする、請求項１～８のいずれかに記載の走査線駆動回路。【請求項13】
前記上部電極は、前記抵抗の他端に接続されていることを特徴とする、請求項１～８のいずれかに記載の走査線駆動回路。【請求項14】
前記上部電極には正電圧と負電圧が切り替えて印加され、前記第１ノードの電圧が前記第１レベルから前記第２レベルに変化するときに、前記上部電極には前記負電圧が印加されていることを特徴とする、請求項１～８のいずれかに記載の走査線駆動回路。
【請求項15】
前記第１ノードの電圧が前記第２レベルから前記第１レベルに変化するときに、前記上部電極には前記正電圧が印加されていることを特徴とする、請求項１４に記載の走査線駆動回路。【請求項16】
前記表示パネルには複数の発光制御線が形成されており、前記上部電極は、前記複数の発光制御線のうち対応する発光制御線に接続されていることを特徴とする、請求項１４または１５に記載の走査線駆動回路。
【請求項17】
前記表示パネルには発光制御用の複数のクロック信号を伝搬する複数の配線が形成されており、前記上部電極は、前記複数の配線のうち対応する配線に接続されていることを特徴とする、請求項１４に記載の走査線駆動回路。
【請求項18】
請求項１～１７のいずれかに記載の走査線駆動回路を備えた、表示装置。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、走査線駆動回路に関し、特に、表示パネルと一体に形成された走査線駆動回路に関する。
【背景技術】
【0002】
有機エレクトロルミネッセンス（Electro Luminescence：以下、ＥＬという）表示装置は、薄型、軽量、高画質の表示装置として広く利用されている。典型的な有機ＥＬ表示装置は、表示部、走査線駆動回路、データ線駆動回路、および、発光制御線駆動回路を備えている。表示部は、有機ＥＬパネル上に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）を用いて形成される。走査線駆動回路は、複数の単位回路を多段接続した構成を有する。また、走査線駆動回路を有機ＥＬパネルと一体に形成する技術（ゲートドライバモノリシック技術）が実用化されている。なお、走査線はゲート線、走査線駆動回路はゲートドライバとも呼ばれる。
【0003】
有機ＥＬパネルと一体に形成された走査線駆動回路については、従来から各種の単位回路が知られている。図２４は、従来の走査線駆動回路の単位回路の回路図である。図２４に示す単位回路９１は、ＴＦＴ：Ｑ１、Ｑ５と抵抗Ｒ９を含むレシオ回路を含んでいる。単位回路９１は、ノードｎ９の電圧をハイレベルにするセット動作と、ノードｎ９の電圧をローレベルにするリセット動作とを行う。
【0004】
入力信号ＩＮとクロック信号ＣＫ１がローレベルのときに、ＴＦＴ：Ｑ１、Ｑ５はオンする。このとき、ノードｎ９には、ＴＦＴ：Ｑ１を介してハイレベル電圧ＶＧＨが印加されると共に、ＴＦＴ：Ｑ５と抵抗Ｒ９を介してローレベル電圧ＶＧＬが印加される。抵抗Ｒ９の抵抗値はＴＦＴ：Ｑ１のオン時の抵抗値よりも十分に大きいので、ノードｎ９の電圧はハイレベルになる。このように単位回路９１は、入力信号ＩＮとクロック信号ＣＫ１がローレベルのときにセット動作を行う。
【0005】
入力信号ＩＮがハイレベルでクロック信号ＣＫ１がローレベルのときに、ＴＦＴ：Ｑ１はオフし、ＴＦＴ：Ｑ５はオンする。このとき、ノードｎ９にはＴＦＴ：Ｑ５と抵抗Ｒ９を介してローレベル電圧ＶＧＬが印加されるので、ノードｎ９の電圧はローレベルになる。このように単位回路９１は、入力信号ＩＮがハイレベルでクロック信号ＣＫ１がローレベルのときにリセット動作を行う。
【0006】
セット動作とリセット動作を高速に行うために、抵抗Ｒ９には数１００ｋΩから数ＭΩの高い抵抗値を有するものが使用される。走査線駆動回路を有機ＥＬパネルと一体に形成する場合、単位回路９１は表示部に含まれる画素回路と共にＰチャネル型ＴＦＴを用いて形成される。この場合、抵抗Ｒ９は、高い抵抗値を有するＰ型半導体を用いて形成される。レシオ回路を含む単位回路を備えた走査線駆動回路は、例えば、特許文献１および２に記載されている。
【先行技術文献】
【特許文献】
【0007】
【文献】国際公開２０１６／１７５１１７号
【文献】国際公開２０１６／１９０１８７号
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、上記従来の走査線駆動回路では、時間の経過と共に抵抗Ｒ９の抵抗値が大きくなる。抵抗Ｒ９の抵抗値が大きくなると、ノードｎ９の電圧が低下するのにかかる時間が長くなる。このため、単位回路９１がリセット動作を行ったときに、ノードｎ９の電圧が所望の時間内にローレベルに低下しない現象（以下、リセット不良という）が発生する。走査線駆動回路でリセット不良が発生すると、表示画面にちらつきなどの表示不良が発生する。
【0009】
それ故に、単位回路内の抵抗の特性変動に起因する動作不良を防止できる走査線駆動回路を提供することが課題として挙げられる。
【課題を解決するための手段】
【0010】
上記の課題は、例えば、複数の単位回路を多段接続した構成を有し、表示パネルと一体に形成された走査線駆動回路であって、前記単位回路は、一方の導通電極に第１レベルの電圧が印加され、他方の導通電極が第１ノードに接続された第１トランジスタと、一端が前記第１ノードに接続された抵抗と、一方の導通電極に第２レベルの電圧が印加され、他方の導通電極が前記抵抗の他端に接続された第２トランジスタと、制御電極が前記第１ノードに接続され、一方の導通電極が出力端子に接続された出力トランジスタとを含み、前記抵抗は、前記第１および第２トランジスタの半導体部と同じ半導体層に形成され、前記抵抗の上に上部電極が形成されている走査線駆動回路によって解決することができる。
【発明の効果】
【0011】
上記の走査線駆動回路によれば、抵抗の上に上部電極を形成することにより、抵抗の上に形成された絶縁膜などに捕捉された電荷の影響を抵抗が受けることを防止し、抵抗の特性変動を小さくすることができる。したがって、抵抗の特性変動に起因する走査線駆動回路の動作不良を防止することができる。
【図面の簡単な説明】
【0012】
【図1】第１の実施形態に係る走査線駆動回路の構成を示すブロック図である。
【図10】従来の走査線駆動回路の課題を説明するための図である。
【図12】第１の実施形態の変形例に係る走査線駆動回路の単位回路の断面図である。
【図13】第２の実施形態に係る走査線駆動回路の構成を示すブロック図である。
【図16】第３の実施形態に係る走査線駆動回路の単位回路の回路図である。
【図18】第４の実施形態に係る走査線駆動回路の単位回路の回路図である。
【図19】第５の実施形態に係る走査線駆動回路の構成を示すブロック図である。
【図22】第６の実施形態に係る走査線駆動回路の構成を示すブロック図である。
【図24】従来の走査線駆動回路の単位回路の回路図である。
【発明を実施するための形態】
【0013】
以下、図面を参照して、各実施形態に係る走査線駆動回路、および、これを備えた表示装置について説明する。以下の説明では、ｍおよびｎは２以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数であるとする。
【0014】
（第１の実施形態）
図１は、第１の実施形態に係る走査線駆動回路１０の構成を示すブロック図である。図１に示す走査線駆動回路１０は、（ｍ＋１）個の単位回路１１を多段接続した構成を有する。単位回路１１は、初期化端子ＩＮＩＴ、クロック端子ＣＫ１、ＣＫ２、入力端子ＩＮ、制御電圧端子ＣＶ、および、出力端子ＯＵＴを有する。単位回路１１には、図示しない配線を用いてハイレベル電圧ＶＧＨとローレベル電圧ＶＧＬが供給される。
図１は、第１の実施形態に係る走査線駆動回路１０の構成を示すブロック図である。図１に示す走査線駆動回路１０は、（ｍ＋１）個の単位回路１１を多段接続した構成を有する。単位回路１１は、初期化端子ＩＮＩＴ、クロック端子ＣＫ１、ＣＫ２、入力端子ＩＮ、制御電圧端子ＣＶ、および、出力端子ＯＵＴを有する。単位回路１１には、図示しない配線を用いてハイレベル電圧ＶＧＨとローレベル電圧ＶＧＬが供給される。
【0015】
図２は、走査線駆動回路１０を含む有機ＥＬ表示装置の構成を示すブロック図である。図２に示す有機ＥＬ表示装置１は、表示部２、表示制御回路３、走査線駆動回路１０、データ線駆動回路４、および、発光制御線駆動回路５を備えている。表示部２は、ＴＦＴを用いて有機ＥＬパネル８上に形成される。走査線駆動回路１０と発光制御線駆動回路５は、ＴＦＴを用いて有機ＥＬパネル８と一体に形成される。データ線駆動回路４は、有機ＥＬパネル８とは別に形成される。なお、データ線駆動回路４の全部または一部をＴＦＴを用いて有機ＥＬパネル８と一体に形成してもよく、発光制御線駆動回路５の全部または一部を有機ＥＬパネル８とは別に形成してもよい。
【0016】
表示部２は、（ｍ＋１）本の走査線Ｇ０～Ｇｍ、ｎ本のデータ線Ｓ１～Ｓｎ、ｍ本の発光制御線Ｅ１～Ｅｍ、および、（ｍ×ｎ）個の画素回路６を含んでいる。走査線Ｇ０～Ｇｍと発光制御線Ｅ１～Ｅｍは、互いに平行に配置される。データ線Ｓ１～Ｓｎは、走査線Ｇ０～Ｇｍと直交するように、互いに平行に配置される。走査線Ｇ１～Ｇｍとデータ線Ｓ１～Ｓｎは、（ｍ×ｎ）箇所で交差する。（ｍ×ｎ）個の画素回路６は、走査線Ｇ１～Ｇｍとデータ線Ｓ１～Ｓｎの交点に対応して配置される。画素回路６は、発光素子として有機ＥＬ素子７を含んでいる。ｉ行ｊ列目の画素回路６は、走査線Ｇｉ－１、Ｇｉ、データ線Ｓｊ、および、発光制御線Ｅｉに接続される。なお、ｉ行ｊ列目の画素回路６を走査線Ｇｉ－１に接続しなくてもよく、ｉ行ｊ列目の画素回路６を他の配線に接続してもよい。
【0017】
表示制御回路３は、走査線駆動回路１０に対して制御信号ＣＳ１を出力し、データ線駆動回路４に対して制御信号ＣＳ２と映像信号ＤＳを出力し、発光制御線駆動回路５に対して制御信号ＣＳ３を出力する。走査線駆動回路１０は、制御信号ＣＳ１に基づき、走査線Ｇ０～Ｇｍを駆動する。データ線駆動回路４は、制御信号ＣＳ２と映像信号ＤＳに基づき、データ線Ｓ１～Ｓｎを駆動する。発光制御線駆動回路５は、制御信号ＣＳ３に基づき、発光制御線Ｅ１～Ｅｍを駆動する。
【0018】
より詳細には、走査線駆動回路１０は、制御信号ＣＳ１に基づき走査線Ｇ０～Ｇｍの中から１本の走査線を順に選択し、選択した走査線に選択電圧（ここではローレベル電圧）を印加し、残余の走査線に非選択電圧（ここではハイレベル電圧）を印加する。これにより、ｉ番目の水平期間では、ｉ行目の画素回路６（ｎ個の画素回路）が一括して選択される。データ線駆動回路４は、制御信号ＣＳ２に基づき、映像信号ＤＳに応じたｎ個の電圧をデータ線Ｓ１～Ｓｎにそれぞれ印加する。これにより、選択されたｎ個の画素回路６にｎ個の電圧がそれぞれ書き込まれる。有機ＥＬ素子７には画素回路６に書き込まれた電圧に応じた量の電流が流れ、有機ＥＬ素子７は流れる電流の量に応じた輝度で発光する。
【0019】
画素回路６の各行に対して、発光期間と非発光期間が設定される。発光制御線駆動回路５は、ｉ行目の画素回路６の発光期間では発光制御線Ｅｉに発光電圧（ここではローレベル電圧）を印加し、ｉ行目の画素回路６の非発光期間では発光制御線Ｅｉに非発光電圧（ここではハイレベル電圧）を印加する。
【0020】
以下、（ｍ＋１）個の単位回路１１を接続順に０～ｍ段目の単位回路という。表示制御回路３は、走査線駆動回路１０に対して制御信号ＣＳ１として、初期化信号ＩＮＩＴ、ゲートクロックＧＣＫ１、ＧＣＫ２、ゲートスタートパルスＧＳＰ、および、制御電圧ＣＶを出力する。初期化信号ＩＮＩＴは、各段の単位回路１１の初期化端子ＩＮＩＴに供給される。ゲートクロックＧＣＫ１は、偶数段目の単位回路１１のクロック端子ＣＫ１と奇数段目の単位回路１１のクロック端子ＣＫ２とに供給される。ゲートクロックＧＣＫ２は、偶数段目の単位回路１１のクロック端子ＣＫ２と奇数段目の単位回路１１のクロック端子ＣＫ１とに供給される。ゲートスタートパルスＧＳＰは、０段目の単位回路１１の入力端子ＩＮに供給される。制御電圧ＣＶは、各段の単位回路１１の制御電圧端子ＣＶに供給される。各段の単位回路１１の出力端子ＯＵＴは、次段の単位回路１１の入力端子ＩＮと走査線Ｇ０～Ｇｍのうち対応する走査線とに接続される。
【0021】
図３は、単位回路１１の回路図である。図３に示すように、単位回路１１は、９個のＴＦＴ：Ｍ１～Ｍ９、抵抗Ｒ１、および、２個のコンデンサＣ１、Ｃ２を含んでいる。ＴＦＴ：Ｍ１～Ｍ９は、Ｐチャネル型ＴＦＴである。抵抗Ｒ１は、ＴＦＴ：Ｍ１～Ｍ９の半導体部と同じ半導体層にＰ型半導体（Ｐ型ポリシリコン）を用いて形成される。
【0022】
抵抗Ｒ１の一端（図３では右端）、ＴＦＴ：Ｍ１、Ｍ３のドレイン電極、ＴＦＴ：Ｍ９のソース電極、および、ＴＦＴ：Ｍ４、Ｍ７のゲート電極は、ノードｎ１に接続される。ＴＦＴ：Ｍ５のソース電極は、抵抗Ｒ１の他端に接続される。ＴＦＴ：Ｍ６の一方の導通電極（図３では右側の導通電極）とＴＦＴ：Ｍ８のゲート電極は、ノードｎ２に接続される。ＴＦＴ：Ｍ２のソース電極とＴＦＴ：Ｍ４のドレイン電極は、ＴＦＴ：Ｍ６の他方の導通電極に接続される。ＴＦＴ：Ｍ９のゲート電極は、初期化端子ＩＮＩＴに接続される。ＴＦＴ：Ｍ５のゲート電極は、クロック端子ＣＫ１に接続される。ＴＦＴ：Ｍ８のドレイン電極は、クロック端子ＣＫ２に接続される。ＴＦＴ：Ｍ１、Ｍ２のゲート電極は、入力端子ＩＮに接続される。ＴＦＴ：Ｍ３のゲート電極、ＴＦＴ：Ｍ７のドレイン電極、および、ＴＦＴ：Ｍ８のソース電極は、出力端子ＯＵＴに接続される。ＴＦＴ：Ｍ１、Ｍ３、Ｍ４、Ｍ７のソース電極には、ハイレベル電圧ＶＧＨが印加される。ＴＦＴ：Ｍ２、Ｍ５、Ｍ９のドレイン電極とＴＦＴ：Ｍ６のゲート電極には、ローレベル電圧ＶＧＬが印加される。コンデンサＣ１は、ＴＦＴ：Ｍ７のゲート電極とソース電極の間に設けられる。コンデンサＣ２は、ＴＦＴ：Ｍ８のゲート電極とソース電極の間に設けられる。抵抗Ｒ１の上には上部電極ＵＥが形成され、上部電極ＵＥは制御電圧端子ＣＶに接続される。
【0023】
ＴＦＴ：Ｍ１は、ソース電極にハイレベル電圧ＶＧＨが印加され、ドレイン電極がノードｎ１に接続された第１トランジスタとして機能する。抵抗Ｒ１の一端は、ノードｎ１に接続されている。ＴＦＴ：Ｍ５は、ドレイン電極にローレベル電圧ＶＧＬが印加され、ソース電極が抵抗Ｒ１の他端に接続された第２トランジスタとして機能する。ＴＦＴ：Ｍ１、Ｍ５と抵抗Ｒ１は、レシオ回路を構成する。ＴＦＴ：Ｍ７は、ゲート電極がノードｎ１に接続され、ドレイン電極が出力端子ＯＵＴに接続された出力トランジスタとして機能する。抵抗Ｒ１は、第１および第２トランジスタの半導体部と同じ半導体層に形成される。
【0024】
初期化信号ＩＮＩＴは、走査線駆動回路１０の初期化期間ではローレベルになり、それ以外ではハイレベルになる。初期化期間では、ＴＦＴ：Ｍ９はオンし、ノードｎ１の電圧はローレベルに初期化される。初期化期間以外では、ＴＦＴ：Ｍ９はオフする。ＴＦＴ：Ｍ６のゲート電極にはローレベル電圧ＶＧＬが固定的に印加されるので、ＴＦＴ：Ｍ６は常にオンする。したがって、ＴＦＴ：Ｍ６、Ｍ９は、単位回路１１の通常時の動作に影響を与えない。
【0025】
図４は、走査線駆動回路１０のタイミングチャートである。図４に示すように、ゲートクロックＧＣＫ１、ＧＣＫ２は、周期が２水平期間（２Ｈ）のクロック信号である。ゲートクロックＧＣＫ１、ＧＣＫ２のハイレベル期間の長さは３／２水平期間であり、ローレベル期間の長さは１／２水平期間である。ゲートクロックＧＣＫ２は、ゲートクロックＧＣＫ１よりも１水平期間遅れている。ゲートスタートパルスＧＳＰは、１フレーム期間に１回、ゲートクロックＧＣＫ１がローレベルのときにローレベルになり、それ以外ではハイレベルになる。制御電圧ＣＶは、ローレベル電圧ＶＧＬよりも少し高い固定の負電圧である。制御電圧ＣＶは、各段の単位回路１１内の上部電極ＵＥに印加される。
【0026】
図５は、単位回路１１のタイミングチャートである。図５において、時刻ｔ１～ｔ６の間隔はいずれも１／２水平期間である。上部電極ＵＥの電圧は、ローレベル電圧ＶＧＬよりも少し高い固定の負電圧である。以下、ある端子経由で入力または出力される信号をその端子と同じ名称で呼ぶ。例えば、クロック端子ＣＫ１経由で入力される信号をクロック信号ＣＫ１という。
【0027】
時刻ｔ１の直前では、クロック信号ＣＫ１、ＣＫ２、入力信号ＩＮ、ノードｎ２の電圧、および、出力信号ＯＵＴはハイレベル、ノードｎ１の電圧はローレベルである。したがって、ＴＦＴ：Ｍ１～Ｍ３、Ｍ５、Ｍ８はオフ状態、ＴＦＴ：Ｍ４、Ｍ７はオン状態である。
【0028】
時刻ｔ１において、クロック信号ＣＫ１と入力信号ＩＮはローレベルに変化する。これに伴い、ＴＦＴ：Ｍ１、Ｍ２、Ｍ５はオンする。ノードｎ１には、ＴＦＴ：Ｍ１を介してハイレベル電圧ＶＧＨが印加されると共に、ＴＦＴ：Ｍ５と抵抗Ｒ１を介してローレベル電圧ＶＧＬが印加される。抵抗Ｒ１の抵抗値は、ＴＦＴ：Ｍ１のオン時の抵抗値よりも十分に大きい。このため、ノードｎ１の電圧は時刻ｔ１以降にハイレベルに変化し、ＴＦＴ：Ｍ４、Ｍ７はオフする。ノードｎ２には、ＴＦＴ：Ｍ２を介してローレベル電圧ＶＧＬが印加される。このため、ＴＦＴ：Ｍ４がオフすると、ノードｎ２の電圧はローレベルに変化し、これに伴いＴＦＴ：Ｍ８はオンする。次に時刻ｔ２において、クロック信号ＣＫ１と入力信号ＩＮはハイレベルに変化する。これに伴い、ＴＦＴ：Ｍ１、Ｍ２、Ｍ５はオフする。
【0029】
次に時刻ｔ３において、クロック信号ＣＫ２はローレベルに変化する。このときＴＦＴ：Ｍ８はオン状態であるので、出力信号ＯＵＴはローレベルに変化する。ＴＦＴ：Ｍ８のゲート電極とソース電極の間には、コンデンサＣ２が設けられている。このため、出力信号ＯＵＴがローレベルである間、ノードｎ２の電圧は通常のローレベルよりも低いレベルになる。したがって、出力信号ＯＵＴのローレベル電圧は、ＴＦＴ：Ｍ８の閾値電圧分だけ上昇することなく、クロック信号ＣＫ２のローレベル電圧と同じレベルになる。出力信号ＯＵＴがローレベルに変化すると、ＴＦＴ：Ｍ３はオンする。ＴＦＴ：Ｍ３は、出力信号ＯＵＴがローレベルである間、ノードｎ１にハイレベル電圧ＶＧＨを印加する。
【0030】
次に時刻ｔ４において、クロック信号ＣＫ２はハイレベルに変化する。このときＴＦＴ：Ｍ８はオン状態であるので、出力信号ＯＵＴはハイレベルに変化する。これに伴い、ノードｎ２の電圧は通常のローレベルに変化し、ＴＦＴ：Ｍ３はオフする。
【0031】
次に時刻ｔ５において、クロック信号ＣＫ１はローレベルに変化する。これに伴い、ＴＦＴ：Ｍ５はオンする。ノードｎ１にはＴＦＴ：Ｍ５と抵抗Ｒ１を介してローレベル電圧ＶＧＬが印加されるので、ノードｎ１の電圧はローレベルに変化する。これに伴い、ＴＦＴ：Ｍ４、Ｍ７はオンし、ノードｎ２の電圧はハイレベルに変化する。次に時刻ｔ６において、クロック信号ＣＫ１はハイレベルに変化し、これに伴いＴＦＴ：Ｍ５はオフする。
【0032】
このように単位回路１１は、入力信号ＩＮとクロック信号ＣＫ１がローレベルのときに、ノードｎ１の電圧をハイレベルにするセット動作を行い、入力信号ＩＮがハイレベルでクロック信号ＣＫ１がローレベルのときに、ノードｎ１の電圧をローレベルにするリセット動作を行う。ノードｎ１の電圧は、入力信号ＩＮとクロック信号ＣＫ１がローレベルに変化する時刻ｔ１以降にハイレベルに変化し、入力信号ＩＮがハイレベルである間にクロック信号ＣＫ１がローレベルに変化する時刻ｔ５以降にローレベルに変化する。ノードｎ２の電圧は、ノードｎ１の電圧がローレベルのときにハイレベルになり、それ以外のときにローレベルになる。出力信号ＯＵＴは、入力信号ＩＮよりも１水平期間遅れて１／２水平期間だけローレベルになる。
【0033】
０～ｍ段目の単位回路１１の出力端子ＯＵＴは、それぞれ、走査線Ｇ０～Ｇｍに接続される。このため、図４に示すように、走査線Ｇ０の電圧は、ゲートスタートパルスＧＳＰの電圧よりも１水平期間遅れて１／２水平期間だけローレベルになる。走査線Ｇｉの電圧は、走査線Ｇｉ－１の電圧よりも１水平期間遅れて１／２水平期間だけローレベルになる。したがって、走査線Ｇ０～Ｇｍの電圧は、１水平期間ずつ順に遅れて１／２水平期間だけローレベルになる。
【0034】
以下、抵抗Ｒ１と上部電極ＵＥについて説明する。図６は、単位回路１１の一部を示すレイアウト図である。図６には、ＴＦＴ：Ｍ１、Ｍ５、抵抗Ｒ１、および、上部電極ＵＥのレイアウトパターンが記載されている。以下、ＴＦＴ：Ｍ１～Ｍ９の半導体層が形成される配線層を半導体層、ＴＦＴ：Ｍ１～Ｍ９のゲート電極が形成される配線層をゲート配線層、ＴＦＴ：Ｍ１～Ｍ９のソース電極またはドレイン電極に接続された配線が形成される配線層をソース配線層、有機ＥＬ素子７のアノード電極が形成される配線層をアノード電極層という。ゲート配線層は半導体層よりも上層にあり、ソース配線層はゲート配線層よりも上層にあり、アノード電極層はソース配線層よりも上層にある。
【0035】
図６において、右下がり斜線を付した領域は半導体層のパターンを示し、クロスハッチを付した領域はゲート配線層のパターンを示し、左下がり斜線を付した領域はソース配線層のパターンを示し、バツ印を付した長方形は半導体層とソース配線層を電気的に接続するコンタクトホールを示す。なお、図面の理解を容易にするために、図６では、半導体層、ゲート配線層、および、ソース配線層以外の層のパターンは省略されており、パターンの近くには当該パターンに印加される電圧または当該パターンが接続される端子の名称が記載されている。
【0036】
図７は、図６に示すレイアウト図に含まれる半導体層のパターンを示す図である。図７に示すように、ＴＦＴ：Ｍ５の位置には、ｐ＋領域、ｎ領域、および、ｐ＋領域が形成されている。抵抗Ｒ１の位置には、ｐ－領域が形成されている。ＴＦＴ：Ｍ１の位置には、ｐ＋領域、ｐ－領域、ｎ領域、ｐ－領域、および、ｐ＋領域が形成されている。なお、ｐ＋領域はＰ型不純物を相対的に多い量だけ含む領域であり、ｐ－領域はＰ型不純物を相対的に少ない量だけ含む領域である。ｎ領域は、チャネル領域として機能する。
【0037】
図８は、図６のＡ－Ａ’線断面図である。図８に示すように、抵抗Ｒ１の上に上部電極ＵＥが形成されている。上部電極ＵＥは、ソース配線層に形成されている。抵抗Ｒ１の抵抗値は、例えば、０．１ＭΩ以上７ＭΩ以下である。抵抗Ｒ１と上部電極ＵＥの間には、絶縁膜１０４と層間絶縁膜１１１、１１２が介在する。これらの絶縁膜の厚さの合計は、例えば、２００ｎｍ以上１μｍ以下である。
【0038】
図９Ａ～図９Ｍは、走査線駆動回路１０を含む有機ＥＬパネル８の製造工程を示す図である。始めに、ポリイミド基板１０１上にバックコート１０２を堆積させ、半導体層のパターンを形成する位置にアモルファスシリコン１０３を堆積させ、二酸化ケイ素（ＳｉＯ2 ）を用いて絶縁膜１０４を成膜する（図９Ａ）。次に、基板上のアモルファスシリコン１０３にエキシマレーザＬＳを順に照射することにより、アモルファスシリコン１０３をポリシリコン１０５に改質させる（図９Ｂ）。次に、ＴＦＴを形成する位置にモリブデンを用いてＴＦＴのゲート電極１０６を形成する（図９Ｃ）。次に、ホウ素イオンを照射することにより、基板上のポリシリコン１０５にホウ素を注入する。この工程により、基板上のポリシリコン１０５のうち、ゲート電極１０６によって覆われていない部分はｐ－領域１０７になり、ゲート電極１０６によって覆われている部分はｎ領域１０８になる（図９Ｄ）。
【0039】
次に、抵抗Ｒ１を形成する位置Ｐｏｓ＿Ｒ１などにレジスト１０９を塗布し、ホウ素イオンをさらに照射する。この工程により、ｐ－領域１０７のうちレジスト１０９によって覆われていない部分は、ｐ＋領域１１０に変化する（図９Ｅ）。次に、レジスト１０９を剥離する（図９Ｆ）。製造された有機ＥＬパネル８では、位置Ｐｏｓ＿Ｒ１のｐ－領域１０７は抵抗Ｒ１として機能する。次に、窒化ケイ素（ＳｉＮx ）を用いて層間絶縁膜１１１を形成し、窒化ケイ素および酸化ケイ素（ＳｉＯx ）を用いて層間絶縁膜１１２を形成する（図９Ｇ）。次に、ＴＦＴのドレイン電極とソース電極を形成する位置に、絶縁膜１０４と層間絶縁膜１１１、１１２を貫通するコンタクトホール１１３を開口する（図９Ｈ）。
【0040】
次に、基板上の所定位置にチタン／アルミニウム／チタンを用いて各種の配線を形成する（図９Ｉ）。この工程により、ハイレベル電圧ＶＧＨを供給する配線１１４、ローレベル電圧ＶＧＬを供給する配線１１５、ＴＦＴの電極間を接続する配線１１６などが形成される。また、コンタクトホール１１３に上記の金属材料が充填され、ＴＦＴのドレイン電極１１７とソース電極１１８が形成される。ドレイン電極１１７とソース電極１１８は、ｐ＋領域１１０と配線１１４～１１６を電気的に接続する。抵抗Ｒ１の上には、抵抗Ｒ１を覆うように上部電極ＵＥが形成される。
【0041】
次に、ポリイミドを用いて平坦化膜１１９を形成する（図９Ｊ）。次に、基板上の所定位置にスルーホールを開口し、基板上の所定位置にチタン／アルミニウム／チタンを用いて配線１２０を形成する（図９Ｋ）。次に、ポリイミドを用いて平坦化膜１２１を形成し、基板上の所定位置に銀を用いてアノード電極１２２を成膜する（図９Ｌ）。次に、基板上の所定位置にポリイミドを用いてバンク１２３を形成する（図９Ｍ）。
【0042】
以上の工程により、図８に示す基板が得られる。図８に示す基板に対して、有機ＥＬ層、カソード電極、および、封止膜を順に形成することにより、走査線駆動回路１０を含む有機ＥＬパネル８を製造することができる。なお、上記の材料は一例であり、上記以外の材料を用いてもよい。
【0043】
以下、図２４に示す単位回路９１を備えた従来の走査線駆動回路と対比して、本実施形態に係る走査線駆動回路１０の効果を説明する。図１０は、従来の走査線駆動回路の課題を説明するための図である。図１１は、走査線駆動回路１０の効果を説明するための図である。図１０および図１１には、走査線駆動回路の単位回路内の抵抗付近の断面が記載されている。なお、図面の対比を容易にするために、対応する構成要素には同じ参照符号を付している。
【0044】
従来の走査線駆動回路（図１０）では、抵抗Ｒ９の上に上部電極は形成されていない。このため、抵抗Ｒ９の上に形成された絶縁膜（平坦化膜１１９、１２１）やその界面に電荷ＥＣが捕捉されたときに、電荷ＥＣから出た電気力線は半導体層に形成された抵抗Ｒ９に入る。したがって、抵抗Ｒ９に誘起されるキャリアが変動し、抵抗Ｒ９の抵抗値は変動する。抵抗Ｒ９の抵抗値は、時間の経過と共に大きくなる。従来の走査線駆動回路では、抵抗Ｒ９の抵抗値が大きくなると、リセット不良が発生する。よって、従来の走査線駆動回路を備えた有機ＥＬ表示装置では、表示画面にちらつきなどの表示不良が発生する。
【0045】
これに対して、本実施形態に係る走査線駆動回路１０（図１１）では、抵抗Ｒ１の上に上部電極ＵＥが形成されている。このため、抵抗Ｒ１の上に形成された絶縁膜やその界面に電荷ＥＣが捕捉されたときに、電荷ＥＣから出た電気力線は上部電極ＵＥの作用によって抵抗Ｒ１には入らない。したがって、抵抗Ｒ１に誘起されるキャリアは変動せず、抵抗Ｒ１の抵抗値は変動しない。よって、走査線駆動回路１０によれば、抵抗Ｒ１の特性変動に起因するリセット不良を防止することができる。また、走査線駆動回路１０を備えた有機ＥＬ表示装置１によれば、表示画面にちらつきなどの表示不良が発生することを防止することができる。
【0046】
走査線駆動回路１０では、抵抗Ｒ１はＰ型半導体を用いて形成されており、上部電極ＵＥには固定の負電圧（制御電圧ＣＶ）が印加されている。上部電極ＵＥの電圧を低くすると、抵抗Ｒ１の抵抗値は小さくなる。抵抗Ｒ１の抵抗値が小さいほど、ノードｎ１の電圧はハイレベルからローレベルに変化しやすい。したがって、単位回路１１はリセット動作を容易に行うことができる。よって、抵抗Ｒ１の特性変動に起因するリセット不良をより効果的に防止することができる。また、上部電極ＵＥはソース配線層に形成されるので、抵抗Ｒ１と上部電極ＵＥの間に水分や電荷を含みやすい有機膜を含まない。したがって、走査線駆動回路１０をより安定的に動作させることができる。
【0047】
以上に示すように、本実施形態に係る走査線駆動回路１０は、複数の単位回路１１を多段接続した構成を有し、表示パネル（有機ＥＬパネル８）と一体に形成されている。単位回路１１は、一方の導通電極（ドレイン電極）に第１レベルの電圧（ハイレベル電圧ＶＧＨ）が印加され、他方の導通電極（ドレイン電極）が第１ノード（ノードｎ１）に接続された第１トランジスタ（ＴＦＴ：Ｍ１）と、一端が第１ノードに接続された抵抗Ｒ１と、一方の導通電極（ドレイン電極）に第２レベルの電圧（ローレベル電圧ＶＧＬ）が印加され、他方の導通電極（ソース電極）が抵抗Ｒ１の他端に接続された第２トランジスタ（ＴＦＴ：Ｍ５）と、制御電極（ゲート電極）が第１ノードに接続され、一方の導通電極（ドレイン電極）が出力端子ＯＵＴに接続された出力トランジスタ（ＴＦＴ：Ｍ７）とを含んでいる。抵抗Ｒ１は、第１および第２トランジスタの半導体部と同じ半導体層に形成され、抵抗Ｒ１の上に上部電極ＵＥが形成されている。
【0048】
走査線駆動回路１０によれば、抵抗Ｒ１の上に上部電極ＵＥを形成することにより、抵抗Ｒ１の上に形成された絶縁膜などに捕捉された電荷の影響を抵抗が受けることを防止し、抵抗Ｒ１の特性変動を小さくすることができる。したがって、抵抗Ｒ１の特性変動に起因する走査線駆動回路１０の動作不良を防止することができる。
【0049】
抵抗Ｒ１は、Ｐ型半導体（Ｐ型ポリシリコン）を用いて形成されている。したがって、抵抗Ｒ１を含む単位回路１１を備えた走査線駆動回路１０を表示パネルと一体に形成することができる。上部電極ＵＥは、第１および第２トランジスタの制御電極（ゲート電極）よりも上層の配線層、具体的には、第１および第２トランジスタの導通電極（ソース電極およびドレイン電極）に接続される配線１１４～１１６と同じ配線層（ソース配線層）に形成されている。したがって、抵抗Ｒ１と上部電極ＵＥの間に水分や電荷を含みやすい有機膜を含まないので、走査線駆動回路１０をより安定的に動作させることができる。
【0050】
抵抗Ｒ１の抵抗値は、０．１ＭΩ以上７ＭΩ以下であることが好ましい。このような抵抗値を有する抵抗Ｒ１を用いることにより、単位回路１１はセット動作とリセット動作を高速に行うことができる。抵抗Ｒ１と上部電極ＵＥの間には、２００ｎｍ以上１μｍ以下の厚さを有する絶縁膜（層間絶縁膜１１１、１１２）が介在することが好ましい。このような厚さを有する絶縁膜を設けることにより、抵抗Ｒ１と上部電極ＵＥを好適な間隔を空けて配置することができる。
【0051】
第１トランジスタの制御電極（ゲート電極）には前段の単位回路の出力信号ＯＵＴが与えられ、第２トランジスタの制御電極にはクロック信号（ゲートクロックＧＣＫ１またはＧＣＫ２）が与えられている。これにより、第１および第２トランジスタを好適なタイミングでオンさせて、走査線駆動回路１０を正しく動作させることができる。
【0052】
上部電極ＵＥには固定の負電圧（制御電圧ＣＶ）が印加されており、負電圧は例えば－１０Ｖ以上－５Ｖ以下である。上部電極ＵＥにこのような負電圧を印加することにより、抵抗Ｒ１の抵抗値は小さくなる。したがって、単位回路１１はリセット動作を容易に行うことができる。
【0053】
図１２は、本実施形態の変形例に係る走査線駆動回路の単位回路の断面図である。図１２に示す単位回路では、上部電極ＵＥは、ソース配線層ではなく、有機ＥＬ素子７のアノード電極１２２と同じ配線層に形成されている。この場合、抵抗Ｒ１と上部電極ＵＥの間には、絶縁膜として、層間絶縁膜１１１、１１２と平坦化膜１１９、１２１が介在する。変形例に係る走査線駆動回路によれば、第１の実施形態に係る走査線駆動回路１０と同様に、抵抗Ｒ１の特性変動に起因する走査線駆動回路の動作不良を防止することができる。
【0054】
（第２の実施形態）
図１３は、第２の実施形態に係る走査線駆動回路の構成を示すブロック図である。図１３に示す走査線駆動回路２０は、（ｍ＋１）個の単位回路２１を多段接続した構成を有する。単位回路２１は、初期化端子ＩＮＩＴ、クロック端子ＣＫ１、ＣＫ２、入力端子ＩＮ、および、出力端子ＯＵＴを有する。以下、第１の実施形態との相違点を説明する。
図１３は、第２の実施形態に係る走査線駆動回路の構成を示すブロック図である。図１３に示す走査線駆動回路２０は、（ｍ＋１）個の単位回路２１を多段接続した構成を有する。単位回路２１は、初期化端子ＩＮＩＴ、クロック端子ＣＫ１、ＣＫ２、入力端子ＩＮ、および、出力端子ＯＵＴを有する。以下、第１の実施形態との相違点を説明する。
【0055】
図１４は、単位回路２１の回路図である。単位回路２１では、抵抗Ｒ１の上に形成された上部電極ＵＥには、ローレベル電圧ＶＧＬが固定的に印加されている。図１５は、単位回路２１のタイミングチャートである。図１５に示すように、上部電極ＵＥの電圧は、常にローレベル電圧ＶＧＬに等しい。
【0056】
このように上部電極ＵＥにローレベル電圧ＶＧＬを印加しても、抵抗Ｒ１の上に形成された絶縁膜などに捕捉された電荷の影響を抵抗Ｒ１が受けることを防止し、抵抗Ｒ１の特性変動を小さくすることができる。したがって、抵抗Ｒ１の特性変動に起因する走査線駆動回路２０の動作不良を防止することができる。また、走査線駆動回路２０には、制御電圧ＣＶを供給する配線を設ける必要がない。
【0057】
本実施形態に係る走査線駆動回路２０では、上部電極ＵＥには単位回路２１に供給されるローレベル電圧ＶＧＬに等しい固定の負電圧が印加されている。走査線駆動回路２０によれば、制御電圧ＣＶを供給する配線を設けることなく、第１の実施形態と同様に、抵抗Ｒ１の特性変動に起因する走査線駆動回路１０の動作不良を防止することができる。
【0058】
（第３の実施形態）
第３の実施形態に係る走査線駆動回路は、第２の実施形態に係る走査線駆動回路２０（図１３）において単位回路２１を他の単位回路に置換したものである。以下、第２の実施形態との相違点を説明する。
第３の実施形態に係る走査線駆動回路は、第２の実施形態に係る走査線駆動回路２０（図１３）において単位回路２１を他の単位回路に置換したものである。以下、第２の実施形態との相違点を説明する。
【0059】
図１６は、本実施形態に係る走査線駆動回路の単位回路の回路図である。図１６に示す単位回路３１では、抵抗Ｒ１の上に形成された上部電極ＵＥは、ノードｎ１に接続されている。ノードｎ１は、ＴＦＴ：Ｍ１のドレイン電極、抵抗Ｒ１の一端（図１６では右端）、ＴＦＴ：Ｍ７のゲート電極などに接続されている。上部電極ＵＥの電圧は、ノードｎ１の電圧に等しい。
【0060】
図１７は、単位回路３１のタイミングチャートである。図１７に示すように、上部電極ＵＥの電圧は、ノードｎ１の電圧と同様に変化する。より詳細には、上部電極ＵＥの電圧は、入力信号ＩＮとクロック信号ＣＫ１がローレベルに変化する時刻ｔ１以降にハイレベルに変化し、入力信号ＩＮがハイレベルである間にクロック信号ＣＫ１がローレベルに変化する時刻ｔ５以降にローレベルに変化する。時刻ｔ１は単位回路３１がセット動作を開始する時刻であり、時刻ｔ５は単位回路３１がリセット動作を開始する時刻である。
【0061】
第１の実施形態に係る走査線駆動回路１０では、上部電極ＵＥには固定の負電圧が印加されている。このため、抵抗Ｒ１の抵抗値は小さくなり、単位回路１１はリセット動作を容易に行うことができる。しかしながら、抵抗Ｒ１の抵抗値を小さくすると、単位回路１１はセット動作を行いにくくなる。抵抗Ｒ１の抵抗値は、リセット動作のためには小さいことが好ましく、セット動作のためには大きいことが好ましい。
【0062】
そこで、本実施形態に係る走査線駆動回路では、上部電極ＵＥはノードｎ１に接続されている。時刻ｔ１において単位回路３１がセット動作を開始すると、上部電極ＵＥの電圧はノードｎ１の電圧と共に上昇してハイレベルになる。このため、単位回路３１がセット動作を行っている間、上部電極ＵＥに正電圧が印加され、抵抗Ｒ１の抵抗値は大きくなる。したがって、単位回路３１はセット動作を容易に行うことができる。
【0063】
また、時刻ｔ５において単位回路３１がリセット動作を開始すると、上部電極ＵＥの電圧はノードｎ１の電圧と共に下降してローレベルになる。このため、単位回路３１がリセット動作を行っている間、上部電極ＵＥに負電圧が印加され、抵抗Ｒ１の抵抗値は小さくなる。したがって、単位回路３１はリセット動作を容易に行うことができる。
【0064】
本実施形態に係る走査線駆動回路では、上部電極ＵＥは、第１トランジスタの他方の導通電極（ＴＦＴ：Ｍ１のドレイン電極）と抵抗Ｒ１の一端に接続された第１ノード（ノードｎ１）に接続されている。本実施形態に係る走査線駆動回路によれば、第１の実施形態と同様に、抵抗Ｒ１の特性変動に起因する走査線駆動回路の動作不良を防止することができる。また、単位回路３１がセット動作を行うときには上部電極ＵＥに正電圧を印加し、単位回路３１がリセット動作を行うときには上部電極ＵＥに負電圧を印加することにより、単位回路３１はリセット動作とセット動作の両方を容易に行うことができる。
【0065】
（第４の実施形態）
第４の実施形態に係る走査線駆動回路は、第２の実施形態に係る走査線駆動回路２０（図１３）において単位回路２１を他の単位回路に置換したものである。以下、第３の実施形態との相違点を説明する。
第４の実施形態に係る走査線駆動回路は、第２の実施形態に係る走査線駆動回路２０（図１３）において単位回路２１を他の単位回路に置換したものである。以下、第３の実施形態との相違点を説明する。
【0066】
図１８は、本実施形態に係る走査線駆動回路の単位回路の回路図である。図１８に示す単位回路４１では、抵抗Ｒ１の上に形成された上部電極ＵＥは、抵抗Ｒ１の他端（図１８では左端）に接続されている。抵抗Ｒ１の他端は、ＴＦＴ：Ｍ５のソース電極に接続されている。
【0067】
抵抗Ｒ１に電流が流れていないとき、ＴＦＴ：Ｍ５のソース電極の電圧はノードｎ１の電圧に等しい。したがって、本実施形態に係る走査線駆動回路のタイミングチャートは、図１７に示すタイミングチャートとほぼ同じになる。上部電極ＵＥを抵抗Ｒ１の他端に接続した単位回路４１は、上部電極ＵＥをノードｎ１に接続した第３の実施形態に係る単位回路３１と同様に動作する。
【0068】
本実施形態に係る走査線駆動回路では、上部電極ＵＥは、第２トランジスタの他方の導通電極（ＴＦＴ：Ｍ５のソース電極）に接続された抵抗Ｒ１の他端に接続されている。本実施形態に係る走査線駆動回路によれば、第３の実施形態と同様に、抵抗Ｒ１の特性変動に起因する走査線駆動回路の動作不良を防止することができる。また、単位回路４１はリセット動作とセット動作の両方を容易に行うことができる。
【0069】
（第５の実施形態）
図１９は、第５の実施形態に係る走査線駆動回路の構成を示すブロック図である。図１９に示す走査線駆動回路５０は、（ｍ＋１）個の単位回路１１を多段接続した構成を有する。以下、第１の実施形態との相違点を説明する。なお、走査線駆動回路５０を備えた有機ＥＬ表示装置では、走査線駆動回路５０と発光制御線駆動回路５を表示部２の同じ側に配置することが好ましい。
図１９は、第５の実施形態に係る走査線駆動回路の構成を示すブロック図である。図１９に示す走査線駆動回路５０は、（ｍ＋１）個の単位回路１１を多段接続した構成を有する。以下、第１の実施形態との相違点を説明する。なお、走査線駆動回路５０を備えた有機ＥＬ表示装置では、走査線駆動回路５０と発光制御線駆動回路５を表示部２の同じ側に配置することが好ましい。
【0070】
表示制御回路３は、走査線駆動回路５０に対して制御信号ＣＳ１として、初期化信号ＩＮＩＴ、ゲートクロックＧＣＫ１、ＧＣＫ２、および、ゲートスタートパルスＧＳＰを出力する。これらの制御信号は、第１の実施形態と同様に、単位回路１１の対応する端子に供給される。各段の単位回路１１の出力端子ＯＵＴは、第１の実施形態と同様に、次段の単位回路１１の入力端子ＩＮと走査線Ｇ０～Ｇｍのうち対応する走査線とに接続される。
【0071】
発光制御線駆動回路５は、（ｍ＋１）個の単位回路９を多段接続した構成を有する。単位回路９は、初期化端子ＩＮＩＴ、クロック端子ＣＫ１、ＣＫ２、入力端子ＩＮ、および、出力端子ＯＵＴを有する。以下、（ｍ＋１）個の単位回路９を接続順に０～ｍ段目の単位回路といい、０段目の単位回路９の出力端子ＯＵＴが接続される配線をＥ０という。
【0072】
表示制御回路３は、発光制御線駆動回路５に対して制御信号ＣＳ３として、初期化信号ＩＮＩＴ、エミッションクロックＥＭＣＫ１、ＥＭＣＫ２、および、エミッションスタートパルスＥＭＳＰを出力する。これらの制御信号は、図１９に示すように、単位回路９の対応する端子に供給される。各段の単位回路９の出力端子ＯＵＴは、次段の単位回路９の入力端子ＩＮと、配線Ｅ０および発光制御線Ｅ１～Ｅｍのうち対応する配線とに接続される。０～ｍ段目の単位回路１１の制御電圧端子ＣＶは、それぞれ、０～ｍ段目の単位回路９の出力端子ＯＵＴに接続される。このため、０段目の単位回路１１内の上部電極ＵＥは配線Ｅ０に接続され、ｉ段目の単位回路１１内の上部電極ＵＥは発光制御線Ｅｉに接続される。
【0073】
図２０は、走査線駆動回路５０のタイミングチャートである。図２０において、ｎ１＿０～４は、それぞれ、０～４段目の単位回路１１のノードｎ１の電圧を示す。図２０において、ゲートスタートパルスＧＳＰ、ゲートクロックＧＣＫ１、ＧＣＫ２、および、走査線Ｇ０～Ｇｍの電圧は、図４に示すタイミングチャートと同様に変化する。
【0074】
エミッションクロックＥＭＣＫ１、ＥＭＣＫ２は、周期が２水平期間のクロック信号である。エミッションクロックＥＭＣＫ１、ＥＭＣＫ２のハイレベル期間の長さは３／２水平期間であり、ローレベル期間の長さは１／２水平期間である。エミッションクロックＥＭＣＫ１は、ゲートクロックＧＣＫ１よりも３／４水平期間遅れている。エミッションクロックＥＭＣＫ２は、エミッションクロックＥＭＣＫ１よりも１水平期間遅れている。エミッションスタートパルスＥＭＳＰは、ゲートスタートパルスＧＳＰがローレベルに変化する時刻よりも９／４水平期間早い時刻から３水平期間に亘ってハイレベルになる。
【0075】
単位回路９は、入力信号ＩＮがハイレベルである間にクロック信号ＣＫ１がローレベルに変化したときに出力信号ＯＵＴをハイレベルに変化させ、入力信号ＩＮがローレベルである間にクロック信号ＣＫ２がローレベルに変化したときに出力信号ＯＵＴをローレベルに変化させる。このため、出力信号ＯＵＴは、入力信号ＩＮよりも１水平期間遅れて３水平期間に亘ってハイレベルになる。したがって、配線Ｅ０および発光制御線Ｅ１～Ｅｍの電圧は、１水平期間ずつ順に遅れて３水平期間に亘ってハイレベルになる。同様に、０～ｍ段目の単位回路１１内の上部電極ＵＥの電圧は、１水平期間ずつ順に遅れて３水平期間に亘ってハイレベルになる。
【0076】
図２１は、本実施形態に係る単位回路１１のタイミングチャートである。図２１に示すように、上部電極ＵＥの電圧は、時刻ｔ１１においてハイレベルに変化し、時刻ｔ１２においてローレベルに変化する。時刻ｔ１１は、入力信号ＩＮとクロック信号ＣＫ１がローレベルに変化する時刻ｔ１よりも５／４水平期間早い時刻である。時刻ｔ１２は、入力信号ＩＮがハイレベルである間にクロック信号ＣＫ１がローレベルに変化する時刻ｔ５よりも１／４水平期間早い時刻である。このように上部電極ＵＥには、正電圧と負電圧が切り替えて印加される。
【0077】
上部電極ＵＥの電圧は、ノードｎ１の電圧がローレベルからハイレベルに変化し始める時刻ｔ１よりも前の時刻ｔ１１においてハイレベルに変化し、ノードｎ１の電圧がハイレベルからローレベルに変化し始める時刻ｔ５よりも前の時刻ｔ１２においてローレベルに変化する。このため、上部電極ＵＥの電圧は、ノードｎ１の電圧がローレベルからハイレベルに変化するときにハイレベルであり、ノードｎ１の電圧がハイレベルからローレベルに変化するときにローレベルである。
【0078】
時刻ｔ１において単位回路１１がセット動作を開始するより前に、上部電極ＵＥの電圧は既にハイレベルである。このため、単位回路１１がセット動作を行っている間、上部電極ＵＥに正電圧が印加され、抵抗Ｒ１の抵抗値は大きくなる。したがって、単位回路１１はセット動作を容易に行うことができる。
【0079】
また、時刻ｔ５において単位回路１１がリセット動作を開始するより前に、上部電極ＵＥの電圧は既にローレベルである。このため、単位回路１１がリセット動作を行っている間、上部電極ＵＥに負電圧が印加され、抵抗Ｒ１の抵抗値は小さくなる。したがって、単位回路１１はリセット動作を容易に行うことができる。
【0080】
以上に示すように、本実施形態に係る走査線駆動回路５０では、表示パネル（有機ＥＬパネル８）には複数の発光制御線Ｅ１～Ｅｍが形成されており、上部電極ＵＥは複数の発光制御線Ｅ１～Ｅｍのうち対応する発光制御線に接続されている。上部電極ＵＥには正電圧（ハイレベル電圧）と負電圧（ローレベル電圧）が切り替えて印加され、第１ノード（ノードｎ１）の電圧が第１レベル（ハイレベル）から第２レベル（ローレベル）に変化するときに、上部電極ＵＥには負電圧が印加されている。第１ノードの電圧が第２レベルから第１レベルに変化するときに、上部電極ＵＥには正電圧が印加されている。
【0081】
本実施形態に係る走査線駆動回路５０によれば、第１の実施形態と同様に、抵抗Ｒ１の特性変動に起因する走査線駆動回路５０の動作不良を防止することができる。また、単位回路１１がセット動作を開始するより前に上部電極ＵＥに正電圧を印加し、単位回路１１がリセット動作を開始するより前に上部電極ＵＥに負電圧を印加することにより、単位回路１１はリセット動作とセット動作の両方を容易に行うことができる。また、上部電極ＵＥを表示パネル（有機ＥＬパネル８）に形成された発光制御線に接続することにより、簡単な構成で上部電極ＵＥに正電圧と負電圧を切り替えて印加することができる。
【0082】
（第６の実施形態）
図２２は、第６の実施形態に係る走査線駆動回路の構成を示すブロック図である。図２２に示す走査線駆動回路６０は、（ｍ＋１）個の単位回路１１を多段接続した構成を有する。以下、第５の実施形態との相違点を説明する。
図２２は、第６の実施形態に係る走査線駆動回路の構成を示すブロック図である。図２２に示す走査線駆動回路６０は、（ｍ＋１）個の単位回路１１を多段接続した構成を有する。以下、第５の実施形態との相違点を説明する。
【0083】
図２２に示す発光制御線駆動回路５の構成は、第５の実施形態と同じである。表示制御回路３は、発光制御線駆動回路５に対して制御信号ＣＳ３として、初期化信号ＩＮＩＴ、エミッションクロックＥＭＣＫ１、ＥＭＣＫ２、および、エミッションスタートパルスＥＭＳＰを出力する。
【0084】
走査線駆動回路６０の偶数段目の単位回路１１の制御電圧端子ＣＶには、表示制御回路３から出力されたエミッションクロックＥＭＣＫ２が供給される。走査線駆動回路６０の奇数段目の単位回路１１の制御電圧端子ＣＶには、表示制御回路３から出力されたエミッションクロックＥＭＣＫ１が供給される。したがって、偶数段目の単位回路１１内の上部電極ＵＥの電圧はエミッションクロックＥＭＣＫ２と同様に変化し、奇数段目の単位回路１１内の上部電極ＵＥの電圧はエミッションクロックＥＭＣＫ１と同様に変化する。本実施形態に係る走査線駆動回路６０のタイミングチャートは、図２０に示すタイミングチャートと同じである。
【0085】
図２３は、本実施形態に係る単位回路１１のタイミングチャートである。上述したように、上部電極ＵＥの電圧は、エミッションクロックＥＭＣＫ１、ＥＭＣＫ２のいずれかと同様に変化する。図２３において、上部電極ＵＥの電圧は、時刻ｔ２１から時刻ｔ２２までの期間、および、時刻ｔ２３から時刻ｔ２４までの期間ではローレベルであり、それ以外ではハイレベルである。時刻ｔ２１は、入力信号ＩＮとクロック信号ＣＫ１がローレベルに変化する時刻ｔ１よりも１／４水平期間早い時刻である。時刻ｔ２２は、時刻ｔ１よりも１／４水平期間遅い時刻である。時刻ｔ２３は、入力信号ＩＮがハイレベルである間にクロック信号ＣＫ１がローレベルに変化する時刻ｔ５よりも１／４水平期間早い時刻である。時刻ｔ２４は、時刻ｔ５よりも１／４水平期間遅い時刻である。
【0086】
上部電極ＵＥの電圧は、ノードｎ１の電圧がハイレベルからローレベルに変化し始める時刻ｔ５よりも前の時刻ｔ２３においてローレベルに変化する。このため、ノードｎ１の電圧がハイレベルからローレベルに変化するときに、上部電極ＵＥの電圧はローレベルである。時刻ｔ５において単位回路１１がリセット動作を開始するより前に、上部電極ＵＥの電圧は既にローレベルである。このため、単位回路１１がリセット動作を行っている間、上部電極ＵＥに負電圧が印加され、抵抗Ｒ１の抵抗値は小さくなる。したがって、単位回路１１はリセット動作を容易に行うことができる。
【0087】
なお、走査線駆動回路６０を備えた有機ＥＬ表示装置では、発光制御線駆動回路５は必ずしも有機ＥＬパネル８と一体に形成されている必要はない。発光制御線駆動回路５が有機ＥＬパネル８と別に形成されている場合でも、有機ＥＬパネル８にエミッションクロックＥＭＣＫ１、ＥＭＣＫ２を伝搬する２本の配線を形成し、偶数段目の単位回路１１の制御電圧端子ＣＶをエミッションクロックＥＭＣＫ２を伝搬する配線に接続し、奇数段目の単位回路１１の制御電圧端子ＣＶをエミッションクロックＥＭＣＫ１を伝搬する配線に接続すればよい。
【0088】
以上に示すように、本実施形態に係る走査線駆動回路６０では、表示パネル（有機ＥＬパネル８）には発光制御用の複数のクロック信号（エミッションクロックＥＭＣＫ１、ＥＭＣＫ２）を伝搬する複数の配線が形成されており、上部電極ＵＥは複数の配線のうち対応する配線に接続されている。
【0089】
本実施形態に係る走査線駆動回路６０によれば、第１の実施形態と同様に、抵抗Ｒ１の特性変動に起因する走査線駆動回路６０の動作不良を防止することができる。また、単位回路１１がリセット動作を開始するより前に上部電極ＵＥに負電圧を印加することにより、単位回路１１はリセット動作を容易に行うことができる。また、上部電極ＵＥを表示パネル（有機ＥＬパネル８）に形成された発光制御用のクロック信号を伝搬する配線に接続することにより、簡単な構成で上部電極ＵＥに正電圧と負電圧を切り替えて印加することができる。
【0090】
以上に述べた実施形態に係る走査線駆動回路については、各種の変形例を構成することができる。例えば、変形例に係る走査線駆動回路の単位回路は、上記の態様に接続された第１トランジスタ、抵抗、第２トランジスタ、および、出力トランジスタを含み、半導体層に形成された抵抗の上に上部電極が形成されている限り、他の構成を有していてもよい。変形例に係る走査線駆動回路を備えた表示装置は、任意の画素回路を備えていてもよい。変形例に係る走査線駆動回路では、電圧制御回路が上部電極ＵＥに正電圧と負電圧を切り替えて印加してもよい。電圧制御回路は、第１ノード（ノードｎ１）の電圧が第１レベル（ハイレベル）から第２レベル（ローレベル）に変化するときに、上部電極ＵＥに負電圧を印加するように構成される。より好ましくは、電圧制御回路は、第１ノードの電圧が第２レベルから第１レベルに変化するときに、上部電極ＵＥに正電圧を印加するように構成される。このような電圧制御回路を用いた場合でも、走査線駆動回路の単位回路はリセット動作（または、リセット動作とセット動作の両方）を容易に行うことができる。
【0091】
ここまで、発光素子を含む画素回路を備えた表示装置の例として、有機ＥＬ素子（有機発光ダイオード）を含む画素回路を備えた有機ＥＬ表示装置について説明したが、同様の方法で、無機発光ダイオードを含む画素回路を備えた無機ＥＬ表示装置や、量子ドット発光ダイオードを含む画素回路を備えたＱＬＥＤ（Quantum-dot Light Emitting Diode）表示装置や、ミニＬＥＤまたはマイクロＬＥＤを含む画素回路を備えたＬＥＤ表示装置を構成してもよい。また、以上に述べた表示装置の特徴をその性質に反しない限り任意に組み合せて、上記実施形態および変形例の特徴を併せ持つ表示装置を構成してもよい。
【符号の説明】
【0092】
１…有機ＥＬ表示装置
２…表示部
３…表示制御回路
４…データ線駆動回路
５…発光制御線駆動回路
６…画素回路
７…有機ＥＬ素子
８…有機ＥＬパネル
１０、２０、５０、６０…走査線駆動回路
１１、２１、３１、４１…単位回路
２…表示部
３…表示制御回路
４…データ線駆動回路
５…発光制御線駆動回路
６…画素回路
７…有機ＥＬ素子
８…有機ＥＬパネル
１０、２０、５０、６０…走査線駆動回路
１１、２１、３１、４１…単位回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】
【図9H】
【図9I】
【図9J】
【図9K】
【図9L】
【図9M】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】