特許 7355300 半導体構造および半導体構造の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-25

(45)【発行日】2023-10-03

(54)【発明の名称】半導体構造および半導体構造の制御方法

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20230926BHJP

   H01L 27/088 20060101ALI20230926BHJP

   H01L 29/786 20060101ALI20230926BHJP

【ＦＩ】

H01L27/088 C

H01L29/78 613Z

H01L29/78 617N

H01L27/088 B

H01L27/088 331E

【請求項の数】 5

(21)【出願番号】P 2019147580

(22)【出願日】2019-08-09

(65)【公開番号】P2021028943

(43)【公開日】2021-02-25

【審査請求日】2022-04-27

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２８年度、国立研究開発法人科学技術振興機構、戦略的創造研究推進事業「Ｓｕｐｅｒ ＳｔｅｅｐトランジスタとＭｅｔａ ＭａｔｅｒｉａｌアンテナによるｎＷ級環境ＲＦ発電技術の研究」委託研究、産業技術力強化法第１７条の適用を受ける特許出願

(73)【特許権者】

【識別番号】593165487

【氏名又は名称】学校法人金沢工業大学

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(72)【発明者】

【氏名】井田 次郎

(72)【発明者】

【氏名】森 貴之

【審査官】岩本 勉

(56)【参考文献】

【文献】特開平０３－２６３３６９（ＪＰ，Ａ）

【文献】特開２００２－１８５０１２（ＪＰ，Ａ）

【文献】特開２０１１－１０８７７３（ＪＰ，Ａ）

【文献】米国特許第０５０９５３４８（ＵＳ，Ａ）

【文献】米国特許出願公開第２００２／００５３７０６（ＵＳ，Ａ１）

【文献】韓国公開特許第２００２－００３６１７０（ＫＲ，Ａ）

【文献】米国特許出願公開第２００１／００４５６０１（ＵＳ，Ａ１）

【文献】米国特許第０５４９８８８２（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

ソースとドレインと第１ゲートとボディコンタクト部とを含むＭＯＳＦＥＴを備える半導体構造であって、
前記ボディコンタクト部と前記ソースおよび前記ドレインとの間に、前記ボディコンタクト部の不純物の型と反対の型の半導体層を備え、
前記半導体層の上に、前記第１ゲートに隣接して第２ゲートを備え、
前記第１ゲートと前記第２ゲートとの間隔は、５０（ｎｍ）以下である半導体構造。

【請求項2】

前記ＭＯＳＦＥＴはＳＯＩＭＯＳＦＥＴである請求項１に記載の半導体構造。

【請求項3】

前記ソースと前記ドレインの不純物の型はそれぞれＮ型であり、前記ボディコンタクト部の不純物の型はＰ型であり、前記半導体層の不純物の型はＮ型である、請求項１または２に記載の半導体構造。

【請求項4】

前記ソースと前記ドレインの不純物の型はそれぞれＰ型であり、前記ボディコンタクト部の不純物の型はＮ型であり、前記半導体層の不純物の型はＰ型である、請求項１または２に記載の半導体構造。

【請求項5】

ソースとドレインと第１ゲートとボディコンタクト部とを含むＭＯＳＦＥＴを備える半導体構造であって、
前記ボディコンタクト部と前記ソースおよび前記ドレインとの間に、前記ボディコンタクト部の不純物の型と反対の型の半導体層を備え、
前記半導体層の上に、前記第１ゲートに隣接して第２ゲートを備える半導体構造を制御する方法であって、
第１ゲート電圧、第２ゲート電圧およびボディ電圧を略同じタイミングでターンオフすることを特徴とする方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体構造および半導体構造の制御方法に関する。

【背景技術】

【0002】

様々な産業分野で使われる大規模集積回路（以下、「ＬＳＩ」という）は、低消費電力化が求められている。ＬＳＩの中でも特にＭＯＳ型電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」という）は、その低消費電力性から広く用いられている。

【0003】

例えばＭＯＳＦＥＴを用いたＣＭＯＳインバータでは、オン状態での消費電力Ｐ_{ａｃｔｉｖｅ}とオフ状態での消費電力Ｐ_{ｓｔａｎｄｂｙ}は、以下の式で表される。
Ｐ_{ａｃｔｉｖｅ}∝ｆ・Ｃ_ｌｏａｄ・Ｖ_ＤＤ ^２・・・（１）
Ｐ_{ｓｔａｎｄｂｙ}∝Ｉ_ｌｅａｋ・Ｖ_ＤＤ・・・（２）
ここで、ｆは動作周波数、Ｃ_ｌｏａｄは負荷容量、Ｖ_ＤＤは電源電圧、Ｉ_ｌｅａｋはオフリーク電流である。このように、Ｐ_{ａｃｔｉｖｅ}は電源電圧の２乗に比例し（式（１））、Ｐ_{ｓｔａｎｄｂｙ}は電源電圧に比例する（式（２））。従ってＭＯＳＦＥＴの低消費電力化においては、電源電圧をいかに低減できるかが鍵となる。

【0004】

トランジスタのオン－オフのスイッチング特性は、サブスレッショルド係数（サブスレッショルド領域においてゲート電圧を変化させたときの、ドレイン電流の立ち上がり特性）により表される。すなわちサブスレッショルド係数Ｓは、ドレイン電流Ｉ_ｄを一桁上げるのに必要なゲート電圧Ｖ_ｇであって、

【数1】

で定義される。サブスレッショルド係数が小さければ小さいほど、スイッチング特性がよいため、より低い電源電圧でのスイッチングが可能である。しかしながら従来のＭＯＳＦＥＴのサブスレッショルド係数には、電流伝導機構から決まる理論下限があり、その値は室温で約６０（ｍＶ／ｄｅｃ）とされている。従って、従来のＭＯＳＦＥＴでは、スイッチング動作可能な電源電圧にも下限がある。

【0005】

上述の理論下限を下回る電源電圧でスイッチングが可能な半導体デバイスを目指して、様々な研究が行われている。例えば、トンネル効果を利用したトンネル電界効果トランジスタや、強誘電体キャパシタと通常のキャパシタとを接続した際に発生するとされる負性容量効果を利用した負性容量効果トランジスタなどがその一例である。しかしながらこれらのデバイスは、理論的には優れた性能を持つことが期待される一方、実測結果ではまだ十分な特性が得られていない。

【先行技術文献】

【特許文献】

【0006】

【文献】J. Ida et al., “Super steep subthreshold slope PN-body tied SOI FET with ultra low drain voltage down to 0.1V,” in IEDM Tech. Dig., Washington, DC, USA, Dec. 2015, pp. 624.627, doi: 10.1109/IEDM.2015.7409761.

【発明の概要】

【発明が解決しようとする課題】

【0007】

従来のＭＯＳＦＥＴにおける理論下限を下回るサブスレッショルド係数（以下、「ＳＳサブスレッショルド勾配」（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ）と呼ぶ）を持つデバイスとして、ＭＯＳＦＥＴのボディコンタクト部に隣接して、当該ボディコンタクト部の不純物の型と反対の型の半導体層を備える半導体構造が考案されている（例えば、非特許文献１参照）。しかしながらこの半導体構造は、０．６（Ｖ）以上のボディ電圧が必要であることや、ターンオフ時にリーク電流が発生するといった点で課題を残している。

【0008】

本発明はこうした状況に鑑みてなされたものであり、その目的は、低消費電力でスイッチング可能な半導体デバイスを提供することにある。

【課題を解決するための手段】

【0009】

上記課題を解決するために、本発明のある態様の半導体構造は、ソースとドレインと第１ゲートとボディコンタクト部とを含むＭＯＳＦＥＴを備える半導体構造であって、ボディコンタクト部と、ソースおよびドレインとの間に、ボディコンタクト部の不純物の型と反対の型の半導体層を備え、この半導体層の上に、第１ゲートに隣接して第２ゲートを備える。

【0010】

この態様によれば、低消費電力でスイッチング可能な半導体デバイスを実現することができる。

【0011】

ＭＯＳＦＥＴはＳＯＩＭＯＳＦＥＴであってよい。この場合、ＳＯＩＭＯＳＦＥＴをベースとして、低消費電力でスイッチング可能な半導体デバイスを実現することができる。

【0012】

ソースとドレインの不純物の型はそれぞれＮ型であり、ボディコンタクト部の不純物の型はＰ型であり、半導体層の不純物の型はＮ型であってよい。この場合、Ｎ型ＭＯＳＦＥＴをベースとして、低消費電力でスイッチング可能な半導体デバイスを実現することができる。

【0013】

ソースとドレインの不純物の型はそれぞれＰ型であり、ボディコンタクト部の不純物の型はＮ型であり、半導体層の不純物の型はＰ型であってよい。この場合、Ｐ型ＭＯＳＦＥＴをベースとして、低消費電力でスイッチング可能な半導体デバイスを実現することができる。

【0014】

第１ゲートと第２ゲートとの間隔は、５０（ｎｍ）以下であってよい。この場合、さらに低消費電力でスイッチング可能な半導体デバイスを実現することができる。

【0015】

本発明のさらに別の態様は方法である。この方法は、前述の半導体構造を制御する方法であって、第１ゲート電圧、第２ゲート電圧およびボディ電圧を略同じタイミングでターンオフすることを特徴とする。

【0016】

この態様によれば、低消費電力でスイッチング可能な半導体デバイスのリーク電流を効率的に抑制することができる。

【0017】

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。また、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。

【発明の効果】

【0018】

本発明によれば、低消費電力でスイッチング可能な半導体デバイスを実現することができる。

【図面の簡単な説明】

【0019】

【図1】比較例の半導体構造の構成を示す斜視図である。

【図2】比較例の半導体構造の構成を示す正面図である。

【図3】比較例の半導体構造の構成を示す平面図である。

【図4】比較例の半導体構造の構成を示す断面図である。

【図5】図１～図４の半導体構造の第１ゲート電圧に対するドレイン電流の特性を示すグラフである。

【図6】図１～図４の半導体構造の第１ゲート電圧のターンオフ時におけるドレイン電流およびボディ電流の過度的応答特性を示すグラフである。

【図7】第１実施形態の半導体構造の構成を示す斜視図である。

【図8】第１実施形態の半導体構造の構成を示す正面図である。

【図9】第１実施形態の半導体構造の構成を示す平面図である。

【図10】第１実施形態の半導体構造の構成を示す断面図である。

【図11】図７～図１０の半導体構造の第１ゲート電圧のみをターンオフしたときの、第１ゲート電圧、第２ゲート電圧およびボディ電圧の時間変化を示すグラフである。

【図12】図７～図１０の半導体構造の第１ゲート電圧、第２ゲート電圧およびボディ電圧を同じタイミングでターンオフしたときの、第１ゲート電圧、第２ゲート電圧およびボディ電圧の時間変化を示すグラフである。

【図13】図７～図１０の半導体構造に対して図１１および図１２の電圧制御を行ったときの、ドレイン電流の過度的応答特性を示すグラフである。

【図14】第２実施形態の半導体構造の構成を示す斜視図である。

【発明を実施するための形態】

【0020】

以下、本発明を好適な実施の形態をもとに各図面を参照しながら説明する。実施の形態および変形例では、同一または同等の構成要素、部材には同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面における部材の寸法は、理解を容易にするために適宜拡大、縮小して示す。また、各図面において実施の形態を説明する上で重要でない部材の一部は省略して表示する。また、第１、第２などの序数を含む用語が多様な構成要素を説明するために用いられるが、こうした用語は一つの構成要素を他の構成要素から区別する目的でのみ用いられ、この用語によって構成要素が限定されるものではない。

【0021】

本明細書では、半導体の不純物の型に関し、Ｎ型不純物濃度の高いＮ型を「Ｎ＋」、Ｎ型不純物濃度の低いＮ型を「Ｎ－」、Ｐ型不純物濃度の高いＰ型を「Ｐ＋」、Ｐ型不純物濃度の低いＰ型を「Ｐ－」と表す。

【0022】

［比較例］
先ず図１～図４を用いて、比較例について説明する。比較例の半導体構造１は、本実施形態を考案する過程で、比較のために案出されたものである。図１は、半導体構造１の構成を示す斜視図である。以下、半導体構造１に対し、図１に示されるｘ軸、ｙ軸、ｚ軸および原点を設定して、３次元直交座標系を定める。図２は、半導体構造１の構成を示す正面図である。すなわち図２は、半導体構造１のｘ＝０におけるｙｚ平面図である。図３は、半導体構造１の構成を示す平面図である。すなわち図３は、半導体構造１のｚ＝ｚ３におけるｘｙ平面図である。図４は、半導体構造１の構成を示すＡ－Ａ線断面図である。すなわち図４は、半導体構造１のｙ＝ｙ４におけるｚｘ平面図である。

【0023】

半導体構造１は、基板１０と、埋め込み酸化膜１２と、ソース１４と、ドレイン１６と、第１ゲート酸化膜１８と、第１ゲート２０と、チャネル２２と、ボディコンタクト部２４と、半導体層２６とを備える。ソース１４、ドレイン１６、第１ゲート２０およびボディコンタクト部２４は、それぞれ、ソース端子、ドレイン端子、第１ゲート端子およびボディ端子を備える（いずれも不図示）。

【0024】

基板１０は、例えばシリコン（Ｓｉ）基板であり、０≦ｘ≦ｘ６、０≦ｙ≦ｙ３、０≦ｚ≦ｚ１の領域に形成される。埋め込み酸化膜１２は、例えば二酸化ケイ素（ＳｉＯ_２）膜であり、０≦ｘ≦ｘ６、０≦ｙ≦ｙ３、ｚ１≦ｚ≦ｚ２の領域に形成される。ソース１４は、０≦ｘ≦ｘ１、ｙ２≦ｙ≦ｙ３、ｚ２≦ｚ≦ｚ３の領域に形成される。ドレイン１６は、０≦ｘ≦ｘ１、０≦ｙ≦ｙ１、ｚ２≦ｚ≦ｚ３の領域に形成される。ソース１４とドレイン１６は、Ｎ＋である。第１ゲート酸化膜１８は、例えば二酸化ケイ素（ＳｉＯ_２）膜であり、０≦ｘ≦ｘ１、ｙ１≦ｙ≦ｙ２、ｚ３≦ｚ≦ｚ４の領域に形成される。すなわち第１ゲート酸化膜１８の厚さは、ｚ４－ｚ３である。第１ゲート２０は、例えばポリシリコンであり、０≦ｘ≦ｘ１、ｙ１≦ｙ≦ｙ２、ｚ４≦ｚ≦ｚ５の領域に形成される。なお本例では、第１ゲート２０と第１ゲート酸化膜１８は、製造等の便宜上、ｘ１≦ｘ≦ｘ３、０≦ｙ≦ｙ３、ｚ３≦ｚ≦ｚ５の領域にまで拡張され、上から見たときにＴ字形状となっている。しかしながら、このような拡張は必須ではない。チャネル２２は、ソース１４とドレイン１６との間、すなわち、０≦ｘ≦ｘ１、ｙ１≦ｙ≦ｙ２、ｚ２≦ｚ≦ｚ３の領域に形成される。チャネル２２はさらに、ｘ１≦ｘ≦ｘ２、ｙ１≦ｙ≦ｙ２、ｚ２≦ｚ≦ｚ３の領域、および、ｘ２≦ｘ≦ｘ４、０≦ｙ≦ｙ３、ｚ２≦ｚ≦ｚ３の領域に拡張される。この結果、チャネル２２は、図３に示すように上から見たときに十字架状となっている。このようにして、０≦ｘ≦ｘ１、０≦ｙ≦ｙ３、０≦ｚ≦ｚ５の領域に、Ｎ型のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ＭＯＳＦＥＴが形成される。

【0025】

ボディコンタクト部２４は、ボディ電位を固定するために、ｘ５≦ｘ≦ｘ６、ｙ１≦ｙ≦ｙ２、ｚ２≦ｚ≦ｚ３の領域に形成される。ボディコンタクト部２４は、Ｐ＋である。半導体層２６は、ｘ４≦ｘ≦ｘ５、ｙ１≦ｙ≦ｙ２、ｚ２≦ｚ≦ｚ３の領域に形成される。すなわち半導体層２６は、ボディコンタクト部２４とチャネル２２との間に形成される。さらに、半導体層２６は、Ｎ－である。すなわち半導体層２６の不純物の型（Ｎ型）は、ボディコンタクト部２４の不純物の型（Ｐ型）と反対である。その結果、本比較例の半導体構造は、Ｐ型のボディコンタクト部を備える従来のボディタイ（Ｂｏｄｙ ｔｉｅｄ）構造に、Ｎ型の半導体層２６を追加した形になっている。これにより、ボディコンタクト部２４と、ソース１４およびドレイン１６との間に、ＰＮＰＮ接合が形成される。

【0026】

図５は、半導体構造１の第１ゲート電圧（第１ゲート２０にかかる電圧）に対するドレイン電流（ドレイン１６を流れる電流）の特性を示すグラフである。具体的には図５は、ボディ電圧（ボディコンタクト部２４にかかる電圧）Ｖ_ｂを、それぞれ、０（Ｖ）、０．２（Ｖ）、０．４（Ｖ）、０．６（Ｖ）、０．８（Ｖ）および１．０（Ｖ）にしたときの、第１ゲート電圧に対するドレイン電流の依存性を示す。ただし、Ｌｇ（第１ゲートの長さ）＝ｙ２－ｙ１＝１（μｍ）、Ｗｇ（第１ゲートの幅）＝ｘ１＝１（μｍ）、Ｗｂ（半導体層２６の幅）＝ｘ５－ｘ４＝１．２（μｍ）、Ｖ_ｄ（ドレイン電圧）＝０．１（Ｖ）、Ｖ_ｓｕｂ（基板電圧）＝０（Ｖ）である。図５によれば、Ｖ_ｂ＞０．６（Ｖ）のときに、第１ゲート電圧に対するドレイン電流の立ち上がりが非常に急峻になっていることが分かる。すなわち、Ｖ_ｂ＞０．６（Ｖ）のとき、サブスレッショルド係数が６０（ｍＶ／ｄｅｃ）を下回り、ＳＳサブスレッショルド勾配が実現されている。ＳＳサブスレッショルド勾配が発生する理由の１つは、従来のボディタイ構造に半導体層２６を追加したことにより、ボディコンタクト部２４からチャネル２２に正孔を供給することでフローティングボディ効果が引き起こされるためと考えられる。

【0027】

ここで、半導体構造１は、Ｖ_ｂ≦０．６（Ｖ）ではＳＳサブスレッショルド勾配が実現できていないことに留意する。望ましくは、より低いボディ電圧での動作でＳＳサブスレッショルド勾配が実現できるデバイスが求められる。

【0028】

図６は、半導体構造１の第１ゲート電圧（四角形で示される点を結んだ曲線）をターンオフしたときの、ドレイン電流（丸で示される点を結んだ曲線）およびボディ電流（三角形で示される点を結んだ曲線）の過度的応答特性（時間ｔに対する変化）を示すグラフである。ここでは、ｔ＝１０^－１１（ｓ）からｔ＝１０^－９（ｓ）にかけて、第１ゲート電圧を０．４（Ｖ）から０（Ｖ）に急激にターンオフしている。これに対し、ドレイン電流およびボディ電流は、いずれもｔ＝１０^－９（ｓ）から速やかに０にはならず、ｔ＝１（ｓ）にかけて徐々に低下している。すなわち、ゲート電圧が０となった後も、ドレイン電流およびボディ電流のいずれにもリーク電流が発生している。このようなリーク電流は、消費電力を上昇させる原因となる。従って消費電力低減のためには、ゲート電圧の変化に対してより良好な電流応答特性を持つデバイスが求められる。

【0029】

［第１実施形態］
図７～図１０を用いて、第１実施形態に係る半導体構造２について説明する。比較例と共通する部分については説明を省略し、異なる部分に焦点を当てて説明する。図７は、半導体構造２の構成を示す斜視図である。図８は、半導体構造２の構成を示す正面図である。すなわち図８は、半導体構造２のｘ＝０におけるｙｚ平面図である。図９は、半導体構造２の構成を示す平面図である。すなわち図９は、半導体構造２のｚ＝ｚ３におけるｘｙ平面図である。図１０は、半導体構造２の構成を示すＢ－Ｂ線断面図である。すなわち図１０は、半導体構造２のｙ＝ｙ４におけるｚｘ平面図である。

【0030】

半導体構造２は、基板１０と、埋め込み酸化膜１２と、ソース１４と、ドレイン１６と、第１ゲート酸化膜１８と、第１ゲート２０と、チャネル２２と、ボディコンタクト部２４と、半導体層２６と、第２ゲート酸化膜２８と、第２ゲート３０とを備える。すなわち半導体構造２は、半導体構造１の構成に加えて、第２ゲート酸化膜２８と、第２ゲート３０とを備える。第２ゲート３０は、第２ゲート端子を備える（不図示）。半導体構造２のその他の構成は、半導体構造１の構成と共通である。

【0031】

第２ゲート酸化膜２８は、例えば二酸化ケイ素（ＳｉＯ_２）膜であり、ｘ４≦ｘ≦ｘ５、ｙ１≦ｙ≦ｙ２、ｚ３≦ｚ≦ｚ４の領域に形成される。すなわち第２ゲート酸化膜２８は、半導体層２６の上に形成され、その厚さはｚ４－ｚ３である。第２ゲート３０は、例えばポリシリコンであり、ｘ４≦ｘ≦ｘ５、０≦ｙ≦ｙ３、ｚ４≦ｚ≦ｚ５の領域に形成される。すなわち第２ゲート３０は、半導体層２６の上に、第１ゲート２０に隣接して形成される。第２ゲート３０は、第２ゲート酸化膜２８によって、半導体層２６と絶縁される。第２ゲート３０は、埋め込み酸化膜１２によって、第１ゲート２０と絶縁される。第１ゲート２０と第２ゲート３０との間隔（すなわち、この領域における埋め込み酸化膜１２の厚さ）は、ｘ３－ｘ２である。

【0032】

第２ゲート３０を上記のように構成することにより、半導体構造２をｘ方向に見たときに、ボディコンタクト部２４（Ｐ＋）をソース領域、チャネル２２（Ｐ－）をドレイン領域、第２ゲート３０をゲート領域とするＰ型のＳＯＩＭＯＳＦＥＴが形成されることが分かる。

【0033】

半導体構造２の第２ゲート３０に印加する第２ゲート電圧を制御することにより、動作電圧０．１（Ｖ）以下で、ＳＳサブスレッショルド勾配を実現できることが期待される。これは、Ｖ_ｂ＞０．６（Ｖ）のときにのみＳＳサブスレッショルド勾配を実現できる半導体構造１に対して大きな利点を持つ。具体的には、半導体構造２は、半導体構造１より低い消費電力でスイッチングが可能である。このように、本実施形態によれば、低ボディ電圧でＳＳサブスレッショルド勾配が得られるので、低消費電力でスイッチング可能な半導体デバイスを実現することができる。

【0034】

第１ゲート２０と第２ゲート３０との間隔は、所定の長さより短いことが望ましい。シミュレーションによれば、特に第１ゲート２０と第２ゲート３０との間隔が５０（ｎｍ）以下であるときに、スイッチング性能が著しく改善することが分かった。

【0035】

図１１は、半導体構造２の第１ゲート電圧Ｖ_ｇ１（実線）のみをターンオフしたときの、第１ゲート電圧Ｖ_ｇ１、第２ゲート電圧Ｖ_ｇ２（長い破線）およびボディ電圧Ｖ_ｂ（短い破線）の時間変化を示すグラフである。すなわちこの電圧制御では、Ｖ_ｇ１は、０≦ｔ≦ｔ１で電圧オン（Ｖ_ｇ１＝０．４（Ｖ））、t１≦ｔ≦ｔ２で電圧ターンオフ、ｔ２≦ｔ≦ｔ３で電圧オフ（Ｖ_ｇ１＝０（Ｖ））と時間変化する。一方Ｖ_ｇ２とＶ_ｂは、０≦ｔ≦ｔ３で電圧オン（Ｖ_ｇ２＝１．５（Ｖ）、Ｖ_ｂ＝１．０（Ｖ））の状態を保つ。

【0036】

図１２は、半導体構造２の第１ゲート電圧、第２ゲート電圧およびボディ電圧を同じタイミングでターンオフしたときの、第１ゲート電圧、第２ゲート電圧およびボディ電圧の時間変化を示すグラフである。すなわちこの電圧制御では、Ｖ_ｇ１は、０≦ｔ≦ｔ１で電圧オン（Ｖ_ｇ１＝０．４（Ｖ））、t１≦ｔ≦ｔ２で電圧ターンオフ、ｔ２≦ｔ≦ｔ３で電圧オフ（Ｖ_ｇ１＝０（Ｖ））と時間変化する。またＶ_ｇ２は、０≦ｔ≦ｔ１で電圧オン（Ｖ_ｇ２＝１．５（Ｖ））、t１≦ｔ≦ｔ２で電圧ターンオフ、ｔ２≦ｔ≦ｔ３で電圧オフ（Ｖ_ｇ２＝０（Ｖ））と時間変化する。またＶ_ｂは、０≦ｔ≦ｔ１で電圧オン（Ｖ_ｂ＝１．０（Ｖ））、t１≦ｔ≦ｔ２で電圧ターンオフ、ｔ２≦ｔ≦ｔ３で電圧オフ（Ｖ_ｂ＝０（Ｖ））と時間変化する。第１ゲート電圧、第２ゲート電圧およびボディ電圧をターンオフするタイミングは完全に一致していなくてもよく、一定程度ずれていても許容される。その正確な許容値は実験で定めればよい。

【0037】

図１３は、半導体構造２に対して図１１および図１２の電圧制御を行ったときの、ドレイン電流の過度的応答特性を示すグラフである。ここでは、ｔ＝１０^－９（ｓ）付近で、第１ゲート電圧を０．４（Ｖ）から０（Ｖ）に急激にターンオフしている（実線で示される曲線）。図１１の制御を行ったときのドレイン電流（丸で示される点を結んだ曲線）は、第１ゲート電圧をターンオフした直後からｔ＝１０^－１（ｓ）にかけて徐々に低下していることが分かる。これは図６に示される結果とほぼ等しい。これに対し、図１２の制御を行ったときのドレイン電流（三角形で示される点を結んだ曲線）は、ｔ＝１０^－６（ｓ）で０となっていることが分かる。すなわち、図１２の制御を行うことにより、迅速にリーク電流を除去することができる。

【0038】

図１２のような制御によりリーク電流を除去できることの理論的根拠については、未だ解明されていない部分もあるが、概ね以下のようなメカニズムが考えられる。以下、ソース１４、ドレイン１６および第１ゲート２０により構成されるＭＯＳＦＥＴ（Ｎ型）を第１ＭＯＳＦＥＴと呼ぶ。そして、ボディコンタクト部２４、チャネル２２および第２ゲート３０により構成されるＭＯＳＦＥＴ（Ｐ型）を第２ＭＯＳＦＥＴと呼ぶ。ここで、第１ＭＯＳＦＥＴはノーマリーオフで動作し、第２ＭＯＳＦＥＴはノーマリーオンで動作するように構成されている。すなわち第１ＭＯＳＦＥＴは、Ｖ_ｇ１（第１ゲート電圧）＝０のときオフ状態にあり、Ｖ_ｇ１＞０のときオン状態にある。一方、第２ＭＯＳＦＥＴは、Ｖ_ｇ２（第２ゲート電圧）＝０のときオン状態にあり、Ｖ_ｇ２＞０のときオフ状態にある。初期状態で、Ｖ_ｇ１＞０、Ｖ_ｇ２＞０、Ｖ_ｂ＞０であるとする。すなわち初期状態では第１ＭＯＳＦＥＴはオン状態にあり、ソース１４からドレイン１６にドレイン電流Ｉ_ｄが流れている。一方、第２ＭＯＳＦＥＴはオフ状態にあり、半導体構造１の半導体層２６と同様の役割を果たす。これによりチャネル２２へ正孔が供給され、フローティングボディ効果が引き起こされる。ここでＶ_ｇ１、Ｖ_ｇ２およびＶ_ｂをターンオフすると、第１ＭＯＳＦＥＴはオフ状態になり、第２ＭＯＳＦＥＴはオン状態になる。第１ＭＯＳＦＥＴのスイッチングにより、Ｉ_ｄは０に向けて減少する。また、第２ＭＯＳＦＥＴがオン状態のため、チャネル２２内の正孔がボディコンタクト部２４から排出されることによりフローティングボディ効果が速やかに消失し、これに伴ってリーク電流も速やかに消失する。

【0039】

［第２実施形態］
図１４は、第２実施形態に係る半導体構造３の構成を示す斜視図である。半導体構造３は、基板１０と、埋め込み酸化膜１２と、ソース１４０と、ドレイン１６０と、第１ゲート酸化膜１８と、第１ゲート２００と、チャネル２２０と、ボディコンタクト部２４０と、半導体層２６０と、第２ゲート酸化膜２８０と、第２ゲート３００とを備える。半導体構造３は、半導体構造２と類似した構造であるが、各構成の不純物の型が半導体構造２と反対である点で異なる。すなわち、半導体構造３の各構成に関し、ソース１４０は半導体構造２のソース１４に対応し、ドレイン１６０は半導体構造２のドレイン１６に対応し、第１ゲート２００は半導体構造２の第１ゲート２０に対応し、チャネル２２０は半導体構造２のチャネル２２に対応し、ボディコンタクト部２４０は半導体構造２のボディコンタクト部２４に対応し、半導体層２６０は半導体構造２の半導体層２６に対応し、第２ゲート３００は半導体構造２の第２ゲート３０に対応する。ソース１４０とドレイン１６０は、Ｐ＋である。ボディコンタクト部２４０は、Ｎ＋である。半導体層２６０は、Ｐ－である。すなわち半導体構造３では、基板１０、埋め込み酸化膜１２、ソース１４０、ドレイン１６０、第１ゲート酸化膜１８、第１ゲート２００およびチャネル２２０によって、Ｐ型のＳＯＩＭＯＳＦＥＴが形成される。また半導体構造３の各端子にかかる電圧は、半導体構造２の各端子にかかる電圧と正負が逆となる。半導体構造３の各構成の位置や寸法は、半導体構造２の対応する各構成と類似する。

【0040】

半導体構造３でも半導体構造２と同様に、低ボディ電圧でＳＳサブスレッショルド勾配が得られる。従って、本実施形態によれば、低消費電力でスイッチング可能な半導体デバイスを実現することができる。

【0041】

上述の実施形態は、ＳｉベースのＳＯＩＭＯＳＦＥＴを基本に構成された。しかしながら本発明はこれに限られず、ゲルマニウム（Ｇｅ）やシリコンゲルマニウム（ＳｉＧｅ）などの他の半導体材料でも実現可能である。

【0042】

以上、本発明を上述の各実施の形態を参照して説明したが、本発明は上述の各実施の形態に限定されるものではなく、各実施の形態の構成を適宜組み合わせたものや置換したものについても本発明に含まれるものである。また、当業者の知識に基づいて各実施の形態における組合せや工程の順番を適宜組み替えることや各種の設計変更等の変形を各実施の形態に対して加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうる。

【0043】

実施形態では、低消費電力でスイッチングが可能なＭＯＳＦＥＴの基本的な構造を例示した。しかしながら本発明はこれに限られず、例えば第１実施形態と第２実施形態を組み合わせて、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）やトランスミッションゲートを構成してもよい。

【0044】

これらの変形例は実施の形態と同様の作用、効果を奏する。

【0045】

上述した各実施形態と変形例の任意の組み合わせもまた本発明の実施形態として有用である。組み合わせによって生じる新たな実施形態は、組み合わされる各実施形態および変形例それぞれの効果をあわせもつ。

【符号の説明】

【0046】

１・・半導体構造、 ２・・半導体構造、 ３・・半導体構造、 １０・・基板、 １２・・埋め込み酸化膜、 １４・・ソース、 １６・・ドレイン、 １８・・第１ゲート酸化膜、 ２０・・第１ゲート、 ２２・・チャネル、 ２４・・ボディコンタクト部、 ２６・・半導体層、 ２８・・第２ゲート酸化膜、 ３０・・第２ゲート、 １４０・・ソース、 １６０・・ドレイン、 ２００・・第１ゲート、 ２２０・・チャネル、 ２４０・・ボディコンタクト部、 ２６０・・半導体層、 ２８０・・第２ゲート酸化膜、 ３００・・第２ゲート。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】