特許 7355393 半導体デバイスを形成する方法および半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-25

(45)【発行日】2023-10-03

(54)【発明の名称】半導体デバイスを形成する方法および半導体デバイス

(51)【国際特許分類】

   H01L 21/336 20060101AFI20230926BHJP

   H01L 29/78 20060101ALI20230926BHJP

   H01L 29/788 20060101ALI20230926BHJP

   H01L 29/792 20060101ALI20230926BHJP

   H01L 29/786 20060101ALI20230926BHJP

   H10B 41/30 20230101ALI20230926BHJP

【ＦＩ】

H01L29/78 301H

H01L29/78 301J

H01L29/78 301X

H01L29/78 301Y

H01L29/78 371

H01L29/78 613B

H01L29/78 618B

H01L29/78 618C

H01L29/78 618F

H10B41/30

【請求項の数】 13

(21)【出願番号】P 2020532918

(86)(22)【出願日】2018-12-19

(65)【公表番号】

(43)【公表日】2021-02-22

(86)【国際出願番号】 IB2018060321

(87)【国際公開番号】W WO2019123303

(87)【国際公開日】2019-06-27

【審査請求日】2021-05-25

(31)【優先権主張番号】15/850,098

(32)【優先日】2017-12-21

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(72)【発明者】

【氏名】リ、ユーロン

(72)【発明者】

【氏名】ソロモン、ポール、マイケル

(72)【発明者】

【氏名】コスワッタ、シユランガ

【審査官】鈴木 聡一郎

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０２１８２１１（ＵＳ，Ａ１）

【文献】特表２００９－５３２９０５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０３１８０２９（ＵＳ，Ａ１）

【文献】特開２００４－２３５２３０（ＪＰ，Ａ）

【文献】特開２００２－２５２３４８（ＪＰ，Ａ）

【文献】特開２０００－３５３７９０（ＪＰ，Ａ）

【文献】特開２０１６－１７１２１６（ＪＰ，Ａ）

【文献】米国特許第０９７９９７７７（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８６

Ｈ１０Ｂ ４１／３０

(57)【特許請求の範囲】

【請求項1】

半導体デバイスを形成する方法であって、
基板上に電界効果トランジスタ（ＦＥＴ）のソース端子とドレイン端子とを形成することであって、前記ソース端子と前記ドレイン端子とがチャネル領域の両側に形成される、前記形成することと、
前記ソース端子と前記チャネル領域とに隣接してエネルギー障壁を形成することと、
前記チャネル領域の上に導電ゲートを形成することと、
前記導電ゲートに隣接してスペーサ側壁を形成することであって、前記導電ゲート上に蓄積された電荷が前記スペーサ側壁に、前記エネルギー障壁の高さを調節するフリンジ場を生じさせる、前記スペーサ側壁を形成することと
を含む、方法。

【請求項2】

前記エネルギー障壁と前記チャネル領域とが第１のドーパントを使用してドープされ、前記エネルギー障壁が前記チャネル領域よりも高いドーピング濃度を有する、請求項１に記載の方法。

【請求項3】

前記ソース端子と前記ドレイン端子とが第２のドーパントを使用してドープされる、請求項２に記載の方法。

【請求項4】

前記エネルギー障壁がヘテロ障壁材料から形成される、請求項１に記載の方法。

【請求項5】

前記導電ゲートにおいてフローティング・ゲートを形成することをさらに含む、請求項１に記載の方法。

【請求項6】

前記導電ゲートにおいて金属層上に強誘電体の層を形成することをさらに含む、請求項１に記載の方法。

【請求項7】

半導体デバイスを形成する方法であって、
基板上に半導体フィンのソース端子を形成することと、
前記ソース端子に隣接してエネルギー障壁を形成することと、
前記エネルギー障壁に隣接してチャネルを形成することと、
前記チャネルに隣接してドレイン端子を形成することと、
前記チャネルの両側で前記ドレイン端子と前記チャネルとを陥凹化させることと、
前記陥凹化させることによって形成された凹部においてエネルギー障壁をエッチングすることと、
前記エネルギー障壁をエッチングすることによって形成された前記凹部内の前記ソース端子の一部を除去するように時間調節エッチングを使用して前記ソース端子を陥凹化させることと、
前記ソース端子の一表面と前記半導体フィンの側壁の上に第１の下部スペーサを形成することと、
前記第１の下部スペーサの表面上にゲート・スタックを形成することとを含む、方法。

【請求項8】

前記ゲート・スタックをエッチングすることと、
前記ゲート・スタックの一表面上に第２の下部スペーサを形成することと、
前記ドレイン端子を第１の線に接続するアクティブ接点を形成することと、
前記ゲート・スタックを第２の線に接続するゲート接点を形成することとをさらに含む、請求項７に記載の方法。

【請求項9】

前記第１の下部スペーサはシリコン窒化物からなり、前記ドレイン端子と前記ソース端子とはＰ＋ドープＳｉＧｅからなり、前記チャネルはＮ－ドープＳｉＧｅからなり、前記エネルギー障壁はＳｉからなる、請求項７に記載の方法。

【請求項10】

半導体デバイスであって、
ソース端子と、
ドレイン端子であって、前記ソース端子と前記ドレイン端子とが基板上の所定のチャネル領域の両側に形成された、前記ドレイン端子と、
前記ソース端子と前記チャネル領域とに隣接したエネルギー障壁と、
前記チャネル領域の上に形成された導電ゲート・スタックと、
前記導電ゲート・スタックに隣接したスペーサ側壁と
を含み、
前記導電ゲート・スタック上に蓄積された電荷が前記スペーサ側壁に、前記エネルギー障壁の高さを調節するフリンジ場を生じさせる、
半導体デバイス。

【請求項11】

前記エネルギー障壁は第１のエネルギー障壁を含み、
前記ドレイン端子と前記チャネル領域とに隣接して第２のエネルギー障壁が形成された、請求項１０に記載の半導体デバイス。

【請求項12】

半導体デバイスであって、
基板上に形成された半導体フィンであって、前記半導体フィンのソース端子とチャネル領域とに隣接したエネルギー障壁と、前記半導体フィンのドレイン端子と前記チャネル領域とに隣接した第２のエネルギー障壁とを含む、前記半導体フィンと、
前記半導体フィンの前記チャネル領域の上の導電ゲートと、
前記導電ゲートと前記基板との間の下部スペーサとを含む、半導体デバイス。

【請求項13】

前記導電ゲートが金属層上の強誘電体の層を含む、請求項１２に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般には、半導体デバイスの製作方法およびその結果の構造に関する。より詳細には、本発明は、制御可能な抵抗を有する電界効果トランジスタ（ＦＥＴ）に関する。

【0002】

また、本発明は、一般には、２端子抵抗型処理ユニット（resistive processing unit（ＲＰＵ））以外の追加の処理要素を必要とせず、ローカル・データ・ストレージおよびローカル・データ処理を提供する２端子ＲＰＵのクロスバー・アレイからなり、それによって人工ニューラル・ネットワーク（ＡＮＮ）の行列乗算などのアルゴリズムを実装する能力を促進する、ＡＮＮで使用するための半導体デバイスの製作方法およびその結果の構造にも関する。

【背景技術】

【0003】

「機械学習」とは、データから学習する電子システムの主要機能を広義に表すために使用される。機械学習および認知科学において、ＡＮＮは、動物の生体神経回路網、特に脳から着想を得た統計学習モデルの一部門である。多数の入力に依存し、一般には未知であるシステムおよび機能を推定または近似するためにＡＮＮを使用することができる。クロスバー・アレイは、ＡＮＮアーキテクチャ、ニューロモーフィック・マイクロチップ、および超高密度不揮発性メモリを含む、様々な電子回路およびデバイスを形成するために使用される、高密度の低コスト回路構造である。基本クロスバー・アレイ構成は、１組の行導電線と、その１組の行導電線と交差するように形成された１組の列導電線とを含む。２組の電線の交差点は、薄膜材料で形成可能な、いわゆるクロスポイント・デバイスによって分離されている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、制御可能な抵抗を有する半導体デバイスを形成する方法および半導体デバイスを提供する。

【課題を解決するための手段】

【0005】

本発明の実施形態の半導体デバイスを形成する方法は、基板上に電界効果トランジスタ（ＦＥＴ）のソース端子とドレイン端子とを形成することを含む。ソース端子とドレイン端子は、チャネル領域の両側に形成される。ソース端子とチャネル領域に隣接してエネルギー障壁が形成される。チャネル領域の上に導電ゲートが形成される。

【0006】

本発明の実施形態の半導体デバイスを形成する方法は、基板上に半導体フィンのソース端子を形成することを含む。ソース端子の表面上にエネルギー障壁が形成される。エネルギー障壁の一表面上にチャネルが形成され、チャネルの一表面上にドレイン端子が形成される。ドレイン端子とチャネルとは、チャネルの両側で陥凹化され、エネルギー障壁は陥凹化によって形成された凹部においてエッチングされる。ソース端子は、エネルギー障壁をエッチングすることによって形成された凹部内のソース端子の一部を除去するように時間調節エッチングを使用して陥凹化される。ソース端子の一表面と半導体フィンの側壁の上に第１の下部スペーサが形成され、第１の下部スペーサの表面上にゲート・スタックが形成される。

【0007】

本発明の実施形態の半導体デバイスは、ソース端子とドレイン端子とを含む。ソース端子とドレイン端子は、基板上の所定のチャネル領域の両側に形成されている。ソース端子とチャネル領域とにエネルギー障壁が隣接し、チャネル領域の上に導電ゲート・スタックが形成される。

【0008】

本発明の実施形態の半導体デバイスは、基板上に形成された半導体フィンを含む。半導体フィンは、半導体フィンのソース端子とチャネル領域との間にエネルギー障壁を含む。半導体フィンのチャネル領域の上に導電ゲートが形成され、導電ゲートと基板との間に下部スペーサが形成される。

【0009】

本発明の実施形態の半導体デバイスは、基板上に形成された半導体フィンを含む。半導体フィンは、第１のドーパントを使用してドープされたソース端子と、第１の濃度で第２のドーパントを使用してドープされたドレイン端子と、第２の濃度で第２のドーパントを使用してドープされたチャネルとを含む。第２の濃度は第１の濃度より低い。

【0010】

その他の技術的特徴および利点も、本発明の技術により実現される。本発明の実施形態および態様は、本明細書で詳細に記載され、特許請求される主題の一部とみなされる。よりよく理解することができるように、詳細な説明および図面を参照されたい。

【0011】

本明細書に記載の排他的権利の明細については、本明細書の末尾の特許請求の範囲で具体的に示され、明確に特許請求されている。本発明の実施形態の上記およびその他の特徴および利点は、以下の詳細な説明を添付図面とともに読めば明らかになる。

【図面の簡単な説明】

【0012】

【図1】生体ニューロンの入力接続と出力接続とを示す略図である。

【図2】図１に示す生体ニューロンの周知の単純化モデルを示す図である。

【図3】図２に示す生体ニューロン・モデルを組み込んだＡＮＮの周知の単純化モデルを示す図である。

【図4】周知の重み更新方法の略ブロック図を示す図である。

【図5】１つまたは複数の実施形態による、重みのアレイを含むＡＮＮを示す図である。

【図6】本発明の実施形態によるＲＰＵデバイスのクロスバー・アレイを、ＲＰＵの動作を示す電圧シーケンスとともに示す図である。

【図7】本発明の１つまたは複数の実施形態による、プレーナ拡散ＦＥＴ７００を製作する例示の方法のフローチャートを示す図である。

【図8】本発明の１つまたは複数の実施形態による、例示のＳＯＩウエハ８００の断面図を示す図である。

【図9】本発明の１つまたは複数の実施形態による例示のＦＥＴ構造を示す図である。

【図10】ソース／ドレインとエネルギー障壁とを形成した後の、本発明の１つまたは複数の実施形態による例示のＦＥＴ構造を示す図である。

【図11】本発明の１つまたは複数の実施形態による、本明細書に記載のＦＥＴ構造におけるエネルギー障壁が電流レベルに及ぼす作用を示す図である。

【図12】本発明の１つまたは複数の実施形態による、本明細書に記載のＦＥＴ構造におけるエネルギー障壁が電流レベルに及ぼす作用を示す図である。

【図13】本発明の１つまたは複数の実施形態による、本明細書に記載のＦＥＴ構造におけるエネルギー障壁が電流レベルに及ぼす作用を示す図である。

【図14】ゲート・スタックを形成した後の、本発明の１つまたは複数の実施形態による例示のＦＥＴ構造を示す図である。

【図15】本発明の１つまたは複数の実施形態によるＦＥＴ８００に重みを記憶するための一実施形態を示す図である。

【図16】本発明の１つまたは複数の実施形態によるＦＥＴ８００に重みを記憶するための一実施形態を示す図である。

【図17】本発明の１つまたは複数の実施形態によるＦＥＴ８００に重みを記憶するための別の実施形態を示す図である。

【図18】本発明の１つまたは複数の実施形態によるＦＥＴの例示の半導体構造を示す図である。

【図19】本発明の１つまたは複数の実施形態による、本明細書に記載のＩＩＩ－Ｖ ＨＢＦＥＴ構造１８００におけるエネルギー障壁が電流レベルに及ぼす作用を示す図である。

【図20】本発明の１つまたは複数の実施形態による、本明細書に記載のＳｉＧｅ－Ｓｉ ＨＢＦＥＴ構造１８００におけるエネルギー障壁が電流レベルに及ぼす作用を示す図である。

【図21】本発明の１つまたは複数の実施形態による、ＨＢＦＥＴ１８００に重みを記憶するための一実施形態を示す図である。

【図22】本発明の１つまたは複数の実施形態による、ＨＢＦＥＴ１８００に重みを記憶するための一実施形態を示す図である。

【図23】本発明の１つまたは複数の実施形態による、ＨＢＦＥＴ１８００に重みを記憶するための別の実施形態を示す図である。

【図24】本発明の１つまたは複数の実施形態による、ＨＢＦＥＴに縦型半導体構造を使用した例示のＲＰＵアレイ６００を示す図である。

【図25】本発明の１つまたは複数の実施形態による、ＨＢＦＥＴ２４００領域の基板作製を示す図である。

【図26】本発明の１つまたは複数の実施形態による、製作中のＨＢＦＥＴ２４００のその後の中間構造を示す図である。

【図27】本発明の１つまたは複数の実施形態による、製作中のＨＢＦＥＴ２４００のその後の中間構造を示す図である。

【図28】本発明の１つまたは複数の実施形態による、製作中のＨＢＦＥＴ２４００のその後の中間構造を示す図である。

【図29】本発明の１つまたは複数の実施形態による、製作中のＨＢＦＥＴ２４００のその後の中間構造を示す図である。

【図30】本発明の１つまたは複数の実施形態による、半導体デバイスを製作する例示の方法の中間動作中の、上部スペーサ開口および上部ドレイン形成後のＶＦＥＴ構造の断面図を示す図である。

【図31】本発明の１つまたは複数の実施形態による、製作中の縦型ＨＢＦＥＴ構造の断面図を示す図である。

【図32】本発明の１つまたは複数の実施形態による、製作中の縦型ＨＢＦＥＴ構造の断面図を示す図である。

【図33】本発明の１つまたは複数の実施形態による、製作中の縦型ＨＢＦＥＴ構造の断面図を示す図である。

【図34】本発明の１つまたは複数の実施形態による、製作中の縦型ＨＢＦＥＴ構造の断面図を示す図である。

【図35】本発明の１つまたは複数の実施形態による、ＨＢＦＥＴ２４００とＲＰＵアレイ６００との間の接続部を示す図である。

【図36】ＨＢＦＥＴ２４００をＲＰＵアレイ６００に接続するための、本発明の１つまたは複数の実施形態による製作中の縦型ＨＢＦＥＴ構造の断面図を示す図である。

【図37】本発明の１つまたは複数の実施形態によるトンネルＦＥＴ３７００の一実施形態を示す図である。

【図38】本発明の１つまたは複数の実施形態による、本明細書に記載のトンネルＦＥＴ構造が電流レベルに及ぼす作用を示す図である。

【図39】本発明の１つまたは複数の実施形態による、本明細書に記載のトンネルＦＥＴ構造が電流レベルに及ぼす作用を示す図である。

【図40】本発明の１つまたは複数の実施形態による、本明細書に記載のトンネルＦＥＴ構造におけるエネルギー障壁が電流レベルに及ぼす作用を示す図である。

【図41】本発明の１つまたは複数の実施形態による、トンネルＦＥＴ３７００に重みを記憶するための一実施形態を示す図である。

【図42】本発明の１つまたは複数の実施形態による、トンネルＦＥＴ３７００に重みを記憶するための一実施形態を示す図である。

【図43】本発明の１つまたは複数の実施形態による、トンネルＦＥＴ３７０に重みを記憶するための別の実施形態を示す図である。

【図44】本発明の１つまたは複数の実施形態による、本明細書に記載の非対称ＦＥＴ構造を備えたＲＰＵアレイを使用したフォワード・パスを示す図である。

【図45】本発明の１つまたは複数の実施形態による、本明細書に記載の非対称ＦＥＴ構造を備えたＲＰＵアレイを使用したバックワード・パスを示す図である。

【図46】本発明の１つまたは複数の実施形態による、拡散ＦＥＴの例示の対称半導体構造を示す図である。

【図47】本発明の１つまたは複数の実施形態による、ＨＢＦＥＴの例示の対称半導体構造を示す図である。

【発明を実施するための形態】

【0013】

本明細書に記載の図面は例示である。本発明の思想から逸脱することなく本明細書に記載の図面または操作には多くの変形があり得る。例えば、アクションは異なる順序で行うことができ、またはアクションを追加、削除または修正することができる。

【0014】

添付図面および開示する実施形態の以下の詳細な説明では、図面に示されている様々な要素に２桁、３桁または４桁の参照番号が付されている。わずかな例外はあるが、各参照番号の左端の桁は、その要素が最初に示されている図面に対応する。

【0015】

本明細書では本発明の様々な実施形態について関連する図面を参照しながら説明する。本発明の範囲から逸脱することなく他の実施形態も考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（例えば、上、下、隣接など）が記載されている。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本発明はこの点に関して限定的であることが意図されていない。したがって、実体の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。また、本明細書に記載の様々な作業およびプロセス工程は、本明細書で詳細に記載していない追加の工程または機能を有する、より包括的な手順またはプロセスに組み込むことができる。

【0016】

特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「含んでいる（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）、「含んでいる（ｉｎｃｌｕｄｅｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有している（ｈａｓ）」、「有する（ｈａｖｉｎｇ）」、「含んでいる（ｃｏｎｔａｉｎｓ）」、または「含む（ｃｏｎｔａｉｎｉｎｇ）」という用語またはこれらの任意のその他の変形は、非排他的包含を含むものと意図されている。例えば、列挙されている要素を含む組成物、混合物、プロセス、方法、物、または装置は、必ずしもそれらの要素のみには限定されず、明示的に記載されていないかまたはそのような組成物、混合物、プロセス、方法、物、または装置に固有の他の要素を含み得る。

【0017】

さらに、本明細書では「例示の」という用語を使用して、「例、事例または例示となる」ことを意味する。「例示の」として本明細書に記載されているいずれの実施形態または設計も、必ずしも他の実施形態または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。「少なくとも１つの」および「１つまたは複数の」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むものと理解される。「接続」という用語は、間接的な「接続」と直接的な「接続」とを含み得る。

【0018】

「約」、「実質的に」、「ほぼ」という用語およびこれらの変形は、本願の出願の時点で利用可能な機器に基づく特定の数量の測定に付随する誤差を含むことが意図されている。例えば、「約」は、記載されている値の±８％もしくは５％、または２％の範囲を含み得る。

【0019】

簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製作に関する従来の技術については、本明細書で詳細に記載する場合もしない場合もある。また、本明細書に記載の様々な作業およびプロセス工程は、本明細書で詳細に記載していない追加の工程または機能を有する、より包括的な手順またはプロセスに組み込むことができる。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々な工程はよく知られており、したがって、簡潔にするために、本明細書では、多くの従来の工程については、周知のプロセスの詳細を示さずに簡単に言及するにとどめるかまたは完全に省略する。

【0020】

次に、本発明の態様により具体的に関連する技術の概説に移ると、現代の半導体デバイス製作プロセスにおいては、単一のウエハ上に電界効果トランジスタ（ＦＥＴ）などの多数の半導体デバイスが製作される。また、縦型電界効果トランジスタ（ＶＦＥＴ）などの一部の非プレーナ・トランジスタ構造は、アクティブ領域の外部に接触させることができる半導体フィンとサイド・ゲートを採用しており、その結果、横型デバイスよりもデバイス密度が高くなり、いくらかのパフォーマンス向上がある。ＶＦＥＴでは、ソースからドレインへの電流が、基板の主要面に対して垂直な方向に流れる。例えば、周知のＶＦＥＴ構成では、主要基板面は水平であり、基板面から垂直フィンまたはナノワイヤが上方に延びている。フィンまたはナノワイヤはトランジスタのチャネル領域を形成する。チャネル領域の上端と下端に電気的に接触してソース領域とドレイン領域が位置し、ゲートはフィンまたはナノワイヤの側壁のうちの１つまたは複数の上に配置される。

【0021】

しかし、ＶＦＥＴに横型デバイスと同等またはよりすぐれたパフォーマンス特性をもたせることに課題がある。ＶＦＥＴでは、下部ソース／ドレイン（Ｓ／Ｄ）への接点は、下部Ｓ／Ｄ接点がゲートに重なるように、構造の上部から形成される。この垂直方向に積層された構成がＶＦＥＴの占有面積の縮小と組み合わさって、基板のゲートとＳ／Ｄ領域との間に大きな寄生容量を生じさせる。２つの導体の間の寄生容量（導体間容量とも呼ぶ）は、導体の長さおよび厚さと導体間を離隔する距離の関数である。寄生容量は、抵抗容量（ＲＣ）遅延、電力損失、およびクロストークなどの、望ましくないデバイス作用の一因となる。ＲＣ遅延とは、回路構成要素の抵抗と容量との積の関数として回路において起こる信号速度または伝播の遅延を指す。残念ながら、寄生容量は、より微小な電子デバイスの需要拡大に応えるためにデバイス寸法と構成要素間隔が小さくなるに伴って増大し続ける。ＶＦＥＴ基板のゲートとＳ／Ｄ領域との間の寄生容量を低減する従来の手法は、完全には成功していない。例えば、従来のＶＦＥＴでは、ゲートと下部Ｓ／Ｄ領域との間に薄い下部スペーサが形成されて、寄生容量が若干軽減される。しかし、従来のＶＦＥＴにおけるこの薄い下部スペーサの厚さは、チャネル長要件によって制約される。その結果として寄生容量は比較的高いままであり、よりよい解決策が必要とされる。

【0022】

次に、本発明の態様の概説に移ると、本発明の１つまたは複数の実施形態は、ＦＥＴに制御可能な抵抗をもたせるように構成された方法および構造を提供する。このようなＦＥＴは、人工ニューラル・ネットワーク（ＡＮＮ）を実装するために使用される電子回路およびデバイスなどのシステムを向上させる。具体的には、ＡＮＮの実装における技術的課題は、深層ニューラル・ネットワーク用途（以下で詳述）のための学習速度要件である。本発明の態様は、学習速度要件を満たすアナログ重み更新構成要素を容易にすることによってこのような技術的課題に対処する技術的解決策を提供する。

【0023】

また、抵抗型処理ユニット（ＲＰＵ）アレイを使用したＡＮＮ実装形態について簡単に説明する。本発明の態様は、例えばＲＰＵアレイのクロスポイントに重みを記憶するために、このようなＡＮＮ実装形態で使用可能な半導体デバイスの提供を容易にする。なお、本明細書に記載の半導体デバイスは、上記の例以外の方式でも使用可能であることに留意されたい。

【0024】

本発明の１つまたは複数の実施形態について、脳の構造と機能のモデル化に特に重点をおいて生体神経回路網の文脈で説明するが、本明細書に記載の教示の実装は特定の環境のモデル化には限定されないことを前もって理解されたい。むしろ、本発明の実施形態は、環境への様々な入力をベクトルに変換することができる限り、例えば天候パターン、インターネットから収集された任意のデータなどを含む、あらゆる種類の環境をモデル化することができる。したがって、本発明の実施形態は電子システムを対象としているが、参照と説明を簡単にするために、例えばニューロン、可塑性、およびシナプスなどの神経学用語を使用して電子システムの様々な態様について説明する。本明細書における電子システムの説明または例示で、神経学用語または神経学の簡便表記の使用は参照を容易にするためであり、記載されている神経学的機能または神経学構成要素の、ニューロモーフィック、ＡＮＮにおける同等物を対象として含むことを意図している。

【0025】

人工ニューラル・ネットワーク（ＡＮＮ）は、多数の入力に依存し、一般に未知である、システムおよび機能を推定または近似するために使用することができる。ニューラル・ネットワークは、相互接続された「ニューロン」の概念に基づくアルゴリズム群を使用する。典型的なニューラル・ネットワークでは、ニューロンが入力に対して作用する所与の活性化機能を有する。適切な接続重みを決定すること（「トレーニング」とも呼ばれるプロセス）によって、ニューラル・ネットワークは、画像や文字などの所望のパターンの効率的な認識を実現する。多くの場合、グループ間の接続をより明白にし、値のそれぞれの計算を容易にするために、これらのニューロンは「層」にグループ化される。ニューラル・ネットワークをトレーニングすることは、計算を多用するプロセスである。

【0026】

ＡＮＮは、シミュレーションされた「ニューロン」として機能し、互いに電子信号の形態の「メッセージ」を交換する、相互接続されたプロセッサ要素からなる、いわゆる「ニューロモーフィック」システムとして実現されることが多い。生体ニューロン間でメッセージを伝達するシナプス神経伝達物質の接続のいわゆる「可塑性」と同様に、シミュレートされたニューロン間で電子メッセージを伝達するＡＮＮ内の接続には、所与の接続の強さまたは弱さに対応する数値重みが与えられる。重みは、経験に基づいて調整および調節することができ、それによってＡＮＮを入力に適応させ、学習することができるようにする。例えば、手書き文字認識のためのＡＮＮを、入力画像の画素によって活性化することができる１組の入力ニューロンによって定義することができる。ネットワークの設計者によって決定された関数により重み付けされ、変換された後で、これらの入力ニューロンの活性化は、次に、多くの場合に「隠れ」ニューロンと呼ばれる、他の下流ニューロンに渡される。このプロセスは、出力ニューロンが活性化されるまで繰り返される。活性化された出力ニューロンは、どの文字が読み取られたかを決定する。

【0027】

クロスバー・アレイは、クロスポイント・アレイまたはクロスワイヤ・アレイとも呼ばれ、ＡＮＮアーキテクチャ、ニューロモーフィック・マイクロチップ、および超高密度不揮発性メモリを含む、様々な電子回路およびデバイスを形成するために使用される、高密度で低コストの回路アーキテクチャである。基本クロスバー・アレイ構成は、１組の行導電線と、その１組の行導電線と交差するように形成された１組の列導電線とを含む。２組の線の交差点は、薄膜材料で形成することができるいわゆるクロスポイント・デバイスによって分離されている。

【0028】

クロスポイント・デバイスは、実質的に、ＡＮＮのニューロン間の重み付き接続として機能する。シナプス可塑性を高エネルギー効率でエミュレートするために、ナノスケール・デバイス、例えば「理想的な」導通状態切り換え特性を有するメモリスタがクロスポイント・デバイスとして使用されることが多い。理想的なメモリスタ材料の導通状態（例えば抵抗）は、行電線および列電線の個々の電線間に印加される電圧を制御することによって変更することができる。高導通状態または低導通状態を実現するように交差点におけるメモリスタ材料の導通状態を変更することによって、デジタル・データを記憶することができる。メモリスタ材料は、材料の導通状態を選択的に設定することによって、２つ以上の明確に異なる導通状態を維持するようにプログラムすることもできる。メモリスタ材料の導通状態は、材料に電圧を印加し、目標クロスポイント・デバイスを流れる電流を測定することによって読み取ることができる。

【0029】

電力消費を制限するために、ＡＮＮチップ・アーキテクチャのクロスポイント・デバイスは、初期トレーニング段階が完了した後は目的関数の近似が変化しない、オフライン学習技術を利用するように設計されることが多い。オフライン学習は、クロスバー型ＡＮＮアーキテクチャのクロスポイント・デバイスがごくわずかな電力しか引き出さないように、クロスポイント・デバイスを簡素化することを可能にする。

【0030】

電力消費低減の可能性にもかかわらず、典型的には、トレーニング・データの入力－出力の対を一致させるように、トレーニング期間中にＡＮＮモデルにおけるかなりの数の調整可能パラメータ（例えば重み）を修正する必要があるため、オフライン・トレーニングの実行は難しく、資源集約的となる可能性がある。したがって、電力節減を優先するためにＡＮＮアーキテクチャのクロスポイント・デバイスを簡素化すると、オフライン学習技術は一般にトレーニング速度とトレーニング効率とが最適化されないことになる。

【0031】

ゼロと１とを操作する従来のデジタル・モデルを利用する代わりに、ＡＮＮは、推定または近似されるコア・システム機能の実質的に機能的同等物である処理要素間に接続を作成する。例えば、ＩＢＭ（ＴＭ）のＳＹＮＡＰＳＥ（ＴＭ）コンピュータ・チップは、哺乳動物の脳に類似した形態、機能およびアーキテクチャの提供を試みる、電子ニューロモーフィック・マシンの中心構成要素である。ＩＢＭ ＳｙＮａｐｓｅコンピュータ・チップは、従来のコンピュータ・チップと同じ基本トランジスタ構成要素を使用しているが、そのトランジスタは、ニューロンおよびそれらのシナプス接続の挙動を模倣するように構成されている。ＩＢＭ ＳｙＮａｐｓｅコンピュータ・チップは、生体ニューロン間のシナプス伝達に類似した電気スパイクを使用して互いに通信する、１００万個を上回るシミュレートされた「ニューロン」のネットワークを使用して情報を処理する。ＩＢＭ ＳｙＮａｐｓｅアーキテクチャは、メモリ（すなわちシミュレートされた「シナプス」）を読み取り、単純な演算を行うプロセッサ（すなわちシミュレートされた「ニューロン」）からなる構成を含む。典型的には異なるコア内にあるこれらのプロセッサ間の通信は、オンチップ・ネットワーク・ルータによって行われる。

【0032】

典型的なＡＮＮがどのように動作するかについての概説を、図１、図２および図３を参照しながら以下に示す。本明細書で前述したように、典型的なＡＮＮは、ニューロンと呼ばれる約１０００億個の相互接続された細胞を含む人間の脳をモデル化している。図１に、図のように構成され、配置された、生体ニューロン１０２を上流の入力１１２、１１４と、下流の出力１１６と、下流の「他の」ニューロン１１８とに接続する経路１０４、１０６、１０８、１１０を有する生体ニューロン１０２の略図を示す。各生体ニューロン１０２は、経路１０４、１０６、１０８、１１０を介して電気インパルスを送信し、受信する。これらの電気インパルスの性質と、電気インパルスが生体ニューロン１０２内でどのように処理されるかが、脳全体の機能に主として関与する。生体ニューロン間の経路接続は、強いかまたは弱いかのいずれかであり得る。あるニューロンが入力インパルスを受け取ると、そのニューロンは、そのニューロンの機能に従ってその入力を処理し、その機能の結果を下流の出力または下流の「他の」ニューロンあるいはその両方に送る。

【0033】

生体ニューロン１０２は、図２では、図２に示す数式によって示される数学関数ｆ（ｘ）を有するノード２０２としてモデル化されている。ノード２０２は、入力２１２、２１４から電気信号を取得し、各入力２１２、２１４にそれぞれの接続経路２０４、２０６の強度を乗じ、入力の和をとり、その和を関数ｆ（ｘ）に通し、結果２１６を生成し、この結果は最終出力または別のノードへの入力、あるいはその両方とすることができる。本明細書では、乗算を表すためにアスタリスク（＊）を使用する。弱い入力信号にきわめて小さい接続強度数値が乗じられ、したがって関数に与える弱い入力信号の影響はきわめて低い。同様に、強い入力信号には、より高い接続強度数値が乗じられ、したがって強い入力信号が関数に与える影響はより大きくなる。関数ｆ（ｘ）は設計的事項であり、様々な関数を使用することができる。ｆ（ｘ）の設計的事項の一例は、直前の和の関数をとり、マイナス１とプラス１の間の数値を出力する、双曲線正接関数である。

【0034】

図３に、人工ニューロンがノード（例えば３０２、３０８、３１６）であり、重み付き有向エッジ（例えばｍ１ないしｍ２０）がそれらのノードを接続する重み付き有向グラフとして編成された、単純化ＡＮＮモデル３００を示す。ＡＮＮモデル３００は、ノード３０２、３０４、３０６が入力層ノードであり、ノード３０８、３１０、３１２、３１４が隠れ層ノードであり、ノード３１６、３１８が出力層ノードであるように編成されている。各ノードは、図３で接続強度ｍ１ないしｍ２０を有する有向矢印として図示されている接続経路によって、隣接層内のすべてのノードに接続されている。１つの入力層と、１つの隠れ層と、１つの出力層のみが示されているが、実際には複数の入力層と、隠れ層と出力層とを設けることができる。

【0035】

人間の脳の機能と同様に、ＡＮＮ３００の各入力層ノード３０２、３０４、３０６は、接続強度調整もノード加算もなしに、供給源（図示せず）から直接、入力ｘ１、ｘ２、ｘ３を受け取る。したがって、図３の下部に列挙されている数式によって示すように、ｙ１＝ｆ（ｘ１）、ｙ２＝ｆ（ｘ２）、およびｙ３＝ｆ（ｘ３）である。各隠れ層ノード３０８、３１０、３１２、３１４は、関連する接続経路に関連付けられた接続強度に従ってすべての入力層ノード３０２、３０４、３０６からその入力を受け取る。したがって、隠れ層ノード３０８では、ｙ４＝ｆ（ｍ１＊ｙ１＋ｍ５＊ｙ２＋ｍ９＊ｙ３）であり、ここで＊は乗算を表す。図３の下部に示す関数ｙ５ないしｙ９を定義する数式によって示すように、同様の接続強度乗算およびノード加算が隠れ層ノード３１０、３１２、３１４および出力層ノード３１６、３１８についても行われる。

【0036】

ＡＮＮモデル３００は、データ・レコードを一度に１つずつ処理し、レコードの最初は任意である分類をそのレコードの既知の実際の分類と比較することによって「学習」する。「バックプロパゲーション」（すなわち「誤差の逆伝播」）と呼ばれるトレーニング方法を使用して、最初のレコードの初期分類から誤差がネットワーク内にフィードバックされ、２回目にネットワークの重み付き接続を修正するために使用され、このフィードバック・プロセスが多数の反復回続く。ＡＮＮのトレーニング段階では、各レコードの正しい分類がわかっており、したがって出力ノードに「正しい」値を割り当てることができる。例えば、正しいクラスに対応するノードのノード値が「１」（または０．９）となり、他のノードのノード値が「０」（または０．１）となる。したがって、出力ノードのネットワークの計算値をこれらの「正しい」値と比較することと、各ノードの誤差項を計算することが可能である（すなわち「デルタ」ルール）。これらの誤差項は、次に、次の反復回で出力値が「正しい」値により近づくように、隠れ層内の重みを調整するために使用される。

【0037】

多くの種類のニューラル・ネットワークがあるが、２つの最も広いカテゴリはフィードフォワード・ネットワークとフィードバック／回帰ネットワークである。ＡＮＮモデル３００は、入力と、出力と、隠れ層とを有する非回帰フィードフォワード・ネットワークである。信号は一方向にのみ伝播することができる。入力データは、計算を行う処理要素の層に渡される。各処理要素は、その入力の加重和に基づいて計算を行う。新たに計算された値は次に、次の層に供給される新たな入力値となる。このプロセスは、すべての層を通過し、出力を決定するまで続く。出力層におけるニューロンの出力を定量化するために閾値伝達関数が使用される場合がある。

【0038】

フィードバック／回帰ネットワークは、フィードバック経路を含み、これは、信号がループを使用して双方向に伝播することができることを意味する。ノード間のすべてのあり得る接続が可能とされる。この種のネットワークにはループが存在するため、特定の動作では、平衡状態に達するまで連続して変化する非線形動的システムとなり得る。フィードバック・ネットワークは、ネットワークが相互接続されたファクタの最良の配置を探す、連想メモリおよび最適化問題で使用されることが多い。

【0039】

フィードフォワードおよび回帰ＡＮＮアーキテクチャにおける機械学習の速度と効率は、ＡＮＮクロスバー・アレイのクロスポイント・デバイスが典型的な機械学習アルゴリズムの中核動作をいかに効率的に行うかに依存する。機械学習の厳密な定義を与えるのは難しいが、ＡＮＮの文脈における学習プロセスは、ネットワークが特定のタスクを効率的に行うことができるようにクロスポイント・デバイス接続重みを更新する問題とみなすことができる。クロスポイント・デバイスは、典型的には、入手可能なトレーニング・パターンから必要な接続重みを学習する。ネットワーク内の重みを反復的に更新することによってパフォーマンスを時間の経過とともに向上させる。人間の専門家によって指定された１組のルールに従うのではなく、ＡＮＮは、代表的な例の与えられた集合から（入力－出力の関係のような）基礎にあるルールを「学習」する。したがって、学習アルゴリズムとは、関連する重みの更新または調整あるいはその両方を行うために学習ルールが使用される手続であると一般的に定義することができる。

【0040】

３つの主要な学習アルゴリズム・パラダイムは、教師あり、教師なし、およびハイブリッドである。教師あり学習、または「教師」付きの学習では、ネットワークにすべての入力パターンの正しい回答（出力）が与えられる。ネットワークが既知の正しい回答に可能な限り近い回答を生成することができるようにするように重みが決定される。強化学習は、ネットワークに、正しい回答自体ではなく、ネットワーク出力の正しさに関する評価のみが与えられる教師あり学習の一変形である。それに対して、教師なし学習、または教師の付かない学習は、トレーニング・データ・セット内の各入力パターンに関連付けられた正しい回答を必要としない。教師なし学習は、データ内で基礎にある構造、またはデータ内のパターン間の相関関係を探索し、それらの相関関係からパターンをカテゴリ別に編成する。ハイブリッド学習は、教師あり学習と教師なし学習を組み合わせる。重みの部分が通常、教師あり学習で決定され、他の部分は教師なし学習で得られる。

【0041】

本明細書で前述したように、電力消費を制限するために、ＡＮＮチップ・アーキテクチャのクロスポイント・デバイスは、しばしば、オフライン学習技術を使用するように設計され、目的関数の近似は、初期トレーニング段階が完了した後は変化しない。オフライン学習は、クロスバー型ＡＮＮアーキテクチャのクロスポイント・デバイスがごくわずかな電力しか引き出さないようにクロスポイント・デバイスを簡素化することを可能にする。

【0042】

電力消費低減の可能性にもかかわらず、オフライン・トレーニングの実行は、典型的には、トレーニング・データの入力－出力の対を一致させるように、トレーニング期間中にＡＮＮモデル内のかなりの数の調整可能パラメータ（例えば重み）を修正する必要があるため、オフライン・トレーニングの実行は難しく、資源集約的となる可能性がある。図４に、ＣＰＵ／ＧＰＵコア（すなわちシミュレートされた「ニューロン」）がメモリ（すなわちシミュレートされた「シナプス」）を読み取り、重み更新処理動作を行い、次に更新された重みをメモリに書き戻す、典型的な読み出し－処理－書き込み重み更新動作の略図を示す。したがって、電力節減を優先するためにＡＮＮアーキテクチャのクロスポイント・デバイスを簡素化すると、オフライン学習技術は一般にトレーニング速度とトレーニング効率とが最適化されないことになる。

【0043】

図５に、人工ニューラル・ネットワーク（ＡＮＮ）アーキテクチャ５００を示す。フィードフォワード動作時、１組の入力ニューロン５０２がそれぞれ、それぞれの重み５０４の行に対して並行して入力電圧を与える。重み５０４は、ＲＰＵなどのクロスポイント・デバイスである。重み５０４は、重み付き入力を表すために電流出力が重み５０４からそれぞれの隠れニューロン５０６に流れるように、それぞれ設定可能抵抗値を有する。所与の重みによって出力される電流は、

【数1】

と求められ、ここでＶは入力ニューロン５０２からの入力電圧であり、ｒは重み５０４の設定抵抗である。各重みからの電流が列方向に加算し、隠れニューロン５０６に流れる。１組の基準重み５０７が固定抵抗を有し、その出力を、隠れニューロン５０６のそれぞれに与えられる基準電流へと結合する。コンダクタンス値は正数値でしかあり得ないため、行列における正の値と負の値の両方を符号化するために何らかの基準コンダクタンスが必要である。重み５０４によって生成される電流は連続値かつ正であり、したがって、基準重み５０７を使用して基準電流を供給し、この基準電流を上回る電流は正の値を有するとみなされ、基準電流を下回る電流は負の値を有するものとみなされる。ＦＥＴの抵抗値（ｒ）を容易に制御可能にし、所定の閾値（例えば１０ＭΩ、９０ＭΩ、９９ＭΩ、１００ＭΩなど）を超えて制御可能とすることによって、本明細書に記載の技術的解決策は、ＲＰＵアレイ内のクロスポイントにおける重み記憶構成要素としてのＦＥＴの使用を容易にする。あるいは、各クロスポイントにおけるキャパシタが重みを記憶し、ＦＥＴはキャパシタからの値の読み取りを容易にする。

【0044】

隠れニューロン５０６は、重み５０４のアレイからの電流と、基準重み５０７とを使用して何らかの計算を行う。次に、隠れニューロン５０６はそれ自体の電圧を重み５０７の別のアレイに出力する。このアレイは同じように機能し、重み５０４の列がそれぞれの隠れニューロン５０６から電圧を受け取って、行方向に加算して出力ニューロン５０８に与えられる加重電流出力を生成する。

【0045】

アレイと隠れニューロン５０６の追加の層を挿入することによって、任意の数のこのような段階を実装することができることを理解されたい。また、一部のニューロンは、アレイに定電圧を供給する定ニューロン５０９とすることができることにも留意されたい。定ニューロン５０９は、入力ニューロン５０２または隠れニューロン５０６あるいはその両方の間に存在することができ、フィードフォワード動作時のみ使用される。

【0046】

バック・プロパゲーション時、出力ニューロン５０８が重み５０４のアレイにわたって電圧を逆伝播させる。出力層は、生成されたネットワーク応答をトレーニング・データと比較し、誤差を計算する。誤差は、電圧パルスとしてアレイに印加され、パルスの高さまたは持続期間あるいはその両方は誤差値に比例して調整される。この例では、重み５０４の行が並行してそれぞれの出力ニューロン５０８から電圧を受け取り、その電圧を、隠れニューロン５０６に入力を供給するために列方向に加算する電流に変換する。隠れニューロン５０６は、加重フィードバック信号をそのフィードフォワード計算の導出値と結合し、そのそれぞれの重み５０４の列にフィードバック信号電圧を出力する前に誤差値を記憶する。このバック・プロパゲーションは、すべての隠れニューロン５０６と入力ニューロン５０２が誤差値を記憶するまでネットワーク５００全体を伝播する。

【0047】

重み更新時、ネットワーク５００を介して、入力ニューロン５０２と隠れニューロン５０６とが、前方向に第１の重み更新電圧を印加し、出力ニューロン５０８と隠れニューロン５０６とが逆方向に第２の重み更新電圧を印加する。これらの電圧の組み合わせが各重み５０４内に状態変化を生じさせ、重み５０４に新たな抵抗値をとらせる。このようにして、ニューラル・ネットワーク５００をその処理における誤差に適応させるように重み５０４をトレーニングすることができる。なお、フィードフォワード・プロパゲーションと、バック・プロパゲーションと、重み更新の３つの動作モードは互いに重なり合わないことに留意されたい。

【0048】

本明細書で前述したように、深層ニューラル・ネットワーク用途の学習速度要件に対応するために、本発明の実施形態はアナログ重み更新構成要素を提供する。例えば、クロスバー構造における抵抗型処理ユニット（ＲＰＵ）が、並列行列乗算を可能にし、ニューラル・ネットワークのトレーニング速度を向上させることができる。通常、百万個を超える重み要素を含む大規模なニューラル・ネットワークの場合、各重み要素が１０ＭΩのオーダーの高抵抗である必要があり、抵抗は可変である必要がある。抵抗をゲート電位によってよく制御することができる電界効果トランジスタ（ＦＥＴ）は、そのようなニューラル・ネットワークを実装するための重み要素の候補である。しかし、現代のＦＥＴの抵抗は１０ｋΩの範囲であり、したがって、この仕様を満たすには約１０００倍に増大させる必要がある。本発明の実施形態は、このような技術的課題に対処し、このような仕様を満たすＦＥＴ構造を提供し、それによってＲＰＵクロスバー構造を使用するニューラル・ネットワークの実装を容易にする。

【0049】

次に本発明の概説に移ると、１つまたは複数の実施形態は、ローカル・データ記憶機能とローカル・データ処理機能とを提供する、本明細書でクロスポイント・デバイスまたは抵抗型処理ユニット（ＲＰＵ）と呼ぶ、プログラマブル抵抗型クロスポイント構成要素を対象とする。言い換えると、データ処理を行うとき、各ＲＰＵに記憶されている値が並列してローカルに更新され、それによって関連データをプロセッサと別個の記憶素子とに出し入れする必要がなくなる。また、記載のＲＰＵによって提供されるローカル・データ記憶およびローカル・データ処理は、行列乗算などのアルゴリズムを実装するＡＮＮの能力を促進する。したがって、記載のＲＰＵを有する機械学習ＡＮＮアーキテクチャを実装することによって、ＡＮＮの速度、効率および電力消費を最適化する実装形態が可能になる。記載のＲＰＵおよびその結果のＡＮＮアーキテクチャは、ＡＮＮパフォーマンス全体を向上させ、より広範囲な実用ＡＮＮ用途を可能にする。

【0050】

クロスバー構造におけるＲＰＵは、並列行列乗算を可能にし、ニューラル・ネットワークのトレーニング速度を大幅に向上させる。通常、１００万超を超える重み要素を含む大規模なニューラル・ネットワークの場合、各重み要素は１０ＭΩのオーダーの高抵抗である必要があり、抵抗は可変である必要がある。例えば、抵抗をゲート電位によってよく制御することができるＦＥＴは、ニューラル・ネットワークの重み要素の１つの候補である。しかし、現代のＦＥＴの抵抗は１０ｋΩの範囲であり、大規模なニューラル・ネットワークを実装するのに必要な抵抗よりも大幅に低い（この仕様を満たすには、ほぼ１０００分の１の低さである）。本明細書に記載の本発明により、１０ＭΩないし１００ＭΩなどの大幅により高い範囲の、増大させた制御可能抵抗を有する重み記憶要素を容易にすることによって、このような技術的課題に対処する。

【0051】

１つまたは複数の実施例では、ＦＥＴ構造における２つの電荷搬送変化が、ＦＥＴの制御可能抵抗を大幅に増大させ、それによってＦＥＴをＲＰＵアレイにおける重み記憶素子として使用することができるようにする。

【0052】

図６に、本発明の実施形態によるＲＰＵデバイスのクロスバー・アレイを、ＲＰＵの動作を示す電圧シーケンスとともに図示する。図６は、本発明の実施形態による、フォワード行列乗算と、バックワード行列乗算と、重み更新とを行う２次元（２Ｄ）クロスバー・アレイ６００を示す図である。クロスバー・アレイ６００は、１組の行導電線８０２、８０４、８０６と、その１組の行導電線８０２、８０４および８０６と交差する１組の列導電線８０８、８１０、８１２および８１４とからなる。１組の行電線と１組の列電線との交差点はＲＰＵによって分離され、ＲＰＵは、図６では、それぞれがσ１１、σ２１、σ３１、σ４１、σ１２、σ２２、σ３２、σ４２、σ１３、σ２３、σ３３およびσ４３としてそれぞれ示されているそれ自体の調整可能／更新可能抵抗重みを有する抵抗素子として示されている。図を簡単にするために、図６では１つのＲＰＵ８２０のみが参照番号でラベル付けされている。フォワード行列乗算では、ＲＰＵに電圧を印加し、ＲＰＵを流れる電流を測定することによって、ＲＰＵの導通状態（すなわち記憶されている重み）を読み取ることができる。

【0053】

行電線８０２、８０４、８０６にそれぞれ入力電圧Ｖ１、Ｖ２、Ｖ３が印加される。各列電線８０８、８１０、８１２、８１４が、その特定の列電線に沿って、各ＲＰＵによって生成される電流Ｉ１、Ｉ２、Ｉ３、Ｉ４を合計する。例えば、図６に示すように、列電線８１４によって生成される電流Ｉ４は、式Ｉ４＝Ｖ１σ４１＋Ｖ２σ４２＋Ｖ３σ４３に従う。したがって、アレイ６００は、ＲＰＵに記憶されている値に、電圧Ｖ１、Ｖ２、Ｖ３によって定義される行電線入力を乗じることによってフォワード行列乗算を計算する。バックワード行列乗算も非常に類似している。バックワード行列乗算では、電圧が列電線８０８、８１０、８１２、８１４に印加され、次に行電線８０２、８０４、８０６から読み出される。以下で詳述する重み更新の場合、列電線と行電線に同時に電圧が印加され、関連するＲＰＵデバイスに記憶されているコンダクタンス値がすべて並列して更新される。したがって、重み更新を行うために必要な乗算および加算動作がアレイ６００の各ＲＰＵ８２０で、ＲＰＵデバイスそれ自体に加えてアレイ６００の関連する行電線または列電線を使用してローカルに行われる。

【0054】

図６の図を続けて参照して、１つまたは複数の実施形態による、行導電線８０６と列導電線８１２との交差点におけるＲＰＵ８２０およびそれに対応する重みσ３３の正の重み更新方法の動作を以下に示す。必要な電圧パルスを２Ｄクロスバー・アレイ６００のすべてのＲＰＵに適用される確率論的ビット・ストリームの形態で生成するために、クロスバー・アレイ６００の周辺に更新生成回路（図示せず）が設けられ、周辺「変換器」として使用される。

【0055】

したがって、本明細書に記載のようにＲＰＵを含むクロスバー・アレイを使用して実装されたこのＡＮＮを参照すると、このアレイでは、各ノードの抵抗（またはコンダクタンス）の値がノード間の結合を決定し、ノードはアレイ内のＲＰＵデバイスによって表される。また、ＡＮＮに従ってクロスポイント・アレイをトレーニングすると、抵抗（またはコンダクタンス）は所望の結合に応じてデバイスごとに異なることになる。ニューラル・ネットワークのトレーニングのためには、抵抗値を能動的に調整する必要がある。トレーニングが完了した後は、新たなタスクのためにトレーニングが開始するまで、抵抗値はクロスポイント・アレイ回路の動作中、固定したままとなる。

【0056】

以下に、本発明の実施形態による半導体デバイスの形成方法と半導体デバイスについて、添付図面を参照しながら詳細に説明する。

【0057】

本明細書では本発明の様々な実施形態について関連する図面を参照しながら説明する。本発明の範囲から逸脱することなく他の実施形態も考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（例えば、上、下、隣接など）が記載されていることに留意されたい。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本発明はこの点に関して限定的であることが意図されていない。したがって、実体の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。間接的位置関係の一例として、本説明で層「Ａ」を層「Ｂ」の上に形成すると言う場合、層「Ａ」と層「Ｂ」の関連特性および機能が介在層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の介在層（例えば層「Ｃ」）がある状況を含む。

【0058】

以下の説明において、「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「上部」、「下部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「～の上に（ａｔｏｐ）」、「～上に（ｏｎ ｔｏｐ）」、「～の上に位置する」または「～上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に境界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の境界面に中間の導電層、絶縁層または半導体層なしに接続されることを意味する。例えば「第２の要素に対して選択的な第１の要素」などの、「～に対して選択的」という用語は、第１の要素がエッチングされることができ、第２の要素がエッチ・ストップとして機能することができることを意味することに留意されたい。「約」という用語は、本願の出願の時点で利用可能な機器に基づく特定の数量の測定に付随する誤差を含むことが意図されている。例えば、「約」は、記載されている値の±８％もしくは５％、または２％の範囲を含み得る。

【0059】

背景技術として、本発明の１つまたは複数の実施形態を実装する際に利用可能な半導体デバイス製作プロセスのより一般的な説明を以下に示す。本発明の１つまたは複数の実施形態を実装する際に使用される特定の製造作業は、個々には知られている場合があるが、本発明の作業またはその結果の構造あるいはその両方の、記載されている組み合わせは固有のものである。したがって、本発明による、接触抵抗が低減された高密度な縦型トランジスタを有する半導体デバイスの製作に関連して説明する作業の固有の組み合わせは、半導体（例えばシリコン）基板上で行われる、個々に知られている様々な物理的および化学的プロセスを使用しており、それらの一部について以下の各段落で説明する。

【0060】

一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜付着と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。付着は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相付着（ＰＶＤ）、化学気相付着（ＣＶＤ）、プラズマ化学気相付着（ＰＥＣＶＤ）、電気化学付着（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近では原子層堆積（ＡＬＤ）などがある。

【0061】

除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）および化学機械平坦化（ＣＭＰ）などがある。バッファード・フッ酸（ＢＨＦ）エッチングなどのウェット・エッチング・プロセスは、液状化学薬品またはエッチャントを使用して表面から材料を除去する材料除去プロセスである。反応性イオン・エッチング（ＲＩＥ）などのドライ・エッチングは、化学反応性プラズマを使用して、露出表面から材料の一部を取り除くイオンの衝撃に材料をさらすことにより、半導体材料のマスク・パターンなどの材料を除去する。プラズマは、電磁界により低圧（真空）下で生成される。

【0062】

半導体ドーピングは、例えば、一般には、拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドープすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（例えばポリシリコン、アルミニウム、銅など）と絶縁体（例えば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを製作し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成する。

【0063】

半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフ・イメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの電線とを製作するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。

【0064】

１つまたは複数の実施形態では、抵抗素子は、ポリシリコンなどの半導体ストリップを使用して形成される。ストリップは、半導体の抵抗性を制御するためにドープすることができる。典型的には、抵抗値は、異なる寸法のストリップを使用して変えることができる。ただし、従来の方法は、ストリップの端部によって接触が確実に行われるようにするために、複数のリソグラフィ・マスクを調整することを含むことがある。

【0065】

次に、本発明の態様の概説に移ると、１つまたは複数の実施形態は、制御可能な高抵抗値（＞１０ＭΩ）を有する複数のクロスポイント・デバイスを含むクロスポイント・アレイを有する半導体デバイスを製作する方法を提供する。１つまたは複数の実施形態では、複数のクロスポイント・デバイスを含むクロスポイント・アレイを製作するために、光リソグラフィまたは電子ビーム・リソグラフィあるいはその両方を使用した後、選択的プラズマ・エッチングを行う。

【0066】

図７に、本発明の１つまたは複数の実施形態によるプレーナ拡散ＦＥＴを製作する例示の方法のフローチャートを示す。この方法は、シリコン・オン・インシュレータ（silicon-on-insulator（ＳＯＩ））ウエハまたは任意のその他の半導体基板などの基板８０５を設けることを含む（７０２）。

【0067】

図８に、本発明の１つまたは複数の実施形態による半導体デバイス８００を製作するために使用される例示のウエハ８０５の断面図を示す。１つまたは複数の実施例では、ウエハ８００は低濃度ドープされる。ウエハ８００がＳＯＩである場合、基板８０５上にさらに絶縁体層（例えば埋め込み酸化物（ＢＯＸ）層またはその他の適切な絶縁層）を含んでもよい。

【0068】

図７に戻って参照すると、プレーナＦＥＴの製作方法は、基板８０５内にＦＥＴ構造のためのソース領域８２５とチャネル領域８２７とをパターン形成することをさらに含む（７０４）。

【0069】

図９に、本発明の１つまたは複数の実施形態による例示のＦＥＴ構造を示す。このＦＥＴ構造は、半導体層８０５内にデバイス領域を画定するためにシャロー・トレンチ・アイソレーション（shallow trench isolation（ＳＴＩ））領域８２０を含む。１つまたは複数の実施例では、ソース領域８２５とチャネル領域８２７を形成するために、パターン形成およびドーピング・プロセスが行われる。ソース領域とドレイン領域の間は、所定のチャネル領域８５０となる。パターン形成プロセスは、イオン注入と高温アニーリングによる光リソグラフィおよびドーピング・プロセスによって行われる。

【0070】

また、製作方法（図７）は、ネルギー障壁領域８３０を形成することを含む（７０６）。

【0071】

図１０に、エネルギー障壁８３０を形成した後の、本発明の１つまたは複数の実施形態による例示のＦＥＴ構造を示す。ソース８２５とドレイン８２７に加えて、チャネル８５０のパターン形成と部分ドーピングによって、エネルギー障壁８３０がソース８２５とチャネル８５０の間に付加される。エネルギー障壁８３０は、ソース８２５（またはドレイン８２７）とチャネル８５０の間の領域に所定サイズＬｄに作成される。

【0072】

エネルギー障壁８３０は、エネルギー障壁８３０の領域に、チャネル８５０で行われるドーピングと比較してより高濃度でドーピングすることによって作成される。例えば、イオン注入の場合、エネルギー障壁８３０は、チャネル８５０（Ｐ－）よりも高濃度（Ｐ＋）にドーピングされ、ソース８２５とドレイン８２７はＮ型ドーピングされ、それによってＮ－Ｐ－Ｎ ＦＥＴを形成する。他の実施形態では、エネルギー障壁８３０にチャネル８５０（Ｎ－）と比較して高濃度に（Ｎ＋）ドープするようにイオンを注入し、ソース８２５とドレイン８２７とに（Ｐ）ドープするように注入することによって、Ｐ－Ｎ－Ｐ ＦＥＴが製作される。

【0073】

ドープ領域（８２５、８２７および８３０）は、基板８１５に、注入およびプラズマ・ドーピングなどの様々な方法で形成することができる。１つまたは複数の実施例では、異なる方法、例えばインサイチュ・ドープ・エピタキシ、エピタキシ後ドーピングなどにより、これらをエッチング除去し、再成長させてもよい。ドープ領域は、超高真空化学気相付着（ＵＨＶＣＶＤ）、高速熱化学気相付着（ＲＴＣＶＤ）、有機金属化学気相付着（ＭＯＣＶＤ）、低圧化学気相付着（ＬＰＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、およびＭＢＥを含むがこれらには限定されない任意の適合するプロセスによって形成することができる。ある実施形態では、ドープ領域は、気体前駆体または液体前駆体から成長させたエピタキシャル半導体材料を含む。

【0074】

図１１に、本発明の１つまたは複数の実施形態による、本明細書に記載のＦＥＴ構造におけるエネルギー障壁が電流レベルに及ぼす作用を示す。プロット１１１０は拡散ＦＥＴのオン状態を示し、プロット１１２０はオフ状態を示す。両方のプロットにおいて、価電子帯１１３５と伝導帯１１４５が示されている。典型的には、拡散ＦＥＴでは、「オン」状態電流は、チャネル８５０を介したソース８２５からドレイン８２７への拡散電流によって支配される。本明細書に記載のＦＥＴ構造では、電流レベルは、ソース８２５と追加ドーピング領域８３０との間のエネルギー障壁高さ（Ｈで示す）によって支配される。この障壁高さは、側壁スペーサを介したゲート電圧によって調節することができる。スペーサは絶縁層であり、高誘電率誘電体より好ましい。ゲート上の電荷が、スペーサにフリンジ場を生じさせ、これを介してエネルギー障壁の高さを調節する。

【0075】

図１２に、本発明の１つまたは複数の実施形態による、本明細書に記載のＦＥＴにおけるエネルギー障壁が電流レベルに及ぼす作用を示す。図示されているプロットは、エネルギー障壁８３０のない典型的なＦＥＴの第１の伝達特性１２１０と、エネルギー障壁８３０を備えた拡散ＦＥＴの第２の伝達特性１２２０とを示す。図からわかるように、エネルギー障壁８３０を備えた拡散ＦＥＴは、より低い電流を有する。なお、図１２のプロットは、特定の例示の状況から得られた結果の値を示していることと、他の例ではプロットはこれらの図示されているものとは異なり得ることに留意されたい。

【0076】

図１３に、本発明の１つまたは複数の実施形態による、本明細書に記載のＦＥＴ構造におけるエネルギー障壁が電流レベルに及ぼす作用を示す。図示されているプロットは、エネルギー障壁８３０を備えた拡散ＦＥＴの抵抗を、追加ドーピングされたエネルギー障壁領域８３０の異なる長さ（Ｌｄ）によるゲート電圧の関数として示している。例えば、このプロットは、Ｌｄをそれぞれ１６ｎｍ（１３３０）、１８ｎｍ（１３２０）、および２０ｎｍ（１３１０）に設定したときのＦＥＴの抵抗を示す。なお、Ｌｄの値は、上記の例示の値とは異なってもよく、それによってＦＥＴの抵抗を図１３に示すものとは異なるように変化させることができることに留意されたい。

【0077】

図７に戻って参照すると、プレーナＦＥＴの製作方法は、ゲート・スタック８４０を形成するための従来の処理をさらに含む（７０８）。

【0078】

図１４に、ゲート・スタックを形成した後の本発明の１つまたは複数の実施形態による例示のＦＥＴ構造を示す。ＦＥＴ構造は、デバイス領域内の所定のチャネル領域８５０の上に、ゲート・スタック８４０（例えば、ゲート誘電体層８４１と、ゲート誘電体層８４１上のゲート導電体層８４２と、ゲート導電体層８４２上の窒化物キャップ層などのキャップ層８４３）をさらに含む。典型的には、ゲート誘電体層は、シリコンの酸化物であるが、ゲート誘電体として使用するのに適した任意の材料を使用することができる。他のゲート誘電体材料の例としては、ＨｆＯ_２およびＡｌ_２Ｏ_３がある。ゲート導電体層８４２は、金属またはポリシリコンあるいはその両方、または半導体デバイス８００のゲート電極として機能する任意のその他の材料からなってよい。

【0079】

さらに、ゲート・スタック８４０の対向する両側にゲート側壁スペーサ８４５が形成される（７１０）。１つまたは複数の実施例では、集積方式（例えば早期か後期か）に応じて、ソース／ドレイン拡張領域またはハロー領域あるいはその両方も形成することができる。上記の従来の処理の詳細は周知であり、読者が本明細書に記載の実施形態の際だった態様に焦点を合わせることができるように省略する。

【0080】

また、ＦＥＴ８００に重みを記憶するために、ＦＥＴデバイス８００のゲート電位は特定の値に維持される。これは、異なる構造により実現可能である。

【0081】

図１５に、本発明の１つまたは複数の実施形態によるＦＥＴ８００に重みを記憶するための一実施形態を示す。ＦＥＴ８００は、キャパシタ１５１０に接続されている。ゲート電圧を供給するように電荷がプレートに蓄積され、蓄積される電荷はＲＰＵアレイ６００のクロスポイントに記憶される重みを表す。図を簡単にするために、図１５にはＦＥＴデバイス８００の各部のうちの一部のみが示されていることに留意されたい。

【0082】

図１６に、本発明の１つまたは複数の実施形態によるＦＥＴ８００に重みを記憶するための一実施形態を示す。ゲート・スタック８４０にフローティング・ゲートなどの電荷蓄積層１６１０が付加される。ゲート電圧を供給するために電荷蓄積層１６１０に電荷を蓄積することができる。電荷蓄積層１６１０はポリシリコンからなる。１つまたは複数の実施例では、電荷蓄積層１６１０の後に別のゲート誘電体層８４１が付加され、その後、電極のための導体層８４２などの他の層がゲート・スタック８４０に付加される。

【0083】

図１７に、本発明の１つまたは複数の実施形態によるＦＥＴ８００に重みを記憶するための別の実施形態を示す。ここでは、ゲート・スタックがゲート誘電体層８４１と、それに続く第１の導体層８４２を含む。その後、二酸化ハフニウム（ＨｆＯ_２）からなるものなどの強誘電体層１７１０が付加される。強誘電体層１７１０の分極は、層８３０のエネルギー障壁高さを調節するためのスペーサにおいて電界を誘導する。また、ゲート・スタック８４０は、制御ゲート電極を形成するための第２の導体層８４２を含む。第１の導体層８４２は、強誘電体層１７１０の脱分極という技術的課題に対処する。

【0084】

また、１つまたは複数の実施例では、ソース８２５とチャネル８５０との間のエネルギー障壁８３０が、側壁８４５誘電体を介して間接的に調節される。例えば、側壁８４５は二酸化ハフニウム（ＨｆＯ_２）からなってよく、高誘電率誘電体層を形成するために窒化チタン（ＴｉＮ）付着が使用される。したがって、強誘電体層１７１０と側壁８４５とが金属高誘電率（ＭＨＫ）ゲート・スタックを形成する。

【0085】

したがって、本明細書に記載の１つまたは複数のプレーナ拡散ＦＥＴ半導体デバイスは、制御可能な抵抗、特に１０ＭΩを超える抵抗をもたせるという技術的課題の技術的解決策を提供する。このようなプレーナ拡散ＦＥＴは、ＡＮＮを実装するためなど、行列乗算を行うＲＰＵアレイ６００の一部であるクロスポイント・デバイスで使用することができる。

【0086】

また、本発明の１つまたは複数の実施形態によると、半導体ＦＥＴは、例えば（ＩＩＩ－Ｖ構造）を備えたヘテロ障壁ＦＥＴ（ＨＢＦＥＴ）である。図１８に、本発明の１つまたは複数の実施形態によるＦＥＴの例示の半導体構造を示す。（図のように）ヘテロ障壁ＦＥＴ（ＩＩＩ－Ｖ）構造１８００は、前述の拡散ＦＥＴと類似しているが、エネルギー障壁領域８３０としてソース近傍のドープ領域を使用する代わりに、ヘテロ障壁ＦＥＴはヘテロ接合材料を組み込んでいる。

【0087】

例えば、ＨＢＦＥＴ１８００においてソース８２５、ドレイン８２７、およびチャネル８５０は、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタのスイッチング速度を向上させるために、インジウムガリウムヒ素（ＩｎＧａＡｓ）またはガリウムヒ素アンチモン（ＧａＡｓＳｂ）などのＩＩＩ－Ｖ族小バンドギャップ・チャネルからなる。また、ヘテロ障壁を形成するために、エネルギー障壁８３０はリン化インジウム（ＩｎＰ）などの広バンドギャップ材料からなる。ＨＢＦＥＴ１８００は、フリンジ場を介したヘテロ障壁調節を容易にするＳｉ_３Ｎ_４などのスペーサ材料からなる側壁を備えたゲート・スタック８４０をさらに含む。１つまたは複数の実施例では、これらの領域は、ソース８２５とドレイン８２７とがＮ＋にドープされ、エネルギー障壁８３０とチャネル８５０とがＰ－にドープされるように、ＮＰＮ ＨＢＦＥＴを形成するようにドープされる。なお、他の実施形態では、ドーピングは、ＰＮＰ ＨＢＦＥＴを形成するように異なっていてもよいことに留意されたい。

【0088】

図１９に、本発明の１つまたは複数の実施形態による、本明細書に記載のＩＩＩ－Ｖ ＨＢＦＥＴ構造１８００におけるエネルギー障壁が電流レベルに及ぼす作用を示す。プロット１９１０はＨＢＦＥＴのオン状態を示し、プロット１９２０はＨＢＦＥＴのオフ状態を示す。両方のプロットにおいて、価電子帯１９３５と伝導帯１９４５とが示されている。典型的には、拡散ＦＥＴにおいて、「オン」状態電流はチャネル８５０を介したソース８２５からドレイン８２７への拡散電流によって支配される。本明細書に記載のＨＢＦＥＴ構造では、電流レベルは、ソース８２５とエネルギー障壁領域８３０との間のヘテロ障壁エネルギー障壁高さ（Ｈで示す）によって支配される。この障壁高さは、側壁スペーサを介したゲート電圧によって調節することができる。

【0089】

本発明の１つまたは複数の実施形態によると、ＨＢＦＥＴ１８００は、Ｓｉ－ＳｉＧｅ構造であり、ソース８２５とドレイン８２７とチャネル８５０とがストレインド・シリコン・ゲルマニウム（ＳｉＧｅ）またはゲルマニウム（Ｇｅ）からなる。また、エネルギー障壁８３０はＳｉからなる。ＨＢＦＥＴ１８００は、Ｓｉ_３Ｎ_４などのスペーサ材料からなる側壁を備えたゲート・スタック８４０も含む。１つまたは複数の実施例では、これらの領域は、ソース８２５とドレイン８２７がＮ＋にドープされ、エネルギー障壁８３０とチャネル８５０がＰ－にドープされるように、ＮＰＮ ＨＢＦＥＴを形成するようにドープされる。なお、他の実施形態では、ＰＮＰ ＨＢＦＥＴを形成するようにドーピングが異なっていてもよいことに留意されたい。

【0090】

図２０に、本発明の１つまたは複数の実施形態による、本明細書に記載のＳｉＧｅ－Ｓｉ ＨＢＦＥＴ構造１８００におけるエネルギー障壁が電流レベルに及ぼす作用を示す。プロット２０１０はＨＢＦＥＴのオン状態を示し、プロット２０２０はＨＢＦＥＴのオフ状態を示す。両方のプロットにおいて、価電子帯２０３５と伝導帯２０４５が示されている。典型的には、拡散ＦＥＴにおいて、「オン」状態電流はチャネル８５０を介したソース８２５からドレイン８２７への拡散電流によって支配される。本明細書に記載のＨＢＦＥＴ構造では、電流レベルは、ソース８２５とエネルギー障壁領域８３０との間のヘテロ障壁エネルギー障壁高さ（Ｈで示す）によって支配される。この障壁高さはゲート電圧によって調節可能である。

【0091】

また、ＨＢＦＥＴ１８００に重みを記憶するために、ＨＢＦＥＴデバイス１８００のゲート電位は特定の値に維持される。これは異なる構造により実現可能である。

【0092】

図２１に、本発明の１つまたは複数の実施形態による、ＨＢＦＥＴ１８００に重みを記憶するための一実施形態を示す。ＨＢＦＥＴ１８００はキャパシタ１５１０に接続されている。ゲート電圧を供給するように電荷がプレートに蓄積され、蓄積される電荷はＲＰＵアレイ６００のクロスポイントに記憶される重みを表す。図を簡単にするために、図２１にはＨＢＦＥＴ１８００の各部のうちの一部のみが示されていることに留意されたい。

【0093】

図２２に、本発明の１つまたは複数の実施形態による、ＨＢＦＥＴ１８００に重みを記憶するための一実施形態を示す。ゲート・スタック８４０にフローティング・ゲートなどの電荷蓄積層１６１０が付加される。ゲート電圧を供給するために電荷蓄積層１６１０に電荷を蓄積することができる。電荷蓄積層１６１０はポリシリコンからなる。１つまたは複数の実施例では、電荷蓄積層１６１０の後に別のゲート誘電体層８４１が付加され、その後、電極のための導体層８４２などの他の層がゲート・スタック８４０に付加される。

【0094】

図２３に、本発明の１つまたは複数の実施形態による、ＨＢＦＥＴ１８００に重みを記憶するための別の実施形態を示す。ここでは、ゲート・スタックがゲート誘電体層８４１と、それに続く第１の導体層８４２を含む。その後、二酸化ハフニウム（ＨｆＯ_２）からなるものなどの強誘電体層１７１０が付加される。強誘電体層１７１０の分極は、層８３０のエネルギー障壁高さを調節するための側壁スペーサにおいて電界を誘導する。また、ゲート・スタック８４０は、制御ゲート電極を形成するための第２の導体層８４２を含む。第１の導体層８４２は、強誘電体層１７１０の脱分極という技術的課題に対処する。

【0095】

また、１つまたは複数の実施例では、ソース８２５とチャネル８５０との間のエネルギー障壁８３０が、側壁８４５誘電体を介して間接的に調節される。例えば、側壁８４５は二酸化ハフニウム（ＨｆＯ_２）からなってよく、高誘電率誘電体層を形成するために窒化チタン（ＴｉＮ）付着が使用される。したがって、強誘電体層１７１０と側壁８４５とが金属高誘電率（ＭＨＫ）ゲート・スタックを形成する。

【0096】

以上のように、本明細書に記載の１つまたは複数のプレーナＨＢＦＥＴ半導体デバイスは、制御可能な抵抗、特に１０ＭΩを超える抵抗をもたせるという技術的課題の技術的解決策を提供する。このようなプレーナＨＢＦＥＴは、ＡＮＮを実装するためなど、行列乗算を行うＲＰＵアレイ６００の一部であるクロスポイント・デバイスで使用することができる。

【0097】

また、本発明の１つまたは複数の実施形態によると、半導体ＨＢＦＥＴは縦型ＨＢＦＥＴとすることができる。図２４に、本発明の１つまたは複数の実施形態によるＨＢＦＥＴに縦型半導体構造を使用した例示のＲＰＵアレイ６００を示す。ＲＰＵアレイ６００は、各クロスポイントにおける追加の回路（例えばキャパシタ、重み更新ＦＥＴなど）とともに、各クロスポイントに縦型ＨＢＦＥＴ２４００を含む。軸Ａ－Ａ’に沿った縦型ＨＢＦＥＴ２４００の断面図が示されている。縦型ＨＢＦＥＴ２４００は、本明細書に記載の１つまたは複数の実施形態による（ＩＩＩ－ＶまたはＳｉＧｅ－Ｓｉ、または任意のその他の）エネルギー障壁８３０を含むことができる。

【0098】

ここでは、８０２、８０４、８０６が、上部デバイス端子（この場合はドレイン８２７）に接触する上部金属電線（行電線）である。基板上に成長させた半導体層によって下部接点（ソース８２５）が形成され、アクティブ半導体領域８０８、８１０（列方向）を形成する。また、縦型ＨＢＦＥＴ２４００は、図２５ないし図３６のプロセス工程によって示すように様々な半導体層スタックを保持する。一方、ＨＢＦＥＴ２４００の外部の８０８、８１０の残りの領域は、ｐ＋ＳｉＧｅ層２５３０まで下方にエッチングされ、それによって、領域８０８、８１０内のＨＢＦＥＴまで共通下部導体（列方向）を形成する（図示せず）。

【0099】

ＲＰＵアレイ６００における縦型ＨＢＦＥＴ２４００の製作についてさらに説明する。この製作方法の説明のために使用される様々な図は、工程ごとのＡ－Ａ’軸に沿った断面図をさらに使用する。Ｓｉ－ＳｉＧｅベースの構造の製作プロセスについて説明するが、当業者は、本明細書に記載のような他の種類の縦型ＨＢＦＥＴを製作するためにもこの説明を使用することができる。

【0100】

図２５に、本発明の１つまたは複数の実施形態による、ＨＢＦＥＴ２４００領域の基板の作製（特に図２０に関連）を示す。まず、基板２５１０上にＨＢＦＥＴ領域（例えば、ＳＴＩ内の開口デバイス領域）が画定される。基板２５１０は、例えばＳｉＣ、または半導体オン・インシュレータ（ＳＯＩ）などの任意の適合する基板材料とすることができる。ある実施形態では、基板２５１０は、埋め込み酸化物層（図示せず）を含む。シャロー・トレンチ・アイソレーション（ＳＴＩ）２５１２によって半導体アクティブ領域を基板２５１０の他の領域から電気的に分離することができる。ＳＴＩ２５１２は、例えばシリコン酸化物など、任意の適合する誘電体とすることができる。デバイス間分離２５１２を形成する任意の周知の方式を使用することができる。ある実施形態では、ＳＴＩ２５１２は、まず、基板全体の上に誘電体（２５１２）を付着させ、次に、エッチング・プロセスを使用してアクティブ半導体領域８０８、８１０を開口し、次に、この開口部内に追加の半導体層２５２０、２５３０、２５４０、２５５０、２５６０を成長させることによって形成される。ある実施形態では、ＳＴＩ２５１２は、まず、基板２５１０全体の上に異なる半導体層２５２０、２５３０、２５４０、２５５０、２５６０を成長させ、次に、基板２５１０まで下方にエッチングしてトレンチを形成し、トレンチにＳＴＩ２５１２材料を充填し、例えばＣＭＰプロセスを使用して半導体層２５６０の表面まで平坦化することによって形成される。

【0101】

したがって、基板２５１０上にひずみ緩和バッファ層（strain-relaxed-buffer（ＳＲＢ））領域２５２０を成長させる。その後、ＳＲＢ領域２５２０上にＰ＋ＳｉＧｅ（下部ソース８２５）２５３０を成長させる。さらに、ｎ－Ｓｉ（ヘテロ障壁８３０）層２５４０の成長を行う。その後、Ｎ－ＳｉＧｅ（チャネル８５０）層２５５０を成長させる。さらに、Ｐ＋ＳｉＧｅ（上部ドレイン８２７）層２５６０を成長させる。なお、これらの層はソースおよびドレインとして図示されているが、他の実施形態ではドレイン層とソース層とを交換してもよい。

【0102】

例えば、基板の高濃度ドープ領域２５３０は、例えばインサイチュ・ドープ・エピタキシ、エピタキシ後ドーピング、または注入とプラズマ・ドーピングなどの様々な方法によって、基板２５１０内に形成されたソース領域またはドレイン領域とすることができる。高濃度ドープ領域２５３０は、超高真空化学気相付着（ＵＨＶＣＶＤ）、高速熱化学気相付着（ＲＴＣＶＤ）、有機金属化学気相付着（ＭＯＣＶＤ）、低圧化学気相付着（ＬＰＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、およびＭＢＥを含むがこれらには限定されない任意の適合するプロセスによって形成することができる。ある実施形態では、高濃度ドープ領域２５３０は、気体前駆体または液体前駆体から成長させたエピタキシャル半導体材料を含む。ある実施形態では、基板２５１０の上にエピタキシャル領域をエピタキシャル成長させる。エピタキシャル半導体材料は、気相エピタキシ（ＶＰＥ）、ＭＢＥ、液相エピタキシ（ＬＰＥ）、またはその他の適合するプロセスを使用して成長させることができる。ドーパント、ｎ型ドーパント（例えばリンまたはヒ素）、またはｐ型ドーパント（例えばＧａ、Ｂ、ＢＦ_２またはＡｌ）を加えることによって、付着中にエピタキシャル・シリコン、ＳｉＧｅまたは炭素ドープ・シリコン（Ｓｉ：Ｃ）あるいはこれらの組み合わせをドープ（インサイチュ・ドープ）することができる。ドープ領域のドーパント濃度は、１×１０^１９ｃｍ^－３から２×１０^２１ｃｍ^－３の範囲、または１×１０^２０ｃｍ^－３と１×１０^２１ｃｍ^－３の間とすることができる。

【0103】

ある実施形態では、エピタキシャル半導体材料の付着のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、またはこれらの組み合わせを含む。例えば、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシラン、およびこれらの組み合わせからなるグループから選択されたシリコン・ガス源から、エピタキシャルＳｉ層を付着させることができる。ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、およびこれらの組み合わせからなるグループから選択されたゲルマニウム・ガス源から、エピタキシャル・ゲルマニウム層を付着させることができる。このようなガス源の組み合わせを使用して、エピタキシャル・シリコン・ゲルマニウム合金層を形成することができる。水素、窒素、ヘリウムおよびアルゴンなどのキャリア・ガスを使用することができる。ある実施形態では、ドープ領域はシリコンを含む。ある実施形態では、ドープ領域は炭素ドープ・シリコン（Ｓｉ：Ｃ）を含む。このＳｉ：Ｃ層は、他のエピタキシ工程のために使用されるのと同じチャンバ内、または専用のＳｉ：Ｃエピタキシ・チャンバ内で成長させることができる。Ｓｉ：Ｃは、約０．２パーセントから約３．０パーセントの範囲の炭素を含み得る。

【0104】

図２６に、本発明の１つまたは複数の実施形態による、製作中のＨＢＦＥＴ２４００の後続の中間構造を示す。この工程では、リソグラフィ技術を使用して、最初のＳｉ層２５４０までＳｉＧｅ層２５５０および２５６０をエッチングするために垂直エッチングが行われる。所定寸法のドレインおよびチャネルを残すように垂直エッチングを行うために、所定寸法を使用したマスクが使用される。

【0105】

例えば、半導体フィンのそれぞれの表面上にハード・マスクが形成される。ハード・マスクは、多層を含む、酸化物、窒化物、酸窒化物またはこれらの任意の組み合わせを含み得る。ある実施形態では、ハード・マスクは、シリコン酸化物またはシリコン窒化物を含み得る。ハード・マスクは、例えば、化学気相付着（ＣＶＤ）、プラズマ化学気相付着（ＰＥＣＶＤ）、化学溶液付着、蒸発などの付着プロセスを使用して形成することができる。ある実施形態では、ハード・マスクは、例えば、上部半導体層の酸化または窒化などの熱プロセスによって形成することができる。ハード・マスクの形成に上記のプロセスの任意の組み合わせを使用することもできる。ハード・マスクは、２０ｎｍから８０ｎｍ、例えば３０ｎｍから６０ｎｍの厚さを有し得る。

【0106】

ある実施形態では、ハード・マスクは、半導体フィンの前に形成される。ハード・マスクは、次に、パターン形成され、パターンが基板２５１０に転写されて、周知のリソグラフィ・プロセスを使用して半導体フィンを形成する。リソグラフィ工程は、ハード・マスク上にフォトレジスト層（図示せず）を塗布することと、フォトレジスト層を所望の照射パターンに露光することと、露光されたフォトレジスト層をレジスト現像液を使用して現像することとを含み得る。エッチング・プロセスは、ドライ・エッチングまたはウェット化学エッチングあるいはその両方を含み得る。使用可能なドライ・エッチング・プロセスの例には、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーションが含まれる。エッチング・プロセスによって、パターン形成されたフォトレジスト層からパターンをハード・マスクに、さらに基板２５１０に転写することができる。ある実施形態では、埋め込み絶縁層（図示せず）がエッチ・ストップとして機能する。半導体フィンの形成後、パターン形成されたフォトレジスト層を、例えばアッシングなどのレジスト除去プロセスを使用して除去することができる。ある実施形態では、半導体フィンは、サイドウォール・イメージ・トランスファ（ＳＩＴ）プロセス（図示せず）を使用して形成される。ＳＩＴプロセスでは、ダミー・マンドレル上にスペーサを形成することができる。ダミー・マンドレルは、除去することができ、残りのスペーサを、上部半導体層をエッチングするためのハード・マスクとして使用することができる。次に、半導体フィンが形成された後でスペーサを除去することができる。

【0107】

図２７に、本発明の１つまたは複数の実施形態による、製作中のＨＢＦＥＴ２４００の後続の中間構造を示す。この工程では、リソグラフィ技術を使用して、Ｓｉ層２５４０をＳｉＧｅ層２５３０までエッチングするように垂直エッチングが行われる。次に、ソース８２５のＳｉＧｅ層２５３０上で時間調節エッチングが行われる。エッチングは、所定持続期間にわたって、またはＳｉＧｅ層２５３０の所定深度Ｓにエッチングするまで行われる。このエッチングは本明細書に記載のように行われる。

【0108】

図２８に、本発明の１つまたは複数の実施形態による、製作中のＨＢＦＥＴ２４００の後続の中間構造を示す。この工程では、ゲート・スタック８４０の側壁スペーサ８４５を作製するために使用される材料を付着させて層２５７０を形成する。層２５７０は、ソース８２５を形成する層２５３０上とドレイン８２７を形成する層２５６０上の、垂直エッチングされたトレンチ内に付着させる。１つまたは複数の実施例では、層２５３０の上の所定高さのスペーサ層２５７０を有するように異方性エッチングが行われる。

【0109】

第１の下部スペーサ２５７０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組み合わせなどの誘電体を含むことができ、周知の付着プロセスを使用して形成することができる。ある実施形態では、第１の下部スペーサ２５７０は、例えば、ガス・クラスタ・イオン・ビーム（Gas Cluster Ion Beam（ＧＣＩＢ））プロセスなどの方向性付着を行うことによって形成される。ＧＣＩＢプロセスは、高い方向性を有し得る付着プロセスである。例えば、方向性付着プロセスにより、ハード・マスクおよび基板２５１０の上面など、デバイスの水平方向に配向している表面上に誘電体を付着させることができるようになり、一方で、半導体フィンの側壁など、デバイスの垂直方向に配向した表面には実質的な量の誘電体を付着させない。

【0110】

図２９に、本発明の１つまたは複数の実施形態による、製作中のＨＢＦＥＴ２４００の後続の中間構造を示す。この工程では、例えば、半導体フィンの間の領域を充填するために、ＨＢＦＥＴ構造の露出面上に層間誘電体（ＩＬＤ）材料２５８０を付着させるように、誘電体充填が行われる。ＩＬＤ２５８０は、例えばシリコン酸化物などの任意の適合する誘電体とすることができる。

【0111】

ＩＬＤ２５８０は、例えば、上部スペーサに対して選択的なＣＭＰ（例えば窒化物上で停止）を使用して研磨することができる。ＣＭＰプロセスを使用して、ＩＬＤ２５８０の上面が上部スペーサ２５７０の上面と同一平面になるようにＩＬＤ２５８０の余分な部分を除去することができる。ある実施形態では、ＩＬＤ２５８０の材料は、（図３０に示すように）後続のエッチング中に、上面２５７０の一部とハード・マスクとをＩＬＤ２５８０に対して選択的に除去することができるように選択される。

【0112】

図３０に、本発明の１つまたは複数の実施形態による、半導体デバイスを製作する例示の方法の中間動作中の、ＩＬＤ開口後のＶＦＥＴ構造の断面図を示す。ある実施形態では、半導体フィンの一部を露出させるようにＩＬＤ２５８０の一部が除去される。別の実施形態では、図３０に示すように、半導体フィンの一部を露出させるようにＩＬＤ２５８０がスペーサ材料２５４０まで除去される。

【0113】

図３１に、本発明の１つまたは複数の実施形態による、製作中の縦型ＨＢＦＥＴ構造の断面図を示す。下部スペーサ８４５層２５７０と、誘電体２５８０の側壁と、半導体フィンの側壁とに高誘電率材料層３１１０を付着させる。高誘電率材料は、ＨｆＯ_２などの誘電体、またはゲート・スタック８４０を形成するのに適合する任意のゲート材料とすることができる。高誘電性ゲート酸化物は、例えば、半導体フィンのチャネル領域（すなわち側壁）と下部スペーサ８４５の上に付着によって形成することができる。

【0114】

高誘電率誘電体層３１１０は、例えば二酸化シリコンよりも高い誘電率を有する高誘電率材料などの任意の適合するゲート材料からなり得る。例示の高誘電率材料としては、例えば、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ａｌ_２Ｏ_３、ＴｉＯ_２、ＳｒＴｉＯ_３、ＬａＡｌＯ_３、Ｙ_２Ｏ_３、ＨｆＯ_ｘＮ_ｙ、ＺｒＯ_ｘＮ_ｙ、Ｌａ_２Ｏ_ｘＮ_ｙ、Ａｌ_２Ｏ_ｘＮ_ｙ、ＴｉＯ_ｘＮ_ｙ、ＳｒＴｉＯ_ｘＮ_ｙ、ＬａＡｌＯ_ｘＮ_ｙ、Ｙ_２Ｏ_ｘＮ_ｙ、ＳｉＯＮ、ＳｉＮ_ｘ、これらのケイ酸塩、およびこれらの合金が含まれ、ｘのそれぞれの値は、個別に０．５から３であり、ｙのそれぞれの値は個別に０から２である。

【0115】

また、１つまたは複数の実施例では、特定の仕事関数を有する金属（ＷＦ金属）の薄い層３１２０を付着させ、その後、導体層３１３０（ゲート充填金属）を付着させることができる。薄い金属層３１２０は、ＦＥＴの閾値電圧を調整するように働く。

【0116】

ゲート導電体層３１３０は、半導体デバイス２４００のゲート電極として機能する、金属またはポリシリコンあるいはその両方、またはその他の材料からなり得る。導電接点は、例えば、金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、プラチナ、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタン・アルミニウム、ケイ化タングステン、窒化タングステン、酸化ルテニウム、ケイ化コバルト、ケイ化ニッケル）、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適切な組み合わせなどの、任意の適合する導電性材料からなり得る。導電性材料は、さらに、付着中または付着後に組み込まれるドーパントを含み得る。ある実施形態では、導電接点３１３０は、銅とすることができ、障壁金属ライナ（図示せず）を含むことができる。障壁金属ライナは、特性を劣化させる可能性がある、周囲の材料への銅の拡散またはドーピングを防止する。例えば、シリコンは銅がドープされると深いトラップを形成する。理想的な障壁金属ライナは、銅の拡散性を十分に制限して銅伝導体を周囲の材料から化学的に分離しなければならず、高電気伝導性を有する必要があり、例えば窒化タンタルおよびタンタル（（ＴａＮ／Ｔａ）、チタン、窒化チタン、コバルト、ルテニウムおよびマンガンなど、である。

【0117】

１つまたは複数の実施例では、付着は、トレンチに上記の層を充填し、例えばＣＭＰプロセスを使用して窒化物層２５７０の表面まで平坦化することによって行うことができる。

【0118】

図３２に、本発明の１つまたは複数の実施形態による、製作中の縦型ＨＢＦＥＴの断面図を示す。前述のようにゲート・スタック層を付着させた後、ゲート・スタック（高誘電率、ＷＦ金属、ゲート充填金属）の異方性エッチングが行われる。例えば、使用されているリソグラフィ・ハードマスク材料に対して選択的なＲＩＥなどの、任意のリソグラフィ法またはエッチング法を使用して除去が行われる。

【0119】

図３３に、本発明の１つまたは複数の実施形態による、製作中の縦型ＨＢＦＥＴ構造の断面図を示す。このＨＢＦＥＴ構造は、上部スペーサ材料３３１０が充填されている。上部スペーサ材料は、層２５７０で使用したのと同じ材料とすることができ、シリコン酸化物シリコン窒化物、シリコン酸窒化物、またはこれらの組み合わせなどの誘電体を含むことができ、周知の付着プロセスを使用して形成することができる。ある実施形態では、スペーサ３３１０は、例えばＧＣＩＢプロセスなどの方向性付着プロセスを使用して付着させる。付着の後、ＣＭＰプロセスが行われる。

【0120】

図３４に、本発明の１つまたは複数の実施形態による、製作中の縦型ＨＢＦＥＴ構造の断面図を示す。ここでは、ミドル・オブ・ライン処理を使用してＨＢＦＥＴ構造２４００がＲＰＵアレイ６００の行電線（８０４が示されている）に接続される。ミドル・オブ・ライン（middle of line（ＭＯＬ））処理は、２５７０および３３１０などのスペーサ層で使用されているシリコン窒化物であるライナを通して接点をエッチングすることを含む。接点エッチングは、シリコン酸化物層とシリコン窒化物層とを通過して、半導体領域、より具体的には、ドレイン８２７を形成するアクティブ結晶半導体領域２５６０との接点を形成する。下部導電層２５３０との（列方向導電体８０８、８１０を形成する）接点が形成される領域において、接点エッチングはシリコン酸化物層とシリコン窒化物層を通過して半導体層２５３０（図示せず）との接点を形成する。

【0121】

１つまたは複数の実施例では、ＭＯＬライナはプラズマ化学気相付着（ＰＥＣＶＤ）を使用して半導体構造上に付着させる。プラズマ化学気相付着を使用することによって、コア領域および周辺領域のトランジスタ間の距離に応じて、コア領域および周辺領域に付着させるＭＯＬライナの量を制御することができる。

【0122】

また、１つまたは複数の実施例では、ＭＯＬライナの付着と同時に、ＨＢＦＥＴと行導電線８０２の中間に絶縁層（図示せず）を付着させる。例えば、絶縁層はシリコン窒化物、シリコン酸化物、シリコン酸窒化物、またはホウリンケイ酸塩ガラス（ＢＰＳＧ）などの絶縁材料を含む。絶縁層は、絶縁材料の複数の層からなってもよい。

【0123】

絶縁層の付着と同時に、ＭＯＬライナを通して接点エッチングが行われる。接点エッチング３４１０は、窒化物層２５７０および３３１０を通して行われる。接点エッチング３４１０は、半導体構造の表面上にあるアクティブ接点（ＣＡ）がＨＢＦＥＴのドレインと電気的に接続されることを可能にする。また、接点３４１０を行電線８０４に接続するために、垂直相互接続層（Ｖ０）３４２０を形成し、付着させる。

【0124】

図３５に、本発明の１つまたは複数の実施形態による、ＨＢＦＥＴ２４００とＲＰＵアレイ６００との間の接続部を示す。図３６に、ＨＢＦＥＴ２４００をＲＰＵアレイ６００に接続するための、本発明の１つまたは複数の実施形態による製作中の縦型ＨＢＦＥＴ構造の断面図を示す。前述のように、行電線８０４とＨＢＦＥＴ２４００の端子との間にアクティブ接点（ＣＡ）が作成される（図３４）。また、導電材料をパターン形成し、ＭＯＬ処理を使用することによって、ＨＢＦＥＴを、ＲＰＵアレイ６００のクロスポイントにおける、キャパシタ１５１０などの他の回路２４１０に接続するためのゲート（ＣＢ）３５１０への接点が作成される。キャパシタ１５１０は、重み記憶キャパシタとすることができる。

【0125】

ＶＦＥＴ構造は、例えばＲＩＥを使用してパターン形成することができる。ある実施形態では、ＲＩＥは基板２５１０に対して選択的である。結果の構造は、本明細書に記載のようなエネルギー障壁８３０を含む。

【0126】

以上に記載したＦＥＴ構造は、ソースとトレインの間に位置する半導体層の上に配置された絶縁体上に形成され、その絶縁体と接触する、ポリシリコンまたは金属あるいはその両方からなるゲート構造を含む。半導体層は、様々なドーパントをその中に含むことができ、ソースとドレインに１つの型のドーピングが行われ、チャネルとエネルギー障壁層とに別の型のドーピングが行われている。ゲート構造に電圧を印加することにより、ソース端子とドレイン端子との間の半導体層内に導電チャネルを作成することができる。制御可能な高抵抗を生じさせるように、これらの構造にはエネルギー障壁８３０が製作されている。

【0127】

本発明の追加の実施形態では、ＦＥＴ構造は、酸化物層によって半導体層から分離されたゲート接点を含む、トンネルＦＥＴと呼ばれる別のＦＥＴ構造を使用することができる。半導体層は、ゲートの電圧の制御が半導体層の２端におけるソース接点とドレイン接点との間の電流の流れに影響を与えるように、複数種類の半導体材料およびドーパントを含むことができる。このようなトンネルＦＥＴ実施形態では、ソースとドレインが同じ型にドープされる拡散ＦＥＴ構造およびＨＢＦＥＴ構造と比較して、トンネルＦＥＴのソースとドレインとが異なる型にドープされる。

【0128】

図３７に、本発明の本発明の１つまたは複数の実施形態によるトンネルＦＥＴ３７００の一実施形態を示す。トンネルＦＥＴ３７００は、前述の拡散ＦＥＴ（例えば図１４参照）と比較すると、エネルギー障壁領域８３０を含まない。その代わりに、トンネルＦＥＴ３７００では、ソース端子８２５全体がＰ＋にドープされ、これは例示の実施例ではＮ＋にドープされるドレイン端子８２７と異なる。なお、他の実施例では、ソース端子８２５がＮ＋にドープされ、ドレイン端子８２７がＰ＋にドープされてもよい。また、チャネル８５０は、ドレイン端子と同じドーパントを使用してドープされるが、ドレイン８２７と比較して低濃度でドープされる。

【0129】

１つまたは複数の実施例では、ドーピングは、イオン注入を使用し、パターン形成されたマスクを使用して一方の領域を被覆した状態で他方の領域をドープすることによって行うことができる。例えば、ドレイン端子８２７をＮ＋にドープする間、ソース端子８２５を被覆してもよく、その後、ドレイン端子８２７を被覆した状態でソース端子８２５をＰ＋にドープする。

【0130】

図３８に、本発明の１つまたは複数の実施形態による、本明細書に記載のトンネルＦＥＴ構造が電流レベルに及ぼす作用を示す。プロット３８１０は拡散ＦＥＴのオン状態を示し、プロット３８２０はオフ状態を示す。両方のプロットにおいて、価電子帯３８３５と伝導帯３８４５が示されている。典型的には、トンネルＦＥＴでは、「オン」状態電流は電荷担体のバンド間トンネル現象によって支配される。電流レベルは、ソース８２５とチャネル８５０の間の障壁の形状によって決まる。このようなＦＥＴの抵抗は、ソース８２５とチャネル８５０のドーピングによって調節することができ、ゲートおよびドレイン・バイアスの関数である。

【0131】

図３９に、本発明の１つまたは複数の実施形態による、本明細書に記載のトンネルＦＥＴ構造が電流レベルに及ぼす作用を示す。図のプロットは、典型的なＦＥＴの第１の伝達特性３９１０と、ソースのドーピングがドレインおよびチャネルのドーピングとは異なるトンネルＦＥＴ３７００の第２の伝達特性３９２０との比較を示す。図からわかるように、トンネルＦＥＴ３７００は、より低い電流を有する。なお、図３９のプロットは、１つの例示の状況からの結果値を示していることと、他の実施例ではプロットは例示されているものとは異なることがあることに留意されたい。

【0132】

図４０に、本発明の１つまたは複数の実施形態による、本明細書に記載のトンネルＦＥＴ構造におけるエネルギー障壁が電流レベルに及ぼす作用を示す。例示のプロットは、トンネルＦＥＴの抵抗を、ソース端子８２５における異なるドーピング濃度による、ゲート電圧の関数として示している。例えば、このプロットは、それぞれ、４×１０^２０ｃｍ^－３（４０１０）、６×１０^２０ｃｍ^－３（４０２０）、８×１０^２０ｃｍ^－３（４０３０）、および１×１０^２１ｃｍ^－３（４０４０）のドーピング濃度を示している。なお、濃度の値は上記の例示の値と異なってもよく、それによってＦＥＴ抵抗を図４０に示すものとは異なるように変化させることができることに留意されたい。

【0133】

図３７に戻って参照すると、トンネルＦＥＴ構造は、デバイス領域内の所定のチャネル領域８５０の上のゲート・スタック８４０（例えば、ゲート誘電体層８４１と、ゲート誘電体層８４１上のゲート導体層８４２と、ゲート導体層８４２上の窒化物キャップ層などのキャップ層８４３）をさらに含む。また、ゲート・スタック８４０の対向する両側にゲート側壁スペーサ８４５が形成される。

【0134】

また、トンネルＦＥＴ３７００に重みを記憶するために、ＦＥＴデバイス３７００のゲート電位が特定の値に維持される。これは、異なる構造によって実現可能である。

【0135】

図４１に、本発明の１つまたは複数の実施形態による、トンネルＦＥＴ３７００に重みを記憶するための一実施形態を示す。トンネルＦＥＴ３７００は、例えばＲＰＵアレイ６００のクロスポイントのそれぞれにおける他の回路２４１０からキャパシタ１５１０に接続される。ゲート電圧を供給するためにプレートに電荷が蓄積され、蓄積される電荷は、ＲＰＵアレイ６００内のクロスポイントに記憶される重みを表す。なお、図を簡単にするために、図４１にはＦＥＴデバイス３７００の各部のうちの一部のみが示されていることに留意されたい。

【0136】

図４２に、本発明の１つまたは複数の実施形態による、トンネルＦＥＴ３７００に重みを記憶するための一実施形態を示す。ゲート・スタック８４０にフローティング・ゲートなどの電荷蓄積層１６１０が付加されている。電荷蓄積層１６１０には、ゲート電圧を供給するために電荷を蓄積することができる。電荷蓄積層１６１０はポリシリコンからなる。１つまたは複数の実施例では、電荷蓄積層１６１０の後に別のゲート誘電体層８４１が付加され、その後、電極のための導体層８４２などの他の層がゲート・スタック８４０に付加される。

【0137】

図４３に、本発明の１つまたは複数の実施形態による、トンネルＦＥＴ３７００に重みを記憶するための別の実施形態を示す。ここでは、ゲート・スタックがゲート誘電体層８４１と、それに続く第１の導体層８４２を含む。その後、二酸化ハフニウム（ＨｆＯ_２）からなるものなどの強誘電体層１７１０が付加される。強誘電体層１７１０の分極が、ゲート電圧を供給する。また、ゲート・スタック８４０は、制御ゲート電極を形成するための第２の導体層８４２を含む。第１の導体層８４２は、強誘電体層１７１０の脱分極という技術的課題に対処する。

【0138】

本明細書に記載のＦＥＴ構造は、例えばエネルギー障壁８３０のため、またはソースおよびドレイン／チャネルの異なるドーピングのために、非対称な構造をもたらす。デバイスのこの非対称な構造のため、読み出しがフォワード時とバックワード時とで異なる方式で適用される。

【0139】

図４４に、本発明の１つまたは複数の実施形態による、本明細書に記載の非対称ＦＥＴ構造を備えたＲＰＵアレイを使用したフォワード・パスを示す。図のように、ＲＰＵアレイ６００は各クロスポイントにおいて非対称ＦＥＴ４４００（拡散ＦＥＴ８００、ＨＢＦＥＴ１４００、またはトンネルＦＥＴ３７００）を含む。フォワード・パス時、ＲＰＵアレイ６００の各行に電圧パルス４４２０が印加され、列における結果の電流が電流積算器４４１０を使用して合計される。フォワード・パスでは、ＦＥＴ４４００のソース端子８２５が対応する列の電流積分器４４１０に接続され、ＦＥＴ４４００のドレイン端子８２７に正パルスが印加される。したがって、フォワード・パス時、ＦＥＴ４４００を通る電流はＦＥＴ４４００の制御可能な抵抗の作用を受ける。

【0140】

図４５に、本発明の１つまたは複数の実施形態による、本明細書に記載の非対称ＦＥＴ構造を備えたＲＰＵアレイを使用したバックワード・パスを示す。図のように、ＲＰＵアレイ６００は、各クロスポイントにおいて非対称ＦＥＴ４４００（拡散ＦＥＴ８００、ＨＢＦＥＴ１４００またはトンネルＦＥＴ３７００）を含む。バックワード・パス時、ＲＰＵアレイ６００の各列に電圧パルス４４２０が印加され、行における結果の電流が電流積算器４４１０を使用して合計される。バックワード・パス時、ソース８２５およびドレイン８２７におけるベース電圧が正値＋Ｖにシフトされる。ＦＥＴ４４００のドレイン端子８２７が対応する行の電流積算器４４１０に接続され、ＦＥＴ４４００のソース端子８２５に負パルスが印加される。したがって、バックワード・パス時、ＦＥＴ４４００を通る電流はＦＥＴ４４００の制御可能抵抗の作用を受ける。

【0141】

また、本発明の１つまたは複数の実施形態によると、ＲＰＵアレイ６００は対称ＦＥＴ構造を使用して実装することができる。エネルギー障壁８３０を含む拡散方式ＦＥＴ８００およびＨＢＦＥＴ１８００を、ＦＥＴデバイス構造を対称にするようにドレイン側に実質的に同じエネルギー障壁８３０’を備えて製作することができる。

【0142】

図４６に、本発明の１つまたは複数の実施形態による、拡散ＦＥＴの例示の対称半導体構造を示す。この実施形態では、拡散ＦＥＴが、ソース８２５とチャネル８５０の間の第１のエネルギー障壁８３０と、チャネル８５０とドレイン８２７の間の第２のエネルギー障壁８３０’との、１対のエネルギー障壁を含む。エネルギー障壁領域８３０および８３０’は、チャネル８５０よりも高濃度にドープされた同じ材料からなる。

【0143】

図４７に、本発明の１つまたは複数の実施形態による、ＨＢＦＥＴの例示の対称半導体構造を示す。この実施形態では、ＨＢＦＥＴは、ソース８２５とチャネル８５０の間の第１のエネルギー障壁８３０と、チャネル８５０とドレイン８２７の間の第２のエネルギー障壁８３０’との、１対のエネルギー障壁を含む。エネルギー障壁領域８３０および８３０’は、ＩＩＩ－Ｖ構造とＳｉ－ＳｉＧｅ構造のいずれを使用するかに応じて、リン化インジウム（ＩｎＰ）またはＳｉなどの、ヘテロ障壁を形成するための同じ材料からなる。

【0144】

本明細書では本発明の様々な実施形態について関連する図面を参照しながら説明している。本発明の範囲から逸脱することなく他の実施形態も考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（例えば、上、下、隣接など）が記載されているが、当業者は、本明細書に記載の位置関係の多くは、向きが変更されても記載されている機能が維持される場合、向きには依存しないことがわかるであろう。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本発明はこの点に関して限定的であることが意図されていない。同様に、「結合される」という用語とその変形は、２つの要素の間に通信経路を有することを表し、要素間に介在要素／接続部がない要素間の直接接続を含意しない。これら変形のすべては、本明細書の一部とみなされる。したがって、実体間の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。間接的位置関係の一例として、本説明で層「Ａ」を層「Ｂ」の上に形成すると言う場合、層「Ａ」と層「Ｂ」の関連特性および機能が介在層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の介在層（例えば層「Ｃ」）がある状況を含む。

【0145】

特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「含んでいる（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）、「含んでいる（ｉｎｃｌｕｄｅｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有している（ｈａｓ）」、「有する（ｈａｖｉｎｇ）」、「含んでいる（ｃｏｎｔａｉｎｓ）」、または「含む（ｃｏｎｔａｉｎｉｎｇ）」という用語またはこれらの任意のその他の変形は、非排他的包含を含むものと意図されている。例えば、列挙されている要素を含む組成物、混合物、プロセス、方法、物、または装置は、必ずしもそれらの要素のみには限定されず、明示的に記載されていないかまたはそのような組成物、混合物、プロセス、方法、物、または装置に固有の他の要素を含み得る。

【0146】

さらに、本明細書では「例示の」という用語を使用して、「例、事例または例示となる」ことを意味する。「例示の」として本明細書に記載されているいずれの実施形態または設計も、必ずしも他の実施形態または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。「少なくとも１つの」および「１つまたは複数の」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むものと理解される。「接続」という用語は、間接的な「接続」と直接的な「接続」とを含み得る。

【0147】

本明細書で「一実施形態」「ある実施形態」、「例示の実施形態」などと言う場合、それは、記載されているその実施形態が、特定の特徴、構造または特性を含み得るが、すべての実施形態がその特定の特徴、構造または特性を備えていてもいなくてもよいことを示している。また、そのような語句は必ずしも同じ実施形態を指していない。さらに、ある実施形態に関連して特定の特徴、構造または特性が記載されている場合、明示的に記載されているか否かを問わず、そのような特徴、構造または特性を他の実施形態に関連して備えることが他の当業者の知識の範囲内にあるものと認められる。

【0148】

以下の説明において、「上」、「下」、「右」、「左」、「垂直」、「水平」、「上部」、「下部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「～の上に（ａｔｏｐ）」、「～上に（ｏｎ ｔｏｐ）」、「～の上に位置する」または「～上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に境界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の境界面に中間の導電層、絶縁層または半導体層なしに接続されることを意味する。

【0149】

「約」、「実質的に」、「ほぼ」という用語およびこれらの変形は、本願の出願の時点で利用可能な機器に基づく特定の数量の測定に付随する誤差を含むことが意図されている。例えば、「約」は、記載されている値の±８％もしくは５％、または２％の範囲を含み得る。

【0150】

例えば「第２の要素に対して選択的な第１の要素」などの、「～に対して選択的」という用語は、第１の要素がエッチングされることができ、第２の要素がエッチ・ストップとして機能することができることを意味する。

【0151】

「共形の」という用語（例えば共形の層）は、その層の厚さがすべての表面で実質的に同じであること、または厚さのばらつきがその層の公称厚さの１５％未満であることを意味する。

【0152】

「エピタキシャル成長または付着あるいはその両方」および「エピタキシャル形成された、またはエピタキシャル成長させた、あるいはその両方の」という用語は、半導体材料（結晶性材料）の、別の半導体材料（結晶性材料）の付着面上での成長であって、成長させる半導体材料（結晶性オーバーレイヤ）が付着面（シード材料）の半導体材料と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル付着プロセスでは、付着原子が付着面の原子の結晶配列の方向に向くように表面上を動き回るのに十分なエネルギーを有して、半導体基板の付着面に到着するように、ソース・ガスによって供給される化学反応物質が制御可能であり、システム・パラメータを設定することができる。エピタキシャル成長半導体材料は、そのエピタキシャル成長材料が形成される付着面と実質的に同じ結晶特性を有することができる。例えば、｛１００｝配向結晶面上に付着させたエピタキシャル成長半導体材料は、｛１００｝配向を呈することができる。本発明のある実施形態では、エピタキシャル成長または付着あるいはその両方のプロセスは、半導体表面上での形成に対して選択的とすることができ、二酸化シリコンまたはシリコン窒化物表面などの露出面上に材料を付着させることもさせないことも可能である。

【0153】

本明細書で前述したように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製作に関する従来の技術については本明細書では詳細に説明している場合もしていない場合もある。ただし、背景技術として、本発明の１つまたは複数の実施形態を実装する際に利用可能な半導体デバイス製作プロセスのより一般的な説明を以下に示す。本発明の１つまたは複数の実施形態を実装する際に使用される特定の製作作業は、個々には周知の場合があるが、本発明の作業またはその結果の構造あるいはその両方の、記載されている組み合わせは固有のものである。したがって、本発明による半導体デバイスの製作に関連して説明する作業の固有の組み合わせは、半導体（例えばシリコン）基板上で実施される、個々には周知の様々な物理的および化学的プロセスを使用しており、それらの一部について以下の各段で説明する。

【0154】

一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜付着と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。付着は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相付着（ＰＶＤ）、化学気相付着（ＣＶＤ）、電気化学付着（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近では原子層堆積（ＡＬＤ）などがある。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。例えば、反応性イオン・エッチング（ＲＩＥ）は、化学反応性プラズマを使用して、露出表面から材料の一部を取り除くイオンの衝撃に材料をさらすことにより、半導体材料のマスクされたパターンなどの材料を除去するドライ・エッチングの一種である。プラズマは、典型的には、電磁界により低圧（真空）下で生成される。半導体ドーピングは、例えば、一般には、拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドープすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（例えばポリシリコン、アルミニウム、銅など）と絶縁体（例えば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを製作し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成する。半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフ・イメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの電線とを製作するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。

【0155】

図面中のフローチャートおよびブロック図は、本発明の様々な実施形態による製作または作業方法あるいはその両方の可能な実装形態を示す。方法の様々な機能／作業が流れ図にブロックで表されている。代替実装形態によっては、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、関与する機能に応じて、実際には実質的に並行して実行されてよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。

【0156】

例示のために本発明の様々な実施形態に関する説明を示したが、網羅的であること、または本明細書に記載の実施形態に限定することを意図したものではない。記載されている実施形態の範囲および思想から逸脱することなく、当業者には多くの変更および変形が明らかとなるであろう。本明細書で使用されている用語は、実施形態の原理、実際の適用、または市場にある技術に優る技術的改良を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解することができるようにするために選択されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】