特許 7356573 信号補正方法及び装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-26

(45)【発行日】2023-10-04

(54)【発明の名称】信号補正方法及び装置

(51)【国際特許分類】

   H04L 25/49 20060101AFI20230927BHJP

【ＦＩ】

H04L25/49 Z

H04L25/49 L

【請求項の数】 6

(21)【出願番号】P 2022508572

(86)(22)【出願日】2020-09-16

(65)【公表番号】

(43)【公表日】2022-10-17

(86)【国際出願番号】 CN2020115478

(87)【国際公開番号】W WO2021052347

(87)【国際公開日】2021-03-25

【審査請求日】2022-02-09

(31)【優先権主張番号】201910881843.X

(32)【優先日】2019-09-18

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】516010548

【氏名又は名称】セインチップス テクノロジー カンパニーリミテッド

(74)【代理人】

【識別番号】100112656

【弁理士】

【氏名又は名称】宮田 英毅

(74)【代理人】

【識別番号】100089118

【弁理士】

【氏名又は名称】酒井 宏明

(74)【代理人】

【識別番号】110002505

【氏名又は名称】弁理士法人航栄事務所

(72)【発明者】

【氏名】ルー シャオファン

【審査官】吉江 一明

(56)【参考文献】

【文献】米国特許出願公開第２０１９／００４４７６６（ＵＳ，Ａ１）

【文献】特開２０１９－００９５０４（ＪＰ，Ａ）

【文献】国際公開第２０１８／０７５２３９（ＷＯ，Ａ１）

【文献】特開２０１７－１６７３１４（ＪＰ，Ａ）

【文献】特表２０１６－５３０７３８（ＪＰ，Ａ）

【文献】北村 拓也，PAM-4 信号伝送波形の考察とその非線形性補正，群馬大学大学院理工学府 理工学専攻電子情報・数理教育プログラム，2017年03月31日，pp.1-51，https://core.ac.uk/download/pdf/141880191.pdf

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ２５／４９

(57)【特許請求の範囲】

【請求項1】

変調待ちビットシーケンスにおける各変調シンボルに対応する複数のビットに対してそれぞれ予等化処理を行い、予等化処理の結果を加算して第１の変調シンボルを得ることと、
第１の変調シンボルに対して非線形プリディストーション処理を行って第２の変調シンボルを得ることと、を含み、
前記各変調シンボルに対応する複数のビットに対してそれぞれ行われる予等化処理は、それぞれの等化係数を有し、
前記それぞれの等化係数に対応する予め設定された重みを乗じ、前記予め設定された重みに応じて前記等化係数を調整することを更に含む
信号補正方法。

【請求項2】

第１の変調シンボルに対して非線形プリディストーション処理を行って第２の変調シンボルを得ることは、
ルックアップテーブルを用いて、前記第１の変調シンボルから前記第２の変調シンボルへのマッピングを実現すること、
又は、
ルックアップテーブルを用いて、前記第１の変調シンボルから出力シンボル補正値へのマッピングを実現することを含み、前記第１の変調シンボルに出力シンボル補正値を加算して前記第２の変調シンボルを得る
請求項１に記載の方法。

【請求項3】

請求項１または２に記載の信号補正方法を実行するためのコンピュータ実行可能命令を記憶する
コンピュータ可読記憶媒体。

【請求項4】

プロセッサとメモリを含み、メモリには、請求項１または２に記載の信号補正方法を実行するための、プロセッサ上で実行可能なコンピュータプログラムが記憶されている
信号補正を実現する装置。

【請求項5】

ビット分離予等化処理モジュールと、非線形プリディストーションモジュールと、を備える信号補正装置であって、
ビット分離予等化処理モジュールは、各変調シンボルに対応する複数のビットにそれぞれ対応する複数の予等化プロセッサと、第１の加算器と、を含み、
前記複数の予等化プロセッサは、変調待ちビットシーケンスにおける各変調シンボルに対応する複数のビットに対してそれぞれ予等化処理を行うように設けられ、
第１の加算器は、前記複数の予等化プロセッサの処理結果を加算して第１の変調シンボルを得るように設けられ、
非線形プリディストーションモジュールは、第１の変調シンボルに対して非線形プリディストーション処理を行って第２の変調シンボルを得るように設けられ、
異なる前記予等化プロセッサは、それぞれの等化係数を有し、
各予等化プロセッサは、前記予等化プロセッサの等化係数に対応する予め設定された重みを乗じ、前記予め設定された重みに応じて前記予等化プロセッサの等化係数を調整するように設けられる
信号補正装置。

【請求項6】

前記非線形プリディストーションモジュールは、ルックアップテーブルを用いて前記第１の変調シンボルから前記第２の変調シンボルへのマッピングを実現するように設けられ、
又は、
前記非線形プリディストーションモジュールは、ルックアップモジュールと第２の加算器を含み、
ルックアップモジュールは、ルックアップテーブルを用いて前記第１の変調シンボルから出力シンボル補正値へのマッピングを実現するように設けられ、
第２の加算器は、前記第１の変調シンボルに出力シンボル補正値を加算して前記第２の変調シンボルを得るように設けられる
請求項５に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、２０１９年９月１８日に中国特許庁に提出された、出願番号を２０１９１０８８１８４３．Ｘとする中国特許出願の優先権を主張し、当該出願のすべての内容を参照により援用する。

【0002】

本願は、電子回路技術、例えば、信号補正方法及び装置に関するが、これらに限定されない。

【背景技術】

【0003】

データレートを向上させるために、高速シリアル通信回路（ＳＥＲＤＥＳ）は２つの進化方向を有し、１つはより速いシンボルレートを用いること、即ち、シンボル周期を短縮することであり、もう１つは、送信シンボル当たり、より多くの情報ビットを変調できるようにすること、即ち、高次変調を用いることである。これらの進化方式を実現するためには、送信機のさらなる高性能化が求められる。

【0004】

データレートの向上に伴い、送信機の予等化は高速シリアル通信回路において最も重要な機能の１つとなっており、高次変調の導入に伴い送信機アナログ回路の非線形特性が顕著となり、システムの性能を制限する要因の１つとなっている。また、高速かつ低消費電力の高速シリアル通信回路が必要とされていることも、送信機の性能に課題をもたらしている。

【発明の概要】

【0005】

本願は、高速シリアル通信における送信端信号に対する補正を簡単に実現でき、演算量を大きく低減できる信号補正方法及び装置を提供する。

【0006】

本願は、変調待ちビットシーケンスにおける各変調シンボルに対応する複数のビットに対してそれぞれ予等化処理を行い、予等化処理の結果を加算して第１の変調シンボルを得ることと、
第１の変調シンボルに対して非線形プリディストーション処理を行って第２の変調シンボルを得ることと、を含む
信号補正方法を提供する。

【0007】

本願は、上記のいずれかに記載の信号補正方法を実行するためのコンピュータ実行可能命令を記憶する、コンピュータ可読記憶媒体をさらに提供する。

【0008】

本願は、プロセッサとメモリを含み、メモリには、上記のいずれかに記載の信号補正方法のステップを実行するための、プロセッサ上で実行可能なコンピュータプログラムが記憶されている、信号補正を実現する装置をさらに提供する。

【0009】

本願は、ビット分離予等化処理モジュールと、非線形プリディストーションモジュールと、を備える信号補正装置であって、
ビット分離予等化処理モジュールは、各変調シンボルに対応する複数のビットにそれぞれ対応する複数の予等化プロセッサと、第１の加算器と、を含み、
前記複数の予等化プロセッサは、変調待ちビットシーケンスにおける各変調シンボルに対応する複数のビットに対してそれぞれ予等化処理を行うように設けられ、
前記第１の加算器は、前記複数の予等化プロセッサの処理結果を加算して第１の変調シンボルを得るように設けられ、
非線形プリディストーションモジュールは、第１の変調シンボルに対して非線形プリディストーション処理を行って第２の変調シンボルを得るように設けられる
信号補正装置をさらに提供する。

【図面の簡単な説明】

【0010】

【図1】図１は、本願の信号補正方法のフローチャートである。

【図2】図２は、本願の信号補正装置の組成構造模式図である。

【図3】図３は、本願の第１の実施例における信号補正を実現する模式図である。

【図4】図４は、本願の第１の実施例における、予等化処理によるアイ・ダイヤグラムの非線形の調整の例を示す図である。

【図5】図５は、本願の第２の実施例における信号補正を実現する模式図である。

【図6】図６は、本願の第３の実施例における信号補正を実現する模式図である。

【図7】図７は、本願の第３の実施例における非線形プリディストーション処理の模式図である。

【発明を実施するための形態】

【0011】

本願の典型的な配置において、コンピューティングデバイスは、少なくとも１つのプロセッサ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ，ＣＰＵ）、入出力インタフェース、ネットワークインタフェース、及びメモリを含む。

【0012】

メモリは、コンピュータ可読媒体における非永久メモリ、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＲＡＭ）、及び／又はリードオンリーメモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ，ＲＯＭ）若しくはフラッシュメモリ（ｆｌａｓｈ ＲＡＭ）等の不揮発性メモリなどの形態を含むことができる。メモリは、コンピュータ可読媒体の一例である。

【0013】

コンピュータ可読媒体は、永久及び非永久、着脱可能及び非着脱可能媒体を含んでよく、任意の方法又は技術によって情報の記憶を実現してよい。情報は、コンピュータ可読命令、データ構造、プログラムのモジュール又は他のデータであってもよい。コンピュータの記憶媒体の例としては、位相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＰＲＡＭ）、スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＲＡＭ）、他のタイプのランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、電気的消去可能プログラマブルリードオンリーメモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ，ＥＥＰＲＯＭ）、フラッシュメモリ又は他のメモリ技術、コンパクトディスクリードオンリーメモリ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ，ＣＤ－ＲＯＭ）、デジタル多用途ディスク（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ，ＤＶＤ）又は他の光学記憶、磁気カセット、磁気テープ磁気ディスク記憶又は他の磁気記憶デバイス、又は任意の他の非伝送媒体が挙げられるが、これらに限定されず、コンピューティングデバイスによってアクセス可能な情報を記憶するように設けられてもよい。本明細書の定義によれば、コンピュータ可読媒体は、変調されたデータ信号及び搬送波などの非一時的コンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｍｅｄｉａ）を含まない。

【0014】

本願の目的、技術案及び利点をより明確にするために、以下では本願の実施例について、図面を参照して詳細に説明する。なお、本願における実施例及び実施例における特徴は、矛盾しない限り、互いに任意に組み合わせることができる。

【0015】

図１は、本願の信号補正方法のフローチャートである。図１に示すように、ステップ１００からステップ１０１が含まれる。

【0016】

ステップ１００では、変調待ちビットシーケンスにおける各変調シンボルに対応する複数のビットに対してそれぞれ予等化処理を行い、予等化処理の結果を加算して第１の変調シンボルを得る。

【0017】

１つの例示的な例では、各変調シンボルに対応する複数のビットに対してそれぞれ行われる予等化処理は、それぞれの等化係数を有する。例えば、１つの変調シンボルが２ビットを含むと仮定すると、一方のビットに対して予等化処理を行うための等化係数はＣ１（ｉ）であり、他方のビットに対して予等化処理を行うための等化係数はＣ２（ｉ）である。ここで、ｉ＝０，１，２，．．．，Ｌであり、Ｌは線形等化器の長さである。

【0018】

１つの例示的な例では、本願は、予め設定された重みに応じて前記等化係数を調整することをさらに含む。

【0019】

言い換えると、本願の予等化処理の等化係数は、重みによって調整されてもよい。例えば、１つの変調シンボルが、それぞれ４レベル振幅変調（４－ｌｅｖｅｌ Ｐｕｌｓｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ，ＰＡＭ４）の上位ビット及び下位ビットである２ビットを含むと仮定する。上位ビットの１つに対して予等化処理を行うための等化係数はＣ１（ｉ）＝Ｋ１×Ｃ０（ｉ）であり、下位ビットに対して予等化処理を行うための等化係数はＣ２（ｉ）＝Ｋ２×Ｃ０（ｉ）であり、ここで、ｉ＝０，１，２，．．．，Ｌであり、Ｌは線形等化器の長さである。Ｋ１、Ｋ２は等化係数の重みである。重みＫ１、Ｋ２に対する調整によって、Ｋ１がＫ２の２倍に等しい場合、出力される第１の変調シンボルのＰＡＭ４アイ・ダイヤグラムの上目の高さ及び下目の高さは、中目の高さに等しくなり、Ｋ１がＫ２の２倍よりも小さい場合、出力される第１の変調シンボルのＰＡＭ４アイ・ダイヤグラムの上目の高さ及び下目の高さは、中目の高さよりも大きくなり、Ｋ１がＫ２の２倍よりも大きい場合、出力されるＰＡＭ４アイ・ダイヤグラムの上目の高さ及び下目の高さは、中目の高さよりも小さくなる。即ち、適切な重みＫ１とＫ２の比例関係を選択することにより、複数のビットがそれぞれ予等化処理を行う過程でアイ・ダイヤグラムの非線形を調整することができ、つまり、適切なＫ１とＫ２の比例関係を選択することにより、本願の予等化処理に非線形プリディストーションを巧みに組み合わせることができる。

【0020】

１つの例示的な例では、重みは実際の応用場面に応じて予め設定されてもよい。

【0021】

本願では、重みを用いて複数のビットに対してそれぞれ行われる予等化処理の等化係数を調整することにより、本願の予等化処理に非線形プリディストーションを巧みに組み合わせ、信号補正に対する処理を大幅に簡略化し、演算量を低減する。

【0022】

ステップ１０１では、第１の変調シンボルに対して非線形プリディストーション処理を行って第２の変調シンボルを得る。

【0023】

１つの例示的な例では、ルックアップテーブルを用いて、入力シンボル（即ち、第１の変調シンボル）から出力シンボル（即ち、第２の変調シンボル）へのマッピングを実現することができる。

【0024】

１つの例示的な例では、このステップは、
ルックアップテーブルを用いて、入力シンボル（即ち、第１の変調シンボル）から出力シンボル補正値へのマッピングを実現することと、
入力シンボル（即ち、第１の変調シンボル）に出力シンボル補正値を加算して出力シンボル（即ち、第２の変調シンボル）を得ることと、を含んでよい。

【0025】

本願では、変調待ちビットシーケンスにおける各変調シンボルに対応する複数のビットに対してそれぞれ予等化処理を行い、予等化処理の結果に対して簡単な加算処理を行った後に非線形プリディストーション処理を行うことにより、高速シリアル通信における送信端信号に対する補正を簡単に実現し、演算量を大幅に低減し、ひいては送信機の性能を向上させる。

【0026】

本発明の実施例は、上記実施例のいずれかに記載の信号補正方法を実行するためのコンピュータ実行可能命令を記憶する、コンピュータ可読記憶媒体をさらに提供する。

【0027】

本発明の実施例は、プロセッサとメモリを含み、メモリには、上記実施例のいずれかに記載の信号補正方法を実行するための、プロセッサ上で実行可能なコンピュータプログラムが記憶されている、信号補正を実現する装置をさらに提供する。

【0028】

図２は、本願の信号補正装置の組成構造模式図である。図２に示すように、本願の信号補正装置は、少なくともビット分離予等化処理モジュールと、非線形プリディストーションモジュールと、を備え、ビット分離予等化処理モジュールは、各変調シンボルに対応する複数のビット（図２に示す各変調シンボルがｍビットに対応）にそれぞれ対応する複数の予等化プロセッサ（図２に示すｍ個の予等化プロセッサ）と、第１の加算器と、を含み、
複数の予等化プロセッサは、変調待ちビットシーケンスにおける各変調シンボルに対応する複数のビットに対してそれぞれ予等化処理を行うように設けられ、
第１の加算器は、複数の予等化プロセッサの処理結果を加算して第１の変調シンボルを得るように設けられ、
非線形プリディストーションモジュールは、第１の変調シンボルに対して非線形プリディストーション処理を行って第２の変調シンボルを得るように設けられる。

【0029】

１つの例示的な例では、異なる予等化プロセッサは、それぞれの等化係数を有する。

【0030】

１つの例示的な例では、各予等化プロセッサは、予め設定された重みに応じて前記予等化プロセッサの等化係数を調整するようにさらに設けられる。つまり、予等化プロセッサの等化係数は、重みによって調整されてもよい。本願では、重みを用いて複数のビットに対してそれぞれ行われる予等化処理の等化係数を調整することにより、本願の予等化処理に非線形プリディストーションを巧みに組み合わせ、信号補正に対する処理を大幅に簡略化し、演算量を低減する。

【0031】

１つの例示的な例では、非線形プリディストーションモジュールは、ルックアップテーブルを用いて入力シンボル（即ち、第１の変調シンボル）から出力シンボル（即ち、第２の変調シンボル）へのマッピングを実現するように設けられる。

【0032】

１つの例示的な例では、非線形プリディストーションモジュールは、ルックアップモジュールと第２の加算器を含み、
ルックアップモジュールは、ルックアップテーブルを用いて入力シンボル（即ち、第１の変調シンボル）から出力シンボル補正値へのマッピングを実現するように設けられ、
第２の加算器は、入力シンボル（即ち、第１の変調シンボル）に出力シンボル補正値を加算して出力シンボル（即ち、第２の変調シンボル）を得るように設けられる。

【0033】

本願では、変調待ちビットシーケンスにおける各変調シンボルに対応する複数のビットに対してそれぞれ予等化処理を行い、予等化処理の結果に対して簡単な加算処理を行った後に非線形プリディストーション処理を行うことにより、高速シリアル通信における送信端信号に対する補正を簡単に実現し、演算量を大幅に低減し、ひいては送信機の性能を向上させる。

【0034】

以下では、具体的な実施例を組み合わせて本願を詳細に説明する。

【0035】

第１の実施例は、高速シリアル通信における高次変調に利用可能な送信端予等化及び非線形補正方法を提供する。第１の実施例では、図３に示すように、入力データは変調待ちビットシーケンスであり、Ｂ１（ｋ）と表記され、ｋ＝１，２，３，．．．，Ｋ，．．．である。ビット分離予等化処理モジュール１１は、各変調シンボルに対応する複数のビットに対して予等化操作を行い、予等化された第１の変調シンボルＳ１１を出力し、非線形プリディストーション処理モジュール１２は、予等化された第１の変調シンボルＳ１１に対してルックアップテーブルを用いて非線形プリディストーション処理を実現し、非線形プリディストーション後の第２の変調シンボルＳ１２を出力する。

【0036】

第１の実施例では、入力された変調待ちビットシーケンスＢ１（ｋ）が１１２Ｇｂｐｓ信号であり、変調方式にＰＡＭ４を用い、出力されたシンボルレートが５６Ｇｓｐｓであると仮定する。

【0037】

図３に示すように、ビット分離予等化処理モジュール１１は予等化プロセッサ１１１と予等化プロセッサ１１２を含み、変調待ちビットシーケンスＢ１（ｋ）における各変調シンボルに対応する２つの変調待ちビットは、それぞれ予等化プロセッサ１１１と予等化プロセッサ１１２に入力され、そして、第１の加算器により、予等化プロセッサ１１１の出力結果Ｓ１１１と予等化プロセッサ１１２の出力結果Ｓ１１２とを加算処理して、予等化処理後の第１の変調シンボルＳ１１を出力する。１つの例示的な例では、予等化プロセッサ１１１と予等化プロセッサ１１２は、下記の線形予等化処理を含んでもよい。

【0038】

Ｓ１１１（ｎ）＝Σｉ（Ｃ１１１（ｉ）×Ｂ１（２（ｎ＋ｉ）－１））；
Ｓ１１２（ｎ）＝Σｉ（Ｃ１１２（ｉ）×Ｂ１（２（ｎ＋ｉ）））；

【0039】

ここで、Ｃ１１１（ｉ）は予等化プロセッサ１１１のｉ番目の等化係数であり、Ｃ１１２（ｉ）は予等化プロセッサ１１２のｉ番目の等化係数であり、ｉ＝０，１，２，．．．，Ｌであり、Ｌは線形等化器の長さである。Ｓ１１１（ｎ）は予等化プロセッサ１１１のｎ番目の変調シンボルの１番目のビットの出力結果であり、Ｓ１１２（ｎ）は予等化プロセッサ１１２のｎ番目の変調シンボルの２番目のビットの出力結果であり、ｎ＝１，２，３，．．．，Ｎ，．．．であり、Ｎは変調待ちビットシーケンスＢ１（ｋ）における変調シンボルの数である。

【0040】

１つの例示的な例では、予等化プロセッサ１１１と予等化プロセッサ１１２は、分散アルゴリズム（Ｄｉｓｔｒｉｂｕｔｅｄ Ａｒｉｔｈｍｅｔｉｃ）構造を用いて実現してもよい。

【0041】

予等化処理後のＳ１１１（ｎ）とＳ１１２（ｎ）は、第１の加算器によって以下の処理を行った後に第１の変調シンボルＳ１１を得る。

【0042】

Ｓ１１（ｎ）＝Ｓ１１１（ｎ）＋Ｓ１１２（ｎ），ｎ＝１，２，３，．．．，Ｎ，．．．。

【0043】

第１の実施例では、ＰＡＭ４の変調マッピング関係には１１－＞３，１０－＞１，０１－＞－１，００－＞－３が含まれている。つまり、Ｂ１（ｋ），ｋ＝１，２，３，．．．，Ｋ，．．．において、奇数ビットは最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ，ＭＳＢ）であり、偶数ビットは最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ，ＬＳＢ）であり、ＭＳＢのベースはＬＳＢのベースの２倍である。

【0044】

図４に示すように、ｉ＝０，１，２，．．．，Ｌであり、Ｌは線形等化器の長さである。Ｃ１１１（ｉ）がＣ１１２（ｉ）の２倍に等しい場合、出力される第１の変調シンボルＳ１１のＰＡＭ４アイ・ダイヤグラムの上目の高さｈ＿ｕ及び下目の高さｈ＿ｌは、中目の高さｈ＿ｍに等しく、Ｃ１１１（ｉ）がＣ１１２（ｉ）の２倍よりも小さい場合、出力される第１の変調シンボルＳ１１のＰＡＭ４アイ・ダイヤグラムの上目の高さｈ＿ｕ及び下目の高さｈ＿ｌは、中目の高さｈ＿ｍよりも大きく、Ｃ１１１（ｉ）がＣ１１２（ｉ）の２倍より大きい場合、出力されるＳ１１のＰＡＭ４アイ・ダイヤグラムの上目の高さｈ＿ｕ及び下目の高さｈ＿ｌは、中目の高さｈ＿ｍよりも小さい。即ち、適切なＣ１１１（ｉ）とＣ１１２（ｉ）の比例関係を選択することにより、複数のビットがそれぞれ予等化処理を行う過程でアイ・ダイヤグラムの非線形を調整することができ、つまり、適切なＣ１１１（ｉ）とＣ１１２（ｉ）の比例関係を選択することにより、本願の予等化処理に非線形プリディストーションを巧みに組み合わせることができる。１つの例示的な例では、適切なＣ１１１（ｉ）とＣ１１２（ｉ）の比例関係を選択するという目的を達成するために、重みを用いて、異なる応用場面に応じて複数のビットがそれぞれ行った予等化処理の等化係数を調整することができる。

【0045】

第１の実施例では、第１の変調シンボルＳ１１の固定点ビット幅は４ビットであり、第２の変調シンボルＳ１２の固定点ビット幅は４ビットである。１つの例示的な例では、ルックアップテーブルは以下のように示され、ルックアップテーブルにおけるデータは４ビットの補数を用いて表されることができる。

【0046】

１０００－＞１０００；１００１－＞１０００；１０１０－＞１００１；１０１１－＞１０１０；
１１００－＞１１００；１１０１－＞１１０１；１１１０－＞１１１０；１１１１－＞１１１１；
００００－＞００００；０００１－＞０００１；００１０－＞００１０；００１１－＞００１１；
０１００－＞０１０１；０１０１－＞０１１０；０１１０－＞０１１１；０１１１－＞０１１１。

【0047】

第２の実施例では、入力データが変調待ちビットシーケンスであり、Ｂ２（ｋ）と表記され、ｋ＝１，２，３，．．．，Ｋ，．．．であり、入力される変調待ちビットシーケンスが１１２Ｇｂｐｓ信号であり、変調方式に１６レベル振幅変調（１６－ｌｅｖｅｌ Ｐｕｌｓｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ，ＰＡＭ１６）を用い、出力されるシンボルレートが２８Ｇｂａｕｄであると仮定する。

【0048】

図５に示すように、ビット分離予等化処理モジュール２１は、予等化プロセッサ２１１、予等化プロセッサ２１２、予等化プロセッサ２１３及び予等化プロセッサ２１４を含み、変調待ちビットシーケンスＢ２（ｋ）における各変調シンボルに対応する４つの変調待ちビットは、それぞれ予等化プロセッサ２１１、予等化プロセッサ２１２、予等化プロセッサ２１３及び予等化プロセッサ２１４に入力され、そして、第１の加算器により、各予等化プロセッサの出力結果である出力結果Ｓ２１１、出力結果Ｓ２１２、出力結果Ｓ２１３及び出力結果Ｓ２１４を加算処理して、予等化処理後の第１の変調シンボルＳ２１を出力する。１つの例示的な例では、予等化プロセッサ２１１、予等化プロセッサ２１２、予等化プロセッサ２１３及び予等化プロセッサ２１４は、下記の線形予等化処理を含んでもよい。

【0049】

Ｓ２１１（ｎ）＝Σｉ（Ｃ２１１（ｉ）×Ｂ２（４（ｎ＋ｉ）－３））；
Ｓ２１２（ｎ）＝Σｉ（Ｃ２１２（ｉ）×Ｂ２（４（ｎ＋ｉ）－２））；
Ｓ２１３（ｎ）＝Σｉ（Ｃ２１３（ｉ）×Ｂ２（４（ｎ＋ｉ）－１））；
Ｓ２１４（ｎ）＝Σｉ（Ｃ２１４（ｉ）×Ｂ２（４（ｎ＋ｉ）））；

【0050】

ここで、Ｃ２１１（ｉ）は予等化プロセッサ２１１のｉ番目の等化係数であり、Ｃ２１２（ｉ）は予等化プロセッサ２１２のｉ番目の等化係数であり、Ｃ２１３（ｉ）は予等化プロセッサ２１３のｉ番目の等化係数であり、Ｃ２１４（ｉ）は予等化プロセッサ２１４のｉ番目の等化係数であり、ｉ＝０，１，２，．．．，Ｌであり、Ｌは線形等化器の長さである。Ｓ２１１（ｎ）は予等化プロセッサ２１１のｎ番目の出力結果であり、Ｓ２１２（ｎ）は予等化プロセッサ２１２のｎ番目の出力結果であり、Ｓ２１３（ｎ）は予等化プロセッサ２１３のｎ番目の出力結果であり、Ｓ２１４（ｎ）は予等化プロセッサ２１４のｎ番目の出力結果であり、ｎ＝１，２，３，．．．，Ｎ，．．．である。

【0051】

予等化処理後のＳ２１１（ｎ）、Ｓ２１２（ｎ）、Ｓ２１３（ｎ）及びＳ２１４（ｎ） は、第１の加算器によって以下の処理を行った後に第１の変調シンボルＳ２１を得る。

【0052】

Ｓ２１（ｎ）＝Ｓ２１１（ｎ）＋Ｓ２１２（ｎ）＋Ｓ２１３（ｎ）＋Ｓ２１４（ｎ），ｎ＝１，２，３，．．．，Ｎ，．．．。

【0053】

１つの例示的な例では、ＰＡＭ１６の変調マッピング関係は以下のように示されてもよい。

【0054】

１１１１－＞１５；１１１０－＞１３；１１０１－＞１１；１１００－＞９；
１０１１－＞７；１０１０－＞５；１００１－＞３；１０００－＞１；
０１１１－＞－１；０１１０－＞－３；０１０１－＞－５；０１００－＞－７；
００１１－＞－９；００１０－＞－１１；０００１－＞－１３；００００－＞－１５；

【0055】

第２の実施例では、Ｃ２１１（ｉ）＝２×Ｃ２１２（ｉ）＝４×Ｃ２１３（ｉ）＝８×Ｃ２１４（ｉ），ｉ＝０，１，２，．．．，Ｌと仮定し、Ｌは線形等化器の長さである。

【0056】

第２の実施例では、非線形プリディストーション処理モジュール２２は、ルックアップテーブルを用いて、予等化処理後の第１の変調シンボルＳ２１から非線形プリディストーション処理後の第２の変調シンボルＳ２２へのマッピングを実現する。

【0057】

第３の実施例では、入力データが変調待ちビットシーケンスであり、Ｂ３（ｋ）と表記され、ｋ＝１，２，３，．．．，Ｋ，．．．であり、入力された変調待ちビットシーケンスが５６Ｇｂｐｓ信号であり、変調方式に非ゼロ復帰変調（Ｎｏｎ－Ｒｅｔｕｒｎ－Ｔｏ－Ｚｅｒｏ，ＮＲＺ）を用い、出力されたシンボルレートが５６Ｇｂａｕｄであると仮定する。

【0058】

図６に示すように、ビット分離予等化処理モジュール３１は予等化プロセッサ３１１を含み、変調待ちビットシーケンスＢ３（ｋ）における各変調シンボルに対応する１つの変調待ちビットは、それぞれ予等化プロセッサ３１１に入力され、出力結果Ｓ３１１は即ち予等化処理後の第１の変調シンボルＳ３１である。１つの例示的な例では、予等化プロセッサ３１１は下記の線形予等化処理を含んでもよい。

【0059】

Ｓ３１１（ｎ）＝Σｉ（Ｃ３１１（ｉ）×Ｂ３（ｎ＋ｉ））；

【0060】

ここで、Ｃ３１１（ｉ）は予等化プロセッサ３１１のｉ番目の等化係数であり、ｉ＝０，１，２，．．．，Ｌであり、Ｌは線形等化器の長さである。Ｓ３１１（ｎ）は予等化プロセッサ３１１のｎ番目の出力結果であり、ｎ＝１，２，３，．．．，Ｎ，．．．である。

【0061】

第３の実施例では、ＮＲＺの変調マッピング関係は１－＞１，０－＞１を含んでもよい。

【0062】

図７に示すように、本実施例では、非線形プリディストーション処理モジュール３２は、ルックアップテーブルを用いて、予等化処理後の第１の変調シンボルＳ３１から出力シンボル補正値シンボルＳ３２１へのマッピングを実現し、そして、第２の加算器を用いて出力シンボル補正値シンボルＳ３２１と入力された第１の変調シンボルＳ３１とを加算処理して、出力された第２の変調シンボルＳ３２を得る。

【0063】

１つの例示的な例では、第１の変調シンボルＳ３１の固定点ビット幅は４ビットであり、第２の変調シンボルＳ３２の固定点ビット幅は４ビットである。１つの例示的な例では、ルックアップテーブルは以下のように示されてもよい。

【0064】

１０００－＞１１０１；１００１－＞１１１０；１０１０－＞１１１１；１０１１－＞１１１１；
１１００－＞００００；１１０１－＞００００；１１１０－＞００００；１１１１－＞００００；
００００－＞００００；０００１－＞００００；００１０－＞００００；００１１－＞００００；
０１００－＞０００１；０１０１－＞０００１；０１１０－＞００１０；０１１１－＞００１１。

【0065】

なお、本願の実施例で提供される図面は、本発明の基本的な概念を概略的に示したものに過ぎず、これらは、本明細書においてユニット、装置又はモジュール等と称され得るブロックであり、論理ゲート、集積回路、マイクロプロセッサ、マイクロコントローラ、メモリ回路、受動電子部品、能動電子部品、光学部品、ハードワイヤード回路等のアナログ及び／又はデジタル回路によって物理的に実現され、任意選択的にファームウェア及び／又はソフトウェアによって駆動されてもよい。これらの回路は、例えば、少なくとも１つの半導体チップ内に埋め込まれてもよく、又はプリント回路基板等の基板支持体上に埋め込まれてもよい。ブロックを構成する回路は、ブロックの機能の一部を実行するために、専用ハードウェア又はプロセッサ（例えば、少なくとも１つのプログラムされたマイクロプロセッサ及び関連回路）によって、或いは専用ハードウェアの組合せによって実行されてもよく、プロセッサは、ブロックの他の機能を実行してもよい。本発明の概念の範囲を逸脱しない場合、実施例における各ブロックは、２つ以上の相互に作用するブロック及び分離されたブロックに物理的に分割されてもよい。同様に、本発明の概念の範囲を逸脱しない場合、実施例におけるブロックは、より複雑なブロックに物理的に組み合わせてもよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】