特許 7357288 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-28

(45)【発行日】2023-10-06

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20230929BHJP

   H01L 25/065 20230101ALI20230929BHJP

   H01L 25/18 20230101ALI20230929BHJP

   H01L 23/12 20060101ALI20230929BHJP

【ＦＩ】

H01L25/08 C

H01L23/12 N

【請求項の数】 6

(21)【出願番号】P 2020038817

(22)【出願日】2020-03-06

(65)【公開番号】P2021141239

(43)【公開日】2021-09-16

【審査請求日】2022-10-12

(73)【特許権者】

【識別番号】000005326

【氏名又は名称】本田技研工業株式会社

(73)【特許権者】

【識別番号】304021417

【氏名又は名称】国立大学法人東京工業大学

(74)【代理人】

【識別番号】100165179

【弁理士】

【氏名又は名称】田▲崎▼ 聡

(74)【代理人】

【識別番号】100126664

【弁理士】

【氏名又は名称】鈴木 慎吾

(74)【代理人】

【識別番号】100154852

【弁理士】

【氏名又は名称】酒井 太一

(74)【代理人】

【識別番号】100194087

【弁理士】

【氏名又は名称】渡辺 伸一

(72)【発明者】

【氏名】作井 康司

(72)【発明者】

【氏名】大場 隆之

【審査官】豊島 洋介

(56)【参考文献】

【文献】国際公開第２０１７／１６８５３１（ＷＯ，Ａ１）

【文献】特開２００８－０１６７２０（ＪＰ，Ａ）

【文献】特開２００８－０９６３１２（ＪＰ，Ａ）

【文献】特開２００１－１３５７８５（ＪＰ，Ａ）

【文献】国際公開第２００５／０４３６２２（ＷＯ，Ａ１）

【文献】特開２０１６－００４８３５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ２１／００－２１／０２

Ｈ０１Ｌ２１／０４－２１／１６

Ｈ０１Ｌ２３／１２－２３／１５

Ｈ０１Ｌ２５／００－２５／０７

Ｈ０１Ｌ２５／１０－２５／１１

Ｈ０１Ｌ２５／１６－２５／１８

(57)【特許請求の範囲】

【請求項1】

複数の第１電極が配置された第１半導体チップを、第１半導体ウェハー上に第１ピッチで複数形成する第１半導体チップ形成工程と、
前記第１半導体チップの形成された前記第１半導体ウェハーを薄膜化するとともに、前記第１半導体ウェハーの平面積を増大させる薄膜工程と、
複数の第２電極が配置された第２半導体チップを、前記第１半導体ウェハーの平面積の増大に応じた前記第１ピッチよりも長い第２ピッチで、第２半導体ウェハー上に複数形成する第２半導体ウェハー形成工程と、
前記第１半導体ウェハーと前記第２半導体ウェハーとを積層して積層体とし、前記第１電極と前記第２電極とを電気的に接続する積層工程と、
前記積層体をチップ形状に切断するダイシング工程とを備えることを特徴とする半導体装置の製造方法。

【請求項2】

前記第１半導体ウェハーが平面視円形であり、
前記第２ピッチが、下記〔式１〕で表される請求項１に記載の半導体装置の製造方法。
Ｐ２＝｛（ｄ２－ｄ１）／ｎ｝＋Ｐ１ ・・・〔式１〕
（〔式１〕において、ｄ１は薄膜工程前の第１半導体ウェハーの直径であり、ｄ２は薄膜工程後の第１半導体ウェハーの直径である。ｎは、第１半導体ウェハーの直径上に並べられた第１半導体チップの数である。Ｐ１は第１ピッチであり、Ｐ２は第２ピッチである。）

【請求項3】

前記第１半導体ウェハーおよび前記第２半導体ウェハーの直径が３００～４５０ｍｍである請求項１または請求項２に記載の半導体装置の製造方法。

【請求項4】

薄膜化された前記第１半導体ウェハーを複数枚積層して積層ウェハーとし、前記積層ウェハーを厚み方向に貫通し、異なる層の第１半導体チップと信号伝達可能に接続する貫通電極を形成する積層ウェハー形成工程を有し、
前記積層工程において、前記貫通電極を有する前記積層ウェハーと前記第２半導体ウェハーとを積層して積層体とし、前記積層ウェハーの前記第２半導体ウェハーとの対向面に露出された前記貫通電極と、前記第２電極とを電気的に接続する請求項１～請求項３のいずれか一項に記載の半導体装置の製造方法。

【請求項5】

薄膜工程において、前記第１半導体ウェハーの厚みを３～１０μｍとする請求項１～請求項４のいずれか一項に記載の半導体装置の製造方法。

【請求項6】

前記第２半導体ウェハーが、厚み１０～７２５μｍのものである請求項１～請求項５のいずれか一項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関する。

【背景技術】

【0002】

近年、Ｓｉ貫通電極（ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ））を用いて、積層された半導体チップ同士を接続した半導体装置が注目されている。このような半導体装置としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップを複数個積層したＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などがある。

【0003】

特許文献１には、接着剤を用いてシリコンウェハー同士を貼り合わせるシリコンウェハーの貼り合わせ方法が記載されている。
引用文献２には、第１の基板である半導体基板の一方の面に接合層を介して第２の基板を貼り合わせた構造を有する貼り合わせ基板が記載されている。
特許文献３には、半導体基板を保護する樹脂保護膜の形成に際し、各半導体基板を含む全体が反りにくい半導体装置の製造方法が記載されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平９－８２５８５号公報

【文献】特開２００９－１６４３１４号公報

【文献】特開２０１０－１４０９４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

半導体装置の製造方法として、ウェハーオンウェハー（ＷＯＷ）プロセスを用いる方法がある。ウェハーオンウェハープロセスを用いる場合、複数の半導体チップを備える半導体ウェハーを、厚み方向に複数枚積層して積層体とする積層工程と、積層体をチップ形状に切断（ダイシング）するダイシング工程とを行う。ウェハーオンウェハープロセスを用いることにより、半導体ウェハーをチップ形状に切断してから積層する場合と比較して、効率よく半導体装置を製造できる。

【0006】

ウェハーオンウェハープロセスでは、積層される上下の半導体ウェハーに設けられている半導体チップの位置を合わせて、半導体ウェハーを積層する必要がある。
しかしながら、上下の半導体ウェハーに設けられている全ての半導体チップの位置を、完全に一致させて積層することは困難である。このため、積層体を切断して得られる複数の半導体装置の中には、積層された半導体チップ同士の電気的接続が不十分であるものが形成されやすい。このことから、ウェハーオンウェハープロセスを用いる半導体装置の製造方法では、十分な歩留まりが得られにくかった。特に、半導体チップを有する半導体ウェハーを薄膜化してから、他の半導体ウェハーと積層した場合、半導体チップ同士の電気的接続が不十分であるものが形成されやすく、問題となっていた。

【0007】

本発明は、上記事情に鑑みてなされたものであり、半導体チップが積層された半導体装置を、歩留まりよく製造できる半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明は以下の手段を採用している。

【0009】

（１） 複数の第１電極が配置された第１半導体チップを、第１半導体ウェハー上に第１ピッチで複数形成する第１半導体チップ形成工程と、
前記第１半導体チップの形成された前記第１半導体ウェハーを薄膜化するとともに、前記第１半導体ウェハーの平面積を増大させる薄膜工程と、
複数の第２電極が配置された第２半導体チップを、前記第１半導体ウェハーの平面積の増大に応じた前記第１ピッチよりも長い第２ピッチで、第２半導体ウェハー上に複数形成する第２半導体ウェハー形成工程と、
前記第１半導体ウェハーと前記第２半導体ウェハーとを積層して積層体とし、前記第１電極と前記第２電極とを電気的に接続する積層工程と、
前記積層体をチップ形状に切断するダイシング工程とを備えることを特徴とする半導体装置の製造方法。

【0010】

（２） 前記第１半導体ウェハーが平面視円形であり、
前記第２ピッチが、下記〔式１〕で表される（１）に記載の半導体装置の製造方法。
Ｐ２＝｛（ｄ２－ｄ１）／ｎ｝＋Ｐ１ ・・・〔式１〕
（〔式１〕において、ｄ１は薄膜工程前の第１半導体ウェハーの直径であり、ｄ２は薄膜工程後の第１半導体ウェハーの直径である。ｎは、第１半導体ウェハーの直径上に並べられた第１半導体チップの数である。Ｐ１は第１ピッチであり、Ｐ２は第２ピッチである。）

【0011】

（３） 前記第１半導体ウェハーおよび前記第２半導体ウェハーの直径が３００～４５０ｍｍである（１）または（２）に記載の半導体装置の製造方法。

【0012】

（４） 薄膜化された前記第１半導体ウェハーを複数枚積層して積層ウェハーとし、前記積層ウェハーを厚み方向に貫通し、異なる層の第１半導体チップと信号伝達可能に接続する貫通電極を形成する積層ウェハー形成工程を有し、
前記積層工程において、前記貫通電極を有する前記積層ウェハーと前記第２半導体ウェハーとを積層して積層体とし、前記積層ウェハーの前記第２半導体ウェハーとの対向面に露出された前記貫通電極と、前記第２電極とを電気的に接続する（１）～（３）のいずれかに記載の半導体装置の製造方法。

【0013】

（５） 薄膜工程において、前記第１半導体ウェハーの厚みを３～１０μｍとする（１）～（４）のいずれかに記載の半導体装置の製造方法。
（６） 前記第２半導体ウェハーが、厚み１０～７２５μｍのものである（１）～（５）のいずれかに記載の半導体装置の製造方法。

【発明の効果】

【0014】

本発明の半導体装置の製造方法では、第１半導体チップ形成工程において、第１半導体チップを第１ピッチで第１半導体ウェハー上に複数形成し、第２半導体ウェハー形成工程において、第２半導体チップを、薄膜工程における第１半導体ウェハーの平面積の増大に応じた第１ピッチよりも長い第２ピッチで、第２半導体ウェハー上に複数形成する。このため、本発明の半導体装置の製造方法では、薄膜工程において第１半導体ウェハーの平面積が増大して第１ピッチが長くなっても、積層体における第１半導体チップの位置と第２半導体チップの位置とがずれにくい。したがって、積層された第１半導体チップと第２半導体チップとの電気的接続が確保されやすく、歩留まりよく半導体装置を製造できる。

【図面の簡単な説明】

【0015】

【図1】本発明の半導体装置の製造方法を用いて製造される半導体装置の一例を説明するための概略斜視図である。

【図2】図１に示す半導体装置の製造工程を説明するための説明図であり、積層工程で得られた積層体を示した概略平面図である。

【図3】図２に示す積層体を形成している積層ウェハーと第２半導体ウェハーとの対向面における、貫通電極と第２電極との平面視での位置関係を示した説明図である。

【図4】第２半導体チップを第１ピッチで形成した場合の、図２に示す積層体の周縁部に配置された半導体装置となる領域における、貫通電極と第２電極との平面視での位置関係の例を示した説明図である。

【図5】図２に示す積層体を形成している積層ウェハーと第２半導体ウェハーとの対向面における、貫通電極と第２電極との平面視での位置関係を示した説明図である。

【発明を実施するための形態】

【0016】

本発明者は、上記課題を解決すべく、鋭意検討を重ねた。その結果、ウェハーオンウェハー（ＷＯＷ）プロセスを用いて複数の半導体チップを積層した半導体装置を製造する場合、製造過程で半導体ウェハーが変形することが分かった。このため、複数の半導体ウェハーを積層して得られた積層体では、半導体チップ同士の電気的接続が不十分な半導体装置が形成されやすいことが分かった。

【0017】

また、製造過程における半導体ウェハーの変形は、半導体ウェハーを薄膜化した場合に特に顕著であり、半導体ウェハーの直径が長いほど、また半導体ウェハーの厚みを薄くするほど、相対的に半導体ウェハーの平面積が増大することが分かった。具体的には、例えば、半導体チップを有する直径３００ｍｍの半導体ウェハーの厚みを、薄膜化することにより７２５μｍから５μｍまで薄くすると、直径が３μｍ程度長くなる。

【0018】

そこで、本発明者らは、半導体チップを有する半導体ウェハーを薄膜化することにより半導体ウェハーの平面積が増大しても、積層された半導体ウェハーの半導体チップ同士の電気的接続を確保できるようにすべく、検討を重ねた。
その結果、薄膜化した半導体ウェハーと積層される半導体ウェハー上に形成する半導体チップのピッチを、薄膜化される半導体ウェハー上に半導体チップを配置したときのピッチよりも、薄膜化による半導体ウェハーの平面積の増大に応じた寸法分長くすればよいことを見出した。このことにより、半導体ウェハーの薄膜化によって半導体ウェハーの平面積が増大しても、積層された半導体ウェハーの半導体チップ同士の位置がずれにくくなる。その結果、半導体チップ同士の電気的接続が確保されやすくなり、歩留まりよく製造できる。

【0019】

以下、本発明の半導体装置の製造方法について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合がある。したがって、図面に示された各構成要素の寸法比率などは、実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法などは一例であって、本発明はそれらに限定されるものではない。本発明は、その要旨を変更しない範囲で適宜変更して実施できる。

【0020】

［半導体装置］
図１は、本発明の半導体装置の製造方法を用いて製造される半導体装置の一例を説明するための概略斜視図である。
図１に示す半導体装置１００は、積層チップ１２と第２半導体チップ１１とが積層されたものである。積層チップ１２は、図１に示すように、複数枚（図１では４枚）の半導体チップ１２ａが積層されたものである。積層チップ１２における半導体チップ１２ａの積層数（枚数）は、例えば、４～１６枚とすることができ、半導体装置１００の用途などに応じて適宜決定でき、特に限定されない。

【0021】

図１に示す半導体装置１００において、積層チップ１２と第２半導体チップ１１との間、および積層された半導体チップ１２ａの間には、所定の厚みで粘着層（図１においては不図示）が設けられている。粘着層の材料としては、従来公知のものを用いることができる。

【0022】

図１に示すように、積層チップ１２の各半導体チップ１２ａは、素子領域１０４を有している。素子領域１０４は、平面視略矩形の半導体チップ１２ａの第２半導体チップ１１と反対側の面における対向する２つの辺に沿って、それぞれ帯状に設けられている。素子領域１０４には、それぞれトランジスタなどからなる複数の入出力（Ｉ／Ｏ）素子（不図示）が配置されている。このことにより、各半導体チップ１２ａは、ＤＲＡＭなどの所定の機能が得られるようになっている。

【0023】

図１に示すように、平面視で２つの素子領域１０４の間には、第１電極領域１３が設けられている。第１電極領域１３には、複数枚の半導体チップ１２ａを厚み方向に貫通し、異なる層の半導体チップ１２ａと信号伝達可能に接続された貫通電極（ＴＳＶ）１０３が配置されている。

【0024】

貫通電極１０３は、積層チップ１２の第２半導体チップ１１と反対側の面から第２半導体チップ１１側の面まで、連続して形成されている。このことにより、積層チップ１２の第２半導体チップ１１との対向面側の表面には、貫通電極１０３の端部である第１電極が、所定のピッチで複数配置された第１電極領域１３が設けられている。
積層チップ１２の第２半導体チップ１１との対向面側の表面に露出された貫通電極１０３（第１電極）は、図１に示すように、第２半導体チップ１１の有する第２電極２と電気的に接続されている。

【0025】

貫通電極１０３に使用する材料としては、例えば、銅（Ｃｕ）、タングステン（Ｗ）、銅を主成分として約８０％以上含む材料などの導電材料が挙げられる。貫通電極１０３に使用する材料としては、導電性が良好であるとともに、貫通電極１０３となる貫通孔内に容易に埋め込むことができることから、銅または銅を８０％以上含む材料を用いることが好ましい。

【0026】

図１に示すように、貫通電極１０３は、所定のピッチで複数設けられている。貫通電極１０３のピッチは、例えば１００～２００ｎｍとすることができる。
第１電極領域１３に設けられている貫通電極１０３の本数は、例えば、１０００～１００００００本とすることができ、半導体装置１００の機能などに応じて適宜決定でき、特に限定されるものではない。

【0027】

図１に示す複数の貫通電極１０３は、全て同じ略円柱状の形状を有している。また、図１に示す例では、複数の貫通電極１０３は、約６０度で交わる二方向に沿って、等間隔に並んで配置された千鳥状のパターン形状を形成している。
貫通電極１０３のパターン形状は、図１に示す千鳥状に限定されるものではなく、例えば、後述するように略直交する二方向に沿って等間隔で並んで配置された矩形格子状であってもよいし、隙間なく並んだ正六角形の頂点の位置に配置したハニカム状であってもよいし、矩形枠状であってもよい。貫通電極１０３のパターン形状は、半導体装置１００の機能などに応じて適宜決定でき、適宜決定される。

【0028】

第２半導体チップ１１の積層チップ１２との対向面側の表面には、所定のピッチで複数の第２電極２が配置された第２電極領域２３が設けられている。
第２電極２に使用する材料としては、例えば、銅（Ｃｕ）、タングステン（Ｗ）、銅を主成分として約８０％以上含む材料などの導電材料が挙げられる。

【0029】

図１に示すように、第２半導体チップ１１の第２電極２は、所定のピッチで複数設けられている。第２電極２のピッチは、例えば１００～２００ｎｍとすることができる。
複数の第２電極２は、全て同じ略円形状を有している。図１に示す例では、複数の第２電極２は、貫通電極１０３のパターン形状と同様に、約６０度で交わる二方向に沿って、等間隔に並んで配置された千鳥状のパターン形状を形成している。
第２電極２のパターン形状は、図１に示す千鳥状に限定されるものではなく、例えば、後述するように略直交する二方向に沿って等間隔で並んで配置された矩形格子状であってもよいし、隙間なく並んだ正六角形の頂点の位置に配置したハニカム状であってもよいし、矩形枠状であってもよい。第２電極２のパターン形状は、貫通電極１０３のパターン形状に応じて適宜決定される。

【0030】

各第２電極２の貫通電極１０３（第１電極）との対向面の面積は、図１に示すように、各貫通電極１０３（第１電極）の第２電極２との対向面の面積よりも広い（言い換えると図１に示す第２電極２の直径は、図１に示す貫通電極１０３の直径よりも長い）ものであってもよいし、貫通電極１０３の第２電極２との対向面の面積と同じであってもよいし、貫通電極１０３の第２電極２との対向面の面積よりも狭いものであってもよい。

【0031】

本実施形態の半導体装置の製造方法を用いて製造される半導体装置は、図１に示す半導体装置１００に限定されるものではない。例えば、本実施形態の半導体装置の製造方法を用いて製造される半導体装置は、図１に示す半導体装置１００における積層チップ１２に代えて、１枚の半導体チップ１２ａが第２半導体チップ１１と積層されたものであってもよい。

【0032】

［半導体装置の製造方法］
次に、本発明の半導体装置の製造方法の一例として、図１に示す半導体装置１００を製造する方法を例に挙げて説明する。
本実施形態の半導体装置の製造方法は、第１半導体チップ形成工程と、薄膜工程と、積層ウェハー形成工程と、第２半導体ウェハー形成工程と、積層工程と、ダイシング工程とを備える。

【0033】

（第１半導体チップ形成工程）
第１半導体チップ形成工程では、第１半導体チップ１２ａを、シリコンなどで形成された平面視円形の第１半導体ウェハー１０２ａ上に、第１ピッチＰ１で複数形成する。具体的には、第１半導体ウェハー１０２ａ上における半導体チップ１２ａの素子領域１０４に、公知の方法により、それぞれトランジスタなどからなる複数の入出力（Ｉ／Ｏ）素子を形成する。また、第１半導体ウェハー１０２ａ上における半導体チップ１２ａの第１電極領域１３に、公知の方法により、所定のピッチで複数の第１電極を配置する。第１電極は、第１半導体ウェハー１０２ａが積層されることによって、異なる第１半導体ウェハー１０２ａの第１半導体チップ１２ａと信号伝達可能に接続する貫通電極１０３とされるものである。
本実施形態では、第１半導体チップ形成工程を複数回繰り返し行うことにより、第１半導体チップ１２ａの形成された第１半導体ウェハー１０２ａを、複数枚（図１では４枚）形成する。

【0034】

（薄膜工程）
薄膜工程では、第１半導体チップ１２ａの形成された第１半導体ウェハー１０２ａを薄膜化するとともに、第１半導体ウェハー１０２ａの平面積を増大させる。このことにより、円形の第１半導体ウェハー１０２ａの直径が長くなる。

【0035】

薄膜工程においては、第１半導体ウェハー１０２ａの厚みを３～１０μｍとすることが好ましく、３～５μｍとすることがより好ましい。薄膜化した第１半導体ウェハー１０２ａの厚みが３μｍ以上であると、薄膜化することによる第１半導体ウェハー１０２ａの変形が抑制される。したがって、積層工程において第２半導体チップ１１の位置と積層チップ１２の位置とがずれにくく、第２半導体チップ１１と積層チップ１２との電気的接続が確保されやすくなる。その結果、より一層歩留まりよく製造できる。また、薄膜工程において第１半導体ウェハー１０２ａの厚みを１０μｍ以下にすると、厚みの薄い半導体チップ１２ａを備える半導体装置１００が得られるため、半導体装置１００のさらなる小型化および高集積化に対応できる。
本実施形態では、複数枚（図１では４枚）の第１半導体チップ１２ａの形成された第１半導体ウェハー１０２ａに対して、それぞれ薄膜工程を行う。

【0036】

（積層ウェハー形成工程）
積層ウェハー形成工程では、公知の方法により、薄膜化された第１半導体ウェハー１０２ａを複数枚（図１では４枚）積層して積層ウェハー１０２とする。このことにより、第１半導体ウェハー１０２ａの第１半導体チップ１２ａに配置された第１電極が、異なる第１半導体ウェハー１０２ａの第１半導体チップ１２ａに配置された第１電極と電気的に接続される。すなわち、各第１半導体ウェハー１０２ａにそれぞれ設けられた第１電極が、積層ウェハー１０２の厚み方向に接続されることにより、積層ウェハー１０２を厚み方向に貫通し、異なる層の第１半導体チップ１２ａと信号伝達可能に接続する貫通電極１０３（第１電極）が形成される。

【0037】

（第２半導体ウェハー形成工程）
第２半導体ウェハー形成工程においては、複数の第２電極２が配置された第２半導体チップ１１を、公知の方法により、シリコンなどで形成された平面視円形の第２半導体ウェハー上に複数形成する。
本実施形態では、第１半導体ウェハー１０２ａの平面積の増大に応じた第１ピッチＰ１よりも長い第２ピッチＰ２で、第２半導体チップ１１を第２半導体ウェハー上に形成する。

【0038】

第２ピッチＰ２は、下記〔式１〕で表される長さであることが好ましい。第２ピッチＰ２が〔式１〕で表される長さである場合、積層工程において第２半導体チップ１１の位置と積層チップ１２の位置とがずれにくく、より一層、第２半導体チップ１１と積層チップ１２との電気的接続が確保されやすくなる。その結果、より一層歩留まりよく製造できる。

【0039】

Ｐ２＝｛（ｄ２－ｄ１）／ｎ｝＋Ｐ１ ・・・〔式１〕
（〔式１〕において、ｄ１は薄膜工程前の第１半導体ウェハー１０２ａの直径であり、ｄ２は薄膜工程後の第１半導体ウェハー１０２ａの直径である。ｎは、第１半導体ウェハー１０２ａの直径上に並べられた第１半導体チップ１２ａの数である。Ｐ１は第１ピッチであり、Ｐ２は第２ピッチである。）

【0040】

〔式１〕における薄膜工程後の第１半導体ウェハー１０２ａの直径ｄ２としては、薄膜工程を行う毎に第１半導体ウェハー１０２ａの直径を実際に測定して得た値を用いてもよいし、実際の薄膜工程と同様にして半導体ウェハーを薄膜化する予備実験を予め行って決定した値を用いてもよい。薄膜工程後の第１半導体ウェハー１０２ａの直径ｄ２の値として、薄膜工程を行う毎に測定して得た値を用いる場合、予め予備実験を行って決定した値を用いる場合と比較して、積層工程において第２半導体チップ１１の位置と積層チップ１２の位置とがずれにくくなる。また、薄膜工程後の第１半導体ウェハー１０２ａの直径ｄ２として、予め予備実験を行って決定した値を用いることにより、薄膜工程を行う毎に測定して得た値を用いる場合と比較して、工程を簡略化でき、半導体装置１００を効率よく製造できる。

【0041】

第２半導体ウェハー１０１は、厚みが１０～７２５μｍのものであることが好ましく、１００～５００μｍのものであることがより好ましい。第２半導体ウェハー１０１の厚みが１０μｍ以上であると、半導体装置１００の製造過程における第２半導体ウェハー１０１の変形が抑制され、より一層歩留まりよく製造できる。また、第２半導体ウェハー１０１の厚みが７２５μｍ以下であると、厚みの薄い第２半導体チップ１１を備える半導体装置１００が得られるため、半導体装置１００のさらなる小型化および高集積化に対応できる。

【0042】

第２半導体ウェハー形成工程を行うことにより、第２半導体チップ１１の形成された第２半導体ウェハー１０１は、第２半導体ウェハー１０１の薄膜化を行うことなく、積層ウェハー１０２と積層することが好ましい。このことにより、第２半導体チップ１１の形成された第２半導体ウェハー１０１を薄膜化することによる変形が生じることがなく、第２半導体ウェハー１０１の変形に伴う第２半導体チップ１１のピッチの変化を抑制できる。

【0043】

本実施形態においては、第１半導体ウェハー１０２ａを複数枚（図１では４枚）積層した積層ウェハー１０２の直径と第２半導体ウェハー１０１の直径とは同じであることが好ましい。また、積層ウェハー１０２および第２半導体ウェハー１０１は、直径が３００～４５０ｍｍであることが好ましい。積層ウェハー１０２および第２半導体ウェハー１０１の直径が４５０ｍｍ以下であると、製造過程での積層ウェハー１０２および第２半導体ウェハー１０１の変形が抑制される。このため、積層工程において第２半導体チップ１１の位置と積層チップ１２の位置とがずれにくくなり、第２半導体チップ１１と積層チップ１２との電気的接続が確保されやすくなる。その結果、より一層歩留まりよく製造できる。また、直径が３００ｍｍ以上であると、一回の製造工程で、より多くの半導体装置１００を効率よく製造できる。

【0044】

（積層工程）
本実施形態では、積層工程において、積層ウェハー１０２と第２半導体ウェハー１０１とを積層して、図２に示す積層体３とする。このことにより、積層ウェハー１０２の第２半導体ウェハー１０１との対向面に露出された貫通電極１０３（第１電極）と、第２半導体ウェハー１０１の第２電極２とを電気的に接続する。
本実施形態では、積層ウェハー１０２と第２半導体ウェハー１０１との位置合わせを、積層体３の中心部ａで行う。
図２は、図１に示す半導体装置の製造工程を説明するための説明図であり、積層工程で得られた積層体を示した概略平面図である。図２において、符号３は、積層体であり、符号１０は、後述するダイシング工程において切断されることにより、半導体装置１００となる各領域を示している。図２に示す各領域１０は、図１に示す半導体装置１００に対応する平面視略矩形の形状を有している。

【0045】

（ダイシング工程）
次に、図２に示す積層体３をチップ形状（図２における半導体装置１００となる各領域１０）に切断するダイシング工程を行う。
以上の工程により、図１に示す半導体装置１００が得られる。

【0046】

本実施形態の半導体装置１００の製造方法では、第１半導体チップ形成工程において、第１半導体チップ１２ａを第１ピッチＰ１で第１半導体ウェハー１０２ａ上に複数形成し、第２半導体ウェハー形成工程において、第２半導体チップ１１を、薄膜工程における第１半導体ウェハー１０２ａの平面積の増大に応じた第１ピッチＰ１よりも長い第２ピッチＰ２で、第２半導体ウェハー１０１上に複数形成する。

【0047】

このため、本実施形態の製造方法では、積層体３における第２半導体チップ１１のピッチが、薄膜化された第１半導体ウェハー１０２ａの有する積層チップ１２（第１半導体チップ１２ａ）のピッチと近似した長さとなる。その結果、薄膜工程において第１半導体ウェハー１０２ａの平面積が増大して第１ピッチＰ１が長くなっても、積層体３における積層チップ１２の位置と第２半導体チップ１１の位置とがずれにくい。したがって、積層された積層チップ１２と第２半導体チップ１１との電気的接続が確保されやすく、歩留まりよく半導体装置１００を製造できる。

【0048】

次に、本実施形態の半導体装置１００を製造する際に、第１半導体ウェハー１０２ａに配置された第１半導体チップ１２ａの第１ピッチＰ１が長くなっても、積層体３における積層チップ１２（第１半導体チップ１２ａ）の位置と、第２半導体チップ１１の位置とがずれにくいことを、図面を用いて詳細に説明する。

【0049】

図３は、図２に示す積層体３を形成している積層ウェハー１０２と第２半導体ウェハー１０１との対向面における、貫通電極１０３と第２電極２との平面視での位置関係を示した説明図である。
ここでは、図３に示すように、貫通電極１０３および第２電極２のパターン形状が、矩形枠状である場合を例に挙げて説明する。なお、貫通電極１０３および第２電極２のパターン形状は、矩形枠状に限定されない。

【0050】

図３には、図２に示す積層体３の中心部ａおよび周縁部ｂに配置された半導体装置１００となる領域１０における、積層チップ１２に配置された貫通電極１０３と、第２半導体チップ１１に配置された第２電極２との平面視での位置関係を示す。
図３に示す例では、図２に示す積層体３の中心部ａにおいても周縁部ｂにおいても、複数の貫通電極１０３と第２電極２とが、それぞれ平面視で重なり合っており、各貫通電極１０３が第２電極２が電気的に接続されている。これは、積層体３における第２半導体チップ１１のピッチが、薄膜化された第１半導体ウェハー１０２ａの有する積層チップ１２（第１半導体チップ１２ａ）のピッチと近似した長さとなっているためである。

【0051】

次に、図３と同様の矩形枠状のパターン形状を有し、第２半導体チップ１１を、第１半導体ウェハー１０２ａ上に複数形成した第１半導体チップ１２ａと同じく、第１ピッチＰ１で形成した場合について説明する。

【0052】

通常、複数の半導体ウェハーを積層して積層体を形成する場合には、積層体の中心部で、積層する半導体ウェハー同士の位置合わせを行う。このため、第２半導体チップ１１を第１ピッチＰ１で形成した場合においても、図２に示す積層体３の中心部ａに配置された半導体装置１００となる領域１０では、積層チップ１２（第１半導体チップ１２ａ）の位置と第２半導体チップ１１の位置とがずれにくい。したがって、第２半導体チップ１１を第１ピッチＰ１で形成した場合においても、積層体３の中心部ａでは、図３に示す例と同様に、複数の貫通電極１０３は第２電極２とそれぞれ電気的に接続される。

【0053】

しかし、第２半導体チップ１１を第１ピッチＰ１で形成した場合、図２に示す積層体３の周縁部ｂに配置された半導体装置１００となる領域１０では、貫通電極１０３と第２電極２とが電気的に接続されない場合がある。
図４は、第２半導体チップ１１を第１ピッチＰ１で形成した場合の、図２に示す積層体３の周縁部ｂに配置された半導体装置１００となる領域１０における、貫通電極１０３と第２電極２との平面視での位置関係の例を示した説明図である。

【0054】

図４に示す例では、貫通電極１０３と第２電極２との平面視での位置が、図４における左右方向にずれている。より詳細には、複数の貫通電極１０３のうち、図４における右端部および左端上下方向中央部に配置された貫通電極１０３ａは、平面視で第２電極２と重なっておらず、第２電極２と電気的に接続されてない。また、複数の第２電極２ａのうち、図４における左端部および右端上下方向中央部に配置された第２電極２ａは、平面視で貫通電極１０３と重なっておらず、貫通電極１０３と電気的に接続されてない。

【0055】

このように、第２半導体チップ１１を第１ピッチＰ１で形成した場合、薄膜工程において第１半導体ウェハー１０２ａの平面積が増大して第１ピッチＰ１が長くなると、積層体３の中心部ａから遠い位置になるほど、積層チップ１２と第２半導体チップ１１との位置ずれが大きくなる。したがって、第２半導体チップ１１を第１ピッチＰ１で形成した場合、積層体３の中心部ａから遠い位置になるほど、貫通電極１０３と第２電極２との電気的接続が困難となる。このため、第２半導体チップ１１を第１ピッチＰ１で形成した場合、歩留まりよく半導体装置を製造することは難しい。

【0056】

次に、第２半導体チップ１１を、薄膜工程における第１半導体ウェハー１０２ａの平面積の増大に応じた第１ピッチＰ１よりも長い第２ピッチＰ２で形成した場合であって、貫通電極１０３および第２電極２が他のパターン形状である場合について、図面を用いて説明する。
図５は、図２に示す積層体３を形成している積層ウェハー１０２と第２半導体ウェハー１０１との対向面における、貫通電極１０３と第２電極２との平面視での位置関係を示した説明図である。図５に示す例では、貫通電極１０３および第２電極２のパターン形状が、略直交する二方向に沿って等間隔で並んで配置された矩形格子状とされている。

【0057】

図５には、図２に示す積層体３の中心部ａおよび周縁部ｂに配置された半導体装置１００となる領域１０における、積層チップ１２に配置された貫通電極１０３と、第２半導体チップ１１に配置された第２電極２との平面視での位置関係を示す。
図５に示す例では、図３に示す例と同様に、図２に示す積層体３の中心部ａにおいても周縁部ｂにおいても、複数の貫通電極１０３と第２電極２とが、それぞれ平面視で重なり合っており、各貫通電極１０３と第２電極２とが電気的に接続されている。これは、図５に示す例では、図３に示す例と同様に、積層体３における第２半導体チップ１１のピッチが、薄膜化された第１半導体ウェハー１０２ａの有する積層チップ１２（第１半導体チップ１２ａ）のピッチと近似した長さとなっているためである。

【0058】

（他の例）
本実施形態の製造方法では、図１に示す半導体装置１００を製造する方法として、積層ウェハー形成工程を備え、積層工程において、貫通電極１０３を有する積層ウェハー１０２と第２半導体ウェハー１０１とを積層して積層体３とし、積層ウェハー１０２の第２半導体ウェハー１０１との対向面に露出された貫通電極１０３と、第２半導体ウェハー１０１の第２電極２とを電気的に接続する場合を例に挙げて説明した。

【0059】

しかし、本発明の製造方法は、上記の例に限定されない。例えば、本実施形態の製造方法を用いて、積層チップ１２に代えて、１枚の半導体チップ１２ａが備えられている半導体装置を製造する場合には、積層ウェハー形成工程は行わなくてもよい。この場合、積層工程において、第１半導体ウェハー１０２ａと第２半導体ウェハー１０１とを積層して積層体とし、第１半導体ウェハーの１０２ａ第１電極と、第２半導体ウェハー１０１の第２電極２とを電気的に接続する。

【0060】

また、上述した実施形態では、対向配置された半導体チップ間における平面視で貫通電極の設けられていない領域に、所定の厚みを有する粘着層が設けられている場合を例に挙げて説明したが、対向する半導体チップ間に粘着層が設けられておらず、半導体チップ同士が直接隙間なく密着して配置されていてもよい。この場合、対向する半導体チップ間の距離をより一層短くできる。

【符号の説明】

【0061】

２・・・第２電極
３・・・積層体
１０・・・半導体装置となる領域
１１・・・第２半導体チップ
１２・・・積層チップ
１２ａ・・・第１半導体チップ
１３・・・第１電極領域
２３・・・第２電極領域
１００・・・半導体装置
１０１・・・第２半導体ウェハー
１０２・・・積層ウェハー
１０２ａ・・・第１半導体ウェハー
１０３、１０３ａ・・・貫通電極（第１電極）
１０４・・・素子領域
ａ・・・中心部
ｂ・・・周縁部

【図1】

【図2】

【図3】

【図4】

【図5】