特許 7357293 増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-28

(45)【発行日】2023-10-06

(54)【発明の名称】増幅回路

(51)【国際特許分類】

   H03F 3/387 20060101AFI20230929BHJP

   H03F 3/45 20060101ALI20230929BHJP

【ＦＩ】

H03F3/387

H03F3/45 210

H03F3/45 220

【請求項の数】 6

(21)【出願番号】P 2020516155

(86)(22)【出願日】2019-04-02

(86)【国際出願番号】 JP2019014628

(87)【国際公開番号】W WO2019208122

(87)【国際公開日】2019-10-31

【審査請求日】2021-10-26

(31)【優先権主張番号】P 2018086557

(32)【優先日】2018-04-27

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】徳永 祐介

【審査官】及川 尚人

(56)【参考文献】

【文献】米国特許出願公開第２０１５／０３２６１９３（ＵＳ，Ａ１）

【文献】特表平１１－５１０６７２（ＪＰ，Ａ）

【文献】米国特許出願公開第２００９／０１７４４７９（ＵＳ，Ａ１）

【文献】特開２０１２－０６５１６８（ＪＰ，Ａ）

【文献】特開２０１４－２２５７４２（ＪＰ，Ａ）

【文献】再公表特許第２０１５／０３７５３２（ＪＰ，Ａ１）

【文献】米国特許第０４１３８６４９（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ １／００－３／７２

(57)【特許請求の範囲】

【請求項1】

チョッパ回路を含み、第１入力端子および第２入力端子に入力された第１の差動信号を増幅して第２の差動信号を出力する第１増幅回路と、
前記第２の差動信号を増幅してシングルエンド信号を出力する第２増幅回路と、
を備え、
前記第２増幅回路は、
第１トランジスタおよび第２トランジスタを含み、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに前記第２の差動信号が入力されるように前記第１増幅回路と接続され、前記第２の差動信号を前記第１トランジスタに接続された第１ノードを流れる電流および前記第２トランジスタに接続された第２ノードを流れる電流に変換する第１回路と、
第１ノードの電圧と前記第２ノードの電圧との差が小さくなるように、第２ノードの電圧を負帰還させる第２回路と、
を備え、
前記第２回路は、
前記第１ノードおよび前記第２ノードのそれぞれに電気的に接続される第３ノードと、
前記第１ノード、前記第２ノードおよび前記第３ノードに電気的に接続され、前記第１ノードと前記第２ノードとの電位差を小さくするように前記第２ノードの電圧を前記第３ノードに負帰還する負帰還アンプと、
前記第１ノード、前記第２ノードおよび前記第３ノードに電気的に接続され、前記第３ノードから前記第２ノードに流れる電流を複製して、前記第３ノードから前記第１ノードに電流を流すカレントミラーと、
を含み、
前記第２増幅回路は、前記第１ノードから前記シングルエンド信号を出力する、増幅回路。

【請求項2】

前記第１増幅回路は、
前記第１入力端子と、前記第２入力端子と、第１端子と、第２端子と、を備え、前記第１入力端子の前記第１端子への電気的な接続および前記第２入力端子の前記第２端子への電気的な接続と、前記第２入力端子の前記第１端子への電気的な接続および前記第１入力端子の前記第２端子への電気的な接続と、を切り替える第１チョッパ回路と、
前記第１端子および前記第２端子間の差動信号を第３端子および第４端子間の差動信号に増幅する増幅部と、
前記第３端子と、前記第４端子と、前記第２トランジスタのゲートに接続された第１出力端子と、前記第１トランジスタのゲートに接続された第２出力端子と、を備え、前記第３端子の前記第１出力端子への電気的な接続および前記第４端子の前記第２出力端子への電気的な接続と、前記第４端子の前記第１出力端子への電気的な接続および前記第３端子の前記第２出力端子への電気的な接続と、を切り替える第２チョッパ回路と、
を備える、請求項１に記載の増幅回路。

【請求項3】

チョッパ回路を含み、第１入力端子および第２入力端子に入力された第１の差動信号を増幅して第２の差動信号を出力する第１増幅回路と、
前記第２の差動信号を増幅してシングルエンド信号を出力する第２増幅回路と、
を備え、
前記第２増幅回路は、
第１トランジスタおよび第２トランジスタを含み、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに前記第２の差動信号が入力されるように前記第１増幅回路と接続され、前記第２の差動信号を前記第１トランジスタに接続された第１ノードを流れる電流および前記第２トランジスタに接続された第２ノードを流れる電流に変換する第１回路と、
第１ノードの電圧と前記第２ノードの電圧との差が小さくなるように、第２ノードの電圧を負帰還させる第２回路と、
を備え、
前記第２回路は、
前記第１ノード、前記第２ノードおよび第３ノードに電気的に接続され、前記第３ノードから前記第２ノードに流れる電流を複製して、前記第３ノードから前記第１ノードに電流を流すカレントミラーと、
前記第１ノード、前記第２ノードおよび前記第３ノードに電気的に接続され、前記第１ノードと前記第２ノードとの電位差を小さくするように前記第２ノードの電圧を前記第３ノードに負帰還する負帰還アンプとを含み、
前記第２増幅回路は、前記第１ノードから前記シングルエンド信号を出力する、増幅回路。

【請求項4】

前記第１ノードに電気的に接続されるバッファ回路と、
前記バッファ回路の出力端子を、前記第１増幅回路の前記第１入力端子または前記第２入力端子に電気的に接続するフィードバック経路と、
を備える、請求項１から請求項３のいずれか１項に記載の増幅回路。

【請求項5】

前記バッファ回路の前記出力端子に一端が電気的に接続される抵抗素子を備え、
前記フィードバック経路は、前記抵抗素子の他端を前記第１増幅回路の前記第１入力端子または前記第２入力端子に電気的に接続する、請求項４に記載の増幅回路。

【請求項6】

前記バッファ回路の前記出力端子にソースおよびドレインの一方が電気的に接続される第３トランジスタを備え、
前記フィードバック経路は、前記第３トランジスタのソースおよびドレインの他方を前記第１増幅回路の前記第１入力端子または前記第２入力端子に電気的に接続する、請求項４に記載の増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、増幅回路に関する。

【背景技術】

【0002】

従来、入力電圧を増幅して出力する増幅回路が知られている（例えば、特許文献１、特許文献２参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】米国特許第４１３８６４９号明細書

【文献】国際公開第２０１２／０５３１３３号

【発明の概要】

【0004】

ノイズが低減されたバッファ回路を実現し得る増幅回路が求められている。

【0005】

本開示の一態様に係る増幅回路は、チョッパ回路を含み、第１入力端子および第２入力端子に入力された第１の差動信号を増幅して第２の差動信号を出力する第１増幅回路と、前記第２の差動信号を増幅してシングルエンド信号を出力する第２増幅回路とを備え、前記第２増幅回路は、第１のトランジスタおよび第２のトランジスタを含み、前記第１のトランジスタのゲートおよび前記第２トランジスタのゲートに前記第２の差動信号が入力されるように前記第１増幅回路と接続され、前記第２の差動信号を前記第１のトランジスタに接続された第１ノードを流れる電流および前記第２のトランジスタに接続された第２ノードを流れる電流に変換する第１回路と、第１ノードの電圧と前記第２ノードの電圧との差が小さくなるように、第１ノードの電圧を負帰還させる第２回路とを備え、前記第２増幅回路は、前記第２ノードから前記シングルエンド信号を出力する。

【0006】

本開示の一態様によれば、ノイズが低減されたバッファ回路を実現し得る増幅回路を提供できる。

【図面の簡単な説明】

【0007】

【図1】従来の増幅回路の構成図である。

【図2】従来の増幅回路と等価な等価回路の構成図である。

【図3】従来の増幅回路の構成図である。

【図4】実施の形態１に係る増幅回路の構成図である。

【図5】実施の形態１に係る第１チョッパ信号と第２チョッパ信号とのタイミングチャートである。

【図6】実施の形態１に係るバッファ回路の構成図である。

【図7】実施の形態１において例示される従来のバッファ回路の構成図である。

【図8】実施の形態１に係るバッファ回路の第１のノイズ伝達関数モデルを示す模式図である。

【図9】Ｖ_ｎ１に対するＶ_ｏ１の周波数特性を示す周波数特性図である。

【図10】実施の形態１に係るバッファ回路の第２のノイズ伝達関数モデルを示す模式図である。

【図11】Ｖ_ｎ２に対するＶ_ｏ２の周波数特性を示す周波数特性図である。

【図12】実施の形態１に係るバッファ回路のノイズスペクトルと、従来のバッファ回路のノイズスペクトルとを示すノイズスペクトル図である。

【図13】実施の形態２に係るバッファ回路の構成図である。

【図14】実施の形態３に係るバッファ回路の構成図である。

【図15】実施の形態４に係るバッファ回路の構成図である。

【図16】実施の形態５に係るバッファ回路の構成図である。

【図17】実施の形態６に係る撮像装置の構成図である。

【図18】実施の形態６に係るカメラシステムの構成図である。

【発明を実施するための形態】

【0008】

（本開示の一態様を得るに至った知見）
低ノイズを実現する技術として、チョッパ変調を用いたノイズ変調技術が知られている（例えば特許文献１参照）。しかしながら、チョッパ変調技術を利用した従来の増幅回路では、高入力インピーダンスを実現するのが難しいという課題がある。

【0009】

図１は、チョッパ変調技術を利用した従来の増幅回路１００Ａの構成図である。図２は、従来の増幅回路１００Ａと等価な等価回路１００Ｂの構成図である。

【0010】

図１に示されるように、従来の増幅回路１００Ａは、入力端子１０１と、入力端子８０１と、端子１１７と、電源１２０と、ノード１１１と、ノード１１２と、ノード８０２と、ノード８０３と、ノード８０４と、第１極性（例えばＮチャンネル極性）のトランジスタ１０７と、第１極性のトランジスタ１０８と、第２極性（例えばＰチャネル極性）のトランジスタ１１３と、第２極性のトランジスタ１１４と、電流源１０６と、容量１１８と、スイッチ１０２～スイッチ１０５、スイッチ１０９、スイッチ１１０、スイッチ１１５、スイッチ１１６とを備える。

【0011】

トランジスタ１０７のソースと、トランジスタ１０８のソースとは、電流源１０６に接続される。トランジスタ１１３のソースと、トランジスタ１１４のソースとは、電源１２０に接続される。トランジスタ１０７のドレインと、トランジスタ１１３のドレインとは、ノード１１１に接続される。トランジスタ１０８のドレインと、トランジスタ１１４のドレインとは、ノード１１２に接続される。トランジスタ１０７のゲートと、トランジスタ１０８のゲートとは、それぞれノード８０３と、ノード８０４とに接続される。トランジスタ１１３のゲートと、トランジスタ１１４のゲートとは、ノード８０２に接続される。スイッチ１０２は、入力端子１０１と、ノード８０３と間に配置される。スイッチ１０３は、入力端子１０１と、ノード８０４との間に配置される。スイッチ１０４は、入力端子８０１とノード８０３との間に配置される。スイッチ１０５は、入力端子８０１とノード８０４との間に配置される。スイッチ１０９は、ノード８０２と、ノード１１１との間に配置される。スイッチ１１０は、ノード８０２と、ノード１１２との間に配置される。スイッチ１１５は、端子１１７と、ノード１１１との間に配置される。スイッチ１１６は、端子１１７と、ノード１１２との間に配置される。

【0012】

スイッチ１０２～スイッチ１０５、スイッチ１０９、スイッチ１１０、スイッチ１１５、スイッチ１１６は、スイッチ１０２、スイッチ１０５、スイッチ１０９、スイッチ１１６がオン（つまり、導通状態）のとき、スイッチ１０３、スイッチ１０４、スイッチ１１０、スイッチ１１５がオフ（つまり、非導通状態）となり、逆に、スイッチ１０３、スイッチ１０４、スイッチ１１０、スイッチ１１５がオンのとき、スイッチ１０２、スイッチ１０５、スイッチ１０９、スイッチ１１６がオフとなるように、相補的に動作する。

【0013】

これらのスイッチは、所定の周波数ｆ［Ｈｚ］でオンオフの切り替え動作を繰り返す。このとき、各スイッチに接続された寄生容量をＣ［Ｆ］とすると、各スイッチは抵抗値Ｒ＝ｆ／Ｃ［Ω］となるスイッチトキャパシタ抵抗とみなすことができる。このため、増幅回路１００Ａを、スイッチ１０２～スイッチ１０５、スイッチ１０９、スイッチ１１０、スイッチ１１５、スイッチ１１６が、それぞれ、等価抵抗１２１～等価抵抗１２８に置き換えられた等価回路１００Ｂとみなすことができる。

【0014】

ここで、図２に示される等価回路１００Ｂを用いて、入力端子１０１に接続された素子が容量１１８であるときに、回路全体がどのような平衡点に収束するかを考える。第２極性のトランジスタ１１３とトランジスタ１１４とは、ゲート端子が接続されている。また、トランジスタ１１３のドレイン端子とトランジスタ１１４のドレイン端子は、等価抵抗１２５および等価抵抗１２６を介して接続されている。トランジスタ１１３のゲート端子およびトランジスタ１１４のゲート端子の接続箇所は、等価抵抗１２５および等価抵抗１２６の接続箇所に接続されている。このため、トランジスタ１１３のゲート端子とトランジスタ１１４のゲート端子との電位は、電流源１０６に流れる電流と、トランジスタ１１３、トランジスタ１１４におけるダイオード接続の電位と、で定められるＶｄｉｏに収束する。ここで、トランジスタ１１３のゲート端子とトランジスタ１１４のゲート端子とは、等価抵抗１２５を介して端子１１１に接続されている。また、トランジスタ１１３のゲート端子とトランジスタ１１４のゲート端子とは、等価抵抗１２６を介して端子１１２に接続されている。また、トランジスタ１１３のゲート端子とトランジスタ１１４のゲート端子とは、等価抵抗１２５および等価抵抗１２７を介して、または、等価抵抗１２６および等価抵抗１２８を介して端子１１７に接続されている。また、トランジスタ１１３のゲート端子とトランジスタ１１４のゲート端子とは、等価抵抗１２１～等価抵抗１２８を介して入力端子１０１に接続されている。したがって、これらのすべての端子の電位は、Ｖｄｉｏに収束する。

【0015】

すなわち、入力端子１０１の電位は、初期値がどうであれＶｄｉｏに収束してしまう。この場合、増幅回路１００Ａが入力電位をサンプル／ホールドして、入力電位に対応する電位を出力するのが困難になる。

【0016】

入力端子１０１の電位がＶｄｉｏに収束するのは、トランジスタ１１３のゲート端子とトランジスタ１１４のゲート端子との電位がＶｄｉｏに収束するためである。そこで、収束電位をＶｄｉｏではなく、出力電位Ｖｏｕｔとすることが要求される。増幅回路１００Ａをバッファ回路として利用する場合には、出力電位Ｖｏｕｔは入力電位Ｖｉｎ＋となる。

【0017】

図３は、従来の増幅回路１００Ｃの構成図である。

【0018】

図３に示されるように、増幅回路１００Ｃは、増幅回路１００Ａに対して、オペアンプ２０１、スイッチ２０２、容量２０３、第２極性のトランジスタ２０４、抵抗２０５からなる負帰還アンプ２００を付加した回路構成となっている。増幅回路１００Ｃは、スイッチ２０２がオンのときに、負帰還アンプ２００によって端子１１１と端子１１２との電位が等しくなるようフィードバックがかかる。このとき、入力端子１０１が電圧源２０６に接続されていると、回路全体は電圧源２０６で決まる平衡点に収束する。このことにより、ＶｄｉｏはＶｏｕｔ（ひいてはＶｉｎ＋）と等しくなる。その後、スイッチ２０２をオフすることで、増幅回路１００Ｃの平衡状態は保存される。したがって、電圧源２０６の電位が容量１１８によってホールドされた後もこの平衡状態を維持することができる。

【0019】

しかしながら、増幅回路１００Ｃではノイズを十分に低減するのが難しい。増幅回路１００Ｃにおいて、負帰還アンプ２００の付加により、トランジスタ１１３、トランジスタ１１４、スイッチ１０９、スイッチ１１０で構成される回路が対称構造で無いためである。チョッパ変調技術において、回路の対称性の欠如によるノイズ変調性能の低下が知られている。

【0020】

そこで、発明者は、対称な回路構成を有し、チョッパ変調を行うチョッパノイズ変調部と、出力電位を平衡点に収束させる平衡点収束部とを分けて備える構成の増幅回路について検討した。以下の説明において、第１増幅回路がチョッパノイズ変調部に対応し、第２増幅回路が平衡点収束部に対応する。

【0021】

発明者は、このような検討を重ねた結果、下記本開示の一態様に係る増幅回路に想到した。

【0022】

本開示の一態様に係る増幅回路の概要は以下のとおりである。

【0023】

［項目１］
チョッパ回路を含み、第１入力端子および第２入力端子に入力された第１の差動信号を増幅して第２の差動信号を出力する第１増幅回路と、
前記第２の差動信号を増幅してシングルエンド信号を出力する第２増幅回路と、
を備え、
前記第２増幅回路は、
第１トランジスタおよび第２トランジスタを含み、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに前記第２の差動信号が入力されるように前記第１増幅回路と接続され、前記第２の差動信号を前記第１のトランジスタに接続された第１ノードを流れる電流および前記第２トランジスタに接続された第２ノードを流れる電流に変換する第１回路と、
第１ノードの電圧と前記第２ノードの電圧との差が小さくなるように、第２ノードの電圧を負帰還させる第２回路と、
を備え、
前記第２増幅回路は、前記第１ノードから前記シングルエンド信号を出力する、増幅回路。

【0024】

［項目２］
前記第１増幅回路は、
前記第１入力端子と、前記第２入力端子と、第１端子と、第２端子と、を備え、前記第１入力端子の前記第１端子への電気的な接続および前記第２入力端子の前記第２端子への電気的な接続と、前記第２入力端子の前記第１端子への電気的な接続および前記第１入力端子の前記第２端子への電気的な接続と、を切り替える第１チョッパ回路と、
前記第１端子および前記第２端子間の差動信号を第３端子および第４端子間の差動信号に増幅する増幅部と、
前記第３端子と、前記第４端子と、前記第１トランジスタのゲートに接続された第１出力端子と、前記第１トランジスタのゲートに接続された第２出力端子と、を備え、前記第３端子の前記第１出力端子への電気的な接続および前記第４端子の前記第２出力端子への電気的な接続と、前記第４端子の前記第１出力端子への電気的な接続および前記第３端子の前記第２出力端子への電気的な接続と、を切り替える第２チョッパ回路と、
を備える、項目１に記載の増幅回路。

【0025】

［項目３］
前記第２回路は、前記第１ノード、前記第２ノードおよび第３ノードに電気的に接続され、前記第３ノードから前記２ノードに流れる電流を複製して、前記第３ノードから前記第１ノードに電流を流すカレントミラーを含む、項目１に記載の増幅回路。

【0026】

［項目４］
前記第２回路は、前記第１ノード、前記第２ノードおよび前記第３ノードに電気的に接続され、前記第１ノードと前記第２ノードとの電位差を小さくするように前記第２ノードの電圧を前記第３ノードに負帰還する負帰還アンプを含む、項目３に記載の増幅回路。

【0027】

［項目５］
前記第１ノードに電気的に接続されるバッファ回路と、
前記バッファ回路の出力端子を、前記第１増幅回路の前記第１入力端子または前記第２入力端子に電気的に接続するフィードバック経路と、
を備える、項目１から項目４のいずれか１項に記載の増幅回路。

【0028】

［項目６］
前記バッファ回路の前記出力端子に一端が電気的に接続される抵抗素子を備え、
前記フィードバック経路は、前記抵抗素子の他端を前記第１増幅回路の前記第１入力端子または前記第２入力端子に電気的に接続する、項目５に記載の増幅回路。

【0029】

［項目７］
前記バッファ回路の前記出力端子にソースおよびドレインの一方が電気的に接続される第３トランジスタを備え、
前記フィードバック経路は、前記第３トランジスタのソースおよびドレインの他方を前記第１増幅回路の前記第１入力端子または前記第２入力端子に電気的に接続する、項目５に記載の増幅回路。

【0030】

また、本開示の一態様に係る増幅回路は、第１入力端子と、第２入力端子と、第１端子と、第２端子と、を備え、前記第１入力端子の前記第１端子への電気的な接続および前記第２入力端子の前記第２端子への電気的な接続と、前記第２入力端子の前記第１端子への電気的な接続および前記第１入力端子の前記第２端子への電気的な接続と、を切り替える第１切り換え回路と、第３端子と、第４端子と、第１出力端子と、第２出力端子と、を備え、前記第３端子の前記第１出力端子への電気的な接続および前記第４端子の前記第２出力端子への電気的な接続と、前記第４端子の前記第１出力端子への電気的な接続および前記第３端子の前記第２出力端子への電気的な接続と、を切り替える第２切り換え回路と、を備える第１増幅回路と、第３出力端子と、第４出力端子と、前記第１出力端子に電気的に接続された第３入力端子と、前記第２出力端子に電気的に接続された第４入力端子と、を備える差動対部と、前記第３出力端子と前記第４出力端子とに電気的に接続され、第１電圧端子を備え、前記第１電圧端子から前記第４出力端子に流れる電流を複製して、前記第１電圧端子から前記第３出力端子に電流を流すカレントミラーと、前記第３出力端子と、前記第４出力端子と、前記第１電圧端子と、に電気的に接続され、前記第３出力端子と前記第４出力端子との電位差を小さくするように前記第１電圧端子にフィードバックする負帰還アンプと、を備え、前記第３入力端子および前記第４入力端子間の差動信号を、前記第３出力端子のシングルエンド信号へと増幅する第２増幅回路と、を備えてもよい。

【0031】

以下、本開示の一態様に係る増幅回路の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置及び接続形態、並びに、ステップ（工程）及びステップの順序等は、一例であって本開示を限定するものではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意に付加可能な構成要素である。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。

【0032】

（実施の形態１）
図４は、本開示の一形態に係る増幅回路１０の構成図である。

【0033】

図４に示されるように、増幅回路１０は、第１増幅回路４００と、第２増幅回路５００とを備える。

【0034】

第１増幅回路４００は、第１切り替え回路４３１と、第２切り替え回路４３２と、コモンフィードバックアンプ３０５と、電流源４２７と、第１極性のトランジスタ４０７と、第１極性のトランジスタ４０８と、第２極性（例えば、Ｐチャンネル極性）のトランジスタ４０９と、第２極性のトランジスタ４１０とを備える。第１切り替え回路４３１および第２切り替え回路４３２は、それぞれチョッパ回路とも呼ばれる。また、第１切り替え回路４３１と第２切り替え回路４３２との間の回路は、増幅部とも呼ばれる。

【0035】

コモンフィードバックアンプ３０５は、一般的なオペアンプであってよい。コモンフィードバックアンプ３０５を含む増幅部の構成は、図４に示した構成に限らない。

【0036】

第１切り替え回路４３１は、第１入力端子４０１と、第２入力端子４０２と、第１端子４２１と、第２端子４２２と、スイッチ４０３～スイッチ４０６とを備える。第１切り替え回路４３１は、第１入力端子４０１が第１端子４２１に電気的に接続し、第２入力端子４０２が第２端子４２２に電気的に接続する第１の接続状態と、第２入力端子４０２が第１端子４２１に電気的に接続し、第１入力端子４０１が第２端子４２２に電気的に接続する第２の接続状態とを切り替える。

【0037】

第２切り替え回路４３２は、第３端子４２３と、第４端子４２４と、第１出力端子４１７と、第２出力端子４１８と、スイッチ４１３～スイッチ４１６とを備える。第２切り替え回路４３２は、第３端子４２３が第１出力端子４１７に電気的に接続し、第４端子４２４が第２出力端子４１８に電気的に接続する第３の接続状態と、第４端子４２４が第１出力端子４１７に電気的に接続し、第３端子４２３が第２出力端子４１８に電気的に接続する第４の接続状態とを切り替える。

【0038】

スイッチ４０３、スイッチ４０６、スイッチ４１３、スイッチ４１６には、スイッチをオン状態とする論理値１と、スイッチをオフ状態とする論理値０とを所定の周波数ｆで交互に繰り返す第１チョッパ信号が入力される。以下、スイッチ４０３、スイッチ４０６、スイッチ４１３、スイッチ４１６を「第１種スイッチ」と呼ぶこともある。

【0039】

スイッチ４０４、スイッチ４０５、スイッチ４１４、スイッチ４１５には、スイッチをオン状態とする論理値１と、スイッチをオフ状態とする論理値０とを所定の周波数ｆで交互に繰り返す第２チョッパ信号が入力される。以下、スイッチ４０４、スイッチ４０５、スイッチ４１４、スイッチ４１５を「第２種スイッチ」と呼ぶこともある。

【0040】

図５は、第１チョッパ信号と第２チョッパ信号とのタイミングチャートである。

【0041】

図５に示されるように、第１チョッパ信号と、第２チョッパ信号とは、互いに、同時に論理値１となることがないノンオーバーラップ信号の関係となっている。このため、第１種スイッチと、第２種スイッチとは、同時にオン状態になることはない。

【0042】

第１チョッパ信号と第２チョッパ信号とは、例えば、増幅回路１０の外部にある回路から供給される。

【0043】

第１増幅回路４００は、差動入力差動出力の完全対称型増幅回路である。第１増幅回路４００は、第１端子４２１および第２端子間４２２の差動信号を、第３端子４２３および第４端子４２４間の差動信号へと増幅する。すなわち、第１増幅回路４００は、第１端子４２１および第２端子間４２２に入力された差動信号を増幅して、第３端子４２３および第４端子４２４間の差動信号として出力する。

【0044】

また、第１増幅回路４００は、予め定められた周波数ｆで、第１切り替え回路４３１による端子間の接続の切り替えと、第２切り替え回路４３２による端子間の接続の切り替えを行う。これにより、第１増幅回路４００は、増幅回路１０において、チョッパ変調を行うチョッパノイズ変調部として機能する。

【0045】

第２増幅回路５００は、差動対部５３０と、カレントミラー５４０と、負帰還アンプ３０８とを備える。

【0046】

差動対部５３０は、第３出力端子５２３と、第４出力端子５２４と、第２切り替え回路４３２の第１出力端子４１７に電気的に接続された第３入力端子５１３と、第２切り替え回路４３２の第２出力端子に電気的に接続された第４入力端子５１４と、電流源５０１と、第１極性のトランジスタ５０３と、第１極性のトランジスタ５０４とを備える。トランジスタ５０３は、第３入力端子５１３からの入力を第３出力端子５２３に流れる電流に変換し、トランジスタ５０４は、第４入力端子５１４からの入力を第４出力端子５２４に流れる電流に変換する。すなわち、トランジスタ５０３は、第３入力端子５１３からの入力に対応する電位を第３出力端子５２３に出力し、トランジスタ５０４は、第４入力端子５１４からの入力に対応する電位を第４出力端子５２４に出力する。第３入力端子５１３は、第１ノードを例示する。第４出力端子５２４は、第２ノードを例示する。

【0047】

カレントミラー５４０は、第３出力端子５２３にドレインが接続された第２極性のトランジスタ５０８と、第４出力端子５２４にドレインが接続された第２極性のトランジスタ５０９とを備える。カレントミラー５４０は、トランジスタ５０８とトランジスタ５０９のそれぞれのソースが接続された第１電圧端子５３１を備える。カレントミラー５４０は、第１電圧端子５３１から第４出力端子５２４に流れる電流を複製して、第１電圧端子５３１から第３出力端子５２３に流す。第１電圧端子５３１は、第３ノードを例示する。

【0048】

負帰還アンプ３０８は、第３出力端子５２３と、第４出力端子５２４と、第１電圧端子５３１とに電気的に接続される。具体的には、負帰還アンプ３０８の非反転入力端子が第３出力端子５２３に電気的に接続される。負帰還アンプ３０８の反転入力端子が第４出力端子５２４に電気的に接続される。負帰還アンプ３０８の出力端子が第１電圧端子５３１に電気的に接続される。負帰還アンプ３０８は、第３出力端子５２３と第４出力端子５２４との電位差が小さくなるように、第１電圧端子５３１にフィードバックする。負帰還アンプ３０８は、第３出力端子５２３と第４出力端子５２４との電位差をなくすように、第１電圧端子５３１にフィードバックしてもよい。

【0049】

第２増幅回路５００は、第３入力端子５１３および第４入力端子５１４間の差動信号を、第３出力端子５２３のシングルエンド信号へと増幅する。すなわち、第２増幅回路５００は、第３入力端子５１３および第４入力端子５１４間の差動信号を増幅して、第３出力端子５２３からシングルエンド信号を出力する。

【0050】

また、第２増幅回路５００は、増幅回路１０において、出力電位を平衡点に収束させる平衡点収束部として機能する。

【0051】

図６は、増幅回路１０を用いて実現されるバッファ回路１の構成図である。

【0052】

図６に示されるように、バッファ回路１は、増幅回路１０と、バッファ回路３０９と、入力端子３０１と、出力端子３１１と、スイッチ３０２と、キャパシタ３０３と、キャパシタ３１０と、バッファ回路３０９の出力側の信号を第１増幅回路４００の入力側へフィードバックするフィードバック経路３１２とを備える。すなわち、バッファ回路３０９の出力端子は、フィードバック経路３１２によって第１増幅回路４００の第２入力端子４０２に接続されている。フィードバック経路３１２は、例えば配線である。

【0053】

バッファ回路１は、入力端子３０１から入力される電位ＶＲＥＦをサンプルホールドし、出力端子３１１から出力する。例えば、バッファ回路３０９は、図７に例示される構成であってもよい。

【0054】

図７において、バッファ回路３０９は、第１極性のトランジスタ３６１と、第１極性のトランジスタ３６２と、キャパシタ３６３とを備える、シングルエンド入力シングルエンド出力の構成である。バッファ回路３０９は、図７に示される回路構成に限定されない。

【0055】

なお、ここでは、図６に示される回路のことを、バッファ回路という名称で呼んでいるが、増幅回路という名称で呼んでもよい。すなわち、図６に示される回路のことを、第１増幅回路４００と、第２増幅回路５００と、バッファ回路３０９と、フィードバック経路３１２とを備える増幅回路と呼んでもよい。この場合、この増幅回路の増幅率（つまりゲイン）は１倍である。

【0056】

図８は、バッファ回路１の、第１のノイズ伝達関数モデル６００を示す模式図である。

【0057】

図８に示されるように、第１のノイズ伝達関数モデル６００では、増幅回路１０の増幅率をＡ、増幅回路１０の出力抵抗をＲ_１、増幅回路１０の負荷容量をＣ_１、バッファ回路３０９の増幅率を１、バッファ回路３０９の出力抵抗をＲ_２、バッファ回路３０９の負荷容量をＣ_２、増幅回路１０の入力換算ノイズをＶ_ｎ１としている。

【0058】

ここで、負荷容量Ｃ_１、負荷容量Ｃ_２は、配線による分布定数を用いて定義されてもよいし、配線に接続される容量性素子による集中定数を用いて定義されてもよいし、それらの組み合わせであってもよい。

【0059】

第１のノイズ伝達関数モデル６００において、入力換算ノイズＶ_ｎ１に対する、出力端子６０８の電位Ｖ_ｏ１へのノイズ伝達関数は、

【0060】

【数1】

【0061】

となる。

【0062】

図９は、Ｃ_２Ｒ_２ ≫ ＡＣ_１Ｒ_１ とした場合における、入力換算ノイズＶ_ｎ１に対する電位Ｖ_０１の周波数特性（以下、「第１の周波数特性」とも呼ぶ。）を示す周波数特性図である。

【0063】

図９に示されるように、第１の周波数特性は、

【0064】

【数2】

【0065】

を第１のカットオフ周波数に持ち、

【0066】

【数3】

【0067】

を第２のカットオフ周波数に持つローパスフィルタ状の周波数特性である。第１の周波数特性は、第１のカットオフ周波数から第２のカットオフ周波数の間の周波数帯域では、減衰特性が－２０ｄｂ／ｄｅｃ．となり、第２のカットオフ周波数より高い周波数帯域では、減衰特性が－４０ｄｂ／ｄｅｃ．となる周波数特性となる。このことは、バッファ回路１がチョッパ変調によって発生するチョッパノイズを減衰させることを示している。

【0068】

図１０は、バッファ回路１の、第２のノイズ伝達関数モデル７００を示す模式図である。

【0069】

第２のノイズ伝達関数モデル７００は、ノイズ伝達関数モデル６００から、増幅回路１０の入力換算ノイズＶ_ｎ１が削除され、替わりに、バッファ回路３０９の入力換算ノイズＶ_ｎ２が追加されたモデルとなっている。

【0070】

第２のノイズ伝達関数モデル７００において、入力換算ノイズＶ_ｎ２に対する、出力端子６０８の電位Ｖ_ｏ２へのノイズ伝達関数は、

【0071】

【数4】

【0072】

となる。

【0073】

図１１は、Ｃ_２Ｒ_２ ≫ ＡＣ_１Ｒ_１ とした場合における、入力換算ノイズＶ_ｎ２に対する電位Ｖ_０２の周波数特性（以下、「第２の周波数特性」とも呼ぶ。）を示す周波数特性図である。

【0074】

図１１に示されるように、第２の周波数特性は、第１の周波数特性と同様に、

【0075】

【数5】

【0076】

をカットオフ周波数に持つローパスフィルタ状の周波数特性となる。このことも、バッファ回路１がチョッパ変調によって発生するチョッパノイズを減衰させることを示している。

【0077】

なお、ここでは、説明を簡単にするために、Ｃ_２Ｒ_２ ≫ ＡＣ_１Ｒ_１ という条件を付して説明したが、バッファ回路１は、必ずしもこの条件を満たす構成例に限定される必要はない。

【0078】

バッファ回路１に対して、ノイズシミュレーションを行った。また、比較のために、従来の構成のバッファ回路に対してもノイズシミュレーションを行った。従来の構成のバッファ回路としては、バッファ回路１から、増幅回路１０を取り除いた構成のバッファ回路を用いた。以下、このようなバッファ回路を「従来型バッファ回路」とも呼ぶ。

【0079】

図１２は、このシミュレーションにより得られた、バッファ回路１のノイズスペクトルと、従来型バッファ回路のノイズスペクトルとを示す図である。

【0080】

図１２に示されるように、このシミュレーションから、バッファ回路１のノイズスペクトルは、従来型バッファ回路のノイズスペクトルに対して、１ＫＨｚ以上の周波数帯域において、ノイズ周波数密度が下回っていることがわかった。また、このシミュレーションから、バッファ回路１は、ノイズ周波数密度を周波数領域で積分して得られる全積分ノイズについて、従来型バッファ回路に対して４８％低減できることもわかった。なお、バッファ回路１のノイズスペクトルにおける１００ＭＨｚ～２００ＭＨｚの周波数帯域に存在するピークは、チョッパ変調によって高周波領域に写像されたチョッパノイズである。このピークは、従来型バッファ回路のノイズレベルを上回っているものの、負帰還ループのローパスフィルタ効果によって、全積分ノイズと比べて充分に低いノイズレベルに抑えられている。

【0081】

このように、増幅回路１０は、ノイズを低減できるバッファ回路を実現し得る。

【0082】

（実施の形態２）
増幅回路１０を用いて実現されるバッファ回路の他の一例として、実施の形態１で例示したバッファ回路１から、その一部の構成を変更した実施の形態２に係るバッファ回路について説明する。

【0083】

図１３は、増幅回路１０を用いて実現されるバッファ回路１Ａの構成図である。

【0084】

図１３に示されるように、バッファ回路１Ａは、実施の形態１に係るバッファ回路１に対して、バッファ回路３０９と出力端子３１１との間であって、フィードバック経路３１２への分岐点よりも出力端子３１１側に、抵抗素子９０１が追加されて構成される。

【0085】

バッファ回路１Ａは、実施の形態１に係るバッファ回路１に対して、キャパシタ３１０と抵抗素子９０１とによりローパスフィルタ特性を強化することができる。このため、バッファ回路１Ａは、バッファ回路１よりもさらに、ノイズを低減し得る。

【0086】

（実施の形態３）
増幅回路１０を用いて実現されるバッファ回路の他の一例として、実施の形態２で例示したバッファ回路１Ａから、その一部の構成を変更した実施の形態３に係るバッファ回路について説明する。

【0087】

図１４は、増幅回路１０を用いて実現されるバッファ回路１Ｂの構成図である。

【0088】

図１４に示されるように、バッファ回路１Ｂは、実施の形態１に係るバッファ回路１Ａに対して、抵抗素子９０１が、第１極性のトランジスタ１００１に変更されて構成される。バッファ回路１Ｂは、バッファ回路１Ａと同様に、バッファ回路１よりもノイズを低減し得る。また、バッファ回路１Ｂは、トランジスタ１００１のゲート電位を調整することでトランジスタ１００１の抵抗値を調整することができる。このため、バッファ回路１Ｂは、ローパスフィルタ特性の強化度合いを調整することができる。

【0089】

（実施の形態４）
増幅回路１０を用いて実現されるバッファ回路の他の一例として、実施の形態２で例示したバッファ回路１Ａから、その一部の構成を変更した実施の形態４に係るバッファ回路について説明する。

【0090】

図１５は、増幅回路１０を用いて実現されるバッファ回路１Ｃの構成図である。

【0091】

図１５に示されるように、バッファ回路１Ｃは、実施の形態１に係るバッファ回路１Ａに対して、抵抗素子９０１の位置が、バッファ回路３０９とフィードバック経路３１２との間に変更されて構成される。すなわち、バッファ回路３０９の出力端子に抵抗素子９０１の一端が接続され、抵抗素子９０１の他端はフィードバック経路３１２によって第１増幅回路４００の第２入力端子４０２に接続されている。

【0092】

バッファ回路１Ｃは、バッファ回路１Ａと同様に、バッファ回路１よりもノイズを低減し得る。また、バッファ回路１Ｃは、抵抗素子９０１を、フィードバック経路３１２によって形成される負帰還ループ内に取り込んでいる。つまり、バッファ回路１Ｃは、バッファ回路１Ａと異なり、出力端子３１１とフィードバック経路３１２との間に、抵抗素子９０１を含まない。このため、バッファ回路１Ｃは、出力端子３１１の電圧変動を、抵抗素子９０１を介することなく、第１増幅回路４００の入力側へフィードバックすることができる。このことにより、バッファ回路１Ｃでは、実施の形態２に係るバッファ回路１Ａに対して、出力端子３１１に対する負帰還ループの応答性をさらに高めることができる。

【0093】

（実施の形態５）
増幅回路１０を用いて実現されるバッファ回路の他の一例として、実施の形態４で例示したバッファ回路１Ｂから、その一部の構成を変更した実施の形態５に係るバッファ回路について説明する。

【0094】

図１６は、増幅回路１０を用いて実現されるバッファ回路１Ｄの構成図である。

【0095】

図１６に示されるように、バッファ回路１Ｄは、実施の形態３に係るバッファ回路１Ｂに対して、第１極性のトランジスタ１００１の位置が、バッファ回路３０９とフィードバック経路３１２との間に変更されて構成される。すなわち、バッファ回路３０９の出力端子にトランジスタ１００１のソースおよびドレインの一方が接続され、ソースおよびドレインの他方はフィードバック経路３１２によって第１増幅回路４００の第２入力端子４０２に接続されている。

【0096】

バッファ回路１Ｄは、バッファ回路１Ｂと同様に、バッファ回路１よりもノイズを低減し得る。また、バッファ回路１Ｄは、トランジスタ１００１のゲート電位を調整することでトランジスタ１００１の抵抗値を調整することができる。このため、バッファ回路１Ｄは、ローパスフィルタ特性の強化度合いを調整することができる。また、バッファ回路１Ｄは、トランジスタ１００１を、フィードバック経路３１２によって形成される負帰還ループ内に取り込んでいる。つまり、バッファ回路１Ｄは、バッファ回路１Ｂと異なり、出力端子３１１とフィードバック経路３１２との間に、トランジスタ１００１を含まない。このため、バッファ回路１Ｄは、出力端子３１１の電圧変動を、トランジスタ１００１を介することなく、第１増幅回路４００の入力側へフィードバックすることができる。このことにより、バッファ回路１Ｄでは、実施の形態１に係るバッファ回路１に対して、出力端子３１１に対する応答性をさらに高めることができる。

【0097】

（実施の形態６）
以上説明した増幅回路は、例えば撮像装置において、ＡＤ変換器等の基準電圧を供給する電圧供給回路に適用できる。

【0098】

図１７は、本実施形態の撮像装置９００Ａの構成を示す模式図である。撮像装置９００Ａは、画素部９１０と、ＡＤ変換部９２０と、基準電圧生成部９３０とを含む。画素部９１０は、それぞれが光電変換部を有する複数の画素を含む。ＡＤ変換部９２０は、画素部９１０の各画素から出力されたアナログ信号をデジタル信号に変換する。基準電圧生成部９３０は、ＡＤ変換に用いる基準電圧をＡＤ変換部９２０に供給する。実施の形態１から５の増幅回路は、基準電圧生成部９３０において基準電圧を生成するための増幅回路として適用できる。本開示の増幅回路を用いることにより、従来よりも低ノイズの基準電圧を生成することができる。したがって、低ノイズで高画質の撮像装置を実現することができる。

【0099】

図１８は、撮像装置を用いたカメラシステム９００Ｂの構成を示す模式図である。カメラシステム９００Ｂは、レンズ光学系９０１と、撮像装置９０２と、システムコントローラ９０４と、カメラ信号処理部９０３とを備えている。レンズ光学系９０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含む。レンズ光学系９０１は、撮像装置の撮像面に光を集光する。システムコントローラ９０３は、カメラシステム９００全体を制御する。システムコントローラ９０３は、例えばマイクロコンピュータによって実現され得る。カメラ信号処理部９０４は、撮像装置９０２からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部９０４は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部９０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。

【0100】

本実施形態によるカメラシステム９００によれば、低ノイズで良好な画像を取得できる。

【0101】

（補足）
以上のように、本出願において開示する技術の例示として、実施の形態１～実施の形態５について説明した。しかしながら、本開示による技術は、これらに限定されず、本開示の趣旨を逸脱しない限り、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。

【0102】

以下に、本開示における変形例の一例について列記する。

【0103】

（１）本明細書において、第１極性は、例えばＮチャネル極性であり、第２極性は、例えばＰチャネル極性であるとして説明した。しかしながら、必ずしも、第１極性がＮチャネル極性であり、第２極性がＰチャネル極性である場合に限定される必要はない。例えば、第１極性はＰチャネル極性であり、第２極性はＮチャネル極性であっても構わない。

【0104】

（２）実施の形態１～実施の形態５において、バッファ回路１、バッファ回路１Ａ～バッファ回路１Ｄは、バッファ回路３０９を含む構成であるとして説明した。

【0105】

しかしながら、バッファ回路１、バッファ回路１Ａ～バッファ回路１Ｄは、出力駆動能力をさほど高くする必要がなく、入力端子３０１から入力される電位ＶＲＥＦが、第２増幅回路５００の出力電圧範囲に収まる場合には、バッファ回路３０９を省略する構成であっても構わない。

【産業上の利用可能性】

【0106】

本開示に係る増幅回路は、電気信号を増幅する必要がある装置に広く利用可能である。

【符号の説明】

【0107】

１、１Ａ、１Ｂ、１Ｃ、１Ｄ、３０９ バッファ回路
１０、１００Ａ、１００Ｃ 増幅回路
１１３、１１４、４０７、４０８、４０９、４１０、５０３、５０４、５０８、５０９、１００１ トランジスタ
３０８ 負帰還アンプ
３１２ フィードバック経路
４００ 第１増幅回路
４０１ 第１入力端子
４０２ 第２入力端子
４１７ 第１出力端子
４１８ 第２出力端子
４２１ 第１端子
４２２ 第２端子
４２３ 第３端子
４２４ 第４端子
４３１ 第１切り替え回路
４３２ 第２切り替え回路
５００ 第２増幅回路
５１３ 第３入力端子
５１４ 第４入力端子
５２３ 第３出力端子
５２４ 第４出力端子
５３０ 差動対部
５３１ 第１電圧端子
５４０ カレントミラー
９０１ 抵抗素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】