知財求人 - 知財ポータルサイト「IP Force」
▶ ユニサンティス エレクトロニクス シンガポール プライベート リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-28
(45)【発行日】2023-10-06
(54)【発明の名称】柱状半導体装置と、その製造方法
(51)【国際特許分類】
H10B 10/00 20230101AFI20230929BHJP
H01L 21/8238 20060101ALI20230929BHJP
H01L 27/092 20060101ALI20230929BHJP
【ＦＩ】
H10B10/00
H01L27/092 A
H01L27/092 F
【請求項の数】
13
(21)【出願番号】P 2021530488
(86)(22)【出願日】2020-03-19
(86)【国際出願番号】 JP2020012471
(87)【国際公開番号】W WO2021005842
(87)【国際公開日】2021-01-14
【審査請求日】2022-03-04
(31)【優先権主張番号】PCT/JP2019/027541
(32)【優先日】2019-07-11
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(72)【発明者】
【氏名】原田 望
【審査官】宮本 博司
(56)【参考文献】
【文献】国際公開第２０１７／２０８４８６（ＷＯ，Ａ１）
【文献】国際公開第２０１８／１２３８２３（ＷＯ，Ａ１）
【文献】特開２０１６－０２１５９０（ＪＰ，Ａ）
【文献】国際公開第２００９／０９６４６５（ＷＯ，Ａ１）
【文献】特開２０１３－０６９７７０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １０／００
Ｈ０１Ｌ ２１／８２３８
(57)【特許請求の範囲】
【請求項1】
基板に垂直方向に立った半導体柱と、前記半導体柱を囲んだゲート絶縁層と、前記ゲート絶縁層を囲んだゲート導体層を有する柱状半導体装置の製造方法であって、前記半導体柱であって、且つその頂部に第１の材料層を有する第１の半導体柱と、前記第１の半導体柱に隣接して、前記半導体柱であって、且つその頂部に第２の材料層を有する第２の半導体柱と、を形成する工程と、
前記ゲート導体層上面より上にあって、前記第１の半導体柱と、前記第２の半導体柱と、の頂部外周部に、第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層上にあって、且つ前記第１の半導体柱の頂部側面を囲んだ第３の材料層と、前記第２の半導体柱の頂部側面を囲んだ第４の材料層と、を形成する工程と、
前記第３の材料層と、前記第４の材料層と、の側面に接した外周部に、第２の層間絶縁層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、前記第３の材料層と、前記第４の材料層と、を除去して、前記第１の半導体柱の頂部を囲んだ第１の凹部と、前記第２の半導体柱の頂部を囲んだ第２の凹部と、を形成する工程と、
前記第１の半導体柱の頂部を囲み、且つ前記第１の凹部内に、第１の不純物層を形成する工程と、前記第２の半導体柱の頂部を囲み、且つ前記第２の凹部内に第２の不純物層を形成する工程と、
前記第１の不純物層上にあり、且つ前記第１の凹部内に、第１の導体層を形成する工程と、前記第２の不純物層上にあり、且つ前記第２の凹部内に、第２の導体層を、形成する工程と、
前記第１の導体層と、前記第２の導体層と、を接続する第１の配線導体層を形成する工程とを有し、
平面視において、前記第１の配線導体層の形成領域に、前記第１の半導体柱と、前記第２の半導体柱と、は別の前記半導体柱が形成されていない、
ことを特徴とする柱状半導体装置の製造方法。
【請求項2】
前記第１の導体層と、前記第２の導体層と、前記第２の層間絶縁層と、の上に、第３の層間絶縁層を形成する工程と、前記第３の層間絶縁層に、平面視において、前記第１の導体層の一部領域と、前記第２の導体層の一部領域と、に重なり、且つ接した第１の帯状コンタクトホールを形成する工程と、
前記第１の帯状コンタクトホールを埋めて、前記第１の配線導体層を形成する工程を有し、
平面視において、前記第１の導体層と、前記第２の導体層と、の一部領域が前記第１の帯状コンタクトホールより外側に突き出ている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項3】
前記第２の層間絶縁層を形成した後に、平面視において、前記第１の材料層と、前記第３の材料層と、の一部領域と、前記第２の材料層と、前記第４の材料層と、の一部領域と、に重なり、かつ繋がって空いた第１のマスク材料層を形成する工程と、前記第１のマスク材料層をマスクにして、前記第１の材料層と、前記第３の材料層と、前記第２の材料層と、前記第４の材料層と、前記第２の層間絶縁層と、をエッチングして、第３の凹部を形成する工程と、
前記第３の凹部内にあって、前記第１の不純物層と、前記第２の不純物層と、の形成と同時に、前記第１の不純物層と、前記第２の不純物層とに繋がった第３の不純物層を形成する工程と、
前記第１の不純物層と、第２の不純物層と、前記第３の不純物層と、の上にあって、且つ前記第３の凹部内に第３の導体層を形成する工程と、
前記第３の導体層に、接続する前記第１の配線導体層を形成する工程、を有し、
平面視において、前記第１の帯状コンタクトホールが、前記第３の導体層の内側にあり、且つ前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、が同じ半導体材料層よりなる、
ことを特徴とする請求項２に記載の柱状半導体装置の製造方法。
【請求項4】
前記第３の導体層が前記第１の配線導体層である、ことを特徴とする請求項３に記載の柱状半導体装置の製造方法。
【請求項5】
前記第１の不純物層と、前記第２の不純物層と、をエピタキシャル結晶成長により形成する、ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項6】
前記第１の凹部と、前記第２の凹部と、の底部面上に単結晶半導体薄膜層を形成する工程と、続けて、前記第１の凹部と、前記第２の凹部と、に前記第１の不純物層と、前記第２の不純物層と、を形成する工程と、を有する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項7】
前記第１の半導体柱と、前記第２の半導体柱と、にＳＲＡＭ（Static Random Access Memory)セル回路の負荷用ＳＧＴ（Surrounding Gate Transistor）が形成されている、ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項8】
基板上に垂直方向に立った第１の半導体柱と、前記第１の半導体柱に隣接して立った第２の半導体柱と、
その上面位置が前記第１の半導体柱と、前記第２の半導体柱と、の頂部上面より下方にあり、且つ前記第１の半導体柱と前記第２の半導体柱と、を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、
前記ゲート導体層上にある第１の層間絶縁層と、
前記第１の半導体柱頂部を覆い、且つ、平面視において、その外周が、前記第１の半導体柱の外周と等幅に離れている第１の不純物層と、前記第２の半導体柱頂部を覆い、且つ、平面視において、その外周と等幅に離れている第２の不純物層と、
前記第１の不純物層上にある第１の導体層と、前記第２の不純物層上にある第２の導体層と、
前記第１の不純物層と、前記第２の不純物層と、前記第１の導体層と、前記第２の導体層と、の外周部にある第２の層間絶縁層と、
前記第１の導体層と、前記第２の導体層と、前記第２の層間絶縁層と、の上にある第３の層間絶縁層と、
前記第３の層間絶縁層に、平面視において、前記第１の導体層の一部領域と、前記第２の導体層の一部領域と、に重なり、且つ接した第１の帯状コンタクトホールと、
前記第１の帯状コンタクトホールを埋めた、第１の配線導体層と、を有し、
平面視において、前記第１の導体層と、前記第２の導体層と、の一部領域が前記第１の帯状コンタクトホールより外側に突き出ている、
ことを特徴とする柱状半導体装置。
【請求項9】
前記第１の不純物層と、前記第２の不純物層と、同じ面上にあり、且つ前記第１の不純物層と、前記第２の不純物層とに繋がった第３の不純物層と、前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、の上にあり、且つ平面視において、前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、同じ形状の第３の導体層と、
前記第３の導体層に、接続する前記第１の配線導体層と、を有し、
平面視において、前記第１の帯状コンタクトホールが、前記第３の導体層の内側にある、
ことを特徴とする請求項８に記載の柱状半導体装置。
【請求項10】
前記第３の導体層が前記第１の配線導体層である、ことを特徴とする請求項９に記載の柱状半導体装置。
【請求項11】
前記第１の不純物層と、前記第２の不純物層と、はエピタキシャル結晶成長半導体材料層である、ことを特徴とする請求項８に記載の柱状半導体装置。
【請求項12】
前記第１の不純物層と、前記第２の不純物層の側面、及び底部に単結晶半導体薄膜層を、有する、ことを特徴とする請求項８に記載の柱状半導体装置。
【請求項13】
前記第１の半導体柱と、前記第２の半導体柱と、にＳＲＡＭ（Static Random Access Memory)セル回路の負荷用ＳＧＴ（Surrounding Gate Transistor）が設けられている、ことを特徴とする請求項８に記載の柱状半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、柱状半導体装置と、その製造方法に関する。
【背景技術】
【0002】
近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
【0003】
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
【0004】
図５に、ＮチャネルＳＧＴの模式構造図を示す。（ａ）図は断面図であり、（ｂ）図は平面図である。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１２０（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１２１ａ、１２１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層１２１ａ、１２１ｂ間のＳｉ柱１２０の部分がチャネル領域１２２となる。このチャネル領域１２２を囲むようにゲート絶縁層１２３が形成されている。このゲート絶縁層１２３を囲むようにゲート導体層１２４が形成されている。ＳＧＴは、ソース、ドレインとなるＮ+層１２１ａ、１２１ｂ、チャネル領域１２２、ゲート絶縁層１２３、ゲート導体層１２４より構成されている。Ｎ+層１２１ｂ上の絶縁層１２５に開けられコンタクトホールＣを介してＮ+層１２１ｂとソース配線金属層Ｓが接続されている。これにより、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
【0005】
そして、更にチップサイズの縮小化を図る場合、克服すべき課題がある。図５に示すように、ソース配線金属層ＳとＮ+層１２１ｂを繋げるコンタクトホールＣが、平面視においてＳｉ柱１２０上に形成される。チップサイズの縮小化が進むと、Ｓｉ柱１２０と隣接するＳｉ柱との距離が短くなる。これに伴い、平面視においてコンタクトホールＣに隣接するコンタクトホールの距離が短くなる。このため、コンタクトホール形成工程の微細化と高密度化が求められる。
【0006】
図６に、ＳＧＴを用いたＳＲＡＭセル（Static Random Access Memory）回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ２と、から構成されている。ＰチャネルＳＧＴ_Ｐｃ１のゲートとＮチャネルＳＧＴ_Ｎｃ１のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のドレインとＮチャネルＳＧＴ_Ｎｃ２のドレインが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のゲートとＮチャネルＳＧＴ_Ｎｃ２のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ１のドレインとＮチャネルＳＧＴ_Ｎｃ１のドレインが接続されている。
【0007】
図６に示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとビット線端子ＢＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインと反転ビット線端子ＢＬＲｔに接続されている。このようにＳＲＡＭセルを有する回路は、２個の負荷ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、２個の駆動用ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２と、２個の選択用ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている（例えば、特許文献２を参照）。このＳＲＡＭセルにおいて、２個の負荷ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のＳｉ柱が最も近く接近して形成される。この場合、負荷ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２の上部Ｐ+層上のコンタクトホール形成がＳＲＡＭセルの高集積化において問題となる。
【先行技術文献】
【特許文献】
【0008】
【文献】特開平２－１８８９６６号公報
【文献】米国特許出願公開第２０１０／０２１９４８３号明細書
【非特許文献】
【0009】
【文献】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
【文献】A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal. : “ Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications” Proc. Of SPIE Vol.9782, 2016
【発明の概要】
【発明が解決しようとする課題】
【0010】
ＳＧＴを用いた回路の高性能化と、高集積化と、が求められている。
【課題を解決するための手段】
【0011】
本願の第１の観点に係る発明は、基板に垂直方向に立った半導体柱と、前記半導体柱を囲んだゲート絶縁層と、前記ゲート絶縁層を囲んだゲート導体層を有する柱状半導体装置の製造方法であって、
前記半導体柱であって、且つその頂部に第１の材料層を有する第１の半導体柱と、前記第１の半導体柱に隣接して、前記半導体柱であって、且つその頂部に第２の材料層を有する第２の半導体柱と、を形成する工程と、
前記ゲート導体層上面より上にあって、前記第１の半導体柱と、前記第２の半導体柱と、の頂部外周部に、第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層上にあって、且つ前記第１の半導体柱の頂部側面を囲んだ第３の材料層と、前記第２の半導体柱の頂部側面を囲んだ第４の材料層と、を形成する工程と、
前記第３の材料層と、前記第４の材料層と、の側面に接した外周部に、第２の層間絶縁層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、前記第３の材料層と、前記第４の材料層と、を除去して、前記第１の半導体柱の頂部を囲んだ第１の凹部と、前記第２の半導体柱の頂部を囲んだ第２の凹部と、を形成する工程と、
前記第１の半導体柱の頂部を囲み、且つ前記第１の凹部内に、第１の不純物層を形成する工程と、前記第２の半導体柱の頂部を囲み、且つ前記第２の凹部内に第２の不純物層を形成する工程と、
前記第１の不純物層上にあり、且つ前記第１の凹部内に、第１の導体層を形成する工程と、前記第２の不純物層上にあり、且つ前記第２の凹部内に、第２の導体層を、形成する工程と、
前記第１の導体層と、前記第２の導体層と、を接続する第１の配線導体層を形成する工程とを有し、
平面視において、前記第１の配線導体層の形成領域に、前記第１の半導体柱と、前記第２の半導体柱と、は別の前記半導体柱が形成されていない、
ことを特徴とする。
前記半導体柱であって、且つその頂部に第１の材料層を有する第１の半導体柱と、前記第１の半導体柱に隣接して、前記半導体柱であって、且つその頂部に第２の材料層を有する第２の半導体柱と、を形成する工程と、
前記ゲート導体層上面より上にあって、前記第１の半導体柱と、前記第２の半導体柱と、の頂部外周部に、第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層上にあって、且つ前記第１の半導体柱の頂部側面を囲んだ第３の材料層と、前記第２の半導体柱の頂部側面を囲んだ第４の材料層と、を形成する工程と、
前記第３の材料層と、前記第４の材料層と、の側面に接した外周部に、第２の層間絶縁層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、前記第３の材料層と、前記第４の材料層と、を除去して、前記第１の半導体柱の頂部を囲んだ第１の凹部と、前記第２の半導体柱の頂部を囲んだ第２の凹部と、を形成する工程と、
前記第１の半導体柱の頂部を囲み、且つ前記第１の凹部内に、第１の不純物層を形成する工程と、前記第２の半導体柱の頂部を囲み、且つ前記第２の凹部内に第２の不純物層を形成する工程と、
前記第１の不純物層上にあり、且つ前記第１の凹部内に、第１の導体層を形成する工程と、前記第２の不純物層上にあり、且つ前記第２の凹部内に、第２の導体層を、形成する工程と、
前記第１の導体層と、前記第２の導体層と、を接続する第１の配線導体層を形成する工程とを有し、
平面視において、前記第１の配線導体層の形成領域に、前記第１の半導体柱と、前記第２の半導体柱と、は別の前記半導体柱が形成されていない、
ことを特徴とする。
【0012】
本発明はさらに、前記第１の導体層と、前記第２の導体層と、前記第２の層間絶縁層と、の上に、第３の層間絶縁層を形成する工程と、
前記第３の層間絶縁層に、平面視において、前記第１の導体層の一部領域と、前記第２の導体層の一部領域と、に重なり、且つ接した第１の帯状コンタクトホールを形成する工程と、
前記第１の帯状コンタクトホールを埋めて、前記第１の配線導体層を形成する工程を有し、
平面視において、前記第１の導体層と、前記第２の導体層と、の一部領域が前記第１の帯状コンタクトホールより外側に突き出ているものとすることができる。
前記第３の層間絶縁層に、平面視において、前記第１の導体層の一部領域と、前記第２の導体層の一部領域と、に重なり、且つ接した第１の帯状コンタクトホールを形成する工程と、
前記第１の帯状コンタクトホールを埋めて、前記第１の配線導体層を形成する工程を有し、
平面視において、前記第１の導体層と、前記第２の導体層と、の一部領域が前記第１の帯状コンタクトホールより外側に突き出ているものとすることができる。
【0013】
本発明はさらに、前記第２の層間絶縁層を形成した後に、平面視において、前記第１の材料層と、前記第３の材料層と、の一部領域と、前記第２の材料層と、前記第４の材料層と、の一部領域と、に重なり、かつ繋がって空いた第１のマスク材料層を形成する工程と、
前記第１のマスク材料層をマスクにして、前記第１の材料層と、前記第３の材料層と、前記第２の材料層と、前記第４の材料層と、前記第２の層間絶縁層と、をエッチングして、第３の凹部を形成する工程と、
前記第３の凹部内にあって、前記第１の不純物層と、前記第２の不純物層と、の形成と同時に、前記第１の不純物層と、前記第２の不純物層とに繋がった第３の不純物層を形成する工程と、
前記第１の不純物層と、第２の不純物層と、前記第３の不純物層と、の上にあって、且つ前記第３の凹部内に第３の導体層を形成する工程と、
前記第３の導体層に、接続する前記第１の配線導体層を形成する工程、を有し、
平面視において、前記第１の帯状コンタクトホールが、前記第３の導体層の内側にあり、且つ前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、が同じ半導体材料層よりなる、ものとすることができる。
前記第１のマスク材料層をマスクにして、前記第１の材料層と、前記第３の材料層と、前記第２の材料層と、前記第４の材料層と、前記第２の層間絶縁層と、をエッチングして、第３の凹部を形成する工程と、
前記第３の凹部内にあって、前記第１の不純物層と、前記第２の不純物層と、の形成と同時に、前記第１の不純物層と、前記第２の不純物層とに繋がった第３の不純物層を形成する工程と、
前記第１の不純物層と、第２の不純物層と、前記第３の不純物層と、の上にあって、且つ前記第３の凹部内に第３の導体層を形成する工程と、
前記第３の導体層に、接続する前記第１の配線導体層を形成する工程、を有し、
平面視において、前記第１の帯状コンタクトホールが、前記第３の導体層の内側にあり、且つ前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、が同じ半導体材料層よりなる、ものとすることができる。
【0014】
前記第３の導体層を、前記第１の配線導体層とすることができる。
【0015】
前記第１の不純物層と、前記第２の不純物層と、をエピタキシャル結晶成長により形成することができる。
【0016】
本発明はさらに、前記第１の凹部と、前記第２の凹部と、の底部面上に単結晶半導体薄膜層を形成する工程と、
続けて、前記第１の凹部と、前記第２の凹部と、に前記第１不純物層と、前記第２の不純物層と、を形成する工程と、を有することができる。
続けて、前記第１の凹部と、前記第２の凹部と、に前記第１不純物層と、前記第２の不純物層と、を形成する工程と、を有することができる。
【0017】
前記第１の半導体柱と、前記第２の半導体柱と、にＳＲＡＭ（Static Random Access Memory)セル回路の負荷用ＳＧＴ（Surrounding Gate Transistor）が形成されているものとすることができる。
【0018】
本願の第２の観点に係る発明である柱状半導体装置は、
基板上に垂直方向に立った第１の半導体柱と、
前記第１の半導体柱に隣接して立った第２の半導体柱と、
その上面位置が前記第１の半導体柱と、前記第２の半導体柱と、の頂部上面より下方にあり、且つ前記第１の半導体柱と前記第２の半導体柱と、を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、
前記ゲート導体層上にある第１の層間絶縁層と、
前記第１の半導体柱頂部を覆い、且つ、平面視において、その外周が、前記第１の半導体柱の外周と等幅に離れている第１の不純物層と、前記第２の半導体柱頂部を覆い、且つ、平面視において、その外周と等幅に離れている第２の不純物層と、
前記第１の不純物層上にある第１の導体層と、前記第２の不純物層上にある第２の導体層と、
前記第１の不純物層と、前記第２の不純物層と、前記第１の導体層と、前記第２の導体層と、の外周部にある第２の層間絶縁層と、
前記第１の導体層と、前記第２の導体層と、前記第２の層間絶縁層と、の上にある第３の層間絶縁層と、
前記第３の層間絶縁層に、平面視において、前記第１の導体層の一部領域と、前記第２の導体層の一部領域と、に重なり、且つ接した第１の帯状コンタクトホールと、
前記第１の帯状コンタクトホールを埋めた、第１の配線導体層と、を有し、
平面視において、前記第１の導体層と、前記第２の導体層と、の一部領域が前記第１の帯状コンタクトホールより外側に突き出ている、
ことを特徴とする。
基板上に垂直方向に立った第１の半導体柱と、
前記第１の半導体柱に隣接して立った第２の半導体柱と、
その上面位置が前記第１の半導体柱と、前記第２の半導体柱と、の頂部上面より下方にあり、且つ前記第１の半導体柱と前記第２の半導体柱と、を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、
前記ゲート導体層上にある第１の層間絶縁層と、
前記第１の半導体柱頂部を覆い、且つ、平面視において、その外周が、前記第１の半導体柱の外周と等幅に離れている第１の不純物層と、前記第２の半導体柱頂部を覆い、且つ、平面視において、その外周と等幅に離れている第２の不純物層と、
前記第１の不純物層上にある第１の導体層と、前記第２の不純物層上にある第２の導体層と、
前記第１の不純物層と、前記第２の不純物層と、前記第１の導体層と、前記第２の導体層と、の外周部にある第２の層間絶縁層と、
前記第１の導体層と、前記第２の導体層と、前記第２の層間絶縁層と、の上にある第３の層間絶縁層と、
前記第３の層間絶縁層に、平面視において、前記第１の導体層の一部領域と、前記第２の導体層の一部領域と、に重なり、且つ接した第１の帯状コンタクトホールと、
前記第１の帯状コンタクトホールを埋めた、第１の配線導体層と、を有し、
平面視において、前記第１の導体層と、前記第２の導体層と、の一部領域が前記第１の帯状コンタクトホールより外側に突き出ている、
ことを特徴とする。
【0019】
本発明はさらに、前記第１の不純物層と、前記第２の不純物層と同じ面上にあり、且つ前記第１の不純物層と、前記第２の不純物層とに繋がった第３の不純物層と、
前記第１の不純物層と、第２の不純物層と、前記第３の不純物層と、の上にあり、且つ平面視において、前記第１の不純物層と、第２の不純物層と、前記第３の不純物層と、同じ形状の第３の導体層と、
前記第３の導体層に、接続する前記第１の配線導体層と、を有し、
平面視において、前記第１の帯状コンタクトホールが、前記第３の導体層の内側にあるものとすることができる。
前記第１の不純物層と、第２の不純物層と、前記第３の不純物層と、の上にあり、且つ平面視において、前記第１の不純物層と、第２の不純物層と、前記第３の不純物層と、同じ形状の第３の導体層と、
前記第３の導体層に、接続する前記第１の配線導体層と、を有し、
平面視において、前記第１の帯状コンタクトホールが、前記第３の導体層の内側にあるものとすることができる。
【0020】
前記第３の導体層を前記第１の配線導体層とすることができる。
【0021】
前記第１の不純物層と、前記第２の不純物層と、はエピタキシャル結晶成長半導体材料層とすることができる。
【0022】
前記第１の不純物層と、前記第２の不純物層の側面、及び底部に単結晶半導体薄膜層を、有する、ものとすることができる。
【0023】
前記第１の半導体柱と、前記第２の半導体柱と、にＳＲＡＭ（Static Random Access Memory)セル回路の負荷用ＳＧＴ（Surrounding Gate Transistor）が形成されているものとすることができる。
【図面の簡単な説明】
【0024】
【図1A】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1B】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1C】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1D】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1E】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1F】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1G】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1H】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1I】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1J】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1K】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1L】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1M】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1N】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1O】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1P】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1Q】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1R】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1S】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1T】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図2A】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図2B】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図2C】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図2D】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図2E】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図2F】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図2G】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図3A】本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図3B】本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図3C】本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図4】本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
【図5】従来例のＳＧＴを示す模式構造図である。
【図6】従来例のＳＧＴを用いたＳＲＡＭセル回路図である。
【発明を実施するための形態】
【0025】
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
【0026】
（第１実施形態）
以下、図１Ａ～図１Ｔを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＳＲＡＭセル回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
以下、図１Ａ～図１Ｔを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＳＲＡＭセル回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
【0027】
図１Ａに示すように、Ｐ層基板１（特許請求の範囲の「基板」の一例である）上にＮ層２をエピタキシャル結晶成長法により形成する。そして、Ｎ層２の表層にＮ+層３とＰ+層４ａ、４ｂをイオン注入法により形成する。そして、ｉ層６を形成する。そして、例えば、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、ＡｌＯとも称する）層、ＳｉＯ2層よりなるマスク材料層７を形成する。そして、シリコンゲルマニウム（ＳｉＧｅ）層８を堆積する。そして、ＳｉＯ2層からなるマスク材料層９を堆積する。そして、ＳｉＮ層からなるマスク材料層１０を堆積する。なお、ｉ層６はドナーまたはアクセプタ不純物原子を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。
【0028】
次に、リソグラフィ法により形成した平面視においてＹ方向に伸延した帯状レジスト層（図示せず）をマスクにして、マスク材料層１０をエッチングする。これにより、平面視においてＹ方向に伸延した帯状マスク材料層（図示せず）を形成する。レジスト層をマスクにして、この帯状マスク材料層を等方性エッチングすることにより、帯状マスク材料層の幅を、レジスト層の幅より細くなるように形成する。これにより、リソグラフィ法で形成できる最小のレジスト層の幅より小さい幅を持つ帯状マスク材料層１０ａ、１０ｂを形成する。そして、帯状マスク材料層１０ａ、１０ｂをエッチングマスクにして、マスク材料層９を、例えばＲＩＥ（Reactive Ion Etching）により、エッチングして帯状マスク材料層９ａ、９ｂを形成する。等方エッチングにより形成した帯状マスク材料層１０ａ、１０ｂの断面は底部の幅が、頂部の幅より大きい台形状になるのに対して、帯状マスク材料層９ａ、９ｂの断面はＲＩＥによりエッチングされるので、矩形状となる。この矩形断面は、帯状マスク材料層９ａ、９ｂをマスクにした、エッチングパターンの精度向上に繋がる。次に、帯状マスク材料層９ａ、９ｂをマスクにして、ＳｉＧｅ層８を、例えばＲＩＥ法によりエッチングすることにより、図１Ｂに示すように、帯状ＳｉＧｅ層８ａ、８ｂを形成する。前述の帯状マスク材料層９ａ、９ｂ上の帯状マスク材料層１０ａ、１０ｂは、ＳｉＧｅ層８のエッチングの前に除去してもよく、または残存させていてもよい。
【0029】
次に、全体に、ＡＬＤ（Atomic Layered Deposition）法によりＳｉＮ層（図示せず）をマスク材料層７、帯状ＳｉＧｅ層８ａ、８ｂ、帯状マスク材料層９ａ、９ｂを覆って形成する。この場合、ＳｉＮ層の断面は頂部で丸みを生じる。この丸みは帯状ＳｉＧｅ層８ａ、８ｂより上部になるように形成するのが望ましい。そして、全体を、例えばフローＣＶＤ（Flow Chemical Vapor Deposition）法によるＳｉＯ2層（図示せず）で覆い、そして、ＣＭＰ(Chemical Mechanical Polishing)により、上表面位置が帯状マスク材料層９ａ、９ｂ上表面位置になるようにＳｉＯ2層と、ＳｉＮ層と、を研磨して、ＳｉＮ層１３ａ、１３ｂ、１３ｃを形成する。そして、ＳｉＮ層１３ａ、１３ｂ、１３ｃの頂部をエッチングして凹部を形成する。この凹部の底部位置が、帯状マスク材料層９ａ、９ｂの下部位置にあるように形成する。そして、全体にＳｉＮ層（図示せず）を被覆し、全体をＣＭＰ法により、上面位置がマスク材料層９ａ、９ｂ上面位置になるようにＳｉＮ層を研磨する。そして、フローＣＶＤにより形成したＳｉＯ2層を除去する。これにより、図１Ｃに示すように、帯状マスク材料層９ａ、９ｂの両側に、平面視においてＳｉＮ層１３ａ、１３ｂ、１３ｃの頂部形状と同じ形状を有する帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂが形成される。
【0030】
次に、図１Ｄに示すように、帯状マスク材料層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂをマスクにして、ＳｉＮ層１３ａ、１３ｂ、１３ｃをエッチングして、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成する。この場合、平面視において、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの幅は同じになる。
【0031】
次に、帯状マスク材料層９ａ、９ｂ、帯状ＳｉＧｅ層８ａ、８ｂを除去する。これにより、図１Ｅに示すように、マスク材料層７上に、平面視においてＹ方向に伸延し、かつ互いに平行に並んだ帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂを、それぞれの頂部上に有する帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂが形成される。
【0032】
次に、全体を覆って、フローＣＶＤ法によるＳｉＯ2層（図示せず）を形成する。そして、ＣＭＰ法により、ＳｉＯ2層を、その上表面位置が帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂの上表面位置と同じくなるように、研磨して、図１Ｆに示すように、ＳｉＯ2層１５を形成する。そして、ＳｉＯ2層１５、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ上に、ＳｉＮ層１６を形成する。そして、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成した方法と、同じ基本的な手法を用いて、ＳｉＮ層１６上にＸ方向に伸延して、且つ互いに平行に並んだ帯状マスク材料層１７ａ、１７ｂを形成する。
【0033】
次に、図１Ｇに示すように、帯状マスク材料層１７ａ、１７ｂをマスクにして、ＳｉＮ層１６、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ、マスク材料層７をＲＩＥエッチングする。そして、残存しているＳｉＮ層１６、ＳｉＯ2層１５を除去する。これにより、平面視において、矩形状のマスク材料層１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈを頂部に有するＳｉＮ柱２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈを形成する。
【0034】
次に、図１Ｈに示すように、矩形状のマスク材料層１９ｂ、１９ｇ、ＳｉＮ柱２０ｂ、２０ｇを除去する。
【0035】
次に、マスク材料層１９ａ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｈと、ＳｉＮ柱２０ａ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｈをマスクにして、マスク材料層７をエッチングして、図１Ｉに示すように、マスク材料層７ａ、７ｂ（特許請求の範囲の「第１の材料層」の一例である）、７ｃ、７ｄ、７ｅ（特許請求の範囲の「第２の材料層」の一例である）、７ｆを形成する。このエッチングにおいて、例えばＣＤＥ（Chemical Dry Etching）法による等方エッチングを行うことにより、平面視において、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの形状を円形状にする。このＣＤＥエッチングは、この工程の前にマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの平面視形状が円形状になっている場合は必要ない。そして、マスク材料層１９ａ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｈと、ＳｉＮ柱２０ａ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｈを除去する。そして、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆをマスクにして、ｉ層６をエッチングして、Ｎ+層３、Ｐ+層４ａ、４ｂ上にＳｉ柱６ａ、６ｂ（特許請求の範囲の「第１の半導体柱」の一例である）、６ｃ、６ｄ、６ｅ（特許請求の範囲の「第２の半導体柱」の一例である）、６ｆを形成する。
【0036】
次に、図１Ｊに示すように、Ｓｉ柱６ａ、６ｂ、６ｃの底部に繋がるＮ+層３、Ｐ+層４ａ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２ａ、Ｎ+層３ａａ、３ａｂ、Ｐ+層４ａａよりなるＳｉ柱台２１ａを形成する。同時に、Ｓｉ柱６ｄ、６ｅ、６ｆの底部に繋がるＮ+層３、Ｐ+層４ｂ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２ｂ、Ｎ+層３ｂａ（図示せず）、３ｂｂ（図示せず）、Ｐ+層４ｂｂよりなるＳｉ柱台２１ｂを形成する。そして、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂ、Ｎ層２ａ、２ｂの外周部と、Ｐ層基板１上にＳｉＯ2層２２を形成する。そして、ＡＬＤ法により、全体を覆って、ＨｆＯ2層２３（特許請求の範囲の「ゲート絶縁層」の一例である）、ＴｉＮ層（図示せず）を形成する。この場合、Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、ではＴｉＮ層が、側面同士で接触している。そして、Ｓｉ柱６ａの外周を囲んだＨｆＯ2層２３上にＴｉＮ層２４ａを、Ｓｉ柱６ｂ、６ｃの外周のＨｆＯ2層２３を囲んでＴｉＮ層２４ｂ（特許請求の範囲の「ゲート導体層」の一例である）を、Ｓｉ柱６ｄ、６ｅの外周のＨｆＯ2層２３を囲んでＴｉＮ層２４ｃ（特許請求の範囲の「ゲート導体層」の一例である）を、Ｓｉ柱６ｆの外周のＨｆＯ2層２３を囲んでＴｉＮ層２４ｄを形成する。そして、全体にＳｉＯ2層（図示せず）を被覆し、その後に、ＣＭＰ法により全体を、その上面位置が、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの上面位置になるように研磨する。そして、ＲＩＥ法により平坦化したＳｉＯ2層（図示せず）をエッチバックして、ＳｉＯ2層２５を形成する。そして、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆと、ＳｉＯ2層２５と、をマスクにして、ＨｆＯ2層２３、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄの頂部を除去する。ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄはＳＧＴのゲート導体層となる。このゲート導体層は、ＳＧＴの閾値電圧の設定に寄与する層であり、単層または複数層からなるゲート導体層から形成してもよい。このゲート導体層は、Ｓｉ柱６ｂ、６ｃ間、及びＳｉ柱６ｄ、６ｅ間の側面全体に接して形成される。なお、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄに繋がって、例えばタングステン（Ｗ）層を形成して、このＷ層を含めてゲート導体層として用いてもよい。このＷ層は、他の導体材料層であってもよい。
【0037】
次に、図１Ｋに示すように、Ｓｉ柱６ａ～６ｆの外周部のＳｉＯ2層２５上に、ＳｉＮ層２７（特許請求の範囲の「第１の層間絶縁層」の一例である）を形成する。そして、全体にＳｉＯ2層（図示せず）を被覆する。そして、ＲＩＥ法により、このＳｉＯ2層をエッチングすることにより、露出しているＳｉ柱６ａ～６ｆの頂部と、マスク材料層７ａ～７ｆの側面に、平面視において、等幅のＳｉＯ2層２８ａ、２８ｂ（特許請求の範囲の「第３の材料層」の一例である）、２８ｃ、２８ｄ、２８ｅ（特許請求の範囲の「第４の材料層」の一例である）、２８ｆを形成する。この場合、ＳｉＯ2層２８ｂとＳｉＯ2層２８ｃと、は離れて形成させる。同様に、ＳｉＯ2層２８ｄとＳｉＯ2層２８ｅと、は離れて形成させる。なお、ＳｉＮ層２７は、少なくともゲート導体層であるＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄ上に形成されておればよい。
【0038】
次に、全体に酸化アルミニウム（Ａｌ
2
Ｏ
3
）層（図示せず）を被覆する。そして、図１Ｌに示すように、ＣＭＰ法により、Ａｌ
2
Ｏ
3
層の上面位置が、マスク材料層７ａ～７ｆの上表面位置になるように研磨して、Ａｌ
2
Ｏ
3
層２９（特許請求の範囲の「第２の層間絶縁層」の一例である）を形成する。そして、Ｓｉ柱６ａ～６ｆの頂部を囲んだＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆを除去して、Ｓｉ柱６ａ～６ｆの頂部を囲んだ凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆを形成する。ＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆがＳｉ柱６ａ～６ｆに対して自己整合で形成されるので、凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆは、Ｓｉ柱６ａ～６ｆに対して自己整合で形成される。
【0039】
次に、図１Ｍに示すように、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを除去して、Ｓｉ柱６ａ～６ｆの頂部外周と上部に、凹部３０Ａ、３０Ｂ（特許請求の範囲の「第１の凹部」の一例である）、３０Ｃ、３０Ｄ，３０Ｅ（特許請求の範囲の「第２の凹部」の一例である）、３０Ｆを形成する。
【0040】
次に、ＣＶＤ法により全体に、ＳｉＯ2層（図示せず）を被覆する。そして、図１Ｎに示すように、ＣＭＰ法により、ＳｉＯ2層の上面位置を、Ａｌ
2
Ｏ
3
層２９の上面位置まで研磨して、Ｓｉ柱６ａ～６ｆの頂部を覆い、且つ凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ内に、ＳｉＯ2層３１ａ、３１ｂ（図示せず）３１ｃ、３１ｄ、３１ｅ（図示せず）、３１ｆを形成する。そして、リソグラフィ法と、ケミカルエッチング法により、ＳｉＯ2層３１ｂ、３１ｅを除去する。そして、選択エピタキシャル結晶成長法によりアクセプタ不純物を含んだＰ+層３２ｂ（特許請求の範囲の「第１の不純物層」の一例である）、３２ｅ（特許請求の範囲の「第２の不純物層」の一例である）を、Ｓｉ柱６ｂ、６ｅの頂部を覆い、且つ凹部３０Ｂ、３０Ｅ内に形成する。Ｐ+層３２ｂ、３２ｅの外周が、平面視において、凹部３０Ｂ、３０Ｅの外周より外側にならないように形成する。なお、Ｐ+層３２ｂ、３２ｅを形成する前に、Ｓｉ柱６ｂ、６ｅの頂部を薄く酸化した後に、この酸化膜を除く処理を行い、Ｓｉ柱６ｂ、６ｅの頂部表層のダメージ層の除去、及び洗浄を行うことが望ましい。なお、Ｐ+
層３２ｂ、３２ｅは、選択エピタキシャル結晶成長法以外の、例えば分子線結晶成長法などの他の方法を用いて単結晶であるＰ+
層３２ｂ、３２ｅを形成してもよい。また、Ｐ+
層３２ｂ、３２ｅは、全面にアクセプタ不純物を含んだ半導体層を被覆した後に、ＣＭＰ法により、その上面位置がＡｌ
2
Ｏ
3
層２９の上面位置まで研磨した後に、上面をＣＤＥ法、またはケミカルエッチして形成してもよい。
【0041】
次に、全体にＳｉＯ2層（図示せず）を被覆し、ＣＭＰ法により、ＳｉＯ2層の上面位置が、Ａｌ
2
Ｏ
3
層２９の上面位置と同じになるように研磨して、Ｐ+層３２ｂ、３２ｅ上に、ＳｉＯ2層（図示せず）を被覆させる。そして、リソグラフィ法とケミカルエッチにより、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆを除去する。そして、図１Ｏに示すように、選択エピタキシャル結晶成長法によりドナー不純物を含んだＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆを、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｆの頂部を覆い、且つ凹部３０Ａ、３０Ｃ、３０Ｄ、３０Ｆ内に形成する。Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆの外周が、平面視において、凹部３０Ａ、３０Ｃ、３０Ｄ、３０Ｆの外周より外側にならないように形成する。そして、Ｐ+層３２ｂ、３２ｅ上の、ＳｉＯ2層を除去する。
【0042】
次に、全体に薄いＴａ層（図示せず）とＷ層（図示せず）を被覆する。そして、図１Ｐに示すように、ＣＭＰ法により、Ｗ層の上面位置がＡｌ
2
Ｏ
3
層２９の上面位置になるように研磨して、側面と底部にＴａ層があるＷ層３３ａ、３３ｂ（特許請求の範囲の「第１の導体層」の一例である）、３３ｃ、３３ｄ、３３ｅ（特許請求の範囲の「第２の導体層」の一例である）、３３ｆを形成する。この場合、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅと、Ｗ層３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆと、の間にあるＴａ層は、これら２つの層の接触抵抗を小さくさせるための、バッファ層である。このバッファ層は単層または複数層の他の材料層でもよい。
【0043】
次に、図１Ｑに示すように、ＴｉＮ層２４ｃと、Ｎ+層３ａａと、Ｐ+層４ａａとの上に、コンタクトホールＣ１を形成する。同時に、ＴｉＮ層２４ｂと、Ｎ+層３ｂｂと、Ｐ+層４ｂｂとの上に、コンタクトホールＣ２を形成する。そして、全体に薄いバッファＴｉ層（図示せず）とＷ層（図示せず）とを被覆する。そして、Ｗ層の上面位置がコンタクトホールＣ１，Ｃ２の上面位置より下になるように、ＲＩＥによるエッチバックを行い、コンタクトホールＣ１，Ｃ２内にＷ層３４ａ（図示せず）、３４ｂを形成する。そして、全体にＳｉＮ層（図示せず）を被覆する。そして、ＣＭＰ法を用いて、ＳｉＮ層を上面位置が、Ｗ層３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｆの上面位置になるように研磨して、コンタクトホールＣ１内の、Ｗ層３４ａ上と、コンタクトホールＣ２内のＷ層３４ｂ上と、にＳｉＮ層３５ａ（図示せず）、３５ｂを形成する。
【0044】
次に、全体にＳｉＯ2層（図示せず）を被覆する。そして、図１Ｒに示すように、全体に、ＳｉＯ2層３７（特許請求の範囲の「第３の層間絶縁層」の一例である）を形成した後に、リソグラフィ法と、ＲＩＥ法を用いて、平面視において、Ｓｉ柱６ｂ、６ｅ上のＷ層３３ｂ、３３ｅの少なくとも一部と重なり、Ｙ方向に伸延した帯状コンタクトホールＣ３（特許請求の範囲の「第１の帯状コンタクトホール」の一例である）を形成する。なお、帯状コンタクトホールＣ３の底部はＳｉＮ層２７の上面まで達していてもよい。
【0045】
次に、図１Ｓに示すように、帯状コンタクトホールＣ３を埋め、Ｗ層３３ｂと、３３ｅと、を接続した電源配線金属層Ｖｄｄ（特許請求の範囲の「第１の配線導体層」の一例である）を形成する。なお、電源配線金属層Ｖｄｄは、金属だけでなく、合金、ドナーまたはアクセプタ不純物を多く含んだ半導体よりなる材料層を単層、または複数層用いて形成してもよい。
【0046】
次に、図１Ｔに示すように、全体を覆って上表面が平坦なＳｉＯ2層３８を形成する。そして、Ｎ+層３２ｃ上のＷ層３３ｃ上に形成したコンタクトホールＣ４を介して、グランド配線金属層Ｖｓｓ１を形成する。同時に、Ｎ+層３２ｄ上のＷ層３３ｄ上に形成したコンタクトホールＣ５を介して、グランド配線金属層Ｖｓｓ２を形成する。全体を覆って上表面が平坦なＳｉＯ2層３９を形成する。そして、ＴｉＮ層２４ａ、２４ｄ上に形成したコンタクトホールＣ６、Ｃ７を介して、ワード配線金属層ＷＬを形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層４０を形成する。そして、Ｎ+層３２ａ、３２ｆ上のＷ層３３ａ、３３ｆに形成したコンタクトホールＣ８，Ｃ９を介して，反転ビット出力配線金属層ＲＢＬ、ビット出力配線金属層ＢＬを形成する。これにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。本ＳＲＡＭ回路では、Ｓｉ柱６ｂ、６ｅに負荷ＳＧＴが形成され、Ｓｉ柱６ｃ、６ｄに駆動ＳＧＴが形成され、Ｓｉ柱６ａ、６ｆに選択ＳＧＴが形成されている。
【0047】
なお、図１Ｎ、図１Ｏで示したＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成後の熱工程により、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅからＳｉ柱６ａ～６ｆの頂部へのドナー、またはアクセプタ不純物の拡散により、Ｎ+層３２Ａ、３２Ｃ、３２Ｄ、３２Ｆ（図示せず）、Ｐ+層３２Ｂ、３２Ｅ（図示せず）が形成される。Ｎ+層３２Ａ、３２Ｃ、３２Ｄ、３２Ｆ、Ｐ+層３２Ｂ、３２Ｅの分布形状は、熱工程の履歴、及びＳｉ柱６ａ～６ｆの直径により、Ｓｉ柱６ａ～６ｆの頂部表層または、頂部内部全体に形成される。これにより、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅ、Ｎ+層３２Ａ、３２Ｃ、３２Ｄ、３２Ｆ、Ｐ+層３２Ｂ、３２Ｅは、Ｓｉ柱６ａ～６ｆの頂部に接続して、形成される。なお、Ｎ+層３２Ａ、３２Ｃ、３２Ｄ、３２Ｆ、Ｐ+層３２Ｂ、３２Ｅの垂直方向の下端の位置は、ゲートＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄの上端位置と同じであっても、また離れていても、また重なっていても、正常なＳＧＴ動作がなされれば、いずれでもよい。
【0048】
また、図１Ｊの状態において、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆはなくてもよい。この場合、図１Ｋまたは、図１Ｌにおいて、Ｓｉ柱６ａ～６ｆの頂部をエッチング、または、Ｓｉ柱６ａ～６ｆの頂部を酸化した後に除去する工程、などにより、Ｓｉ柱６ａ～６ｆ頂部の上面位置をＡｌ
2
Ｏ
3
層２９より低くすることができる。
【0049】
なお、図１Ｒに示す帯状コンタクトホールＣ３の形成において、下記の条件が必要である。
（条件１）
平面視において、帯状コンタクトホールＣ３の領域内には負荷ＳＧＴ以外のＳｉ柱（本実施形態では６ａ、６ｃ、６ｄ、６ｆが対応する）はない。
（条件２）
平面視において、帯状コンタクトホールＣ３はＹ方向において隣接した他のＳＲＡＭセルに繋がって形成されてもよく、また分離されて形成されてもよい。しかし、平面視において、負荷ＳＧＴを形成するＳｉ柱（本実施形態ではＳｉ柱６ｂ、６ｃが対応する）間はＸ方向、Ｙ方向の両方において繋がっていなければいけない。
（条件３）
帯状コンタクトホールＣ３は、Ｓｉ柱の頂部に接続したＳＧＴのソース、またはドレインとなる不純物領域（本実施形態ではＰ+層３２ｂ、３２ｅが対応する）と、金属、合金などの配線導電層と、の接続のために形成される。
（条件１）
平面視において、帯状コンタクトホールＣ３の領域内には負荷ＳＧＴ以外のＳｉ柱（本実施形態では６ａ、６ｃ、６ｄ、６ｆが対応する）はない。
（条件２）
平面視において、帯状コンタクトホールＣ３はＹ方向において隣接した他のＳＲＡＭセルに繋がって形成されてもよく、また分離されて形成されてもよい。しかし、平面視において、負荷ＳＧＴを形成するＳｉ柱（本実施形態ではＳｉ柱６ｂ、６ｃが対応する）間はＸ方向、Ｙ方向の両方において繋がっていなければいけない。
（条件３）
帯状コンタクトホールＣ３は、Ｓｉ柱の頂部に接続したＳＧＴのソース、またはドレインとなる不純物領域（本実施形態ではＰ+層３２ｂ、３２ｅが対応する）と、金属、合金などの配線導電層と、の接続のために形成される。
【0050】
第１実施形態の製造方法によれば、次のような特徴が得られる。
（特徴１）
本実施形態では、Ｐ+層３２ｂ、３２ｅが、Ｓｉ柱６ｂ、６ｅと自己整合で形成された凹部３０Ｂ，３０Ｅ内に形成される。そして、同じくＰ+層３２ｂ、３２ｅ上のＷ層３３ｂ、３３ｅも凹部３０Ｂ，３０Ｅ内に形成される。これにより、Ｗ層３３ｂ、３３ｅは、同様に形成された隣接したＮ+層３２ｃ、３２ｄ、Ｗ層３３ｃ、３３ｄと確実に分離される。且つ、Ｐ+層３２ｂ、３２ｅは、Ｓｉ柱６ｂ、６ｅの頂部を覆って形成されているので、Ｓｉ柱６ｂ、６ｅの頂部だけに不純物層を形成してＳＧＴのソースまたはドレインを形成したものと比べてソースまたはドレイン抵抗を小さくできる。さらに、Ｗ層３３ｂ、３３ｅがＰ+層３２ｂ、３２ｅの上面全体に接しているので、配線導体層である電源配線金属層Ｖｄｄは、隣接のＷ層３３ｃ、３３ｄと離して、Ｗ層３３ｂ、３３ｅの一部領域と接続すればよい。このことは、配線導体層である電源配線金属層ＶｄｄとＷ層３３ｂ、３３ｅとを接続するためのコンタクトホールＣ３をＷ層３３ｃ、３３ｄから離して形成できることを示している。これにより、高密度で、且つ低いソースまたはドレイン抵抗を有するＳＧＴを用いたＳＲＡＭセル回路が形成される。そして、Ｓｉ柱６ｂ、６ｃに形成された２つのＳＧＴはＣＭＯＳインバータ回路を形成しており、同様にＳｉ柱６ｄ、６ｅに形成された２つのＳＧＴはＣＭＯＳインバータ回路を形成している。このことは、本実施形態を他のロジック回路に適用できることを示している。これにより、本実施形態はＳＧＴを用いた、高密度で、且つ高性能の回路形成に寄与できる。
（特徴１）
本実施形態では、Ｐ+層３２ｂ、３２ｅが、Ｓｉ柱６ｂ、６ｅと自己整合で形成された凹部３０Ｂ，３０Ｅ内に形成される。そして、同じくＰ+層３２ｂ、３２ｅ上のＷ層３３ｂ、３３ｅも凹部３０Ｂ，３０Ｅ内に形成される。これにより、Ｗ層３３ｂ、３３ｅは、同様に形成された隣接したＮ+層３２ｃ、３２ｄ、Ｗ層３３ｃ、３３ｄと確実に分離される。且つ、Ｐ+層３２ｂ、３２ｅは、Ｓｉ柱６ｂ、６ｅの頂部を覆って形成されているので、Ｓｉ柱６ｂ、６ｅの頂部だけに不純物層を形成してＳＧＴのソースまたはドレインを形成したものと比べてソースまたはドレイン抵抗を小さくできる。さらに、Ｗ層３３ｂ、３３ｅがＰ+層３２ｂ、３２ｅの上面全体に接しているので、配線導体層である電源配線金属層Ｖｄｄは、隣接のＷ層３３ｃ、３３ｄと離して、Ｗ層３３ｂ、３３ｅの一部領域と接続すればよい。このことは、配線導体層である電源配線金属層ＶｄｄとＷ層３３ｂ、３３ｅとを接続するためのコンタクトホールＣ３をＷ層３３ｃ、３３ｄから離して形成できることを示している。これにより、高密度で、且つ低いソースまたはドレイン抵抗を有するＳＧＴを用いたＳＲＡＭセル回路が形成される。そして、Ｓｉ柱６ｂ、６ｃに形成された２つのＳＧＴはＣＭＯＳインバータ回路を形成しており、同様にＳｉ柱６ｄ、６ｅに形成された２つのＳＧＴはＣＭＯＳインバータ回路を形成している。このことは、本実施形態を他のロジック回路に適用できることを示している。これにより、本実施形態はＳＧＴを用いた、高密度で、且つ高性能の回路形成に寄与できる。
【0051】
（特徴２）
従来、負荷ＳＧＴが形成される、Ｓｉ柱６ｂ、６ｅ上のそれぞれに独立したコンタクトホールが形成される。この２つのコンタクトホールの距離は、他の駆動ＳＧＴ、選択ＳＧＴのコンタクトでの距離と比べて一番近い。この場合、ＳＲＡＭセルの高集積化が進むと、この２つの独立したコンタクトホールを、１回のリソグラフィ法と、ＲＩＥエッチング法と、で形成することが難しくなる。このため、例えば、リソグラフィ法と、ＲＩＥエッチング法との工程を２回に分けて行う必要性が生じる。この場合、工程数の増加に伴うコスト増加の問題に加えて、２回のリソグラフィ工程間のマスク合わせマージンを組み込むための集積度の低下が問題になる。また、独立した、微細な隣接した２つのコンタクトホールを精度よく形成するための製造上の困難性が問題になる。これに対して、本実施形態では、平面視において、負荷ＳＧＴが形成される２つのＳｉ柱６ｂ、６ｅ上のＰ+層３２ｂ、３２ｅ、Ｗ層３３ｂ、３３ｅと、重なって帯状コンタクトホールＣ３が形成される。これにより、電源配線金属層Ｖｄｄと、Ｐ+層３２ｂ、３２ｅと、が帯状コンタクトホールＣ３を介して接続される。このように、本実施形態では、Ｓｉ柱６ｂ、６ｅ上に独立したコンタクトホールが形成されない。これにより、１回のリソグラフィ法と、ＲＩＥエッチング法と、によりコンタクトホールが形成されることによるコスト低減と、マスク合わせマージン問題がないことによる集積度の低下と、を防ぐことができる。そして、帯状コンタクトホールＣ３は、従来の２つの独立のコンタクトホールを形成する方法と比べて、広く形成できるので、パターン精度がよくできる利点がある。これにより、本実施形態により低コストで、高集積度、高性能のＳＧＴを用いたＳＲＡＭセル回路が形成される。同様に高集積度、高性能のＳＧＴを用いたロジック回路が形成される。
従来、負荷ＳＧＴが形成される、Ｓｉ柱６ｂ、６ｅ上のそれぞれに独立したコンタクトホールが形成される。この２つのコンタクトホールの距離は、他の駆動ＳＧＴ、選択ＳＧＴのコンタクトでの距離と比べて一番近い。この場合、ＳＲＡＭセルの高集積化が進むと、この２つの独立したコンタクトホールを、１回のリソグラフィ法と、ＲＩＥエッチング法と、で形成することが難しくなる。このため、例えば、リソグラフィ法と、ＲＩＥエッチング法との工程を２回に分けて行う必要性が生じる。この場合、工程数の増加に伴うコスト増加の問題に加えて、２回のリソグラフィ工程間のマスク合わせマージンを組み込むための集積度の低下が問題になる。また、独立した、微細な隣接した２つのコンタクトホールを精度よく形成するための製造上の困難性が問題になる。これに対して、本実施形態では、平面視において、負荷ＳＧＴが形成される２つのＳｉ柱６ｂ、６ｅ上のＰ+層３２ｂ、３２ｅ、Ｗ層３３ｂ、３３ｅと、重なって帯状コンタクトホールＣ３が形成される。これにより、電源配線金属層Ｖｄｄと、Ｐ+層３２ｂ、３２ｅと、が帯状コンタクトホールＣ３を介して接続される。このように、本実施形態では、Ｓｉ柱６ｂ、６ｅ上に独立したコンタクトホールが形成されない。これにより、１回のリソグラフィ法と、ＲＩＥエッチング法と、によりコンタクトホールが形成されることによるコスト低減と、マスク合わせマージン問題がないことによる集積度の低下と、を防ぐことができる。そして、帯状コンタクトホールＣ３は、従来の２つの独立のコンタクトホールを形成する方法と比べて、広く形成できるので、パターン精度がよくできる利点がある。これにより、本実施形態により低コストで、高集積度、高性能のＳＧＴを用いたＳＲＡＭセル回路が形成される。同様に高集積度、高性能のＳＧＴを用いたロジック回路が形成される。
【0052】
（第２実施形態）
以下、図２Ａ～図２Gを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＳＲＡＭセル回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
以下、図２Ａ～図２Gを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＳＲＡＭセル回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
【0053】
本実施形態では、まず第１実施形態で説明した図１Ａ～図１Ｑまでの工程を行う。そして、全体にレジスト層（図示せず）を被覆する。そして、リソグラフィ法を用いて、図２Ａに示すように、ＳｉＮ層４１、マスク材料層７ａ～７ｆ、ＳｉＯ2層２８ａ～２８ｆの上に、平面視において、Ｓｉ柱６ｂ、６ｅに重なり、且つ帯状に空いたレジスト層４２（特許請求の範囲の「第１のマスク材料層」の一例である）を形成する。
【0054】
次に、図２Ｂに示すように、レジスト層４２をマスクにして、ＳｉＮ層４１、マスク材料層７ｂ、７ｅ、ＳｉＯ2層２８ｂ、２８ｅを、その上面位置がＳｉ柱６ｂ、６ｅの頂部上面位置より下になるように、ＲＩＥ法によりエッチングして、凹部４３を形成する。なお、この凹部４３の底部はＳｉＮ層２７まで達してもよい。
【0055】
次に、レジスト層４２を除去する。そして、図２Ｃに示すように、Ｓｉ柱６ｂ、６ｅ上のマスク材料層７ｂ、７ｅと、ＳｉＯ2層２８ｂ、２８ｅと、を除去して、凹部４３Ａ（特許請求の範囲の「第３の凹部」の一例である）を形成する。凹部４３Ａは、Ｙ方向に延びた矩形部と、Ｓｉ柱６ｂ、６ｅの頂部を囲んだ、除去したＳｉＯ2層２８ｂ、２８ｅ部分よりなる。
【0056】
次に、全体にＡＬＤ法による薄い単結晶Ｓｉ層（図示せず）と、エピタキシャル結晶成長法によるアクセプタ不純物を含んだＰ+層（図示せず）を被覆する。そして、Ｐ+層、薄いＳｉ層を、その上面位置がＳｉＮ層４１の上面位置になるように研磨して、図２Ｄに示すように、薄い単結晶Ｓｉ層４５（特許請求の範囲の「単結晶半導体薄膜層」の一例である）、Ｐ+層４６を形成する。
【0057】
次に、図２Ｅに示すように薄いＳｉ層４５、Ｐ+層４６の上部をエッチングしてＰ+層４６ｂを形成する。そして、ＣＶＤ法とＣＭＰ法を用いて、Ｐ+層４６ｂの上部にあり、且つその上面位置がＳｉＮ層４１の上面位置にあるマスク材料層４９ｂを形成する。そして、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｆの頂部の外周部と上にあるマスク材料層７ａ、７ｃ、７ｄ、７ｆ、ＳｉＯ2層２８ａ、２８ｃ、２８ｄ、２８ｆを除去して、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｆの頂部上に凹部４３Ａ、４３Ｃ，４３Ｄ，４３Ｅを形成する。なお、Ｐ+層４６ｂは、第１実施形態の図１Ｎで示したＰ+層３２ｂ（特許請求の範囲の「第１不純物層」の一例である）とＰ+層３２ｅ（特許請求の範囲の「第２の不純物層」の一例である）と繋がった不純物層（特許請求の範囲の「第３の不純物層」の一例である）よりなっている。また、Ｐ+層４６ｂは、第１実施形態におけるように、選択エピタキシャル結晶成長法により形成してもよい。また、例えば分子線結晶成長法などの他の方法を用いて単結晶であるＰ+層４６ｂを形成してもよい。
【0058】
次に、図２Ｆに示すように、Ｐ+層４６ｂを形成したのと同じ方法を用いて、凹部４３Ａ、４３Ｃ，４３Ｄ，４３Ｅ内に、薄い単結晶Ｓｉ層４５ａ、４５ｃ、４５ｄ（図示せず）、４５ｅ（図示せず）と、ドナー不純物を含んだＮ+層４６ａ、４６ｃ、４６ｄ（図示せず）、４６ｅ（図示せず）を形成する。そして、Ｎ+層４６ａ、４６ｃ、４６ｄ、４６ｅ上に、その上面位置がＳｉＮ層４１の上面位置と同じになるマスク材料層４９ａ、４９ｃ、４９ｄ、４９ｅを形成する。
【0059】
次に、マスク材料層４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅを除去する。そして、図２Ｇに示すように、ＣＶＤ法と、ＣＭＰ法を用いて、Ｎ+層４６ａ、４６ｃ、４６ｄ、４６ｅ、Ｐ+層４６ｂ上にＷ層５０ａ、５０ｂ（特許請求の範囲の「第３の導体層」の一例である）、５０ｃ、５０ｅを形成する。そして、全体にＳｉＯ2層５２を形成する。そして、リソグラフィ法と、ＲＩＥエッチング法と、を用いて、Ｗ層５０ｂ上のＳｉＯ2層５２を除去した帯状コンタクトホールＣ１０を形成する。そして、帯状コンタクトホールＣ１０を介して、Ｗ層５０ｂと繋がった帯状電源配線金属層ＶＤＤを形成する。そして、図１Ｔで示された工程を行うことにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。なお、Ｗ層５０ａ、５０ｂ、５０ｃ、５０ｅは、単層または複数層の他の金属、または合金による導体層より形成してもよい。
【0060】
なお、薄い単結晶Ｓｉ層４５ａ～４５ｅは、結晶性のよいＰ+層４６ｂ、Ｎ+層４８ａ、４８ｂ、４８ｃ、４８ｄを形成するための層であるので、この目的に合うものであれば、他の単結晶半導体薄膜層であってもよい。
【0061】
なお、薄い単結晶Ｓｉ層４５ａ～４５ｅの下の、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｆの頂部には、ドナー不純物原子を含んだ不純物層と、Ｓｉ柱６ｂ、６ｅの頂部にはアクセプタ不純物原子を含んだ不純物層が形成されていてもよい。この不純物層は、薄い単結晶Ｓｉ層４５ａ～４５ｅの形成後に、Ｐ+層４６ｂ、Ｎ+層４６ａ、４６ｃ、４６ｅからのアクセプタ不純物原子、及びドナー不純物原子の熱拡散により形成してもよい。また、この不純物層は、薄い単結晶Ｓｉ層４５ａ～４５ｅの形成前に、Ｓｉ柱６ａ～６ｆの頂部にアクセプタ不純物原子、及びドナー不純物原子を含ませて、Ｐ+層４６ｂ、Ｎ+層４６ａ、４６ｃ、４６ｅを形成させてもよい。
【0062】
第２実施形態の製造方法によれば、次のような特徴が得られる。
（特徴１）
第１実施形態では、Ｐ+層３２ｂ、３２ｅは、選択エピタキシャル結晶成長法により、Ｓｉ柱６ｂ、６ｅの頂部外周部の凹部３０Ｂ、３０Ｅの中に形成された。Ｓｉ柱６ｂ、６ｅの頂部と接するＰ+層３２ｂ、３２ｅは良い結晶性をもつことが求められる。この結晶性が良くないと、Ｐ+層３２ｂ、３２ｅによるダイオードの抵抗が大きくなる、またはリーク電流が大きくなる、または接合耐圧が低下するなどの問題を生じる。この結晶性を良くするには、結晶成長させる凹部３０Ｂ、３０Ｅの平面視における面積を広くすることが望ましい。しかし、ＳＲＡＭセルの高密度化により、凹部３２ｂ、３２ｅの面積が小さくなるので、良い結晶性を有するＰ+層３２ｂ、３２ｅを形成することが難しくなる。これに対して、本実施形態では、エピタキシャル結晶成長させる凹部４３Ａの面積が、第１実施形態の凹部３０Ｂ、３０Ｅより大きいため、結晶性の良いＰ+層４６を形成することができる。これにより、ダイオード抵抗、リーク電流の低減と、高耐圧化が図れる。更に、単結晶薄膜Ｓｉ層４５を形成してから、Ｐ+層４６をエピタキシャル結晶成長させることにより、より結晶性の良いＰ+層４６を形成することができる。
（特徴１）
第１実施形態では、Ｐ+層３２ｂ、３２ｅは、選択エピタキシャル結晶成長法により、Ｓｉ柱６ｂ、６ｅの頂部外周部の凹部３０Ｂ、３０Ｅの中に形成された。Ｓｉ柱６ｂ、６ｅの頂部と接するＰ+層３２ｂ、３２ｅは良い結晶性をもつことが求められる。この結晶性が良くないと、Ｐ+層３２ｂ、３２ｅによるダイオードの抵抗が大きくなる、またはリーク電流が大きくなる、または接合耐圧が低下するなどの問題を生じる。この結晶性を良くするには、結晶成長させる凹部３０Ｂ、３０Ｅの平面視における面積を広くすることが望ましい。しかし、ＳＲＡＭセルの高密度化により、凹部３２ｂ、３２ｅの面積が小さくなるので、良い結晶性を有するＰ+層３２ｂ、３２ｅを形成することが難しくなる。これに対して、本実施形態では、エピタキシャル結晶成長させる凹部４３Ａの面積が、第１実施形態の凹部３０Ｂ、３０Ｅより大きいため、結晶性の良いＰ+層４６を形成することができる。これにより、ダイオード抵抗、リーク電流の低減と、高耐圧化が図れる。更に、単結晶薄膜Ｓｉ層４５を形成してから、Ｐ+層４６をエピタキシャル結晶成長させることにより、より結晶性の良いＰ+層４６を形成することができる。
【0063】
（特徴２）
本実施形態では、Ｐ+層４６ｂ、Ｎ+層４６ａ、４６ｃ、４６ｄ、４６ｅが、Ｓｉ柱６ａ～６ｆの頂部に対して、自己整合で同心円状に囲んだ不純物領域を含んでいる。これにより、隣接するＳｉ柱６ｂ、６ｃと、同じく隣接するＳｉ柱６ｄ、６ｅとの２つのＳｉ柱間の距離を短くできる。これによりＳＲＡＭセルの高密度化が図れる。同じく、Ｐ+層４６ｂ、Ｎ+層４６ａ、４６ｃ、４６ｄ、４６ｅ上にあるＷ層５０ａ～５０ｅは、自己整合により形成された凹部４３Ａ～４３Ｅ内に形成されている。これにより、Ｗ層５０ｂ上と電源配線金属層ＶＤＤを接続するためのコンタクトホールＣ１０を、隣接するＳｉ柱６ａ、６ｃ、６ｄ、６ｆ上のＷ層５０ａ、５０ｃ、５０ｄ、５０ｅより離すことができる。これにより、ＳＲＡＭセルの高密度化が図れる。
本実施形態では、Ｐ+層４６ｂ、Ｎ+層４６ａ、４６ｃ、４６ｄ、４６ｅが、Ｓｉ柱６ａ～６ｆの頂部に対して、自己整合で同心円状に囲んだ不純物領域を含んでいる。これにより、隣接するＳｉ柱６ｂ、６ｃと、同じく隣接するＳｉ柱６ｄ、６ｅとの２つのＳｉ柱間の距離を短くできる。これによりＳＲＡＭセルの高密度化が図れる。同じく、Ｐ+層４６ｂ、Ｎ+層４６ａ、４６ｃ、４６ｄ、４６ｅ上にあるＷ層５０ａ～５０ｅは、自己整合により形成された凹部４３Ａ～４３Ｅ内に形成されている。これにより、Ｗ層５０ｂ上と電源配線金属層ＶＤＤを接続するためのコンタクトホールＣ１０を、隣接するＳｉ柱６ａ、６ｃ、６ｄ、６ｆ上のＷ層５０ａ、５０ｃ、５０ｄ、５０ｅより離すことができる。これにより、ＳＲＡＭセルの高密度化が図れる。
【0064】
（第３実施形態）
以下、図３Ａ～図３Ｃを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＳＲＡＭセル回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
以下、図３Ａ～図３Ｃを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＳＲＡＭセル回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
【0065】
図３Ａに示すように、Ｐ層基板１上に、Ｎ層２Ａ、Ｎ+層３Ａａ、３Ａｂ、Ｐ+層４ＡａよりなるＳｉ柱台５５ａと、Ｎ層２Ｂ、Ｎ+層３Ｂａ（図示せず）、３Ｂｂ（図示せず）、Ｐ+層４ＢａよりなるＳｉ柱台５５ｂが形成される。そして、Ｓｉ柱台５５ａ、５５ｂ上に、Ｓｉ柱６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ、６Ｆが形成される。Ｓｉ柱６Ｂ、６Ｅの中心を結ぶ直線はＹ方向に沿っている。同様に、Ｓｉ柱６Ａ，６Ｄの中心を結ぶ直線と、Ｓｉ柱６Ｃ、６Ｆの中心を結ぶ直線も、Ｙ方向に沿っている。そして、Ｓｉ柱６Ａ～６Ｆの底部外周部に、ＳｉＯ2層２２ａが形成される。そして、全体を覆ってＡＬＤ法によりゲートＨｆＯ2層２３ａが形成される。そして、Ｓｉ柱６Ａを囲むＨｆＯ2層２３ａを囲みゲートＴｉＮ層２４Ａが形成される。同時に、Ｓｉ柱６Ｂ、６Ｃを囲むＨｆＯ2層２３ａを囲みゲートＴｉＮ層２４Ｂが形成される。同時に、Ｓｉ柱６Ｄ、６Ｅを囲むＨｆＯ2層２３ａを囲みゲートＴｉＮ層２４Ｃが形成される。同時に、Ｓｉ柱６Ｆを囲むＨｆＯ2層２３ａを囲みゲートＴｉＮ層２４Ｄ（図示せず）が形成される。そして、ゲートＴｉＮ層２４Ａ，２４Ｂ，２４Ｃ，２４Ｄを囲み、ＳｉＯ2層２５ａを形成する。そして、ＳｉＯ2層２５ａに形成したコンタクトホールＣａを介して、ＴｉＮ層２４Ｃと、Ｎ+層３Ａａと、Ｐ+層４Ａａと、に接続し、且つ上面位置がＴｉＮ層２４Ａ～２４Ｄ上面位置より低いＷ層２６ａを形成する。同時に、ＳｉＯ2層２５ａに形成したコンタクトホールＣｂを介して、ＴｉＮ層２４Ｂと、Ｎ+層３Ｂｂと、Ｐ+層４Ｂａと、に接続し、且つ上面位置がＴｉＮ層２４Ａ～２４Ｄ上面位置より低いＷ層２６ｂを形成する。そして、Ｓｉ柱６Ａ～６Ｆの頂部の外周部にあって、ゲートＴｉＮ層２４Ａ～２４Ｄの上端上にＳｉＮ層２７ａを形成する。そして、Ｓｉ柱６Ａ、６Ｃ、６Ｄ，６Ｆの頂部にＮ+層４６ａ、４６ｃ、４６ｄ（図示せず）、４６ｆ（図示せず）と、Ｓｉ柱６Ｂ、６Ｅの頂部にＰ+層４６ｂ、４６ｅと、を形成する。そして、第１実施形態の図１Ｋ～図１Ｐで示したのと同じ工程により、選択エピタキシャル結晶成長法により、Ｎ+層４７ａ、４７ｃ、４７ｄ（図示せず）、４７ｆ（図示せず）と、Ｐ+層４７ｂ、４７ｅと、を形成し、そして、Ｎ+層４７ａ、４７ｃ、４７ｄ、４７ｆと、Ｐ+層４７ｂ、４７ｅと、の上にＷ層４８ａ、４８ｂ、４８ｃ、４８ｄ（図示せず）、４８ｅ、４８ｆ（図示せず）を形成する。そして、Ｎ+層４７ａ、４７ｃ、４７ｄ、４７ｆと、Ｐ+層４７ｂ、４７ｅと、Ｗ層４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ、４８ｆと、の外周部にＳｉＯ2層４９を形成する。
【0066】
次に、図３Ｂに示すように、Ｗ層４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ、４８ｆと、ＳｉＯ2層４９と、の上にＳｉＯ2層５０を形成する。そして、リソグラフィ法と、ＲＩＥエッチングと、により、底部位置がＰ+層４７ｂ、４７ｅの上面位置にあり、且つ、平面視において、Ｗ層４８ｂ、４８ｅと重なりＹ方向に伸延した帯状コンタクトホールＣｃを形成する。平面視のＸ－Ｘ‘線上において、帯状コンタクトホールＣｃは、Ｗ層４８ｂの内側にある。そして、帯状コンタクトホールＣｃと、Ｗ層４８ｅと、の関係も同じである。そして、コンタクトホールＣｃを埋めて、Ｐ+層４７ｂ、４７ｅと接続した電源配線金属層Ｖｄｄを形成する。この場合、ＣＭＰにより、ＳｉＯ2層５０と、電源配線金属層Ｖｄｄの上面位置を同じにする。これにより、平面視において、電源配線金属層Ｖｄｄは帯状コンタクトホールＣｃより外側にはみ出さない。
【0067】
次に、図３Ｃに示すように、全体を覆って上表面が平坦なＳｉＯ2層５１を形成する。そして、Ｗ層４８ａ上に形成したコンタクトホールＣｄを介して、グランド配線金属層Ｖｓｓ１を形成する。同時に、Ｗ層４８ｆ上に形成したコンタクトホールＣｅを介して、グランド配線金属層Ｖｓｓ２を形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層５２を形成する。そして、ＴｉＮ層２４Ａ、２４Ｄ上に形成したコンタクトホールＣｆ、Ｃｇを介して、ワード配線金属層ＷＬを形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層５３を形成する。そして、Ｗ層４８ｃ、４８ｄ上に形成したコンタクトホールＣｈ，Ｃｉを介して，ビット出力配線金属層ＢＬと、反転ビット出力配線金属層ＲＢＬと、を形成する。これにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。
【0068】
第３実施形態の製造方法によれば、次のような特徴が得られる。
（特徴１）
第１実施形態ではＳｉ柱６ｂと、６ｅとが、Ｘ方向において、ずれて形成されている。これに対して、本実施形態では、Ｓｉ柱６Ｂ、６Ｅの中心は、Ｙ方向に延びた１つの線上にある。このように、本実施形態でのＳｉ柱６Ａ～６ＦのＳＲＡＭセル内での配置が、第１実施形態でのＳｉ柱６ａ～６ｆとの配置と異なるが、本実施形態は第１実施形態と同じ特徴を有する。Ｐ+層４７ｂ、４７ｅと、Ｗ層４８ｂ、４８ｅと、はＳｉ柱６Ｂ、６Ｅと自己整合で形成される。これにより、Ｐ+層４７ｂ、４７ｅと、Ｗ層４８ｂ、４８ｅとは、隣接のＳｉ柱６Ｃ、６Ｄ頂部に形成されたＮ+層４７ｃ、４７ｄ、Ｗ層４８ｃ、４８ｄを確実に分離できる。且つ、Ｐ+層４７ｂ、４７ｅはＰ+層４６ｂ、４６ｅを覆っているので、低抵抗ソース、またはドレイン領域が形成される。
（特徴１）
第１実施形態ではＳｉ柱６ｂと、６ｅとが、Ｘ方向において、ずれて形成されている。これに対して、本実施形態では、Ｓｉ柱６Ｂ、６Ｅの中心は、Ｙ方向に延びた１つの線上にある。このように、本実施形態でのＳｉ柱６Ａ～６ＦのＳＲＡＭセル内での配置が、第１実施形態でのＳｉ柱６ａ～６ｆとの配置と異なるが、本実施形態は第１実施形態と同じ特徴を有する。Ｐ+層４７ｂ、４７ｅと、Ｗ層４８ｂ、４８ｅと、はＳｉ柱６Ｂ、６Ｅと自己整合で形成される。これにより、Ｐ+層４７ｂ、４７ｅと、Ｗ層４８ｂ、４８ｅとは、隣接のＳｉ柱６Ｃ、６Ｄ頂部に形成されたＮ+層４７ｃ、４７ｄ、Ｗ層４８ｃ、４８ｄを確実に分離できる。且つ、Ｐ+層４７ｂ、４７ｅはＰ+層４６ｂ、４６ｅを覆っているので、低抵抗ソース、またはドレイン領域が形成される。
【0069】
（特徴２）
本実施形態では、Ｘ－Ｘ’線上において、帯状コンタクトホールＣｃはＷ層４８ｂの内側にある。帯状コンタクトホールＣｃとＷ層４８ｅの関係も同じである。且つ、帯状コンタクトホールＣｃは、平面視においてＷ層４８ｂ、４８ｅの一部に接続すればよいので、マスク合わせズレに起因した歩留り低下を防ぐことができる。そして、帯状コンタクトホールＣｃは、Ｗ層４８ｂ、４８ｅ上に、２つの独立のコンタクトホールを形成する方法と比べて、広く形成できるので、パターン精度がよくできる利点がある。これにより、低コストで、高集積度、高精度のＳＧＴを用いたＳＲＡＭセルが形成される。
本実施形態では、Ｘ－Ｘ’線上において、帯状コンタクトホールＣｃはＷ層４８ｂの内側にある。帯状コンタクトホールＣｃとＷ層４８ｅの関係も同じである。且つ、帯状コンタクトホールＣｃは、平面視においてＷ層４８ｂ、４８ｅの一部に接続すればよいので、マスク合わせズレに起因した歩留り低下を防ぐことができる。そして、帯状コンタクトホールＣｃは、Ｗ層４８ｂ、４８ｅ上に、２つの独立のコンタクトホールを形成する方法と比べて、広く形成できるので、パターン精度がよくできる利点がある。これにより、低コストで、高集積度、高精度のＳＧＴを用いたＳＲＡＭセルが形成される。
【0070】
（第４実施形態）
以下、図４を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＳＲＡＭセル回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
以下、図４を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＳＲＡＭセル回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
【0071】
【0072】
第４実施形態の製造方法によれば、次のような特徴が得られる。
本実施形態では、Ｗ層５０ｂが電源配線金属層ＶＤＤとなるため、第２実施形態の図２Ｇに示す、ＳＲＡＭセル領域にコンタクトホールＣ１０と、電源配線金属層ＶＤＤの形成工程を必要としない。これにより、ＳＲＡＭセル内におけるコンタクトホールと、配線金属層と、の形成に伴う集積度の低下と、歩留りの低下を防ぐことができる。また、本発明をロジック回路に適用した場合、単位回路領域から外部の配線取り出し端子までの距離を短くできるので、前述のＷ層５０ｂに対応する導体層形成がより容易にできる。また、マイクロプロセッサ回路において、ロジック回路領域のみに、本実施形態を適用してもよい。
本実施形態では、Ｗ層５０ｂが電源配線金属層ＶＤＤとなるため、第２実施形態の図２Ｇに示す、ＳＲＡＭセル領域にコンタクトホールＣ１０と、電源配線金属層ＶＤＤの形成工程を必要としない。これにより、ＳＲＡＭセル内におけるコンタクトホールと、配線金属層と、の形成に伴う集積度の低下と、歩留りの低下を防ぐことができる。また、本発明をロジック回路に適用した場合、単位回路領域から外部の配線取り出し端子までの距離を短くできるので、前述のＷ層５０ｂに対応する導体層形成がより容易にできる。また、マイクロプロセッサ回路において、ロジック回路領域のみに、本実施形態を適用してもよい。
【0073】
（その他の実施形態）
なお、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。２個以上のＳＧＴを形成した２つの半導体柱の最上部のＳＧＴの頂部不純物層間の接続に、本発明を適用できる。
なお、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。２個以上のＳＧＴを形成した２つの半導体柱の最上部のＳＧＴの頂部不純物層間の接続に、本発明を適用できる。
【0074】
なお、第１実施形態では、Ｓｉ柱６ａ～６ｆを形成したが、ほかの半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0075】
また、第１実施形態における、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅは、ドナー、またはアクセプタ不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆと、Ｐ+層３２ｂ、３２ｅと、は異なる半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0076】
また、第１実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅは、選択エピタキシャル結晶成長法を用いて形成した。ＣＤＥ（Chemical Dry Etching）と通常のエピタキシャル結晶成長とを繰り返して、凹部３０Ａ～３０Ｆ内のＳｉ柱６ａ～６ｆの頂部上にＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを形成する方法を含め、他の方法によりＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを選択的に形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0077】
また、第１実施形態における、Ｓｉ柱６ａ～６ｆの外周部のＳｉＮ層２７と、露出したＳｉ柱６ａ～６ｆの頂部、マスク材料層７ａ～７ｆの側面に形成したＳｉＯ2層２８ａ～２８ｆと、ＳｉＯ2層２８ａ～２８ｆを囲んだＡｌ
2
Ｏ
3
層２９とは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0078】
また、第１実施形態において、マスク材料層７はＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3。ＡｌＯとも称する）層、ＳｉＯ2層より形成した。マスク材料層７は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0079】
また、第１実施形態において、図１Ｃ、図１Ｄに示したように、全体に、ＡＬＤ法により形成した帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを帯状ＳｉＧｅ層８ａ、８ｂの両側に形成した。帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂと、帯状ＳｉＧｅ層８ａ、８ｂと、は本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0080】
また、図１Ａ～図１Ｇにおいて述べたように、Ｙ方向に伸延した帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ、に直交して、Ｘ方向に伸延した帯状マスク材料層１７ａ、１７ｂを、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成したのと同様な方法により形成した。これにより、Ｘ方向、Ｙ方向共に、高精度で、且つ高密度に、Ｓｉ柱６ａ～６ｆが形成される。そして、本実施形態の説明では、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成した後に、帯状マスク材料層１７ａ、１７ｂを形成した。これに対して、帯状マスク材料層１７ａ、１７ｂを形成した後に、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成する工程でも、同じく高精度で、且つ高密度にＳｉ柱６ａ～６ｆを形成することができる。また、設計において、Ｙ方向に余裕がある場合は、本方法を用いないで、リソグラフィ法とＲＩＥエッチング法により、直接に帯状マスク材料層１７ａ、１７ｂを形成してもよい。また、Ｘ方向に余裕がある場合は、本方法を用いないで、リソグラフィ法とＲＩＥエッチング法により、直接に帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成してもよい。また、ＳＲＡＭセル性能を満足することができれば、Ｘ方向に伸延した帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状マスク材料層１７ａ、１７ｂを、ＳＡＤＰ（Self-Aligned Double Patterning、例えば非特許文献２を参照）、ＳＡＱＰ（Self-Aligned Quadruple Patterning、例えば非特許文献２を参照）を用いて形成しても良い。このことは、本発明に係るその他の実施形態においても同様である。
【0081】
また、第１実施形態において、図１Ｈ、図１Ｉで説明したように、矩形状のマスク材料層１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈを頂部に有するＳｉＮ柱２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈを形成した後に、矩形状のマスク材料層１９ｂ、１９ｇ、ＳｉＮ柱２０ｂ、２０ｇを除去した。これにより、平面視において、図１で示したコンタクトホールＣ１、Ｃ２のある領域にＳｉ柱がないコンタクトホールＣ１、Ｃ２形成領域を形成した。これに対し、コンタクトホールＣ１、Ｃ２形成領域にＳｉ柱を形成した後に、これらＳｉ柱を除去して、コンタクトホールＣ１、Ｃ２形成領域を形成してもよい。また、帯状マスク材料層１７ａ、１７ｂを形成した後に、コンタクトホールＣ１、Ｃ２形成領域の帯状マスク材料層１７ａ、１７ｂを除去する工程を行うことにより、コンタクトホールＣ１、Ｃ２のある領域にＳｉ柱を形成させない方法により、コンタクトホールＣ１、Ｃ２形成領域を形成してもよい。上記のように、第１実施形態で説明した方法以外の方法によって、コンタクトホールＣ１、Ｃ２形成領域を作ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0082】
また、第１実施形態において、図１Ｔに示すように、Ｓｉ柱６ａ～６ｆの下部に、ＳＧＴのソースまたはドレインとなるＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂがＮ層２ａ、２ｂ上で、繋がって形成された。これに対し、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂを、Ｓｉ柱６ａ～６ｆの底部に形成して、かつＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂ間を金属層、合金層を介して繋げてもよい。また、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂは、Ｓｉ柱６ａ～６ｆの底部側面に接続して形成してもよい。上記のように、ＳＧＴのソース、またはドレインとなるＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂは、Ｓｉ柱６ａ～６ｆの底部の内部、または側面外側に接して、その外周に形成されていてもよく、そして、各々が他の導体材料で電気的に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0083】
また、第１実施形態において、帯状マスク材料層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂのそれぞれの上表面と、底部の垂直方向における位置が、同じように形成したが、本発明の目的に合うならば、それぞれの上表面と、底部の位置が垂直方向で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0084】
また、第１実施形態において、帯状マスク材料層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂの厚さ、及び形状は、ＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合う程度の内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
【0085】
また、第１実施形態における、各種配線金属層３４ａ、３４ｂ、ＷＬ、Ｖｄｄ、Ｖｓｓ１、Ｖｓｓ２、ＢＬ、ＲＢＬの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0086】
また、第１実施形態では、図１Ｊに示したように、ゲート金属層として、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄを用いた。このＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄは、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄは、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。この場合、Ｗ層はゲート金属層を繋げる金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、ＨｆＯ2層２３を用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0087】
第１実施形態において、Ｓｉ柱６ａ～６ｆの平面視における形状は、円形状であった。そして、Ｓｉ柱６ａ～６ｆの一部または全ての平面視における形状は、円形、楕円、一方向に長く伸びた形状などであってもよい。そして、ＳＲＡＭセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
【0088】
また、第１実施形態において、Ｓｉ柱６ａ～６ｆの底部に接続してＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂを形成した。Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂ上面に金属、シリサイドなどの合金層を形成してもよい。また、Ｓｉ柱６ａ～６ｆの底部の外周に例えばエピタキシャル結晶成長法により形成したドナー、またはアクセプタ不純物原子を含んだＰ+層、またはＮ+層を形成してＳＧＴのソース、またはドレイン不純物領域を形成してもよい。この場合、エピタキシャル結晶成長法で形成されたＮ+層またはＰ+層に接したＳｉ柱内部にＮ+層またはＰ+層が形成されていても、いなくてもよい。または、これらＰ+層、Ｎ+層に接して、そして伸延した金属層、または合金層を設けても良い。このことは、本発明に係るその他の実施形態においても同様である。
【0089】
また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0090】
また、第１実施形態では、Ｓｉ柱６ａ～６ｆの上下に、同じ極性の導電性を有するＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４４ｂ、４４ｇとＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
【0091】
また、第１実施形態では、ゲートＨｆＯ2層２３、ゲートＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄを形成した後に、Ｎ+層４３ａ，４３ｃ，４３ｄ，４３ｅ、４３ｆ、４４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｈ、Ｐ+層４３ｂ、４３ｇ、４４ｂ、４４ｇを形成した。これに対し、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを形成した後に、ゲートＨｆＯ2層２３、ゲートＴｉＮ層２４ａ、２４ｂ、２４０ｃ、２４ｄを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0092】
また、第２実施形態において、ＡＬＤ法による薄い単結晶Ｓｉ層４５と、エピタキシャル結晶成長法によるアクセプタ不純物を含んだＰ+層４６を形成した。薄い単結晶Ｓｉ層４５は、結晶性のよいＰ+層４６を得るための材料層である。結晶性のよいＰ+層４６を得るための材料層であれば、他の単層または複数層の材料層であってもよい。
【0093】
また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
【0094】
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
【0095】
本出願は、２０１９年７月１１日に出願された国際出願第PCT/JP2019/027541号に基づく優先権を主張するものである。この元となる特許出願の開示内容は参照により全体として本出願に含まれる。
【産業上の利用可能性】
【0096】
本発明に係る、柱状半導体装置と、その製造方法によれば、高密度の柱状半導体装置が得られる。
【符号の説明】
【0097】
１： Ｐ層基板
２、２ａ、２ｂ、２Ａ、２Ｂ： Ｎ層
３、３ａａ、３ａｂ、３ｂａ、３ｂｂ、３Ａａ，３Ａｂ、３Ｂａ、３Ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ、３２Ａ、３２Ｃ、３２Ｄ、３２Ｆ、４６ａ、４６ｃ、４６ｄ、４６ｅ、４７ａ、４７ｃ、４７ｄ： Ｎ+層
４ａ、４ｂ、４ａａ、４ｂｂ、４Ａａ、４Ｂａ，３２ｂ、３２ｅ、３２Ｂ、３２Ｅ、４０ｂ、４６、４６ｂ、４７ｂ、４７ｅ： Ｐ+層
６： ｉ層
７、１０、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅ： マスク材料層
１０ａ、１０ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、１７ａ、１７ｂ： 帯状マスク材料層
１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ： 矩形状のマスク材料層
８： ＳｉＧｅ層
８ａ、８ｂ： 帯状ＳｉＧｅ層
１３ａ、１３ｂ、１３ｃ、１６、２７、２７ａ、３５ａ、３５ｂ、４１： ＳｉＮ層
９ａ、９ｂ、１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ： 帯状ＳｉＮ層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ Ｓｉ柱
１５、２２、２２ａ、２５、２５ａ、２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ、３１ａ、３１ｂ３１ｃ、３１ｄ、３１ｅ、３１ｆ、３７、３８、３９、４０、４９、５０、５１、５２： ＳｉＯ2層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ： ＳｉＮ柱
２１ａ、２１ｂ、５５ａ、５５ｂ： Ｓｉ柱台
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ、４３、４３Ａ： 凹部
２３、２３ａ： ＨｆＯ2層
２４ａ、２４ｂ、２４ｃ、２４ｄ、２４Ａ、２４Ｂ、２４Ｃ、２４Ｄ： ＴｉＮ層
３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３４ａ、３４ｂ、４８ａ、４８ｂ、４８ｄ、４８ｅ、４８ｆ、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ： Ｗ層
２９： Ａｌ 2 Ｏ 3 層
４２： レジスト層
４５： Ｓｉ層
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃａ、Ｃｂ，Ｃｃ，Ｃｄ，Ｃｅ、Ｃｆ，Ｃｇ，Ｃｈ： コンタクトホール
ＷＬ： ワード配線金属層
ＢＬ： ビット出力配線金属層
ＲＢＬ： 反転ビット出力配線金属層
Ｖｓｓ１，Ｖｓｓ２： グランド配線金属層
Ｖｄｄ、ＶＤＤ： 電源配線金属層
ＸＣ１、ＸＣ２： 接続配線金属層
２、２ａ、２ｂ、２Ａ、２Ｂ： Ｎ層
３、３ａａ、３ａｂ、３ｂａ、３ｂｂ、３Ａａ，３Ａｂ、３Ｂａ、３Ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ、３２Ａ、３２Ｃ、３２Ｄ、３２Ｆ、４６ａ、４６ｃ、４６ｄ、４６ｅ、４７ａ、４７ｃ、４７ｄ： Ｎ+層
４ａ、４ｂ、４ａａ、４ｂｂ、４Ａａ、４Ｂａ，３２ｂ、３２ｅ、３２Ｂ、３２Ｅ、４０ｂ、４６、４６ｂ、４７ｂ、４７ｅ： Ｐ+層
６： ｉ層
７、１０、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅ： マスク材料層
１０ａ、１０ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、１７ａ、１７ｂ： 帯状マスク材料層
１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ： 矩形状のマスク材料層
８： ＳｉＧｅ層
８ａ、８ｂ： 帯状ＳｉＧｅ層
１３ａ、１３ｂ、１３ｃ、１６、２７、２７ａ、３５ａ、３５ｂ、４１： ＳｉＮ層
９ａ、９ｂ、１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ： 帯状ＳｉＮ層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ Ｓｉ柱
１５、２２、２２ａ、２５、２５ａ、２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ、３１ａ、３１ｂ３１ｃ、３１ｄ、３１ｅ、３１ｆ、３７、３８、３９、４０、４９、５０、５１、５２： ＳｉＯ2層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ： ＳｉＮ柱
２１ａ、２１ｂ、５５ａ、５５ｂ： Ｓｉ柱台
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ、４３、４３Ａ： 凹部
２３、２３ａ： ＨｆＯ2層
２４ａ、２４ｂ、２４ｃ、２４ｄ、２４Ａ、２４Ｂ、２４Ｃ、２４Ｄ： ＴｉＮ層
３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３４ａ、３４ｂ、４８ａ、４８ｂ、４８ｄ、４８ｅ、４８ｆ、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ： Ｗ層
２９： Ａｌ 2 Ｏ 3 層
４２： レジスト層
４５： Ｓｉ層
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃａ、Ｃｂ，Ｃｃ，Ｃｄ，Ｃｅ、Ｃｆ，Ｃｇ，Ｃｈ： コンタクトホール
ＷＬ： ワード配線金属層
ＢＬ： ビット出力配線金属層
ＲＢＬ： 反転ビット出力配線金属層
Ｖｓｓ１，Ｖｓｓ２： グランド配線金属層
Ｖｄｄ、ＶＤＤ： 電源配線金属層
ＸＣ１、ＸＣ２： 接続配線金属層
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図1I】
【図1J】
【図1K】
【図1L】
【図1M】
【図1N】
【図1O】
【図1P】
【図1Q】
【図1R】
【図1S】
【図1T】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6】