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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-29
(45)【発行日】2023-10-10
(54)【発明の名称】トランジスタおよび不揮発性メモリ
(51)【国際特許分類】
H10B 43/30 20230101AFI20231002BHJP
H01L 21/316 20060101ALI20231002BHJP
H01L 21/336 20060101ALI20231002BHJP
H01L 29/788 20060101ALI20231002BHJP
H01L 29/792 20060101ALI20231002BHJP
H10B 51/30 20230101ALI20231002BHJP
【ＦＩ】
H10B43/30
H01L21/316 Y
H01L29/78 371
H10B51/30
【請求項の数】
6
(21)【出願番号】P 2019122028
(22)【出願日】2019-06-28
(65)【公開番号】P2021009893
(43)【公開日】2021-01-28
【審査請求日】2022-06-24
(73)【特許権者】
【識別番号】304021417
【氏名又は名称】国立大学法人東京工業大学
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100109047
【弁理士】
【氏名又は名称】村田 雄祐
(74)【代理人】
【識別番号】100109081
【弁理士】
【氏名又は名称】三木 友由
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】大見 俊一郎
【審査官】小山 満
(56)【参考文献】
【文献】特開２０１４－１７５４８０（ＪＰ，Ａ）
【文献】国際公開第２０１５／１４１６２６（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１４／０２５４２７６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３７２４７８（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０１８２７６９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３０８０７０（ＵＳ，Ａ１）
【文献】特開２００２－２７０７８９（ＪＰ，Ａ）
【文献】工藤聡也，Ｈｆ系ＭＯＮＯＳ型不揮発性メモリの作製条件依存性，応用物理学会春季学術講演会講演予稿集（ＣＤ－ＲＯＭ），日本，2019年02月25日，Vol.66,No.10a-W934-4，p.11-092
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／３０
Ｈ１０Ｂ ５１／３０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／３１６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
半導体基板と、前記半導体基板の上に形成されるトンネル層と、
前記トンネル層の上に形成される電荷蓄積層と、
前記電荷蓄積層の上に形成される強誘電性ブロック層と、
前記強誘電性ブロック層の上に形成されるゲート層と、
を備え、前記電荷蓄積層に蓄積される電荷と、前記強誘電性ブロック層の分極と、が独立に制御可能であり、前記電荷と前記分極の組み合わせに応じて、トランジスタの電気的特性が制御可能に構成されることを特徴とするトランジスタ。
【請求項2】
前記トンネル層、前記電荷蓄積層、前記強誘電性ブロック層、前記ゲート層は、Ｈｆの化合物であることを特徴とする請求項１に記載のトランジスタ。
【請求項3】
前記トンネル層はＨｆＯ２、前記電荷蓄積層はＨｆＮ１．３、前記強誘電性ブロック層はＦＥ－ＨｆＯ２、前記ゲート層はＨｆＮ０．５であることを特徴とする請求項１に記載のトランジスタ。
【請求項4】
ゲート層、ブロック層、電荷蓄積層、トンネル層を含むＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造を備え、前記ブロック層が強誘電性を有し、前記ブロック層の分極と、前記電荷蓄積層に蓄積される電荷と、が独立に制御可能であり、前記電荷と前記分極の組み合わせに応じて電気的特性が制御可能に構成されることを特徴とするトランジスタ。
【請求項5】
前記分極は、前記ゲート層に印加するパルス状の制御電圧に応じて制御されることを特徴とする請求項１から４のいずれかに記載のトランジスタ。
【請求項6】
請求項１から５のいずれかに記載のトランジスタを含むことを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性メモリ等に利用可能なトランジスタに関する。
【背景技術】
【0002】
近年、ポータブルな情報通信機器の高性能化・低消費電力化に伴い、集積回路に用いられる半導体メモリとしてフラッシュメモリに代表される不揮発性メモリの、大容量化、高速化、低消費電力化が重要な課題となっている。
【0003】
しかし、従来用いられてきた浮遊ゲート型不揮発性メモリデバイスでは、制御ゲートと浮遊ゲート間の容量カップリング比の低下、蓄積電荷のばらつきやセル間のディスターブなどの課題により、微細化および高集積化が困難となってきている。
【0004】
この課題を解決するために、近年、電荷蓄積型の不揮発性多値メモリデバイスに関する研究が活発化し実用化が進められている（非特許文献１，２）。電荷蓄積型の不揮発性メモリデバイスは、poly-Si浮遊電極を上部の制御酸化膜と下部のトンネル酸化膜となるＳｉＯ２絶縁膜（バンドギャップ：９ｅＶ、比誘電率：３．９）で挟んだ浮遊ゲート構造の代わりに、バンドギャップの狭いＳｉＮなどの窒化膜（バンドギャップ：５．１ｅＶ、比誘電率７．５）を導入した、金属/酸化膜/窒化膜/酸化膜/Ｓｉ（ＭＯＮＯＳ）多層構造を用いたデバイスである。浮遊ゲート型と比較して浮遊電極層のかわりに電荷蓄積層を用いるため、膜厚を１／１０以下とすることができる。さらに、電荷蓄積層中の捕獲準位に電荷を蓄積させるため、トンネル層の膜厚も浮遊ゲート型の場合１０ｎｍ程度であるものを３ｎｍ程度まで薄膜化でき、ゲート積層構造の薄膜化による高集積化と低電圧動作化が可能となる。さらに、ＭＯＮＯＳ構造の多層絶縁膜に高誘電率薄膜を導入することにより、ゲート積層構造のＳｉＯ２換算膜厚（ＥＯＴ）を低減し、さらなる低電圧動作化に関する検討が行われている。
【0005】
現状では高誘電率絶縁膜として、Ａｌ２Ｏ３やＨｆＯ２などの高誘電率ゲート絶縁膜として研究されてきた材料を用いた報告がなされている。しかし、従来の高誘電率薄膜を用いたＭＯＮＯＳ多層構造の形成においては、例えばトンネル層には熱酸化法、電荷蓄積層にはＡＬＤ（原子層堆積）法、制御層にはＬＰＣＶＤ（減圧ＣＶＤ）法など異なる薄膜形成法を用いる必要がある。このため、各薄膜の形成後に試料を装置間もしくはチャンバー間で移動するため薄膜形成後の表面汚染による電気特性の劣化のため、十分な薄膜化が実現されず書き込み/消去電圧として１０Ｖ以上が必要となっている。
【0006】
一方、本発明者らは、近年、高誘電率ゲート絶縁膜としてすでに実用化されているＨｆＯ２が、ドーパントであるＺｒやＹなどの元素を添加することで、通常のプロセスでは形成が困難な準安定相である斜方晶に結晶化し強誘電性を示すという報告例を踏まえ、ＨｆＯ２堆積時の酸素量を制御することによりドーパントを添加せずに強誘電体性のＨｆＯ２が低温の熱処理で形成できることを見いだした（非特許文献３）。
【0007】
代表的な強誘電体であるＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）やＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）と異なり、ＨｆＯ２はＳｉプロセスと整合性があり、１０ｎｍ以下に薄膜化しても強誘電性を示すことから、微細化・高集積化に適している。かかる特性から、ＦＥ－ＨｆＯ２をゲート絶縁膜に用いたトランジスタ（Ｈｆ系強誘電体ゲートトランジスタ）に関する研究が盛んに行われている。
【0008】
しかし、ドーパントを添加したＨｆＯ２では結晶化温度が１０００℃程度と高く、Ｓｉ基板上に直接形成した場合、ＳｉＯ２界面層が形成されメモリ保持特性が劣化するという課題がある。
【先行技術文献】
【非特許文献】
【0009】
【文献】M.G. Kim and S. Ohmi, “Ferroelectric properties of undoped HfO2 directly deposited on Si substrates by RF magnetron sputtering”, Jpn. J. Appl. Phys., 57, 11UF09 (2018).
【文献】S. Kudoh, and S. Ohmi, “In situ formation of Hf-based metal/oxide/nitride/oxide/silicon structure for nonvolatile memory application”, Jpn. J. Appl. Phys., 57, 114201 (2018).
【文献】T. Mimura, T. Shimizu, H. Uchida, O. Sakata, and H. Funakubo, “Thickness-dependent crystal structure and electric properties of epitaxial ferroelectric Y2O3-HfO2 films”, Appl. Phys. Lett., 113, 102901 (2018).
【文献】S. Kudoh and S. Ohmi, "In-situ formation of Hf-based metal/oxide/nitride/oxide/silicon structure for nonvolatile memory application", Jpn. J. Appl. Phys. 57, 114201 (2018)
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明は、このような状況においてなされたものであり、そのある態様の例示的な目的のひとつは、新規な構造を有するトランジスタおよび不揮発性メモリの提供にある。
【課題を解決するための手段】
【0011】
本発明のある態様はトランジスタに関する。トランジスタは、半導体基板と、半導体基板の上に形成されるトンネル層と、トンネル層の上に形成される電荷蓄積層と、電荷蓄積層の上に形成される強誘電性ブロック層と、強誘電性ブロック層の上に形成されるゲート層と、を備え、電荷蓄積層に蓄積される電荷と、強誘電性ブロック層の分極に応じて、トランジスタの電気的特性が制御可能に構成される。
【0012】
このトランジスタを用いて不揮発性メモリを形成すれば、電荷と分極の組み合わせによって多値化が可能となる。また分極した強誘電性ブロック層は、電荷蓄積層からの電荷の漏れを、分極のない通常のブロック層よりも強固に阻止できるため、トランジスタの特性を安定化でき、メモリとしても用いたときのリテンションを改善できる。
【0013】
トンネル層、電荷蓄積層、強誘電性ブロック層、ゲート層は、Ｈｆの化合物であってもよい。
【0014】
トンネル層はＨｆＯ２、電荷蓄積層はＨｆＮ１．３、強誘電性ブロック層はＦＥ－ＨｆＯ２、ゲート層はＨｆＮ０．５であってもよい。
【0015】
本発明の別の態様もまた、トランジスタである。このトランジスタは、ゲート層、ブロック層、電荷蓄積層、トンネル層を含むＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造を備える。ブロック層が強誘電性を有し、ブロック層の分極に応じて電気的特性が制御可能に構成される。
【0016】
分極は、ゲート層に印加するパルス状の制御電圧に応じて制御されてもよい。これにより、電荷蓄積層の電荷に影響を与えずに、分極のみを変化させることができる。
【0017】
本発明のさらに別の態様は、トランジスタの製造方法である。この方法は、ＨｆＮ１．３を含む電荷蓄積層、ＨｆＯ２を含むトンネル層、Ｓｉ（１００）の積層構造を形成するステップと、電荷蓄積層の上に、スパッタ時の酸素流量比を制御してＦＥ－ＨｆＯ２を含む強誘電性ブロック層を形成するステップと、強誘電性ブロック層の上にゲート層を形成するステップと、を備える。
【発明の効果】
【0018】
本発明のある態様によれば、新規な構造を有するトランジスタを提供できる。
【図面の簡単な説明】
【0019】
【図1】実施の形態に係るトランジスタの構造を示す断面図である。
【図4】トランジスタの電気的特性（ゲート電圧ＶＧ対ドレイン電流ＩＤＳ特性）を説明する図である。
【図5】変形例に係るトランジスタの断面図である。
【発明を実施するための形態】
【0020】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0021】
本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0022】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0023】
また、各図面における部材の寸法は、理解を容易にするために適宜拡大、縮小して示される。
【0024】
図１は、実施の形態に係るトランジスタ１００の構造を示す断面図である。トランジスタ１００は、半導体基板１０２、トンネル層１０４、電荷蓄積層１０６、強誘電性ブロック層１０８、ゲート層１１０、ドレイン電極１２０、ソース電極１２２を備える。
【0025】
トンネル層１０４は、半導体基板１０２の上に形成される。電荷蓄積層１０６は、トンネル層１０４の上に形成される。強誘電性ブロック層１０８は、電荷蓄積層１０６の上に形成される。ゲート層１１０は、強誘電性ブロック層１０８の上に形成される。
【0026】
トンネル層１０４、電荷蓄積層１０６、強誘電性ブロック層１０８、ゲート層１１０は、Ｈｆの化合物である。具体的にはトンネル層１０４はＨｆＯ２、電荷蓄積層１０６はＨｆＮ１．３、強誘電性ブロック層１０８はＦＥ－ＨｆＯ２、ゲート層１１０はＨｆＮ０．５である。
【0027】
強誘電性ブロック層１０８に関しては、ＨｆＯ２に不純物をドープすることによって、強誘電性を持つＦＥ－ＨｆＯ２を形成してもよいが、ノンドープでＦＥ－ＨｆＯ２を形成することが望ましい。
【0028】
ドレイン電極１２０およびソース電極１２２は、ゲート電極を挟むようにして、半導体基板１０２上に形成される。
【0029】
図１のトランジスタ１００は、ゲート層１１０、ブロック層１０８、電荷蓄積層１０６、トンネル層１０４および半導体基板１０２を有するＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造２００を有するＭＯＮＯＳトランジスタと把握でき、そのブロック層１０８に、強誘電体性をもたせたものと把握することができる。
【0030】
以上がトランジスタ１００の構成である。このトランジスタ１００は、電荷蓄積層１０６に蓄積される電荷と、強誘電性ブロック層１０８の分極に応じて、トランジスタ１００の電気的特性（しきい値電圧Ｖｇｓ（ｔｈ）やＩ－Ｖ特性）が制御可能に構成される。
【0031】
図２は、図１のトランジスタ１００の状態の制御を説明する図である。トランジスタ１００は、そのゲート領域の状態を、チャンネル方向（図２のＸ方向）に、複数（この例では２個）の部分ｂ１，ｂ２に分割して制御される。具体的には電荷蓄積層１０６において、部分ｂ１，ｂ２ごとに独立に、電荷を保持した状態と、電荷を保持しない状態を制御することができる。各状態の切り替えは、従来のＭＯＮＯＳトランジスタと同様に、ゲートソース間あるいはゲートドレイン間に印加する電圧の電圧値や波形によって選択可能である。以下、電荷を蓄積した状態を１、蓄積しない状態を０と表記する。
【0032】
また強誘電性ブロック層１０８において、部分ｂ１，ｂ２ごとに独立に、分極の向きを制御することができる。図２の例では部分ｂ１において、上向きの分極が与えられ、部分ｂ２において下向きの分極が与えられている。このような局所的な分極制御を、部分分極反転という。分極状態の制御は、従来の強誘電体トランジスタと同様に、ゲートソース間あるいはゲートドレイン間に印加する電圧の電圧値や波形によって選択可能である。ただし、各部分ｂ１，ｂ２の分極を制御する際に、電荷蓄積層１０６の電荷の状態を崩すと、好ましくない。そこで電荷制御の場合と分極制御の場合とで、各電極Ｇ，Ｄ，Ｓ間への電圧の印加方法を異ならしめることが有効である。図３（ａ）、（ｂ）は、トランジスタ１００の状態制御のためのゲート電圧波形の一例を示す図である。図３（ａ）には、電荷制御のためのゲート電圧の波形の一例が示され、直流波形によって、電荷状態を変化させる。図３（ｂ）には、分極制御のためのゲート電圧の波形の一例が示される。分極制御の場合には、ゲート電圧をパルス波形とし、パルスの印加回数や、デューティ比にもとづいて分極状態を制御してもよい。これにより、強誘電性ブロック層１０８の部分ｂ＃（＃＝１，２）の分極を変化させつつ、その直下の電荷蓄積層１０６の対応する部分ｂ＃の電荷の状態を保持することができる。
【0033】
図４は、トランジスタ１００の電気的特性（ゲート電圧ＶＧ対ドレイン電流ＩＤＳ特性）を説明する図である。破線で示す特性（i）～（iv）は、強誘電性ブロック層１０８に分極を発生させない状態、すなわち従来のＭＯＮＯＳトランジスタの特性を示しており、２つの部分ｂ１，ｂ２の電荷の蓄積状態の組み合わせ（００）、（０１）、（１０）、（１１）に応じて、異なる特性を示す。
【0034】
実施の形態に係るトランジスタ１００では、この電荷制御にもとづく４状態に加えて、部分分極反転制御が組み合わされる。部分分極反転の方向によって、（i）～（iv）のＩＶ特性を変化させることができる。具体的には、強誘電性ブロック層１０８の部分分極反転の状態に応じて、各特性をシフトさせることができる。具体的には、シフトの向き（極性）と、シフト量を、２つの部分ｂ１，ｂ２の分極状態によって制御可能である。
【0035】
以上がトランジスタ１００の動作である。このトランジスタ１００によれば、電荷蓄積状態と分極の状態を制御することにより、トランジスタ１００の特性を変化させることができる。
【0036】
ここで、トランジスタ１００をメモリセルとして用いる場合、各部分ｂ１，ｂ２の電荷状態および分極状態それぞれをビットに対応付けることができる。したがって理想的には１個のトランジスタ１００で、最大、４ビットのメモリセルを構成することができ、大容量化に貢献できる。
【0037】
なお強誘電性ブロック層１０８の部分分極反転を、メモリセルの大容量化のためでなく、メモリセルの特性改善のために利用してもよい。たとえば図４には、電荷の状態に応じた４つの特性（i）～(iv)が等間隔に示されるが、実際には、その中のいくつかが、非常に近接する場合もあり得る。この場合、読み出しエラーが発生することとなる。そこで、部分分極反転を組み合わせることで、近接するＩＶ特性を引き離すことができ、読み出しエラーを防止することができる。
【0038】
図５は、変形例に係るトランジスタ１００Ａの断面図である。このトランジスタ１００Ａは、電荷蓄積層１０６および強誘電性ブロック層１０８の状態が、チャンネル方向に３つの部分ｂ１～ｂ３に分割して制御される。中央の部分ｂ３の状態は、ゲートＧとバックゲートＢＧ（基板ＳＵＢ）間の電圧を制御することにより変化させることができる。このトランジスタ１００Ａによれば、電荷蓄積層１０６の電荷の状態で３ビットの情報を保持することができ、さらに、強誘電性ブロック層１０８の分極状態によって３ビットの情報を保持することができ、６ビットのメモリセルを実現できる。
【0039】
続いてトランジスタ１００（１００Ａ）の製造方法を説明する。図６（ａ）～（ｃ）は、トランジスタ１００の製造方法を示す図である。図６（ａ）に示すように、はじめに電荷蓄積層１０６、トンネル層１０４、半導体基板１０２の積層構造１３０を形成する。
【0040】
続いて、図６（ｂ）に示すように、スパッタ時の酸素流量比を制御して、電荷蓄積層１０６の上に、強誘電性を有する結晶化したＨｆＯ２薄膜を形成する。
【0041】
最後に、図６（ｃ）に示すように、強誘電性ブロック層１０８の上に、ゲート電極１１０として耐熱性に優れたＨｆＮ０．５薄膜を形成する。
【0042】
この製造方法では、ＭＯＮＯＳ構造のすべての層を、高誘電率薄膜を用いて形成することとなる。したがって、従来構造と比較して非常に低い電圧（１／５程度）でトランジスタを動作させることが可能となる。
【0043】
実施の形態で説明したトランジスタ１００の各層の材料は例示であってそれに限定されない。たとえば、（i）半導体基板１０２はＧｅなどの他の元素半導体、ＳｉＣ，ＧａＡｓなどの化合物半導体、ＩｎＧａＺｎＯなどの酸化物半導体、ペンタセンなどの有機半導体であってもよい。（ii）トンネル層１０４はＡｌ２Ｏ３などの他の酸化膜、ＨｆＯＮなどの酸窒化膜、またはそれらの積層膜、さらにはＦＥ－ＨｆＯ２などの強誘電体膜であってもよい。（iii）電荷蓄積層１０６は、窒素組成の異なるＨｆＮやＡｌＮなどの窒化膜、またはそれらの積層膜であってもよい。（iv）強誘電性ブロック層１０８は、ＺｒやＳｉなどを添加したＨｆＯ２,ＨｆＮ，ＡｌＮ，ＰＺＴ，ＳＢＴなどの無機強誘電体、ポリフッ化ビニリデントリフロロエチレンなどの有機強誘電体であってもよい。（v）またゲート層１１０は、ポリシリコンなどの低抵抗半導体膜、ＴｉＮやＷなどの他の耐熱性金属膜であってもよい。
【0044】
またトランジスタ１００の用途は不揮発性メモリには限定されず、入力信号の重み付け演算を行う人間の脳を模倣したニューロデバイスなどへの応用が期待される。
【0045】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【0046】
１００ トランジスタ
１０２ 半導体基板
１０４ トンネル層
１０６ 電荷蓄積層
１０８ 強誘電性ブロック層
１１０ ゲート層
１２０ ドレイン電極
１２２ ソース電極
１０２ 半導体基板
１０４ トンネル層
１０６ 電荷蓄積層
１０８ 強誘電性ブロック層
１１０ ゲート層
１２０ ドレイン電極
１２２ ソース電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】