(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-09-29
(45)【発行日】2023-10-10
(54)【発明の名称】半導体装置、及び電子機器
(51)【国際特許分類】
G06G 7/60 20060101AFI20231002BHJP
G06N 3/063 20230101ALI20231002BHJP
H01L 21/8234 20060101ALI20231002BHJP
H01L 27/088 20060101ALI20231002BHJP
H01L 29/786 20060101ALI20231002BHJP
【ＦＩ】
G06G7/60
G06N3/063
H01L27/088 J
H01L27/088 E
H01L29/78 613Z
H01L29/78 618B
【請求項の数】
15
(21)【出願番号】P 2019132714
(22)【出願日】2019-07-18
(65)【公開番号】P2020021480
(43)【公開日】2020-02-06
【審査請求日】2022-07-06
(31)【優先権主張番号】P 2018136839
(32)【優先日】2018-07-20
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】木村 肇
(72)【発明者】
【氏名】黒川 義元
【審査官】征矢 崇
(56)【参考文献】
【文献】特開２０１７－２２８２９５（ＪＰ，Ａ）
【文献】特開２０１５－５３００８（ＪＰ，Ａ）
【文献】特開２０１７－２０８８１５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｇ７／６０
Ｇ０６Ｎ３／０６３
Ｈ０１Ｌ２７／０８８
Ｈ０１Ｌ２９／７８６
(57)【特許請求の範囲】
【請求項1】
第１乃至第４トランジスタと、第１論理回路と、第２論理回路と、第１保持部と、第２保持部と、を有し、前記第１論理回路と、前記第２論理回路と、のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、
前記第１論理回路は、前記第１論理回路の入力端子に入力された信号の反転信号を前記第１論理回路の出力端子に出力する機能を有し、
前記第２論理回路は、前記第２論理回路の入力端子に入力された信号の反転信号を前記第２論理回路の出力端子に出力する機能を有し、
前記第１乃至第４トランジスタのそれぞれは、第１ゲートと、第２ゲートと、を有し、
前記第１保持部は、第５トランジスタと、第１容量素子と、を有し、
前記第２保持部は、第６トランジスタと、第２容量素子と、を有し、
前記第１論理回路の電源電位入力端子は、前記第１トランジスタの第１端子と、前記第３トランジスタの第１端子と、に電気的に接続され、
前記第２論理回路の電源電位入力端子は、前記第２トランジスタの第１端子と、前記第４トランジスタの第１端子と、に電気的に接続され、
前記第１トランジスタの第１ゲートは、前記第２トランジスタの第１ゲートに電気的に接続され、
前記第３トランジスタの第１ゲートは、前記第４トランジスタの第１ゲートに電気的に接続され、
前記第５トランジスタの第１端子は、前記第１容量素子の第１端子と、前記第１トランジスタの第２ゲートと、前記第４トランジスタの第２ゲートと、に電気的に接続され、
前記第６トランジスタの第１端子は、前記第２容量素子の第１端子と、前記第２トランジスタの第２ゲートと、前記第３トランジスタの第２ゲートと、に電気的に接続されている、
半導体装置。
【請求項2】
第１回路を有し、前記第１回路は、第１乃至第３入力端子と、第１出力端子と、第２出力端子と、第１乃至第４トランジスタと、第１乃至第４論理回路と、を有し、
前記第１乃至第４論理回路のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、
前記第１論理回路は、前記第１論理回路の入力端子に入力された信号の反転信号を前記第１論理回路の出力端子に出力する機能を有し、
前記第２論理回路は、前記第２論理回路の入力端子に入力された信号の反転信号を前記第２論理回路の出力端子に出力する機能を有し、
前記第３論理回路は、前記第３論理回路の入力端子に入力された信号の反転信号を前記第３論理回路の出力端子に出力する機能を有し、
前記第４論理回路は、前記第４論理回路の入力端子に入力された信号の反転信号を前記第４論理回路の出力端子に出力する機能を有し、
前記第１乃至第４トランジスタのそれぞれは、第１ゲートと、第２ゲートと、を有し、
前記第１入力端子は、前記第１論理回路又は前記第３論理回路の一方の入力端子に電気的に接続され、
前記第１入力端子が前記第１論理回路の入力端子に電気的に接続されている場合、
前記第１論理回路の出力端子は前記第３論理回路の入力端子に電気的に接続され、前記第３論理回路の出力端子は、第１出力端子に電気的に接続され、前記第２入力端子は、前記第２論理回路の入力端子に電気的に接続され、前記第２論理回路の出力端子は前記第４論理回路の入力端子に電気的に接続され、前記第４論理回路の出力端子は、第２出力端子に電気的に接続され、
前記第１入力端子が前記第３論理回路の入力端子に電気的に接続されている場合、
前記第３論理回路の出力端子は前記第１論理回路の入力端子に電気的に接続され、前記第１論理回路の出力端子は、第１出力端子に電気的に接続され、前記第２入力端子は、前記第４論理回路の入力端子に電気的に接続され、前記第４論理回路の出力端子は前記第２論理回路の入力端子に電気的に接続され、前記第２論理回路の出力端子は、第２出力端子に電気的に接続され、
前記第１論理回路の電源電位入力端子は、前記第１トランジスタの第１端子と、前記第３トランジスタの第１端子と、に電気的に接続され、
前記第２論理回路の電源電位入力端子は、前記第２トランジスタの第１端子と、前記第４トランジスタの第１端子と、に電気的に接続され、
前記第１トランジスタの第１ゲートは、前記第２トランジスタの第１ゲートに電気的に接続され、
前記第３トランジスタの第１ゲートは、前記第４トランジスタの第１ゲートに電気的に接続され、
前記第１回路は、
前記第３入力端子に入力された第１信号に応じて、
前記第１トランジスタ及び前記第２トランジスタをオン状態にし、かつ前記第３トランジスタ及び前記第４トランジスタをオフ状態にする、
又は、前記第１トランジスタ及び前記第２トランジスタをオフ状態にし、かつ前記第３トランジスタ及び前記第４トランジスタをオン状態にする機能と、
前記第１乃至第４トランジスタのそれぞれの第２ゲートの電位に応じて、前記第１入力端子に入力されてから前記第１出力端子から出力されるまでの信号の入出力時間、及び前記第２入力端子に入力されてから前記第２出力端子から出力されるまでの信号の入出力時間のそれぞれを変動させる機能と、
を有する、
半導体装置。
【請求項3】
請求項２において、前記第１回路は、保持部を有し、
前記保持部は、第５論理回路と、第６論理回路と、を有し、
前記第５論理回路の出力端子は、前記第６論理回路の入力端子と、前記第１トランジスタの第２ゲートと、前記第４トランジスタの第２ゲートと、に電気的に接続され、
前記第５論理回路の入力端子は、前記第６論理回路の出力端子と、前記第２トランジスタの第２ゲートと、前記第３トランジスタの第２ゲートと、に電気的に接続されている、
半導体装置。
【請求項4】
請求項２において、前記第１回路は、第１保持部と、第２保持部を有し、
前記第１保持部は、第５トランジスタと、第１容量素子と、を有し、
前記第２保持部は、第６トランジスタと、第２容量素子と、を有し、
前記第５トランジスタの第１端子は、前記第１トランジスタの第２ゲートと、前記第４トランジスタの第２ゲートと、前記第１容量素子の第１端子と、に電気的に接続され、
前記第６トランジスタの第１端子は、前記第２トランジスタの第２ゲートと、前記第３トランジスタの第２ゲートと、前記第２容量素子の第１端子と、に電気的に接続され、
前記第５トランジスタと、前記第６トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有する、
半導体装置。
【請求項5】
請求項２において、前記第１回路は、第１乃至第４保持部を有し、
前記第１保持部は、第５トランジスタと、第１容量素子と、を有し、
前記第２保持部は、第６トランジスタと、第２容量素子と、を有し、
前記第３保持部は、第７トランジスタと、第３容量素子と、を有し、
前記第４保持部は、第８トランジスタと、第４容量素子と、を有し、
前記第５トランジスタの第１端子は、前記第１トランジスタの第２ゲートと、前記第１容量素子の第１端子と、に電気的に接続され、
前記第６トランジスタの第１端子は、前記第２トランジスタの第２ゲートと、前記第２容量素子の第１端子と、に電気的に接続され、
前記第７トランジスタの第１端子は、前記第３トランジスタの第２ゲートと、前記第３容量素子の第１端子と、に電気的に接続され、
前記第８トランジスタの第１端子は、前記第４トランジスタの第２ゲートと、前記第４容量素子の第１端子と、に電気的に接続され、
前記第５乃至第８トランジスタは、チャネル形成領域に金属酸化物を有する、
半導体装置。
【請求項6】
請求項１乃至請求項５のいずれか一において、前記第１乃至第４トランジスタの少なくとも一は、チャネル形成領域に金属酸化物を有する、
半導体装置。
【請求項7】
第１回路を有し、前記第１回路は、第１乃至第３入力端子と、第１出力端子と、第２出力端子と、第１乃至第４スイッチと、第１乃至第４論理回路と、第１負荷回路と、第２負荷回路と、を有し、
前記第１乃至第４論理回路のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、
前記第１論理回路は、前記第１論理回路の入力端子に入力された信号の反転信号を前記第１論理回路の出力端子に出力する機能を有し、
前記第２論理回路は、前記第２論理回路の入力端子に入力された信号の反転信号を前記第２論理回路の出力端子に出力する機能を有し、
前記第３論理回路は、前記第３論理回路の入力端子に入力された信号の反転信号を前記第３論理回路の出力端子に出力する機能を有し、
前記第４論理回路は、前記第４論理回路の入力端子に入力された信号の反転信号を前記第４論理回路の出力端子に出力する機能を有し、
前記第１入力端子は、前記第１論理回路又は前記第３論理回路の一方の入力端子に電気的に接続され、
前記第１入力端子が前記第１論理回路の入力端子に電気的に接続されている場合、
前記第１論理回路の出力端子は前記第３論理回路の入力端子に電気的に接続され、前記第３論理回路の出力端子は、第１出力端子に電気的に接続され、前記第２入力端子は、前記第２論理回路の入力端子に電気的に接続され、前記第２論理回路の出力端子は前記第４論理回路の入力端子に電気的に接続され、前記第４論理回路の出力端子は、第２出力端子に電気的に接続され、
前記第１入力端子が前記第３論理回路の入力端子に電気的に接続されている場合、
前記第３論理回路の出力端子は前記第１論理回路の入力端子に電気的に接続され、前記第１論理回路の出力端子は、第１出力端子に電気的に接続され、前記第２入力端子は、前記第４論理回路の入力端子に電気的に接続され、前記第４論理回路の出力端子は前記第２論理回路の入力端子に電気的に接続され、前記第２論理回路の出力端子は、第２出力端子に電気的に接続され、
前記第１論理回路の電源電位入力端子は、前記第１スイッチの第１端子と、前記第３スイッチの第１端子と、に電気的に接続され、
前記第２論理回路の電源電位入力端子は、前記第２スイッチの第１端子と、前記第４スイッチの第１端子と、に電気的に接続され、
前記第１スイッチの制御端子は、前記第２スイッチの制御端子に電気的に接続され、
前記第３スイッチの制御端子は、前記第４スイッチの制御端子に電気的に接続され、
前記第１負荷回路の第１端子は、前記第１スイッチの第２端子と、前記第４スイッチの第２端子と、に電気的に接続され、
前記第２負荷回路の第１端子は、前記第２スイッチの第２端子と、前記第３スイッチの第２端子と、に電気的に接続され、
前記第１回路は、
前記第３入力端子に入力された第１信号に応じて、
前記第１スイッチ及び前記第２スイッチをオン状態にし、かつ前記第３スイッチ及び前記第４スイッチをオフ状態にする、
又は、前記第１スイッチ及び前記第２スイッチをオフ状態にし、かつ前記第３スイッチ及び前記第４スイッチをオン状態にする機能と、
前記第１乃至第４スイッチのオン状態、オフ状態の切り替えと、前記第１負荷回路の第１端子と第２端子との間の第１抵抗値と、前記第２負荷回路の第１端子と第２端子との間の第２抵抗値と、に応じて、前記第１入力端子に入力されてから前記第１出力端子から出力されるまでの信号の入出力時間、及び前記第２入力端子に入力されてから前記第２出力端子から出力されるまでの信号の入出力時間のそれぞれを変動させる機能と、
を有する、
半導体装置。
【請求項8】
請求項７において、前記第１負荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、
前記第１負荷回路は、前記第１負荷回路に入力された信号に応じて、前記第１抵抗値を可変する機能を有する、
半導体装置。
【請求項9】
請求項８において、前記第２負荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、
前記第２負荷回路は、前記第２負荷回路に入力された信号に応じて、前記第２抵抗値を可変する機能を有する、
半導体装置。
【請求項10】
第１回路を有し、前記第１回路は、第１乃至第３入力端子と、第１出力端子と、第２出力端子と、第１乃至第４スイッチと、第１乃至第４論理回路と、第１乃至第４負荷回路と、を有し、
前記第１乃至第４論理回路のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、
前記第１論理回路は、前記第１論理回路の入力端子に入力された信号の反転信号を前記第１論理回路の出力端子に出力する機能を有し、
前記第２論理回路は、前記第２論理回路の入力端子に入力された信号の反転信号を前記第２論理回路の出力端子に出力する機能を有し、
前記第３論理回路は、前記第３論理回路の入力端子に入力された信号の反転信号を前記第３論理回路の出力端子に出力する機能を有し、
前記第４論理回路は、前記第４論理回路の入力端子に入力された信号の反転信号を前記第４論理回路の出力端子に出力する機能を有し、
前記第１入力端子は、前記第１論理回路又は前記第３論理回路の一方の入力端子に電気的に接続され、
前記第１入力端子が前記第１論理回路の入力端子に電気的に接続されている場合、
前記第１論理回路の出力端子は前記第３論理回路の入力端子に電気的に接続され、前記第３論理回路の出力端子は、第１出力端子に電気的に接続され、前記第２入力端子は、前記第２論理回路の入力端子に電気的に接続され、前記第２論理回路の出力端子は前記第４論理回路の入力端子に電気的に接続され、前記第４論理回路の出力端子は、第２出力端子に電気的に接続され、
前記第１入力端子が前記第３論理回路の入力端子に電気的に接続されている場合、
前記第３論理回路の出力端子は前記第１論理回路の入力端子に電気的に接続され、前記第１論理回路の出力端子は、第１出力端子に電気的に接続され、前記第２入力端子は、前記第４論理回路の入力端子に電気的に接続され、前記第４論理回路の出力端子は前記第２論理回路の入力端子に電気的に接続され、前記第２論理回路の出力端子は、第２出力端子に電気的に接続され、
前記第１論理回路の電源電位入力端子は、前記第１スイッチの第１端子と、前記第３スイッチの第１端子と、に電気的に接続され、
前記第２論理回路の電源電位入力端子は、前記第２スイッチの第１端子と、前記第４スイッチの第１端子と、に電気的に接続され、
前記第１スイッチの制御端子は、前記第２スイッチの制御端子に電気的に接続され、
前記第３スイッチの制御端子は、前記第４スイッチの制御端子に電気的に接続され、
前記第１負荷回路の第１端子は、前記第１スイッチの第２端子と、に電気的に接続され、
前記第２負荷回路の第１端子は、前記第３スイッチの第２端子と、に電気的に接続され、
前記第３負荷回路の第１端子は、前記第４スイッチの第２端子と、に電気的に接続され、
前記第４負荷回路の第１端子は、前記第２スイッチの第２端子と、に電気的に接続され、
前記第１回路は、
前記第３入力端子に入力された第１信号に応じて、
前記第１スイッチ及び前記第２スイッチをオン状態にし、かつ前記第３スイッチ及び前記第４スイッチをオフ状態にする、
又は、前記第１スイッチ及び前記第２スイッチをオフ状態にし、かつ前記第３スイッチ及び前記第４スイッチをオン状態にする機能と、
前記第１乃至第４スイッチのオン状態、オフ状態の切り替えと、前記第１負荷回路の第１端子と第２端子との間の第１抵抗値と、前記第２負荷回路の第１端子と第２端子との間の第２抵抗値と、前記第３負荷回路の第１端子と第２端子との間の第３抵抗値と、前記第４負荷回路の第１端子と第２端子との間の第４抵抗値と、に応じて、前記第１入力端子に入力されてから前記第１出力端子から出力されるまでの信号の入出力時間、及び前記第２入力端子に入力されてから前記第２出力端子から出力されるまでの信号の入出力時間のそれぞれを変動させる機能と、
を有する、
半導体装置。
【請求項11】
請求項１０において、前記第１乃至第４負荷回路のそれぞれは、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、
前記第１負荷回路は、前記第１負荷回路に入力された信号に応じて、前記第１抵抗値を可変する機能を有し、
前記第２負荷回路は、前記第２負荷回路に入力された信号に応じて、前記第２抵抗値を可変する機能を有し、
前記第３負荷回路は、前記第３負荷回路に入力された信号に応じて、前記第３抵抗値を可変する機能を有し、
前記第４負荷回路は、前記第４負荷回路に入力された信号に応じて、前記第４抵抗値を可変する機能を有する、
半導体装置。
【請求項12】
請求項２乃至請求項６のいずれか一において、前記第１回路を複数段、有し、前段の前記第１回路の第１出力端子は、後段の前記第１回路の第１入力端子に電気的に接続され、
前段の前記第１回路の第２出力端子は、後段の前記第１回路の第２入力端子に電気的に接続され、
全ての前記第１回路の前記第１トランジスタ及び前記第４トランジスタの第２ゲートには、それぞれ対応する第１データに応じた電位が印加され、かつ全ての前記第１回路の前記第３入力端子には、それぞれ対応する第２データに応じた前記第１信号が入力されている場合に、一段目の前記第１回路の前記第１入力端子と前記第２入力端子とにそれぞれ入力信号が入力されることによって、最終段の前記第１回路の第１出力端子と前記第２出力端子とから出力されるそれぞれの出力信号の時間差は、前記第１データと前記第２データの積和に応じた時間となる、
半導体装置。
【請求項13】
請求項７乃至請求項１１のいずれか一において、前記第１回路を複数段、有し、前段の前記第１回路の第１出力端子は、後段の前記第１回路の第１入力端子に電気的に接続され、
前段の前記第１回路の第２出力端子は、後段の前記第１回路の第２入力端子に電気的に接続され、
全ての前記第１回路の前記第１負荷回路には、それぞれ対応する第１データに応じた第１抵抗値が設定され、かつ全ての前記第１回路の前記第３入力端子には、それぞれ対応する第２データに応じた前記第１信号が入力されている場合に、一段目の前記第１回路の前記第１入力端子と前記第２入力端子とにそれぞれ入力信号が入力されることによって、最終段の前記第１回路の第１出力端子と前記第２出力端子とから出力されるそれぞれの出力信号の時間差は、前記第１データと前記第２データの積和に応じた時間となる、
半導体装置。
【請求項14】
請求項１２、又は請求項１３において、第２回路を有し、前記第２回路は、前記最終段の前記第１回路の前記第１出力端子と、前記第２出力端子と、に電気的に接続され、
前記第２回路は、前記出力信号の時間差に応じた信号を生成する機能を有する、
半導体装置。
【請求項15】
請求項１乃至請求項１４のいずれか一の半導体装置を有し、前記半導体装置によってニューラルネットワークの演算を行う、
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、半導体装置、及び電子機器に関する。
【0002】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
【背景技術】
【0003】
現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」や「ブレインモーフィック」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
【0004】
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。例えば、特許文献１、特許文献２、非特許文献１、及び非特許文献２には、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いて、人工ニューラルネットワークを構成した演算装置について開示されている。特に、非特許文献１、及び非特許文献２には、当該演算装置を有する脳の仕組みを模した回路について開示されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特許第５８８５７１９号公報
【文献】特開２０１７－２２８２９５号公報
【非特許文献】
【0006】
【文献】Ｄ． Ｍｉｙａｓｈｉｔａ ｅｔ ａｌ．， ＩＥＥＥ Ａｓｉａｎ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， Ｎｏｖ． ７－９， ２０１６， Ｓ４－２（４０７７）， ｐｐ．２５－２８．
【文献】Ｄ． Ｍｉｙａｓｈｉｔａ ｅｔ ａｌ．， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ－ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．５２， ＮＯ．１０， Ｏｃｔ． ２０１７， ｐｐ．２６７９－２６８９．
【発明の概要】
【発明が解決しようとする課題】
【0007】
一般的に、人工ニューラルネットワークでは、２つのニューロン同士を結合するシナプスの結合強度（重み係数という場合がある。）と、２つのニューロン間で伝達する信号と、を乗じる計算が行われる。特に、階層型の人工ニューラルネットワークでは、第１層の複数の第１ニューロンと第２層の第２ニューロンの一との間のそれぞれのシナプスの結合強度と、第１層の複数の第１ニューロンから第２層の第２ニューロンの一に入力されるそれぞれの信号と、を乗じて足し合わせる必要があり、人工ニューラルネットワークの規模に応じて、当該結合強度の数、及び当該信号を示すパラメータの数が決まる。つまり、人工ニューラルネットワークは、階層の数、ニューロン数などが多くなる程、「ニューロン」及び「シナプス」のそれぞれに相当する回路の数が多くなり、演算量も膨大になることがある。
【0008】
チップを構成する回路の数が増えると消費電力が高くなり、装置の駆動時の発熱量も大きくなる。特に、発熱量が高くなるほど、チップに含まれている回路素子の特性に影響が出るため、チップを構成する回路は温度による影響を受けにくい回路素子を有することが好ましい。
【0009】
本発明の一態様は、階層型の人工ニューラルネットワークが構築された半導体装置などを提供することを課題の一とする。また、本発明の一態様は、消費電力が低い半導体装置などを提供することを課題の一とする。また、本発明の一態様は、環境の温度の影響を受けにくい半導体装置などを提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。
【0010】
なお、本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
【課題を解決するための手段】
【0011】
（１）
本発明の一態様は、第１乃至第４トランジスタと、第１論理回路と、第２論理回路と、第１保持部と、第２保持部と、を有し、第１論理回路と、第２論理回路と、のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、第１論理回路は、第１論理回路の入力端子に入力された信号の反転信号を第１論理回路の出力端子に出力する機能を有し、第２論理回路は、第２論理回路の入力端子に入力された信号の反転信号を第２論理回路の出力端子に出力する機能を有し、第１乃至第４トランジスタのそれぞれは、第１ゲートと、第２ゲートと、を有し、第１保持部は、第５トランジスタと、第１容量素子と、を有し、第２保持部は、第６トランジスタと、第２容量素子と、を有し、第１論理回路の電源電位入力端子は、第１トランジスタの第１端子と、第３トランジスタの第１端子と、に電気的に接続され、第２論理回路の電源電位入力端子は、第２トランジスタの第１端子と、第４トランジスタの第１端子と、に電気的に接続され、第１トランジスタの第１ゲートは、第２トランジスタの第１ゲートに電気的に接続され、第３トランジスタの第１ゲートは、第４トランジスタの第１ゲートに電気的に接続され、第５トランジスタの第１端子は、第１容量素子の第１端子と、第１トランジスタの第２ゲートと、第４トランジスタの第２ゲートと、に電気的に接続され、第６トランジスタの第１端子は、第２容量素子の第１端子と、第２トランジスタの第２ゲートと、第３トランジスタの第２ゲートと、に電気的に接続されている、半導体装置である。
本発明の一態様は、第１乃至第４トランジスタと、第１論理回路と、第２論理回路と、第１保持部と、第２保持部と、を有し、第１論理回路と、第２論理回路と、のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、第１論理回路は、第１論理回路の入力端子に入力された信号の反転信号を第１論理回路の出力端子に出力する機能を有し、第２論理回路は、第２論理回路の入力端子に入力された信号の反転信号を第２論理回路の出力端子に出力する機能を有し、第１乃至第４トランジスタのそれぞれは、第１ゲートと、第２ゲートと、を有し、第１保持部は、第５トランジスタと、第１容量素子と、を有し、第２保持部は、第６トランジスタと、第２容量素子と、を有し、第１論理回路の電源電位入力端子は、第１トランジスタの第１端子と、第３トランジスタの第１端子と、に電気的に接続され、第２論理回路の電源電位入力端子は、第２トランジスタの第１端子と、第４トランジスタの第１端子と、に電気的に接続され、第１トランジスタの第１ゲートは、第２トランジスタの第１ゲートに電気的に接続され、第３トランジスタの第１ゲートは、第４トランジスタの第１ゲートに電気的に接続され、第５トランジスタの第１端子は、第１容量素子の第１端子と、第１トランジスタの第２ゲートと、第４トランジスタの第２ゲートと、に電気的に接続され、第６トランジスタの第１端子は、第２容量素子の第１端子と、第２トランジスタの第２ゲートと、第３トランジスタの第２ゲートと、に電気的に接続されている、半導体装置である。
【0012】
（２）
又は、本発明の一態様は、第１回路を有し、第１回路は、第１乃至第３入力端子と、第１出力端子と、第２出力端子と、第１乃至第４トランジスタと、第１乃至第４論理回路と、を有し、第１乃至第４論理回路のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、第１論理回路は、第１論理回路の入力端子に入力された信号の反転信号を第１論理回路の出力端子に出力する機能を有し、第２論理回路は、第２論理回路の入力端子に入力された信号の反転信号を第２論理回路の出力端子に出力する機能を有し、第３論理回路は、第３論理回路の入力端子に入力された信号の反転信号を第３論理回路の出力端子に出力する機能を有し、第４論理回路は、第４論理回路の入力端子に入力された信号の反転信号を第４論理回路の出力端子に出力する機能を有し、第１乃至第４トランジスタのそれぞれは、第１ゲートと、第２ゲートと、を有し、第１入力端子は、第１論理回路又は第３論理回路の一方の入力端子に電気的に接続され、第１入力端子が第１論理回路の入力端子に電気的に接続されている場合、第１論理回路の出力端子は第３論理回路の入力端子に電気的に接続され、第３論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は、第２出力端子に電気的に接続され、第１入力端子が第３論理回路の入力端子に電気的に接続されている場合、第３論理回路の出力端子は第１論理回路の入力端子に電気的に接続され、第１論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は、第２出力端子に電気的に接続され、第１論理回路の電源電位入力端子は、第１トランジスタの第１端子と、第３トランジスタの第１端子と、に電気的に接続され、第２論理回路の電源電位入力端子は、第２トランジスタの第１端子と、第４トランジスタの第１端子と、に電気的に接続され、第１トランジスタの第１ゲートは、第２トランジスタの第１ゲートに電気的に接続され、第３トランジスタの第１ゲートは、第４トランジスタの第１ゲートに電気的に接続され、第１回路は、第３入力端子に入力された第１信号に応じて、第１トランジスタ及び第２トランジスタをオン状態にし、かつ第３トランジスタ及び第４トランジスタをオフ状態にする、又は、第１トランジスタ及び第２トランジスタをオフ状態にし、かつ第３トランジスタ及び第４トランジスタをオン状態にする機能と、第１乃至第４トランジスタのそれぞれの第２ゲートの電位に応じて、第１入力端子に入力されてから第１出力端子から出力されるまでの信号の入出力時間、及び第２入力端子に入力されてから第２出力端子から出力されるまでの信号の入出力時間のそれぞれを変動させる機能と、を有する、半導体装置である。
又は、本発明の一態様は、第１回路を有し、第１回路は、第１乃至第３入力端子と、第１出力端子と、第２出力端子と、第１乃至第４トランジスタと、第１乃至第４論理回路と、を有し、第１乃至第４論理回路のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、第１論理回路は、第１論理回路の入力端子に入力された信号の反転信号を第１論理回路の出力端子に出力する機能を有し、第２論理回路は、第２論理回路の入力端子に入力された信号の反転信号を第２論理回路の出力端子に出力する機能を有し、第３論理回路は、第３論理回路の入力端子に入力された信号の反転信号を第３論理回路の出力端子に出力する機能を有し、第４論理回路は、第４論理回路の入力端子に入力された信号の反転信号を第４論理回路の出力端子に出力する機能を有し、第１乃至第４トランジスタのそれぞれは、第１ゲートと、第２ゲートと、を有し、第１入力端子は、第１論理回路又は第３論理回路の一方の入力端子に電気的に接続され、第１入力端子が第１論理回路の入力端子に電気的に接続されている場合、第１論理回路の出力端子は第３論理回路の入力端子に電気的に接続され、第３論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は、第２出力端子に電気的に接続され、第１入力端子が第３論理回路の入力端子に電気的に接続されている場合、第３論理回路の出力端子は第１論理回路の入力端子に電気的に接続され、第１論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は、第２出力端子に電気的に接続され、第１論理回路の電源電位入力端子は、第１トランジスタの第１端子と、第３トランジスタの第１端子と、に電気的に接続され、第２論理回路の電源電位入力端子は、第２トランジスタの第１端子と、第４トランジスタの第１端子と、に電気的に接続され、第１トランジスタの第１ゲートは、第２トランジスタの第１ゲートに電気的に接続され、第３トランジスタの第１ゲートは、第４トランジスタの第１ゲートに電気的に接続され、第１回路は、第３入力端子に入力された第１信号に応じて、第１トランジスタ及び第２トランジスタをオン状態にし、かつ第３トランジスタ及び第４トランジスタをオフ状態にする、又は、第１トランジスタ及び第２トランジスタをオフ状態にし、かつ第３トランジスタ及び第４トランジスタをオン状態にする機能と、第１乃至第４トランジスタのそれぞれの第２ゲートの電位に応じて、第１入力端子に入力されてから第１出力端子から出力されるまでの信号の入出力時間、及び第２入力端子に入力されてから第２出力端子から出力されるまでの信号の入出力時間のそれぞれを変動させる機能と、を有する、半導体装置である。
【0013】
（３）
又は、本発明の一態様は、上記（２）の構成において、第１回路は、保持部を有し、保持部は、第５論理回路と、第６論理回路と、を有し、第５論理回路の出力端子は、第６論理回路の入力端子と、第１トランジスタの第２ゲートと、第４トランジスタの第２ゲートと、に電気的に接続され、第５論理回路の入力端子は、第６論理回路の出力端子と、第２トランジスタの第２ゲートと、第３トランジスタの第２ゲートと、に電気的に接続されている、半導体装置である。
又は、本発明の一態様は、上記（２）の構成において、第１回路は、保持部を有し、保持部は、第５論理回路と、第６論理回路と、を有し、第５論理回路の出力端子は、第６論理回路の入力端子と、第１トランジスタの第２ゲートと、第４トランジスタの第２ゲートと、に電気的に接続され、第５論理回路の入力端子は、第６論理回路の出力端子と、第２トランジスタの第２ゲートと、第３トランジスタの第２ゲートと、に電気的に接続されている、半導体装置である。
【0014】
（４）
又は、本発明の一態様は、上記（２）の構成において、第１回路は、第１保持部と、第２保持部と、を有し、第１保持部は、第５トランジスタと、第１容量素子と、を有し、第２保持部は、第６トランジスタと、第２容量素子と、を有し、第５トランジスタの第１端子は、第１トランジスタの第２ゲートと、第４トランジスタの第２ゲートと、第１容量素子の第１端子と、に電気的に接続され、第６トランジスタの第１端子は、第２トランジスタの第２ゲートと、第３トランジスタの第２ゲートと、第２容量素子の第１端子と、に電気的に接続され、第５トランジスタと、第６トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有する、半導体装置である。
又は、本発明の一態様は、上記（２）の構成において、第１回路は、第１保持部と、第２保持部と、を有し、第１保持部は、第５トランジスタと、第１容量素子と、を有し、第２保持部は、第６トランジスタと、第２容量素子と、を有し、第５トランジスタの第１端子は、第１トランジスタの第２ゲートと、第４トランジスタの第２ゲートと、第１容量素子の第１端子と、に電気的に接続され、第６トランジスタの第１端子は、第２トランジスタの第２ゲートと、第３トランジスタの第２ゲートと、第２容量素子の第１端子と、に電気的に接続され、第５トランジスタと、第６トランジスタと、のそれぞれは、チャネル形成領域に金属酸化物を有する、半導体装置である。
【0015】
（５）
又は、本発明の一態様は、上記（２）の構成において、第１回路は、第１乃至第４保持部を有し、第１保持部は、第５トランジスタと、第１容量素子と、を有し、第２保持部は、第６トランジスタと、第２容量素子と、を有し、第３保持部は、第７トランジスタと、第３容量素子と、を有し、第４保持部は、第８トランジスタと、第４容量素子と、を有し、第５トランジスタの第１端子は、第１トランジスタの第２ゲートと、第１容量素子の第１端子と、に電気的に接続され、第６トランジスタの第１端子は、第２トランジスタの第２ゲートと、第２容量素子の第１端子と、に電気的に接続され、第７トランジスタの第１端子は、第３トランジスタの第２ゲートと、第３容量素子の第１端子と、に電気的に接続され、第８トランジスタの第１端子は、第４トランジスタの第２ゲートと、第４容量素子の第１端子と、に電気的に接続され、第５乃至第８トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置である。
又は、本発明の一態様は、上記（２）の構成において、第１回路は、第１乃至第４保持部を有し、第１保持部は、第５トランジスタと、第１容量素子と、を有し、第２保持部は、第６トランジスタと、第２容量素子と、を有し、第３保持部は、第７トランジスタと、第３容量素子と、を有し、第４保持部は、第８トランジスタと、第４容量素子と、を有し、第５トランジスタの第１端子は、第１トランジスタの第２ゲートと、第１容量素子の第１端子と、に電気的に接続され、第６トランジスタの第１端子は、第２トランジスタの第２ゲートと、第２容量素子の第１端子と、に電気的に接続され、第７トランジスタの第１端子は、第３トランジスタの第２ゲートと、第３容量素子の第１端子と、に電気的に接続され、第８トランジスタの第１端子は、第４トランジスタの第２ゲートと、第４容量素子の第１端子と、に電気的に接続され、第５乃至第８トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置である。
【0016】
（６）
又は、本発明の一態様は、上記（１）乃至（５）のいずれか一の構成において、第１乃至第４トランジスタの少なくとも一は、チャネル形成領域に金属酸化物を有する、半導体装置である。
又は、本発明の一態様は、上記（１）乃至（５）のいずれか一の構成において、第１乃至第４トランジスタの少なくとも一は、チャネル形成領域に金属酸化物を有する、半導体装置である。
【0017】
（７）
又は、本発明の一態様は、第１回路を有し、第１回路は、第１乃至第３入力端子と、第１出力端子と、第２出力端子と、第１乃至第４スイッチと、第１乃至第４論理回路と、第１負荷回路と、第２負荷回路と、を有し、第１乃至第４論理回路のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、第１論理回路は、第１論理回路の入力端子に入力された信号の反転信号を第１論理回路の出力端子に出力する機能を有し、第２論理回路は、第２論理回路の入力端子に入力された信号の反転信号を第２論理回路の出力端子に出力する機能を有し、第３論理回路は、第３論理回路の入力端子に入力された信号の反転信号を第３論理回路の出力端子に出力する機能を有し、第４論理回路は、第４論理回路の入力端子に入力された信号の反転信号を第４論理回路の出力端子に出力する機能を有し、第１入力端子は、第１論理回路又は第３論理回路の一方の入力端子に電気的に接続され、第１入力端子が第１論理回路の入力端子に電気的に接続されている場合、第１論理回路の出力端子は第３論理回路の入力端子に電気的に接続され、第３論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は、第２出力端子に電気的に接続され、第１入力端子が第３論理回路の入力端子に電気的に接続されている場合、第３論理回路の出力端子は第１論理回路の入力端子に電気的に接続され、第１論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は、第２出力端子に電気的に接続され、第１論理回路の電源電位入力端子は、第１スイッチの第１端子と、第３スイッチの第１端子と、に電気的に接続され、第２論理回路の電源電位入力端子は、第２スイッチの第１端子と、第４スイッチの第１端子と、に電気的に接続され、第１スイッチの制御端子は、第２スイッチの制御端子に電気的に接続され、第３スイッチの制御端子は、第４スイッチの制御端子に電気的に接続され、第１負荷回路の第１端子は、第１スイッチの第２端子と、第４スイッチの第２端子と、に電気的に接続され、第２負荷回路の第１端子は、第２スイッチの第２端子と、第３スイッチの第２端子と、に電気的に接続され、第１回路は、第３入力端子に入力された第１信号に応じて、第１スイッチ及び第２スイッチをオン状態にし、かつ第３スイッチ及び第４スイッチをオフ状態にする、又は、第１スイッチ及び第２スイッチをオフ状態にし、かつ第３スイッチ及び第４スイッチをオン状態にする機能と、第１乃至第４スイッチのオン状態、オフ状態の切り替えと、第１負荷回路の第１端子と第２端子との間の第１抵抗値と、第２負荷回路の第１端子と第２端子との間の第２抵抗値と、に応じて、第１入力端子に入力されてから第１出力端子から出力されるまでの信号の入出力時間、及び第２入力端子に入力されてから第２出力端子から出力されるまでの信号の入出力時間のそれぞれを変動させる機能と、を有する、半導体装置。
又は、本発明の一態様は、第１回路を有し、第１回路は、第１乃至第３入力端子と、第１出力端子と、第２出力端子と、第１乃至第４スイッチと、第１乃至第４論理回路と、第１負荷回路と、第２負荷回路と、を有し、第１乃至第４論理回路のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、第１論理回路は、第１論理回路の入力端子に入力された信号の反転信号を第１論理回路の出力端子に出力する機能を有し、第２論理回路は、第２論理回路の入力端子に入力された信号の反転信号を第２論理回路の出力端子に出力する機能を有し、第３論理回路は、第３論理回路の入力端子に入力された信号の反転信号を第３論理回路の出力端子に出力する機能を有し、第４論理回路は、第４論理回路の入力端子に入力された信号の反転信号を第４論理回路の出力端子に出力する機能を有し、第１入力端子は、第１論理回路又は第３論理回路の一方の入力端子に電気的に接続され、第１入力端子が第１論理回路の入力端子に電気的に接続されている場合、第１論理回路の出力端子は第３論理回路の入力端子に電気的に接続され、第３論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は、第２出力端子に電気的に接続され、第１入力端子が第３論理回路の入力端子に電気的に接続されている場合、第３論理回路の出力端子は第１論理回路の入力端子に電気的に接続され、第１論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は、第２出力端子に電気的に接続され、第１論理回路の電源電位入力端子は、第１スイッチの第１端子と、第３スイッチの第１端子と、に電気的に接続され、第２論理回路の電源電位入力端子は、第２スイッチの第１端子と、第４スイッチの第１端子と、に電気的に接続され、第１スイッチの制御端子は、第２スイッチの制御端子に電気的に接続され、第３スイッチの制御端子は、第４スイッチの制御端子に電気的に接続され、第１負荷回路の第１端子は、第１スイッチの第２端子と、第４スイッチの第２端子と、に電気的に接続され、第２負荷回路の第１端子は、第２スイッチの第２端子と、第３スイッチの第２端子と、に電気的に接続され、第１回路は、第３入力端子に入力された第１信号に応じて、第１スイッチ及び第２スイッチをオン状態にし、かつ第３スイッチ及び第４スイッチをオフ状態にする、又は、第１スイッチ及び第２スイッチをオフ状態にし、かつ第３スイッチ及び第４スイッチをオン状態にする機能と、第１乃至第４スイッチのオン状態、オフ状態の切り替えと、第１負荷回路の第１端子と第２端子との間の第１抵抗値と、第２負荷回路の第１端子と第２端子との間の第２抵抗値と、に応じて、第１入力端子に入力されてから第１出力端子から出力されるまでの信号の入出力時間、及び第２入力端子に入力されてから第２出力端子から出力されるまでの信号の入出力時間のそれぞれを変動させる機能と、を有する、半導体装置。
【0018】
（８）
又は、本発明の一態様は、上記（７）の構成において、第１負荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、第１負荷回路は、第１負荷回路に入力された信号に応じて、第１抵抗値を可変する機能を有する、半導体装置である。
又は、本発明の一態様は、上記（７）の構成において、第１負荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、第１負荷回路は、第１負荷回路に入力された信号に応じて、第１抵抗値を可変する機能を有する、半導体装置である。
【0019】
（９）
又は、本発明の一態様は、上記（８）の構成において、第２負荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、第２負荷回路は、第２負荷回路に入力された信号に応じて、第２抵抗値を可変する機能を有する、半導体装置である。
又は、本発明の一態様は、上記（８）の構成において、第２負荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、第２負荷回路は、第２負荷回路に入力された信号に応じて、第２抵抗値を可変する機能を有する、半導体装置である。
【0020】
（１０）
又は、本発明の一態様は、第１回路を有し、第１回路は、第１乃至第３入力端子と、第１出力端子と、第２出力端子と、第１乃至第４スイッチと、第１乃至第４論理回路と、第１乃至第４負荷回路と、を有し、第１乃至第４論理回路のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、第１論理回路は、第１論理回路の入力端子に入力された信号の反転信号を第１論理回路の出力端子に出力する機能を有し、第２論理回路は、第２論理回路の入力端子に入力された信号の反転信号を第２論理回路の出力端子に出力する機能を有し、第３論理回路は、第３論理回路の入力端子に入力された信号の反転信号を第３論理回路の出力端子に出力する機能を有し、第４論理回路は、第４論理回路の入力端子に入力された信号の反転信号を第４論理回路の出力端子に出力する機能を有し、第１入力端子は、第１論理回路又は第３論理回路の一方の入力端子に電気的に接続され、第１入力端子が第１論理回路の入力端子に電気的に接続されている場合、第１論理回路の出力端子は第３論理回路の入力端子に電気的に接続され、第３論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は、第２出力端子に電気的に接続され、第１入力端子が第３論理回路の入力端子に電気的に接続されている場合、第３論理回路の出力端子は第１論理回路の入力端子に電気的に接続され、第１論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は、第２出力端子に電気的に接続され、第１論理回路の電源電位入力端子は、第１スイッチの第１端子と、第３スイッチの第１端子と、に電気的に接続され、第２論理回路の電源電位入力端子は、第２スイッチの第１端子と、第４スイッチの第１端子と、に電気的に接続され、第１スイッチの制御端子は、第２スイッチの制御端子に電気的に接続され、第３スイッチの制御端子は、第４スイッチの制御端子に電気的に接続され、第１負荷回路の第１端子は、第１スイッチの第２端子と、に電気的に接続され、第２負荷回路の第１端子は、第３スイッチの第２端子と、に電気的に接続され、第３負荷回路の第１端子は、第４スイッチの第２端子と、に電気的に接続され、第４負荷回路の第１端子は、第２スイッチの第２端子と、に電気的に接続され、第１回路は、第３入力端子に入力された第１信号に応じて、第１スイッチ及び第２スイッチをオン状態にし、かつ第３スイッチ及び第４スイッチをオフ状態にする、又は、第１スイッチ及び第２スイッチをオフ状態にし、かつ第３スイッチ及び第４スイッチをオン状態にする機能と、第１乃至第４スイッチのオン状態、オフ状態の切り替えと、第１負荷回路の第１端子と第２端子との間の第１抵抗値と、第２負荷回路の第１端子と第２端子との間の第２抵抗値と、第３負荷回路の第１端子と第２端子との間の第３抵抗値と、第４負荷回路の第１端子と第２端子との間の第４抵抗値と、に応じて、第１入力端子に入力されてから第１出力端子から出力されるまでの信号の入出力時間、及び第２入力端子に入力されてから第２出力端子から出力されるまでの信号の入出力時間のそれぞれを変動させる機能と、を有する、半導体装置である。
又は、本発明の一態様は、第１回路を有し、第１回路は、第１乃至第３入力端子と、第１出力端子と、第２出力端子と、第１乃至第４スイッチと、第１乃至第４論理回路と、第１乃至第４負荷回路と、を有し、第１乃至第４論理回路のそれぞれは、入力端子と、出力端子と、電源電位入力端子と、を有し、第１論理回路は、第１論理回路の入力端子に入力された信号の反転信号を第１論理回路の出力端子に出力する機能を有し、第２論理回路は、第２論理回路の入力端子に入力された信号の反転信号を第２論理回路の出力端子に出力する機能を有し、第３論理回路は、第３論理回路の入力端子に入力された信号の反転信号を第３論理回路の出力端子に出力する機能を有し、第４論理回路は、第４論理回路の入力端子に入力された信号の反転信号を第４論理回路の出力端子に出力する機能を有し、第１入力端子は、第１論理回路又は第３論理回路の一方の入力端子に電気的に接続され、第１入力端子が第１論理回路の入力端子に電気的に接続されている場合、第１論理回路の出力端子は第３論理回路の入力端子に電気的に接続され、第３論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は、第２出力端子に電気的に接続され、第１入力端子が第３論理回路の入力端子に電気的に接続されている場合、第３論理回路の出力端子は第１論理回路の入力端子に電気的に接続され、第１論理回路の出力端子は、第１出力端子に電気的に接続され、第２入力端子は、第４論理回路の入力端子に電気的に接続され、第４論理回路の出力端子は第２論理回路の入力端子に電気的に接続され、第２論理回路の出力端子は、第２出力端子に電気的に接続され、第１論理回路の電源電位入力端子は、第１スイッチの第１端子と、第３スイッチの第１端子と、に電気的に接続され、第２論理回路の電源電位入力端子は、第２スイッチの第１端子と、第４スイッチの第１端子と、に電気的に接続され、第１スイッチの制御端子は、第２スイッチの制御端子に電気的に接続され、第３スイッチの制御端子は、第４スイッチの制御端子に電気的に接続され、第１負荷回路の第１端子は、第１スイッチの第２端子と、に電気的に接続され、第２負荷回路の第１端子は、第３スイッチの第２端子と、に電気的に接続され、第３負荷回路の第１端子は、第４スイッチの第２端子と、に電気的に接続され、第４負荷回路の第１端子は、第２スイッチの第２端子と、に電気的に接続され、第１回路は、第３入力端子に入力された第１信号に応じて、第１スイッチ及び第２スイッチをオン状態にし、かつ第３スイッチ及び第４スイッチをオフ状態にする、又は、第１スイッチ及び第２スイッチをオフ状態にし、かつ第３スイッチ及び第４スイッチをオン状態にする機能と、第１乃至第４スイッチのオン状態、オフ状態の切り替えと、第１負荷回路の第１端子と第２端子との間の第１抵抗値と、第２負荷回路の第１端子と第２端子との間の第２抵抗値と、第３負荷回路の第１端子と第２端子との間の第３抵抗値と、第４負荷回路の第１端子と第２端子との間の第４抵抗値と、に応じて、第１入力端子に入力されてから第１出力端子から出力されるまでの信号の入出力時間、及び第２入力端子に入力されてから第２出力端子から出力されるまでの信号の入出力時間のそれぞれを変動させる機能と、を有する、半導体装置である。
【0021】
（１１）
又は、本発明の一態様は、上記（１０）の構成において、第１乃至第４負荷回路のそれぞれは、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、第１負荷回路は、第１負荷回路に入力された信号に応じて、第１抵抗値を可変する機能を有し、第２負荷回路は、第２負荷回路に入力された信号に応じて、第２抵抗値を可変する機能を有し、第３負荷回路は、第３負荷回路に入力された信号に応じて、第３抵抗値を可変する機能を有し、第４負荷回路は、第４負荷回路に入力された信号に応じて、第４抵抗値を可変する機能を有する、半導体装置である。
又は、本発明の一態様は、上記（１０）の構成において、第１乃至第４負荷回路のそれぞれは、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、第１負荷回路は、第１負荷回路に入力された信号に応じて、第１抵抗値を可変する機能を有し、第２負荷回路は、第２負荷回路に入力された信号に応じて、第２抵抗値を可変する機能を有し、第３負荷回路は、第３負荷回路に入力された信号に応じて、第３抵抗値を可変する機能を有し、第４負荷回路は、第４負荷回路に入力された信号に応じて、第４抵抗値を可変する機能を有する、半導体装置である。
【0022】
（１２）
又は、本発明の一態様は、上記（２）乃至（６）のいずれか一の構成において、第１回路を複数段、有し、前段の第１回路の第１出力端子は、後段の第１回路の第１入力端子に電気的に接続され、前段の第１回路の第２出力端子は、後段の第１回路の第２入力端子に電気的に接続され、全ての第１回路の第１、第４トランジスタの第２ゲートには、それぞれ対応する第１データに応じた電位が印加され、かつ全ての第１回路の第３入力端子には、それぞれ対応する第２データに応じた第１信号が入力されている場合に、一段目の第１回路の第１入力端子と第２入力端子とにそれぞれ入力信号が入力されることによって、最終段の第１回路の第１出力端子と第２出力端子とから出力されるそれぞれの出力信号の時間差は、第１データと第２データの積和に応じた時間となる、半導体装置である。
又は、本発明の一態様は、上記（２）乃至（６）のいずれか一の構成において、第１回路を複数段、有し、前段の第１回路の第１出力端子は、後段の第１回路の第１入力端子に電気的に接続され、前段の第１回路の第２出力端子は、後段の第１回路の第２入力端子に電気的に接続され、全ての第１回路の第１、第４トランジスタの第２ゲートには、それぞれ対応する第１データに応じた電位が印加され、かつ全ての第１回路の第３入力端子には、それぞれ対応する第２データに応じた第１信号が入力されている場合に、一段目の第１回路の第１入力端子と第２入力端子とにそれぞれ入力信号が入力されることによって、最終段の第１回路の第１出力端子と第２出力端子とから出力されるそれぞれの出力信号の時間差は、第１データと第２データの積和に応じた時間となる、半導体装置である。
【0023】
（１３）
又は、本発明の一態様は、上記（７）乃至（１１）のいずれか一の構成において、第１回路を複数段、有し、前段の第１回路の第１出力端子は、後段の第１回路の第１入力端子に電気的に接続され、前段の第１回路の第２出力端子は、後段の第１回路の第２入力端子に電気的に接続され、全ての第１回路の第１負荷回路には、それぞれ対応する第１データに応じた第１抵抗値が設定され、かつ全ての第１回路の第３入力端子には、それぞれ対応する第２データに応じた第１信号が入力されている場合に、一段目の第１回路の第１入力端子と第２入力端子とにそれぞれ入力信号が入力されることによって、最終段の第１回路の第１出力端子と第２出力端子とから出力されるそれぞれの出力信号の時間差は、第１データと第２データの積和に応じた時間となる、半導体装置である。
又は、本発明の一態様は、上記（７）乃至（１１）のいずれか一の構成において、第１回路を複数段、有し、前段の第１回路の第１出力端子は、後段の第１回路の第１入力端子に電気的に接続され、前段の第１回路の第２出力端子は、後段の第１回路の第２入力端子に電気的に接続され、全ての第１回路の第１負荷回路には、それぞれ対応する第１データに応じた第１抵抗値が設定され、かつ全ての第１回路の第３入力端子には、それぞれ対応する第２データに応じた第１信号が入力されている場合に、一段目の第１回路の第１入力端子と第２入力端子とにそれぞれ入力信号が入力されることによって、最終段の第１回路の第１出力端子と第２出力端子とから出力されるそれぞれの出力信号の時間差は、第１データと第２データの積和に応じた時間となる、半導体装置である。
【0024】
（１４）
又は、本発明の一態様は、上記（１２）、又は（１３）の構成において、第２回路を有し、第２回路は、最終段の第１回路の第１出力端子と、第２出力端子と、に電気的に接続され、第２回路は、出力信号の時間差に応じた信号を生成する機能を有する、半導体装置である。
又は、本発明の一態様は、上記（１２）、又は（１３）の構成において、第２回路を有し、第２回路は、最終段の第１回路の第１出力端子と、第２出力端子と、に電気的に接続され、第２回路は、出力信号の時間差に応じた信号を生成する機能を有する、半導体装置である。
【0025】
（１５）
又は、本発明の一態様は、上記（１）乃至（１４）のいずれか一の半導体装置を有し、半導体装置によってニューラルネットワークの演算を行う、電子機器である。
又は、本発明の一態様は、上記（１）乃至（１４）のいずれか一の半導体装置を有し、半導体装置によってニューラルネットワークの演算を行う、電子機器である。
【0026】
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
【0027】
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
【0028】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
【0029】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【0030】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【0031】
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【0032】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【0033】
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
【0034】
また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【0035】
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
【0036】
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
【0037】
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【0038】
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
【0039】
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【0040】
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
【0041】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【0042】
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
【0043】
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【0044】
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【0045】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【0046】
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【発明の効果】
【0047】
本発明の一態様によって、階層型の人工ニューラルネットワークが構築された半導体装置などを提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置などを提供することができる。又は、本発明の一態様によって、環境の温度の影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、新規な半導体装置などを提供することができる。
【0048】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【0049】
【図1】半導体装置の構成例を示すブロック図。
【図2】半導体装置が有する回路の構成例を示すブロック図、及び回路図。
【図3】半導体装置が有する回路の構成例を示す回路図。
【図4】階層型のニューラルネットワークを説明する図。
【図5】半導体装置が有する回路の構成例を示すブロック図。
【図6】半導体装置が有する回路の構成例を示す回路図。
【図7】半導体装置が有する回路の動作例を示すタイミングチャート。
【図8】半導体装置が有する回路の構成例を示す回路図。
【図9】半導体装置の構成例を示すブロック図。
【図10】半導体装置が有する回路の構成例を示す回路図。
【図11】半導体装置の構成例を示すブロック図。
【図12】半導体装置が有する回路の構成例を示すブロック図。
【図13】半導体装置が有する回路の構成例を示す回路図。
【図14】半導体装置が有する回路の構成例を示す回路図。
【図15】半導体装置が有する回路の構成例を示す回路図。
【図16】半導体装置が有する回路の構成例を示す回路図。
【図17】半導体装置が有する回路の構成例を示すブロック図。
【図18】半導体装置が有する回路の構成例を示す回路図。
【図19】半導体装置が有する回路の構成例を示すブロック図。
【図20】半導体装置が有する回路の構成例を示すブロック図。
【図21】半導体装置が有する回路の構成例を示すブロック図。
【図22】半導体装置が有する回路の構成例を示す回路図。
【図23】半導体装置が有する回路の構成例を示す回路図。
【図24】半導体装置が有する回路の構成例を示す回路図。
【図25】半導体装置が有する回路の構成例を示す回路図。
【図26】半導体装置が有する回路の構成例を示すブロック図。
【図27】半導体装置が有する回路の構成例を示すブロック図。
【図28】半導体装置が有する回路の構成例を示す回路図。
【図29】半導体装置が有する回路の構成例を示すブロック図。
【図30】半導体装置が有する回路の構成例を示すブロック図。
【図31】半導体装置が有する回路の構成例を示す回路図。
【図32】半導体装置が有する回路の構成例を示す回路図。
【図33】半導体装置が有する回路の構成例を示すブロック図。
【図34】半導体装置の構成例を示す断面図。
【図35】半導体装置の構成例を示す断面図。
【図36】トランジスタの構造例を示す断面図。
【図37】トランジスタの構造例を示す上面図、及び断面図。
【図38】トランジスタの構造例を示す上面図、及び断面図。
【図39】トランジスタの構造例を示す上面図、及び断面図。
【図40】トランジスタの構造例を示す上面図、及び断面図。
【図41】トランジスタの構造例を示す上面図、及び断面図。
【図42】トランジスタの構造例を示す上面図、及び斜視図。
【図43】トランジスタの構造例を示す断面図。
【図44】容量素子の構造例を示す上面図、及び斜視図。
【図45】容量素子の構造例を示す上面図、断面図及び斜視図。
【図46】半導体ウェハと電子部品の一例を示す斜視図。
【図47】電子機器の一例を示す斜視図。
【図48】電子機器の一例を示す斜視図。
【発明を実施するための形態】
【0050】
人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
【0051】
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
【0052】
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
【0053】
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
【0054】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【0055】
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【0056】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
【0057】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【0058】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
【0059】
本明細書に記載の実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【0060】
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
【0061】
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【0062】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である、ニューラルネットワークの演算を行う演算回路について説明する。
本実施の形態では、本発明の一態様の半導体装置である、ニューラルネットワークの演算を行う演算回路について説明する。
【0063】
＜階層型のニューラルネットワーク＞
初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図４（Ａ）に示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図４（Ａ）には、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図４（Ａ）に示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図４（Ａ）には、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
【0064】
ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図４（Ａ）において、第１層はニューロンＮ１
（１）乃至ニューロンＮｐ
（１）（ここでのｐは１以上の整数である。）を有し、第（ｋ－１）層はニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１
（ｋ）乃至ニューロンＮｎ
（ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１
（Ｒ）乃至ニューロンＮｑ
（Ｒ）（ここでのｑは１以上の整数である。）を有する。
【0065】
なお、図４（Ａ）には、ニューロンＮ１
（１）、ニューロンＮｐ
（１）、ニューロンＮ１
（ｋ－１）、ニューロンＮｍ
（ｋ－１）、ニューロンＮ１
（ｋ）、ニューロンＮｎ
（ｋ）、ニューロンＮ１
（Ｒ）、ニューロンＮｑ
（Ｒ）に加えて、第（ｋ－１）層のニューロンＮｉ
（ｋ－１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ
（ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。
【0066】
次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ
（ｋ）に着目する。
【0067】
図４（Ｂ）は、第ｋ層のニューロンＮｊ
（ｋ）と、ニューロンＮｊ
（ｋ）に入力される信号と、ニューロンＮｊ
（ｋ）から出力される信号と、を示している。
【0068】
具体的には、第（ｋ－１）層のニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）のそれぞれの出力信号であるｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）が、ニューロンＮｊ
（ｋ）に向けて出力されている。そして、ニューロンＮｊ
（ｋ）は、ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）に応じてｚｊ
（ｋ）を生成して、ｚｊ
（ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
【0069】
前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ－１）層のニューロンＮｉ
（ｋ－１）と第ｋ層のニューロンＮｊ
（ｋ）との間のシナプスの重み係数をｗｉ
（ｋ－１）
ｊ
（ｋ）としたとき、第ｋ層のニューロンＮｊ
（ｋ）に入力される信号は、式（１．１）で表すことができる。
【0070】
【数1】
【0071】
つまり、第（ｋ－１）層のニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）のそれぞれから第ｋ層のニューロンＮｊ
（ｋ）に信号が伝達するとき、当該信号であるｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）には、それぞれの信号に対応する重み係数（ｗ１
（ｋ－１）
ｊ
（ｋ）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ））が乗じられる。そして、第ｋ層のニューロンＮｊ
（ｋ）には、ｗ１
（ｋ－１）
ｊ
（ｋ）・ｚ１
（ｋ－１）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ）・ｚｍ
（ｋ－１）が入力される。このとき、第ｋ層のニューロンＮｊ
（ｋ）に入力される信号の総和ｕｊ
（ｋ）は、式（１．２）となる。
【0072】
【数2】
【0073】
ニューロンＮｊ
（ｋ）は、ｕｊ
（ｋ）に応じて、出力信号ｚｊ
（ｋ）を生成する。ここで、ニューロンＮｊ
（ｋ）からの出力信号ｚｊ
（ｋ）を次の式で定義する。
【0074】
【数3】
【0075】
関数ｆ（ｕｊ
（ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
【0076】
ところで、各層のニューロンが出力する信号は、アナログ値としてもよいし、２値としてもよい。前者の場合、活性化関数として、線形ランプ関数、シグモイド関数を用いればよい。後者の場合、出力を－１又は１とするステップ関数を用いればよい。
【0077】
ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（１．１）乃至（１．３）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
【0078】
＜演算回路＞
ここでは、ニューロンの活性化関数を、出力が－１又は１をとるステップ関数としたニューラルネットワーク１００において、式（１．２）、及び式（１．３）の演算を行うことができる演算回路について説明する。
ここでは、ニューロンの活性化関数を、出力が－１又は１をとるステップ関数としたニューラルネットワーク１００において、式（１．２）、及び式（１．３）の演算を行うことができる演算回路について説明する。
【0079】
図１（Ａ）に示す演算回路１１０は、回路ＭＰＣ［１］乃至回路ＭＰＣ［ｍ］と、回路ＡＣＴＦと、変換回路ＴＲＦと、を有する半導体装置である。演算回路１１０は、図４（Ａ）（Ｂ）における第ｋ層のニューロンＮｊ
（ｋ）に入力される信号を処理して、ニューロンＮｊ
（ｋ）から出力される信号ｚｊ
（ｋ）を生成する回路である。なお、本明細書等において、回路ＭＰＣ［１］乃至回路ＭＰＣ［ｍ］のそれぞれを区別しない場合は、回路ＭＰＣと記載することとする。
【0080】
＜＜回路ＭＰＣ＞＞
図１（Ｂ）は、回路ＭＰＣが有する端子を説明する図である。回路ＭＰＣは、一例としては、端子ｉｎｐと、端子ｉｎｎと、端子ｏｕｔｐと、端子ｏｕｔｎと、端子ｗｔと、端子ｘｔと、を有する。
図１（Ｂ）は、回路ＭＰＣが有する端子を説明する図である。回路ＭＰＣは、一例としては、端子ｉｎｐと、端子ｉｎｎと、端子ｏｕｔｐと、端子ｏｕｔｎと、端子ｗｔと、端子ｘｔと、を有する。
【0081】
回路ＭＰＣは、端子ｉｎｐに入力された信号を端子ｏｕｔｐ又は端子ｏｕｔｎの一方に出力し、端子ｉｎｎに入力された信号を端子ｏｕｔｐ又は端子ｏｕｔｎの他方に出力する機能を有する。端子ｉｎｐ及び端子ｉｎｎに入力された信号の出力先は、一例としては、端子ｘｔに入力される信号によって定めることができる。
【0082】
また、回路ＭＰＣは、一例としては、信号が端子ｉｎｐに入力されてから端子ｏｕｔｐ又は端子ｏｕｔｎの一方から出力するまでにかかる時間を可変する機能を有する。当該時間は、端子ｗｔに入力される信号によって定めることができる。なお、以後、回路の入力端子に信号が入力されてから、回路の出力端子から信号が出力されるまでにかかる時間を入出力時間と呼称する。
【0083】
【0084】
回路ＢＦ１の入力端子は端子ｉｎｐに電気的に接続され、回路ＢＦ１の出力端子は切り替え回路ＳＣの２つの入力端子の一方に電気的に接続されている。回路ＢＦ２の入力端子は端子ｉｎｎに電気的に接続され、回路ＢＦ２の出力端子は切り替え回路ＳＣの２つの入力端子の他方に電気的に接続されている。切り替え回路ＳＣの２つの出力端子の一方は端子ｏｕｔｐに電気的に接続され、切り替え回路ＳＣの２つの出力端子の他方は端子ｏｕｔｎに電気的に接続されている。
【0085】
〔回路ＢＦ１〕
回路ＢＦ１は、回路ＢＦ１の入力端子に入力された信号を補正して、回路ＢＦ１の出力端子に出力する回路として機能する。回路ＢＦ１としては、例えば、インバータ回路を２個直列に接続した回路（バッファ回路）などを適用することができる。なお、インバータ回路の数は、２個に限定されない。ただし、入力と同じ論理値で出力するほうが回路を構成しやすいため、インバータ回路の数は０を含まない偶数個であることが望ましい。インバータ回路の他には、ＮＡＮＤ回路、ＮＯＲ回路などを用いることもできる。また、回路ＢＦ１としては、例えば、論理回路、信号変換回路、電位レベル変換回路などを適用できる場合がある。図２（Ａ）では、回路ＢＦ１は、インバータ回路ＤＩＮＶ１と、インバータ回路ＩＮＶ１と、を有している構成を示している。
回路ＢＦ１は、回路ＢＦ１の入力端子に入力された信号を補正して、回路ＢＦ１の出力端子に出力する回路として機能する。回路ＢＦ１としては、例えば、インバータ回路を２個直列に接続した回路（バッファ回路）などを適用することができる。なお、インバータ回路の数は、２個に限定されない。ただし、入力と同じ論理値で出力するほうが回路を構成しやすいため、インバータ回路の数は０を含まない偶数個であることが望ましい。インバータ回路の他には、ＮＡＮＤ回路、ＮＯＲ回路などを用いることもできる。また、回路ＢＦ１としては、例えば、論理回路、信号変換回路、電位レベル変換回路などを適用できる場合がある。図２（Ａ）では、回路ＢＦ１は、インバータ回路ＤＩＮＶ１と、インバータ回路ＩＮＶ１と、を有している構成を示している。
【0086】
インバータ回路ＤＩＮＶ１及びインバータ回路ＩＮＶ１のそれぞれは、入力された信号の反転信号を出力する機能を有する。特にインバータ回路ＤＩＮＶ１は、端子ｗｔに電気的に接続されており、端子ｗｔに入力された信号に応じて、インバータ回路ＤＩＮＶ１の駆動速度を決めることができる。つまり、インバータ回路ＤＩＮＶ１の入出力時間を可変することができる。
【0087】
図２（Ｂ１）に、回路ＢＦ１の具体的な構成例を示す。一例としては、インバータ回路ＤＩＮＶ１は、トランジスタＴｒ０１乃至トランジスタＴｒ０３と、容量素子Ｃ０１と、を有し、インバータ回路ＩＮＶ１は、トランジスタＴｒ０４、トランジスタＴｒ０５と、を有する。また、一例としては、トランジスタＴｒ０１及びトランジスタＴｒ０４はｐチャネル型トランジスタとし、トランジスタＴｒ０２と、トランジスタＴｒ０３と、トランジスタＴｒ０５と、はｎチャネル型トランジスタとする。更に、一例としては、トランジスタＴｒ０２はバックゲートを有する構造のトランジスタとする。同様に、一例としては、トランジスタＴｒ０３はバックゲートを有する構造のトランジスタとしてもよい。または、一例としては、トランジスタＴｒ０３は、オフ電流の小さいトランジスタとすることが望ましい。具体例としては、トランジスタＴｒ０３は、ＯＳトランジスタとすることが望ましい。トランジスタＴｒ０３以外のトランジスタについても、ｎチャネル型トランジスタについて、ＯＳトランジスタを採用してもよい。
【0088】
例えば、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることができる。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることができる。または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることができる。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の半導体装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することができる。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることができる。そのため、開口率が向上させることができる。
【0089】
なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、又は酸化物半導体（例えば、Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｏ（ＩＴＯ）、Ｓｎ－Ｏ、Ｔｉ－Ｏ、Ａｌ－Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｓｎ－Ｚｎ－Ｏなど）などを有するトランジスタを用いることができる。または、これらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを用いることができる。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することができる。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることもできる。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。
【0090】
なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることができる。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
【0091】
なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。有機半導体やカーボンナノチューブを有するトランジスタを用いた装置は、衝撃に強くすることができる。
【0092】
なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることができる。トランジスタとしてＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることができる。よって、多数のトランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことができる。よって、高速に回路を動作させることができる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することができる。
【0093】
なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
【0094】
なお、トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチャネル領域が直列に接続する構造などのトランジスタを用いることができる。または、トランジスタとして、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ－ＧＡＴＥ型（トライゲート型）、トップゲート型、ボトムゲート型、ダブルゲート型（チャネルの上下にゲートが配置されている）、など、様々な構成をとることができる。
【0095】
なお、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
【0096】
なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。または、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、傾きがフラットな電圧・電流特性を得ることができる。
【0097】
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することができる。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
【0098】
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
【0099】
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【0100】
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
【0101】
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部やメモリセル、演算回路などと同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
【0102】
インバータ回路ＤＩＮＶ１において、トランジスタＴｒ０１のゲートとトランジスタＴｒ０２のゲートは端子ｉｎｐに電気的に接続され、トランジスタＴｒ０１の第１端子は配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ０１の第２端子は、トランジスタＴｒ０２の第１端子に電気的に接続されている。トランジスタＴｒ０２の第２端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＴｒ０２のバックゲートは、トランジスタＴｒ０３の第１端子と、容量素子Ｃ０１の第１端子と、に電気的に接続されている。トランジスタＴｒ０３の第２端子は、端子ｗｔに電気的に接続され、トランジスタＴｒ０３のゲートは、配線ＳＬ０１に電気的に接続されている。容量素子Ｃ０１の第２端子は、配線ＶＬに電気的に接続されている。また、トランジスタＴｒ０１の第２端子と、トランジスタＴｒ０２の第１端子は、インバータ回路ＩＮＶ１の入力端子に電気的に接続されている。
【0103】
インバータ回路ＩＮＶ１において、トランジスタＴｒ０４のゲートとトランジスタＴｒ０５のゲートは、インバータ回路ＩＮＶ１の入力端子に電気的に接続され、トランジスタＴｒ０４の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ０４の第２端子は、トランジスタＴｒ０５の第１端子に電気的に接続されている。トランジスタＴｒ０５の第２端子は、配線ＶＳＳＬに電気的に接続されている。また、トランジスタＴｒ０４の第２端子とトランジスタＴｒ０５の第１端子は、インバータ回路ＩＮＶ１の出力端子に電気的に接続されている。
【0104】
配線ＶＤＤＬは、高レベル電位である電圧ＶＤＤを供給する電圧線として機能し、配線ＶＳＳＬは、低レベル電位である電圧ＶＳＳを供給する電圧線として機能する。なお、配線ＶＳＳＬには、マイナスの電位が供給されてもよいし、プラスの電位が供給されてもよいし、０Ｖ（ＧＮＤ）の電位が供給されてもよい。また、配線ＶＬは、定電圧を供給する電圧線として機能し、当該定電圧としては、ＶＤＤ、ＶＳＳ、又は接地電位などとすることができる。
【0105】
インバータ回路ＤＩＮＶ１において、トランジスタＴｒ０３と、容量素子Ｃ０１とは、保持部ＨＣＡに含まれている。保持部ＨＣＡは、端子ｗｔから入力された信号に応じた電位を保持する機能を有する。
【0106】
保持部ＨＣＡに含まれるトランジスタＴｒ０３はスイッチング素子として機能し、配線ＳＬ０１からトランジスタＴｒ０３のゲートに電位を印加することによって、トランジスタＴｒ０３をオン状態又はオフ状態にすることができる。
【0107】
配線ＳＬ０１に高レベル電位を与えて、トランジスタＴｒ０３をオン状態にすることによって、端子ｗｔと容量素子Ｃ０１の第１端子との間を導通状態にすることができる。このとき、回路ＭＰＣは端子ｗｔから信号を受信することで、当該信号に応じた電位を容量素子Ｃ０１の第１端子に書き込むことができる。そして、当該電位を容量素子Ｃ０１の第１端子に書き込んだ後に、配線ＳＬ０１に低レベル電位を与えて、トランジスタＴｒ０３をオフ状態にすることによって、保持部ＨＣＡに当該電位を保持することができる。
【0108】
保持部ＨＣＡにおいて、容量素子Ｃ０１の第１端子に書き込んだ電位を長時間保持したい場合、トランジスタＴｒ０３は、ＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ０３のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、アルミニウム、ガリウム、イットリウム、スズなどが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ０３は、特に実施の形態４に記載するトランジスタの構造であることが更に好ましい。
【0109】
ＯＳトランジスタは、チャネル形成領域として機能する金属酸化物のバンドギャップが大きいため、オフ電流が極めて小さいという特性を有する。このため、トランジスタＴｒ０３として、ＯＳトランジスタを用いることにより、トランジスタＴｒ０３が非導通状態における、容量素子Ｃ０１の第１端子から端子ｗｔへのリーク電流を非常に小さくすることができる。つまり、容量素子Ｃ０１の第１端子の電位のリフレッシュ動作を少なくすることができるため、容量素子Ｃ０１の第１端子の電位を保持するのに必要な消費電力を低減することができる。
【0110】
ところで、トランジスタＴｒ０２はバックゲートを有しているため、当該バックゲートに電位を与えることによって、トランジスタＴｒ０２のしきい値電圧を当該電位に応じて変動することができる。回路ＭＰＣでは、トランジスタＴｒ０２のバックゲートは、容量素子Ｃ０１の第１端子に接続されているため、トランジスタＴｒ０２のしきい値電圧は、容量素子Ｃ０１の第１端子の電位に応じて決まる。
【0111】
例えば、容量素子Ｃ０１の第１端子の電位が高レベル電位である場合、トランジスタＴｒ０２のしきい値電圧は、マイナス側に変動するため、トランジスタＴｒ０２のソース－ドレイン間に流れる電流量は大きくなる。これにより、インバータ回路ＤＩＮＶ１の入力端子に信号が入力されてから、出力端子から信号が出力するまでにかかる入出力時間が短くなる。
【0112】
また、例えば、容量素子Ｃ０１の第１端子の電位が低レベル電位である場合、トランジスタＴｒ０２のしきい値電圧は、プラス側に変動するため、トランジスタＴｒ０２のソース－ドレイン間に流れる電流量は小さくなる。これにより、インバータ回路ＤＩＮＶ１の入力端子に信号が入力されてから、出力端子から信号が出力するまでにかかる入出力時間が長くなる。
【0113】
具体的には、トランジスタＴｒ０２のゲートに印加する電位の範囲を－０．８Ｖ以上２．５Ｖ以下で動作させる場合、トランジスタＴｒ０２のバックゲートには、例えば、高レベル電位として１．５Ｖ以上の電位を与えればよく、低レベル電位として１．５Ｖ未満の電位を与えればよい。
【0114】
また、トランジスタＴｒ０３も、バックゲートを有してもよい。図２（Ｂ２）では、図２（Ｂ１）のインバータ回路ＤＩＮＶ１において、トランジスタＴｒ０３がバックゲートを有する場合の回路構成を示している。なお、トランジスタＴｒ０３のバックゲートの電気的な接続先としては、例えば、トランジスタＴｒ０３のゲートとすることができる。トランジスタＴｒ０３のゲートとバックゲートを電気的に接続することによって、トランジスタＴｒ０３のオン状態のときに流れる電流を大きくすることができる。また、例えば、トランジスタＴｒ０３のバックゲートに、外部回路と電気的に接続するための配線を設けて、当該外部回路によってトランジスタＴｒ０３のバックゲートに電位を与えて、しきい値電圧を上げてもよい。このような構成にすることにより、外部回路によってトランジスタＴｒ０３のオフ電流を小さくすることができる。
【0115】
〔回路ＢＦ２〕
図２（Ａ）では、回路ＢＦ２は、インバータ回路ＤＩＮＶ２と、インバータ回路ＩＮＶ２と、を有している構成を示している。回路ＢＦ２は、回路ＢＦ１と同様に、回路ＢＦ２の入力端子に入力された信号を増幅して、回路ＢＦ２の出力端子に出力する増幅回路として機能する。そのため、回路ＢＦ２は、図２（Ｂ１）に示す回路ＢＦ１と同様の構成とすることができる。この場合、インバータ回路ＤＩＮＶ２の容量素子Ｃ０１の第１端子には、高レベル電位と低レベル電位の中間電位を保持するのが好ましい。そして、インバータ回路ＤＩＮＶ１の容量素子Ｃ０１の第１端子の電位を高レベル電位、又は低レベル電位にすることによって、回路ＢＦ１の入出力時間を、回路ＢＦ２の入出力時間よりも短く、又は長くすることができる。
図２（Ａ）では、回路ＢＦ２は、インバータ回路ＤＩＮＶ２と、インバータ回路ＩＮＶ２と、を有している構成を示している。回路ＢＦ２は、回路ＢＦ１と同様に、回路ＢＦ２の入力端子に入力された信号を増幅して、回路ＢＦ２の出力端子に出力する増幅回路として機能する。そのため、回路ＢＦ２は、図２（Ｂ１）に示す回路ＢＦ１と同様の構成とすることができる。この場合、インバータ回路ＤＩＮＶ２の容量素子Ｃ０１の第１端子には、高レベル電位と低レベル電位の中間電位を保持するのが好ましい。そして、インバータ回路ＤＩＮＶ１の容量素子Ｃ０１の第１端子の電位を高レベル電位、又は低レベル電位にすることによって、回路ＢＦ１の入出力時間を、回路ＢＦ２の入出力時間よりも短く、又は長くすることができる。
【0116】
また、回路ＢＦ２は、図２（Ｃ１）に示す回路構成としてもよい。図２（Ｃ１）のインバータ回路ＤＩＮＶ２は、トランジスタＴｒ０６及びトランジスタＴｒ０７を有し、インバータ回路ＩＮＶ２は、トランジスタＴｒ０８及びトランジスタＴｒ０９を有する。また、トランジスタＴｒ０６及びトランジスタＴｒ０８はｐチャネル型トランジスタとし、トランジスタＴｒ０７及びトランジスタＴｒ０９はｎチャネル型トランジスタとする。
【0117】
インバータ回路ＤＩＮＶ２において、トランジスタＴｒ０６のゲートとトランジスタＴｒ０７のゲートは端子ｉｎｎに電気的に接続され、トランジスタＴｒ０６の第１端子は配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ０６の第２端子は、トランジスタＴｒ０７の第１端子に電気的に接続されている。トランジスタＴｒ０７の第２端子は、配線ＶＳＳＬに電気的に接続されている。また、トランジスタＴｒ０６の第２端子と、トランジスタＴｒ０７の第１端子は、インバータ回路ＩＮＶ２の入力端子に電気的に接続されている。
【0118】
インバータ回路ＩＮＶ２において、トランジスタＴｒ０８のゲートとトランジスタＴｒ０９のゲートは、インバータ回路ＩＮＶ２の入力端子に電気的に接続され、トランジスタＴｒ０８の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ０８の第２端子は、トランジスタＴｒ０９の第１端子に電気的に接続されている。トランジスタＴｒ０９の第２端子は、配線ＶＳＳＬに電気的に接続されている。また、トランジスタＴｒ０８の第２端子とトランジスタＴｒ０９の第１端子は、インバータ回路ＩＮＶ２の出力端子に電気的に接続されている。
【0119】
つまり、インバータ回路ＤＩＮＶ２の回路構成は、インバータ回路ＩＮＶ２と同じ回路構成とすることができる。または、トランジスタＴｒ０７にバックゲートを設け、当該バックゲートを配線ＶＳＳＬに接続してもよい。
【0120】
また、上述したインバータ回路ＩＮＶ１、インバータ回路ＩＮＶ２、インバータ回路ＤＩＮＶ２は、例えば、図２（Ｃ２）に示すインバータ回路ＩＮＶ１Ａの構成に置き換えてもよい。インバータ回路ＩＮＶ１Ａは、インバータ回路ＩＮＶ１、インバータ回路ＩＮＶ２、インバータ回路ＤＩＮＶ２の回路構成において、トランジスタＴｒ０５（トランジスタＴｒ０７、トランジスタＴｒ０９）がバックゲートを有し、当該バックゲートがトランジスタＴｒ０５（トランジスタＴｒ０７、トランジスタＴｒ０９）の第２端子に電気的に接続されている構成となっている。
【0121】
〔切り替え回路ＳＣ〕
切り替え回路ＳＣは、回路ＭＰＣにおける、端子ｉｎｐ又は端子ｉｎｎに入力された信号の出力先を端子ｏｕｔｐ又は端子ｏｕｔｎのどちらか一方に選択する機能を有する。また、切り替え回路ＳＣは、端子ｘｔに電気的に接続され、端子ｘｔに入力される信号（図１（Ａ）における信号ｘ１ （ｋ－１）乃至ｘｍ （ｋ－１））に応じて、当該出力先を定めることができる。
切り替え回路ＳＣは、回路ＭＰＣにおける、端子ｉｎｐ又は端子ｉｎｎに入力された信号の出力先を端子ｏｕｔｐ又は端子ｏｕｔｎのどちらか一方に選択する機能を有する。また、切り替え回路ＳＣは、端子ｘｔに電気的に接続され、端子ｘｔに入力される信号（図１（Ａ）における信号ｘ１ （ｋ－１）乃至ｘｍ （ｋ－１））に応じて、当該出力先を定めることができる。
【0122】
図３（Ａ）に、切り替え回路ＳＣの構成例を示す。切り替え回路ＳＣは、スイッチＳ０１乃至スイッチＳ０４と、インバータ回路ＩＮＶ３と、を有する。
【0123】
スイッチＳ０１の第１端子は、回路ＢＦ１の出力端子と、スイッチＳ０３の第１端子と、に電気的に接続され、スイッチＳ０１の第２端子は、端子ｏｕｔｐに電気的に接続されている。スイッチＳ０２の第１端子は、回路ＢＦ２の出力端子と、スイッチＳ０４の第１端子と、に電気的に接続され、スイッチＳ０２の第２端子は、端子ｏｕｔｎに電気的に接続されている。スイッチＳ０３の第２端子は端子ｏｕｔｎに電気的に接続され、スイッチＳ０４の第２端子は端子ｏｕｔｐに電気的に接続されている。端子ｘｔは、スイッチＳ０１、スイッチＳ０２のそれぞれの制御端子と、インバータ回路ＩＮＶ３の入力端子と、に電気的に接続され、インバータ回路ＩＮＶ３の出力端子は、スイッチＳ０３、スイッチＳ０４のそれぞれの制御端子と、に電気的に接続されている。
【0124】
なお、本明細書などにおいて、スイッチＳ０１乃至スイッチＳ０４のそれぞれは、制御端子に高レベル電位が印加されたときにオン状態となり、制御端子に低レベル電位が印加されたときにオフ状態となるものとする。
【0125】
次に、切り替え回路ＳＣの動作について説明する。例えば、端子ｘｔに高レベル電位が印加されることによって、スイッチＳ０１及びスイッチＳ０２はオン状態となり、スイッチＳ０３及びスイッチＳ０４はオフ状態となるため、切り替え回路ＳＣは、回路ＢＦ１の出力端子と端子ｏｕｔｐとの間が導通状態となるように、かつ回路ＢＦ２の出力端子と端子ｏｕｔｎとの間が導通状態となるように動作する。また、例えば、端子ｘｔに低レベル電位が印加されることによって、スイッチＳ０３及びスイッチＳ０４はオン状態となり、スイッチＳ０１及びスイッチＳ０２はオフ状態となるため、切り替え回路ＳＣは、回路ＢＦ１の出力端子と端子ｏｕｔｎとの間が導通状態となるように、かつ回路ＢＦ２の出力端子と端子ｏｕｔｐとの間が導通状態となるように動作する。
【0126】
次に、切り替え回路ＳＣの具体的な構成例について説明する。図３（Ｂ）は、図３（Ａ）の切り替え回路ＳＣに含まれているスイッチＳ０１乃至スイッチＳ０４をアナログスイッチＡ０１乃至アナログスイッチＡ０４に置き換えた回路構成となっている。
【0127】
また、図３（Ｂ）と異なる、図３（Ａ）の切り替え回路ＳＣの具体的な構成例として、図３（Ｃ）に示す回路構成とすることができる。図３（Ｃ）の切り替え回路ＳＣは、トランジスタＴｒ１１乃至トランジスタＴｒ１４と、インバータ回路ＩＮＶ３と、を有する。また、トランジスタＴｒ１１乃至トランジスタＴｒ１４は、ｎチャネル型トランジスタとする。なお、スイッチＳ０１乃至スイッチＳ０４の制御端子は、トランジスタＴｒ１１乃至トランジスタＴｒ１４のゲートに相当する。
【0128】
トランジスタＴｒ１１の第１端子は、回路ＢＦ１の出力端子と、トランジスタＴｒ１３の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、端子ｏｕｔｐに電気的に接続されている。トランジスタＴｒ１２の第１端子は、回路ＢＦ２の出力端子と、トランジスタＴｒ１４の第１端子と、に電気的に接続され、トランジスタＴｒ１２の第２端子は、端子ｏｕｔｎに電気的に接続されている。トランジスタＴｒ１３の第２端子は端子ｏｕｔｎに電気的に接続され、トランジスタＴｒ１４の第２端子は端子ｏｕｔｐに電気的に接続されている。端子ｘｔは、トランジスタＴｒ１１乃至トランジスタＴｒ１４のそれぞれのゲートに電気的に接続されている。
【0129】
また、図３（Ｂ）（Ｃ）と異なる、図３（Ａ）の切り替え回路ＳＣの具体的な構成例として、図３（Ｄ）に示す回路構成とすることができる。図３（Ｄ）の切り替え回路ＳＣは、図３（Ｃ）と同様に、トランジスタＴｒ１１乃至トランジスタＴｒ１４を有する。また、トランジスタＴｒ１１及びトランジスタＴｒ１２は、ｎチャネル型トランジスタとし、トランジスタＴｒ１３及びトランジスタＴｒ１４は、ｐチャネル型トランジスタとする。なお、スイッチＳ０１乃至スイッチＳ０４の制御端子は、トランジスタＴｒ１１乃至トランジスタＴｒ１４のゲートに相当する。また、トランジスタＴｒ１１及びトランジスタＴｒ１２と、トランジスタＴｒ１３及びトランジスタＴｒ１４と、は極性が異なるため、図３（Ｄ）の切り替え回路ＳＣは、インバータ回路ＩＮＶ３を有していない。
【0130】
また、切り替え回路ＳＣを図３（Ａ）乃至（Ｄ）に示す構成にすることによって、端子ｘｔに入力される信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）のそれぞれは、低レベル電位、又は高レベル電位の信号とすることができる。
【0131】
また、回路ＭＰＣに適用する切り替え回路ＳＣは、状況に応じて、図３（Ａ）乃至（Ｄ）に示したいずれか一から選択することができる。また、回路ＭＰＣに適用する切り替え回路ＳＣは、図３（Ａ）乃至（Ｄ）に示した切り替え回路ＳＣと異なる回路構成としてもよい。
【0132】
＜＜回路ＡＣＴＦ＞＞
図１（Ｃ）は、回路ＡＣＴＦが有する端子を説明する図である。回路ＡＣＴＦは、端子ｉｎｐａと、端子ｉｎｎａと、端子ｏｕｔａと、を有する。
図１（Ｃ）は、回路ＡＣＴＦが有する端子を説明する図である。回路ＡＣＴＦは、端子ｉｎｐａと、端子ｉｎｎａと、端子ｏｕｔａと、を有する。
【0133】
回路ＡＣＴＦは、端子ｉｎｐａと端子ｉｎｎａと、のそれぞれに入力される信号（図１（Ａ）における信号Ｓｐ［ｍ］、Ｓｎ［ｍ］）の順番及び／又は時間差に応じて信号を生成して、当該信号を端子ｏｕｔａから出力する機能を有する。なお、当該信号は、図４（Ｂ）におけるｚｊ
（ｋ）に相当する。
【0134】
例えば、回路ＡＣＴＦは、端子ｉｎｐａに入力される信号が端子ｉｎｎａに入力される信号よりも遅い場合に、低レベル電位を信号として端子ｏｕｔａから出力し、端子ｉｎｐａに入力される信号が端子ｉｎｎａに入力される信号よりも速い場合に、高レベル電位を信号として端子ｏｕｔａから出力する構成にすることができる。換言すると、端子ｉｎｐａに入力される電位の遷移が端子ｉｎｎａに入力される電位の遷移よりも遅い場合に、低レベル電位を信号として端子ｏｕｔａから出力し、端子ｉｎｐａに入力される電位の遷移が端子ｉｎｎａに入力される電位の遷移よりも速い場合に、高レベル電位を信号として端子ｏｕｔａから出力する構成にすることができる。このとき、低レベル電位を－１、高レベル電位を１に対応する信号ｚｊ
（ｋ）とすることで、回路ＡＣＴＦは、ステップ関数の演算を行う回路に相当することができる。
【0135】
また、例えば、回路ＡＣＴＦは、シグモイド関数、線形ランプ関数などアナログ値を出力する回路としてもよい。または、回路ＡＣＴＦは、端子ｉｎｐａと端子ｉｎｎａとに入力される信号のタイミングのズレに応じて、デジタル値、または、アナログ値を出力する機能を有していてもよい。
【0136】
つまり、回路ＡＣＴＦは、ニューラルネットワーク１００において、ニューロンの活性化関数の演算を行う機能を有する。
【0137】
なお、本実施の形態では、以後、回路ＡＣＴＦはステップ関数の演算を行う回路として説明する。
【0138】
また、この場合、回路ＡＣＴＦは、ステップ関数の演算を行う回路として、フリップフロップ回路を適用することができる。このような場合、回路ＡＣＴＦは、端子ｉｎｎａに入力される信号が遷移したときに、端子ｉｎｐａに入力されている信号を読み出して、端子ｏｕｔａに当該信号を出力する動作を行う。
【0139】
＜＜変換回路ＴＲＦ＞＞
変換回路ＴＲＦは、ニューラルネットワーク１００において、第（ｋ－１）層のニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）のそれぞれから出力される信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）を適切に変換して、変換したそれぞれの信号を回路ＭＰＣ［１］乃至回路ＭＰＣ［ｍ］に送信する機能を有する。
変換回路ＴＲＦは、ニューラルネットワーク１００において、第（ｋ－１）層のニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）のそれぞれから出力される信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）を適切に変換して、変換したそれぞれの信号を回路ＭＰＣ［１］乃至回路ＭＰＣ［ｍ］に送信する機能を有する。
【0140】
図１（Ａ）では、信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）を信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）に変換して、信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）をそれぞれ回路ＭＰＣ［１］乃至回路ＭＰＣ［ｍ］に送信している様子を図示している。
【0141】
なお、信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）のそれぞれは、前述のとおり、－１又は１の値であり、信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）は、前述した切り替え回路ＳＣの説明のとおり、低レベル電位又は高レベル電位の信号とすることができるため、変換回路ＴＲＦは論理回路によって構成することができる。
【0142】
なお、変換回路ＴＲＦが行う信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）の変換については後述する。
【0143】
＜＜回路ＭＰＣ、回路ＡＣＴＦ、変換回路ＴＲＦ等の変更例＞＞
図１（Ａ）の演算回路１１０が有する回路ＭＰＣは、上述した回路ＭＰＣの構成に限定されず、状況に応じて、回路ＭＰＣの回路構成が変更されたものとしてもよい。例えば、本発明の一態様の半導体装置として、回路ＭＰＣは、図５（Ａ）及び図５（Ｂ）の構成を適用することができる。図５（Ａ）に示す回路ＭＰＣは、図２（Ａ）の回路ＢＦ１のインバータ回路ＤＩＮＶ１とインバータ回路ＩＮＶ１との電気的な接続の順序が変更され、かつ図２（Ａ）の回路ＢＦ２のインバータ回路ＤＩＮＶ２とインバータ回路ＩＮＶ２との電気的な接続の順序が変更された構成となっている。また、図５（Ｂ）に示す回路ＭＰＣは、図２（Ａ）の回路ＢＦ１のインバータ回路ＩＮＶ１と切り替え回路ＳＣとの電気的な接続の順序が変更され、かつ図２（Ａ）のインバータ回路ＩＮＶ２と切り替え回路ＳＣとの電気的な接続の順序が変更された構成となっている。
図１（Ａ）の演算回路１１０が有する回路ＭＰＣは、上述した回路ＭＰＣの構成に限定されず、状況に応じて、回路ＭＰＣの回路構成が変更されたものとしてもよい。例えば、本発明の一態様の半導体装置として、回路ＭＰＣは、図５（Ａ）及び図５（Ｂ）の構成を適用することができる。図５（Ａ）に示す回路ＭＰＣは、図２（Ａ）の回路ＢＦ１のインバータ回路ＤＩＮＶ１とインバータ回路ＩＮＶ１との電気的な接続の順序が変更され、かつ図２（Ａ）の回路ＢＦ２のインバータ回路ＤＩＮＶ２とインバータ回路ＩＮＶ２との電気的な接続の順序が変更された構成となっている。また、図５（Ｂ）に示す回路ＭＰＣは、図２（Ａ）の回路ＢＦ１のインバータ回路ＩＮＶ１と切り替え回路ＳＣとの電気的な接続の順序が変更され、かつ図２（Ａ）のインバータ回路ＩＮＶ２と切り替え回路ＳＣとの電気的な接続の順序が変更された構成となっている。
【0144】
また、上述した回路ＭＰＣ、回路ＡＣＴＦ、変換回路ＴＲＦなどに含まれるトランジスタは、ＯＳトランジスタであることが好ましい。保持部ＨＣＡの説明において、トランジスタＴｒ０３として、ＯＳトランジスタを適用するのが好ましいと言及したが、他のトランジスタについても、ＯＳトランジスタを適用するのが好ましい。特に、他のトランジスタとしてＯＳトランジスタを適用する場合、ＯＳトランジスタは、特に実施の形態４に記載するトランジスタの構造であることがより好ましい。ただし、本発明の一態様は、これに限定されない。
【0145】
また、回路ＭＰＣ、回路ＡＣＴＦ、変換回路ＴＲＦなどに含まれるトランジスタは、ＯＳトランジスタではなく、チャネル形成領域にシリコンを含むトランジスタ（以後、Ｓｉトランジスタと呼称する。）としてもよい。また、シリコンとしては、例えば、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、ＯＳトランジスタ、Ｓｉトランジスタ以外のトランジスタとしては、Ｇｅを活性層としたトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
【0146】
なお、ＯＳトランジスタの半導体層の金属酸化物において、インジウムを含む金属酸化物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では、ｎ型半導体は作製できているが、ｐ型半導体は移動度及び信頼性の点で作製が難しい。そのため、演算回路１１０は、回路ＭＰＣ、回路ＡＣＴＦ、変換回路ＴＲＦなどに含まれるｎチャネル型トランジスタとしてＯＳトランジスタを適用し、ｐチャネル型トランジスタとしてＳｉトランジスタを適用した構成としてもよい。
【0147】
＜動作方法＞
ここでは、演算回路１１０の動作方法の一例について説明する。
ここでは、演算回路１１０の動作方法の一例について説明する。
【0148】
図６は、本動作例で扱う回路ＭＰＣ［ｉ］の構成例を示している。回路ＭＰＣ［ｉ］は、回路ＢＦ１及び回路ＢＦ２として図２（Ｂ１）に図示した回路ＢＦ１を適用し、切り替え回路ＳＣとして図３（Ａ）に図示した切り替え回路ＳＣを適用している。
【0149】
なお、図６に示す回路ＢＦ２のインバータ回路ＤＩＮＶ２が有する回路素子のそれぞれは、回路ＢＦ１のインバータ回路ＤＩＮＶ１と区別するために、符号の最後に“ｍ”を付記している。そのため、インバータ回路ＤＩＮＶ２において、保持部ＨＣＡｍは、保持部ＨＣＡに相当し、トランジスタＴｒ０１ｍはインバータ回路ＤＩＮＶ１のトランジスタＴｒ０１に相当し、トランジスタＴｒ０２ｍはインバータ回路ＤＩＮＶ１のトランジスタＴｒ０２に相当し、トランジスタＴｒ０３ｍはインバータ回路ＤＩＮＶ１のトランジスタＴｒ０３に相当し、容量素子Ｃ０１ｍはインバータ回路ＤＩＮＶ１の容量素子Ｃ０１に相当し、配線ＳＬ０１ｍはインバータ回路ＤＩＮＶ１の配線ＳＬ０１に相当する。また、端子ｗｔｍは、容量素子Ｃ０１ｍの第１端子に電位を書き込むための入力端子として機能する。
【0150】
また、図６に示す回路ＭＰＣでは、回路ＢＦ１の保持部ＨＣＡにおける端子ｗｔは、配線ＤＬに電気的に接続され、回路ＢＦ２の保持部ＨＣＡｍにおける端子ｗｔｍは、配線ＤＬｍに電気的に接続されている。また、図６に示す回路ＭＰＣでは、回路ＢＦ１における配線ＳＬ０１と回路ＢＦ２における配線ＳＬ０１ｍとは、配線ＳＷＬに電気的に接続されている。
【0151】
また、本明細書などにおいて、トランジスタＴｒ０１乃至トランジスタＴｒ０５、トランジスタＴｒ０１ｍ乃至トランジスタＴｒ０３ｍ、トランジスタＴｒ０８、トランジスタＴｒ０９、トランジスタＴｒ１１乃至トランジスタＴｒ１４は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
【0152】
また、本明細書などにおいて、「低レベル電位」、「高レベル電位」という用語は、特定の電位を意味するものではなく、配線が異なれば、具体的な電位も異なる場合がある。例えば、回路ＭＰＣに入出力される信号に応じた低レベル電位、高レベル電位のそれぞれは、配線ＳＬ０１に印加される低レベル電位、高レベル電位と異なる電位であってもよい。
【0153】
＜＜初期動作＞＞
初期動作として、端子ｘｔには、信号ｘｉ （ｋ－１）に相当する電位が入力される。これによって、トランジスタＴｒ１１乃至トランジスタＴｒ１４のそれぞれは、信号ｘｉ （ｋ－１）に相当する電位に応じて、オン状態又はオフ状態となる。
初期動作として、端子ｘｔには、信号ｘｉ （ｋ－１）に相当する電位が入力される。これによって、トランジスタＴｒ１１乃至トランジスタＴｒ１４のそれぞれは、信号ｘｉ （ｋ－１）に相当する電位に応じて、オン状態又はオフ状態となる。
【0154】
また、配線ＤＬには重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位が入力され、配線ＤＬｍには中間電位が入力される。その後、配線ＳＷＬに高レベル電位を印加して、トランジスタＴｒ０３、及びトランジスタＴｒ０３ｍをオン状態にする。この動作によって、容量素子Ｃ０１の第１端子に重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位が書き込まれ、容量素子Ｃ０１ｍの第１端子に中間電位が書き込まれる。このため、トランジスタＴｒ０２のしきい値電圧は、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に応じて変動し、トランジスタＴｒ０２ｍのしきい値電圧は、中間電位に応じて変動する。最後に、配線ＳＷＬに低レベル電位を印加して、トランジスタＴｒ０３、及びトランジスタＴｒ０３ｍをオフ状態にすることによって、容量素子Ｃ０１の第１端子及び容量素子Ｃ０１ｍの第１端子のそれぞれの電位を保持することができる。
【0155】
＜＜演算動作＞＞
初期動作の後に、回路ＭＰＣ［ｉ］（ここでのｉは１以上ｍ以下の整数とする。）の端子ｉｎｐに信号Ｓｐ［ｉ－１］、また端子ｉｎｎに信号Ｓｎ［ｉ－１］が入力されることで、回路ＭＰＣ［ｉ］において演算動作が開始される。特に、ｉが１である場合、信号Ｓｐ［０］、Ｓｎ［０］のそれぞれは、時間差がほぼ無く（ほぼ同時に）、回路ＭＰＣ［１］の端子ｉｎｐ、端子ｉｎｎに入力されるものとする。また、ｉが２以上であるとき、信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］は、回路ＭＰＣ［ｉ－１］から出力されているため、互いに時間差が生じていることがある。なお、演算動作の説明では、便宜的に、信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］は、時間差がほぼ無く（ほぼ同時に）、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎに入力されるものとする。
初期動作の後に、回路ＭＰＣ［ｉ］（ここでのｉは１以上ｍ以下の整数とする。）の端子ｉｎｐに信号Ｓｐ［ｉ－１］、また端子ｉｎｎに信号Ｓｎ［ｉ－１］が入力されることで、回路ＭＰＣ［ｉ］において演算動作が開始される。特に、ｉが１である場合、信号Ｓｐ［０］、Ｓｎ［０］のそれぞれは、時間差がほぼ無く（ほぼ同時に）、回路ＭＰＣ［１］の端子ｉｎｐ、端子ｉｎｎに入力されるものとする。また、ｉが２以上であるとき、信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］は、回路ＭＰＣ［ｉ－１］から出力されているため、互いに時間差が生じていることがある。なお、演算動作の説明では、便宜的に、信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］は、時間差がほぼ無く（ほぼ同時に）、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎに入力されるものとする。
【0156】
〔条件１〕
ここで、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が高レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が高レベル電位である場合を考える。図７（Ａ）は、その場合における端子ｉｎｐ、端子ｉｎｎ、端子ｏｕｔｐ、端子ｏｕｔｎの電位の変動を示したタイミングチャートである。初めに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれに信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］として、高レベル電位が印加される。そして、時刻Ｔ１のときに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれの電位が高レベル電位に達したとする。
ここで、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が高レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が高レベル電位である場合を考える。図７（Ａ）は、その場合における端子ｉｎｐ、端子ｉｎｎ、端子ｏｕｔｐ、端子ｏｕｔｎの電位の変動を示したタイミングチャートである。初めに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれに信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］として、高レベル電位が印加される。そして、時刻Ｔ１のときに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれの電位が高レベル電位に達したとする。
【0157】
このとき、回路ＭＰＣ［ｉ］の回路ＢＦ１の入力端子に信号Ｓｐ［ｉ－１］として高レベル電位が印加されるため、回路ＭＰＣ［ｉ］の回路ＢＦ１の出力端子から高レベル電位が出力される。同様に、回路ＭＰＣ［ｉ］の回路ＢＦ２の入力端子に信号Ｓｎ［ｉ－１］として高レベル電位が印加されるため、回路ＭＰＣ［ｉ］の回路ＢＦ２の出力端子から高レベル電位が出力される。なお、回路ＢＦ１のトランジスタＴｒ０２のバックゲートには高レベル電位が印加され、回路ＢＦ２のトランジスタＴｒ０２ｍのバックゲートには中間電位が印加されているため、回路ＢＦ１は、回路ＢＦ２よりも速く動作する。したがって、端子ｉｎｐ及び端子ｉｎｎに同時に信号が入力された場合、回路ＢＦ１は、回路ＢＦ２よりも先に出力信号を出力する。
【0158】
ところで、切り替え回路ＳＣにおいて、端子ｘｔには高レベル電位が印加されているため、回路ＢＦ１の出力端子と端子ｏｕｔｐとの間は導通状態となり、回路ＢＦ２の出力端子と端子ｏｕｔｎとの間は導通状態となる。すなわち、回路ＢＦ１からの出力信号は端子ｏｕｔｐから出力され、回路ＢＦ２からの出力信号は端子ｏｕｔｎから出力される。
【0159】
回路ＢＦ１からの出力信号は、回路ＢＦ２からの出力信号よりも速く出力されるため、図７（Ａ）のとおり、時刻Ｔ２に端子ｏｕｔｐの電位が高レベル電位となり、その後の時刻Ｔ３に端子ｏｕｔｎの電位が高レベル電位となる。つまり、時刻Ｔ２に端子ｏｕｔｐから出力信号としてＳｐ［ｉ］が出力され、時刻Ｔ３に端子ｏｕｔｎから出力信号としてＳｎ［ｉ］が出力される。なお、図７（Ａ）では、端子ｉｎｐに信号Ｓｐ［ｉ－１］が入力されてから、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力されるまでの入出力時間をＴＨと記載し、端子ｉｎｎに信号Ｓｎ［ｉ－１］が入力されてから、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力されるまでの入出力時間をＴＭと記載している。
【0160】
〔条件２〕
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が低レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が高レベル電位である場合を考える。図７（Ｂ）は、その場合における端子ｉｎｐ、端子ｉｎｎ、端子ｏｕｔｐ、端子ｏｕｔｎの電位の変動を示したタイミングチャートである。図７（Ａ）の場合と同様に、初めに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれに信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］として、高レベル電位が印加される。そして、時刻Ｔ１のときに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれの電位が高レベル電位に達したとする。
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が低レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が高レベル電位である場合を考える。図７（Ｂ）は、その場合における端子ｉｎｐ、端子ｉｎｎ、端子ｏｕｔｐ、端子ｏｕｔｎの電位の変動を示したタイミングチャートである。図７（Ａ）の場合と同様に、初めに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれに信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］として、高レベル電位が印加される。そして、時刻Ｔ１のときに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれの電位が高レベル電位に達したとする。
【0161】
このとき、回路ＭＰＣ［ｉ］の回路ＢＦ１の入力端子に信号Ｓｐ［ｉ－１］として高レベル電位が印加されるため、回路ＭＰＣ［ｉ］の回路ＢＦ１の出力端子から高レベル電位が出力される。同様に、回路ＭＰＣ［ｉ］の回路ＢＦ２の入力端子に信号Ｓｎ［ｉ－１］として高レベル電位が印加されるため、回路ＭＰＣ［ｉ］の回路ＢＦ２の出力端子から高レベル電位が出力される。なお、回路ＢＦ１のトランジスタＴｒ０２のバックゲートには低レベル電位が印加され、回路ＢＦ２のトランジスタＴｒ０２ｍのバックゲートには中間電位が印加されているため、回路ＢＦ１は、回路ＢＦ２よりも遅く動作する。したがって、端子ｉｎｐ及び端子ｉｎｎに同時に信号が入力された場合、回路ＢＦ１は、回路ＢＦ２よりも後に出力信号を出力する。
【0162】
ところで、切り替え回路ＳＣにおいて、端子ｘｔには高レベル電位が印加されているため、図７（Ａ）の場合と同様に、回路ＢＦ１の出力端子と端子ｏｕｔｐとの間は導通状態となり、回路ＢＦ２の出力端子と端子ｏｕｔｎとの間は導通状態となる。すなわち、回路ＢＦ１からの出力信号は端子ｏｕｔｐから出力され、回路ＢＦ２からの出力信号は端子ｏｕｔｎから出力される。
【0163】
回路ＢＦ１からの出力信号は、回路ＢＦ２からの出力信号よりも遅く出力されるため、図７（Ｂ）のとおり、時刻Ｔ３に端子ｏｕｔｎの電位が高レベル電位となり、その後の時刻Ｔ４に端子ｏｕｔｐの電位が高レベル電位となる。つまり、時刻Ｔ３に端子ｏｕｔｎから出力信号としてＳｎ［ｉ］が出力され、時刻Ｔ４に端子ｏｕｔｐから出力信号としてＳｐ［ｉ］が出力される。なお、図７（Ｂ）では、端子ｉｎｐに信号Ｓｐ［ｉ－１］が入力されてから、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力されるまでの入出力時間をＴＬと記載し、端子ｉｎｎに信号Ｓｎ［ｉ－１］が入力されてから、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力されるまでの入出力時間をＴＭと記載している。
【0164】
〔条件３〕
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が高レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が低レベル電位である場合を考える。図７（Ｃ）は、その場合における端子ｉｎｐ、端子ｉｎｎ、端子ｏｕｔｐ、端子ｏｕｔｎの電位の変動を示したタイミングチャートである。図７（Ａ）の場合と同様に、初めに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれに信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］として、高レベル電位が印加される。そして、時刻Ｔ１のときに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれの電位が高レベル電位に達したとする。
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が高レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が低レベル電位である場合を考える。図７（Ｃ）は、その場合における端子ｉｎｐ、端子ｉｎｎ、端子ｏｕｔｐ、端子ｏｕｔｎの電位の変動を示したタイミングチャートである。図７（Ａ）の場合と同様に、初めに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれに信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］として、高レベル電位が印加される。そして、時刻Ｔ１のときに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれの電位が高レベル電位に達したとする。
【0165】
このとき、回路ＭＰＣ［ｉ］の回路ＢＦ１の入力端子に信号Ｓｐ［ｉ－１］として高レベル電位が印加されるため、回路ＭＰＣ［ｉ］の回路ＢＦ１の出力端子から高レベル電位が出力される。同様に、回路ＭＰＣ［ｉ］の回路ＢＦ２の入力端子に信号Ｓｎ［ｉ－１］として高レベル電位が印加されるため、回路ＭＰＣ［ｉ］の回路ＢＦ２の出力端子から高レベル電位が出力される。なお、回路ＢＦ１のトランジスタＴｒ０２のバックゲートには高レベル電位が印加され、回路ＢＦ２のトランジスタＴｒ０２ｍのバックゲートには中間電位が印加されているため、回路ＢＦ１は、回路ＢＦ２よりも速く動作する。したがって、端子ｉｎｐ及び端子ｉｎｎに同時に信号が入力された場合、回路ＢＦ１は、回路ＢＦ２よりも先に出力信号を出力する。
【0166】
ところで、切り替え回路ＳＣにおいて、端子ｘｔには低レベル電位が印加されているため、回路ＢＦ１の出力端子と端子ｏｕｔｎとの間は導通状態となり、回路ＢＦ２の出力端子と端子ｏｕｔｐとの間は導通状態となる。すなわち、回路ＢＦ１からの出力信号は端子ｏｕｔｎから出力され、回路ＢＦ２からの出力信号は端子ｏｕｔｐから出力される。
【0167】
回路ＢＦ１からの出力信号は、回路ＢＦ２からの出力信号よりも速く出力されるため、図７（Ｃ）のとおり、時刻Ｔ２に端子ｏｕｔｎの電位が高レベル電位となり、その後の時刻Ｔ３に端子ｏｕｔｐの電位が高レベル電位となる。つまり、時刻Ｔ２に端子ｏｕｔｎから出力信号としてＳｎ［ｉ］が出力され、時刻Ｔ３に端子ｏｕｔｐから出力信号としてＳｐ［ｉ］が出力される。なお、図７（Ｃ）では、端子ｉｎｐに信号Ｓｐ［ｉ－１］が入力されてから、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力されるまでの入出力時間をＴＨと記載し、端子ｉｎｎに信号Ｓｎ［ｉ－１］が入力されてから、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力されるまでの入出力時間をＴＭと記載している。
【0168】
〔条件４〕
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が低レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が低レベル電位である場合を考える。図７（Ｄ）は、その場合における端子ｉｎｐ、端子ｉｎｎ、端子ｏｕｔｐ、端子ｏｕｔｎの電位の変動を示したタイミングチャートである。図７（Ａ）の場合と同様に、初めに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれに信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］として、高レベル電位が印加される。そして、時刻Ｔ１のときに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれの電位が高レベル電位に達したとする。
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が低レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が低レベル電位である場合を考える。図７（Ｄ）は、その場合における端子ｉｎｐ、端子ｉｎｎ、端子ｏｕｔｐ、端子ｏｕｔｎの電位の変動を示したタイミングチャートである。図７（Ａ）の場合と同様に、初めに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれに信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］として、高レベル電位が印加される。そして、時刻Ｔ１のときに、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎのそれぞれの電位が高レベル電位に達したとする。
【0169】
このとき、回路ＭＰＣ［ｉ］の回路ＢＦ１の入力端子に信号Ｓｐ［ｉ－１］として高レベル電位が印加されるため、回路ＭＰＣ［ｉ］の回路ＢＦ１の出力端子から高レベル電位が出力される。同様に、回路ＭＰＣ［ｉ］の回路ＢＦ２の入力端子に信号Ｓｎ［ｉ－１］として高レベル電位が印加されるため、回路ＭＰＣ［ｉ］の回路ＢＦ２の出力端子から高レベル電位が出力される。なお、回路ＢＦ１のトランジスタＴｒ０２のバックゲートには低レベル電位が印加され、回路ＢＦ２のトランジスタＴｒ０２ｍのバックゲートには中間電位が印加されているため、回路ＢＦ１は、回路ＢＦ２よりも遅く動作する。したがって、端子ｉｎｐ及び端子ｉｎｎに同時に信号が入力された場合、回路ＢＦ１は、回路ＢＦ２よりも後に出力信号を出力する。
【0170】
ところで、切り替え回路ＳＣにおいて、端子ｘｔには低レベル電位が印加されているため、回路ＢＦ１の出力端子と端子ｏｕｔｎとの間は導通状態となり、回路ＢＦ２の出力端子と端子ｏｕｔｐとの間は導通状態となる。すなわち、回路ＢＦ１からの出力信号は端子ｏｕｔｎから出力され、回路ＢＦ２からの出力信号は端子ｏｕｔｐから出力される。
【0171】
回路ＢＦ１からの出力信号は、回路ＢＦ２からの出力信号よりも遅く出力されるため、図７（Ｄ）のとおり、時刻Ｔ３に端子ｏｕｔｐの電位が高レベル電位となり、その後の時刻Ｔ４に端子ｏｕｔｎの電位が高レベル電位となる。つまり、時刻Ｔ３に端子ｏｕｔｐから出力信号としてＳｐ［ｉ］が出力され、時刻Ｔ４に端子ｏｕｔｎから出力信号としてＳｎ［ｉ］が出力される。なお、図７（Ｄ）では、端子ｉｎｐに信号Ｓｐ［ｉ－１］が入力されてから、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力されるまでの入出力時間をＴＬと記載し、端子ｉｎｎに信号Ｓｎ［ｉ－１］が入力されてから、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力されるまでの入出力時間をＴＭと記載している。
【0172】
上述の条件１乃至条件４において、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力される時間を基準として、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力される時間差をＴ［ｉ］とする（図７（Ａ）乃至図７（Ｄ）では、｜Ｔ［ｉ］｜としている）。Ｔ［ｉ］は、条件１乃至条件４の記載のとおり、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位と、信号ｘｉ
（ｋ－１）に相当する電位と、に応じて決まる。
【0173】
例えば、信号ｘｉ
（ｋ－１）に応じた電位が高レベル電位であるときにおいて、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）が大きいほど（重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に応じた電位が高いほど）、Ｔ［ｉ］は小さくなる。そして、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力されるよりも早く、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力されるため、Ｔ［ｉ］は負の値をとる。また、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）が小さいほど（重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に応じた電位が低いほど）、Ｔ［ｉ］は大きくなる。そして、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力されるよりも遅く、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力されるため、Ｔ［ｉ］は正の値をとる。
【0174】
また、例えば、信号ｘｉ
（ｋ－１）に応じた電位が高レベル電位であるとき、回路ＢＦ２に対する回路ＢＦ１の入出力時間の差はそのまま出力される。また、例えば、信号ｘｉ
（ｋ－１）に応じた電位が低レベル電位であるとき、回路ＭＰＣ［ｉ］は、回路ＢＦ２に対する回路ＢＦ１の入出力時間の差は－１倍されて出力される。具体的には、条件１（図７（Ａ）のタイミングチャート）において、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力された時と、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力された時と、の時間差をＴ［ｉ］（＝ＴＨ－ＴＭ）としたとき、条件３（図７（Ｃ）のタイミングチャート）において、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力された時と、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力された時と、の時間差は－Ｔ［ｉ］（＝ＴＭ－ＴＨ）となる。
【0175】
ところで、現実的には、切り替え回路ＳＣにおいても、信号が入力されてから出力されるまで遅延が生じるため、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力される時間を基準として、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力される時間差Ｔ［ｉ］には、当該遅延の時間が含まれている。なお、本実施の形態では当該遅延を無視して説明するものとする。
【0176】
上記のとおり、回路ＭＰＣ［ｉ］は、回路ＭＰＣ［ｉ］に信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］が入力されることで、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位と、信号ｘｉ
（ｋ－１）に相当する電位と、に応じた時間差Ｔ［ｉ］を、回路ＭＰＣ［ｉ］から出力される２つの信号Ｓｐ［ｉ］、Ｓｎ［ｉ］に付与する。
【0177】
＜＜回路ＭＰＣを複数個、接続した場合の演算動作＞＞
ここで、図１（Ａ）のとおり、回路ＭＰＣをｍ個、接続した場合の演算回路１１０の動作について説明する。回路ＭＰＣ［ｉ］は、重み係数ｗｉ （ｋ－１） ｊ （ｋ）と、信号ｘｉ （ｋ－１）と、に応じた時間差Ｔ［ｉ］を、回路ＭＰＣ［ｉ］から出力される２つの信号Ｓｐ［ｉ］、Ｓｎ［ｉ］に付与するため、回路ＭＰＣ［１］に同時に信号Ｓｐ［０］、Ｓｎ［０］を与えることで、回路ＭＰＣ［１］乃至回路ＭＰＣ［ｍ］の各回路において生じる時間差が累積される。
ここで、図１（Ａ）のとおり、回路ＭＰＣをｍ個、接続した場合の演算回路１１０の動作について説明する。回路ＭＰＣ［ｉ］は、重み係数ｗｉ （ｋ－１） ｊ （ｋ）と、信号ｘｉ （ｋ－１）と、に応じた時間差Ｔ［ｉ］を、回路ＭＰＣ［ｉ］から出力される２つの信号Ｓｐ［ｉ］、Ｓｎ［ｉ］に付与するため、回路ＭＰＣ［１］に同時に信号Ｓｐ［０］、Ｓｎ［０］を与えることで、回路ＭＰＣ［１］乃至回路ＭＰＣ［ｍ］の各回路において生じる時間差が累積される。
【0178】
回路ＭＰＣ［ｉ－１］から出力された２つの信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］の時間差をＴ［ｉ－１］とし、回路ＭＰＣ［ｉ］から出力された２つの信号Ｓｐ［ｉ］、Ｓｎ［ｉ］の時間差をＴ［ｉ］とすると、Ｔ［ｉ］とＴ［ｉ－１］との関係式は、次の式で表すことができる。
【0179】
【数4】
【0180】
ｇ（ｗｉ
（ｋ－１）
ｊ
（ｋ））は、重み係数を変数として、回路ＢＦ１と回路ＢＦ２とのそれぞれから出力される信号の時間差を出力する関数である。なお、切り替え回路ＳＣにおける遅延時間を考慮する場合、式（１．４）に当該遅延時間を示す項を加えればよい。
【0181】
式（１．４）は、回路ＭＰＣ［ｉ－１］から出力された２つの信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］の時間差Ｔ［ｉ－１］に対して、回路ＭＰＣ［ｉ］に保持されている重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に応じた時間差であるｇ（ｗｉ
（ｋ－１）
ｊ
（ｋ））を足して、その値に切り替え回路ＳＣの効果として信号ｘｉ
（ｋ－１）の値を乗じた内容となっている。
【0182】
なお、Ｔ［１］は、次の式で表される。
【0183】
【数5】
【0184】
ここで、式（１．４）及び式（１．５）の漸化式を解いてＴ［ｍ］について求めると、式（１．６）となる。但し、式（１．６）のΠは、総乗を示す多項演算子である。
【0185】
【数6】
【0186】
ここで、Πｘｉ
（ｋ－１）をｚｉ
（ｋ－１）に置き換えることを考える。
【0187】
【数7】
【0188】
Πｘｉ
（ｋ－１）をｚｉ
（ｋ－１）に置き換えることによって、式（１．６）、及び式（１．７）より、Ｔ［ｍ］は、重み係数に依る関数ｇ（ｗｉ
（ｋ－１）
ｊ
（ｋ））と信号ｚｉ
（ｋ－１）との積和で表すことができる。つまり、式（１．２）を演算回路１１０によって計算することができる。
【0189】
次に、Πｘｉ
（ｋ－１）をｚｉ
（ｋ－１）に置き換えるためのｘｉ
（ｋ－１）とｚｉ
（ｋ－１）との関係式、及び信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）を信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）に変換する変換回路ＴＲＦについて説明する。
【0190】
初めに、ｚｉ＋１
（ｋ－１）を考える。ｚｉ＋１
（ｋ－１）は、式（１．７）を用いることによって次の式に表される（但し、ここでのｉは１以上ｍ－１以下の整数とする）。
【0191】
【数8】
【0192】
次に、式（１．７）と式（１．８）との辺々を割ることによって、次の式が得られる。
【0193】
【数9】
【0194】
また、ｉ＝ｍのとき、ｘｍ
（ｋ－１）は、式（１．７）より次の式となる。
【0195】
【数10】
【0196】
式（１．９）、及び式（１．１０）の関係を満たすことによって、式（１．６）において、Πｘｉ
（ｋ－１）をｚｉ
（ｋ－１）に置き換えることができる。
【0197】
次に、式（１．９）、及び式（１．１０）の関係を満たすように、信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）を信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）に変換する変換回路ＴＲＦについて説明する。
【0198】
式（１．９）に示されているｚｉ
（ｋ－１）、ｚｉ＋１
（ｋ－１）は、それぞれ第（ｋ－１）層のニューロンＮｉ
（ｋ－１）、ニューロンＮｉ＋１
（ｋ－１）から出力された信号である。演算回路１１０では、ニューロンの活性化関数を、出力が－１又は１をとるステップ関数としているため、信号ｘｉ
（ｋ－１）がとる値も－１又は１となる。そのため、ｘｉ
（ｋ－１）は、ｚｉ
（ｋ－１）とｚｉ＋１
（ｋ－１）との排他的論理和の否定をとることによって表現することができる。
【0199】
図８には、信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）を信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）に変換する変換回路ＴＲＦの構成例を図示している。
【0200】
図８（Ａ）に示す変換回路ＴＲＦは、一致回路（排他的論理和の否定回路）Ｅ［１］乃至一致回路Ｅ［ｍ－１］を有する。なお、図８（Ａ）では、一致回路Ｅ［１］、一致回路Ｅ［２］、一致回路Ｅ［ｉ］、一致回路Ｅ［ｍ－２］、一致回路Ｅ［ｍ－１］のみ図示しており、それ以外の一致回路については図示を省略している。
【0201】
一致回路Ｅ［ｉ］（ここでのｉは１以上ｍ－１以下の整数である。）について説明する。一致回路Ｅ［ｉ］の第１端子には信号ｚｉ
（ｋ－１）が入力され、一致回路Ｅ［ｉ］の第２端子には信号ｚｉ＋１
（ｋ－１）が入力される。また、一致回路Ｅ［ｉ］の出力端子から信号ｘｉ
（ｋ－１）が出力される。
【0202】
また、図８（Ａ）に示す変換回路ＴＲＦは、信号ｚｍ
（ｋ－１）が入力されることで、信号ｚｍ
（ｋ－１）を信号ｘｍ
（ｋ－１）としてそのまま出力している。
【0203】
図８（Ａ）に示す変換回路ＴＲＦを構成することによって、式（１．９）、式（１．１０）の関係式を満たすように、信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）の信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）への変換を行うことができる。
【0204】
【0205】
例えば、演算回路１１０が有する変換回路ＴＲＦとして、図８（Ｂ）に示す変換回路ＴＲＦを適用してもよい。図８（Ｂ）の変換回路ＴＲＦは、図８（Ａ）の変換回路ＴＲＦに一致回路Ｅ［ｍ］を加えた構成となっている。
【0206】
具体的には、一致回路Ｅ［ｍ］の第１端子には信号ｚｍ
（ｋ－１）が入力され、一致回路Ｅ［ｍ］の第２端子には低レベル電位に相当する信号ＳｉｇＬが入力される。また、一致回路Ｅ［ｍ］の出力端子から信号ｘｍ
（ｋ－１）が出力される。図８（Ｂ）の変換回路ＴＲＦを構成することによって、図８（Ａ）の変換回路ＴＲＦと同様の動作を行うことができる。
【0207】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0208】
（実施の形態２）
本実施の形態では、実施の形態１で説明した演算回路１１０の別の構成例について説明する。
本実施の形態では、実施の形態１で説明した演算回路１１０の別の構成例について説明する。
【0209】
【0210】
演算回路１２０は、回路ＭＰＣがマトリクス状に配置されたアレイ部ＡＬＰと、複数の回路ＡＣＴＦを含む回路ＡＦＰと、回路ＴＳＧと、回路ＷＬＤと、回路ＳＷＬＤと、変換回路ＴＲＦと、を有する。
【0211】
アレイ部ＡＬＰは、ｎ×ｍ個の回路ＭＰＣを有し、回路ＭＰＣはアレイ部ＡＬＰにおいてｎ行ｍ列のマトリクス状に配置されている。なお、図９では、ｊ行ｉ列（ここでのｊは１以上ｎ以下の整数であって、ｉは１以上ｍ以下の整数である。）に位置する回路ＭＰＣを、回路ＭＰＣ［ｊ，ｉ］と表記している。但し、図９では、回路ＭＰＣ［１，１］、回路ＭＰＣ［１，ｍ］、回路ＭＰＣ［ｎ，１］、回路ＭＰＣ［ｎ，ｍ］のみ図示しており、それ以外の回路ＭＰＣについては図示を省略している。
【0212】
回路ＡＦＰは、ｎ個の回路ＡＣＴＦを有し、それぞれの回路ＡＣＴＦは回路ＡＦＰにおいて１列に配置されている。なお、図９では、ｊ行に位置する回路ＡＣＴＦを、回路ＡＣＴＦ［ｊ］と表記している。但し、図９では、回路ＡＣＴＦ［１］、回路ＡＣＴＦ［ｎ］のみ図示しており、それ以外の回路ＡＣＴＦについては図示を省略している。
【0213】
アレイ部ＡＬＰ及び回路ＡＦＰにおいて、ｊ行に着目すると、回路ＭＰＣ［ｊ，１］乃至回路ＭＰＣ［ｊ，ｍ］は、隣接しあう回路ＭＰＣ同士で、端子ｏｕｔｐと端子ｉｎｐとが電気的に接続され、かつ端子ｏｕｔｎと端子ｉｎｎとが電気的に接続されている。そして、回路ＭＰＣ［ｊ，ｍ］の端子ｏｕｔｐ及び端子ｏｕｔｎは、それぞれ回路ＡＣＴＦ［ｊ］の端子ｉｎｐａ及び端子ｉｎｎａに電気的に接続されている。また、回路ＭＰＣ［ｊ，１］乃至回路ＭＰＣ［ｊ，ｍ］のそれぞれの端子ｘｔは、変換回路ＴＲＦに電気的に接続されている。
【0214】
つまり、演算回路１２０のアレイ部ＡＬＰのある１行の回路ＭＰＣと回路ＡＣＴＦに着目することで、当該１行の回路ＭＰＣと回路ＡＣＴＦは、図１（Ａ）に示した演算回路１１０とみなすことができる。
【0215】
アレイ部ＡＬＰが有する回路ＭＰＣは、実施の形態１で説明した端子ｗｔ、端子ｗｔｍ、端子ｘｔ、端子ｉｎｐ、端子ｉｎｎ、端子ｏｕｔｐ、端子ｏｕｔｎに加え、端子ｓｔを有する。端子ｓｔは、実施の形態１で説明した配線ＳＬ０１と電気的に接続される端子とする。
【0216】
回路ＭＰＣ［ｊ，１］乃至回路ＭＰＣ［ｊ，ｍ］のそれぞれの端子ｓｔは、配線ＳＷＬ［ｊ］に電気的に接続されている。配線ＳＷＬ［ｊ］は、実施の形態１における配線ＳＷＬに相当し、図９では、配線ＳＷＬ［１］と配線ＳＷＬ［ｎ］が図示されている。また、回路ＭＰＣ［１，ｉ］乃至回路ＭＰＣ［ｎ，ｉ］のそれぞれの端子ｗｔは、配線ＤＬ［ｉ］に電気的に接続されている。配線ＤＬ［ｉ］は、実施の形態１における配線ＤＬに相当し、図９では、配線ＤＬ［１］と配線ＤＬ［ｍ］が図示されている。更に、回路ＭＰＣ［１，ｉ］乃至回路ＭＰＣ［ｎ，ｉ］のそれぞれの端子ｗｔｍは、配線ＤＬｍ［ｉ］に電気的に接続されている。配線ＤＬｍ［ｉ］は、実施の形態１における配線ＤＬｍに相当し、図９では、配線ＤＬｍ［１］と配線ＤＬｍ［ｍ］が図示されている。
【0217】
回路ＴＳＧは、回路ＭＰＣ［１，１］乃至回路ＭＰＣ［ｎ，１］のそれぞれの端子ｉｎｐ、端子ｉｎｎに入力するための信号を生成する回路である。
【0218】
回路ＷＬＤは、配線ＤＬ［１］乃至配線ＤＬ［ｍ］に重み係数に応じた電位を与える機能と、配線ＤＬｍ［１］乃至配線ＤＬｍ［ｍ］に中間電位を与える機能と、を有する。
【0219】
回路ＳＷＬＤは、当該重み係数に応じた電位を保持するための保持部を選択するための回路である。具体的には、回路ＳＷＬＤは、配線ＳＷＬ［ｊ］を介して、回路ＭＰＣ［ｊ，１］乃至回路ＭＰＣ［ｊ，ｍ］が有する保持部ＨＣＡ及びＨＣＡｍのそれぞれのトランジスタＴｒ０３及びトランジスタＴｒ０３ｍのゲートに電位を与える機能を有する。
【0220】
例えば、回路ＭＰＣ［ｊ，ｉ］の保持部ＨＣＡ、保持部ＨＣＡｍのそれぞれに電位を保持する場合、回路ＷＬＤによって、配線ＤＬ［ｉ］、配線ＤＬｍ［ｉ］のそれぞれに保持する電位を印加し、回路ＳＷＬＤによって、配線ＳＷＬ［ｊ］に高レベル電位を印加して、回路ＭＰＣ［ｊ，ｉ］の保持部ＨＣＡ及びＨＣＡｍのそれぞれのトランジスタＴｒ０３及びトランジスタＴｒ０３ｍをオン状態にすることで、容量素子Ｃ０１及び容量素子Ｃ０１ｍの第１端子に配線ＤＬ［ｉ］、配線ＤＬｍ［ｉ］のそれぞれの電位を書き込むことができる。また、容量素子Ｃ０１及び容量素子Ｃ０１ｍの第１端子に電位を書き込んだ後は、回路ＳＷＬＤによって、配線ＳＷＬ［ｊ］に低レベル電位を印加して、回路ＭＰＣ［ｊ，ｉ］の保持部ＨＣＡ及びＨＣＡｍのそれぞれのトランジスタＴｒ０３及びトランジスタＴｒ０３ｍをオフ状態にすることで、保持部ＨＣＡ、保持部ＨＣＡｍにそれぞれ書き込まれた電位を保持することができる。
【0221】
変換回路ＴＲＦについては、実施の形態１で説明した変換回路ＴＲＦの記載を参酌する。なお、図９では、変換回路ＴＲＦに信号ｚ１
（ｋ－１）と信号ｚｍ
（ｋ－１）が入力されている様子を示している。また、変換回路ＴＲＦに入力された信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）が変換されて出力される信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）は、アレイ部ＡＬＰが有する回路ＭＰＣに送られる。特に、信号ｘｉ
（ｋ－１）は、回路ＭＰＣ［１，ｉ］乃至回路ＭＰＣ［ｎ，ｉ］の端子ｘｔに送られる。
【0222】
図９に示す演算回路１２０を構成することによって、複数の演算を同時に行うことができる。実施の形態１では、図１（Ａ）の演算回路１１０は、図４（Ｂ）のニューロンＮｊ
（ｋ）が出力する信号ｚｊ
（ｋ）を求める回路と説明したが、図９に示す演算回路１２０を用いることにより、ニューロンＮ１
（ｋ）乃至ニューロンＮｎ
（ｋ）のそれぞれが出力する信号ｚ１
（ｋ）乃至信号ｚｎ
（ｋ）を同時に求めることができる。
【0223】
詳細に説明すると、第ｋ層のニューロンＮ１
（ｋ）乃至ニューロンＮｎ
（ｋ）のそれぞれには、第（ｋ－１）層のニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）のそれぞれから出力された信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）の全てが入力される。これは、変換回路ＴＲＦから出力された信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）が、アレイ部ＡＬＰが有する回路ＭＰＣに送られることに相当する。そして、第（ｋ－１）層のニューロンＮｉ
（ｋ－１）と第ｋ層のニューロンＮｊ
（ｋ）との重み係数に応じた電位を回路ＭＰＣ［ｊ，ｉ］の保持部ＨＣＡに保持することによって、第ｋ層のニューロンＮｊ
（ｋ）から出力される信号ｚｊ
（ｋ）を、回路ＡＣＴＦ［ｊ］から出力することができる。なお、図９では、回路ＡＣＴＦ［１］から信号ｚ１
（ｋ）を出力し、回路ＡＣＴＦ［ｎ］から信号ｚｎ
（ｋ）を出力する様子を図示している。
【0224】
なお、本発明の一態様の半導体装置は、図９に示す演算回路１２０に限定されない。図９に示す演算回路１２０は、図６に示す回路ＭＰＣ［ｉ］をマトリクス状に配置した場合の構成であるが、図１０に示す回路ＭＰＣ［ｉ］をマトリクス状に配置した場合も演算回路を構成することができる。図１０の回路ＭＰＣ［ｉ］は、回路ＢＦ１の保持部ＨＣＡにおける端子ｗｔと、回路ＢＦ２の保持部ＨＣＡｍにおける端子ｗｔｍと、が配線ＤＬに電気的に接続されている点と、回路ＢＦ１における配線ＳＬ０１が配線ＳＷＬに電気的に接続されている点と、回路ＢＦ２における配線ＳＬ０１ｍが配線ＳＷＬｍに電気的に接続されている点で図６の回路ＭＰＣ［ｉ］と異なっている。
【0225】
図９の演算回路１２０と同様に、図１０の回路ＭＰＣ［ｉ］をｎ×ｍ個のマトリクス状に配置して演算回路を構成した例を図１１に示す。図１１に示す演算回路１３０は、回路ＭＰＣが有する一部の端子、及び当該一部の端子に接続されている配線が、図９の演算回路１２０と異なっている。
【0226】
アレイ部ＡＬＰが有する回路ＭＰＣは、図１０に示した端子ｗｔ、端子ｗｔｍ、端子ｘｔ、端子ｉｎｐ、端子ｉｎｎ、端子ｏｕｔｐ、端子ｏｕｔｎに加え、端子ｓｔと端子ｓｔｍを有する。端子ｓｔは、回路ＢＦ１における配線ＳＬ０１と電気的に接続される端子であり、端子ｓｔｍは、回路ＢＦ２における配線ＳＬ０１ｍと電気的に接続される端子である。なお、端子ｗｔと端子ｗｔｍは、図１０において、互いに電気的に接続されているため、図１１では端子ｗｔｍの図示を省略し、端子ｗｔｍは端子ｗｔと同一の端子とみなして説明する。
【0227】
回路ＭＰＣ［ｊ，１］乃至回路ＭＰＣ［ｊ，ｍ］のそれぞれの端子ｓｔは、配線ＳＷＬ［ｊ］に電気的に接続されている。配線ＳＷＬ［ｊ］は、図１０における配線ＳＷＬに相当し、図１１では、配線ＳＷＬ［１］と配線ＳＷＬ［ｎ］が図示されている。また、回路ＭＰＣ［ｊ，１］乃至回路ＭＰＣ［ｊ，ｍ］のそれぞれの端子ｓｔｍは、配線ＳＷＬｍ［ｊ］に電気的に接続されている。配線ＳＷＬｍ［ｊ］は、図１０における配線ＳＷＬｍに相当し、図１１では、配線ＳＷＬｍ［１］と配線ＳＷＬｍ［ｎ］が図示されている。更に、回路ＭＰＣ［１，ｉ］乃至回路ＭＰＣ［ｎ，ｉ］のそれぞれの端子ｗｔは、配線ＤＬ［ｉ］に電気的に接続されている。配線ＤＬ［ｉ］は、図１０における配線ＤＬに相当し、図１１では、配線ＤＬ［１］と配線ＤＬ［ｍ］が図示されている。
【0228】
つまり、演算回路１２０は、回路ＭＰＣが有する２個の保持部ＨＣＡに保持するための電位を別々の配線で入力し、トランジスタＴｒ０３及びトランジスタＴｒ０３ｍのオン状態とオフ状態の切り替えを１本の配線で行う構成であり、演算回路１３０は、回路ＭＰＣが有する２個の保持部ＨＣＡに保持するための電位を１本の配線で入力し、トランジスタＴｒ０３及びトランジスタＴｒ０３ｍのオン状態とオフ状態の切り替えを別々の配線で行う構成となっている。
【0229】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0230】
（実施の形態３）
本実施の形態では、実施の形態１で説明した回路ＭＰＣの別の構成例について説明する。
本実施の形態では、実施の形態１で説明した回路ＭＰＣの別の構成例について説明する。
【0231】
図１２（Ａ）に示す回路ＭＰＣは、回路ＳＤＩＮＶと、インバータ回路ＩＮＶ７、インバータ回路ＩＮＶ８と、を有する。
【0232】
回路ＳＤＩＮＶは２つの入力端子と、２つの出力端子と、を有する。回路ＳＤＩＮＶの２つの入力端子の一方は、端子ｉｎｐに電気的に接続され、回路ＳＤＩＮＶの２つの入力端子の他方は、端子ｉｎｎに電気的に接続されている。回路ＳＤＩＮＶの２つの出力端子の一方は、インバータ回路ＩＮＶ７の入力端子に電気的に接続され、回路ＳＤＩＮＶの２つの出力端子の他方は、インバータ回路ＩＮＶ８の入力端子に電気的に接続されている。インバータ回路ＩＮＶ７の出力端子は、端子ｏｕｔｐに電気的に接続され、インバータ回路ＩＮＶ８の出力端子は、端子ｏｕｔｎに電気的に接続されている。また、回路ＭＰＣの端子ｗｔと、端子ｘｔと、は回路ＳＤＩＮＶに電気的に接続されている。
【0233】
回路ＳＤＩＮＶは、回路ＭＰＣにおける、端子ｉｎｐ又は端子ｉｎｎに入力された信号の出力先をインバータ回路ＩＮＶ７の入力端子又はインバータ回路ＩＮＶ８の出力端子のどちらか一方に選択する機能を有する。また、回路ＳＤＩＮＶは、端子ｘｔに電気的に接続され、端子ｘｔに入力される信号（図１（Ａ）における信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１））に応じて、当該出力先を定めることができる。
【0234】
また、図１２（Ａ）の回路ＭＰＣは、信号が端子ｉｎｐに入力されてから端子ｏｕｔｐ又は端子ｏｕｔｎの一方から出力するまでの入出力時間を可変する機能と、信号が端子ｉｎｎに入力されてから端子ｏｕｔｐ又は端子ｏｕｔｎの他方から出力するまでの入出力時間を可変する機能を有する。それぞれの入出力時間は、端子ｗｔに入力される信号（重み係数ｗ１
（ｋ－１）
ｊ
（ｋ）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ））によって定めることができる。
【0235】
ところで、図１２（Ａ）の回路ＭＰＣにおいて、回路ＳＤＩＮＶは、保持部ＨＣＣを有する。保持部ＨＣＣは、端子ｗｔから入力された当該信号に応じた電位を保持する機能を有し、回路ＭＰＣは、当該電位に応じて上述した入出力時間を可変することができる。また、保持部ＨＣＣは、電位を保持する機能ではなく、端子ｗｔから入力された当該信号に応じて抵抗値などのパラメータを設定及び保持する機能を有することで、当該パラメータに応じて上述した入出力時間を可変することができる。
【0236】
インバータ回路ＩＮＶ７及びインバータ回路ＩＮＶ８は、実施の形態１で説明したインバータ回路ＩＮＶ１及びインバータ回路ＩＮＶ２と同様に、入力された信号の反転信号を出力する機能を有する。また、図１２（Ａ）の回路ＭＰＣにおいて、回路ＳＤＩＮＶは、インバータ回路を一又は複数有してもよい。回路ＳＤＩＮＶがインバータ回路を有することによって、図１２（Ａ）の回路ＭＰＣは、端子ｉｎｐに入力された信号を補正して、端子ｏｕｔｐ又は端子ｏｕｔｎの一方に出力し、端子ｉｎｎに入力された信号を補正して、端子ｏｕｔｐ又は端子ｏｕｔｎの他方に出力する回路としても機能する。なお、回路ＭＰＣに含まれるインバータ回路の数は、２個に限定されない。ただし、入力と同じ論理値で出力するほうが回路を構成しやすいため、インバータ回路の数は０を含まない偶数個であることが望ましい。
【0237】
なお、図１２（Ａ）の回路ＭＰＣは、状況に応じて、その回路構成を変更してもよい。例えば、図１２（Ａ）の回路ＭＰＣに含まれるインバータ回路として、代わりに論理回路、信号変換回路（アナログデジタル変換回路、デジタルアナログ変換回路など）、電位レベル変換回路などを用いて増幅回路を構成してもよい。
【0238】
また、例えば、図１２（Ｂ）に示すとおり、インバータ回路ＩＮＶ７及びインバータ回路ＩＮＶ８を設ける場所を変更してもよい。図１２（Ｂ）の回路ＭＰＣでは、インバータ回路ＩＮＶ７の入力端子が端子ｉｎｐに電気的に接続され、インバータ回路ＩＮＶ７の出力端子が回路ＳＤＩＮＶの２つある入力端子の一方に電気的に接続され、回路ＳＤＩＮＶの２つある出力端子の一方が端子ｏｕｔｐに電気的に接続され、インバータ回路ＩＮＶ８の入力端子が端子ｉｎｎに電気的に接続され、インバータ回路ＩＮＶ８の出力端子が回路ＳＤＩＮＶの２つある入力端子の他方に電気的に接続され、回路ＳＤＩＮＶの２つある出力端子の他方が端子ｏｕｔｎに電気的に接続されている。
【0239】
＜構成例１＞
図１２（Ａ）の回路ＭＰＣの具体的な構成例を図１３に示す。図１３に示す回路ＭＰＣが有する回路ＳＤＩＮＶは、トランジスタＴｒ３１乃至トランジスタＴｒ３４と、インバータ回路ＩＮＶ１５と、インバータ回路ＩＮＶ１６と、インバータ回路ＩＮＶ２１と、を有する。また、図１２（Ａ）の回路ＳＤＩＮＶが有する保持部ＨＣＣは、図１３では、保持部ＨＣＣａと保持部ＨＣＣｂとして図示している。保持部ＨＣＣａは、トランジスタＴｒ２５ａと、容量素子Ｃ１１ａと、を有し、保持部ＨＣＣｂは、トランジスタＴｒ２５ｂと、容量素子Ｃ１１ｂと、を有する。
図１２（Ａ）の回路ＭＰＣの具体的な構成例を図１３に示す。図１３に示す回路ＭＰＣが有する回路ＳＤＩＮＶは、トランジスタＴｒ３１乃至トランジスタＴｒ３４と、インバータ回路ＩＮＶ１５と、インバータ回路ＩＮＶ１６と、インバータ回路ＩＮＶ２１と、を有する。また、図１２（Ａ）の回路ＳＤＩＮＶが有する保持部ＨＣＣは、図１３では、保持部ＨＣＣａと保持部ＨＣＣｂとして図示している。保持部ＨＣＣａは、トランジスタＴｒ２５ａと、容量素子Ｃ１１ａと、を有し、保持部ＨＣＣｂは、トランジスタＴｒ２５ｂと、容量素子Ｃ１１ｂと、を有する。
【0240】
トランジスタＴｒ３１乃至トランジスタＴｒ３４のそれぞれは、バックゲートを有する。また、トランジスタＴｒ３１乃至トランジスタＴｒ３４としては、先の実施の形態で説明したＯＳトランジスタであることが好ましい。また、トランジスタＴｒ３１乃至トランジスタＴｒ３４のそれぞれは、Ｓｉトランジスタとしてもよい。
【0241】
インバータ回路ＩＮＶ１５の入力端子は、端子ｉｎｐに電気的に接続され、インバータ回路ＩＮＶ１５の出力端子は、インバータ回路ＩＮＶ７の入力端子に電気的に接続され、インバータ回路ＩＮＶ１５の高電源電位入力端子は、配線ＶＤＤＬに電気的に接続され、インバータ回路ＩＮＶ１５の低電源電位入力端子は、トランジスタＴｒ３１の第１端子と、トランジスタＴｒ３３の第１端子と、に電気的に接続されている。インバータ回路ＩＮＶ１６の入力端子は、端子ｉｎｎに電気的に接続され、インバータ回路ＩＮＶ１６の出力端子は、インバータ回路ＩＮＶ８の入力端子に電気的に接続され、インバータ回路ＩＮＶ１６の高電源電位入力端子は、配線ＶＤＤＬに電気的に接続され、インバータ回路ＩＮＶ１６の低電源電位入力端子は、トランジスタＴｒ３２の第１端子と、トランジスタＴｒ３４の第１端子と、に電気的に接続されている。
【0242】
トランジスタＴｒ３１の第２端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＴｒ３１のバックゲートは、保持部ＨＣＣａに電気的に接続されている。トランジスタＴｒ３２の第２端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＴｒ３２のバックゲートは、保持部ＨＣＣｂに電気的に接続されている。トランジスタＴｒ３３の第２端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＴｒ３３のバックゲートは、保持部ＨＣＣｂに電気的に接続されている。トランジスタＴｒ３４の第２端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＴｒ３４のバックゲートは、保持部ＨＣＣａに電気的に接続されている。
【0243】
保持部ＨＣＣａにおいて、トランジスタＴｒ２５ａの第１端子は、容量素子Ｃ１１ａの第１端子と、トランジスタＴｒ３１のバックゲートと、トランジスタＴｒ３４のバックゲートと、に電気的に接続され、トランジスタＴｒ２５ａの第２端子は、端子ｗｔを介して、配線ＤＬａに電気的に接続され、トランジスタＴｒ２５ａのゲートは、配線ＳＬ０３に電気的に接続されている。容量素子Ｃ１１ａの第２端子は、配線ＶＬに電気的に接続されている。
【0244】
保持部ＨＣＣｂにおいて、トランジスタＴｒ２５ｂの第１端子は、容量素子Ｃ１１ｂの第１端子と、トランジスタＴｒ３２のバックゲートと、トランジスタＴｒ３３のバックゲートと、に電気的に接続され、トランジスタＴｒ２５ｂの第２端子は、端子ｗｔｓを介して、配線ＤＬｂに電気的に接続され、トランジスタＴｒ２５ｂのゲートは、配線ＳＬ０３に電気的に接続されている。容量素子Ｃ１１ｂの第２端子は、配線ＶＬに電気的に接続されている。
【0245】
なお、本明細書などに記載のバックゲートを有するトランジスタにおいて、ゲートとバックゲートの電気的な接続を入れ換えてもよい。例えば、図１３において、トランジスタＴｒ３１のゲートは端子ｘｔに電気的に接続され、トランジスタＴｒ３１のバックゲートは保持部ＨＣＣａに電気的に接続されているが、トランジスタＴｒ３１のゲートに保持部ＨＣＣａを電気的に接続し、トランジスタＴｒ３１のバックゲートに端子ｘｔを電気的に接続してもよい。また、ゲートとバックゲートの電気的な接続の入れ換えは、トランジスタＴｒ３１乃至トランジスタＴｒ３４の全てに対して行ってもよいし、トランジスタＴｒ３１乃至トランジスタＴｒ３４の一部に対して行ってもよい。そのため、例えば、トランジスタＴｒ３１、トランジスタＴｒ３４のそれぞれのゲートに保持部ＨＣＣａを電気的に接続し、トランジスタＴｒ３２、トランジスタＴｒ３３のそれぞれのゲートに保持部ＨＣＣｂを電気的に接続し、トランジスタＴｒ３１のバックゲートとトランジスタＴｒ３２のバックゲートとに端子ｘｔを電気的に接続し、トランジスタＴｒ３３のバックゲートとトランジスタＴｒ３４のバックゲートとにインバータ回路ＩＮＶ２１の出力端子を電気的に接続してもよい。また、例えば、トランジスタＴｒ３１、トランジスタＴｒ３３、トランジスタＴｒ３４のそれぞれのゲート、バックゲートの電気的な接続を入れ換えず、トランジスタＴｒ３２のゲートに保持部ＨＣＣｂを電気的に接続し、トランジスタＴｒ３２のバックゲートに端子ｘｔを電気的に接続してもよい。
【0246】
【0247】
配線ＶＳＳＬは、実施の形態１で説明した配線ＶＳＳＬと同様に、低レベル電位である電圧ＶＳＳを供給する電圧線として機能する。また、配線ＶＬは、実施の形態１で説明した配線ＶＬと同様に、定電圧を供給する電圧線として機能し、当該定電圧としては、ＶＤＤ、ＶＳＳ、又は接地電位などとすることができる。
【0248】
保持部ＨＣＣａは、端子ｗｔから入力された信号に応じた電位を保持する機能を有し、保持部ＨＣＣｂは、端子ｗｔｓから入力された信号に応じた電位を保持する機能を有する。つまり、端子ｗｔに電気的に接続されている配線ＤＬａは、保持部ＨＣＣａに保持する電位を供給する信号線として機能し、端子ｗｔｓに電気的に接続されている配線ＤＬｂは、保持部ＨＣＣｂに保持する電位を供給する信号線として機能する。なお、保持部ＨＣＣａ、保持部ＨＣＣｂに保持する電位としては、例えば、デジタル値を示す高レベル電位又は低レベル電位、又はアナログ値を示す電位とすることができる。
【0249】
保持部ＨＣＣａに含まれているトランジスタＴｒ２５ａはスイッチング素子として機能し、配線ＳＬ０３からトランジスタＴｒ２５ａのゲートに電位を印加することによって、トランジスタＴｒ２５ａをオン状態又はオフ状態にすることができる。同様に、保持部ＨＣＣｂに含まれているトランジスタＴｒ２５ｂはスイッチング素子として機能し、配線ＳＬ０３からトランジスタＴｒ２５ｂのゲートに電位を印加することによって、トランジスタＴｒ２５ｂをオン状態又はオフ状態にすることができる。
【0250】
配線ＳＬ０３に高レベル電位を与えて、トランジスタＴｒ２５ａ及びトランジスタＴｒ２５ｂをオン状態にすることによって、端子ｗｔと容量素子Ｃ１１ａの第１端子との間は導通状態となり、端子ｗｔｓと容量素子Ｃ１１ｂの第１端子との間は導通状態となる。このとき、回路ＭＰＣは端子ｗｔ及び端子ｗｔｓからそれぞれ信号を受信することで、それぞれの信号に応じた電位を容量素子Ｃ１１ａ及び容量素子Ｃ１１ｂの第１端子に書き込むことができる。そして、それぞれの電位を容量素子Ｃ１１ａ及び容量素子Ｃ１１ｂの第１端子に書き込んだ後に、配線ＳＬ０３に低レベル電位を与えて、トランジスタＴｒ２５ａ及びトランジスタＴｒ２５ｂをオフ状態にすることによって、保持部ＨＣＣａ及び保持部ＨＣＣｂにそれぞれ送られた電位を保持することができる。
【0251】
なお、保持部ＨＣＣａ及び保持部ＨＣＣｂに長時間、電位の保持を行う場合、トランジスタＴｒ２５ａ、トランジスタＴｒ２５ｂは、オフ電流が非常に小さいＯＳトランジスタを適用するのが好ましい。また、トランジスタＴｒ２５ａ及びトランジスタＴｒ２５ｂは、図１３に示すとおり、バックゲートを有するトランジスタとしてもよい。図１３では、トランジスタＴｒ２５ａ及びトランジスタＴｒ２５ｂのバックゲートの詳細な電気的接続を図示していないが、例えば、トランジスタＴｒ２５ａ（トランジスタＴｒ２５ｂ）のバックゲートとゲートとを電気的に接続することによって、トランジスタＴｒ２５ａ（トランジスタＴｒ２５ｂ）のオン電流を大きくすることができる。また、例えば、トランジスタＴｒ２５ａ（トランジスタＴｒ２５ｂ）のバックゲートに、しきい値電圧を高くするような電圧を与える配線を電気的に接続することによって、トランジスタＴｒ２５ａ（トランジスタＴｒ２５ｂ）のオフ電流を小さくすることができる。なお、トランジスタＴｒ２５ａ、トランジスタＴｒ２５ｂはバックゲートを有さなくてもよい。
【0252】
なお、端子ｗｔには、実施の形態１の説明と同様に、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位が、信号として入力される。当該電位としては、低レベル電位や高レベル電位などの２値を示す電位、又はアナログ値の電位などとすることができる。一方、端子ｗｔｓには、中間電位が、信号として入力される。当該中間電位としては、低レベル電位を超えて高レベル電位未満の電位とすることができる。つまり、端子ｗｔｓに入力される中間電位は、端子ｗｔに入力される電位における基準電位として考えることができる。そのため、配線ＤＬａは、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位を供給する配線とし、配線ＤＬｂは、中間電位を供給する配線とすればよい。
【0253】
端子ｘｔには、実施の形態１の説明と同様に、信号ｘｉ
（ｋ－１）に相当する電位が、信号として入力される。信号ｘｉ
（ｋ－１）は、低レベル電位、又は高レベル電位の信号とすることができる。
【0254】
なお、図１２（Ａ）の回路ＭＰＣは、図１３の回路ＭＰＣの回路構成に限定されず、状況に応じて、図１３の回路ＭＰＣの回路構成を変更してもよい。例えば、図１４に示すとおり、図１３の回路ＭＰＣの回路ＳＤＩＮＶのインバータ回路ＩＮＶ２１を設けない構成としてもよい。この場合、図１４の回路ＭＰＣには、新たに端子ｘｔｂが設けられており、端子ｘｔｂに配線ＸＬＢが電気的に接続されている構成となっている。配線ＸＬＢには、配線ＸＬに供給される信号の反転信号が入力されることで、図１４の回路ＭＰＣは、図１３の回路ＭＰＣと同様の動作を行うことができる。
【0255】
また、例えば、図１２（Ａ）の回路ＭＰＣとして、図１５に示す回路ＭＰＣを適用することができる。図１５に示す回路ＭＰＣは図１３の回路ＭＰＣの配線の電気的な接続を変更した構成となっており、保持部ＨＣＣａのトランジスタＴｒ２５ａのゲートには配線ＳＬ０３ａが電気的に接続され、保持部ＨＣＣｂのトランジスタＴｒ２５ｂのゲートには配線ＳＬ０３ｂが電気的に接続され、端子ｗｔ及び端子ｗｔｓには配線ＤＬが電気的に接続されている。つまり、図１５の回路ＭＰＣは、図１３の回路ＭＰＣの配線ＤＬａと配線ＤＬｂとを共有し、配線ＳＬ０３を配線ＳＬ０３ａと配線ＳＬ０３ｂとに分けた構成となっている。図１５の回路ＭＰＣの保持部ＨＣＣａ、保持部ＨＣＣｂのそれぞれに異なる電位を書き込む場合、端子ｗｔ及び端子ｗｔｓには配線ＤＬが電気的に接続されているため、同時に書き込むことはできない。そのため、図１５の回路ＭＰＣは、配線ＳＬ０３ａと配線ＳＬ０３ｂとによって、トランジスタＴｒ２５ａ又はトランジスタＴｒ２５ｂの一方をオン状態にし、他方をオフ状態にして、保持部ＨＣＣａ又は保持部ＨＣＣｂの一方に配線ＤＬの電位を書き込む構成となっている。
【0256】
なお、図１５に示すトランジスタＴｒ２５ａ及びトランジスタＴｒ２５ｂにおいて、バックゲートを図示していないが、図１３に示すトランジスタＴｒ２５ａ及びトランジスタＴｒ２５ｂのとおり、バックゲートを有してもよい。また、特に断らない場合に限り、本明細書などに記載されるトランジスタのバックゲートの有無については、限定しないものとする。例えば、図面において、トランジスタにバックゲートが図示されていない場合であっても、当該トランジスタはバックゲートを有する構造とすることができる。
【0257】
また、例えば、図１２（Ａ）の回路ＭＰＣとして、図１６に示す回路ＭＰＣを適用することができる。図１６の回路ＭＰＣは、インバータ回路ＩＮＶ１５の高電源電位入力端子にトランジスタＴｒ３１の第１端子と、トランジスタＴｒ３３の第１端子と、を電気的に接続し、インバータ回路ＩＮＶ１６の高電源電位入力端子にトランジスタＴｒ３２の第１端子と、トランジスタＴｒ３４の第１端子と、を電気的に接続した構成となっている。図１３では、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６のそれぞれの低電源電位入力端子にトランジスタを電気的に接続した構成としたが、図１６の回路ＭＰＣのとおり、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６のそれぞれの高電源電位入力端子にトランジスタを電気的に接続することができる。そのため、本明細書などにおいて、「低電源電位入力端子」という用語は、配線ＶＳＳＬと配線ＶＤＤＬとを適切に入れ換えることによって、「高電源電位入力端子」という用語に置き換えることができる。また、「低電源電位入力端子」、「高電源電位入力端子」の一方、又は双方を「電源電位入力端子」と呼称する場合がある。
【0258】
また、このとき、トランジスタＴｒ３１乃至トランジスタＴｒ３４としては、例えば、図１２（Ａ）の説明のとおり、ＯＳトランジスタを適用することができる。また、例えば、トランジスタＴｒ３１乃至トランジスタＴｒ３４としては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のｐチャネル型トランジスタを適用することができる（図示しない）。特に、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６の高電源電位入力端子側にｎチャネル型トランジスタを電気的に接続する場合、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６の高電源電位入力端子には、高レベル電位ＶＤＤよりも低い電圧（正確には高レベル電位ＶＤＤからｎチャネル型トランジスタのしきい値電圧を引いた電圧）が入力される場合があるため、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６の高電源電位入力端子側に接続するトランジスタは、ｐチャネル型トランジスタであることが好ましい。
【0259】
また、例えば、図１２（Ａ）の回路ＭＰＣとして、図１７に示す回路ＭＰＣを適用することができる。図１７の回路ＭＰＣは、図１３の回路ＭＰＣに含まれるインバータ回路ＩＮＶ７、インバータ回路ＩＮＶ８、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６のそれぞれを論理回路ＬＧＣ７、論理回路ＬＧＣ８、論理回路ＬＧＣ１５、論理回路ＬＧＣ１６に置き換えた構成となっている。論理回路ＬＧＣ７、論理回路ＬＧＣ８、論理回路ＬＧＣ１５、論理回路ＬＧＣ１６は、それぞれの回路に入力された信号に対する反転信号を生成して出力する機能を有し、その一例が先述したインバータ回路ＩＮＶ７、インバータ回路ＩＮＶ８、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６となっている。論理回路ＬＧＣ７、論理回路ＬＧＣ８、論理回路ＬＧＣ１５、論理回路ＬＧＣ１６に適用できる回路としては、インバータ回路以外では、例えば、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、又はこれらを組み合わせた回路などとすることができる。論理回路ＬＧＣ７、論理回路ＬＧＣ８、論理回路ＬＧＣ１５、論理回路ＬＧＣ１６として、ＮＡＮＤ回路を適用する場合、ＮＡＮＤ回路の２入力端子の一方に固定電位として高レベル電位を入力することで、ＮＡＮＤ回路をインバータ回路として機能することができる。また、論理回路ＬＧＣ７、論理回路ＬＧＣ８、論理回路ＬＧＣ１５、論理回路ＬＧＣ１６として、ＮＯＲ回路を適用する場合、ＮＯＲ回路の２入力端子の一方に固定電位として低レベル電位を入力することで、ＮＯＲ回路をインバータ回路として機能することができる。また、論理回路ＬＧＣ７、論理回路ＬＧＣ８、論理回路ＬＧＣ１５、論理回路ＬＧＣ１６として、ＸＯＲ回路を適用する場合、ＸＯＲ回路の２入力端子の一方に固定電位として高レベル電位を入力することで、ＸＯＲ回路をインバータ回路として機能することができる。
【0260】
上述の通り、インバータ回路ＩＮＶ７、インバータ回路ＩＮＶ８、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６は、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、又はこれらを組み合わせた回路などの論理回路に置き換えることができる。そのため、本明細書などにおいて、「インバータ回路」という用語は、広義的に「論理回路」と呼称することができる。
【0261】
＜＜演算動作＞＞
次に、図１３の回路ＭＰＣを図１（Ａ）の演算回路１１０に適用した場合の動作例について説明する。なお、本動作例では、図１（Ａ）の演算回路１１０の回路ＭＰＣ［ｉ］について着目して説明する。なお、実施の形態１の説明と内容が重複する箇所については、省略する。
次に、図１３の回路ＭＰＣを図１（Ａ）の演算回路１１０に適用した場合の動作例について説明する。なお、本動作例では、図１（Ａ）の演算回路１１０の回路ＭＰＣ［ｉ］について着目して説明する。なお、実施の形態１の説明と内容が重複する箇所については、省略する。
【0262】
初期動作として、端子ｘｔには、信号ｘｉ
（ｋ－１）に相当する電位が入力される。これによって、トランジスタＴｒ３１乃至トランジスタＴｒ３４のそれぞれは、信号ｘｉ
（ｋ－１）に相当する電位に応じて、オン状態又はオフ状態となる。
【0263】
また、配線ＤＬａには重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位が入力され、配線ＤＬｂには中間電位が入力される。その後、配線ＳＬ０３に高レベル電位を印加して、トランジスタＴｒ２５ａ、及びトランジスタＴｒ２５ｂをオン状態にする。この動作によって、配線ＤＬａから、端子ｗｔを介して、容量素子Ｃ１１ａの第１端子に重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位が書き込まれ、配線ＤＬｂから、端子ｗｔｓを介して、容量素子Ｃ１１ｂの第１端子に中間電位が書き込まれる。このため、トランジスタＴｒ３１及びトランジスタＴｒ３４のしきい値電圧は、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に応じて変動し、トランジスタＴｒ３２及びトランジスタＴｒ３３のしきい値電圧は、中間電位に応じて変動する。最後に、配線ＳＬ０３に低レベル電位を印加して、トランジスタＴｒ２５ａ、及びトランジスタＴｒ２５ｂをオフ状態にすることによって、容量素子Ｃ１１ａの第１端子及び容量素子Ｃ１１ｂの第１端子のそれぞれの電位を保持することができる。
【0264】
初期動作の後に、回路ＭＰＣ［ｉ］（ここでのｉは１以上ｍ以下の整数とする。）の端子ｉｎｐに信号Ｓｐ［ｉ－１］、また端子ｉｎｎに信号Ｓｎ［ｉ－１］が入力されることで、回路ＭＰＣ［ｉ］において演算動作が開始される。特に、ｉが１である場合、信号Ｓｐ［０］、Ｓｎ［０］のそれぞれは、時間差がほぼ無く（ほぼ同時に）、回路ＭＰＣ［１］の端子ｉｎｐ、端子ｉｎｎに入力されるものとする。また、ｉが２以上であるとき、信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］は、回路ＭＰＣ［ｉ－１］から出力されているため、互いに時間差が生じていることがある。なお、演算動作の説明では、便宜的に、信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］は、時間差がほぼ無く（ほぼ同時に）、回路ＭＰＣ［ｉ］の端子ｉｎｐ、端子ｉｎｎに入力されるものとする。
【0265】
〔条件１〕
重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が高レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が高レベル電位である場合を考える。
重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が高レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が高レベル電位である場合を考える。
【0266】
このとき、トランジスタＴｒ３１及びトランジスタＴｒ３２のそれぞれがオン状態となり、トランジスタＴｒ３３及びトランジスタＴｒ３４のそれぞれがオフ状態となるため、インバータ回路ＩＮＶ１５への低電源電位は、トランジスタＴｒ３１を介して、配線ＶＳＳＬから与えられ、インバータ回路ＩＮＶ１６への低電源電位は、トランジスタＴｒ３２を介して、配線ＶＳＳＬから与えられることになる。
【0267】
また、トランジスタＴｒ３１のバックゲートには高レベル電位が印加され、トランジスタＴｒ３２のバックゲートには中間電位が印加されているため、トランジスタＴｒ３１のソース－ドレイン間の電流量は、トランジスタＴｒ３２のソース－ドレイン間の電流量よりも大きくなる。そのため、インバータ回路ＩＮＶ１５の入力端子から出力端子への信号の伝達速度は、インバータ回路ＩＮＶ１６の入力端子から出力端子への伝達速度よりも速くなる。したがって、端子ｉｎｐ及び端子ｉｎｎに同時に信号が入力された場合、端子ｉｎｐに入力された信号が先に端子ｏｕｔｐに出力され、端子ｉｎｎに入力された信号はその後に端子ｏｕｔｎに出力される。
【0268】
端子ｏｕｔｐからの出力信号は、端子ｏｕｔｎからの出力信号よりも速く出力されるため、本条件における回路ＭＰＣ［ｉ］のタイミングチャートは図７（Ａ）のタイミングチャートと同様にみなすことができる。時刻Ｔ２に端子ｏｕｔｐの電位が高レベル電位となり、その後の時刻Ｔ３に端子ｏｕｔｎの電位が高レベル電位となる。つまり、時刻Ｔ２に端子ｏｕｔｐから出力信号としてＳｐ［ｉ］が出力され、時刻Ｔ３に端子ｏｕｔｎから出力信号としてＳｎ［ｉ］が出力される。
【0269】
なお、図１３の回路ＭＰＣは、実施の形態１で説明した図２（Ａ）の回路ＭＰＣと異なり、切り替え回路ＳＣを有していないため、信号の出力先の切り替えを表している図７（Ａ）の曲線の矢印は、図１３の回路ＭＰＣの駆動を考える場合においては、無視してもよい。また、後述の条件２乃至条件４についても、同様に、図７（Ｂ）乃至（Ｄ）のそれぞれの曲線の矢印を無視してもよい。
【0270】
〔条件２〕
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が低レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が高レベル電位である場合を考える。
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が低レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が高レベル電位である場合を考える。
【0271】
このとき、トランジスタＴｒ３１及びトランジスタＴｒ３２のそれぞれがオン状態となり、トランジスタＴｒ３３及びトランジスタＴｒ３４のそれぞれがオフ状態となるため、インバータ回路ＩＮＶ１５への低電源電位は、トランジスタＴｒ３１を介して、配線ＶＳＳＬから与えられ、インバータ回路ＩＮＶ１６への低電源電位は、トランジスタＴｒ３２を介して、配線ＶＳＳＬから与えられることになる。
【0272】
また、トランジスタＴｒ３１のバックゲートには低レベル電位が印加され、トランジスタＴｒ３２のバックゲートには中間電位が印加されているため、トランジスタＴｒ３１のソース－ドレイン間の電流量は、トランジスタＴｒ３２のソース－ドレイン間の電流量よりも小さくなる。そのため、インバータ回路ＩＮＶ１５の入力端子から出力端子への信号の伝達速度は、インバータ回路ＩＮＶ１６の入力端子から出力端子への信号の伝達速度よりも遅くなる。したがって、端子ｉｎｐ及び端子ｉｎｎに同時に信号が入力された場合、端子ｉｎｎに入力された信号が先に端子ｏｕｔｎに出力され、端子ｉｎｐに入力された信号はその後に端子ｏｕｔｐに出力される。
【0273】
端子ｏｕｔｐからの出力信号は、端子ｏｕｔｎからの出力信号よりも遅く出力されるため、本条件における回路ＭＰＣ［ｉ］のタイミングチャートは図７（Ｂ）のタイミングチャートと同様にみなすことができる。時刻Ｔ３に端子ｏｕｔｎの電位が高レベル電位となり、その後の時刻Ｔ４に端子ｏｕｔｐの電位が高レベル電位となる。つまり、時刻Ｔ３に端子ｏｕｔｎから出力信号としてＳｎ［ｉ］が出力され、時刻Ｔ４に端子ｏｕｔｐから出力信号としてＳｐ［ｉ］が出力される。
【0274】
〔条件３〕
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が高レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が低レベル電位である場合を考える。
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が高レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が低レベル電位である場合を考える。
【0275】
このとき、トランジスタＴｒ３１及びトランジスタＴｒ３２のそれぞれがオフ状態となり、トランジスタＴｒ３３及びトランジスタＴｒ３４のそれぞれがオン状態となるため、インバータ回路ＩＮＶ１５への低電源電位は、トランジスタＴｒ３３を介して、配線ＶＳＳＬから与えられ、インバータ回路ＩＮＶ１６への低電源電位は、トランジスタＴｒ３４を介して、配線ＶＳＳＬから与えられることになる。
【0276】
また、トランジスタＴｒ３４のバックゲートには高レベル電位が印加され、トランジスタＴｒ３３のバックゲートには中間電位が印加されているため、トランジスタＴｒ３４のソース－ドレイン間の電流量は、トランジスタＴｒ３３のソース－ドレイン間の電流量よりも大きくなる。そのため、インバータ回路ＩＮＶ１６の入力端子から出力端子への信号の伝達速度は、インバータ回路ＩＮＶ１５の入力端子から出力端子への信号の伝達速度よりも速くなる。したがって、端子ｉｎｐ及び端子ｉｎｎに同時に信号が入力された場合、端子ｉｎｎに入力された信号が先に端子ｏｕｔｎに出力され、端子ｉｎｐに入力された信号はその後に端子ｏｕｔｐに出力される。
【0277】
端子ｏｕｔｐからの出力信号は、端子ｏｕｔｎからの出力信号よりも遅く出力されるため、本条件における回路ＭＰＣ［ｉ］のタイミングチャートは図７（Ｃ）のタイミングチャートと同様にみなすことができる。時刻Ｔ２に端子ｏｕｔｎの電位が高レベル電位となり、その後の時刻Ｔ３に端子ｏｕｔｐの電位が高レベル電位となる。つまり、時刻Ｔ２に端子ｏｕｔｎから出力信号としてＳｎ［ｉ］が出力され、時刻Ｔ３に端子ｏｕｔｐから出力信号としてＳｐ［ｉ］が出力される。
【0278】
〔条件４〕
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が低レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が低レベル電位である場合を考える。
また、重み係数ｗｉ （ｋ－１） ｊ （ｋ）に相当する電位が低レベル電位であり、かつ信号ｘｉ （ｋ－１）に相当する電位が低レベル電位である場合を考える。
【0279】
このとき、トランジスタＴｒ３１及びトランジスタＴｒ３２のそれぞれがオフ状態となり、トランジスタＴｒ３３及びトランジスタＴｒ３４のそれぞれがオン状態となるため、インバータ回路ＩＮＶ１５への低電源電位は、トランジスタＴｒ３３を介して、配線ＶＳＳＬから与えられ、インバータ回路ＩＮＶ１６への低電源電位は、トランジスタＴｒ３４を介して、配線ＶＳＳＬから与えられることになる。
【0280】
また、トランジスタＴｒ３４のバックゲートには低レベル電位が印加され、トランジスタＴｒ３３のバックゲートには中間電位が印加されているため、トランジスタＴｒ３４のソース－ドレイン間の電流量は、トランジスタＴｒ３３のソース－ドレイン間の電流量よりも小さくなる。そのため、インバータ回路ＩＮＶ１６の入力端子から出力端子への信号の伝達速度は、インバータ回路ＩＮＶ１５の入力端子から出力端子への信号の伝達速度よりも遅くなる。したがって、端子ｉｎｐ及び端子ｉｎｎに同時に信号が入力された場合、端子ｉｎｐに入力された信号が先に端子ｏｕｔｐに出力され、端子ｉｎｎに入力された信号はその後に端子ｏｕｔｎに出力される。
【0281】
端子ｏｕｔｐからの出力信号は、端子ｏｕｔｎからの出力信号よりも速く出力されるため、本条件における回路ＭＰＣ［ｉ］のタイミングチャートは図７（Ｄ）のタイミングチャートと同様にみなすことができる。時刻Ｔ３に端子ｏｕｔｐの電位が高レベル電位となり、その後の時刻Ｔ４に端子ｏｕｔｎの電位が高レベル電位となる。つまり、時刻Ｔ３に端子ｏｕｔｐから出力信号としてＳｐ［ｉ］が出力され、時刻Ｔ４に端子ｏｕｔｎから出力信号としてＳｎ［ｉ］が出力される。
【0282】
上述の条件１乃至条件４において、端子ｏｕｔｎから信号Ｓｎ［ｉ］が出力される時間を基準とした、端子ｏｕｔｐから信号Ｓｐ［ｉ］が出力される時間差Ｔ［ｉ］は、実施の形態１の演算動作の例の説明と同様に、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位と、信号ｘｉ
（ｋ－１）に相当する電位と、に応じて決まる。具体的には、トランジスタＴｒ３１及びトランジスタＴｒ３４のゲートに印加する電位（信号ｘｉ
（ｋ－１）に相当する電位）の範囲を－０．８Ｖ以上２．５Ｖ以下として、トランジスタＴｒ３１及びトランジスタＴｒ３４を動作させる場合、トランジスタＴｒ３１及びトランジスタＴｒ３４のバックゲートに与える重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位は、例えば、高レベル電位としては１．５Ｖ以上の電位を与えればよく、低レベル電位としては１．５Ｖ未満の電位を与えればよい。また、トランジスタＴｒ３２及びトランジスタＴｒ３３のゲートに印加する電位（信号ｘｉ
（ｋ－１）に相当する電位）の範囲を－０．８Ｖ以上２．５Ｖ以下として、トランジスタＴｒ３２及びトランジスタＴｒ３３を動作させる場合、トランジスタＴｒ３２及びトランジスタＴｒ３３のバックゲートに与える中間電位は、例えば、トランジスタＴｒ３１及びトランジスタＴｒ３４のバックゲートに与えることができる低レベル電位と高レベル電位との間の電位とすればよい。また、時間差Ｔ［ｉ］と、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）及び信号ｘｉ
（ｋ－１）と、の関係については、実施の形態１の演算動作の例の説明を参酌する。
【0283】
なお、上述の条件１乃至条件４において、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位を高レベル電位又は低レベル電位として説明したが、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位は高レベル電位及び低レベル電位以外のアナログ値としてもよい。
【0284】
上記のとおり、回路ＭＰＣ［ｉ］は、回路ＭＰＣ［ｉ］に信号Ｓｐ［ｉ－１］、Ｓｎ［ｉ－１］が入力されることで、重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位と、信号ｘｉ
（ｋ－１）に相当する電位と、に応じた時間差Ｔ［ｉ］は、２つの信号Ｓｐ［ｉ］、Ｓｎ［ｉ］に反映されて、２つの信号Ｓｐ［ｉ］、Ｓｎ［ｉ］が回路ＭＰＣ［ｉ］から出力される。
【0285】
そして、図１（Ａ）のとおり、回路ＭＰＣをｍ個、接続して演算回路１１０を構成することによって、回路ＡＣＴＦの端子ｏｕｔａから信号ｚｊ
（ｋ）を出力することができる。なお、この場合の演算動作については、実施の形態１で説明した回路ＭＰＣを複数個、接続した場合の演算動作の内容を参酌する。
【0286】
＜構成例２＞
次に、構成例１と異なる、図１２（Ａ）の回路ＭＰＣに適用できる回路の構成例について説明する。
次に、構成例１と異なる、図１２（Ａ）の回路ＭＰＣに適用できる回路の構成例について説明する。
【0287】
図１８に示す回路ＭＰＣは、図１３、図１５のそれぞれの回路ＭＰＣの保持部ＨＣＣａ、保持部ＨＣＣｂを別の構成とした回路構成となっている。図１８の回路ＭＰＣの保持部ＨＣＣは、インバータ回路ＳＩＮＶ３と、インバータ回路ＳＩＮＶ４と、トランジスタＴｒ２６と、を有している。インバータ回路ＳＩＮＶ３の出力端子は、トランジスタＴｒ２６の第１端子と、インバータ回路ＳＩＮＶ４の入力端子と、トランジスタＴｒ３１のバックゲートと、トランジスタＴｒ３４のバックゲートと、に電気的に接続され、インバータ回路ＳＩＮＶ４の出力端子は、インバータ回路ＳＩＮＶ３の入力端子と、トランジスタＴｒ３２のバックゲートと、トランジスタＴｒ３３のバックゲートと、に電気的に接続されている。トランジスタＴｒ２６の第２端子は、端子ｗｔを介して配線ＤＬに電気的に接続され、トランジスタＴｒ２６のゲートは、配線ＳＬ０３に電気的に接続されている。
【0288】
図１８の回路ＭＰＣの保持部ＨＣＣは、インバータ回路ＳＩＮＶ３と、インバータ回路ＳＩＮＶ４と、によるインバータループの構成を有している。なお、図１８では、インバータ回路ＳＩＮＶ３と、インバータ回路ＳＩＮＶ４と、を含む回路として回路ＢＦ５と記載している。また、インバータ回路の数は、２個に限定されない。ただし、入力と同じ論理値で出力するほうが回路を構成しやすいため、インバータ回路の数は０を含まない偶数個であることが望ましい。
【0289】
また、インバータ回路ＳＩＮＶ３と、インバータ回路ＳＩＮＶ４と、のそれぞれの高電源電位入力端子は、配線ＶＳＳ１Ｌに電気的に接続され、インバータ回路ＳＩＮＶ３と、インバータ回路ＳＩＮＶ４と、のそれぞれの低電源電位入力端子は、配線ＶＳＳ２Ｌに電気的に接続されている。
【0290】
配線ＶＳＳ１Ｌは、電圧ＶＳＳ１を供給する電圧線として機能する。配線ＶＳＳ２Ｌは、電圧ＶＳＳ１よりも低い電圧ＶＳＳ２を供給する電圧線として機能する。なお、電圧ＶＳＳ１は、例えば、電圧ＶＳＳ以下の値とすることができる。
【0291】
図１８に示す配線ＳＬ０３は、図１３に示す配線ＳＬ０３に相当する。そのため、保持部ＨＣＣへの電位の書き込みは、配線ＳＬ０３に高レベル電位を与えて、トランジスタＴｒ２６をオン状態にすることによって行われ、保持部ＨＣＣでの電位の保持は、電位の書き込み後に配線ＳＬ０３に低レベル電位を与えて、トランジスタＴｒ２６をオフ状態にすることによって行われる。
【0292】
保持部ＨＣＣは、図１８に示すとおり、インバータ回路ＳＩＮＶ３、及びインバータ回路ＳＩＮＶ４によるインバータループの構成を有しているため、インバータ回路ＳＩＮＶ３の入力端子に入力された電位に応じて、ＶＳＳ１又はＶＳＳ２の一方をトランジスタＴｒ３１及びトランジスタＴｒ３４のそれぞれのバックゲートの電位として保持し、ＶＳＳ１又はＶＳＳ２の他方をトランジスタＴｒ３２及びトランジスタＴｒ３３のそれぞれのバックゲートの電位として保持することができる。
【0293】
つまり、図１８に示す保持部ＨＣＣは、重み係数として２値のデータを保持することができる。そのため、図１（Ａ）の演算回路１１０の回路ＭＰＣとして、図１８に示す回路ＭＰＣを適用する場合、端子ｗｔに入力される重み係数は２値のデータであることが好ましい。
【0294】
したがって、トランジスタＴｒ３１乃至トランジスタＴｒ３４のそれぞれのバックゲートに与えられる電位がＶＳＳ１、又はＶＳＳ２の一方であるため、端子ｏｕｔｐから出力される信号と端子ｏｕｔｎから出力される信号との時間差は、２通りとなる。
【0295】
また、保持部ＨＣＣにおいて、回路ＢＦ５に配線ＤＬから入力された電位を保持するため、トランジスタＴｒ２６は、オフ電流が小さいトランジスタとするのが好ましい。そのため、トランジスタＴｒ２６は、前述したＯＳトランジスタとするのが好ましい。また、図１８では、トランジスタＴｒ２６はバックゲートを有する構成としているが、例えば、当該バックゲートをトランジスタＴｒ２６のゲートに電気的に接続することによって、オン電流を高くすることができる。また、当該バックゲートに低電位を与える配線に電気的に接続することによって、トランジスタＴｒ２６のオフ電流を更に低くすることができる。なお、トランジスタＴｒ２６はバックゲートを有さない構成としてもよい。
【0296】
また、図１８の回路ＭＰＣは、トランジスタＴｒ３１の第１端子及びトランジスタＴｒ３３の第１端子がインバータ回路ＩＮＶ１５の低電源電位入力端子に電気的に接続され、トランジスタＴｒ３２の第１端子及びトランジスタＴｒ３４の第１端子がインバータ回路ＩＮＶ１６の低電源電位入力端子に電気的に接続されている構成となっているが、図１６の回路ＭＰＣと同様に、トランジスタＴｒ３１の第１端子及びトランジスタＴｒ３３の第１端子がインバータ回路ＩＮＶ１５の高電源電位入力端子に電気的に接続され、トランジスタＴｒ３２の第１端子及びトランジスタＴｒ３４の第１端子がインバータ回路ＩＮＶ１６の高電源電位入力端子に電気的に接続されている構成としてもよい。また、図１８の回路ＭＰＣに含まれているインバータ回路ＩＮＶ７、インバータ回路ＩＮＶ８、インバータ回路ＩＮＶ１５、及びインバータ回路ＩＮＶ１６は、図１７の回路ＭＰＣと同様に、それぞれ論理回路ＬＧＣ７、論理回路ＬＧＣ８、論理回路ＬＧＣ１５、論理回路ＬＧＣ１６に置き換えてもよい。
【0297】
＜構成例３＞
次に、構成例１、２と異なる、図１２（Ａ）の回路ＭＰＣに適用できる回路の構成例について説明する。
次に、構成例１、２と異なる、図１２（Ａ）の回路ＭＰＣに適用できる回路の構成例について説明する。
【0298】
図１９に示す回路ＭＰＣは、図１３乃至図１５のそれぞれの回路ＭＰＣを別の構成とした回路構成となっている。具体的には、図１９の回路ＭＰＣは、図１３乃至図１５のそれぞれの回路ＭＰＣに含まれるトランジスタＴｒ３１乃至トランジスタＴｒ３４が除かれて、スイッチＳ１６乃至スイッチＳ１９と、を含む構成となっている。また、図１９の回路ＳＤＩＮＶに含まれている保持部ＨＣＣａ、保持部ＨＣＣｂのそれぞれには、トランジスタ及び容量素子が設けられていなく、かつ負荷回路ＬＣ０１、負荷回路ＬＣ０２を含む構成となっている。
【0299】
図１９の回路ＳＤＩＮＶの保持部ＨＣＣａ、保持部ＨＣＣｂのそれぞれは、図１３乃至図１５の保持部ＨＣＣａ、保持部ＨＣＣｂのとおり、トランジスタと容量素子とによってトランジスタのバックゲートの電位を保持するのではなく、端子ｗｔから入力された信号に応じて抵抗値などのパラメータを設定及び保持する機能を有する。
【0300】
インバータ回路ＩＮＶ１５の低電源電位入力端子は、スイッチＳ１６の第１端子と、スイッチＳ１８の第１端子と、に電気的に接続され、インバータ回路ＩＮＶ１６の低電源電位入力端子は、スイッチＳ１７の第１端子と、スイッチＳ１９の第１端子と、に電気的に接続されている。負荷回路ＬＣ０１の第１端子は、スイッチＳ１６の第２端子と、スイッチＳ１９の第２端子と、に電気的に接続され、負荷回路ＬＣ０２の第１端子は、スイッチＳ１７の第２端子と、スイッチＳ１８の第２端子と、に電気的に接続されている。端子ｘｔは、スイッチＳ１６の制御端子と、スイッチＳ１７の制御端子と、インバータ回路ＩＮＶ２１の入力端子と、に電気的に接続され、インバータ回路ＩＮＶ２１の出力端子は、スイッチＳ１８の制御端子と、スイッチＳ１９の制御端子と、に電気的に接続されている。負荷回路ＬＣ０１の第２端子は、配線ＶＳＳＬに電気的に接続され、負荷回路ＬＣ０２の第２端子は、配線ＶＳＳＬに電気的に接続されている。
【0301】
なお、配線ＶＳＳＬは、実施の形態１で説明した配線ＶＳＳＬと同様に、低レベル電位である電圧ＶＳＳを供給する電圧線として機能する。
【0302】
また、負荷回路ＬＣ０１は、端子ｗｔに電気的に接続され、負荷回路ＬＣ０２は、端子ｗｔｓに電気的に接続されている。負荷回路ＬＣ０１及び負荷回路ＬＣ０２は、それぞれ端子ｗｔ及び端子ｗｔｓに入力された信号に応じて、第１端子と第２端子との間の抵抗値が決まる回路である。
【0303】
なお、本明細書などにおいて、スイッチＳ１６乃至スイッチＳ１９のそれぞれは、制御端子に高レベル電位が印加されたときにオン状態となり、制御端子に低レベル電位が印加されたときにオフ状態となるものとする。スイッチＳ１６乃至スイッチＳ１９としては、例えば、アナログスイッチ、トランジスタなど、スイッチング機能を有する素子を適用するのが好ましい。例えば、図２０に示す回路ＭＰＣのとおり、スイッチＳ１６乃至スイッチＳ１９のそれぞれとして、トランジスタＴｒ１６乃至トランジスタＴｒ１９を適用してもよい。また、図２０には図示していないが、トランジスタＴｒ１６乃至トランジスタＴｒ１９はバックゲートを有してもよい。
【0304】
なお、図１９の回路ＭＰＣは、負荷回路ＬＣ０２の抵抗値を変化させない構成としてもよい。具体的には、図２１に示す回路ＭＰＣのとおり、負荷回路ＬＣ０２の代わりに、抵抗値が変動しない負荷素子ＬＥ０２を適用してもよい。負荷回路ＬＣ０２は、負荷回路ＬＣ０１における基準となる負荷を与える機能を有する。そのため、当該基準となる負荷を変更する必要が無い場合は、負荷素子ＬＥ０２を代わりに適用すればよい。なお、負荷素子ＬＥ０２としては、抵抗素子、コイル、トランジスタなどを適用することができる。また、負荷素子ＬＥ０２は、回路素子を有さない、即ち、負荷素子ＬＥ０２は、配線ＶＳＳＬと、スイッチＳ１７の第２端子及びスイッチＳ１８の第２端子との間を直接的に電気的に接続する配線としてもよい。
【0305】
ここで、図１９の回路ＭＰＣの負荷回路ＬＣ０１及び負荷回路ＬＣ０２として、抵抗変化素子を用いた回路の例を図２２に示す。図２２に示す保持部ＨＣＣａに含まれる負荷回路ＬＣ０１は、抵抗変化素子ＶＲ０１と、スイッチＳ０７ａと、スイッチＳ０７ｂと、を有し、同様に保持部ＨＣＣｂに含まれる負荷回路ＬＣ０２は、抵抗変化素子ＶＲ０２と、スイッチＳ０７ｃと、スイッチＳ０７ｄと、を有する。なお、スイッチＳ０７ａ乃至スイッチＳ０７ｄのそれぞれは、制御端子に高レベル電位が印加されたときにオン状態となり、制御端子に低レベル電位が印加されたときにオフ状態となるものとする。
【0306】
抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）としては、例えば、一対の電極とする導電体（例えば、銀、白金、窒化チタン、二酸化チタンなど。）と、その一対の電極に挟まれた金属酸化物（例えば、ペロブスカイト構造を有する金属酸化物など。）によって構成することができる。
【0307】
負荷回路ＬＣ０１において、スイッチＳ０７ａの第１端子は、負荷回路ＬＣ０１の第１端子と、抵抗変化素子ＶＲ０１の第１端子と、に電気的に接続され、スイッチＳ０７ａの第２端子は、端子ｗｔに電気的に接続され、スイッチＳ０７ａの制御端子は、配線ＳＬ０５に電気的に接続されている。スイッチＳ０７ｂの第１端子は、負荷回路ＬＣ０１の第２端子と、抵抗変化素子ＶＲ０１の第２端子と、に電気的に接続され、スイッチＳ０７ｂの第２端子は、配線ＧＮＤＬに電気的に接続され、スイッチＳ０７ｂの制御端子は、配線ＳＬ０５に電気的に接続されている。
【0308】
負荷回路ＬＣ０２において、スイッチＳ０７ｃの第１端子は、負荷回路ＬＣ０２の第１端子と、抵抗変化素子ＶＲ０２の第１端子と、に電気的に接続され、スイッチＳ０７ｃの第２端子は、端子ｗｔｂに電気的に接続され、スイッチＳ０７ｃの制御端子は、配線ＳＬ０５に電気的に接続されている。スイッチＳ０７ｄの第１端子は、負荷回路ＬＣ０２の第２端子と、抵抗変化素子ＶＲ０２の第２端子と、に電気的に接続され、スイッチＳ０７ｄの第２端子は、配線ＧＮＤＬに電気的に接続され、スイッチＳ０７ｄの制御端子は、配線ＳＬ０５に電気的に接続されている。
【0309】
端子ｗｔには、重み係数に相当する信号が入力される。また、端子ｗｔｂは、図１９の回路ＭＰＣに示した端子ｗｔｓに相当し、端子ｗｔｂには、当該信号の反転信号が入力される。
【0310】
配線ＧＮＤＬは、電圧ＧＮＤを与える配線とすることができる。電圧ＧＮＤとしては、例えば、接地電位とすることができる。また、配線ＧＮＤＬは、接地電位でなく、別の基準電位を与える配線として機能してもよい。
【0311】
また、配線ＳＬ０５は、スイッチＳ０７ａ乃至スイッチＳ０７ｄのそれぞれのスイッチング動作を行うための配線として機能する。本明細書等では、配線ＳＬ０５を高レベル電位にすることで、スイッチＳ０７ａ乃至スイッチＳ０７ｄのそれぞれはオン状態となり、配線ＳＬ０５を低レベル電位にすることで、スイッチＳ０７ａ乃至スイッチＳ０７ｄのそれぞれはオフ状態となるものとする。これにより、抵抗変化素子ＶＲ０１の第１端子と第２端子との間の電圧は、端子ｗｔから入力された信号に応じた電圧となり、抵抗変化素子ＶＲ０２の第１端子と第２端子との間の電圧は、端子ｗｔｂから入力された信号に応じた電圧となる。つまり、抵抗変化素子ＶＲ０１及び抵抗変化素子ＶＲ０２の抵抗値は、それぞれ端子ｗｔ、端子ｗｔｓに入力された信号に応じて定められる。
【0312】
例えば、端子ｗｔ（端子ｗｔｂ）には高レベル電位を与えることによって、抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）の抵抗値を低くすることができる。また、例えば、端子ｗｔ（端子ｗｔｂ）には低レベル電位を与えることによって、抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）の抵抗値を高くすることができる。これにより、回路ＭＰＣにおいて、端子ｉｎｐ及び端子ｉｎｎと、端子ｏｕｔｐ及び端子ｏｕｔｎと、の間の信号の伝達速度を変動させることができる。
【0313】
また、図２２に示す回路ＭＰＣの負荷回路ＬＣ０１、及び負荷回路ＬＣ０２において、状況に応じて、スイッチＳ０７ｂ及び／又はスイッチＳ０７ｄを介した配線ＧＮＤＬとの接続を省略することができる。この場合の回路ＭＰＣは、図２３に示す回路構成となり、図２２の回路ＭＰＣよりも回路面積を低減することができる。
【0314】
また、図２２に示す回路ＭＰＣの保持部ＨＣＣａ、保持部ＨＣＣｂにおいて、状況に応じて、抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）とスイッチＳ０７ａ乃至スイッチＳ０７ｄとの電気的な接続構成を変更してもよい。例えば、図２２に示す回路ＭＰＣを、図２４に示す回路ＭＰＣのとおり、負荷回路ＬＣ０１（負荷回路ＬＣ０２）において、スイッチＳ０７ｂ（スイッチＳ０７ｄ）の第１端子が、抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）の第１端子に電気的に接続され、スイッチＳ０７ａ（スイッチＳ０７ｃ）の第１端子が、抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）の第２端子に電気的に接続されている構成に変更してもよい。
【0315】
また、抵抗変化素子を用いた負荷回路ＬＣ０１（負荷回路ＬＣ０２）は、図２２乃至図２４に示す負荷回路ＬＣ０１（負荷回路ＬＣ０２）の別の構成として、例えば、図２５（Ａ）に示す負荷回路ＬＣ０１とすることができる。図２５（Ａ）の負荷回路ＬＣ０１（負荷回路ＬＣ０２）は、スイッチＳ１１乃至スイッチＳ１５と、スイッチＳ２１と、スイッチＳ２２と、インバータ回路ＩＮＶ９と、インバータ回路ＩＮＶ１０と、抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）と、を有する。なお、スイッチＳ１１乃至スイッチＳ１５と、スイッチＳ２１と、スイッチＳ２２と、のそれぞれは、制御端子に高レベル電位が印加されたときにオン状態となり、制御端子に低レベル電位が印加されたときにオフ状態となるものとする。
【0316】
抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）の第１端子は、スイッチＳ１１の第１端子と、スイッチＳ１２の第１端子と、スイッチＳ１５の第１端子と、に電気的に接続され、スイッチＳ１５の第２端子は、負荷回路ＬＣ０１（負荷回路ＬＣ０２）の第１端子に電気的に接続されている。抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）の第２端子は、スイッチＳ１３の第１端子と、スイッチＳ１４の第１端子と、に電気的に接続され、スイッチＳ１３の第２端子は、負荷回路ＬＣ０１（負荷回路ＬＣ０２）の第２端子に電気的に接続されている。スイッチＳ１１の第２端子は、スイッチＳ２１の第１端子に電気的に接続され、スイッチＳ２１の第２端子は、配線ＶＤＤＨＬに電気的に接続されている。スイッチＳ１２の第２端子は、スイッチＳ２２の第１端子に電気的に接続され、スイッチＳ２２の第２端子は、配線ＶＳＳＬＬに電気的に接続されている。スイッチＳ１４の第２端子は、配線ＶＳＳ３Ｌに電気的に接続されている。
【0317】
端子ｗｔ（端子ｗｔｂ）は、スイッチＳ２１の制御端子と、インバータ回路ＩＮＶ９の入力端子と、に電気的に接続され、インバータ回路ＩＮＶ９の出力端子は、スイッチＳ２２の制御端子に電気的に接続されている。インバータ回路ＩＮＶ１０の入力端子は、スイッチＳ１１の制御端子と、スイッチＳ１２の制御端子と、スイッチＳ１４の制御端子と、配線ＳＬ０６と、に電気的に接続され、インバータ回路ＩＮＶ１０の出力端子は、スイッチＳ１３の制御端子と、スイッチＳ１５の制御端子と、に電気的に接続されている。
【0318】
配線ＳＬ０６は、スイッチＳ１１乃至スイッチＳ１５のそれぞれのスイッチング動作を行うための配線として機能する。また、配線ＶＤＤＨＬは、電圧ＶＤＤＨを与える電圧線として機能し、配線ＶＳＳＬＬは、電圧ＶＳＳＳを与える電圧線として機能し、配線ＶＳＳ３Ｌは、電圧ＶＳＳ３を与える電圧線として機能する。電圧ＶＤＤＨ、ＶＳＳＳ、ＶＳＳ３は、抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）の抵抗値を変化させるための入力電圧であり、ＶＤＤＨは、ＶＳＳＳ、ＶＳＳ３よりも高い電圧とする。また、ＶＳＳ３は、ＶＳＳＳと同じ電圧又はＶＳＳＳよりも高い電圧とすることができる。
【0319】
ここで、抵抗変化素子ＶＲ０１の抵抗値を変化させる場合を考える。初めに、配線ＳＬ０６に高レベル電位が入力されて、スイッチＳ１１、スイッチＳ１２、スイッチＳ１４はオン状態となり、スイッチＳ１３、スイッチＳ１５はオフ状態となる。次に、例えば、端子ｗｔに、重み係数に応じた電位として高レベル電位が入力されたとき、スイッチＳ２１はオン状態となり、スイッチＳ２２はオフ状態となる。このとき、抵抗変化素子ＶＲ０１の第１端子には、ＶＤＤＨが入力され、抵抗変化素子ＶＲ０１の第２端子には、ＶＳＳ３が入力される。これによって、抵抗変化素子ＶＲ０１の抵抗値を低くすることができる。その後、配線ＳＬ０６に低レベル電位を入力して、スイッチＳ１１、スイッチＳ１２、スイッチＳ１４をオフ状態とし、スイッチＳ１３、スイッチＳ１５をオン状態とすることで、負荷回路ＬＣ０１の抵抗値を低く設定することができる。
【0320】
一方、上述において、端子ｗｔに、重み係数に応じた電位として低レベル電位が入力されたとき、スイッチＳ２１はオフ状態となり、スイッチＳ２２はオン状態となる。このとき、抵抗変化素子ＶＲ０１の第１端子には、ＶＳＳＳが入力され、抵抗変化素子ＶＲ０１の第２端子には、ＶＳＳ３が入力される。これによって、抵抗変化素子ＶＲ０１の抵抗値を高くすることができる。その後、配線ＳＬ０６に低レベル電位を入力して、スイッチＳ１１、スイッチＳ１２、スイッチＳ１４をオフ状態とし、スイッチＳ１３、スイッチＳ１５をオン状態とすることで、負荷回路ＬＣ０１の抵抗値を高く設定することができる。
【0321】
抵抗変化素子ＶＲ０２は、図２５（Ａ）に示す抵抗変化素子ＶＲ０１と同様の回路構成とすることができる。その場合、端子ｗｔｂは、図２２に示す端子ｗｔｂに対応する。また、この場合、端子ｗｔｂに入力される信号は、端子ｗｔに入力される信号の反転信号とするのが好ましい。
【0322】
端子ｘｔに高レベル電位が印加されている場合において、抵抗変化素子ＶＲ０１の抵抗値を低く設定し、かつ抵抗変化素子ＶＲ０２の抵抗値を高く設定することによって、回路ＭＰＣの端子ｉｎｐと端子ｏｕｔｐとの間の信号の伝達速度を、回路ＭＰＣの端子ｉｎｎと端子ｏｕｔｎとの間の伝達速度よりも速くすることができる。逆に、抵抗変化素子ＶＲ０１の抵抗値を高く設定し、かつ抵抗変化素子ＶＲ０２の抵抗値を低く設定することによって、回路ＭＰＣの端子ｉｎｐと端子ｏｕｔｐとの間の信号の伝達速度を、回路ＭＰＣの端子ｉｎｎと端子ｏｕｔｎとの間の伝達速度よりも遅くすることができる。また、端子ｘｔに低レベル電位が印加されている場合において、抵抗変化素子ＶＲ０１の抵抗値を低く設定し、かつ抵抗変化素子ＶＲ０２の抵抗値を高く設定することによって、回路ＭＰＣの端子ｉｎｐと端子ｏｕｔｐとの間の信号の伝達速度を、回路ＭＰＣの端子ｉｎｎと端子ｏｕｔｎとの間の伝達速度よりも遅くすることができる。逆に、抵抗変化素子ＶＲ０１の抵抗値を高く設定し、かつ抵抗変化素子ＶＲ０２の抵抗値を低く設定することによって、回路ＭＰＣの端子ｉｎｐと端子ｏｕｔｐとの間の信号の伝達速度を、回路ＭＰＣの端子ｉｎｎと端子ｏｕｔｎとの間の伝達速度よりも高くすることができる。
【0323】
これにより、回路ＭＰＣの端子ｉｎｐ、端子ｉｎｎに信号が入力されたとき、端子ｏｕｔｐ、端子ｏｕｔｎのそれぞれから出力される信号に、端子ｘｔの電位と、抵抗変化素子ＶＲ０１及び抵抗変化素子ＶＲ０２の設定と、に応じて時間差を付与することができる。
【0324】
また、図２５（Ａ）に示す負荷回路ＬＣ０１（負荷回路ＬＣ０２）において、状況に応じて、スイッチＳ１３乃至スイッチＳ１５、インバータ回路ＩＮＶ１０を省略することができる。この場合の負荷回路ＬＣ０１（負荷回路ＬＣ０２）は、図２５（Ｂ）に示す回路構成となる。つまり、図２５（Ｂ）において、負荷回路ＬＣ０１（負荷回路ＬＣ０２）に供給される電圧ＶＳＳ３は、負荷回路ＬＣ０１（負荷回路ＬＣ０２）の第２端子に電気的に接続されている配線ＶＳＳＬ（図示しない）から供給される電圧としている。この場合の負荷回路ＬＣ０１（負荷回路ＬＣ０２）は、図２５（Ａ）の負荷回路ＬＣ０１よりも回路面積を低減することができる。
【0325】
なお、図１９の回路ＭＰＣは、図２１乃至図２４の回路ＭＰＣの回路構成に限定されず、状況に応じて、図２１乃至図２４の回路ＭＰＣを変更した回路構成としてもよい。例えば、図２２では、負荷回路ＬＣ０１及び負荷回路ＬＣ０２として、抵抗変化素子を用いた回路を適用したが、代わりにＭＴＪ（磁気トンネル接合）素子を用いた回路などを適用してもよい。例えば、図２６に示す回路ＭＰＣのとおり、図２２の負荷回路ＬＣ０１の抵抗変化素子ＶＲ０１を、ＭＴＪ素子ＭＲ０１を有する抵抗変化回路ＶＲ０３とし、負荷回路ＬＣ０２の抵抗変化素子ＶＲ０２を、ＭＴＪ素子ＭＲ０２を有する抵抗変化回路ＶＲ０４とした回路構成に変更してもよい。また、抵抗変化素子やＭＴＪ素子でなく、代わりに相変化メモリ（ＰＣＭ）などに用いられる、相変化材料が含まれる抵抗素子としてもよい（本明細書等では、便宜上、当該抵抗素子を相変化メモリと呼称することがある。）。例えば、図２７に示す回路ＭＰＣのとおり、図２２の負荷回路ＬＣ０１の抵抗変化素子ＶＲ０１を、相変化メモリＰＣＭ１とし、負荷回路ＬＣ０２の抵抗変化素子ＶＲ０２を、相変化メモリＰＣＭ２とした回路構成に変更することができる。
【0326】
また、図１９乃至図２４、図２６、図２７の回路ＭＰＣは、スイッチＳ１６の第１端子及びスイッチＳ１８の第１端子がインバータ回路ＩＮＶ１５の低電源電位入力端子に電気的に接続され、スイッチＳ１７の第１端子及びスイッチＳ１９の第１端子はインバータ回路ＩＮＶ１６の低電源電位入力端子に電気的に接続されている構成となっているが、図１６の回路ＭＰＣを参酌して、スイッチＳ１６の第１端子及びスイッチＳ１８の第１端子がインバータ回路ＩＮＶ１５の高電源電位入力端子に電気的に接続され、スイッチＳ１７の第１端子及びスイッチＳ１９の第１端子がインバータ回路ＩＮＶ１６の高電源電位入力端子に電気的に接続されている構成としてもよい。また、図１９乃至図２４、図２６、図２７の回路ＭＰＣに含まれているインバータ回路ＩＮＶ７、インバータ回路ＩＮＶ８、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６は、図１７の回路ＭＰＣと同様に、それぞれ論理回路ＬＧＣ７、論理回路ＬＧＣ８、論理回路ＬＧＣ１５、論理回路ＬＧＣ１６に置き換えてもよい。
【0327】
＜構成例４＞
次に、構成例１乃至構成例３と異なる、図１２（Ａ）の回路ＭＰＣに適用できる回路の構成例について説明する。
次に、構成例１乃至構成例３と異なる、図１２（Ａ）の回路ＭＰＣに適用できる回路の構成例について説明する。
【0328】
図２８に示す回路ＭＰＣは、図１３、図１５のそれぞれの回路ＭＰＣと異なり、トランジスタＴｒ３１乃至トランジスタＴｒ３４のバックゲートに対して、それぞれに保持部を設けた構成となっている。図２８の回路ＭＰＣの回路ＳＤＩＮＶは、図１２（Ａ）の保持部ＨＣＣとして、保持部ＨＣＣａと、保持部ＨＣＣｂと、保持部ＨＣＣｃと、保持部ＨＣＣｄと、を有する。
【0329】
保持部ＨＣＣａは、トランジスタＴｒ２５ａと、容量素子Ｃ１１ａと、を有する。トランジスタＴｒ２５ａの第１端子は、トランジスタＴｒ３１のバックゲートと、容量素子Ｃ１１ａの第１端子に電気的に接続され、トランジスタＴｒ２５ａの第２端子は、端子ｗｔ１を介して配線ＤＬａに電気的に接続され、トランジスタＴｒ２５ａのゲートは配線ＳＬ０３に電気的に接続されている。また、容量素子Ｃ１１ａの第２端子は、配線ＶＬに電気的に接続されている。
【0330】
また、保持部ＨＣＣｂは、トランジスタＴｒ２５ｂと、容量素子Ｃ１１ｂと、を有し、保持部ＨＣＣｃは、トランジスタＴｒ２５ｃと、容量素子Ｃ１１ｃと、を有し、保持部ＨＣＣｄは、トランジスタＴｒ２５ｄと、容量素子Ｃ１１ｄと、を有する。保持部ＨＣＣｂ、保持部ＨＣＣｃ、保持部ＨＣＣｄの回路構成は、一例として、保持部ＨＣＣａと同様の構成とすることができる。図２８の回路ＭＰＣでは、保持部ＨＣＣｂ、保持部ＨＣＣｃ、保持部ＨＣＣｄの回路構成は、保持部ＨＣＣａと同様の構成を図示している。
【0331】
特に、トランジスタＴｒ２５ｂの第１端子は、トランジスタＴｒ３３のバックゲートに電気的に接続され、トランジスタＴｒ２５ｂの第２端子は、端子ｗｔｓ１を介して配線ＤＬｂに電気的に接続されている。また、トランジスタＴｒ２５ｃの第１端子は、トランジスタＴｒ３４のバックゲートに電気的に接続され、トランジスタＴｒ２５ｃの第２端子は、端子ｗｔ２を介して配線ＤＬｃに電気的に接続されている。そして、トランジスタＴｒ２５ｄの第１端子は、トランジスタＴｒ３２のバックゲートに電気的に接続され、トランジスタＴｒ２５ｄの第２端子は、端子ｗｔｓ２を介して配線ＤＬｄに電気的に接続されている。
【0332】
上記より、保持部ＨＣＣａは、図１３乃至図１５の回路ＭＰＣの保持部ＨＣＣａと同様の構成となっているため、トランジスタＴｒ３１のバックゲートの電位を保持することができる。同様に、保持部ＨＣＣｂは、トランジスタＴｒ３３のバックゲートの電位を保持することができ、保持部ＨＣＣｃは、トランジスタＴｒ３４のバックゲートの電位を保持することができ、保持部ＨＣＣｄは、トランジスタＴｒ３２のバックゲートの電位を保持することができる。
【0333】
図２８に示す配線ＳＬ０３は、図１３に示す配線ＳＬ０３に相当する。そのため、保持部ＨＣＣａ、保持部ＨＣＣｂ、保持部ＨＣＣｃ、保持部ＨＣＣｄへの電位の書き込みは、配線ＳＬ０３に高レベル電位を与えて、トランジスタＴｒ２５ａ、トランジスタＴｒ２５ｂ、トランジスタＴｒ２５ｃ、及びトランジスタＴｒ２５ｄのそれぞれをオン状態にすることによって行われ、保持部ＨＣＣａ、保持部ＨＣＣｂ、保持部ＨＣＣｃ、保持部ＨＣＣｄでの電位の保持は、電位の書き込み後に配線ＳＬ０３に低レベル電位を与えて、トランジスタＴｒ２５ａ、トランジスタＴｒ２５ｂ、トランジスタＴｒ２５ｃ、及びトランジスタＴｒ２５ｄのそれぞれをオフ状態にすることによって行われる。
【0334】
図２８に示す端子ｗｔ１及び端子ｗｔ２は、図１３に示す端子ｗｔに相当し、図２８に示す端子ｗｔｓ１及び端子ｗｔｓ２は、図１３に示す端子ｗｔｓに相当する。そのため、図２８において、配線ＤＬａ、配線ＤＬｃは重み係数ｗｉ
（ｋ－１）
ｊ
（ｋ）に相当する電位を供給する配線とし、配線ＤＬｂ、配線ＤＬｄは中間電位に相当する電位を供給する配線とすればよい。
【0335】
保持部ＨＣＣａの容量素子Ｃ１１ａの第１端子に保持される電位は、保持部ＨＣＣｃの容量素子Ｃ１１ｃの第１端子に保持される電位と等しいことが好ましい。そのため、端子ｗｔ１、及び端子ｗｔ２は、互いに同一の端子としてもよい。又は、配線ＤＬａと配線ＤＬｃとを１本の配線にまとめてもよい。また、保持部ＨＣＣｂの容量素子Ｃ１１ｂの第１端子に保持される電位は、保持部ＨＣＣｄの容量素子Ｃ１１ｄの第１端子に保持される電位と等しいことが好ましい。そのため、端子ｗｔｓ１、及び端子ｗｔｓ２は、互いに同一の端子としてもよい。又は、配線ＤＬｂと配線ＤＬｄとを１本の配線にまとめてもよい。
【0336】
一方、演算回路１１０の作製工程などにおいて、トランジスタＴｒ３１乃至トランジスタＴｒ３４のそれぞれのトランジスタの特性が互いに異なってしまう場合がある。このとき、トランジスタＴｒ３１乃至トランジスタＴｒ３４のそれぞれのトランジスタの特性に応じて、それぞれのバックゲートに印加する電位を補正し、その補正した電位をトランジスタＴｒ３１乃至トランジスタＴｒ３４のそれぞれのバックゲートに入力すればよい。この場合、図２８の回路ＭＰＣのとおり、端子ｗｔ１、端子ｗｔ２は互いに異なる端子とし、端子ｗｔｓ１、端子ｗｔｓ２は互いに異なる端子とし、それぞれ異なる配線に電気的に接続されることが好ましい。
【0337】
なお、図１２（Ａ）の回路ＭＰＣは、図２８の回路ＭＰＣの回路構成に限定されず、状況に応じて、図２８の回路ＭＰＣを変更した回路構成としてもよい。例えば、図２８の回路ＭＰＣは、トランジスタＴｒ３１の第１端子及びトランジスタＴｒ３３の第１端子がインバータ回路ＩＮＶ１５の低電源電位入力端子に電気的に接続され、トランジスタＴｒ３２の第１端子及びトランジスタＴｒ３４の第１端子がインバータ回路ＩＮＶ１６の低電源電位入力端子に電気的に接続されている構成となっているが、図１６の回路ＭＰＣと同様に、トランジスタＴｒ３１の第１端子及びトランジスタＴｒ３３の第１端子がインバータ回路ＩＮＶ１５の高電源電位入力端子に電気的に接続され、トランジスタＴｒ３２の第１端子及びトランジスタＴｒ３４の第１端子がインバータ回路ＩＮＶ１６の高電源電位入力端子に電気的に接続されている構成としてもよい。また、図２８の回路ＭＰＣに含まれているインバータ回路ＩＮＶ７、インバータ回路ＩＮＶ８、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６は、図１７の回路ＭＰＣと同様に、それぞれ論理回路ＬＧＣ７、論理回路ＬＧＣ８、論理回路ＬＧＣ１５、論理回路ＬＧＣ１６に置き換えてもよい。
【0338】
また、例えば、図２８の回路ＭＰＣの回路ＳＤＩＮＶが有する保持部ＨＣＣａ乃至保持部ＨＣＣｄのそれぞれを、図１９の回路ＭＰＣの保持部ＨＣＣａ、保持部ＨＣＣｂと同様に、負荷回路を有する構成とし、かつ図２８の回路ＭＰＣにおいてトランジスタＴｒ３１乃至トランジスタＴｒ３４を設けず、かつスイッチＳ１６乃至スイッチＳ１９を設けた構成としてもよい。図２９では、図２８の回路ＭＰＣの回路ＳＤＩＮＶが有する保持部ＨＣＣａ乃至保持部ＨＣＣｄのそれぞれを、負荷回路ＬＣ０１乃至負荷回路ＬＣ０４が含まれる回路とし、スイッチＳ１６乃至スイッチＳ１９のオン状態、オフ状態の切り替えによってインバータ回路の低電源電位入力端子に電気的に接続する負荷回路を選択する回路構成を示している。
【0339】
インバータ回路ＩＮＶ１５の低電源電位入力端子は、スイッチＳ１６の第１端子と、スイッチＳ１８の第１端子と、に電気的に接続され、インバータ回路ＩＮＶ１６の低電源電位入力端子は、スイッチＳ１７の第１端子と、スイッチＳ１９の第１端子と、に電気的に接続されている。
【0340】
保持部ＨＣＣａは、負荷回路ＬＣ０１を有し、負荷回路ＬＣ０１の第１端子は、スイッチＳ１６の第２端子に電気的に接続され、負荷回路ＬＣ０１の第２端子は、配線ＶＳＳＬに電気的に接続されている。また、負荷回路ＬＣ０１の第１端子と第２端子との間の抵抗値は、端子ｗｔ１を介して配線ＤＬａから与えられる電位に応じて定められる。当該電位としては、例えば、デジタル値を示す高レベル電位又は低レベル電位、又はアナログ値を示す電位とすることができる。
【0341】
保持部ＨＣＣｂは負荷回路ＬＣ０２を有し、保持部ＨＣＣｃは負荷回路ＬＣ０３を有し、保持部ＨＣＣｄは負荷回路ＬＣ０４を有する。負荷回路ＬＣ０２乃至負荷回路ＬＣ０４の電気的な接続構成は、負荷回路ＬＣ０１とほぼ同様の構成とすることができる。図２９では、負荷回路ＬＣ０２の第１端子は、スイッチＳ１８の第２端子に電気的に接続され、負荷回路ＬＣ０３の第１端子は、スイッチＳ１９の第２端子に電気的に接続され、負荷回路ＬＣ０４の第１端子は、スイッチＳ１７の第２端子に電気的に接続されている。そして、負荷回路ＬＣ０２の第１端子と第２端子との間の抵抗値は、端子ｗｔｓ１を介して配線ＤＬｂから与えられる電圧に応じて定められ、負荷回路ＬＣ０３の第１端子と第２端子との間の抵抗値は、端子ｗｔ２を介して配線ＤＬｃから与えられる電圧に応じて定められ、負荷回路ＬＣ０４の第１端子と第２端子との間の抵抗値は、端子ｗｔｓ２を介して配線ＤＬｄから与えられる電圧に応じて定められる。
【0342】
図２９に示した負荷回路ＬＣ０１乃至負荷回路ＬＣ０４は、例えば、図２２乃至図２５に示した、抵抗変化素子ＶＲ０１（抵抗変化素子ＶＲ０２）を有する負荷回路ＬＣ０１（負荷回路ＬＣ０２）、図２６に示したＭＴＪ素子ＭＲ０１（ＭＴＪ素子ＭＲ０２）を有する負荷回路ＬＣ０１（負荷回路ＬＣ０２）、及び図２７に示した相変化メモリＰＣＭ１（相変化メモリＰＣＭ２）を有する負荷回路ＬＣ０１（負荷回路ＬＣ０２）とすることができる。
【0343】
また、図１２（Ａ）の回路ＭＰＣは、図２９の回路ＭＰＣを変更した回路構成としてもよい。例えば、図２９の回路ＭＰＣにおいて、図３０に示すとおり、スイッチＳ１７及びスイッチＳ１８のそれぞれの第２端子と、保持部ＨＣＣｂの負荷回路ＬＣ０２の第１端子と、を電気的に接続する構成としてもよい。図３０の回路ＭＰＣは、図２９の保持部ＨＣＣｂと保持部ＨＣＣｄとをまとめて保持部ＨＣＣｂとして構成されている。図３０の回路ＭＰＣでは、図２９の保持部ＨＣＣｂと保持部ＨＣＣｄとを保持部ＨＣＣｂとして構成しているが、図２９の保持部ＨＣＣｂと保持部ＨＣＣｄとをそのままとし、代わりに保持部ＨＣＣａと保持部ＨＣＣｃとを互いに共有するように保持部をまとめてもよい（図示しない。）。
【0344】
また、図３０の回路ＭＰＣでは、図２９の保持部ＨＣＣｂと保持部ＨＣＣｄを保持部ＨＣＣｂとして構成しているが、同様に、図３１に示すとおり、図２８の回路ＭＰＣを、保持部ＨＣＣｂと保持部ＨＣＣｄとをまとめて保持部ＨＣＣｂとして構成してもよい。また、図２８の保持部ＨＣＣｂと保持部ＨＣＣｄとをそのままとし、代わりに保持部ＨＣＣａと保持部ＨＣＣｃとを互いに共有するように保持部をまとめてもよい（図示しない。）。
【0345】
【0346】
＜構成例５＞
図３２に示す回路ＭＰＣは、図１３に示した回路ＭＰＣのインバータ回路ＩＮＶ１５の低電源電位入力端子に電気的に接続されているトランジスタＴｒ３１の数、及びインバータ回路ＩＮＶ１６の低電源電位入力端子に電気的に接続されているトランジスタＴｒ３４の数を変更した構成となっている。具体的には、図３２に示す回路ＳＤＩＮＶは、図１３のトランジスタＴｒ３１として、トランジスタＴｒ３１［１］及びトランジスタＴｒ３１［２］を有し、図１３のトランジスタＴｒ３４として、トランジスタＴｒ３４［１］及びトランジスタＴｒ３４［２］を有する。
図３２に示す回路ＭＰＣは、図１３に示した回路ＭＰＣのインバータ回路ＩＮＶ１５の低電源電位入力端子に電気的に接続されているトランジスタＴｒ３１の数、及びインバータ回路ＩＮＶ１６の低電源電位入力端子に電気的に接続されているトランジスタＴｒ３４の数を変更した構成となっている。具体的には、図３２に示す回路ＳＤＩＮＶは、図１３のトランジスタＴｒ３１として、トランジスタＴｒ３１［１］及びトランジスタＴｒ３１［２］を有し、図１３のトランジスタＴｒ３４として、トランジスタＴｒ３４［１］及びトランジスタＴｒ３４［２］を有する。
【0347】
また、図３２の回路ＳＤＩＮＶは、トランジスタＴｒ３１［１］、トランジスタＴｒ３１［２］、トランジスタＴｒ３４［１］、及びトランジスタＴｒ３４［２］のそれぞれのバックゲートの電位を保持するための保持部を有する。具体的には、図３２の回路ＳＤＩＮＶは、図１３の回路ＳＤＩＮＶの保持部ＨＣＣａとして、保持部ＨＣＣａ［１］及び保持部ＨＣＣａ［２］を有する。
【0348】
なお、保持部ＨＣＣａ［１］及び保持部ＨＣＣａ［２］は、図１３の回路ＳＤＩＮＶの保持部ＨＣＣａと同様の回路構成を有する。図３２の保持部ＨＣＣａ［１］において、トランジスタＴｒ２５ａ［１］は図１３のトランジスタＴｒ２５ａに対応し、容量素子Ｃ１１ａ［１］は図１３の容量素子Ｃ１１ａに対応している。また、図３２の保持部ＨＣＣａ［２］において、トランジスタＴｒ２５ａ［２］は図１３のトランジスタＴｒ２５ａに対応し、容量素子Ｃ１１ａ［２］は図１３の容量素子Ｃ１１ａに対応している。
【0349】
【0350】
スイッチＳ２３［１］の第１端子は、インバータ回路ＩＮＶ１５の低電源電位入力端子に電気的に接続され、スイッチＳ２３［１］の第２端子は、トランジスタＴｒ３１［１］の第１端子に電気的に接続されている。スイッチＳ２３［２］の第１端子は、インバータ回路ＩＮＶ１５の低電源電位入力端子に電気的に接続され、スイッチＳ２３［２］の第２端子は、トランジスタＴｒ３１［２］の第１端子に電気的に接続されている。スイッチＳ２４［１］の第１端子は、インバータ回路ＩＮＶ１６の低電源電位入力端子に電気的に接続され、スイッチＳ２４［１］の第２端子は、トランジスタＴｒ３４［１］の第１端子に電気的に接続されている。スイッチＳ２４［２］の第１端子は、インバータ回路ＩＮＶ１６の低電源電位入力端子に電気的に接続され、スイッチＳ２４［２］の第２端子は、トランジスタＴｒ３４［２］の第１端子に電気的に接続されている。また、スイッチＳ２３［１］の制御端子と、スイッチＳ２４［１］の制御端子と、は、配線ＳＬ０７［１］に電気的に接続され、スイッチＳ２３［２］の制御端子と、スイッチＳ２４［２］の制御端子と、は、配線ＳＬ０７［２］に電気的に接続されている。
【0351】
スイッチＳ２３［１］（スイッチＳ２４［１］）は、配線ＳＬ０７［１］からスイッチＳ２３［１］（スイッチＳ２４［１］）の制御端子に電位を印加することによって、オン状態又はオフ状態になる。同様に、スイッチＳ２３［２］（スイッチＳ２４［２］）は、配線ＳＬ０７［２］からスイッチＳ２３［２］（スイッチＳ２４［２］）の制御端子に電位を印加することによって、オン状態又はオフ状態になる。なお、本明細書等では、スイッチＳ２３［１］、スイッチＳ２３［２］、スイッチＳ２４［１］、及びスイッチＳ２４［２］は、制御端子に高レベル電位を印加することでオン状態となり、低レベル電位を印加することでオフ状態となるものとする。
【0352】
トランジスタＴｒ３１［１］及びトランジスタＴｒ３１［２］のそれぞれのゲートは、端子ｘｔを介して、配線ＸＬに電気的に接続されている。また、トランジスタＴｒ３４［１］及びトランジスタＴｒ３４［２］のゲートは、インバータ回路ＩＮＶ２１の出力端子に電気的に接続され、インバータ回路ＩＮＶ２１の入力端子は、端子ｘｔを介して、配線ＸＬに電気的に接続されている。
【0353】
トランジスタＴｒ３１［１］のバックゲートの電位と、トランジスタＴｒ３４［１］のバックゲートの電位と、は、保持部ＨＣＣａ［１］によって保持される。また、保持部ＨＣＣａ［１］に保持される電位は、端子ｗｔ［１］を介して、配線ＤＬａ［１］から入力される。同様に、トランジスタＴｒ３１［２］のバックゲートの電位と、トランジスタＴｒ３４［２］のバックゲートの電位と、は、保持部ＨＣＣａ［２］によって保持される。また、保持部ＨＣＣａ［２］に保持される電位は、端子ｗｔ［２］を介して、配線ＤＬａ［２］から入力される。
【0354】
端子ｗｔ［１］及び端子ｗｔ［２］は、図１３の端子ｗｔと同様に、重み係数に相当する電位が入力される。つまり、保持部ＨＣＣａ［１］、及び保持部ＨＣＣａ［２］のそれぞれは、図１３の保持部ＨＣＣと同様に、対応する重み係数に相当する電位を保持することができる。つまり、図３２の回路ＭＰＣの回路ＳＤＩＮＶは、２つの重み係数に相当する電位を保持することができる。
【0355】
演算回路１１０の全ての回路ＭＰＣとして、図３２の回路ＭＰＣを適用することによって、重み係数を切り替えて、演算を行うことができる。例えば、演算回路１１０の回路ＭＰＣ［１］乃至回路ＭＰＣ［ｍ］に含まれる回路ＳＤＩＮＶのそれぞれの保持部ＨＣＣａ［１］に重み係数ｗ１
（ｋ－１）
ｊ
（ｋ）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ）に相当する電位を保持し、保持部ＨＣＣａ［２］に重み係数ｗ１
（ｋ－１）
ｈ
（ｋ）乃至ｗｍ
（ｋ－１）
ｈ
（ｋ）（ここでのｈは、１以上ｎ以下でｊでない整数とする。）に相当する電位を保持し、端子ｘｔには、信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）に応じた信号ｘ１
（ｋ－１）乃至ｘｍ
（ｋ－１）が入力されているものとする。また、保持部ＨＣＣｂに中間電位を保持する。このとき、配線ＳＬ０７［１］に高レベル電位を印加してスイッチＳ２３［１］及びスイッチＳ２４［１］をオン状態とし、配線ＳＬ０７［２］に低レベル電位を印加してスイッチＳ２３［２］及びスイッチＳ２４［２］をオフ状態とすることで、演算回路１１０は、重み係数ｗ１
（ｋ－１）
ｊ
（ｋ）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ）と信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）との積和と活性化関数の演算を行うことができる。また、配線ＳＬ０７［１］に低レベル電位を印加してスイッチＳ２３［１］及びスイッチＳ２４［１］をオフ状態とし、配線ＳＬ０７［２］に高レベル電位を印加してスイッチＳ２３［２］及びスイッチＳ２４［２］をオン状態とすることで、演算回路１１０は、重み係数ｗ１
（ｋ－１）
ｈ
（ｋ）乃至ｗｍ
（ｋ－１）
ｈ
（ｋ）と信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）との積和と活性化関数の演算を行うことができる。
【0356】
演算回路１１０の全ての回路ＭＰＣとして、図３２の回路ＭＰＣを適用することによって、重み係数を切り替えることで、それぞれの重み係数に対応する演算を行うことができる。また、図３２の回路ＭＰＣでは、図１３の保持部ＨＣＣａとして、保持部ＨＣＣａ［１］と保持部ＨＣＣａ［２］の２個の保持部を有する構成を図示したが、３個以上の保持部を有する構成とすることができる。この場合、それぞれの保持部には複数の異なる電位（例えば、アナログ値を示す電位など。）を保持することができる。また、ニューラルネットワークで扱う重み係数を１ビット（２値）とする場合、例えば、保持部ＨＣＣａ［１］に高レベル電位を保持し、保持部ＨＣＣａ［２］に低レベル電位を保持して、状況に応じて重み係数を切り替えながら演算を行うことができる。
【0357】
なお、図１２（Ａ）の回路ＭＰＣは、図３２の回路ＭＰＣの回路構成に限定されず、状況に応じて、図３２の回路ＭＰＣを変更した回路構成としてもよい。例えば、図３２の回路ＭＰＣは、トランジスタＴｒ３１［１］の第１端子、トランジスタＴｒ３１［２］の第１端子、及びトランジスタＴｒ３３の第１端子がインバータ回路ＩＮＶ１５の低電源電位入力端子に電気的に接続され、トランジスタＴｒ３２の第１端子、トランジスタＴｒ３４［１］の第１端子、及びトランジスタＴｒ３４［２］の第１端子がインバータ回路ＩＮＶ１６の低電源電位入力端子に電気的に接続されている構成となっているが、図１６の回路ＭＰＣと同様に、トランジスタＴｒ３１［１］の第１端子、トランジスタＴｒ３１［２］の第１端子、及びトランジスタＴｒ３３の第１端子がインバータ回路ＩＮＶ１５の高電源電位入力端子に電気的に接続され、トランジスタＴｒ３２の第１端子、トランジスタＴｒ３４［１］の第１端子、及びトランジスタＴｒ３４［２］の第１端子がインバータ回路ＩＮＶ１６の高電源電位入力端子に電気的に接続されている構成としてもよい。また、図３２の回路ＭＰＣに含まれているインバータ回路ＩＮＶ７、インバータ回路ＩＮＶ８、インバータ回路ＩＮＶ１５、インバータ回路ＩＮＶ１６は、図１７の回路ＭＰＣと同様に、それぞれ論理回路ＬＧＣ７、論理回路ＬＧＣ８、論理回路ＬＧＣ１５、論理回路ＬＧＣ１６に置き換えてもよい。
【0358】
また、例えば、図３２の回路ＭＰＣの回路ＳＤＩＮＶが有する保持部ＨＣＣａ［１］、保持部ＨＣＣａ［２］、保持部ＨＣＣｂのそれぞれを、図１９の回路ＭＰＣの保持部ＨＣＣａ、保持部ＨＣＣｂと同様に、負荷回路を有する構成としてもよい。図３３では、図３２の回路ＭＰＣの回路ＳＤＩＮＶが有する保持部ＨＣＣａ［１］、保持部ＨＣＣａ［２］、保持部ＨＣＣｂのそれぞれを、負荷回路ＬＣ０１［１］、負荷回路ＬＣ０１［２］、負荷回路ＬＣ０２が含まれる回路とした構成を示している。そのため、図３３の回路ＭＰＣは、図３２の回路ＭＰＣに含まれるトランジスタＴｒ３１［１］、トランジスタＴｒ３１［２］、トランジスタＴｒ３２、トランジスタＴｒ３３、トランジスタＴｒ３４［１］、トランジスタＴｒ３４［２］が除かれて、スイッチＳ１６［１］、スイッチＳ１６［２］、スイッチＳ１７、スイッチＳ１８、スイッチＳ１９［１］、スイッチＳ１９［２］が設けられた構成となっている。また、図３３の回路ＭＰＣでは、図３２の回路ＭＰＣの全ての保持部を、負荷回路を有する回路に変更した構成を示したが、図３２の回路ＭＰＣの変更例としては、例えば、保持部ＨＣＣａ［１］、保持部ＨＣＣａ［２］、保持部ＨＣＣｂの一部のみを負荷回路を有する回路に変更した構成としてもよい（図示しない。）。演算回路１１０の全ての回路ＭＰＣとして、図３３の回路ＭＰＣを用いることで、図３２の回路ＭＰＣと同様に、重み係数を切り替えて、当該重み係数に対応する演算を行うことができる。
【0359】
なお、本実施の形態で説明した複数の構成例は、互いに適宜組み合わせることができる。
【0360】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0361】
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なＯＳトランジスタの構成例について説明する。
本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なＯＳトランジスタの構成例について説明する。
【0362】
＜半導体装置の構成例＞
図３４に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図３６（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図３６（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図３６（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
図３４に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図３６（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図３６（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図３６（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
【0363】
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置、特に演算回路１１０のトランジスタＴｒ０３などに用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
【0364】
本実施の形態で説明する半導体装置は、図３４に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、上記の実施の形態で説明した回路ＢＦ１における容量素子Ｃ０１などは、容量素子６００を適用することができる。
【0365】
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態におけるトランジスタに適用することができる。
【0366】
トランジスタ３００は、図３６（Ｃ）に示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
【0367】
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【0368】
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【0369】
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
【0370】
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
【0371】
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【0372】
なお、図３４に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図３５に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
【0373】
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
【0374】
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【0375】
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【0376】
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
【0377】
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【0378】
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【0379】
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【0380】
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【0381】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
【0382】
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【0383】
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図３４において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0384】
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0385】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
【0386】
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図３４において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0387】
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0388】
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図３４において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0389】
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0390】
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図３４において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0391】
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0392】
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
【0393】
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
【0394】
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
【0395】
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【0396】
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【0397】
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【0398】
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【0399】
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0400】
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0401】
絶縁体５１６の上方には、トランジスタ５００が設けられている。
【0402】
図３６（Ａ）、及び図３６（Ｂ）に示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
【0403】
また、図３６（Ａ）、及び図３６（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図３６（Ａ）、及び図３６（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図３６（Ａ）、及び図３６（Ｂ）に示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
【0404】
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
【0405】
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図３４、図３６（Ａ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【0406】
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
【0407】
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を持たせることができる。
【0408】
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【0409】
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
【0410】
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
【0411】
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
【0412】
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
【0413】
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０５は、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
【0414】
絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
【0415】
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
【0416】
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
【0417】
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
【0418】
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
【0419】
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【0420】
特に、不純物、酸素などの拡散を抑制する機能を有する（上記酸素、不純物などが透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
【0421】
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【0422】
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
【0423】
なお、図３６（Ａ）、及び図３６（Ｂ）のトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【0424】
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ－Ｍ－Ｚｎ酸化物は、実施の形態５で説明するＣＡＡＣ－ＯＳ、ＣＡＣ－ＯＳであることが好ましい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。
【0425】
酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【0426】
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
【0427】
なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
【0428】
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
【0429】
ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【0430】
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【0431】
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
【0432】
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、窒化タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
【0433】
また、図３６（Ａ）では、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【0434】
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【0435】
また、図３６（Ａ）に示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
【0436】
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
【0437】
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
【0438】
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
【0439】
特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウムよりも耐熱性が高い。そのため、後の工程での熱処理履歴において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【0440】
絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
【0441】
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
【0442】
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
【0443】
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
【0444】
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
【0445】
なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【0446】
【0447】
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの酸化物半導体の電気抵抗値を低下させることができる。これにより導電体５６０ａの酸化物半導体を導電体にすることができる。なお、酸化物半導体を導電体として用いた電極を、ＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
【0448】
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
【0449】
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
【0450】
また、加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
【0451】
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
【0452】
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
【0453】
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
【0454】
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
【0455】
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
【0456】
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
【0457】
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
【0458】
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【0459】
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【0460】
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、絶縁体５８６に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【0461】
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
【0462】
導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0463】
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
【0464】
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
【0465】
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【0466】
図３４では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【0467】
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
【0468】
導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【0469】
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
【0470】
＜トランジスタの構造例＞
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。なお、下記に説明するトランジスタは、上記に説明したトランジスタの変形例であるため、下記の説明では、異なる点を主に説明し、同一の点については省略することがある。
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。なお、下記に説明するトランジスタは、上記に説明したトランジスタの変形例であるため、下記の説明では、異なる点を主に説明し、同一の点については省略することがある。
【0471】
＜＜トランジスタの構造例１＞＞
図３７（Ａ）乃至図３７（Ｃ）を用いてトランジスタ５００Ａの構造例を説明する。図３７（Ａ）はトランジスタ５００Ａの上面図である。図３７（Ｂ）は、図３７（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図３７（Ｃ）は、図３７（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図３７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３７（Ａ）乃至図３７（Ｃ）を用いてトランジスタ５００Ａの構造例を説明する。図３７（Ａ）はトランジスタ５００Ａの上面図である。図３７（Ｂ）は、図３７（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図３７（Ｃ）は、図３７（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図３７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【0472】
【0473】
また、図３７（Ａ）乃至図３７（Ｃ）に示すトランジスタ５００Ａでは、酸化物５３０ｃ、絶縁体５５０、及び導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５４４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、及び導電体５６０は、導電体５４２ａ、及び導電体５４２ｂとの間に配置される。
【0474】
絶縁体５１１としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層又は積層で用いることができる。又はこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【0475】
例えば、絶縁体５１１は、水又は水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。
【0476】
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【0477】
導電体５０５は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０５の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお、図３７（Ｂ）及び図３７（Ｃ）では、導電体５０５を単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５を２層以上の多層構造としてもよい。なお、導電体５０５は、タングステン、銅、又はアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
【0478】
絶縁体５１４、及び絶縁体５１６は、絶縁体５１１又は絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水又は水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【0479】
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５００Ａの周辺部からトランジスタ５００Ａへの水素等の不純物の混入を抑制する層として機能する。
【0480】
また、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５４４を介して設けられることが好ましい。絶縁体５４４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
【0481】
また、導電体５４２ａ、及び導電体５４２ｂ上に、バリア層を設けてもよい。バリア層は、酸素、又は水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５４４を成膜する際に、導電体５４２ａ、及び導電体５４２ｂが酸化することを抑制することができる。
【0482】
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
【0483】
バリア層を有することで、導電体５４２ａ、及び導電体５４２ｂの材料選択の幅を広げることができる。例えば、導電体５４２ａ、及び導電体５４２ｂに、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
【0484】
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、及び絶縁体５４４を介して設けられることが好ましい。
【0485】
また、導電体５４０ａ、及び導電体５４０ｂの材料としては、導電体５０３と同様に、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【0486】
導電体５４０ａ、及び導電体５４０ｂとしては、例えば、水素、及び酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
【0487】
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。又は、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。又は、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
【0488】
＜＜トランジスタの構造例２＞＞
図３８（Ａ）乃至図３８（Ｃ）を用いてトランジスタ５００Ｂの構造例を説明する。図３８（Ａ）はトランジスタ５００Ｂの上面図である。図３８（Ｂ）は、図３８（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図３８（Ｃ）は、図３８（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図３８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３８（Ａ）乃至図３８（Ｃ）を用いてトランジスタ５００Ｂの構造例を説明する。図３８（Ａ）はトランジスタ５００Ｂの上面図である。図３８（Ｂ）は、図３８（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図３８（Ｃ）は、図３８（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図３８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【0489】
トランジスタ５００Ｂはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
【0490】
トランジスタ５００Ｂは、導電体５４２ａ（導電体５４２ｂ）と、酸化物５３０ｃと、絶縁体５５０と、導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
【0491】
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、及び導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０３ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【0492】
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
【0493】
また、導電体５６０の上面及び側面と、絶縁体５５０の側面と、酸化物５３０ｃの側面と、を覆うように、絶縁体５４４を設けることが好ましい。
【0494】
絶縁体５４４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５４４を有することで、絶縁体５８０が有する水、及び水素などの不純物がトランジスタ５００Ｂへ拡散することを抑制することができる。
【0495】
また、トランジスタ５００Ｂのコンタクトプラグは、トランジスタ５００Ａのコンタクトプラグの構成と異なっている。トランジスタ５００Ｂでは、コンタクトプラグとして機能する導電体５４６ａ（導電体５４６ｂ）と、絶縁体５８０との間に、バリア性を有する絶縁体５７６ａ（絶縁体５７６ｂ）が配置されている。絶縁体５７６ａ（絶縁体５７６ｂ）を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
【0496】
また、バリア性を有する絶縁体５７６ａ（絶縁体５７６ｂ）を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６ａ（導電体５４６ｂ）に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
【0497】
＜＜トランジスタの構造例３＞＞
図３９（Ａ）乃至図３９（Ｃ）を用いてトランジスタ５００Ｃの構造例を説明する。図３９（Ａ）はトランジスタ５００Ｃの上面図である。図３９（Ｂ）は、図３９（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図３９（Ｃ）は、図３９（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図３９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３９（Ａ）乃至図３９（Ｃ）を用いてトランジスタ５００Ｃの構造例を説明する。図３９（Ａ）はトランジスタ５００Ｃの上面図である。図３９（Ｂ）は、図３９（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図３９（Ｃ）は、図３９（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図３９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【0498】
トランジスタ５００Ｃはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
【0499】
図３９（Ａ）乃至図３９（Ｃ）に示すトランジスタ５００Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面及び導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７ａ、及び導電体５４７ｂは、導電体５４２ａ、及び導電体５４２ｂに用いることができる導電体を用いればよい。さらに、導電体５４７ａ、及び導電体５４７ｂの膜厚は、少なくとも導電体５４２ａ、及び導電体５４２ｂより厚いことが好ましい。
【0500】
図３９（Ａ）乃至図３９（Ｃ）に示すトランジスタ５００Ｃは、上記のような構成を有することにより、トランジスタ５００Ａよりも、導電体５４２ａ、及び導電体５４２ｂを導電体５６０に近づけることができる。又は、導電体５４２ａの端部及び導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５００Ｃの実質的なチャネル長を短くし、オン電流の向上と、周波数特性の向上と、を図ることができる。
【0501】
また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４０ａ（導電体５４０ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
【0502】
また、図３９（Ａ）乃至図３９（Ｃ）に示すトランジスタ５００Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成としている。絶縁体５４４は、水又は水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５００Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコン又は窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
【0503】
また、図３９（Ａ）乃至図３９（Ｃ）に示すトランジスタ５００Ｃは、図３７（Ａ）乃至図３７（Ｃ）に示すトランジスタ５００Ａと異なり、導電体５０３を単層構造としている。この場合、パターン形成された導電体５０３の上に絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体５０３の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電体５０３の上面の平坦性を良好にすることが好ましい。例えば、導電体５０３上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体５０３の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂ及び酸化物５３０ｃの結晶性の向上を図ることができる。
【0504】
＜＜トランジスタの構造例４＞＞
図４０（Ａ）乃至図４０（Ｃ）を用いてトランジスタ５００Ｄの構造例を説明する。図４０（Ａ）はトランジスタ５００Ｄの上面図である。図４０（Ｂ）は、図４０（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図４０（Ｃ）は、図４０（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図４０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図４０（Ａ）乃至図４０（Ｃ）を用いてトランジスタ５００Ｄの構造例を説明する。図４０（Ａ）はトランジスタ５００Ｄの上面図である。図４０（Ｂ）は、図４０（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図４０（Ｃ）は、図４０（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図４０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【0505】
トランジスタ５００Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
【0506】
図４０（Ａ）乃至図４０（Ｃ）に示すトランジスタ５００Ｄは、トランジスタ５００、トランジスタ５００Ａ乃至トランジスタ５００Ｃと異なり、導電体５４２ａ、及び導電体５４２ｂを設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
【0507】
また、トランジスタ５００Ｄは、図３９（Ａ）乃至図３９（Ｃ）に示したトランジスタ５００Ｃと同様に、導電体５０５を設けずに、第２のゲートとしての機能を有する導電体５０３を配線としても機能させている。また、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
【0508】
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
【0509】
なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層、つまりＯＣ電極とすることができる。
【0510】
また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
【0511】
トランジスタ５００Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
【0512】
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５００Ｄのオン電流の向上を図ることができる。又は、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、及び金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、及び導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
【0513】
具体的には、金属酸化物５５２としては、酸化物５３０に用いることができる酸化物半導体を低抵抗化した材料を用いることができる。又は、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
【0514】
特に、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウムよりも、耐熱性が高い。そのため、後の工程での熱処理履歴において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【0515】
絶縁体５７０は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水又は水素などの不純物が、導電体５６０、及び絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
【0516】
絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
【0517】
なお、絶縁体５７１に、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
【0518】
絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、及び酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
【0519】
また、トランジスタ５００Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
【0520】
領域５３１ａ及び領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリン又はボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
【0521】
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａ及び領域５３１ｂを形成することもできる。
【0522】
不純物元素が導入された酸化物５３０ｂの一部の領域は、電気抵抗率が低下する。このため、領域５３１ａ及び領域５３１ｂを「不純物領域」又は「低抵抗領域」という場合がある。
【0523】
絶縁体５７１及び／又は導電体５６０をマスクとして用いることで、領域５３１ａ及び領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａ及び／又は領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａ又は領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａ及び領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
【0524】
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
【0525】
また、トランジスタ５００Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、及び酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
【0526】
また、トランジスタ５００Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５４４を有する。絶縁体５４４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水又は水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５４４として、酸化アルミニウムを用いるとよい。
【0527】
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５４４が酸化物５３０及び絶縁体５７５から水素及び水を吸収することで、酸化物５３０及び絶縁体５７５の水素濃度を低減することができる。
【0528】
＜＜トランジスタの構造例５＞＞
図４１（Ａ）乃至図４１（Ｃ）を用いてトランジスタ５００Ｅの構造例を説明する。図４１（Ａ）はトランジスタ５００Ｅの上面図である。図４１（Ｂ）は、図４１（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図４１（Ｃ）は、図４１（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図４１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図４１（Ａ）乃至図４１（Ｃ）を用いてトランジスタ５００Ｅの構造例を説明する。図４１（Ａ）はトランジスタ５００Ｅの上面図である。図４１（Ｂ）は、図４１（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図４１（Ｃ）は、図４１（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図４１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【0529】
トランジスタ５００Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
【0530】
図４１（Ａ）乃至図４１（Ｃ）に示すトランジスタ５００Ｅでは、トランジスタ５００Ｄと同様に、導電体５４２ａ、及び導電体５４２ｂを設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５４４の間に、絶縁体５７３を有する。
【0531】
図４１（Ｂ）に示す、領域５３１ａ、及び領域５３１ｂは、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１ａ、及び領域５３１ｂは、例えば、ダミーゲートを用いることで形成することができる。
【0532】
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、酸化物５３０ｂの一部の領域を低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１ａ及び領域５３１ｂが形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【0533】
なお、酸化物５３０ｂの一部の領域を低抵抗化する元素としては、代表的には、ホウ素、又はリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
【0534】
特に、アモルファスシリコン、低温ポリシリコンなどが半導体層に含まれるＳｉトランジスタの製造ラインの装置において、ホウ素、及びリンを添加することができるため、当該製造ラインの装置を用いることにより酸化物５３０ｂの一部を低抵抗化することができる。つまり、Ｓｉトランジスタの製造ラインの一部を、トランジスタ５００Ｅの作製工程に用いることができる。
【0535】
続いて、酸化物５３０ｂ、及びダミーゲート上に、絶縁体５７３となる絶縁膜、及び絶縁体５４４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、及び絶縁体５４４となる絶縁膜を積層して設けることで、領域５３１ａ又は領域５３１ｂと、酸化物５３０ｃと、絶縁体５５０と、が重畳する領域を設けることができる。
【0536】
具体的には、絶縁体５４４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５４４、及び絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１ａ、及び領域５３１ｂのそれぞれの一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、及び導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、及び導電体５６０となる導電膜の一部を除去することで、図４１（Ａ）乃至図４１（Ｃ）に示すトランジスタを形成することができる。
【0537】
なお、絶縁体５７３、及び絶縁体５４４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【0538】
【0539】
＜＜トランジスタの構造例６＞＞
また、図３６（Ａ）、及び図３６（Ｂ）では、ゲートとしての機能を有する導電体５６０が、絶縁体５８０の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図４２（Ａ）、図４２（Ｂ）、図４３（Ａ）、図４３（Ｂ）に示す。
また、図３６（Ａ）、及び図３６（Ｂ）では、ゲートとしての機能を有する導電体５６０が、絶縁体５８０の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図４２（Ａ）、図４２（Ｂ）、図４３（Ａ）、図４３（Ｂ）に示す。
【0540】
【0541】
図４２（Ａ）、図４２（Ｂ）、図４３（Ａ）、図４３（Ｂ）に示すトランジスタは、バックゲートとしての機能を有する導電体ＢＧＥと、ゲート絶縁膜としての機能を有する絶縁体ＢＧＩと、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＦＧＩと、フロントゲートとしての機能を有する導電体ＦＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物半導体Ｓ、導電体ＢＧＥ、又は導電体ＦＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。
【0542】
＜容量素子の構造例＞
図４４（Ａ）乃至図４４（Ｃ）では、図３４に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図４４（Ａ）は容量素子６００Ａの上面図であり、図４４（Ｂ）は容量素子６００Ａの一点鎖線Ｌ３－Ｌ４における断面を示した斜視図であり、図４４（Ｃ）は容量素子６００Ａの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
図４４（Ａ）乃至図４４（Ｃ）では、図３４に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図４４（Ａ）は容量素子６００Ａの上面図であり、図４４（Ｂ）は容量素子６００Ａの一点鎖線Ｌ３－Ｌ４における断面を示した斜視図であり、図４４（Ｃ）は容量素子６００Ａの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
【0543】
導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。
【0544】
容量素子６００Ａは、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図４４（Ｂ）、図４４（Ｃ）では、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
【0545】
【0546】
なお、図３４に示す容量素子６００、図３５に示す容量素子６００、及び図４４（Ａ）乃至図４４（Ｃ）に示す容量素子６００Ａはプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図４５（Ａ）乃至図４５（Ｃ）に示すシリンダ型の容量素子６００Ｂとしてもよい。
【0547】
図４５（Ａ）は容量素子６００Ｂの上面図であり、図４５（Ｂ）は容量素子６００Ｂの一点鎖線Ｌ３－Ｌ４における断面図であり、図４５（Ｃ）は容量素子６００Ｂの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
【0548】
図４５（Ｂ）において、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、一対の電極の一方として機能する導電体６１０と、一対の電極の他方として機能する導電体６２０と、を有する。
【0549】
また、図４５（Ｃ）では、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
【0550】
絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
【0551】
また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
【0552】
絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
【0553】
また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
【0554】
導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６１０は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
【0555】
なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
【0556】
絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、一対の電極に挟まれる誘電体として機能する。
【0557】
導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
【0558】
絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
【0559】
図４５（Ａ）乃至図４５（Ｃ）に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。そのため、例えば、上記の実施の形態で説明した容量素子Ｃ０１、Ｃ０１ｍなどとして、容量素子６００Ｂを適用することによって、長時間、容量素子の端子間の電圧を維持することができる。
【0560】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0561】
（実施の形態５）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。なお、明細書等において、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、又は材料の構成の一例を表す。
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。なお、明細書等において、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、又は材料の構成の一例を表す。
【0562】
＜金属酸化物の構成例＞
ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【0563】
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【0564】
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【0565】
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【0566】
すなわち、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【0567】
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
【0568】
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【0569】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【0570】
また、ＣＡＡＣ－ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【0571】
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
【0572】
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【0573】
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。
【0574】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
【0575】
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【0576】
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【0577】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよい。
【0578】
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【0579】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【0580】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【0581】
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
【0582】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【0583】
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【0584】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【0585】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【0586】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【0587】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0588】
（実施の形態６）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
【0589】
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図４６（Ａ）を用いて説明する。
初めに、半導体装置などが形成された半導体ウェハの例を、図４６（Ａ）を用いて説明する。
【0590】
図４６（Ａ）に示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
【0591】
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
【0592】
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
【0593】
ダイシング工程を行うことにより、図４６（Ｂ）に示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
【0594】
なお、本発明の一態様の素子基板の形状は、図４６（Ａ）に図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハであってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
【0595】
＜電子部品＞
次に、チップ４８００ａが組み込まれた電子部品の例を、図４６（Ｃ）、（Ｄ）を用いて説明を行う。
次に、チップ４８００ａが組み込まれた電子部品の例を、図４６（Ｃ）、（Ｄ）を用いて説明を行う。
【0596】
図４６（Ｃ）に電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図４６（Ｃ）に示す電子部品４７００は、リード４７０１と、上述したチップ４８００ａと、を有し、ＩＣチップ等として機能する。特に、本明細書などにおいて、上記実施の形態で説明した演算回路１１０など半導体装置を含む電子部品４７００をブレインモーフィックプロセッサと呼称する。
【0597】
電子部品４７００は、例えば、リードフレームのリード４７０１とチップ４８００ａ上の電極とを金属の細線（ワイヤー）で電気的に接続するワイヤーボンディング工程と、エポキシ樹脂等によって封止するモールド工程と、リードフレームのリード４７０１へのメッキ処理と、パッケージの表面への印字処理と、を行うことで作製することができる。また、ワイヤーボンディング工程は、例えば、ボールボンディングや、ウェッジボンディングなどを用いることができる。また、図４６（Ｃ）では、電子部品４７００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
【0598】
電子部品４７００は、例えばプリント基板４７０２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
【0599】
図４６（Ｄ）に電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
【0600】
電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
【0601】
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
【0602】
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることもできる。
【0603】
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
【0604】
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
【0605】
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
【0606】
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
【0607】
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図４６（Ｄ）では、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
【0608】
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
【0609】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【0610】
（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図４７には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図４７には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
【0611】
［携帯電話］
図４７に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
図４７に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
【0612】
情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
【0613】
［ウェアラブル端末］
また、図４７には、スマートウォッチ（登録商標）を一例とするウェアラブル端末５９００が図示されている。ウェアラブル端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
また、図４７には、スマートウォッチ（登録商標）を一例とするウェアラブル端末５９００が図示されている。ウェアラブル端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
【0614】
ウェアラブル端末５９００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
【0615】
［情報端末］
また、図４７には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
また、図４７には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
【0616】
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
【0617】
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図４７に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
【0618】
［電化製品］
また、図４７には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
また、図４７には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
【0619】
電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
【0620】
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
【0621】
［ゲーム機］
また、図４７には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
また、図４７には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
【0622】
更に、図４７には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図４７に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図４７に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
【0623】
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
【0624】
携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
【0625】
更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
【0626】
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
【0627】
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
【0628】
図４７では、ゲーム機の一例として携帯ゲーム機及び家庭用の据え置き型ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
【0629】
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
【0630】
図４７には移動体の一例である自動車５７００が図示されている。
【0631】
自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで様々な情報を提供することができる。
【0632】
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを運転手に提供することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
【0633】
上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該半導体装置を自動車５７００の自動運転システムに用いることができる。また、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
【0634】
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様の半導体装置を適用して、人工知能を利用したシステムを付与することができる。
【0635】
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
【0636】
図４７には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。
【0637】
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
【0638】
更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。
【0639】
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
【0640】
図４７には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
【0641】
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。
【0642】
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
【0643】
図４８（Ａ）は、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図４８（Ａ）は、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
【0644】
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
【0645】
拡張デバイス６１００をＰＣなどに用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
【0646】
［放送システム］
上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
【0647】
図４８（Ｂ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図４８（Ｂ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
【0648】
図４８（Ｂ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
【0649】
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図４８（Ｂ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
【0650】
上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
【0651】
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
【0652】
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
【0653】
［認証システム］
上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
【0654】
図４８（Ｃ）は、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
【0655】
図４８（Ｃ）には、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
【0656】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【0657】
ＭＰＣ：回路、ＭＰＣ［１］：回路、ＭＰＣ［ｉ］：回路、ＭＰＣ［ｍ］：回路、ＡＣＴＦ：回路、ＴＲＦ：変換回路、ＢＦ１：回路、ＢＦ２：回路、ＢＦ５：回路、ＳＣ：切り替え回路、ＤＩＮＶ１：インバータ回路、ＤＩＮＶ２：インバータ回路、ＩＮＶ１：インバータ回路、ＩＮＶ１Ａ：インバータ回路、ＩＮＶ２：インバータ回路、ＩＮＶ３：インバータ回路、ＩＮＶ７：インバータ回路、ＩＮＶ８：インバータ回路、ＩＮＶ９：インバータ回路、ＩＮＶ１０：インバータ回路、ＩＮＶ１５：インバータ回路、ＩＮＶ１６：インバータ回路、ＩＮＶ２１：インバータ回路、ＳＩＮＶ３：インバータ回路、ＳＩＮＶ４：インバータ回路、ＬＧＣ７：論理回路、ＬＧＣ８：論理回路、ＬＧＣ１５：論理回路、ＬＧＣ１６：論理回路、ＳＤＩＮＶ：回路、ＨＣＡ：保持部、ＨＣＡｍ：保持部、ＨＣＣ：保持部、ＨＣＣａ：保持部、ＨＣＣｂ：保持部、ＨＣＣｃ：保持部、ＨＣＣｄ：保持部、Ｅ［１］：一致回路、Ｅ［２］：一致回路、Ｅ［ｉ］：一致回路、Ｅ［ｍ－２］：一致回路、Ｅ［ｍ－１］：一致回路、Ｅ［ｍ］：一致回路、ｉｎｐ：端子、ｉｎｎ：端子、ｏｕｔｐ：端子、ｏｕｔｎ：端子、ｗｔ：端子、ｗｔ１：端子、ｗｔ２：端子、ｗｔｍ：端子、ｗｔｓ：端子、ｗｔｓ１：端子、ｗｔｓ２：端子、ｗｔｂ：端子、ｘｔ：端子、ｘｔｂ：端子、ｓｔ：端子、ｓｔｍ：端子、ｉｎｐａ：端子、ｉｎｎａ：端子、ｏｕｔａ：端子、ＳＬ０１：配線、ＳＬ０１ｍ：配線、ＳＬ０３：配線、ＳＬ０３ａ：配線、ＳＬ０３ｂ：配線、ＳＬ０５：配線、ＳＬ０６：配線、ＳＬ０７：配線、ＤＬ：配線、ＤＬａ：配線、ＤＬｂ：配線、ＤＬｃ：配線、ＤＬｄ：配線、ＤＬｍ：配線、ＳＷＬ：配線、ＳＷＬｍ：配線、ＸＬ：配線、ＸＬＢ：配線、ＶＤＤＬ：配線、ＶＤＤＨＬ：配線、ＶＳＳＬ：配線、ＶＳＳＳＬ：配線、ＶＳＳ１Ｌ：配線、ＶＳＳ２Ｌ：配線、ＶＳＳ３Ｌ：配線、ＶＬ：配線、ＧＮＤＬ：配線、ＷＬＤ：回路、ＡＦＰ：回路、ＳＷＬＤ：回路、ＴＳＧ：回路、Ｔｒ０１：トランジスタ、Ｔｒ０１ｍ：トランジスタ、Ｔｒ０２：トランジスタ、Ｔｒ０２ｍ：トランジスタ、Ｔｒ０３：トランジスタ、Ｔｒ０３ｍ：トランジスタ、Ｔｒ０４：トランジスタ、Ｔｒ０５：トランジスタ、Ｔｒ０６：トランジスタ、Ｔｒ０７：トランジスタ、Ｔｒ０８：トランジスタ、Ｔｒ０９：トランジスタ、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ１３：トランジスタ、Ｔｒ１４：トランジスタ、Ｔｒ１６：トランジスタ、Ｔｒ１７：トランジスタ、Ｔｒ１８：トランジスタ、Ｔｒ１９：トランジスタ、Ｔｒ２５ａ：トランジスタ、Ｔｒ２５ｂ：トランジスタ、Ｔｒ２５ｃ：トランジスタ、Ｔｒ２５ｄ：トランジスタ、Ｔｒ２６：トランジスタ、Ｔｒ３１：トランジスタ、Ｔｒ３２：トランジスタ、Ｔｒ３３：トランジスタ、Ｔｒ３４：トランジスタ、Ｃ０１：容量素子、Ｃ０１ｍ：容量素子、Ｃ１１ａ：容量素子、Ｃ１１ｂ：容量素子、Ｃ１１ｃ：容量素子、Ｃ１１ｄ：容量素子、Ａ０１：アナログスイッチ、Ａ０２：アナログスイッチ、Ａ０３：アナログスイッチ、Ａ０４：アナログスイッチ、Ｓ０１：スイッチ、Ｓ０２：スイッチ、Ｓ０３：スイッチ、Ｓ０４：スイッチ、Ｓ０７ａ：スイッチ、Ｓ０７ｂ：スイッチ、Ｓ０７ｃ：スイッチ、Ｓ０７ｄ：スイッチ、Ｓ１１：スイッチ、Ｓ１２：スイッチ、Ｓ１３：スイッチ、Ｓ１４：スイッチ、Ｓ１５：スイッチ、Ｓ１６：スイッチ、Ｓ１６［１］：スイッチ、Ｓ１６［２］：スイッチ、Ｓ１７：スイッチ、Ｓ１８：スイッチ、Ｓ１９：スイッチ、Ｓ１９［１］：スイッチ、Ｓ１９［２］：スイッチ、Ｓ２１：スイッチ、Ｓ２２：スイッチ、Ｓ２３［１］：スイッチ、Ｓ２３［２］：スイッチ、Ｓ２４［１］：スイッチ、Ｓ２４［２］：スイッチ、ＬＣ０１：負荷回路、ＬＣ０２：負荷回路、ＬＣ０３：負荷回路、ＬＣ０４：負荷回路、ＬＥ０２：負荷素子、ＶＲ０１：抵抗変化素子、ＶＲ０２：抵抗変化素子、ＶＲ０３：抵抗変化回路、ＶＲ０４：抵抗変化回路、Ｎ１
（１）：ニューロン、Ｎｐ
（１）：ニューロン、Ｎ１
（ｋ－１）：ニューロン、Ｎｉ
（ｋ－１）：ニューロン、Ｎｍ
（ｋ－１）：ニューロン、Ｎ１
（ｋ）：ニューロン、Ｎｊ
（ｋ）：ニューロン、Ｎｎ
（ｋ）：ニューロン、Ｎ１
（Ｒ）：ニューロン、Ｎｑ
（Ｒ）：ニューロン、ＢＧＩ：絶縁体、ＦＧＩ：絶縁体、ＢＧＥ：導電体、ＦＧＥ：導電体、ＰＥ：導電体、ＷＥ：導電体、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、１００：ニューラルネットワーク、１１０：演算回路、１２０：演算回路、１３０：演算回路、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、５００：トランジスタ、５００Ａ：トランジスタ、５００Ｂ：トランジスタ、５００Ｃ：トランジスタ、５００Ｄ：トランジスタ、５００Ｅ：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１１：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３１ａ：領域、５３１ｂ：領域、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４６ａ：導電体、５４６ｂ：導電体、５４７ａ：導電体、５４７ｂ：導電体、５４８：導電体、５５０：絶縁体、５５２：金属酸化物、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７０：絶縁体、５７１：絶縁体、５７３：絶縁体、５７４：絶縁体、５７５：絶縁体、５７６ａ：絶縁体、５７６ｂ：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、４７００：電子部品、４７０１：リード、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：ウェアラブル端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５２０：本体、７５２２：コントローラ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
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【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
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【図28】
【図29】
【図30】
【図31】
【図32】
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【図34】
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【図36】
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【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】