特許 7358330 ダイヤモンドＭＩＳトランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-29

(45)【発行日】2023-10-10

(54)【発明の名称】ダイヤモンドＭＩＳトランジスタ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20231002BHJP

   H01L 29/78 20060101ALI20231002BHJP

   H01L 29/12 20060101ALI20231002BHJP

【ＦＩ】

H01L29/78 301B

H01L29/78 301G

H01L29/78 301H

H01L29/78 301S

H01L29/78 301X

H01L29/78 652T

H01L29/78 653

【請求項の数】 13

(21)【出願番号】P 2020502141

(86)(22)【出願日】2018-07-18

(65)【公表番号】

(43)【公表日】2020-09-03

(86)【国際出願番号】 EP2018069510

(87)【国際公開番号】W WO2019016268

(87)【国際公開日】2019-01-24

【審査請求日】2021-06-18

(31)【優先権主張番号】17305959.3

(32)【優先日】2017-07-19

(33)【優先権主張国・地域又は機関】EP

(73)【特許権者】

【識別番号】501089863

【氏名又は名称】サントル ナシオナル ドゥ ラ ルシェルシェ サイアンティフィク

(73)【特許権者】

【識別番号】506410039

【氏名又は名称】アンスティテュ ポリテクニク ドゥ グルノーブル

(73)【特許権者】

【識別番号】519077687

【氏名又は名称】ウニベルシテ グルノーブル アルプ

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100123582

【弁理士】

【氏名又は名称】三橋 真二

(74)【代理人】

【識別番号】100114018

【弁理士】

【氏名又は名称】南山 知広

(74)【代理人】

【識別番号】100165191

【弁理士】

【氏名又は名称】河合 章

(74)【代理人】

【識別番号】100133835

【弁理士】

【氏名又は名称】河野 努

(72)【発明者】

【氏名】ジュリアン ペルノー

(72)【発明者】

【氏名】ニコラ ルジェ

(72)【発明者】

【氏名】ダビド エオン

(72)【発明者】

【氏名】エティエンヌ ゲラエール

(72)【発明者】

【氏名】ゴーチエ シコ

(72)【発明者】

【氏名】トアン タン ファム

(72)【発明者】

【氏名】フローリン ウドリア

【審査官】上田 智志

(56)【参考文献】

【文献】特開平１０－１２５９３２（ＪＰ，Ａ）

【文献】独国特許出願公開第１０２０１３１１１３７５（ＤＥ，Ａ１）

【文献】国際公開第２０１２／０７２６４６（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１２／０１７５６７９（ＵＳ，Ａ１）

【文献】米国特許第０８１４３１３０（ＵＳ，Ｂ１）

【文献】特開２０１７－０５０４８５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

第１の導電型のドーピングされた半導体ダイヤモンドから構成されたソース領域（Ｓ）及びドレイン領域（Ｄ）と、
前記ソース領域と前記ドレイン領域の間に配置された、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成されたチャネル領域（Ｃ）と、
前記チャネル領域と前記ドレイン領域の間に配置された、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成されたドリフト領域（ＤＲ）と、
前記チャネル領域の上に配置されるとともに誘電体層（１１３）によって前記チャネル領域から切り離された導電ゲート（１１１）と、
を備え、
内部に形成される前記ソース領域（Ｓ）、前記ドリフト領域（ＤＲ）及び前記ドレイン領域（Ｄ）を有する、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成された第１の層（１０１）を更に備え、
前記チャネル領域（Ｃ）は、前記第１の層（１０１）に形成され、
前記第１の層（１０１）の厚さは、１０ｎｍと２０μｍとの間であり、
ゲート－ドレイン距離（Ｌｇｄ）は、距離ソース－ゲート（Ｌｇｓ）より大きいディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００；７００；８００）。

【請求項2】

前記ソース領域（Ｓ）に電気的に接続したソースメタライゼーション（１０７）と、
前記ドレイン領域に電気的に接続したドレインメタライゼーション（１０９）と、
を更に備える請求項１に記載のディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００；７００；８００）。

【請求項3】

前記ソースメタライゼーション（１０７）及び前記ドレインメタライゼーション（１０９）は、前記第１の層（１０１）の同一の表面の側に配置された請求項２に記載のディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００）。

【請求項4】

前記チャネル領域（Ｃ）のレベルにおける前記第１の層（１０１）の厚さは、前記ソース領域（Ｓ）及び前記ドレイン領域（Ｄ）のレベルにおける厚さと略同一である請求項１に記載のディープディプレッションＭＩＳトランジスタ（１００；６００）。

【請求項5】

プレーナ構造を有する請求項４に記載のディープディプレッションＭＩＳトランジスタ（１００）。

【請求項6】

前記第１の層（１０１）に形成された半導体のフィンを備え、前記導電ゲート（１１１）は、前記フィンの一部の上側表面及び横側表面を被覆する請求項４に記載のディープディプレッションＭＩＳトランジスタ（６００）。

【請求項7】

前記チャネル領域（Ｃ）のレベルにおける前記第１の層（１０１）の厚さは、前記ソース領域（Ｓ）及び前記ドレイン領域（Ｄ）のレベルにおける厚さより小さい請求項１に記載のディープディプレッションＭＩＳトランジスタ（３００；５００）。

【請求項8】

前記チャネル領域は、前記第１の層（１０１）のドーピングレベルより高いドーピングレベルを有する、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成された第２の層（４４１）に形成された請求項３に記載のディープディプレッションＭＩＳトランジスタ（４００）。

【請求項9】

前記チャネル領域（Ｃ）と前記ドレイン領域（Ｄ）の間に配置された、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成された追加のチャネル領域（Ｃ’）と、前記追加のチャネル領域の上に配置されるとともに前記誘電体層（１１３）によって前記追加のチャネル領域から切り離された追加の導電ゲート（１１１’）と、を備える請求項３～８のいずれか一項に記載のディープディプレッションＭＩＳトランジスタ。

【請求項10】

前記第１の層（１０１）より高いドーピングレベルを有する、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成された第３の層（３３１）は、前記ソースメタライゼーション（１０７）及び前記ドレインメタライゼーション（１０９）と前記第１の層（１０１）の間の境界面を形成する請求項２，３，８のいずれか一項に記載のディープディプレッションＭＩＳトランジスタ（３００；８００）。

【請求項11】

前記第１の層（１０１）は、第２の導電型のドーピングされた半導体ダイヤモンドから構成された基板（１０３）の上にある請求項２～１０のいずれか一項に記載のディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００；７００；８００）。

【請求項12】

前記第１の層（１０１）より高いドーピングレベルを有する、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成された第４の層（１０５）は、前記基板（１０３）と前記第１の層（１０１）の間の境界面を形成する請求項１１に記載のディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００；７００；８００）。

【請求項13】

請求項１～１２のいずれか一項に記載のディープディプレッションＭＩＳトランジスタと、制御回路と、を備え、前記制御回路は、
前記ディープディプレッションＭＩＳトランジスタをオフ状態にするためにしきい値電圧以上の第１のゲート－ソース電圧を前記ディープディプレッションＭＩＳトランジスタに印加し、
前記ディープディプレッションＭＩＳトランジスタをオン状態にするためにしきい値電圧未満の第２のゲート－ソース電圧を前記ディープディプレッションＭＩＳトランジスタに印加するように構成されたアセンブリ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パワー電子部品の分野に関する。本発明は、特に、高い動作温度に耐えることができる、高い絶縁破壊電圧を有するＭＩＳ（金属－絶縁体－半導体）トランジスタを意図するものである。

【背景技術】

【0002】

高電力アプリケーションのスイッチとして用いることができる種々の構造のＭＩＳトランジスタが文献に示されている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

しかしながら、オフ状態で非常に高い電圧、例えば、１０００Ｖから３００００Ｖまでの範囲の電圧に損傷なく耐えることができるとともに高い動作温度、例えば、１７５℃より高い動作温度に耐えることができるＭＩＳトランジスタの必要性が依然として存在する。

【課題を解決するための手段】

【0004】

一実施の形態は、
第１の導電型のドーピングされた半導体ダイヤモンドから構成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域の間に配置された、第１の導電型のドーピングされた半導体ダイヤモンドから構成されたチャネル領域と、
チャネル領域とドレイン領域の間に配置された、第１の導電型のドーピングされた半導体ダイヤモンドから構成されたドリフト領域と、
チャネル領域の上に配置されるとともに誘電体層によってチャネル領域から切り離された導電ゲートと、
を備えるディープディプレッションＭＩＳトランジスタを提供する。

【0005】

一実施の形態によれば、ディープディプレッションＭＩＳトランジスタは、
内部に形成されるソース領域、ドリフト領域及びドレイン領域を有する、第１の導電型のドーピングされた半導体ダイヤモンドから構成された第１の層と、
ソース領域に電気的に接続したソースメタライゼーションと、
ドレイン領域に電気的に接続したドレインメタライゼーションと、
を更に備える。

【0006】

一実施の形態によれば、ソースメタライゼーション及びドレインメタライゼーションは、第１の層の同一の表面の側に配置される。

【0007】

一実施の形態によれば、チャネル領域は、第１の層に形成される。

【0008】

一実施の形態によれば、チャネル領域のレベルにおける第１の層の厚さは、ソース領域及びドレイン領域のレベルにおける厚さと略同一である。

【0009】

一実施の形態によれば、ディープディプレッションＭＩＳトランジスタは、プレーナ構造を有する。

【0010】

一実施の形態によれば、ディープディプレッションＭＩＳトランジスタは、第１の層に形成された半導体のフィンを備え、導電ゲートは、フィンの一部の上側表面及び横側表面を被覆する。

【0011】

一実施の形態によれば、チャネル領域のレベルにおける第１の層の厚さは、ソース領域及びドレイン領域のレベルにおける厚さより小さい。

【0012】

一実施の形態によれば、チャネル領域は、第１の層のドーピングレベルと異なるドーピングレベルを有する、第１の導電型のドーピングされた半導体ダイヤモンドから構成された第２の層に形成される。

【0013】

一実施の形態によれば、ディープディプレッションＭＩＳトランジスタは、チャネル領域とドレイン領域の間に配置された、第１の導電型のドーピングされた半導体ダイヤモンドから構成された追加のチャネル領域と、追加のチャネル領域の上に配置されるとともに誘電体層によって追加のチャネル領域から切り離された追加の導電ゲートと、を備える。

【0014】

一実施の形態によれば、ソースメタライゼーション及びドレインメタライゼーションは、第１の層の逆の表面の側に配置される。

【0015】

一実施の形態によれば、第１の層より高いドーピングレベルを有する、第１の導電型のドーピングされた半導体ダイヤモンドから構成された第３の層は、ソースメタライゼーション及びドレインメタライゼーションと第１の層の間の境界面を形成する。

【0016】

一実施の形態によれば、第１の層は、第２の導電型のドーピングされた半導体ダイヤモンドから構成された基板の上にある。

【0017】

一実施の形態によれば、第１の層より高いドーピングレベルを有する、第１の導電型のドーピングされた半導体ダイヤモンドから構成された第４の層は、基板と第１の層の間の境界面を形成する。

【0018】

他の実施の形態は、
上述したディープディプレッションＭＩＳトランジスタと、制御回路と、を備え、制御回路は、
ディープディプレッションＭＩＳトランジスタをオフ状態にするためにしきい値電圧以上の第１のゲート－ソース電圧をディープディプレッションＭＩＳトランジスタに印加し、
ディープディプレッションＭＩＳトランジスタをオン状態にするためにしきい値電圧未満の第２のゲート－ソース電圧をディープディプレッションＭＩＳトランジスタに印加するように構成されたアセンブリを提供する。

【0019】

上述した特徴及び利点並びに他の特徴及び利点を、添付図面に関連した特化した実施の形態の以下の限定的でない説明で詳細に説明する。

【図面の簡単な説明】

【0020】

【図1】ＭＩＳパワートランジスタの一実施の形態を図式的に示す断面図である。

【図2】ＭＩＳパワートランジスタの一実施の形態を図式的に示す上面図である。

【図3】ＭＩＳパワートランジスタの他の実施の形態を図式的に示す断面図である。

【図4】ＭＩＳパワートランジスタの他の実施の形態を図式的に示す断面図である。

【図5】ＭＩＳパワートランジスタの他の実施の形態を図式的に示す断面図である。

【図6】ＭＩＳパワートランジスタの他の実施の形態を図式的に示す断面図である。

【図7】ＭＩＳパワートランジスタの他の実施の形態を図式的に示す断面図である。

【図8】ＭＩＳパワートランジスタの他の実施の形態を図式的に示す断面図である。

【図9】ＭＩＳパワートランジスタの他の実施の形態を図式的に示す断面図である。

【図10】ＭＩＳパワートランジスタの他の実施の形態を図式的に示す断面図である。

【発明を実施するための形態】

【0021】

種々の図面において、同一の構成要素に同一の参照番号を付し、さらに、種々の図面は寸法通りではない。以下の説明において、「最上部」、「底部」、「左」、「右」等のような絶対位置若しくは「上の」、「下の」、「上側」、「下側」等の相対位置を特定する用語又は「水平」、「垂直」等のような向きを特定する用語を説明するとき、図面の向きを言及し、実際には、説明する構造の向きが異なってもよいことを理解すべきである。特別の定めのない限り、表現「約」、「略」及び「～のオーダ」は、１０％以内、好適には、５％以内を意味する。

【0022】

説明する実施の形態の一態様によれば、ドーピングされたダイヤモンド、好適には、単結晶ダイヤモンドからチャネル領域が構成されたディープディプレッションＭＩＳトランジスタを提供する。ディープディプレッションＭＩＳトランジスタは、チャネル領域に（すなわち、その厚さの全体に亘って）ディープディプレッションを形成することによってオフに切り替える（遮断する）ことができるＭＩＳトランジスタを意味する。オン状態において、デプレッションは減少又はキャンセルされ、ドレイン－ソース導通が、（図１及び図５の破線の電流線によって図式的に示すように）チャネル領域及びドリフト領域の容積内に生じ、これによって、比較的低いオン状態の抵抗になる。半導体チャネルとしてダイヤモンドを用いることによって、非常に高いオフ状態の絶縁破壊電圧及び非常に高い（例えば、１７５℃より高い、可能な場合には、最高で４５０℃の又はそれを超える）温度の動作能力（ｔｅｍｐｅｒａｔｕｒｅ ｏｐｅｒａｔｉｏｎ ｃａｐａｂｉｌｉｔｙ）を得ることができる。

【0023】

トランジスタをディープディプレッション状態（オフ状態）にするために、しきい値電圧Ｖ_T以上の電圧がトランジスタのゲートに印加される。しきい値電圧ＶＴは、反転が理論的に生じることができる電圧であり、以下のように規定することができる。

【0024】

【数1】

【0025】

ｔ_ox及びε_oxは、ゲート酸化膜の厚さ及び誘電率であり、ε_scは、半導体の誘電率であり、ｑは、電気素量であり、Ｎ_Aは、半導体のドーピングレベルであり、Ψ_bは、以下で規定するような中性物質の真性レベル（ｉｎｔｒｉｎｓｉｃ ｌｅｖｅｌ）とフェルミレベルの間の電位差である。

【0026】

【数2】

【0027】

ｎ_iは、半導体のドーパントの真性濃度（ｉｎｔｒｉｎｓｉｃ ｃｏｎｃｅｎｔｒａｔｉｏｎ）であり、Ｔは、温度であり、ｋは、ボルツマン定数である。

【0028】

ダイヤモンドの５．５ｅＶのオーダの高いバンドギャップのために、少数キャリアの最速の特性生成時定数（ｑｕｉｃｋｅｓｔ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｇｅｎｅｒａｔｉｏｎ ｔｉｍｅ ｃｏｎｓｔａｎｔ）は、１０³⁷秒のオーダ、すなわち、１０³⁰年のオーダである。これは、しきい値電圧Ｖ_T以上の電圧がトランジスタのゲートに印加されるときに反転が（理論的に生じるかもしれないとしても）実際には絶対に生じないことを意味する。これによって、オフ状態のトランジスタの保持を保証するためにディープディプレッション状態を用いることができる。そのようなディープディプレッション状態を、低いバンドギャップを有する半導体材料で用いることができず、その理由は、非常に短い時間の後に、典型的には、室温でのシリコンにおける１秒のオーダで反転状態が生じるからである。このような特殊な理由により、デプレッションＭＩＳトランジスタは、高電力アプリケーションに用いられることがなかった。

【0029】

図１は、ＭＩＳパワートランジスタ１００の一実施の形態を図式的に示す断面図である。

【0030】

トランジスタ１００は、例えば、１０¹⁵原子／ｃｍ³から１０²⁰原子／ｃｍ³までの範囲のドーピングレベルを有する、ｐ型のドーピングされた単結晶ダイヤモンド半導体層１０１を備える。層１０１は、例えば、ホウ素がドーピングされている。層１０１の厚さは、例えば、数ｎｍから数μｍまでの範囲、例えば、１０ｎｍから２０μｍまでの範囲、好適には、２００ｎｍから１０μｍまでの範囲である。

【0031】

本例において、層１０１は、ｎ型のドーピングされたダイヤモンド基板１０３の上に存在する。さらに、本例において、層１０１のドーピングレベルと異なるドーピングレベルを有する、好適には、層１０１のドーピングレベルより高いドーピングレベルを有するｐ型のドーピングされたダイヤモンドバッファ層１０５は、基板１０３と層１０１の間の境界面を形成する。一例として、バッファ層１０５は、基板１０３の上側表面の最上部に存在するとともに基板１０３の上側表面に接触するエピタキシーによって形成され、層１０１それ自体は、バッファ層１０５の上側表面の最上部に存在するとともにバッファ層１０５の上側表面に接触するエピタキシーによって形成される。

【0032】

トランジスタ１００は、
トランジスタの左側部分で層１０１の上側表面の最上部に配置されるとともに層１０１の上側表面に接触するソースコンタクトメタライゼーション１０７と、
トランジスタの右側部分で層１０１の上側表面の最上部に配置されるとともに層１０１の上側表面に接触するドレインコンタクトメタライゼーション１０９と、
例えば、酸化アルミニウムによって構成された誘電体層１１３によって層１０１から切り離された、ソースコンタクトメタライゼーション１０７とドレインコンタクトメタライゼーション１０９の間で層１０１の上側表面に配置された導電ゲート１１１と、
を更に備える。

【0033】

トランジスタ１００のソース領域（Ｓ）及びドレイン領域（Ｄ）は、メタライゼーション１０７に接続した層１０１の部分及びメタライゼーション１０９に接続した層１０１の部分にそれぞれ相当し、上から見ると、ゲート１１１によって切り離されている。トランジスタ１００のチャネル領域（Ｃ）は、ソース領域をドレイン領域から切り離す、ゲート１１１の下に配置された層１０１の部分に相当する。実際には、導電ゲート１１１は、図１に出現しないとしても、好適には、ドレイン領域を完全に包囲する円環形を有する。これによって、トランジスタの電圧遮断能力を向上させるとともにオフ状態における電流漏れを制限することができる。

【0034】

図２は、導電ゲートがドレイン領域を包囲するディープディプレッションダイヤモンドＭＩＳトランジスタの一例の上面図である。明瞭のために、メタライゼーション１０７，１０９及び１１１のみを図２に示した。

【0035】

動作中、トランジスタ１００のソースメタライゼーション１０７は、高電力供給電位のアプリケーションのノードに接続され、トランジスタ１００のドレインメタライゼーション１０９は、低電力供給電位のアプリケーションのノードに接続される。例えば、高電力供給電位を０Ｖにすることができ、低電力供給電位を負の電位、例えば、－１０００Ｖ以下にすることができる。トランジスタのゲート－ソース電圧がしきい値電圧Ｖ_Tより低いとき、トランジスタはオンであり、層１０１の体積導電（ｖｏｌｕｍｅ ｃｏｎｄｕｃｔｉｏｎ）によって、電流がトランジスタのソースとドレインの間を流れる。トランジスタのゲート－ソース電圧がしきい値電圧Ｖ_T以上であるとき、例えば、５Ｖから１５Ｖまでの範囲の電圧がトランジスタに印加され、層１０１の多数キャリアであるホールが、（図１において破線で示すように）ｐ型層１０１と１０５の間の接合部及びｎ型基板１０３に形成される空間電荷領域に押し戻される。したがって、チャネル領域は、厚さ全体に亘って十分に空乏にされ、ソース領域をドレイン領域から電気的に絶縁する。そして、トランジスタは、オフ状態になる。この状態において、トランジスタは、層１０１のドーピングレベル及びトランジスタのゲート１１１とドレインメタライゼーション１０９の間の距離Ｌｄｇに特に依存する最大値を有する、典型的には１０００Ｖより大きい非常に高いソース－ドレイン電圧に耐えることができる。

【0036】

実際には、オフ状態において、ゲート－ソース電圧が典型的には（絶対値で）５～１５Ｖのオーダで比較的低いのに対し、ドレインーゲート電圧が典型的には（絶対値で）１０００Ｖ以上のオーダで非常に高いことに留意すべきである。例えば、オフ状態において、ソース電位Ｖｓは、０Ｖのオーダであり、ドレイン電位Ｖｄは、ソース電位Ｖｓに対して負であり、例えば、－１０００Ｖ以下のオーダであり、ゲート電位は、ソース電圧に対して正であり、例えば、５Ｖから１５Ｖの範囲である。結果として、トランジスタの電圧遮断能力は、ドリフト領域（ＤＲ）と称される、上から見るとドレインメタライゼーション１０９から導電ゲート１１１まで延在する層１０１の領域の特性によって主に規定され、特に、ドリフト領域の容積及びドーピングレベルによって規定される。図１の例において、ソースメタライゼーション１０７とゲート１１１の間の距離Ｌｇｓは、ゲート１１１とドレインメタライゼーション１０９の間の距離Ｌｇｄより著しく小さく、例えば、少なくともゲート１１１とドレインメタライゼーション１０９の間の距離Ｌｇｄの１／２である。これによって、表面領域を得ることができる。その理由は、ゲート－ソース電圧が比較的低いからである。一例として、ゲート－ソース間距離Ｌｇｓは、１μｍ以下であり、ゲート－ドレイン間距離Ｌｇｄは、２μｍ以上であり、例えば、２～５０μｍの範囲にある。

【0037】

本例において、バッファ層１０５は、特に、ｐ型層１０１と１０５の間の接合部及びｎ型基板１０３に形成される空間電荷領域の層１０１における延在を制限する電荷補償機能を有する。これによって、トランジスタは、オン状態において十分に導通したままである。しかしながら、変形として、層１０１の厚さ及び／又はドーパント濃度が、チャネル領域の厚さ全体に亘って延在する空間電荷領域を回避するのに十分に大きい場合には、バッファ層１０５を省略してもよい。

【0038】

図３は、ＭＩＳパワートランジスタ２００の他の実施の形態を図式的に示す断面図である。トランジスタ２００は、図１のトランジスタ１００と共通する構成要素を備える。以下、二つのトランジスタの間の違いのみを説明する。

【0039】

トランジスタ２００は、チャネル領域（Ｃ）のレベルにおいて層１０１がソース領域（Ｓ）及びドレイン領域（Ｄ）より小さい厚さを有する点でトランジスタ１００とは異なる。更に詳しくは、図２の例において、層１０１は、トランジスタのソース領域（Ｓ）とドレイン領域（Ｄ）の間に、上側表面から垂直に延在するキャビティ２２１を備える。キャビティ２２１は、貫通していない、すなわち、層１０１の厚さの一部はキャビティ２２１の下に保持される。上から見て、キャビティ２２１は、トランジスタの全長及びチャネル領域（Ｃ）の全幅に亘って延在する。キャビティ２２１は、例えば、エッチングによって形成される。誘電体層１１１は、特に、キャビティ２２１の底部及び側壁を覆う。ゲート１１１は、キャビティ２２１の底部に配置され、誘電体層１１３により層１０１から切り離される。

【0040】

図２の構造の利点は、トランジスタのドリフト領域とチャネル領域とを分断できることである。したがって、比較的低いゲート－ソース電圧、例えば、１５Ｖより低いゲート－ソース電圧の印加により十分に欠乏させることができるチャネル領域を得ることができ、同時に、小さい抵抗のドリフト領域（ゲート１１１からドレインメタライゼーション１０９を切り離す層１０１の領域）を有する。（例えば、２μｍと３０μｍの間の）厚いドリフト領域を有することもでき、同時に、薄いチャネル領域において低いしきい値電圧Ｖ_Tを維持する。

【0041】

図３に示す例において導電ゲート１１１がキャビティ２２１の底部に接触するがキャビティの側壁に接触しないことに留意されたい。

【0042】

変形として、導電ゲート１１１は、（当然層１１３によって層１０１から切り離されながら）キャビティ２２１の底部だけでなくキャビティ２２１の側部に接触してもよい。

【0043】

さらに、図３に示す例において、キャビティ２２１の側壁又は側は略垂直である、すなわち、層１０１に対して直角である。変形として、キャビティ２２１の側は、キャビティ２２１が広がった形状を有するように、すなわち、上側部分が下側部分より広くなるように傾斜してもよい。

【0044】

図４は、ＭＩＳパワートランジスタ３００の他の実施の形態を図式的に示す断面図である。トランジスタ３００は、図３のトランジスタ２００と共通する構成要素を備える。以下、二つのトランジスタの間の違いのみを説明する。

【0045】

トランジスタ３００は、ソースコンタクトメタライゼーション１０７及びドレインコンタクトメタライゼーション１０９が層１０１に直接接触せず、かつ、層１０１より高いドーピングレベルを有する、ｐ型のドーピングされた単結晶ダイヤモンド層３３１の上に存在する点でトランジスタ２００と異なる。更に詳しくは、示した例において、層３３１は、層１０１の上側表面の最上部に配置されるとともに層１０１の上側表面に接触し、メタライゼーション１０７及び１０９は、層３３１の上側表面の最上部に配置されるとともに層３３１の上側表面に接触する。層３３１は、トランジスタのソースコンタクト領域及びドレインコンタクト領域のレベルで配置される。特に、層３３１は、トランジスタのチャネル領域のレベルに存在しない。一例として、層３３１は、ソースコンタクト領域及びドレインコンタクト領域のレベルで層１０１の上側表面の最上部の局所的なエピタキシーによって形成されるとともに層１０１の上側表面に接触する。変形として、層３３１は、先ず、層１０１の上側表面の全体に亘るエピタキシーによって形成され、その後、トランジスタのチャネル領域のレベルのエッチングによって局所的に除去される。

【0046】

図４の構造の利点は、層３３１の存在によってトランジスタのオン状態の抵抗を減少させることができるのと同時にドリフト領域に必要な層１０１の厚さを制限することである。さらに、これによって、層１０１とコンタクトメタライゼーション１０７，１０９の間の電気的な接触を向上させることができる。

【0047】

図５は、ＭＩＳパワートランジスタ４００の他の実施の形態を図式的に示す断面図である。トランジスタ４００は、図３のトランジスタ２００と共通する構成要素を備える。以下、二つのトランジスタの間の違いのみを説明する。

【0048】

トランジスタ４００は、チャネル領域（Ｃ）がソース領域（Ｓ）及びドレイン領域（Ｄ）より高いｐ型ドーピングレベルを有する点でトランジスタ２００と異なる。これを実現するために、キャビティ２２１のエッチング中に厚さ全体に亘る層１０１の除去を行い、誘電体層１１３を堆積する前に、キャビティ２２１の底部における選択的エピタキシーによって、層１０１のドーピングレベルと異なるドーピングレベル、例えば、層１０１のドーピングレベルより高いドーピングレベルを有する、ｐ型のドーピングされた単結晶ダイヤモンドによって構成された局所的な層４４１を成長させてもよい。層４４１は、例えば、層１０１より小さい厚さを有する。

【0049】

図５の構造の利点は、電圧耐性を保証するためにトランジスタのチャネル領域（Ｃ）、ソース領域（Ｓ）及びドレイン領域（Ｄ）のドーピングレベル及び厚さの調整の高い柔軟性を有するのと同時にオフ状態においてチャネル領域を完全に欠乏させることができ、かつ、オン状態の抵抗を最小にするとともにしきい値電圧を制御することである。

【0050】

図６は、ＭＩＳパワートランジスタ４００’の他の実施の形態を図式的に示す断面図である。トランジスタ４００’は、図５のトランジスタ４００と共通する構成要素を備える。以下、二つのトランジスタの間の違いのみを説明する。

【0051】

トランジスタ４００’は、バッファ層１０５がｎ型基板１０３の電荷を厳密に平衡させるのに必要な厚さより大きい厚さを有する点でトランジスタ４００と異なる。換言すれば、トランジスタ４００’において、層１０１と１０５の間の接合部に形成される空間電荷領域は、層１０５の上側部分に延在しない。

【0052】

トランジスタ４００’において、チャネル領域（Ｃ）は、層１０５の上側部分に配置される。これを実現するために、キャビティ２２１のエッチング中に層１０１を厚さ全体に亘って除去し、その後、キャビティ２２１の底部において、層１０５の上側表面の最上部に絶縁層１１３及び導電ゲート１１１を直接配置してもよい。

【0053】

図７は、ＭＩＳパワートランジスタ５００の他の実施の形態を図式的に示す断面図である。トランジスタ５００は、図３のトランジスタ２００と共通する構成要素を備える。以下、二つのトランジスタの間の違いのみを説明する。

【0054】

トランジスタ５００は、チャネル領域（Ｃ）とドレイン領域（Ｄ）の間に第２の導電ゲート１１１’の最上部の第２のチャネル領域（Ｃ’）を備える点でトランジスタ２００と異なる。ゲート１１１’は、上から見ると、チャネル領域（Ｃ）をドレイン領域（Ｄ）から切り離す、キャビティ２２１と異なるキャビティ２２１’に配置される。ゲート１１１と同様に、ゲート１１１’は、誘電体層１１３により層１０１から絶縁される。

【0055】

本例において、ソースメタライゼーション１０７をゲート１１１から切り離す距離Ｌ１及びドレインメタライゼーション１０９をゲート１１１’から切り離す距離Ｌ１’は、比較的小さい。しかしながら、ゲート１１１をゲート１１１’から切り離す距離Ｌ２は、比較的大きい、例えば、少なくとも距離Ｌ１の２倍である。チャネル領域（Ｃ）とチャネル領域（Ｃ’）の間に配置される層１０１の領域は、トランジスタのドリフト領域を規定する。

【0056】

動作中、（例えば、１０００Ｖ以上の）高電圧をソースメタライゼーション１０７とドレインメタライゼーション１０９の間に印加することができる。例えば、（絶対値で１５Ｖより下の）第１の低電圧及び第２の低電圧を、チャネル領域（Ｃ）及びチャネル領域（Ｃ’）のオン状態又はオフ状態を制御するために第１の導電ゲート１１１とソースメタライゼーション１０７の間及び第２の導電ゲート１１１’とドレインメタライゼーション１０９の間にそれぞれ印加することができる。

【0057】

図７のトランジスタ５００の利点は、電圧及び電流が双方向であることである。

【0058】

図８は、ＭＩＳパワートランジスタ６００の他の実施の形態を図式的に示す断面図である。トランジスタ６００は、図１のトランジスタ１００と共通する構成要素を備える。以下、二つのトランジスタの間の違いのみを説明する。

【0059】

トランジスタ６００は、層１０１に形成されるとともに層１０５の上に存在する又は層１０５が存在しない場合に基板１０３の上に存在する半導体のフィンを備える。フィンは、本例では、層１０１の上側表面からエッチングされるとともに層１０５の上側表面まで深さ方向に延在するトレンチによって範囲が定められる。ゲート絶縁体１１３及び導電ゲート１１１は、フィンの少なくとも一部の三つの自由表面すなわち横側表面及び上側表面を被覆する。ゲート１１１によって部分的に包囲されるフィン部は、トランジスタのチャネル領域を形成する。ゲート１１１の両側は、トランジスタのソース領域（Ｓ）及びドレイン領域（Ｄ）をそれぞれ形成する層１０１の部分に配置される。簡単のために、ソースメタライゼーション及びドレインメタライゼーションを図６に示さない。一例として、ソースメタライゼーション及びドレインメタライゼーションは、層１０１の上側表面の上に配置されるとともに層１０１の上側表面に接触する。層１０１より高いドーピングレベルを有する、（図６に示さない）介在するｐ型のダイヤモンドの層を、ソースメタライゼーション及びドレインメタライゼーションと層１０１の間の境界面に設けてもよい。

【0060】

トランジスタ６００を、上述したのと同様に制御してもよい。トランジスタは、トランジスタのチャネル領域のレベルの厚さ全体に亘るフィンの欠乏によってオフに切り替えられる。

【0061】

図１～８に関連して説明したトランジスタは全て縦型構造を有する、すなわち、電流が実質的に層１０１の縦方向に流れ、これによって、非常に小さい厚さの層１０１、例えば、１０μｍより小さい厚さの層１０１であるにもかかわらず、非常に高い絶縁破壊電圧、典型的には、１０００Ｖより大きい絶縁破壊電圧の恩恵を受ける。

【0062】

考察した応用によれば、垂直構造又は疑似垂直構造を有する、すなわち、電流が実質的に縦方向に流れるディープディプレッションＭＩＳパワートランジスタを形成することができる。

【0063】

図９は、疑似垂直構造を有するＭＩＳパワートランジスタ７００の一実施の形態を図式的に示す断面図である。トランジスタ７００は、図１のトランジスタ１００と共通する構成要素を備える。以下、二つのトランジスタの間の違いのみを説明する。

【0064】

トランジスタ７００は、層１０１に形成されるとともに層１０５の上に配置された半導体アイランド又はメサを備える。アイランドは、層１０１の上側表面からエッチングされるとともに層１０５の上側表面まで深さ方向に延在するトレンチによって範囲が定められる。ソースメタライゼーション１０７は、アイランドの上側表面の最上部に配置されるとともにアイランドの上側表面に接触し、それに対し、ドレインメタライゼーション１０９は、アイランドの周辺で層１０５の上側表面の最上部に配置されるとともに層１０５の上側表面に接触する。導電ゲート１１１は、層１０１に形成されたアイランドの側の上側部分に配置されるとともに誘電体層１１３により層１０３から切り離される。図９及び図１０は寸法通りでないことに留意すべきである。実際には、ゲート１１１が延在する側の層１０１の上側部分は、側がゲート１１１によって被覆されていない層１０１の下側部分より著しく薄い。例えば、層１０１の下側部分の厚さは、少なくとも層１０１の上側部分の厚さの少なくとも２倍である。一例として、層１０１の上側部分の厚さは、１μｍ以下であり、層１０１の下側部分の厚さは、２μｍから５０μｍまでの範囲である。図７のトランジスタにおいて、ドリフト領域は、層１０１の下側部分に対応する。

【0065】

図１０は、疑似垂直構造を有するＭＩＳパワートランジスタ８００の他の実施の形態を図式的に示す断面図である。トランジスタ８００は、図３の例として、層１０１より高いドーピングレベルを有する、ｐ型のドーピングされた単結晶ダイヤモンドから構成された上側層３３１を備える点で図９のトランジスタ７００と十分に異なる。半導体アイランドは、層３３１及び１０１の堆積に形成される。したがって、トランジスタのソースコンタクトメタライゼーション１０７は、層３３１の上側表面に接触する。

【0066】

特定の実施の形態を説明した。種々の変更及び変形が当業者によって生じる。特に、ｐ型のＭＩＳトランジスタ構造のみを説明したが、ＮチャネルデプレッションＭＩＳトランジスタを取得するために全ての導電型を逆にすることによって上述した実施の形態を適応させることは、当業者の能力の範囲内である。

【0067】

さらに、図１～１０に関連して説明した例において、Ｎ型のドーピングされたダイヤモンド基板１０３を、異なる性質の基板、例えば、絶縁基板に置換してもよい。

【0068】

さらに、電圧耐性能力及び電流耐性能力を上げるために上述した形の複数の基本的なトランジスタを直列及び／又は並列にできることは当業者に明らかである。

【0069】

当業者が進歩性を示すことなく種々の上述した実施の形態及び変形の種々の構成要素を組み合わせることができることにも留意すべきである。特に、図１、図２、図３、図４及び図５に関連して説明した代替的な実施の形態を組み合わせてもよい。
本明細書に開示される発明は以下を含む。
［態様１］
第１の導電型のドーピングされた半導体ダイヤモンドから構成されたソース領域（Ｓ）及びドレイン領域（Ｄ）と、
前記ソース領域と前記ドレイン領域の間に配置された、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成されたチャネル領域（Ｃ）と、
前記チャネル領域と前記ドレイン領域の間に配置された、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成されたドリフト領域（ＤＲ）と、
前記チャネル領域の上に配置されるとともに誘電体層（１１３）によって前記チャネル領域から切り離された導電ゲート（１１１）と、
を備えるディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００；７００；８００）。
［態様２］
内部に形成される前記ソース領域（Ｓ）、前記ドリフト領域（ＤＲ）及び前記ドレイン領域（Ｄ）を有する、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成された第１の層（１０１）と、
前記ソース領域（Ｓ）に電気的に接続したソースメタライゼーション（１０７）と、
前記ドレイン領域に電気的に接続したドレインメタライゼーション（１０９）と、
を更に備える請求項１に記載のディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００；７００；８００）。
［態様３］
前記ソースメタライゼーション（１０７）及び前記ドレインメタライゼーション（１０９）は、前記第１の層（１０１）の同一の表面の側に配置された請求項２に記載のディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００）。
［態様４］
前記チャネル領域（Ｃ）は、前記第１の層（１０１）に形成された請求項３に記載のディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００）。
［態様５］
前記チャネル領域（Ｃ）のレベルにおける前記第１の層（１０１）の厚さは、前記ソース領域（Ｓ）及び前記ドレイン領域（Ｄ）のレベルにおける厚さと略同一である請求項４に記載のディープディプレッションＭＩＳトランジスタ（１００；６００）。
［態様６］
プレーナ構造を有する請求項５に記載のディープディプレッションＭＩＳトランジスタ（１００）。
［態様７］
前記第１の層（１０１）に形成された半導体のフィンを備え、前記導電ゲート（１１１）は、前記フィンの一部の上側表面及び横側表面を被覆する請求項５に記載のディープディプレッションＭＩＳトランジスタ（６００）。
［態様８］
前記チャネル領域（Ｃ）のレベルにおける前記第１の層（１０１）の厚さは、前記ソース領域（Ｓ）及び前記ドレイン領域（Ｄ）のレベルにおける厚さより小さい請求項４に記載のディープディプレッションＭＩＳトランジスタ（３００；５００）。
［態様９］
前記チャネル領域は、前記第１の層（１０１）のドーピングレベルと異なるドーピングレベルを有する、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成された第２の層（４４１）に形成された請求項３に記載のディープディプレッションＭＩＳトランジスタ（４００）。
［態様１０］
前記チャネル領域（Ｃ）と前記ドレイン領域（Ｄ）の間に配置された、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成された追加のチャネル領域（Ｃ’）と、前記追加のチャネル領域の上に配置されるとともに前記誘電体層（１１３）によって前記追加のチャネル領域から切り離された追加の導電ゲート（１１１’）と、を備える請求項３～９のいずれか一項に記載のディープディプレッションＭＩＳトランジスタ。
［態様１１］
前記ソースメタライゼーション（１０７）及び前記ドレインメタライゼーション（１０９）は、前記第１の層（１０１）の逆の表面の側に配置された請求項２に記載のディープディプレッションＭＩＳトランジスタ（７００；８００）。
［態様１２］
前記第１の層（１０１）より高いドーピングレベルを有する、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成された第３の層（３３１）は、前記ソースメタライゼーション（１０７）及び前記ドレインメタライゼーション（１０９）と前記第１の層（１０１）の間の境界面を形成する請求項２～１１のいずれか一項に記載のディープディプレッションＭＩＳトランジスタ（３００；８００）。
［態様１３］
前記第１の層（１０１）は、第２の導電型のドーピングされた半導体ダイヤモンドから構成された基板（１０３）の上にある請求項２～１１のいずれか一項に記載のディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００；７００；８００）。
［態様１４］
前記第１の層（１０１）より高いドーピングレベルを有する、前記第１の導電型のドーピングされた半導体ダイヤモンドから構成された第４の層（１０５）は、前記基板（１０３）と前記第１の層（１０１）の間の境界面を形成する請求項１３に記載のディープディプレッションＭＩＳトランジスタ（１００；２００：３００；４００；５００；６００；７００；８００）。
［態様１５］
請求項１～１４のいずれか一項に記載のディープディプレッションＭＩＳトランジスタと、制御回路と、を備え、前記制御回路は、
前記ディープディプレッションＭＩＳトランジスタをオフ状態にするためにしきい値電圧以上の第１のゲート－ソース電圧を前記ディープディプレッションＭＩＳトランジスタに印加し、
前記ディープディプレッションＭＩＳトランジスタをオン状態にするためにしきい値電圧未満の第２のゲート－ソース電圧を前記ディープディプレッションＭＩＳトランジスタに印加するように構成されたアセンブリ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】