特許 7360180 半導体装置とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-03

(45)【発行日】2023-10-12

(54)【発明の名称】半導体装置とその製造方法

(51)【国際特許分類】

   H01L 21/20 20060101AFI20231004BHJP

【ＦＩ】

H01L21/20

【請求項の数】 4

(21)【出願番号】P 2021007370

(22)【出願日】2021-01-20

(62)【分割の表示】P 2017037505の分割

【原出願日】2017-02-28

(65)【公開番号】P2021061451

(43)【公開日】2021-04-15

【審査請求日】2021-02-19

【審判番号】

【審判請求日】2022-10-12

(73)【特許権者】

【識別番号】504171134

【氏名又は名称】国立大学法人 筑波大学

(74)【代理人】

【識別番号】100165179

【弁理士】

【氏名又は名称】田▲崎▼ 聡

(74)【代理人】

【識別番号】100188558

【弁理士】

【氏名又は名称】飯田 雅人

(74)【代理人】

【識別番号】100175824

【弁理士】

【氏名又は名称】小林 淳一

(74)【代理人】

【識別番号】100152272

【弁理士】

【氏名又は名称】川越 雄一郎

(74)【代理人】

【識別番号】100181722

【弁理士】

【氏名又は名称】春田 洋孝

(72)【発明者】

【氏名】都甲 薫

(72)【発明者】

【氏名】末益 崇

【合議体】

【審判長】河本 充雄

【審判官】市川 武宜

【審判官】瀧内 健夫

(56)【参考文献】

【文献】特開２０１５－１８８８２（ＪＰ，Ａ）

【文献】特開平１１－１４５０５６（ＪＰ，Ａ）

【文献】特開平４－２２１２０（ＪＰ，Ａ）

【文献】特開２０１７－４５９７４（ＪＰ，Ａ）

【文献】特開２００９－１８２１４７（ＪＰ，Ａ）

【文献】特開平７－１６９６８９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H01L 21/20

(57)【特許請求の範囲】

【請求項1】

基材と、
基材の一面に形成された半導体膜とを有し、
前記半導体膜は、電子線後方散乱回折法によって得られる平均粒径が１μｍ以上５μｍ以下のＧｅからなる結晶粒子からなる多結晶Ｇｅ膜であり、
正孔移動度が２５０ｃｍ^２／Ｖ・ｓ以上３８０ｃｍ^２／Ｖ・ｓ以下であることを特徴とする半導体装置。

【請求項2】

基材と、基材の一面に形成された半導体膜とを有し、前記半導体膜は、電子線後方散乱回折法によって得られる平均粒径が１μｍ以上５μｍ以下のＧｅからなる結晶粒子からなる多結晶膜である半導体装置の製造方法であって、
前記基材を加熱しながら、前記基材の一面に非晶質の半導体膜を形成する第一工程と、
前記半導体膜を加熱して、前記半導体膜の固相成長を促す第二工程と、を有し、
前記半導体膜はＧｅ膜であり、
前記第一工程での加熱温度を、前記半導体膜に結晶核が発生する温度の５０％以上１００％未満となるように調整し、
前記第一工程での加熱温度を、前記半導体膜を構成する粒子数密度が、同じ材料の結晶における粒子の密度の９８％以上１０２％未満となるように調整することを特徴とする半導体装置の製造方法。

【請求項3】

前記第一工程での加熱温度を、１００℃以上１５０℃以下とすることを特徴とする請求項２に記載の半導体装置の製造方法。

【請求項4】

前記第二工程での加熱温度を、３５０℃以上８００℃以下とすることを特徴とする請求項２又は３のいずれかに記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、太陽電池、薄膜トランジスタ（ディスプレイ）、受光センサー等に用いる半導体装置と、その製造方法に関する。

【背景技術】

【0002】

絶縁体（ＳｉＯ_２、ガラス、プラスティック）上に合成する半導体膜は、集積回路（ＬＳＩ）の３次元化や、情報端末・太陽電池の高性能化・低価格化を実現するための主要な構成要素として、盛んに研究されている。

【0003】

Ｓｉは代表的な半導体であり、あらゆる電子デバイスに用いられている。また、Ｓｉと同じＩＶ族半導体であるＧｅやＳｉＧｅは、既存の材料であるＳｉと親和性が高く、さらにＳｉより高いキャリア移動度および低い結晶化温度を有するため、次世代の半導体材料として期待されている。

【0004】

半導体膜を形成する場合、基材（基板）となるＬＳＩチップやガラス、プラスティックへの影響を考慮すると、プロセス温度は低くする必要がある。半導体膜の形成方法としては、転写法、化学気相成長法（ＣＶＤ法）、フラッシュランプアニール（ＦＬＡ）、金属誘起成長法（ＭＩＣ）、固相成長法等を用いることができる。転写法は、単結晶基板を薄膜上にカットし、絶縁体上に貼り合わせるものであるが、原材料となる単結晶基板が高価であること、プロセスが複雑であること、均一で大面積の転写が困難であることから、実用上の障壁が高いと考えられている（非特許文献１）。

【0005】

また、化学気相成長法は、絶縁体上に薄膜を合成する最も一般的な手法であるが、基板への成膜と結晶化を同時に行うものであり、合成される膜の構成粒子は小粒径（＜１μｍ）となってしまう。そのため、形成された半導体膜中でのキャリアの移動度は極めて低い（非特許文献２）。

【0006】

また、フラッシュランプアニールは、絶縁体上に非晶質の半導体膜を形成した後、ランプ加熱して結晶化を促す方法であり、基板への熱的なダメージは少ないが、この場合にも、合成された半導体膜中でのキャリアの移動度は低い。この方法において、半導体膜の材料としてＧｅを用いた場合、得られる正孔移動度が２００ｃｍ^２／Ｖ・ｓ程度であることが、これまでに報告されている（非特許文献３）。

【0007】

また、金属誘起成長法は、非晶質の半導体膜上に蒸着された触媒金属を核として、平面方向に結晶化を誘起させる方法である。この方法では、半導体膜の低温合成を可能とし、かつ、この半導体膜の構成粒子を５０μｍ以上に大粒径化するものとする。半導体膜の材料としてＧｅを用いた場合に、最大で２１０ｃｍ^２／Ｖ・ｓの正孔移動度が得られることが、これまでに報告されている（非特許文献４）。

【0008】

また、固相成長法は、非晶質膜を電気炉で加熱して結晶化する非常に簡易な方法であり、構成粒子が比較的大粒径化した膜を得やすい。ただし、この方法でＳｉ、Ｇｅを固相成長させる場合、通常は、それぞれ６００℃以上、４００℃以上の熱処理が必要となる。Ｇｅを用いた場合において、これまでに報告されている最高の正孔移動度は、１４０ｃｍ^２／Ｖ・ｓである（非特許文献５）。ＧｅにＳｎを添加することで、３２０ｃｍ^２／Ｖ・ｓの正孔移動度が得られることも報告されており、これが、絶縁体上の低温合成薄膜の正孔移動度として、これまでに得られている中での最高値である（非特許文献６）。

【先行技術文献】

【非特許文献】

【0009】

【文献】G. Taraschi, A.J. Pitera, and E.A. Fitzgerald, Solid-State. Electronics. 48, 1297 (2004).

【文献】T. Matsui, M. Kondo, K. Ogata, T. Ozawa, and M. Isomura, Appl. Phys. Lett. 89, 142115 (2006).

【文献】K. Usuda, Y. Kamata, Y. Kamimuta, T. Mori, M. Koike, and T. Tezuka, Appl. Phys. Express 7, 56501 (2014).

【文献】K. Kasahara, Y. Nagatomi, K. Yamamoto, H. Higashi, M. Nakano, S. Yamada, D. Wang, H. Nakashima, and K. Hamaya, Appl. Phys. Lett. 107, 142102 (2015).

【文献】K. Toko, I. Nakao, T. Sadoh, T. Noguchi, and M. Miyao, Solid-State. Electronics. 53, 1159 (2009).

【文献】T. Sadoh, Y. Kai, R. Matsumura, K. Moto, and M. Miyao, Appl. Phys. Lett. 109, 232106 (2016).

【発明の概要】

【発明が解決しようとする課題】

【0010】

本発明は、かかる事情に鑑みてなされたものであり、基材にダメージを与える熱負荷を低減し、デバイス動作させたときに、従来よりも高いキャリア移動度や発電効率を実現する半導体装置と、その製造方法を提供することを目的としている。

【課題を解決するための手段】

【0011】

本発明は、上記課題を解決するため、以下の手段を提供する。
（１）本発明の一態様に係る半導体装置は、基材と、基材の一面に形成された半導体膜とを有し、前記半導体膜は、平均粒径が１μｍ以上の結晶粒子からなる多結晶膜である。
（２）（１）に記載の半導体装置は、前記半導体膜の厚さが、５０ｎｍ以上であることが好ましい。
（３）（１）または（２）のいずれかに記載の半導体装置は、前記結晶粒子がＧｅからなることが好ましい。
（４）（１）または（２）のいずれかに記載の半導体装置は、前記結晶粒子がＳｉＧｅからなることが好ましい。
（５）（１）または（２）のいずれかに記載の半導体装置は、前記結晶粒子がＳｉからなることが好ましい。
（６）本発明の一態様に係る半導体装置の製造方法は、（１）～（５）のいずれか一つに記載の半導体装置の製造方法であって、前記基材を加熱しながら、前記基材の一面に非晶質の半導体膜を形成する第一工程と、前記半導体膜を加熱して、前記半導体膜の固相成長を促す第二工程と、を有し、前記第一工程での加熱温度を、前記半導体膜に結晶核が発生する温度の５０％以上１００％未満となるように調整する。
（７）（６）に記載の半導体装置の製造方法は、前記第一工程での加熱温度を、前記半導体膜を構成する粒子の密度が、同じ材料の結晶における粒子の密度の９８％以上１０２％未満となるように調整することが好ましい。
（８）（６）または（７）のいずれかに記載の半導体装置の製造方法は、前記第一工程での加熱温度を、１００℃以上７００℃以下とすることが好ましい。
（９）（６）～（８）のいずれか一つに記載の半導体装置の製造方法は、前記第二工程での加熱温度を、３５０℃以上８００℃以下とすることが好ましい。

【発明の効果】

【0012】

本発明の半導体装置は、その製造過程において、結晶核が発生しない範囲で結晶に近い密度の非晶質膜を形成し、これを固相成長させることによって得られる半導体膜を有している。この半導体膜は、大粒径化した結晶粒子からなる多結晶膜であるため、本発明の半導体装置をデバイス動作させたときに、従来よりも高いキャリア移動度を実現することができる。

【0013】

本発明での半導体膜は、固相成長に必要な加熱温度が低減するため、基材にダメージを与えるような熱的負荷を軽減することができる。

【図面の簡単な説明】

【0014】

【図1】本発明の半導体装置の断面図である。

【図2】本発明の半導体装置の製造過程について説明する図である。

【図3】（ａ）、（ｂ）本発明の半導体装置の製造方法において、第一工程での処理温度と、最終的に形成される半導体膜の粒子密度との関係を示すグラフである。

【図4】（ａ）～（ｃ）本発明の半導体装置の製造方法において、第一工程での処理温度に対応して、最終的に形成される半導体膜のＥＢＳＤ画像である。

【図5】本発明の半導体装置の製造方法において、第一工程での処理温度と、最終的に形成される半導体膜の粒子径との関係を示すグラフである。

【図6】本発明の半導体装置の製造方法において、第一工程での処理温度と、最終的に形成される半導体膜の正孔密度および正孔移動度との関係を示すグラフである。

【発明を実施するための形態】

【0015】

以下、本発明について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図は、本発明の特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率等は実際とは異なっていることがある。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。

【0016】

［半導体装置の構成］
図１は、本発明の一実施形態に係る半導体装置１００の断面図である。半導体装置１００は、基材１０１と、基材の一面１０１ａに形成（合成）された半導体膜（半導体薄膜）１０２とを有している。

【0017】

基材１０１は、ＳｉＯ_２、ガラス、プラスティック等の絶縁体、それらを搭載した基板、あるいはＬＳＩチップ等からなる。

【0018】

半導体膜１０２は、薄膜形成が可能なあらゆる材料、例えばＧｅ、ＳｉＧｅ、Ｓｉ、ＧｅＳｎ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＺｎＳｅ、ＣｄＳ、ＺｎＯ等の大粒径化した結晶粒子からなる多結晶膜である。結晶粒子の平均粒径は、１μｍ以上であればよく、５μｍ以上３０μｍ以下であれば好ましく、３０μｍ程度であればより好ましい。

【0019】

半導体膜１０２の厚さは、５０ｎｍ以上であればよく、５０ｎｍ以上５０００ｎｍ以下であれば好ましい。

【0020】

［半導体装置の製造方法］
半導体装置１００を製造するための主要な２工程について、図２を用いて説明する。

【0021】

（第一工程）
基材１０１を加熱しながら、基材の一面１０１に対し、Ｇｅ、ＳｉＧｅ、Ｓｉ、ＧｅＳｎ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＺｎＳｅ、ＣｄＳ、ＺｎＯ等の粒子１０２Ａを堆積させ、非晶質の半導体膜１０２Ｂを形成する（図２の左側）。

【0022】

加熱方法、堆積方法としては、特に限定されるものではなく、一般的な方法（分子線堆積法、ＣＶＤ法、スパッタリング法等）を用いることができる。分子線堆積法を用いる場合には、高真空中で粒子１０２Ａの分子線を発生させ、これを加熱中の基材の一面１０１ａに照射することにより、粒子１０２Ａを堆積させて非晶質の膜１０２Ｂを形成することになる。この方法では成膜温度を低く設定することができるため、プラスティック等の耐熱性が低い基材、ＬＳＩチップ等に対して成膜する場合に、好ましい方法となる。

【0023】

第一工程での加熱温度は、形成される非晶質膜１０２Ｂが、できる限り結晶に近い粒子数密度（同じ材料の結晶における粒子の密度の９８％以上１０２％未満）であり、かつ、結晶核が発生していない状態となるように調整する。つまり、半導体膜１０２Ｂに結晶核が発生しない範囲で、可能な限り大きい温度となるように調整する。

【0024】

実際には、半導体膜１０２Ｂに結晶核が発生する温度の３０％以上１００％未満となるように調整すればよく、５０％以上１００％未満となるように調整すればより好ましい。
具体的には、概ね１００℃以上７００℃以下となる。この温度は、形成する半導体膜１０２の材料と厚さに応じて調整する。例えば、Ｇｅからなる厚さ１００ｎｍの半導体膜１０２を形成する場合には、１００～１５０℃とする。また、ＳｉＧｅ、Ｓｉからなる厚さ１００ｎｍの半導体膜１０２を形成する場合には、それぞれ１００～６５０℃、５００～６５０℃とする。

【0025】

（第二工程）
熱処理（雰囲気は問わない）を行い、第一工程で形成された非晶質の半導体膜１０２Ｂの固相成長を促し、多結晶の半導体膜（多結晶膜）１０２Ｃを合成する（図２の右側）。
第二工程において、加熱温度は３５０℃以上８００℃以下とすることが好ましく、加熱時間は０．１時間以上３００時間以下とすることが好ましい。

【0026】

第一工程での加熱温度を上述したように調整することにより、形成される半導体膜１０２Ｃは、１μｍ以上の大粒径の粒子からなる多結晶膜となる。

【0027】

第一工程および第二工程を経て得られた半導体装置１００は、その製造過程において、結晶核が発生しない範囲で結晶に近い密度の非晶質膜１０２Ｂを形成し、これを固相成長させることによって得られる多結晶の半導体膜１０２Ｃを有している。この半導体膜１０２Ｃは、１μｍ以上の大粒径化した結晶粒子からなる多結晶膜であるため、半導体装置１００をデバイス動作させたときに、従来よりも高いキャリア移動度を実現することができる。例えば、Ｇｅからなる厚さ１００ｎｍの半導体膜においては、正孔移動度を３４０ｃｍ^２／Ｖ・ｓまで向上させることができる。また、Ｇｅからなる厚さ３００ｎｍの半導体膜においては、正孔移動度を３８０ｃｍ^２／Ｖ・ｓまで向上させることができる。

【0028】

半導体膜１０２を構成する結晶の粒径が１μｍより小さい場合、粒界によるキャリアの散乱が顕著となるため、本発明と同等の移動度を得ることはできない。

【0029】

以上のように、本実施形態に係る半導体装置１００は、その製造過程において、結晶核が発生しない範囲で結晶に近い密度の非晶質膜１０２Ｂを形成し、これを固相成長させることによって得られる半導体膜１０２Ｃを有している。この半導体膜１０２Ｃは、１μｍ以上の大粒径化した結晶粒子からなる多結晶膜であるため、従来よりも高いキャリア移動度を実現することができる。

【0030】

本実施形態での半導体膜１０２Ｃでは、固相成長に必要な加熱温度が低減する。例えばＧｅにおいては、基材１０１にダメージを与えるような５００℃以上の高温処理を行うことなく形成することができる。そのため、基材１０１として、ＬＳＩチップや耐熱性の低いガラス、プラスティック等を幅広く用いることができる。

【実施例】

【0031】

以下、実施例により本発明の効果をより明らかなものとする。なお、本発明は、以下の実施例に限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することができる。

【0032】

（実施例１）
分子線堆積法により、石英ガラス基板上に、基板温度Ｔ_ｄを５０℃～２００℃の範囲で設定した状態で、ゲルマニウム（Ｇｅ）粒子を堆積させ、厚さ１００ｎｍのＧｅ薄膜を形成（蒸着）した（第一工程）。成膜レートを１ｎｍ／ｍｉｎとし、成膜時間を１００分間とした。

【0033】

その後、第一工程を経た試料を、窒素雰囲気とした電気炉内に導入し、第一工程で形成したＧｅ薄膜に対し、３７５℃で１４０時間、４００℃で６０時間、４５０℃で５時間の熱処理を行い、固相成長を促した（第二工程）。

【0034】

第一工程で形成したＧｅ薄膜に対し、Ｘ線反射率測定（ＸＲＲ）を行った結果を図３（ａ）のグラフに示す。グラフの横軸は試料の傾斜角（２θ）［ｄｅｇ］を示し、縦軸は反射光の強度［ａ．ｕ．］を示している。

【0035】

この測定結果に基づいて、第一工程で設定した基板温度Ｔ_ｄに対応する、Ｇｅ薄膜の粒子密度を算出した。算出結果を図３（ｂ）のグラフに示す。グラフの横軸は基板温度Ｔｄ［℃］を示し、縦軸は粒子密度［ｇ／ｃｍ^３］を示している。Ｇｅが結晶化した場合の粒子密度は約５．３４［ｇ／ｃｍ^３］と推定され、これを一点鎖線で示している。

【0036】

粒子密度に着目すると、Ｇｅ薄膜の構成粒子は、基板温度Ｔ_ｄを低く設定して形成した場合には、低密度の非晶質の構造をとるが、設定温度を上げるにつれて緻密化し、１００℃以上とした場合には、粒子密度が結晶に漸近することが分かる。

【0037】

第二工程を経て得られた半導体装置に対し、ラマン分光測定を行ったところ、第一工程においてＴ_ｄ＞１７５℃とした場合においては、堆積時の核発生が確認された。

【0038】

また、Ｇｅ薄膜の形成時に設定する基板温度Ｔｄを高くするほど、第二工程での核の成長速度は上昇する傾向にあり、例えば、Ｔ_ｄを１００℃以上とした場合には、３７５℃、１４０時間程度の熱処理で結晶化することが確認された。この温度（３７５℃）は、プラスティック上での薄膜合成も可能とする温度である。

【0039】

第二工程を経て得られた多結晶Ｇｅ膜の構成粒子の粒径について、電子線後方散乱回折（ＥＢＳＤ）法を用いて評価した。

【0040】

図４（ａ）～（ｃ）は、基板温度Ｔｄを５０℃、１００℃、２００℃とした場合のＥＢＳＤ画像である。これらのＥＢＳＤ画像から、多結晶Ｇｅ膜の結晶方位は、Ｔ_ｄを５０℃、２００℃とした場合にはランダムであるのに対し、Ｔ_ｄを１００℃とした場合には特定の方向に優先配向していることが分かる。また、Ｔ_ｄを１００℃とした場合には１μｍ以上の結晶粒が得られていることが分る。

【0041】

図５は、多結晶Ｇｅ膜の構成粒子の粒径と、第一工程で設定した基板温度Ｔｄとの関係を示すグラフである。グラフの横軸は基板温度Ｔ_ｄ［℃］を示し、縦軸は粒径［μｍ］を示している。ここには、第二工程の熱処理温度Ｔ_ｇを３７５℃、４００℃、４５０℃とした場合の粒径を、それぞれ四角プロット、三角プロット、円プロットで示している。

【0042】

Ｇｅ薄膜の粒径は、基板温度Ｔ_ｄに強く依存しており、基板温度Ｔ_ｄが１２５℃のときに最大値（約５μｍ）となっている。この結果は、下記〔１〕、〔２〕の事項を示唆している。
〔１〕基板温度Ｔ_ｄが１００～１５０℃の範囲において、非晶質Ｇｅは、その密度を結晶レベルに近づけることにより、核成長が促進され、大粒径化する。
〔２〕基板温度Ｔ_ｄが１５０℃より大きい範囲において、堆積時に発生した初期核は高密度であり、固相成長時に小粒径化を促す。

【0043】

第二工程を経て得られた多結晶Ｇｅ膜の電気的特性について、van der Pauw法を用いて評価した。

【0044】

図６は、第一工程で設定した基板温度Ｔｄと、多結晶Ｇｅ膜の正孔移動度、および正孔密度との関係を示すグラフである。グラフの横軸は基板温度Ｔ_ｄ［℃］を示し、縦軸は正孔移動度（左側）、正孔密度（右側）を示している。基板温度Ｔ_ｄを１２５℃とした場合に、結晶粒径を反映し、多結晶Ｇｅ膜として最低レベルの正孔密度（３×１０^１７ｃｍ^－３）および最高の正孔移動度（３４０ｃｍ^２／Ｖ・ｓ）が得られている。

【0045】

（実施例２）
分子線堆積法により、石英ガラス基板上に、基板温度Ｔ_ｄを１５０℃で設定した状態で、ゲルマニウム（Ｇｅ）粒子を堆積させ、厚さ３００ｎｍのＧｅ薄膜を形成（蒸着）した（第一工程）。成膜レートを１ｎｍ／ｍｉｎとし、成膜時間を３００分間とした。

【0046】

その後、第一工程を経た試料を、窒素雰囲気とした電気炉内に導入し、第一工程で形成したＧｅ薄膜に対し、４５０℃で５時間の熱処理を行い、固相成長を促した（第二工程）。

【0047】

第二工程を経て得られた多結晶Ｇｅ膜の電気的特性について、実施例１と同様に評価したところ、実施例１よりもさらに高い正孔移動度３８０ｃｍ^２／Ｖ・ｓが得られた。

【産業上の利用可能性】

【0048】

本発明は、「高速、軽量かつフレキシブルな携帯型情報端末の開発」、「ＬＳＩの３次元化、多機能化」、「高効率と低コストを両立する多接合型太陽電池の開発」等に広く活用することができる。

【符号の説明】

【0049】

１００・・・半導体装置、１０１・・・基材、１０１ａ・・・基材の一面、
１０２、１０２Ａ・・・粒子、１０２Ｂ、１０２Ｃ・・・半導体膜。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】