特許 7361474 入力回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-05

(45)【発行日】2023-10-16

(54)【発明の名称】入力回路

(51)【国際特許分類】

   H03K 3/353 20060101AFI20231006BHJP

   H03K 19/0175 20060101ALI20231006BHJP

   H03K 5/08 20060101ALI20231006BHJP

【ＦＩ】

H03K3/353 E

H03K19/0175 240

H03K5/08 J

【請求項の数】 2

(21)【出願番号】P 2019015006

(22)【出願日】2019-01-31

(65)【公開番号】P2020123870

(43)【公開日】2020-08-13

【審査請求日】2021-12-14

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】椎名 美臣

(72)【発明者】

【氏名】東 文傑

【審査官】▲高▼橋 徳浩

(56)【参考文献】

【文献】特開平１１－２１４９６０（ＪＰ，Ａ）

【文献】特開２００８－２１１７０７（ＪＰ，Ａ）

【文献】特開２０１１－１０３６０７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ９９／００

Ｈ０３Ｋ３／００－Ｈ０３Ｋ３／８６

Ｈ０３Ｋ５／００－Ｈ０３Ｋ５／２６

Ｈ０３Ｋ１７／００－Ｈ０３Ｋ１７／７０

Ｈ０３Ｋ１９／００－Ｈ０３Ｋ１９／０９６

(57)【特許請求の範囲】

【請求項1】

入力端子に入力された信号に応じた出力信号を出力端子から出力する入力回路であって、
ゲートが前記入力端子に接続され、ソースが第二電源端子に接続された第一入力トランジスタと、
ゲートが前記入力端子に接続され、ソースが前記第二電源端子に接続され、ドレイン電圧に基づく電圧が前記出力信号として前記出力端子から出力される第二入力トランジスタと、
ドレインが前記第一入力トランジスタのドレインに接続され、ソースが第一電源端子に接続され、前記出力信号によってオンオフが制御されるトランジスタと、
一端が前記第二電源端子に接続された電流源と、
一端が前記電流源の他端に接続され、制御端子が前記第一入力トランジスタのドレインに接続された第一スイッチと、
入力端子が前記第一スイッチの他端に接続され、出力端子が前記第二入力トランジスタのドレインに接続され、制御端子が前記電流源の他端に接続されたカレントミラーと、を備え、
前記第二入力トランジスタの電流駆動力は、前記出力信号によって切替えられ、
前記入力回路の閾値は、前記第二入力トランジスタと前記電流源の電流駆動力に基づくことを特徴とする入力回路。

【請求項2】

一端が前記第一電源端子に接続され、他端が前記トランジスタ及び前記カレントミラーに接続され、制御端子が前記入力端子に接続された第二スイッチを備え、
前記第二スイッチは、前記入力端子に入力された信号によって前記第一入力トランジスタ及び前記第二入力トランジスタがオンしているときにオフする
ことを特徴とする請求項１に記載の入力回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、入力回路に関する。

【背景技術】

【0002】

図５は、従来の入力回路の回路図である。従来の入力回路は、入力端子５１０と、出力端子５１１と、ＮＭＯＳトランジスタ５０２と、ＰＭＯＳトランジスタ５０３、５０４と、インバータ５２１と、を備えている。

【0003】

トランジスタ５０２は、ゲートが入力端子５１０と接続され、ドレインがトランジスタ５０３のドレインとインバータ５２１の入力に接続され、ソースが第二の電源端子に接続されている。ＰＭＯＳトランジスタ５０３は、ゲートが入力端子５１０に接続され、ソースが第一の電源端子に接続されている。トランジスタ５０４は、ゲートがインバータ５２１の出力と出力端子５１１に接続され、ソースが第一の電源端子に接続され、ドレインがインバータ５２１の入力に接続されている。

【0004】

入力回路は、入力端子５１０にＬレベルの信号が入力されると、出力端子５１１からＬレベルの信号を出力する。トランジスタ５０４は、オンしてインバータ５２１の入力をＨレベルにする。入力される信号がＬレベルから上昇するとき、トランジスタ５０２の電流駆動力と、トランジスタ５０３とトランジスタ５０４の電流駆動力との大小関係に基づいて、インバータ５２１の出力信号がＬレベルからＨレベルに遷移する。

【0005】

また、入力される信号がＨレベルから低下するとき、トランジスタ５０２の電流駆動力と、トランジスタ５０３の電流駆動力との大小関係に基づいて、インバータ５２１の出力信号がＨレベルからＬレベルに遷移する。

【0006】

従って、入力回路は、出力信号がＬレベルからＨレベルに遷移する際の閾値は、出力信号がＨレベルからＬレベルに遷移する際の閾値よりも高い。即ち、入力回路は、ヒステリシス特性を有している。

【先行技術文献】

【特許文献】

【0007】

【文献】特開平９－２７０６７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、従来の入力回路のヒステリシス特性は、トランジスタ５０４がオンしたとき、即ちゲート・ソース間に電源電圧（ＶＤＤ－ＶＳＳ）が掛かった時の電流駆動力によるため、電源電圧依存性を有する、という課題がある。

【0009】

本発明は上記課題に鑑みて為され、電源電圧依存性の無いヒステリシス特性を有する入力回路を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明の入力回路は、入力端子に入力された信号に応じた出力信号を出力端子から出力する入力回路であって、ゲートが前記入力端子に接続され、ソースが第二電源端子に接続された第一入力トランジスタと、ゲートが前記入力端子に接続され、ソースが前記第二電源端子に接続され、ドレイン電圧に基づく電圧が前記出力端子から出力される第二入力トランジスタと、ドレインが前記第一入力トランジスタのドレインに接続され、ソースが第一電源端子に接続され、前記出力信号に基づく信号よってオンオフが制御されるトランジスタと、一端が前記第二電源端子に接続された電流源と、一端が前記電流源の他端に接続され、制御端子が前記第一入力トランジスタのドレインに接続された第一スイッチと、入力端子が前記第一スイッチの他端に接続され、出力端子が前記第二入力トランジスタのドレインに接続され、制御端子が前記電流源の他端に接続されたカレントミラーと、を備え、前記第二入力トランジスタの電流駆動力は、前記出力信号によって切替えられ、前記入力回路の閾値は、前記第二入力トランジスタと前記電流源の電流駆動力に基づくことを特徴とする。

【発明の効果】

【0011】

本発明の入力回路によれば、閾値が入力トランジスタと電流源の電流駆動力によって決まるため、電源電圧依存性の無いヒステリシス特性を有する入力回路を提供することが可能となる。

【図面の簡単な説明】

【0012】

【図1】本発明の実施形態の入力回路を示す回路図である。

【図2】本実施形態の入力回路の具体的な回路例を示す回路図である。

【図3】本実施形態の入力回路の他の具体的な回路例を示す回路図である。

【図4】本実施形態の入力回路の他の具体的な回路例を示す回路図である。

【図5】従来の入力回路を示す回路図である。

【発明を実施するための形態】

【0013】

図１は、本発明の実施形態の入力回路を示す回路図である。

【0014】

本実施形態の入力回路は、入力信号が入力される入力端子１１０と、出力信号を出力する出力端子１１１と、ＰＭＯＳトランジスタ１０１と、第一入力トランジスタであるＮＭＯＳトランジスタ１０２と、第二入力トランジスタであるＮＭＯＳトランジスタ１０３と、バッファ１０４と、電流源１０５と、カレントミラー１０６と、スイッチ１０７と、を備えている。

【0015】

ＮＭＯＳトランジスタ１０２は、ゲートが入力端子１１０に接続され、ドレインがスイッチ１０７の制御端子とＰＭＯＳトランジスタ１０１のドレインに接続され、ソースが第二の電源端子に接続されている。電流源１０５は、例えばデプレショントランジスタで構成され、一方の端子がカレントミラー１０６のゲートとスイッチ１０７の一方の端子に接続され、他方の端子が第二の電源端子に接続されている。スイッチ１０７の他方の端子は、カレントミラー１０６の入力端子に接続されている。ＮＭＯＳトランジスタ１０３は、ゲートが入力端子１１０に接続され、ドレインがバッファ１０４の入力端子とカレントミラー１０６の出力端子に接続され、ソースが第二の電源端子に接続されている。バッファ１０４の出力端子は、出力端子１１１とＮＭＯＳトランジスタ１０３の制御端子とＰＭＯＳトランジスタ１０１のゲートに接続されている。ＰＭＯＳトランジスタ１０１のソースは、第一の電源端子に接続されている。

【0016】

ＮＭＯＳトランジスタ１０３は、制御端子に入力されるバッファ１０４の出力信号により電流駆動力が制御される。バッファ１０４は、例えば、インバータ２２１のみで構成される。スイッチ１０７は、制御端子の電圧がＬレベルのときにオンし、Ｈレベルのときにオフする。

【0017】

入力信号がＬレベルのとき、出力信号がＬレベルであり、ＮＭＯＳトランジスタ１０２のインピーダンスが高く、ＰＭＯＳトランジスタ１０１のインピーダンスが低いので、スイッチ１０７は制御端子の電圧がＨレベルなのでオフしている。従って、カレントミラー１０６はミラー動作を行わないように制御される。カレントミラー１０６は、ゲートが電流源１０５により第二の電源電圧ＶＳＳに短絡されるため、出力端子はＨレベルになる。また、ＮＭＯＳトランジスタ１０３のインピーダンスは高いので、バッファ１０４の入力はＨレベルであり、出力、即ち出力端子１１１の電圧はＬレベルとなっている。このとき、ＮＭＯＳトランジスタ１０３は、バッファ１０４の出力、即ち制御信号がＬレベルなので、電流駆動力は小さい値となるように制御されている。従って、入力回路は、出力信号がＨレベルに遷移する際の閾値が高くなっている。

【0018】

本実施形態の入力回路は、入力信号がＬレベルのとき、スイッチ１０７はオフし、ＮＭＯＳトランジスタ１０２及びＮＭＯＳトランジスタ１０３のインピーダンスが高くなるため、夫々の電流経路は遮断されるので、消費電流化が低い、という効果もある。

【0019】

入力信号の電圧がＬレベルからわずかに増加すると、ＮＭＯＳトランジスタ１０３はインピーダンスが低くなる。ＮＭＯＳトランジスタ１０３はバッファ１０４の出力信号によって電流駆動力が小さく制御されているので、バッファ１０４の入力はＨレベルのままである。また同様に、ＮＭＯＳトランジスタ１０２はインピーダンスが低くなる。ここで、ＰＭＯＳトランジスタ１０１もインピーダンスが低いが、ＮＭＯＳトランジスタ１０２より電流駆動力は小さく設定されているので、スイッチ１０７は、制御端子の電圧がＬレベルとなりオンする。従って、カレントミラー１０６はミラー動作を行なうように制御される。このとき、バッファ１０４の入力は、ＮＭＯＳトランジスタ１０３の電流駆動力とカレントミラー１０６が電流源１０５をミラーした電流値との大小関係に基づいて決定される。

【0020】

入力信号がＨレベルになると、出力信号がＨレベルであり、ＮＭＯＳトランジスタ１０３の制御信号がＨレベルなので、ＮＭＯＳトランジスタ１０３の電流駆動力は大きい値となるように制御される。従って、入力回路は、ＮＭＯＳトランジスタ１０３の電流駆動力と電流源１０５の電流値の大小関係に基づいて出力信号が決まるため、出力信号がＬレベルに遷移する際の閾値が低くなる。

【0021】

本実施形態の入力回路は、上述したように出力信号によってＮＭＯＳトランジスタ１０３の電流駆動力が制御されるため、ヒステリシス特性を有する。
更に、本実施形態の入力回路は、閾値が電流源１０５の電流値とＮＭＯＳトランジスタ１０３の電流駆動力によって決まるため、電源電圧の影響を受けることは無い。即ち、本実施形態の入力回路は、閾値の電源電圧依存性が無い、という特徴を有する。

【0022】

図２は、本実施形態の入力回路の具体的な回路例を示す回路図である。

【0023】

ＮＭＯＳトランジスタ１０３は、ＮＭＯＳトランジスタ３１１、３１２と、スイッチ３１３を備えている。
ＮＭＯＳトランジスタ３１１は、ゲートがＮＭＯＳトランジスタ３１２のゲートと接続され、ドレインがカレントミラー１０６の出力端子に接続され、ソースが第二の電源端子に接続されている。ＮＭＯＳトランジスタ３１２は、ドレインがスイッチ３１３を介してＮＭＯＳトランジスタ３１１のドレインに接続されている。

【0024】

スイッチ３１３は、バッファ１０４の出力、即ち制御信号がＬレベルでオフし、制御信号がＨレベルでオンする。
ＮＭＯＳトランジスタ１０３は、このように構成することで、制御信号がＬレベルで電流駆動力が小さくなり、制御信号がＨレベルで電流駆動力が大きくなるように制御される。

【0025】

スイッチ１０７は、ＰＭＯＳトランジスタ７３１、７３２を備えている。
ＰＭＯＳトランジスタ７３１とＰＭＯＳトランジスタ７３２は、カレントミラーを構成する。ＰＭＯＳトランジスタ７３１は、ドレインがＮＭＯＳトランジスタ１０２のドレインとＰＭＯＳトランジスタ１０１のドレインに接続されている。ＰＭＯＳトランジスタ７３２は、ソースがカレントミラー１０６の入力に接続され、ドレインがデプレショントランジスタ１０５のドレインに接続されている。

【0026】

スイッチ１０７は、ＰＭＯＳトランジスタ１０１がオンすることによって、ＰＭＯＳトランジスタ７３１のドレインが第一の電源端子の電圧ＶＤＤ（Ｈレベル）になるとカレントミラーとして動作しない、即ちオフする。また、スイッチ１０７は、ＰＭＯＳトランジスタ１０１がオフし、ＮＭＯＳトランジスタ１０２が電流を流す状態（Ｌレベル）になるとカレントミラーとして動作する、即ちオンする。
スイッチ１０７は、このように構成することで、制御端子の電圧がＬレベルのときにオンし、Ｈレベルのときにオフするように制御される。

【0027】

図３は、本実施形態の入力回路の他の具体的な回路例を示す回路図である。

【0028】

ＮＭＯＳトランジスタ１０３は、ＮＭＯＳトランジスタ３２１、３２２と、スイッチ３２３を備えている。
ＮＭＯＳトランジスタ３２１とＮＭＯＳトランジスタ３２２は、互いのゲートが接続され、且つ直列に接続されている。スイッチ３２３は、トランジスタ３２２と並列に接続されている。

【0029】

スイッチ３２３は、バッファ１０４の出力、即ち制御信号がＬレベルでオフし、制御信号がＨレベルでオンする。
ＮＭＯＳトランジスタ１０３は、このように構成することで、制御信号がＬレベルで電流駆動力が小さくなり、制御信号がＨレベルで電流駆動力が大きくなるように制御される。

【0030】

図４は、本実施形態の入力回路の他の具体的な回路例を示す回路図である。
基本的な動作は、上述の入力回路と同様であり、詳細な説明は省略する。

【0031】

図４の入力回路は、本実施形態の入力回路において、更に低消費電流にした回路構成になっている。具体的には、第一の電源端子とＮＭＯＳトランジスタ１０２、ＮＭＯＳトランジスタ１０３および電流源１０５の電流経路にスイッチであるＰＭＯＳトランジスタ４０３を備えている。

【0032】

入力信号がＨレベルのとき、ＰＭＯＳトランジスタ４０３がオフするため、ＮＭＯＳトランジスタ１０２、ＮＭＯＳトランジスタ１０３および電流源１０５の電流経路に電流が流れない。従って、図４の入力回路は、上述の入力回路より消費電流が低くなる、と言う効果を有する。

【0033】

図４では、ＶＤＤの許容下限値は、ＰＭＯＳトランジスタ４０３とＮＭＯＳトランジスタ１０２およびＮＭＯＳトランジスタ１０３のゲート・ソース間電圧をいかに獲得できるかが、そのオン状態またはオフ状態に影響するため、大きなポイントとなる。ところで図４では、ＰＭＯＳトランジスタ４０３とＮＭＯＳトランジスタ１０２およびＮＭＯＳトランジスタ１０３のゲート・ソース間電圧と、直列の関係となる電圧が発生しない。このため、ＰＭＯＳトランジスタ４０３とＮＭＯＳトランジスタ１０２およびＮＭＯＳトランジスタ１０３のゲート・ソース間電圧を効果的に与えられるから、たとえＶＤＤが低い電圧であっても図４の入力回路は動作することが出来る。

【0034】

以上説明したように、本実施形態の入力回路は、閾値が電流源１０５の電流値とＮＭＯＳトランジスタ１０３の電流駆動力によって決まるため、電源電圧依存性の無いヒステリシス特性を有することが可能である。

【0035】

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。

【0036】

例えば、ＮＭＯＳトランジスタ１０３は、２つのＮＭＯＳトランジスタで構成したが、２つ以上のＮＭＯＳトランジスタで構成してもよい。また例えば、バッファ１０４は、ＮＭＯＳトランジスタ１０３のドレインの電圧波形を整形する論理回路であり、電圧波形の整形が不要であれば備えなくても良い。

【符号の説明】

【0037】

１０４ バッファ
１０５ 電流源
１０６ カレントミラー
１１０ 入力端子
１１１ 出力端子
２２１ インバータ

【図1】

【図2】

【図3】

【図4】

【図5】