(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-05
(45)【発行日】2023-10-16
(54)【発明の名称】電子部品
(51)【国際特許分類】
H01L 21/822 20060101AFI20231006BHJP
H01L 27/04 20060101ALI20231006BHJP
H01L 21/3205 20060101ALI20231006BHJP
H01L 21/768 20060101ALI20231006BHJP
H01L 23/522 20060101ALI20231006BHJP
【ＦＩ】
H01L27/04 P
H01L21/88 S
H01L21/88 Z
【請求項の数】
19
(21)【出願番号】P 2019194365
(22)【出願日】2019-10-25
(65)【公開番号】P2021068840
(43)【公開日】2021-04-30
【審査請求日】2022-08-31
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】上阪 岬
(72)【発明者】
【氏名】長 政博
(72)【発明者】
【氏名】押川 克寛
【審査官】鈴木 聡一郎
(56)【参考文献】
【文献】米国特許出願公開第２０１６／０２２５８４３（ＵＳ，Ａ１）
【文献】特開２００２－０７６２８１（ＪＰ，Ａ）
【文献】特開２００６－２６９５７３（ＪＰ，Ａ）
【文献】特開２００６－０４９５８１（ＪＰ，Ａ）
【文献】特開２０１１－０４０４９７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３２０５－２１／３２１３
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２１／８２－２１／８２２
Ｈ０１Ｌ ２３／５２２
Ｈ０１Ｌ ２３／５３２
Ｈ０１Ｌ ２７／０４
(57)【特許請求の範囲】
【請求項1】
主面を有するチップと、前記主面の上に形成された絶縁層と、
前記絶縁層内に配置され、平面視において間隔を空けて配列された複数の抵抗膜と、
対応する前記抵抗膜の上面に接続された一方側の第１ビア電極および他方側の第２ビア電極をそれぞれ有し、前記絶縁層に埋設された複数のビア電極対と、
前記絶縁層内において複数の前記抵抗膜よりも上層に配置され、平面視において複数の前記抵抗膜に１対１対応の関係で重なるように間隔を空けて配列された複数の金属膜と、を含み、
複数の前記金属膜は、前記第１ビア電極および前記第２ビア電極の間の領域を被覆する部分に形成されたスリットをそれぞれ有し、前記スリットによって前記第１ビア電極に接続された第１金属配線膜、および、前記第２ビア電極に接続された第２金属配線膜にそれぞれ分離されている、電子部品。
【請求項2】
複数の前記スリットは、同一直線上に位置し、一方方向に連続的に延びる１つのラインスリットを形成している、請求項１に記載の電子部品。
【請求項3】
前記第１ビア電極および前記第２ビア電極の間の距離は、複数の前記抵抗膜毎に任意の値に設定されており、
前記ラインスリットは、平面視において複数の前記ビア電極対のうち前記第１ビア電極および前記第２ビア電極の間の距離が最も短く設定された前記ビア電極対の前記第１ビア電極および前記第２ビア電極の間の領域を通過している、請求項２に記載の電子部品。
【請求項4】
複数の前記スリットの幅は、複数の前記金属膜の幅未満である、請求項１～３のいずれか一項に記載の電子部品。
【請求項5】
前記絶縁層の一部からなり、複数の前記スリットを埋める絶縁分離部をさらに含む、請求項１～４のいずれか一項に記載の電子部品。
【請求項6】
複数の前記ビア電極対は、複数の前記第１ビア電極が一列に配列されるように前記絶縁層内に埋設されている、請求項１～５のいずれか一項に記載の電子部品。
【請求項7】
前記絶縁層内において複数の前記金属膜よりも上層に配置され、平面視において複数の前記金属膜に交差するライン状にそれぞれ延びる複数の配線膜をさらに含む、請求項１～６のいずれか一項に記載の電子部品。
【請求項8】
主面を有するチップと、
前記主面の上に形成された絶縁層と、
前記絶縁層内に配置され、平面視において間隔を空けて配列された複数の抵抗膜と、
前記絶縁層内において複数の前記抵抗膜よりも上層に配置され、平面視において複数の前記抵抗膜に１対１対応の関係で重なるように間隔を空けて配列された複数の金属膜と、
前記絶縁層内において複数の前記金属膜よりも上層に配置され、平面視において複数の前記金属膜に交差するライン状にそれぞれ延びる複数の配線膜と、を含み、
複数の前記配線膜は、複数の前記抵抗膜のうち任意の抵抗膜に電気的に接続された一対の配線膜、および、複数の前記抵抗膜のうち前記任意の抵抗膜とは別の抵抗膜に電気的に接続された別の一対の配線膜を含む、電子部品。
【請求項9】
複数の前記抵抗膜の上面に接続された複数のビア電極をさらに含み、
複数の前記金属膜は、対応する前記ビア電極にそれぞれ電気的に接続されている、請求項８に記載の電子部品。
【請求項10】
複数の前記抵抗膜は、平面視において短冊状にそれぞれ延び、間隔を空けてストライプ状に配列されており、複数の前記金属膜は、平面視において短冊状にそれぞれ延び、間隔を空けてストライプ状に配列されている、請求項１～９のいずれか一項に記載の電子部品。
【請求項11】
複数の前記金属膜は、平面視において均等な対向面積で複数の前記抵抗膜に重なっている、請求項１～１０のいずれか一項に記載の電子部品。
【請求項12】
複数の前記抵抗膜は、等間隔に配置され、複数の前記金属膜は、等間隔に配置されている、請求項１～１１のいずれか一項に記載の電子部品。
【請求項13】
複数の前記抵抗膜は、等しい抵抗値をそれぞれ有している、請求項１～１２のいずれか一項に記載の電子部品。
【請求項14】
複数の前記抵抗膜は、等しい長さ、等しい幅および等しい厚さをそれぞれ有している、請求項１～１３のいずれか一項に記載の電子部品。
【請求項15】
複数の前記金属膜は、等しい長さ、および、等しい幅をそれぞれ有している、請求項１～１４のいずれか一項に記載の電子部品。
【請求項16】
複数の前記抵抗膜は、Ｐｏｌｙ－Ｓｉ膜、ＴａＮ膜、ＴｉＮ膜、ＣｒＳｉ膜、ＣｒＳｉＮ膜およびＣｒＳｉＯ膜のうちの少なくとも１種を含む、請求項１～１５のいずれか一項に記載の電子部品。
【請求項17】
複数の前記金属膜は、純Ｃｕ膜、純Ａｌ膜、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含む、請求項１～１６のいずれか一項に記載の電子部品。
【請求項18】
複数の前記抵抗膜のうちの両側に配置されたいずれか一方または双方の前記抵抗膜は、電気的に浮遊状態のダミー抵抗膜として形成され、複数の前記金属膜のうちの両側に配置されたいずれか一方または双方の前記金属膜は、平面視において前記ダミー抵抗膜に重なっている、請求項１～１７のいずれか一項に記載の電子部品。
【請求項19】
複数の前記金属膜のうち両側に配置されたいずれか一方または双方の前記金属膜は、電気的に浮遊状態のダミー金属膜として形成されている、請求項１８に記載の電子部品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数の抵抗膜を備えた電子部品に関する。
【背景技術】
【0002】
特許文献１は、抵抗膜を備えた電子部品の一例としての抵抗素子を開示している。抵抗素子は、基板（チップ）、酸化膜、複数の抵抗素子部分（抵抗膜）、層間絶縁膜および複数の接続配線（金属膜）を含む。酸化膜は、基板の主面を被覆している。複数の抵抗素子部分は、酸化膜の上に間隔を空けて配置されている。層間絶縁膜は、複数の抵抗素子部分を被覆している。複数の接続配線は、層間絶縁膜の上にそれぞれ配置され、平面視において不規則なパターンで複数の抵抗素子部にそれぞれ重なっている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１２－９４６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来の電子部品のように、平面視において複数の金属膜が不規則なパターンで複数の抵抗膜にそれぞれ重なる構造では、複数の金属膜に起因する応力が複数の抵抗膜に不均等に加えられる。その結果、複数の抵抗膜において圧抵抗効果に起因する抵抗値の変動量にばらつきが生じ、複数の抵抗膜間の抵抗比の精度が低下する。
本発明の一実施形態は、複数の抵抗膜間の抵抗比の精度を向上できる電子部品を提供する。
本発明の一実施形態は、複数の抵抗膜間の抵抗比の精度を向上できる電子部品を提供する。
【課題を解決するための手段】
【0005】
本発明の一実施形態は、主面を有するチップと、前記主面の上に形成された絶縁層と、前記絶縁層内に配置され、平面視において間隔を空けて配列された複数の抵抗膜と、前記絶縁層内において複数の前記抵抗膜よりも上層に配置され、平面視において複数の前記抵抗膜に１対１対応の関係で重なるように間隔を空けて配列された複数の金属膜と、を含む、電子部品を提供する。
【0006】
この電子部品によれば、複数の金属膜に起因する応力が複数の抵抗膜に不均等に加えられることを抑制できる。これにより、複数の抵抗膜において圧抵抗効果に起因する抵抗値の変動量のばらつきを抑制できるから、複数の抵抗膜間の抵抗比の精度を向上できる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下では、添付図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の一実施形態に係る電子部品１を示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII-III線に沿う断面図である。図４は、図２に示すIV-IV線に沿う断面図である。図５は、図２に示すV-V線に沿う断面図である。図６は、図２に示すVI-VI線に沿う断面図である。図７は、図２に示すVII-VII線に沿う断面図である。図８は、図２に示すVIII-VIII線に沿う断面図である。
図１は、本発明の一実施形態に係る電子部品１を示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII-III線に沿う断面図である。図４は、図２に示すIV-IV線に沿う断面図である。図５は、図２に示すV-V線に沿う断面図である。図６は、図２に示すVI-VI線に沿う断面図である。図７は、図２に示すVII-VII線に沿う断面図である。図８は、図２に示すVIII-VIII線に沿う断面図である。
【0009】
図９は、図２に示すIX-IX線に沿う断面図である。図１０は、図２に示す複数の抵抗膜２１の配列を示す平面図である。図１１は、図２に示す複数の金属膜４１の配列を示す平面図である。図１２は、図２に示す複数の中間金属膜７１の配列を示す平面図である。図１３は、図２に示す複数の配線膜１０１の配列を示す平面図である。
図１～図１３を参照して、電子部品１は、この形態（this embodiment）では、シリコン製の半導体チップ２（チップ）を含む半導体装置である。半導体チップ２は、直方体形状に形成されている。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ～５Ｄを有している。
図１～図１３を参照して、電子部品１は、この形態（this embodiment）では、シリコン製の半導体チップ２（チップ）を含む半導体装置である。半導体チップ２は、直方体形状に形成されている。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ～５Ｄを有している。
【0010】
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視において四角形状に形成されている。側面５Ａおよび側面５Ｂは、第１方向Ｘに沿って延び、第１方向Ｘに直交する第２方向Ｙに対向している。側面５Ｃおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに対向している。
電子部品１は、第１主面３側に形成された１つまたは複数（この形態では複数）のデバイス領域６、および、１つまたは複数（この形態では１つ）の抵抗領域７を含む。デバイス領域６および抵抗領域７の個数および配置は任意である。
電子部品１は、第１主面３側に形成された１つまたは複数（この形態では複数）のデバイス領域６、および、１つまたは複数（この形態では１つ）の抵抗領域７を含む。デバイス領域６および抵抗領域７の個数および配置は任意である。
【0011】
デバイス領域６は、種々の機能デバイスが形成された領域である。機能デバイスは、第１主面３および／または第１主面３の表層部を利用して形成される。機能デバイスは、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。機能デバイスは、半導体整流デバイスおよび半導体スイッチングデバイスが組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
【0012】
半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオード、および、ファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）、および、ＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。
【0013】
抵抗領域７は、複数のデバイス領域６から間隔を空けて形成されている。抵抗領域７は、抵抗回路８が形成された領域である。抵抗回路８は、電源および任意の機能デバイスに電気的に接続され、抵抗値に応じた所定の出力電圧（出力電流）を任意の機能デバイスに提供する。抵抗回路８は、この形態では、機能デバイスの直上には形成されていない。むろん、抵抗回路８は、他の形態において、機能デバイスの直上に形成されていてもよい。
【0014】
図２～図９を参照して、電子部品１は、第１主面３の上に形成された絶縁層１０を含む。絶縁層１０は、複数の絶縁膜が積層された積層構造を有している。複数の絶縁膜の積層数は任意である。複数の絶縁膜は、この形態では、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４および第５絶縁膜１５を含む。
第１絶縁膜１１は、第１主面３を被覆している。第１絶縁膜１１は、酸化シリコン膜（酸化膜）および窒化シリコン膜（窒化膜）のうちの少なくとも一方を含んでいてもよい。第１絶縁膜１１は、この形態では、酸化シリコン膜からなる。第１絶縁膜１１は、複数のデバイス領域６の間に形成されたフィールド酸化膜を含んでいてもよい。フィールド酸化膜は、ＬＯＣＯＳ（local oxidation of silicon）膜であってもよい。第１絶縁膜１１は、第１主面３に形成されたトレンチに埋設されていてもよい。トレンチに埋設された第１絶縁膜１１は、ＳＴＩ（shallow trench isolation）構造を形成していてもよい。
第１絶縁膜１１は、第１主面３を被覆している。第１絶縁膜１１は、酸化シリコン膜（酸化膜）および窒化シリコン膜（窒化膜）のうちの少なくとも一方を含んでいてもよい。第１絶縁膜１１は、この形態では、酸化シリコン膜からなる。第１絶縁膜１１は、複数のデバイス領域６の間に形成されたフィールド酸化膜を含んでいてもよい。フィールド酸化膜は、ＬＯＣＯＳ（local oxidation of silicon）膜であってもよい。第１絶縁膜１１は、第１主面３に形成されたトレンチに埋設されていてもよい。トレンチに埋設された第１絶縁膜１１は、ＳＴＩ（shallow trench isolation）構造を形成していてもよい。
【0015】
第２～第５絶縁膜１２～１５は、第１絶縁膜１１側からこの順に積層された層間絶縁膜からそれぞれなる。第２～第５絶縁膜１２～１５は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも一方をそれぞれ含む。第２～第５絶縁膜１２～１５は、酸化シリコン膜および窒化シリコン膜を任意の順序で積層させた積層構造をそれぞれ有していてもよい。第２～第５絶縁膜１２～１５は、この形態では、酸化シリコン膜からなる単層構造をそれぞれ有している。
【0016】
図２～図１０を参照して、電子部品１は、抵抗領域７において絶縁層１０内に配置された抵抗膜群２０を含む。抵抗膜群２０は、複数（２個以上）の抵抗膜２１を含む。抵抗膜群２０は、３個以上の抵抗膜２１を含むことが好ましい。抵抗膜群２０は、この形態では、１３個の抵抗膜２１を含む。抵抗膜２１は、抵抗回路８の抵抗部を形成している。
複数の抵抗膜２１は、この形態では、第１絶縁膜１１の上に配置され、第２絶縁膜１２によって被覆されている。複数の抵抗膜２１は、平面視において第１方向Ｘに短冊状にそれぞれ延び、第２方向Ｙに間隔を空けてストライプ状に配列されている。複数の抵抗膜２１は、一方側（側面５Ｃ側）の一端部２２および他方側（側面５Ｄ側）の他端部２３をそれぞれ有している。
複数の抵抗膜２１は、この形態では、第１絶縁膜１１の上に配置され、第２絶縁膜１２によって被覆されている。複数の抵抗膜２１は、平面視において第１方向Ｘに短冊状にそれぞれ延び、第２方向Ｙに間隔を空けてストライプ状に配列されている。複数の抵抗膜２１は、一方側（側面５Ｃ側）の一端部２２および他方側（側面５Ｄ側）の他端部２３をそれぞれ有している。
【0017】
複数の抵抗膜２１は、等しい抵抗値をそれぞれ有している。複数の抵抗膜２１は、具体的には、第２方向Ｙに第１ピッチＰ１で等間隔に配置され、等しい第１長さＬ１、等しい第１幅Ｗ１、等しい第１厚さＴ１をそれぞれ有している。第１ピッチＰ１は、複数の抵抗膜２１間の第２方向Ｙに沿う距離である。第１長さＬ１は、抵抗膜２１の第１方向Ｘに沿う長さである。第１幅Ｗ１は、抵抗膜２１の第２方向Ｙに沿う幅である。第１厚さＴ１は、抵抗膜２１の法線方向Ｚに沿う厚さである。
【0018】
第１ピッチＰ１は任意であり、複数の抵抗膜２１が互いに電気的に接続されない値であればよい。第１ピッチＰ１は、１μｍ以上１０μｍ以下であってもよい。第１ピッチＰ１は、１μｍ以上５μｍ以下であることが好ましい。第１長さＬ１は任意であり、複数の抵抗膜２１において実現すべき抵抗値に応じて調整される。第１長さＬ１は、５μｍ以上１００μｍ以下であってもよい。第１長さＬ１は、１０μｍ以上５０μｍ以下であることが好ましい。
【0019】
第１幅Ｗ１は任意であり、複数の抵抗膜２１において実現すべき抵抗値に応じて調整される。第１幅Ｗ１は、第１長さＬ１未満である。第１幅Ｗ１は、１μｍ以上２５μｍ以下であってもよい。第１幅Ｗ１は、１μｍ以上１０μｍ以下であることが好ましい。第１厚さＴ１は任意であり、複数の抵抗膜２１において実現すべき抵抗値に応じて調整される。第１厚さＴ１は、０．１μｍ以上２μｍ以下であってもよい。第１厚さＴ１は、０．１μｍ以上１μｍ以下であることが好ましい。
【0020】
複数の抵抗膜２１は、Ｐｏｌｙ－Ｓｉ膜、ＴａＮ膜、ＴｉＮ膜、ＣｒＳｉ膜、ＣｒＳｉＮ膜およびＣｒＳｉＯ膜のうちの少なくとも１つをそれぞれ含む。複数の抵抗膜２１は、この形態では、Ｐｏｌｙ－Ｓｉ膜からそれぞれなる。Ｐｏｌｙ－Ｓｉ膜の導電型はｐ型であってもよいし、ｎ型であってもよい。
複数の抵抗膜２１のうち両側に配置されたいずれか一方または双方（この形態では双方）の抵抗膜２１は、電気的に浮遊状態のダミー抵抗膜２４として形成されている。ダミー抵抗膜２４は、当該ダミー抵抗膜２４に隣り合う抵抗膜２１およびそれ以外の抵抗膜２１の間に生じるプロセス環境の差異を抑制する。つまり、複数のダミー抵抗膜２４は、両側に配置されることによって、それらの間に配置された複数の抵抗膜２１のプロセス誤差を抑制する。これにより、複数の抵抗膜２１間に生じる抵抗値のズレが抑制される。
複数の抵抗膜２１のうち両側に配置されたいずれか一方または双方（この形態では双方）の抵抗膜２１は、電気的に浮遊状態のダミー抵抗膜２４として形成されている。ダミー抵抗膜２４は、当該ダミー抵抗膜２４に隣り合う抵抗膜２１およびそれ以外の抵抗膜２１の間に生じるプロセス環境の差異を抑制する。つまり、複数のダミー抵抗膜２４は、両側に配置されることによって、それらの間に配置された複数の抵抗膜２１のプロセス誤差を抑制する。これにより、複数の抵抗膜２１間に生じる抵抗値のズレが抑制される。
【0021】
図２～図１０を参照して、電子部品１は、抵抗領域７において１対１対応の関係で複数の抵抗膜２１に接続されるように絶縁層１０内に埋設された複数の第１ビア電極対３０を含む。図１０等では、第１ビア電極対３０が×印によって示されている。
複数の第１ビア電極対３０は、この形態では、第２絶縁膜１２に埋設されている。複数の第１ビア電極対３０は、第１方向Ｘに間隔を空けて対応する抵抗膜２１の上面に接続された一対の第１ビア電極３１および第２ビア電極３２をそれぞれ有している。この形態では、全ての抵抗膜２１に第１ビア電極対３０が接続されているが、第１ビア電極対３０は必ずしもダミー抵抗膜２４に接続される必要はない。ただし、ダミー抵抗膜２４に接続された第１ビア電極対３０は、複数の抵抗膜２１間のプロセス環境の差異を抑制する上で有効である。
複数の第１ビア電極対３０は、この形態では、第２絶縁膜１２に埋設されている。複数の第１ビア電極対３０は、第１方向Ｘに間隔を空けて対応する抵抗膜２１の上面に接続された一対の第１ビア電極３１および第２ビア電極３２をそれぞれ有している。この形態では、全ての抵抗膜２１に第１ビア電極対３０が接続されているが、第１ビア電極対３０は必ずしもダミー抵抗膜２４に接続される必要はない。ただし、ダミー抵抗膜２４に接続された第１ビア電極対３０は、複数の抵抗膜２１間のプロセス環境の差異を抑制する上で有効である。
【0022】
第１ビア電極３１は、対応する抵抗膜２１の一端部２２側に接続されている。第２ビア電極３２は、第１ビア電極３１から第１方向Ｘに任意の間隔を空けて対応する抵抗膜２１の他端部２３側に接続されている。複数の第１ビア電極対３０は、第１ビア電極３１および第２ビア電極３２の２点間の抵抗成分を、対応する抵抗膜２１から取り出す。
複数の第１ビア電極対３０は、この形態では、第１ビア電極３１が第２方向Ｙに沿って一列に配列されるように絶縁層１０内に埋設されている。これにより、複数の抵抗膜２１毎の取り出すべき抵抗成分は、第１ビア電極３１を基準とした第２ビア電極３２までの距離によって決定される。
複数の第１ビア電極対３０は、この形態では、第１ビア電極３１が第２方向Ｙに沿って一列に配列されるように絶縁層１０内に埋設されている。これにより、複数の抵抗膜２１毎の取り出すべき抵抗成分は、第１ビア電極３１を基準とした第２ビア電極３２までの距離によって決定される。
【0023】
第１ビア電極３１および第２ビア電極３２の間のビア距離Ｄは、取り出すべき抵抗成分に応じて複数の抵抗膜２１毎に任意の値に設定されている。複数の第１ビア電極対３０は、ビア距離Ｄが互いに等しい値に設定された複数の第１ビア電極対３０によって構成された１つまたは複数のビア群を含んでいてもよい。
図１０では、ビア距離Ｄが、第１距離Ｄ１、第２距離Ｄ２および第３距離Ｄ３を含み、複数の第１ビア電極対３０が３つのビア群を構成している例が示されている。ビア距離Ｄは、第１距離Ｄ１、第２距離Ｄ２および第３距離Ｄ３の順に短くなっている。複数の第１ビア電極対３０は、第１距離Ｄ１、第２距離Ｄ２および第３距離Ｄ３に対応した第１抵抗成分Ｒ１、第２抵抗成分Ｒ２および第３抵抗成分Ｒ３を対応する抵抗膜２１からそれぞれ取り出す。複数の抵抗膜２１の抵抗比は、第１抵抗成分Ｒ１、第２抵抗成分Ｒ２および第３抵抗成分Ｒ３の比によって定まる。
図１０では、ビア距離Ｄが、第１距離Ｄ１、第２距離Ｄ２および第３距離Ｄ３を含み、複数の第１ビア電極対３０が３つのビア群を構成している例が示されている。ビア距離Ｄは、第１距離Ｄ１、第２距離Ｄ２および第３距離Ｄ３の順に短くなっている。複数の第１ビア電極対３０は、第１距離Ｄ１、第２距離Ｄ２および第３距離Ｄ３に対応した第１抵抗成分Ｒ１、第２抵抗成分Ｒ２および第３抵抗成分Ｒ３を対応する抵抗膜２１からそれぞれ取り出す。複数の抵抗膜２１の抵抗比は、第１抵抗成分Ｒ１、第２抵抗成分Ｒ２および第３抵抗成分Ｒ３の比によって定まる。
【0024】
第１ビア電極３１および第２ビア電極３２は、第１主電極３３および第１バリア電極３４を含む積層構造をそれぞれ有している。第１主電極３３は、絶縁層１０（第２絶縁膜１２）に柱状に埋設されている。第１主電極３３は、Ｗ膜およびＣｕ膜のうちの少なくとも一方を含んでいてもよい。第１バリア電極３４は、第１主電極３３および絶縁層１０（第２絶縁膜１２）の間に介在している。第１バリア電極３４は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも一方を含んでいてもよい。
【0025】
図２～図９および図１１を参照して、電子部品１は、抵抗領域７の絶縁層１０内において複数の抵抗膜２１よりも上層に配置された金属膜群４０を含む。金属膜群４０は、複数（２個以上）の金属膜４１を含む。金属膜４１の個数は、抵抗膜群２０に含まれる抵抗膜２１の個数と等しい。金属膜群４０は、この形態では、１３個の金属膜４１を含む。
複数の金属膜４１は、この形態では、第２絶縁膜１２の上に配置され、第３絶縁膜１３によって被覆されている。複数の金属膜４１は、平面視において第１方向Ｘに短冊状にそれぞれ延び、第２方向Ｙに間隔を空けてストライプ状に配列されている。つまり、複数の金属膜４１は、複数の抵抗膜２１と同一のパターンで配列されている。複数の金属膜４１は、一方側（側面５Ｃ側）の一端部４２および他方側（側面５Ｄ側）の他端部４３をそれぞれ有している。
複数の金属膜４１は、この形態では、第２絶縁膜１２の上に配置され、第３絶縁膜１３によって被覆されている。複数の金属膜４１は、平面視において第１方向Ｘに短冊状にそれぞれ延び、第２方向Ｙに間隔を空けてストライプ状に配列されている。つまり、複数の金属膜４１は、複数の抵抗膜２１と同一のパターンで配列されている。複数の金属膜４１は、一方側（側面５Ｃ側）の一端部４２および他方側（側面５Ｄ側）の他端部４３をそれぞれ有している。
【0026】
複数の金属膜４１は、平面視において複数の抵抗膜２１に１対１対応の関係で重なっている。つまり、複数の金属膜４１は、平面視において対応する抵抗膜２１に隣り合う抵抗膜２１から間隔を空けて、当該対応する抵抗膜２１に重なっている。複数の金属膜４１は、平面視において対応する１つの抵抗膜２１のみに重なり、当該１つの抵抗膜２１に隣り合う抵抗膜２１には重なっていない。
【0027】
複数の金属膜４１は、対応する抵抗膜２１の全域にそれぞれ対向していることが好ましい。また、複数の金属膜４１の全域が、対応する抵抗膜２１にそれぞれ対向していることが好ましい。複数の金属膜４１は、平面視において均等な対向面積で複数の抵抗膜２１に重なっていることがさらに好ましい。
複数の金属膜４１は、具体的には、第２方向Ｙに第２ピッチＰ２で等間隔に配置され、等しい第２長さＬ２、等しい第２幅Ｗ２、等しい第２厚さＴ２をそれぞれ有している。第２ピッチＰ２は、複数の金属膜４１間の第２方向Ｙに沿う距離である。第２長さＬ２は、金属膜４１の第１方向Ｘに沿う長さである。第２幅Ｗ２は、金属膜４１の第２方向Ｙに沿う幅である。第２厚さＴ２は、金属膜４１の法線方向Ｚに沿う厚さである。
複数の金属膜４１は、具体的には、第２方向Ｙに第２ピッチＰ２で等間隔に配置され、等しい第２長さＬ２、等しい第２幅Ｗ２、等しい第２厚さＴ２をそれぞれ有している。第２ピッチＰ２は、複数の金属膜４１間の第２方向Ｙに沿う距離である。第２長さＬ２は、金属膜４１の第１方向Ｘに沿う長さである。第２幅Ｗ２は、金属膜４１の第２方向Ｙに沿う幅である。第２厚さＴ２は、金属膜４１の法線方向Ｚに沿う厚さである。
【0028】
第２ピッチＰ２は任意であり、複数の金属膜４１が互いに電気的に接続されない値であればよい。第２ピッチＰ２は、１μｍ以上１０μｍ以下であってもよい。第２ピッチＰ２は、１μｍ以上５μｍ以下であることが好ましい。第２ピッチＰ２は、複数の抵抗膜２１の第１ピッチＰ１とほぼ等しいことが好ましい。第２ピッチＰ２が第１ピッチＰ１とほぼ等しいとは、第２ピッチＰ２が第１ピッチＰ１の±１０％の範囲内の値を有していることを意味する。
【0029】
第２長さＬ２は、複数の抵抗膜２１の第１長さＬ１に応じて調整される。第２長さＬ２は、複数の抵抗膜２１の第２長さＬ２とほぼ等しいことが好ましい。第２長さＬ２が第２長さＬ２とほぼ等しいとは、第２長さＬ２が第２長さＬ２の±１０％の範囲内の値を有していることを意味する。第２長さＬ２は、５μｍ以上１００μｍ以下であってもよい。第２長さＬ２は、１０μｍ以上５０μｍ以下であることが好ましい。
【0030】
第２幅Ｗ２は、第２長さＬ２未満である。第２幅Ｗ２は、複数の抵抗膜２１の第１幅Ｗ１に応じて調整される。第２幅Ｗ２は、複数の抵抗膜２１の第１幅Ｗ１とほぼ等しいことが好ましい。第２幅Ｗ２が第１幅Ｗ１とほぼ等しいとは、第２幅Ｗ２が第１幅Ｗ１の±１０％の範囲内の値を有していることを意味する。第２幅Ｗ２は、１μｍ以上２５μｍ以下であってもよい。第１幅Ｗ１は、１μｍ以上１０μｍ以下であることが好ましい。
【0031】
第２厚さＴ２は、０．１μｍ以上２μｍ以下であってもよい。第２厚さＴ２は、０．１μｍ以上１μｍ以下であることが好ましい。第２厚さＴ２は、複数の抵抗膜２１の第１厚さＴ１を超えていてもよい。
複数の金属膜４１は、平面視において複数の抵抗膜２１の平面積（＝Ｗ１×Ｌ１）とほぼ等しい平面積（＝Ｗ２×Ｌ２）を有していることが好ましい。金属膜４１の平面積が抵抗膜２１の平面積とほぼ等しいとは、金属膜４１の平面積が抵抗膜２１の平面積の±１０％の範囲内の値を有していることを意味する。
複数の金属膜４１は、平面視において複数の抵抗膜２１の平面積（＝Ｗ１×Ｌ１）とほぼ等しい平面積（＝Ｗ２×Ｌ２）を有していることが好ましい。金属膜４１の平面積が抵抗膜２１の平面積とほぼ等しいとは、金属膜４１の平面積が抵抗膜２１の平面積の±１０％の範囲内の値を有していることを意味する。
【0032】
複数の金属膜４１のうち両側に配置されたいずれか一方または双方（この形態では双方）の金属膜４１は、電気的に浮遊状態のダミー金属膜４４として形成されている。複数のダミー金属膜４４は、平面視において複数のダミー抵抗膜２４に重なっている。ダミー金属膜４４は、当該ダミー金属膜４４に隣り合う金属膜４１およびそれ以外の金属膜４１の間に生じるプロセス環境の差異を抑制する。つまり、複数のダミー金属膜４４は、両側に配置されることによって、それらの間に配置された複数の金属膜４１のプロセス誤差を抑制する。これにより、複数の金属膜４１を適切な対向面積で複数の抵抗膜２１に重ならせることができる。
【0033】
複数の金属膜４１は、一端部２２および他端部２３の間の領域に形成された第１スリット５０（スリット）をそれぞれ有し、第１スリット５０によって一端部２２側の部分および他端部２３側の部分にそれぞれ分離されている。複数の第１スリット５０は、具体的には、対応する金属膜４１において第１ビア電極３１および第２ビア電極３２の間の領域を被覆する部分にそれぞれ形成されている。これにより、複数の金属膜４１は、第１スリット５０によって、第１ビア電極３１に接続された第１金属配線膜５１、および、第２ビア電極３２に接続された第２金属配線膜５２にそれぞれ分離されている。
【0034】
複数の第１スリット５０は、第２方向Ｙにそれぞれ延びている。つまり、第１スリット５０は、第１ビア電極３１および第２ビア電極３２の対向方向に交差する方向にそれぞれ延びている。複数の第１スリット５０は、さらに、同一直線上に位置し、第２方向Ｙに連続的に延びる１つのラインスリット５３を形成している。
ラインスリット５３は、第３距離Ｄ３を空けて配置された第１ビア電極３１および第２ビア電極３２の間の領域を通過している。つまり、ラインスリット５３は、複数の第１ビア電極対３０のうち、第１ビア電極３１および第２ビア電極３２の間の距離が最も短く設定された第１ビア電極対３０の第１ビア電極３１および第２ビア電極３２の間の領域を通過している。
ラインスリット５３は、第３距離Ｄ３を空けて配置された第１ビア電極３１および第２ビア電極３２の間の領域を通過している。つまり、ラインスリット５３は、複数の第１ビア電極対３０のうち、第１ビア電極３１および第２ビア電極３２の間の距離が最も短く設定された第１ビア電極対３０の第１ビア電極３１および第２ビア電極３２の間の領域を通過している。
【0035】
これにより、複数の金属膜４１は、複数の第１スリット５０によって、互いに等しいサイズをそれぞれ有する複数の第１金属配線膜５１、および、互いに等しいサイズをそれぞれ有する複数の第２金属配線膜５２にそれぞれ分離されている。第２金属配線膜５２のサイズは、第１金属配線膜５１のサイズを超えている。
複数の第１スリット５０は、第１方向Ｘに関して、互いに等しい第１スリット幅ＷＳ１をそれぞれ有している。第１スリット幅ＷＳ１は任意であり、第１金属配線膜５１および第２金属配線膜５２が互いに電気的に接続されない値であればよい。第１スリット幅ＷＳ１は、金属膜４１の第２幅Ｗ２未満であることが好ましい。第１スリット幅ＷＳ１は、０．１μｍ以上５μｍ以下であってもよい。第１スリット幅ＷＳ１は、０．１μｍ以上１μｍ以下であることが好ましい。前述の金属膜４１の平面積は、第１スリット５０を含む金属膜４１の平面積で定義されている。
複数の第１スリット５０は、第１方向Ｘに関して、互いに等しい第１スリット幅ＷＳ１をそれぞれ有している。第１スリット幅ＷＳ１は任意であり、第１金属配線膜５１および第２金属配線膜５２が互いに電気的に接続されない値であればよい。第１スリット幅ＷＳ１は、金属膜４１の第２幅Ｗ２未満であることが好ましい。第１スリット幅ＷＳ１は、０．１μｍ以上５μｍ以下であってもよい。第１スリット幅ＷＳ１は、０．１μｍ以上１μｍ以下であることが好ましい。前述の金属膜４１の平面積は、第１スリット５０を含む金属膜４１の平面積で定義されている。
【0036】
複数の金属膜４１は、抵抗膜２１側（第２絶縁膜１２側）からこの順に積層された第１下バリア電極４５、第１中間電極４６および第１上バリア電極４７を含む積層構造をそれぞれ有している。第１下バリア電極４５は、第２絶縁膜１２の上に膜状に形成されている。第１中間電極４６は、第１下バリア電極４５の上に膜状に形成されている。第１中間電極４６は、第１下バリア電極４５よりも厚い。第１上バリア電極４７は、第１中間電極４６の上に膜状に形成されている。第１上バリア電極４７は、第１中間電極４６よりも薄い。
【0037】
第１下バリア電極４５は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも一方を含んでいてもよい。第１中間電極４６は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第１上バリア電極４７は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも一方を含んでいてもよい。
【0038】
電子部品１は、絶縁層１０の一部からなり、複数の第１スリット５０を埋める第１絶縁分離部５４を含む。第１絶縁分離部５４は、この形態では、第３絶縁膜１３の一部からなる。つまり、第１スリット５０の第１スリット幅ＷＳ１は、絶縁層１０の一部（第３絶縁膜１３）が埋設される値に設定されている。第１絶縁分離部５４は、複数の第１金属配線膜５１および複数の第２金属配線膜５２の電気的絶縁性を高める。
【0039】
図２～図９および図１１を参照して、電子部品１は、抵抗領域７において１対１対応の関係で複数の金属膜４１に接続されるように絶縁層１０内に埋設された複数の第２ビア電極対６０を含む。図１１等では、第２ビア電極対６０が×印によって示されている。
複数の第２ビア電極対６０は、この形態では、第３絶縁膜１３に埋設され、ダミー金属膜４４以外の複数の金属膜４１にそれぞれ接続されている。つまり、ダミー金属膜４４は、第３絶縁膜１３によって他の金属膜４１から絶縁分離され、電気的に浮遊状態に形成されている。ダミー抵抗膜２４が電気的に浮遊状態になる条件を具備する場合には、第２ビア電極対６０は複数のダミー金属膜４４に接続されてもよい。
複数の第２ビア電極対６０は、この形態では、第３絶縁膜１３に埋設され、ダミー金属膜４４以外の複数の金属膜４１にそれぞれ接続されている。つまり、ダミー金属膜４４は、第３絶縁膜１３によって他の金属膜４１から絶縁分離され、電気的に浮遊状態に形成されている。ダミー抵抗膜２４が電気的に浮遊状態になる条件を具備する場合には、第２ビア電極対６０は複数のダミー金属膜４４に接続されてもよい。
【0040】
複数の第２ビア電極対６０は、第１方向Ｘに間隔を空けて対応する金属膜４１の上面に接続された一対の第３ビア電極６１および第４ビア電極６２をそれぞれ有している。
第３ビア電極６１は、対応する第１金属配線膜５１の任意の位置に接続されている。第３ビア電極６１は、平面視において対応する第１金属配線膜５１において対応する第１ビア電極３１に重なる位置に接続されていることが好ましい。この場合、第３ビア電極６１は、第１金属配線膜５１を挟んで第１ビア電極３１に対向し、当該第１金属配線膜５１を介して第１ビア電極３１に電気的に接続される。第３ビア電極６１は、この形態では、第２方向Ｙに沿って一列に配列されている。
第３ビア電極６１は、対応する第１金属配線膜５１の任意の位置に接続されている。第３ビア電極６１は、平面視において対応する第１金属配線膜５１において対応する第１ビア電極３１に重なる位置に接続されていることが好ましい。この場合、第３ビア電極６１は、第１金属配線膜５１を挟んで第１ビア電極３１に対向し、当該第１金属配線膜５１を介して第１ビア電極３１に電気的に接続される。第３ビア電極６１は、この形態では、第２方向Ｙに沿って一列に配列されている。
【0041】
第４ビア電極６２は、第３ビア電極６１から第１方向Ｘに任意の間隔を空けて対応する第２金属配線膜５２の任意の位置に接続されている。第４ビア電極６２は、平面視において対応する第２金属配線膜５２において対応する第２ビア電極３２に重なる位置に接続されていることが好ましい。この場合、第４ビア電極６２は、第２金属配線膜５２を挟んで第２ビア電極３２に対向し、当該第２金属配線膜５２を介して第２ビア電極３２に電気的に接続される。
【0042】
第３ビア電極６１および第４ビア電極６２は、第２主電極６３および第２バリア電極６４を含む積層構造をそれぞれ有している。第２主電極６３は、絶縁層１０（第３絶縁膜１３）に柱状に埋設されている。第２主電極６３は、Ｗ膜およびＣｕ膜のうちの少なくとも一方を含んでいてもよい。第２バリア電極６４は、第２主電極６３および絶縁層１０（第３絶縁膜１３）の間に介在している。第２バリア電極６４は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも一方を含んでいてもよい。
【0043】
図２～図９および図１２を参照して、電子部品１は、抵抗領域７の絶縁層１０内において複数の金属膜４１よりも上層に配置された中間金属膜群７０を含む。中間金属膜群７０は、複数（２個以上）の中間金属膜７１を含む。中間金属膜７１の個数は、抵抗膜群２０に含まれる抵抗膜２１の個数と等しい。中間金属膜群７０は、この形態では、１３個の中間金属膜７１を含む。
【0044】
複数の中間金属膜７１は、この形態では、第３絶縁膜１３の上に配置され、第４絶縁膜１４によって被覆されている。複数の中間金属膜７１は、平面視において第１方向Ｘに短冊状にそれぞれ延び、第２方向Ｙに間隔を空けてストライプ状に配列されている。つまり、複数の中間金属膜７１は、複数の抵抗膜２１（複数の金属膜４１）と同一のパターンで配列されている。複数の中間金属膜７１は、一方側（側面５Ｃ側）の一端部７２および他方側（側面５Ｄ側）の他端部７３をそれぞれ有している。
【0045】
複数の中間金属膜７１は、平面視において複数の金属膜４１に１対１対応の関係で重なっている。つまり、複数の中間金属膜７１は、平面視において対応する金属膜４１に隣り合う金属膜４１から間隔を空けて、当該対応する金属膜４１に重なっている。複数の中間金属膜７１は、平面視において対応する１つの金属膜４１のみに重なり、当該１つの金属膜４１に隣り合う金属膜４１には重なっていない。
【0046】
複数の中間金属膜７１は、平面視において対応する金属膜４１の全域にそれぞれ対向していることが好ましい。また、複数の中間金属膜７１の全域が、平面視において対応する金属膜４１にそれぞれ対向していることが好ましい。複数の中間金属膜７１は、平面視において均等な対向面積で複数の金属膜４１に重なっていることがさらに好ましい。
複数の中間金属膜７１は、具体的には、第２方向Ｙに第３ピッチＰ３で等間隔に配置され、等しい第３長さＬ３、等しい第３幅Ｗ３、等しい第３厚さＴ３をそれぞれ有している。第３ピッチＰ３は、複数の中間金属膜７１間の第２方向Ｙに沿う距離である。第３長さＬ３は、中間金属膜７１の第１方向Ｘに沿う長さである。第３幅Ｗ３は、中間金属膜７１の第２方向Ｙに沿う幅である。第３厚さＴ３は、中間金属膜７１の法線方向Ｚに沿う厚さである。
複数の中間金属膜７１は、具体的には、第２方向Ｙに第３ピッチＰ３で等間隔に配置され、等しい第３長さＬ３、等しい第３幅Ｗ３、等しい第３厚さＴ３をそれぞれ有している。第３ピッチＰ３は、複数の中間金属膜７１間の第２方向Ｙに沿う距離である。第３長さＬ３は、中間金属膜７１の第１方向Ｘに沿う長さである。第３幅Ｗ３は、中間金属膜７１の第２方向Ｙに沿う幅である。第３厚さＴ３は、中間金属膜７１の法線方向Ｚに沿う厚さである。
【0047】
第３ピッチＰ３は任意であり、複数の中間金属膜７１が互いに電気的に接続されない値であればよい。第３ピッチＰ３は、１μｍ以上１０μｍ以下であってもよい。第３ピッチＰ３は、１μｍ以上５μｍ以下であることが好ましい。第３ピッチＰ３は、複数の抵抗膜２１の第１ピッチＰ１とほぼ等しいことが好ましい。第３ピッチＰ３が第１ピッチＰ１とほぼ等しいとは、第３ピッチＰ３が第１ピッチＰ１の±１０％の範囲内の値を有していることを意味する。
【0048】
第３長さＬ３は任意であり、複数の抵抗膜２１の第１長さＬ１に応じて調整される。第３長さＬ３は、５μｍ以上１００μｍ以下であってもよい。第３長さＬ３は、１０μｍ以上５０μｍ以下であることが好ましい。第３長さＬ３は、複数の抵抗膜２１の第１長さＬ１とほぼ等しいことが好ましい。第３長さＬ３が第１長さＬ１とほぼ等しいとは、第３長さＬ３が第１長さＬ１の±１０％の範囲内の値を有していることを意味する。
【0049】
第３幅Ｗ３は、第３長さＬ３未満である。第３幅Ｗ３は任意であり、複数の抵抗膜２１の第１幅Ｗ１に応じて調整される。第３幅Ｗ３は、１μｍ以上２５μｍ以下であってもよい。第３幅Ｗ３は、１μｍ以上１０μｍ以下であることが好ましい。第３幅Ｗ３は、複数の抵抗膜２１の第１幅Ｗ１とほぼ等しいことが好ましい。第３幅Ｗ３が第１幅Ｗ１とほぼ等しいとは、第３幅Ｗ３が第１幅Ｗ１の±１０％の範囲内の値を有していることを意味する。
【0050】
第３厚さＴ３は、０．１μｍ以上２μｍ以下であってもよい。第３厚さＴ３は、０．１μｍ以上１μｍ以下であることが好ましい。第３厚さＴ３は、複数の抵抗膜２１の第１厚さＴ１を超えていてもよい。
複数の中間金属膜７１は、平面視において複数の金属膜４１の平面積（＝Ｗ２×Ｌ２）とほぼ等しい平面積（＝Ｗ３×Ｌ３）を有していることが好ましい。中間金属膜７１の平面積が金属膜４１の平面積とほぼ等しいとは、中間金属膜７１の平面積が金属膜４１の平面積の±１０％の範囲内の値を有していることを意味する。
複数の中間金属膜７１は、平面視において複数の金属膜４１の平面積（＝Ｗ２×Ｌ２）とほぼ等しい平面積（＝Ｗ３×Ｌ３）を有していることが好ましい。中間金属膜７１の平面積が金属膜４１の平面積とほぼ等しいとは、中間金属膜７１の平面積が金属膜４１の平面積の±１０％の範囲内の値を有していることを意味する。
【0051】
複数の中間金属膜７１のうち両側に配置されたいずれか一方または双方（この形態では双方）の中間金属膜７１は、電気的に浮遊状態のダミー中間金属膜７４として形成されている。複数のダミー中間金属膜７４は、平面視において複数のダミー金属膜４４に重なっている。ダミー中間金属膜７４は、当該ダミー中間金属膜７４に隣り合う中間金属膜７１およびそれ以外の中間金属膜７１の間に生じるプロセス環境の差異を抑制する。つまり、複数のダミー中間金属膜７４は、両側に配置されることによって、それらの間に配置された複数の中間金属膜７１のプロセス誤差を抑制する。これにより、複数の中間金属膜７１を適切な対向面積で複数の金属膜４１に重ならせることができる。
【0052】
複数の中間金属膜７１は、一端部７２および他端部７３の間の領域に形成された第２スリット８０をそれぞれ有し、第２スリット８０によって一端部７２側の部分および他端部７３側の部分にそれぞれ分離されている。図１２では、ダミー中間金属膜７４以外の中間金属膜７１が、第２スリット８０を含む例が示されているが、任意の位置に第２スリット８０を含むダミー中間金属膜７４が形成されていてもよい。
【0053】
複数の第２スリット８０は、具体的には、対応する中間金属膜７１において第３ビア電極６１および第４ビア電極６２の間の領域を被覆する部分にそれぞれ形成されている。これにより、複数の中間金属膜７１は、第２スリット８０によって第３ビア電極６１に接続された第３金属配線膜８１、および、第４ビア電極６２に接続された第４金属配線膜８２にそれぞれ分離されている。
【0054】
複数の第２スリット８０は、第１スリット５０とは異なり、必ずしも同一直線上に位置している必要はない。複数の第２スリット８０は、第１方向Ｘに関して、対応する第３ビア電極６１および第４ビア電極６２の間の任意の位置を第２方向Ｙにそれぞれ延びている。複数の第２スリット８０の配置は、後述する複数の第３ビア電極対９０（複数の配線膜１０１）の配置に応じて調整される。
【0055】
この形態では、紙面左側から２～３番目および６～９番目に配置された複数の中間金属膜７１の第２スリット８０が、中間金属膜７１の一端部７２側の領域において同一直線上に形成されている。また、紙面左側から１０～１２番目に配置された複数の中間金属膜７１の第２スリット８０が、中間金属膜７１の他端部７３側の領域において同一直線上に形成されている。また、紙面左側から４～５番目に配置された複数の中間金属膜７１の第２スリット８０が、中間金属膜７１の中央部の領域において同一直線上に形成されている。
【0056】
複数の第２スリット８０は、第１方向Ｘに関して、互いに等しい第２スリット幅ＷＳ２をそれぞれ有している。第２スリット幅ＷＳ２は、中間金属膜７１の第３幅Ｗ３未満であってもよい。第２スリット幅ＷＳ２は任意であり、第３金属配線膜８１および第４金属配線膜８２が互いに電気的に接続されない値であればよい。第２スリット幅ＷＳ２は、中間金属膜７１の第３幅Ｗ３未満であることが好ましい。第２スリット幅ＷＳ２は、０．１μｍ以上５μｍ以下であってもよい。第２スリット幅ＷＳ２は、０．１μｍ以上１μｍ以下であることが好ましい。前述の中間金属膜７１の平面積は、第２スリット８０を含む中間金属膜７１の平面積で定義されている。
【0057】
複数の中間金属膜７１は、金属膜４１側（第３絶縁膜１３側）からこの順に積層された第２下バリア電極７５、第２中間電極７６および第２上バリア電極７７を含む積層構造を有している。第２下バリア電極７５は、第３絶縁膜１３の上に膜状に形成されている。第２中間電極７６は、第２下バリア電極７５の上に膜状に形成されている。第２中間電極７６は、第２下バリア電極７５よりも厚い。第２上バリア電極７７は、第２中間電極７６の上に膜状に形成されている。第２上バリア電極７７は、第２中間電極７６よりも薄い。
【0058】
第２下バリア電極７５は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも一方を含んでいてもよい。第２中間電極７６は、純Ｃｕ膜、純Ａｌ膜、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第２上バリア電極７７は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも一方を含んでいてもよい。
電子部品１は、絶縁層１０の一部からなり、第２スリット８０を埋める第２絶縁分離部８４を含む。第２絶縁分離部８４は、この形態では、第４絶縁膜１４の一部からなる。つまり、第２スリット８０の第２スリット幅ＷＳ２は、絶縁層１０の一部（第４絶縁膜１４）が埋設される値に設定されている。第２絶縁分離部８４は、複数の第３金属配線膜８１および複数の第４金属配線膜８２の間の電気的絶縁性を高める。
電子部品１は、絶縁層１０の一部からなり、第２スリット８０を埋める第２絶縁分離部８４を含む。第２絶縁分離部８４は、この形態では、第４絶縁膜１４の一部からなる。つまり、第２スリット８０の第２スリット幅ＷＳ２は、絶縁層１０の一部（第４絶縁膜１４）が埋設される値に設定されている。第２絶縁分離部８４は、複数の第３金属配線膜８１および複数の第４金属配線膜８２の間の電気的絶縁性を高める。
【0059】
図２～図９および図１２を参照して、電子部品１は、抵抗領域７において１対１対応の関係で複数の中間金属膜７１に接続されるように絶縁層１０内に埋設された複数の第３ビア電極対９０を含む。図１２等では、第３ビア電極対９０が×印によって示されている。
複数の第３ビア電極対９０は、この形態では、第４絶縁膜１４に埋設され、ダミー中間金属膜７４以外の中間金属膜７１に接続されている。つまり、ダミー中間金属膜７４は、第４絶縁膜１４によって他の中間金属膜７１から絶縁分離され、電気的に浮遊状態に形成されている。ダミー抵抗膜２４が電気的に浮遊状態になる条件を具備する場合には、第３ビア電極対９０は複数のダミー中間金属膜７４に接続されもよい。
複数の第３ビア電極対９０は、この形態では、第４絶縁膜１４に埋設され、ダミー中間金属膜７４以外の中間金属膜７１に接続されている。つまり、ダミー中間金属膜７４は、第４絶縁膜１４によって他の中間金属膜７１から絶縁分離され、電気的に浮遊状態に形成されている。ダミー抵抗膜２４が電気的に浮遊状態になる条件を具備する場合には、第３ビア電極対９０は複数のダミー中間金属膜７４に接続されもよい。
【0060】
複数の第３ビア電極対９０は、第１方向Ｘに間隔を空けて対応する中間金属膜７１の上面に接続された一対の第５ビア電極９１および第６ビア電極９２をそれぞれ有している。
複数の第５ビア電極９１は、対応する第３金属配線膜８１の任意の位置にそれぞれ接続されている。複数の第６ビア電極９２は、対応する第４金属配線膜８２の任意の位置にそれぞれ接続されている。複数の第５ビア電極９１および複数の第６ビア電極９２の配置は、後述する複数の配線膜１０１の配置に応じて調整される。
複数の第５ビア電極９１は、対応する第３金属配線膜８１の任意の位置にそれぞれ接続されている。複数の第６ビア電極９２は、対応する第４金属配線膜８２の任意の位置にそれぞれ接続されている。複数の第５ビア電極９１および複数の第６ビア電極９２の配置は、後述する複数の配線膜１０１の配置に応じて調整される。
【0061】
第５ビア電極９１および第６ビア電極９２は、第３主電極９３および第３バリア電極９４を含む積層構造をそれぞれ有している。第３主電極９３は、絶縁層１０（第４絶縁膜１４）に柱状に埋設されている。第３主電極９３は、Ｗ膜およびＣｕ膜のうちの少なくとも一方を含んでいてもよい。第３バリア電極９４は、第３主電極９３および絶縁層１０（第４絶縁膜１４）の間に介在している。第３バリア電極９４は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも一方を含んでいてもよい。
【0062】
図２～図９および図１３を参照して、電子部品１は、抵抗領域７の絶縁層１０内において複数の中間金属膜７１よりも上層に配置された配線膜群１００を含む。配線膜群１００は、複数（２個以上）の配線膜１０１を含む。配線膜１０１の個数は任意であり、取り出すべき抵抗成分（この形態では第１～第３抵抗成分Ｒ１～Ｒ３）の個数や当該抵抗成分の接続形態に応じて調整される。配線膜群１００は、この形態では、５個の配線膜１０１を含む。
【0063】
複数の配線膜１０１は、この形態では、第４絶縁膜１４の上に配置され、第５絶縁膜１５によって被覆されている。複数の配線膜１０１は、抵抗領域７外の領域において電源に電気的に接続され、抵抗領域７まで引き回されている。複数の配線膜１０１は、さらに、抵抗領域７から任意のデバイス領域６に引き回され、図示しない配線を介して任意の機能デバイスに電気的に接続されている。
【0064】
複数の配線膜１０１は、平面視において複数の抵抗膜２１（複数の金属膜４１および複数の中間金属膜７１）に交差するように第２方向Ｙにライン状にそれぞれ延び、第１方向Ｘに間隔を空けてストライプ状に配列されている。複数の配線膜１０１のうちの任意の一対の配線膜１０１は、任意の１つまたは複数の第３ビア電極対９０の第５ビア電極９１および第６ビア電極９２に接続されている。
【0065】
複数の配線膜１０１は、複数の抵抗膜２１のうち任意の抵抗膜２１に電気的に接続された一対の配線膜１０１、および、複数の抵抗膜２１のうち前記任意の抵抗膜２１とは別の抵抗膜２１に電気的に接続された別の一対の配線膜１０１を含む。一対の配線膜１０１は、任意の１つまたは複数の抵抗膜２１の抵抗成分（第１～第３抵抗成分Ｒ１～Ｒ３）を直列接続または並列接続し、当該抵抗成分（第１～第３抵抗成分Ｒ１～Ｒ３）を取り出す。
【0066】
紙面下側から１番目および２番目に配置された一対の配線膜１０１は、紙面左側から３番目、８番目および９番目の第３ビア電極対９０（抵抗膜２１）に電気的に接続されている。紙面下側から１番目および３番目に配置された一対の配線膜１０１は、紙面左側から２番目の第３ビア電極対９０（抵抗膜２１）に電気的に接続されている。紙面下側から１番目および４番目に配置された一対の配線膜１０１は、紙面左側から６番目および７番目の第３ビア電極対９０（抵抗膜２１）に電気的に接続されている。
【0067】
紙面下側から２番目および５番目に配置された一対の配線膜１０１は、紙面左側から４番目および５番目の第３ビア電極対９０（抵抗膜２１）に電気的に接続されている。紙面下側から３番目および５番目に配置された一対の配線膜１０１は、紙面左側から１０番目、１１番目および１２番目の第３ビア電極対９０（抵抗膜２１）に電気的に接続されている。
【0068】
複数の配線膜１０１は、第２方向Ｙに第４ピッチＰ４で等間隔に配置され、等しい第４幅Ｗ４、等しい第４厚さＴ４をそれぞれ有している。第４ピッチＰ４は、複数の配線膜１０１間の第１方向Ｘに沿う距離である。第４幅Ｗ４は、配線膜１０１の第１方向Ｘに沿う幅である。第４厚さＴ４は、中間金属膜７１の法線方向Ｚに沿う厚さである。
第４ピッチＰ４は任意であり、複数の配線膜１０１が互いに電気的に接続されない値で、かつ、任意の第３ビア電極対９０に電気的に接続される値であればよい。第４ピッチＰ４は、０．１μｍ以上１０μｍ以下であってもよい。第４幅Ｗ４は任意である。第４幅Ｗ４は、０．１μｍ以上５μｍ以下であってもよい。第４厚さＴ４は任意である。第４厚さＴ４は、０．１μｍ以上５μｍ以下であってもよい。
第４ピッチＰ４は任意であり、複数の配線膜１０１が互いに電気的に接続されない値で、かつ、任意の第３ビア電極対９０に電気的に接続される値であればよい。第４ピッチＰ４は、０．１μｍ以上１０μｍ以下であってもよい。第４幅Ｗ４は任意である。第４幅Ｗ４は、０．１μｍ以上５μｍ以下であってもよい。第４厚さＴ４は任意である。第４厚さＴ４は、０．１μｍ以上５μｍ以下であってもよい。
【0069】
複数の配線膜１０１は、金属膜４１側（第４絶縁膜１４側）からこの順に積層された第３下バリア電極１０５、第３中間電極１０６および第３上バリア電極１０７を含む積層構造を有している。第３下バリア電極１０５は、第４絶縁膜１４の上に膜状に形成されている。第３中間電極１０６は、第３下バリア電極１０５の上に膜状に形成されている。第３中間電極１０６は、第３下バリア電極１０５よりも厚い。第３上バリア電極１０７は、第３中間電極１０６の上に膜状に形成されている。第３上バリア電極１０７は、第３中間電極１０６よりも薄い。
【0070】
第３下バリア電極１０５は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも一方を含んでいてもよい。第３中間電極１０６は、純Ｃｕ膜、純Ａｌ膜、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第３上バリア電極１０７は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも一方を含んでいてもよい。
以上、電子部品１は、半導体チップ２、絶縁層１０、複数の抵抗膜２１および複数の金属膜４１を含む。絶縁層１０は、半導体チップ２の第１主面３の上に形成されている。複数の抵抗膜２１は、絶縁層１０内に配置され、平面視において間隔を空けて配列されている。複数の金属膜４１は、絶縁層１０内において複数の抵抗膜２１よりも上層に配置され、複数の抵抗膜２１に１対１対応の関係で重なるように間隔を空けて配列されている。
以上、電子部品１は、半導体チップ２、絶縁層１０、複数の抵抗膜２１および複数の金属膜４１を含む。絶縁層１０は、半導体チップ２の第１主面３の上に形成されている。複数の抵抗膜２１は、絶縁層１０内に配置され、平面視において間隔を空けて配列されている。複数の金属膜４１は、絶縁層１０内において複数の抵抗膜２１よりも上層に配置され、複数の抵抗膜２１に１対１対応の関係で重なるように間隔を空けて配列されている。
【0071】
この構造によれば、複数の金属膜４１に起因する応力が複数の抵抗膜２１に不均等に加えられることを抑制できる。これにより、複数の抵抗膜２１において圧抵抗効果に起因する抵抗値の変動量のばらつきを抑制できるから、複数の抵抗膜２１間の抵抗比の精度を向上できる。
複数の抵抗膜２１は、具体的には、平面視において第１方向Ｘに短冊状にそれぞれ延び、第２方向Ｙに間隔を空けてストライプ状に配列されている。複数の金属膜４１は、具体的には、平面視において第１方向Ｘに短冊状にそれぞれ延び、第２方向Ｙに間隔を空けてストライプ状に配列され、複数の抵抗膜２１に１対１対応の関係で重なっている。この構造によれば、複数の抵抗膜２１に加わる応力が不均等になることを適切に抑制できる。
複数の抵抗膜２１は、具体的には、平面視において第１方向Ｘに短冊状にそれぞれ延び、第２方向Ｙに間隔を空けてストライプ状に配列されている。複数の金属膜４１は、具体的には、平面視において第１方向Ｘに短冊状にそれぞれ延び、第２方向Ｙに間隔を空けてストライプ状に配列され、複数の抵抗膜２１に１対１対応の関係で重なっている。この構造によれば、複数の抵抗膜２１に加わる応力が不均等になることを適切に抑制できる。
【0072】
複数の金属膜４１は、複数の抵抗膜２１に均等な対向面積で１対１対応の関係で重なっていることが好ましい。この構造によれば、複数の抵抗膜２１に加わる応力が不均等になることを、より一層適切に抑制できる。
また、電子部品１は、複数の第１ビア電極対３０を含み、複数の金属膜４１が第１スリット５０をそれぞれ有している。複数の第１ビア電極対３０は、第１方向Ｘに間隔を空けて対応する抵抗膜２１の上面に接続された一方側の第１ビア電極３１および他方側の第２ビア電極３２をそれぞれ有し、絶縁層１０内に埋設されている。
また、電子部品１は、複数の第１ビア電極対３０を含み、複数の金属膜４１が第１スリット５０をそれぞれ有している。複数の第１ビア電極対３０は、第１方向Ｘに間隔を空けて対応する抵抗膜２１の上面に接続された一方側の第１ビア電極３１および他方側の第２ビア電極３２をそれぞれ有し、絶縁層１０内に埋設されている。
【0073】
複数の第１スリット５０は、対応する金属膜４１において第１ビア電極３１および第２ビア電極３２の間の領域を被覆する部分にそれぞれ形成されている。これにより、複数の金属膜４１は、第１スリット５０によって第１ビア電極３１に接続された第１金属配線膜５１、および、第２ビア電極３２に接続された第２金属配線膜５２にそれぞれ分離されている。この構造によれば、応力のばらつきを抑制できると同時に、第１ビア電極３１および第２ビア電極３２間の抵抗成分を、第１金属配線膜５１および第２金属配線膜５２によって適切に取り出すことができる。
【0074】
また、電子部品１では、複数の第１ビア電極３１が第２方向Ｙに一列に配列されるように、複数の第１ビア電極対３０が絶縁層１０に埋設されている。この構造によれば、複数の抵抗膜２１毎の取り出すべき抵抗成分を、第１ビア電極３１を基準とした第２ビア電極３２までの距離によって容易に設定できる。
また、電子部品１では、複数の第１スリット５０が、同一直線上に位置し、第２方向Ｙに連続的に延びる１つのラインスリット５３を形成している。この構造によれば、複数の金属膜４１が、複数の第１スリット５０によって、互いに等しいサイズをそれぞれ有する複数の第１金属配線膜５１、および、互いに等しいサイズをそれぞれ有する複数の第２金属配線膜５２にそれぞれ分離される。これにより、複数の第１金属配線膜５１および複数の第２金属配線膜５２に起因する応力が、複数の抵抗膜２１に不均等に加えられることを抑制できる。また、これと同時に、複数の第１スリット５０の配置に起因する応力のばらつきを抑制できる。
また、電子部品１では、複数の第１スリット５０が、同一直線上に位置し、第２方向Ｙに連続的に延びる１つのラインスリット５３を形成している。この構造によれば、複数の金属膜４１が、複数の第１スリット５０によって、互いに等しいサイズをそれぞれ有する複数の第１金属配線膜５１、および、互いに等しいサイズをそれぞれ有する複数の第２金属配線膜５２にそれぞれ分離される。これにより、複数の第１金属配線膜５１および複数の第２金属配線膜５２に起因する応力が、複数の抵抗膜２１に不均等に加えられることを抑制できる。また、これと同時に、複数の第１スリット５０の配置に起因する応力のばらつきを抑制できる。
【0075】
ビア距離Ｄが第１ビア電極対３０毎に異なる場合、ラインスリット５３は、複数の第１ビア電極対３０のうち、ビア距離Ｄが最も短く設定された第１ビア電極対３０の第１ビア電極３１および第２ビア電極３２の間の領域を通過していることが好ましい。この場合、第１ビア電極対３０毎にビア距離Ｄが異なる場合であっても、１つのラインスリット５３によって複数の金属膜４１を複数の第１金属配線膜５１および複数の第２金属配線膜５２にそれぞれ分離できる。
【0076】
また、電子部品１は、複数の中間金属膜７１を含む。複数の中間金属膜７１は、絶縁層１０内において複数の金属膜４１よりも上層に配置されている。複数の中間金属膜７１は、複数の金属膜４１に１対１対応の関係で重なっている。この構造によれば、複数の中間金属膜７１に起因する応力が、複数の金属膜４１を介して複数の抵抗膜２１に不均等に加えられることを抑制できる。
【0077】
複数の中間金属膜７１は、具体的には、平面視において第１方向Ｘに短冊状にそれぞれ延び、第２方向Ｙに間隔を空けてストライプ状に配列され、複数の金属膜４１に１対１対応の関係で重なっている。この構造によれば、複数の金属膜４１を介して複数の抵抗膜２１に加わる応力が不均等になることを適切に抑制できる。
複数の中間金属膜７１は、複数の金属膜４１に均等な対向面積で１対１対応の関係で重なっていることが好ましい。この構造によれば、複数の金属膜４１を介して複数の抵抗膜２１に加わる応力が不均等になることを、より一層適切に抑制できる。
複数の中間金属膜７１は、複数の金属膜４１に均等な対向面積で１対１対応の関係で重なっていることが好ましい。この構造によれば、複数の金属膜４１を介して複数の抵抗膜２１に加わる応力が不均等になることを、より一層適切に抑制できる。
【0078】
また、電子部品１は、抵抗領域７に三次元的に作りこまれた抵抗回路８を含む。抵抗回路８は、具体的には、三次元的に作り込まれた複数の抵抗膜２１、複数の第１ビア電極対３０および複数の金属膜４１を含む。この構造によれば、抵抗回路８（抵抗領域７）の面積を縮小し、デバイス領域６の面積を拡大できる。
また、抵抗回路８は、この形態では、複数の金属膜４１の上に三次元的に作りこまれた複数の第２ビア電極対６０および複数の中間金属膜７１を含む。また、抵抗回路８は、複数の中間金属膜７１の上に三次元的に作り込まれた複数の第３ビア電極対９０および複数の配線膜１０１を含む。これらの構造は、抵抗回路８の面積を縮小する上で有効である。
また、抵抗回路８は、この形態では、複数の金属膜４１の上に三次元的に作りこまれた複数の第２ビア電極対６０および複数の中間金属膜７１を含む。また、抵抗回路８は、複数の中間金属膜７１の上に三次元的に作り込まれた複数の第３ビア電極対９０および複数の配線膜１０１を含む。これらの構造は、抵抗回路８の面積を縮小する上で有効である。
【0079】
本発明の実施形態は、さらに他の形態で実施できる。
前述の実施記形態では、複数の抵抗膜２１が第１絶縁膜１１の上に配置された例について説明した。しかし、複数の抵抗膜２１は必ずしも第１絶縁膜１１の上に配置されている必要はなく、第１絶縁膜１１以外の絶縁膜の上に配置されていてもよい。たとえば、絶縁層１０が６層以上積層された複数の絶縁膜を含む場合、複数の抵抗膜２１は、第１層目よりも上層に積層された任意の絶縁膜の上に配置されていてもよい。
前述の実施記形態では、複数の抵抗膜２１が第１絶縁膜１１の上に配置された例について説明した。しかし、複数の抵抗膜２１は必ずしも第１絶縁膜１１の上に配置されている必要はなく、第１絶縁膜１１以外の絶縁膜の上に配置されていてもよい。たとえば、絶縁層１０が６層以上積層された複数の絶縁膜を含む場合、複数の抵抗膜２１は、第１層目よりも上層に積層された任意の絶縁膜の上に配置されていてもよい。
【0080】
前述の実施形態では、複数の中間金属膜７１が、均等な対向面積で複数の金属膜４１に１対１対応の関係で重なっている例について説明した。しかし、複数の中間金属膜７１から複数の抵抗膜２１に加えられる応力は、複数の金属膜４１から複数の抵抗膜２１に加えられる応力に比べて小さい。したがって、複数の中間金属膜７１は、必ずしも均等な対向面積で複数の金属膜４１に１対１対応の関係で重なっている必要はない。
【0081】
複数の中間金属膜７１は、たとえば、任意の第２スリット幅ＷＳ２をそれぞれ有する複数の第２スリット８０によって、任意のサイズを有する第３金属配線膜８１および任意のサイズを有する第４金属配線膜８２にそれぞれ分離されていてもよい。第３金属配線膜８１は、たとえば、対応する第３ビア電極６１および第５ビア電極９１を最短距離で接続するサイズを有していてもよい。また、第４金属配線膜８２は、対応する第４ビア電極６２および第６ビア電極９２を最短距離で接続するサイズを有していてもよい。
【0082】
前述の実施形態では、複数の配線膜１０１が、複数の中間金属膜７１および複数の金属膜４１を介して複数の抵抗膜２１に電気的に接続された例について説明した。しかし、複数の中間金属膜７１を備えず、複数の配線膜１０１が複数の金属膜４１を介して複数の抵抗膜２１に電気的に接続された構造が採用されてもよい。この場合、複数の配線膜１０１は、第３ビア電極６１および第４ビア電極６２を介して金属膜４１に電気的に接続される。複数の抵抗膜２１に対する複数の配線膜１０１の接続形態は、第４ビア電極６２の配置によって調整される。
【0083】
前述の実施形態では、シリコン製の半導体チップ２が採用された例について説明した。しかし、シリコン以外の半導体材料からなる半導体チップ２が採用されてもよい。シリコン以外の半導体材料としては、化合物半導体や、シリコンのバンドギャップを超えるワイドバンドギャップ半導体を例示できる。シリコン以外の半導体材料は、たとえば、ＳｉＣ、ＧａＮ、ＧａＰ、ＧａＡｓ、Ｇａ２Ｏ３、ＺｎＯ、ダイアモンドおよびサファイアであってもよい。むろん、半導体チップ２に代えて、ガラスやセラミック等の無機絶縁体製の絶縁体チップが採用されてもよい。
【0084】
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
【符号の説明】
【0085】
１ 電子部品
２ 半導体チップ（チップ）
３ 第１主面（主面）
１０ 絶縁層
２１ 抵抗膜
２４ ダミー抵抗膜
３０ 第１ビア電極対
３１ 第１ビア電極
３２ 第２ビア電極
４１ 金属膜
４４ ダミー金属膜
５０ 第１スリット（スリット）
５１ 第１金属配線膜
５２ 第２金属配線膜
５３ ラインスリット
５５ 第１絶縁分離部（絶縁分離部）
１０１ 配線膜
２ 半導体チップ（チップ）
３ 第１主面（主面）
１０ 絶縁層
２１ 抵抗膜
２４ ダミー抵抗膜
３０ 第１ビア電極対
３１ 第１ビア電極
３２ 第２ビア電極
４１ 金属膜
４４ ダミー金属膜
５０ 第１スリット（スリット）
５１ 第１金属配線膜
５２ 第２金属配線膜
５３ ラインスリット
５５ 第１絶縁分離部（絶縁分離部）
１０１ 配線膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】