特許 7364263 多重化回路装置及びエラー修復方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-10

(45)【発行日】2023-10-18

(54)【発明の名称】多重化回路装置及びエラー修復方法

(51)【国際特許分類】

   G06F 11/16 20060101AFI20231011BHJP

   G06F 11/14 20060101ALI20231011BHJP

【ＦＩ】

G06F11/16 637

G06F11/14 638

【請求項の数】 8

(21)【出願番号】P 2022017129

(22)【出願日】2022-02-07

(65)【公開番号】P2023114680

(43)【公開日】2023-08-18

【審査請求日】2022-02-07

(73)【特許権者】

【識別番号】000227205

【氏名又は名称】ＮＥＣプラットフォームズ株式会社

(74)【代理人】

【識別番号】100106909

【弁理士】

【氏名又は名称】棚井 澄雄

(74)【代理人】

【識別番号】100134544

【弁理士】

【氏名又は名称】森 隆一郎

(74)【代理人】

【識別番号】100149548

【弁理士】

【氏名又は名称】松沼 泰史

(74)【代理人】

【識別番号】100162868

【弁理士】

【氏名又は名称】伊藤 英輔

(72)【発明者】

【氏名】山本 政人

【審査官】田中 幸雄

(56)【参考文献】

【文献】特開２０１４－２２９１３０（ＪＰ，Ａ）

【文献】特開２０１４－７１５７６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １１／１６

Ｇ０６Ｆ １１／１４

(57)【特許請求の範囲】

【請求項1】

多重化された複数の回路それぞれにおける演算結果のうち一部の演算結果をチェック範囲とし、前記チェック範囲におけるエラーの発生をチェックする複数の中間チェック回路と、
複数の前記中間チェック回路から複数の前記回路それぞれの複数の異なる前記チェック範囲についてのチェック結果を取得し、取得した前記チェック結果に基づいて前記回路におけるエラーの有無と、エラー有と判定された前記回路であるエラー発生回路においてエラーが発生した箇所を含むと推定されるエラー推定箇所とを判定する判定手段と、
前記エラー発生回路における前記エラー推定箇所をチェックしてエラー発生箇所を特定する部分チェック手段と、
前記エラー発生回路のデータを修復する修復手段と、
を備え、
前記修復手段は、
前記エラー発生回路のコンフィグレーションデータを復旧するエラー復旧手段と、
前記部分チェック手段が特定したエラー発生箇所に対応した演算結果に、エラー無と判定された前記回路における演算結果をコピーするコピー処理を、前記エラー復旧手段による復旧後に行うコピー手段とを有する、
多重化回路装置。

【請求項2】

前記コピー手段は、前記コピー処理を、前記回路の動作クロックの立下り、又は、前記回路の動作クロックの２倍以上のクロックで複数回行う、
請求項１に記載の多重化回路装置。

【請求項3】

前記コピー手段は、前記判定手段においてエラーが判定されなくなるまで前記コピー処理を繰り返す、
請求項１又は請求項２に記載の多重化回路装置。

【請求項4】

前記部分チェック手段は、エラー無と判定された前記回路の全体を巡回してエラーチェックする、
請求項１から請求項３のいずれか一項に記載の多重化回路装置。

【請求項5】

前記部分チェック手段は、複数の前記回路それぞれに対応した部分チェック回路を有し、
エラー無しの前記回路に対応した前記部分チェック回路は、対応する前記回路の全体を巡回してエラーチェックし、
前記エラー発生回路に対応した前記部分チェック回路は、前記エラー発生回路における前記エラー推定箇所をチェックしてエラー発生箇所を特定する、
請求項４に記載の多重化回路装置。

【請求項6】

前記回路における複数の前記チェック範囲は、前記回路における任意の回路ブロック又はステージに応じて決められる、
請求項１から請求項５のいずれか一項に記載の多重化回路装置。

【請求項7】

前記中間チェック回路は、前記チェック範囲のチェックを、前記チェック範囲の巡回冗長検査、前記チェック範囲の誤り訂正符号、又は、前記チェック範囲の演算結果と他の前記回路における前記チェック範囲の演算結果との比較により行う、
請求項１から請求項６のいずれか一項に記載の多重化回路装置。

【請求項8】

多重化回路装置が実行するエラー修復方法であって、
多重化された複数の回路それぞれにおける演算結果のうち一部の演算結果をチェック範囲とし、前記チェック範囲におけるエラーの発生をチェックする中間チェックステップと、
複数の前記回路それぞれの複数の異なる前記チェック範囲についての前記中間チェックステップによるチェック結果を取得し、取得した前記チェック結果に基づいて前記回路におけるエラーの有無と、エラー有と判定された前記回路であるエラー発生回路においてエラーが発生した箇所を含むと推定されるエラー推定箇所とを判定する判定ステップと、
前記エラー発生回路における前記エラー推定箇所をチェックしてエラー発生箇所を特定する部分チェックステップと、
前記エラー発生回路のコンフィグレーションデータを復旧するエラー復旧ステップと、
前記部分チェックステップにおいて特定されたエラー発生箇所に対応した演算結果に、エラー無と判定された前記回路における演算結果をコピーするコピー処理を、前記エラー復旧ステップによる復旧後に行うコピーステップと、
を有するエラー修復方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、多重化回路装置及びエラー修復方法に関する。

【背景技術】

【0002】

ＦＰＧＡ（Field Programmable Gate Array）デバイスにおけるＳＥＵ（Signal Event Upset:ソフトエラー）の発生を抑えるためには、物理的に中性子線を遮る設備や環境を整える必要がある。しかしながら、そのような設備や環境が整っていない場所でデバイスが使用される場合もある。そこで、ＦＰＧＡデバイスのメーカーは、ＳＥＵへ対応するために、ＳＥＵの発生を検出し、修復する回路を提供している。ＦＰＧＡの信頼性は、メーカーにより提供されるこのような回路の使用や、ユーザ回路又は装置自体の多重化により確保されている。

【0003】

一方で、ＳＥＵ耐性を向上させたプログラマブルデバイスがある（例えば、特許文献１参照）。このプログラマブルデバイスは、冗長された回路からの出力を比較してエラーの発生を検出すると、エラーが発生した回路をリコンフィグする。さらに、プログラマブルデバイスは、エラーが発生しなかった回路の内部状態を、リコンフィグされた回路に入力する。

【先行技術文献】

【特許文献】

【0004】

【文献】国際公開第２０１３／０２７４８２号

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＳＥＵの検出には一定の時間がかかる。近年は、ＦＰＧＡデバイスの容量の増加に伴って、ＳＥＵの検出にかかる時間も増加傾向にある。検出にかかる時間が長いと、ＳＥＵが頻発した場合にエラーの検出及び修復が難しくなる。これは、装置の信頼性低下につながる。

【0006】

そこでこの発明は、上述の課題を解決することができる多重化回路装置及びエラー修復方法を提供することを目的としている。

【課題を解決するための手段】

【0007】

本発明の第１の態様によれば、多重化回路装置は、多重化された複数の回路それぞれにおける演算結果のうち一部の演算結果をチェック範囲とし、前記チェック範囲におけるエラーの発生をチェックする複数の中間チェック回路と、複数の前記中間チェック回路から複数の前記回路それぞれの複数の異なる前記チェック範囲についてのチェック結果を取得し、取得した前記チェック結果に基づいて前記回路におけるエラーの有無を判定する判定手段と、前記判定手段においてエラー有と判定された前記回路であるエラー発生回路のデータを修復する修復手段と、を備える。

【0008】

本発明の第２の態様によれば、エラー修復方法は、多重化された複数の回路それぞれにおける演算結果のうち一部の演算結果をチェック範囲とし、前記チェック範囲におけるエラーの発生をチェックする中間チェックステップと、複数の前記回路それぞれの複数の異なる前記チェック範囲についての前記中間チェックステップによるチェック結果を取得し、取得した前記チェック結果に基づいて前記回路におけるエラーの有無を判定する判定ステップと、前記判定ステップにおいてエラー有と判定された前記回路のデータを修復する修復ステップと、を有する。

【発明の効果】

【0009】

本発明によれば、回路におけるＳＥＵ発生から回復までの時間を短縮することが可能であるという効果が得られる。

【図面の簡単な説明】

【0010】

【図1】本発明の一実施形態によるＦＰＧＡの構成を示す図である。

【図2】同実施形態によるＦＰＧＡの動作を示すフロー図である。

【図3】同実施形態による効果を説明する図である。

【図4】同実施形態による多重化回路装置の最小構成を示す図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して本発明の実施の形態を詳細に説明する。

【0012】

本実施形態は、プログラマブルデバイスにおけるソフトエラー（ＳＥＵ）の発生から、ＳＥＵの検出チェック、データの修復、正常なデータへの置換、データ復旧までの一連の復旧時間を短縮する。これにより、プログラマブルデバイスを実装したシステムの信頼性を向上させる。本実施形態では、プログラマブルデバイスにおけるＳＥＵの発生から復旧までの短時間化を図るために、ＳＥＵの検出にかかる時間及びデータ復旧の時間に着目する。以下では、プログラマブルデバイスがＦＰＧＡである場合を例に説明する。

【0013】

本実施形態のＦＰＧＡのユーザ回路は、多重化回路を実装する。多重化回路は、多重化された機能回路を有する。機能回路は、各種演算や制御などの任意の機能を実現する回路である。本実施形態のＦＰＧＡは、デバイス全体のＳＥＵ検出と、各機能回路全体のＳＥＵ検出を行う。これらのＳＥＵ検出には、任意の技術を用いることができる。例えば、任意の既存のＳＥＵ検出技術を用いてもよい。

【0014】

本実施形態のＦＰＧＡは、多重化された各機能回路に、複数の中間チェック回路を設ける。ＦＰＧＡは、上記のＳＥＵ検出に加え、中間チェック回路を用いて中間チェックを随時行う。中間チェックとは、機能回路内の演算結果データのうち、限定された範囲のデータについてのチェックである。一つの機能回路内の複数の中間チェック回路は、それぞれ異なる範囲のデータをチェック対象とする。

【0015】

ＦＰＧＡは、各機能回路の各中間チェック回路におけるチェック結果を用いて、エラーの有無、エラーが発生した機能回路、及び、およそのエラー発生箇所を調べる。ＦＰＧＡは、調べた結果に基づいて機能回路の部分チェックを行う。部分チェックとは、機能回路全体よりもチェック範囲を限定して行うエラーチェックである。エラーチェックには、ＣＲＣ（Cyclic Redundancy Check：巡回冗長検査）、ＥＣＣ（Error-Correcting Code：誤り訂正符号）などを用いることができる。チェック範囲を限定することにより、エラーを検出するためにかかる検出時間を短縮可能である。ＦＰＧＡは、エラーを検出した場合、エラーが発生した機能回路のデータを修復する。具体的には、ＦＰＧＡは、機能回路のＣＲＡＭ（Configuration Random Access Memory）に記憶されているコンフィグレーションデータを修復する。この修復には、任意の技術を用いることができる。例えば、任意の既存のＳＥＵ対策回路を用いてもよい。

【0016】

本実施形態のＦＰＧＡは、機能回路の修復後、正常動作中の機能回路から演算結果のデータを部分的にコピーする。ＦＰＧＡは、この部分的なコピーをエラーが発生しなくなるまで複数回行う。これにより、ＦＰＧＡは、エラーが発生した機能回路の演算結果のデータを復旧する。よって、本実施形態のＦＰＧＡは、ＣＲＡＭ修復後に回路全体のリセットを行ってデータ復旧する必要がない。

【0017】

ＦＰＧＡデバイスメーカにより提供されるＳＥＵ対策回路は、ＦＰＧＡのコンフィグレーションメモリのエラー検出や修復が可能である。しかしながら、運用しながらユーザ回路のデータを復旧することは難しかった。従って、ＳＥＵが発生した場合には、回路のリセットを行っていた。このリセットのため、一時的に回路又は回路を搭載した装置そのものを停止させる必要があった。例えば、特許文献１の技術においても、エラーが発生した回路をリコンフィグした後、リコンフィグした回路にエラーが発生しなかった回路の内部状態を入力するまでは動作せずに停止する。

【0018】

本実施形態のＦＰＧＡは、運用中に回路全体及び多重化された各機能回路全体のチェックを行いながら中間チェックを複数回行う。そして、本実施形態のＦＰＧＡは、ＳＥＵが発生した場合でも、正常動作している機能回路を停止することなく、エラーが発生した機能回路へ正常な機能回路のデータをコピーする。よって、本実施形態のＦＰＧＡは、動作を停止させることなく、ＳＥＵの復旧が可能である。

【0019】

図１は、本発明の一実施形態によるＦＰＧＡ１の構成を示す図である。同図では、本実施形態と関係する構成のみを抽出して示してある。ＦＰＧＡ１は、多重化回路装置の一例である。ＦＰＧＡ１は、ユーザ回路２と、エラー判定回路６と、部分チェック回路７－１～７－Ｎ（Ｎは３以上の整数）と、ソフトエラー対策回路８と、データコピー回路９とを有する。部分チェック回路７－１～７－Ｎを総称する場合、又は、いずれかを特定しない場合、部分チェック回路７と記載する。

【0020】

ユーザ回路２は、機能回路３－１～３－Ｎと、多数決回路５とを有する。機能回路３－１～３－Ｎを総称する場合、又は、いずれかを特定しない場合、機能回路３と記載する。機能回路３－１～３－Ｎは、同じ回路である。機能回路３－１～３－Ｎと、多数決回路５とにより多重化回路が構成される。

【0021】

機能回路３は、各種演算や制御などの任意の機能を実現する回路である。機能回路３の機能を実現するためのコンフィグレーションデータは、ＣＲＡＭに記憶される。ＣＲＡＭに発生したＳＥＵを早く検出するため、機能回路３は、Ｋ個（Ｋは２以上の整数）の中間チェック回路４を有する。中間チェック回路４は、機能回路３内の任意の回路ブロック毎又はステージ毎に設けられる。機能回路３－ｎ（ｎは１以上Ｎ以下の整数）におけるｋ番目（ｋは１以上Ｋ以下の整数）の回路ブロック又はステージに対応した中間チェック回路４を、中間チェック回路４－ｎ－ｋと記載する。中間チェック回路４－ｎ－ｋは、機能回路３－ｎが行う一連の演算における中間の演算結果をチェックする中間チェックを行う。具体的には、中間チェック回路４－ｎ－ｋは、中間の演算結果のパリティを行う。あるいは、中間チェック回路４－ｎ－ｋは、機能回路３－ｎの中間の演算結果と、他の機能回路３－ｎ’（ｎ’≠ｎ、ｎ’は１以上Ｎ以下の整数）の対応する中間の演算結果との比較によりエラーを検出する。

【0022】

多数決回路５は、機能回路３－１～３－Ｎそれぞれの演算結果の中から正しい演算結果を多数決で決定し、決定した演算結果を出力する。

【0023】

エラー判定回路６は、各機能回路３の各中間チェック回路４における中間チェック結果に基づいて、エラーの有無、エラーが発生した機能回路３、及び、エラー推定箇所を判定する。エラー推定箇所は、およそのエラー発生箇所である。例えば、エラー推定箇所は、エラーが発生した箇所を含むと推定される範囲である。エラー判定回路６は、例えば、中間チェック回路４－ｎ－ｋがエラーを検出した場合、ｋ番目の回路ブロック又はステージの演算にエラーが発生したと判定する。つまり、エラー推定箇所は、中間チェック回路４－ｎ－ｋが中間チェックの対象とした演算結果を得るための演算を行った箇所である。エラー判定回路６は、中間チェック回路４－ｎ－ｋの中間チェック結果がエラーである場合、部分チェック回路７－ｎに、エラー有と、機能回路３－ｎのエラーと、機能回路３－ｎにおけるエラー推定箇所とを報告し、他の部分チェック回路７－ｎ’にエラー無を報告する。さらに、エラー判定回路６は、データコピー回路９に、エラー有と、機能回路３－ｎのエラーと、機能回路３－ｎにおけるエラー推定箇所とを報告する。エラー判定回路６は、いずれの中間チェック回路４においてもエラーが検出されなかった場合、部分チェック回路７－１～７－Ｎ及びデータコピー回路９にエラー無を報告する。

【0024】

部分チェック回路７は、各機能回路３に対して１つずつ実装される。部分チェック回路７－ｎは、機能回路３－ｎに対応する。各部分チェック回路７－ｎは、通常時は機能回路３－ｎのＣＲＣ又はＥＣＣ（以下、ＣＲＣ／ＥＣＣと記載）を常に巡回してチェックする。部分チェック回路７－ｎは、エラー判定回路６から中間チェックにおいてエラー有の報告を受けた場合、通常時の巡回を中止し、機能回路３－ｎのＣＲＣ／ＥＣＣ部分チェックを開始する。ＣＲＣ／ＥＣＣ部分チェックの対象は、機能回路３－ｎにおけるエラー推定箇所の部分である。中間チェック回路４－ｎは、ＣＲＣ／ＥＣＣエラーを検出すると、ソフトエラー対策回路８にエラーが発生したビット位置を報告する。

【0025】

ソフトエラー対策回路８は、通常時はデバイス全体のＣＲＣ／ＥＣＣチェックを実施し、エラー検出時には、エラーが検出されたビット位置のビットの修復を行う。ソフトエラー対策回路８は、部分チェック回路７からエラーが発生した機能回路３のビット位置の報告を受けた場合も同様に、報告されたビット位置のビットの修復を行う。ソフトエラー対策回路８は、置換又は訂正により、ＣＲＡＭに記憶されているコンフィギュレーションデータの修復を行う。置換の場合、ソフトエラー対策回路８は、外部のメモリ１０に記憶されているビットストリームを読み出し、エラーが検出された位置のビットに設定する。訂正の場合、ソフトエラー対策回路８は、ＥＣＣによりエラーが発生したビットを修復する。ソフトエラー対策回路８は、修復が完了すると、復旧完了をデータコピー回路９に報告する。なお、ソフトエラー対策回路８には、ＣＲＡＭに記憶されているコンフィギュレーションデータを修復する任意のＳＥＵ対策回路を利用可能である。

【0026】

データコピー回路９は、エラー判定回路６から機能回路３のエラーの有無、エラーが発生した機能回路３、及び、エラー推定箇所の報告を受ける。さらに、データコピー回路９は、ソフトエラー対策回路８から復旧完了の報告を受けると、演算結果の部分コピーを行う。すなわち、データコピー回路９は、エラーが発生していない機能回路３－ｎ’からエラー推定箇所に対応するレジスタに記憶されている演算結果のデータをコピーし、エラーが発生した機能回路３－ｎの対応するレジスタに設定する。データコピー回路９は、この部分コピーを、ユーザ回路２の動作クロックの立下り、又は、２倍のクロックで行う。データコピー回路９は、エラー判定回路６からのエラー報告が無くなるまで、複数回部分コピーを繰返す。データコピー回路９は、エラー判定回路６からのエラー報告が無くなったところで、修復した機能回路３のデータの切り戻しが完了し、復旧したとみなして部分コピーを停止する。なお、データコピー回路９は、各機能回路３から多数決回路５へ出力された演算結果すべてが一致した場合に、エラー報告が無くなったと判定してもよい。

【0027】

図２は、図１のＦＰＧＡ１の動作を示すフロー図である。ＦＰＧＡ１は、ユーザ回路２の動作中に、図２に示す動作を行う。なお、機能回路３－ｎを機能回路＃ｎとも記載する。

【0028】

ソフトエラー対策回路８は、ＦＰＧＡ１のデバイス全体のＣＲＣ／ＥＣＣチェックを繰り返し実施する（ステップＳ１０１）。一方で、ユーザ回路２は、各機能回路３の各中間チェック回路４によって、ブロック又はステージごとに演算結果の中間チェックを行う。全て又は一部の複数の中間チェック回路４は、並行して中間チェックを行う。エラー判定回路６は、各中間チェック回路４における中間チェックの演算結果を監視し、エラーの発生有無を判定する（ステップＳ１０２）。

【0029】

エラー判定回路６が、中間チェックにおいてエラー無と判定した場合（ステップＳ１０２；ＮＯ）、部分チェック回路７－１～７－Ｎ及びデータコピー回路９にエラー無を報告する。部分チェック回路７－１～７－Ｎはそれぞれ、機能回路３－１～３－ＮのＣＲＣ／ＥＣＣチェックを繰返し実施する（ステップＳ１０３－１～Ｓ１０３－Ｎ）。すなわち、各部分チェック回路７－ｎは、機能回路３－ｎ内を巡回してＣＲＣ／ＥＣＣチェックを行う。

【0030】

一方、エラー判定回路６は、いずれかの機能回路３の中間チェック回路４においてソフトエラーの発生有と判定した場合（ステップＳ１０２；ＹＥＳ）、ステップＳ１０４の処理を行う。すなわち、エラー判定回路６は、中間チェックの結果がエラーであった中間チェック回路４－ｎ－ｋに基づいて、機能回路３－ｎにおいてエラーが発生したおおよその箇所を特定する（ステップＳ１０４）。エラー判定回路６は、部分チェック回路７－ｎ及びデータコピー回路９に、エラー発生報告を出力する（ステップＳ１０５）。エラー判定回路６は、エラー発生報告により、エラーの発生と、エラーが検出された機能回路３－ｎ又は中間チェック回路４－ｎ－ｋと、エラーが発生したおおよその箇所を示すエラー推定箇所とを通知する。また、エラー判定回路６は、部分チェック回路７－ｎ以外の部分チェック回路７－ｎ’にエラー無を報告する。部分チェック回路７－ｎ’は、エラー無しの報告を受けると、通常時の巡回によるＣＲＣ／ＥＣＣのエラーチェックを継続する。

【0031】

部分チェック回路７－ｎは、エラー発生報告を受けると、通常時の巡回によるＣＲＣ／ＥＣＣのエラーチェックを中止し、機能回路３－ｎのエラー推定箇所に対応した一部を対象としてＣＲＣ／ＥＣＣ部分チェックを実施する（ステップＳ１０６－１～Ｓ１０６－Ｎ）。部分チェック回路７－ｎは、ＣＲＣ／ＥＣＣエラーを検出すると、ソフトエラー対策回路８にエラーが検出されたビット位置を報告する。

【0032】

ソフトエラー対策回路８は、ステップＳ１０１におけるＣＲＣ／ＥＣＣチェック、ステップＳ１０３－１～ステップＳ１０３－ＮにおけるＣＲＣ／ＥＣＣチェック、又は、ステップＳ１０６－１～ステップＳ１０６－ＮにおけるＣＲＣ／ＥＣＣ部分チェックにおいてソフトエラーが検出されたか否かを判断する（ステップＳ１０７）。ソフトエラー対策回路８は、いずれにもエラーが検出されていないと判断した場合（ステップＳ１０７：ＮＯ）、最初の処理に戻る。

【0033】

一方、ソフトエラー対策回路８は、いずれかにおいてソフトエラーが検出されたと判断した場合（ステップＳ１０７：ＹＥＳ）、ユーザが指示した修復方法を判断する（ステップＳ１０８）。ユーザの指示は、予めＦＰＧＡ１に設定される。ソフトエラー対策回路８は、ユーザの指示がＣＲＡＭ置換である場合、エラーが発生した機能回路３－ｎのＣＲＡＭのコンフィグレーションデータを、メモリ１０に記憶されているビットストリームの対応するデータにより置換する（ステップＳ１０９）。ソフトエラー対策回路８は、置換後、置換完了報告をデータコピー回路９に出力する。ソフトエラー対策回路８は、ユーザの指示がエラービットの訂正である場合、機能回路３－ｎのＣＲＡＭのエラーが発生したビット位置のデータを、機能回路３－ｎ内のデータを用いてＥＣＣなどにより訂正する（ステップＳ１１０）。訂正後、ソフトエラー対策回路８は、修復完了報告をデータコピー回路９に出力する。

【0034】

データコピー回路９は、エラー判定回路６からエラーの有無と、エラー有の場合は、エラーが検出された機能回路３－ｎ又は中間チェック回路４－ｎ－ｋ、及び、エラー推定箇所の報告を受ける。さらに、データコピー回路９は、ソフトエラー対策回路８から、置換完了報告又は修復完了報告を受けると、エラーが発生していない動作中の機能回路３－ｎ’から一部の演算結果のデータを機能回路３－ｎにコピーする部分コピーを行う（ステップＳ１１１）。このとき、データコピー回路９は、エラー判定回路６から報告を受けたエラー推定箇所に対応する範囲のデータを、エラーが発生していない稼働中の機能回路３－ｎ’からコピーする。データコピー回路９は、エラーが解消するまで、ユーザ回路２の動作クロックの立下り、もしくは２倍以上のクロックで、この部分コピーを複数回繰り返す（ステップＳ１１２）。データコピー回路９は、多数決回路５から各機能回路３の演算結果が全て一致した旨の報告を受けた場合にエラー解消と判定する。あるいは、データコピー回路９は、エラー判定回路６においてエラー無と判定された場合に、エラー解消と判定する。このように、データコピー回路９は、ステップＳ１１１における部分コピーを複数回繰返し、エラーの報告が無くなったかどうかに基づいて復旧が終了したか否かを判定する。データコピー回路９は、復旧終了と判定すると、エラーが発生した機能回路３－ｎへのデータのコピーを終了する。

【0035】

図３は、本実施形態の効果を説明するための図である。図３は、ソフトエラー発生から検出、復旧までの一連動作に係る時間の比較を示す。図３では、ＦＰＧＡの機能回路が３重化されており、エラー訂正方法が修復である場合を例に示す。本実施形態を適用していないＦＰＧＡ（以下、関連ＦＰＧＡと記載）は、３重化された回路全体を巡回してエラーチェックを行う。関連ＦＰＧＡは、エラーを検出すると、エラーを修復し、修復箇所のデータを他の機能回路のデータと一致させるために論理全体をリセットする。関連ＦＰＧＡは、論理全体のリセット前までは３重化された回路のうち一つがエラーのために２重化で動作している。そしてリセットの間、関連ＦＰＧＡの多重化回路の論理又は関連ＦＰＧＡを用いたシステムは停止し、リセット後に３重化が復活する。

【0036】

一方、本実施形態のＦＰＧＡ１は、回路全体や各機能回路３の巡回チェックを行い、さらに、中間チェック回路４がＣＲＣ／ＥＣＣの部分チェックを行う。そのため、ＦＰＧＡ１は、例えば、一つ目の機能回路３－１を巡回してチェックしている途中で、中間チェック回路４－１－４においてエラーを検出することがある。本実施形態のＦＰＧＡ１は、機能回路３－１のコンフィグレーションデータを修復し、修復後に、２重化で動作を継続している機能回路３－２及び３－３の演算結果の一部である部分データをコピーする。部分データコピーを行っている間も、機能回路３－２及び３－３は動作を継続するため、ＦＰＧＡ１は、部分コピーが終了するまで２重化で動作し、部分コピーの完了後に３重化が復活する。よって、本実施形態のＦＰＧＡ１は、関連ＦＰＧＡと比較して、２重化運用時間及び停止時間を削減することができる。

【0037】

本実施形態によれば、コンフィグレーションデバイスは、多重化された回路のエラー検出時間を短縮し、さらに、演算結果のデータ復旧を部分コピーにより行う。よって、従来のコンフィグレーションデバイスよりも復旧までの時間が大幅に短縮される。さらには、回路やシステムのリセットも不要であるため、システムの信頼性向上に貢献する。

【0038】

ＣＲＡＭのソフトエラー発生率はテクノロジーの微細化やＦｉｎＦＦＴ（Fin Field-Effect Transistor）を採用することで低下がみられる。その一方で、ＦＰＧＡデバイスのＣＲＡＭ容量が増加しているため、結果的にソフトエラー発生率が上昇する傾向にある。様々なＳＥＵ対策があるものの、中性子線が当たる確率が多い環境の装置、中性子線が当たる確率が低い環境でも偶然多発するケースを考慮した装置、あるいは、無停止系のミッションクリティカルな装置では、対策が必要である。本実施形態のＦＰＧＡは、このような信頼性や無停止を要求されるコンピュータ、サーバ、ＩｏＴ機器、車載機器類等の情報機器や、中性子線の多い環境での動作を要求される情報機器に特に有用である。なお、これらは例示に過ぎず、本実施形態のＦＰＧＡの適用はこれらに制限されない。

【0039】

図４は、本発明の実施形態による多重化回路装置１００の最小構成を示す図である。多重化回路装置１００は、Ｎ個（Ｎは３以上の整数）の多重化された複数の回路１１０と、判定回路１３０と、修復回路１４０とを有する。Ｎ個の回路１１０をそれぞれ、回路１１０－１～１１０－Ｎと記載する。各回路１１０は、Ｋ個（Ｋは２以上の整数）の中間チェック回路１２０を有する。回路１１０－ｎ（ｎは１以上Ｎ以下の整数）が有するＫ個の中間チェック回路１２０を、中間チェック回路１２０－ｎ－１～１２０－ｎ－Ｋと記載する。中間チェック回路１２０－ｎ－ｋ（ｋは１以上Ｎ以下の整数）は、回路１１０－ｎにおける演算結果のうち一部の演算結果をチェック範囲とし、チェック範囲におけるエラーの発生をチェックする。判定回路１３０は、複数の中間チェック回路１２０から複数の回路１１０それぞれの複数の異なるチェック範囲についてのチェック結果を取得する。判定回路１３０は、取得したチェック結果に基づいて回路１１０におけるエラーの有無を判定する。修復回路１４０は、判定回路１３０においてエラー有と判定された回路１１０のデータを修復する。

【0040】

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

【0041】

（付記１）多重化された複数の回路それぞれにおける演算結果のうち一部の演算結果をチェック範囲とし、前記チェック範囲におけるエラーの発生をチェックする複数の中間チェック回路と、
複数の前記中間チェック回路から複数の前記回路それぞれの複数の異なる前記チェック範囲についてのチェック結果を取得し、取得した前記チェック結果に基づいて前記回路におけるエラーの有無を判定する判定手段と、
前記判定手段においてエラー有と判定された前記回路であるエラー発生回路のデータを修復する修復手段と、
を備える多重化回路装置。

【0042】

（付記２）
前記修復手段は、前記エラー発生回路のコンフィグレーションデータを復旧するエラー復旧手段を有する、
付記１に記載の多重化回路装置。

【0043】

（付記３）エラー復旧手段は、外部のメモリに設定されているデータを用いて、又は、誤り訂正符号により、前記エラー発生回路のコンフィグレーションデータを修復する、
付記２に記載の多重化回路装置。

【0044】

（付記４）前記判定手段は、取得した前記チェック結果に基づいて、複数の前記回路のうち前記エラー発生回路と、前記エラー発生回路においてエラーが発生した箇所を含むと推定されるエラー推定箇所とを判定し、
前記多重化回路装置は、前記エラー発生回路における前記エラー推定箇所をチェックしてエラー発生箇所を特定する部分チェック手段をさらに備え、
前記修復手段は、前記部分チェック手段が特定したエラー発生箇所に対応した演算結果に、エラー無と判定された前記回路における演算結果をコピーするコピー処理を、前記エラー復旧手段による復旧後に行うコピー手段をさらに有する、
付記２又は付記３に記載の多重化回路装置。

【0045】

（付記５）前記コピー手段は、前記コピー処理を、前記回路の動作クロックの立下り、又は、前記回路の動作クロックの２倍以上のクロックで複数回行う、
付記４に記載の多重化回路装置。

【0046】

（付記６）前記コピー手段は、前記判定手段においてエラーが判定されなくなるまで前記コピー処理を繰り返す、
付記４又は付記５に記載の多重化回路装置。

【0047】

（付記７）前記部分チェック手段は、エラー無と判定された前記回路を巡回チェックする、
付記４から付記６のいずれかに記載の多重化回路装置。

【0048】

（付記８）前記部分チェック手段は、複数の前記回路それぞれに対応した部分チェック回路を有し、
エラー無しの前記回路に対応した前記部分チェック回路は、対応する前記回路を巡回チェックし、
前記エラー発生回路に対応した前記部分チェック回路は、前記エラー発生回路における前記エラー推定箇所をチェックしてエラー発生箇所を特定する、
付記７に記載の多重化回路装置。

【0049】

（付記９）前記回路における複数の前記チェック範囲は、前記回路における任意の回路ブロック又はステージに応じて決められる、
付記１から付記８のいずれかに記載の多重化回路装置。

【0050】

（付記１０）前記中間チェック回路は、前記チェック範囲のチェックを、前記チェック範囲の巡回冗長検査、前記チェック範囲の誤り訂正符号、又は、前記チェック範囲の演算結果と他の前記回路における前記チェック範囲の演算結果との比較により行う、
付記１から付記９のいずれかに記載の多重化回路装置。

【0051】

（付記１１）複数の前記回路それぞれの演算結果から多数決により選択した前記演算結果を出力する多数決回路をさらに備える、
付記１から付記１０のいずれかに記載の多重化回路装置。

【0052】

（付記１２）複数の前記回路及び前記多数決回路は、ユーザ回路に実装される、
付記１１のいずれかに記載の多重化回路装置。

【0053】

（付記１３）前記多重化回路装置は、ＦＰＧＡ（Field Programmable Gate Array）である、
付記１から付記１２のいずれかに記載の多重化回路装置。

【0054】

（付記１４）多重化された複数の回路それぞれにおける演算結果のうち一部の演算結果をチェック範囲とし、前記チェック範囲におけるエラーの発生をチェックする中間チェックステップと、
複数の前記回路それぞれの複数の異なる前記チェック範囲についての前記中間チェックステップによるチェック結果を取得し、取得した前記チェック結果に基づいて前記回路におけるエラーの有無を判定する判定ステップと、
前記判定ステップにおいてエラー有と判定された前記回路のデータを修復する修復ステップと、
を有するエラー修復方法。

【0055】

以上、図面を参照して本発明の実施の形態を説明してきたが、上記実施の形態は本発明の例示に過ぎず、本発明が上記実施の形態に限定されるものではないことは明らかである。したがって、本発明の技術思想及び範囲を逸脱しない範囲で構成要素の追加、省略、置換、その他の変更を行ってもよい。

【符号の説明】

【0056】

１…ＦＰＧＡ、２…ユーザ回路、３－１～３－Ｎ…機能回路、４－１－１～４－Ｎ－Ｋ…中間チェック回路、５…多数決回路、６…エラー判定回路、７－１～７－Ｎ…部分チェック回路、８…ソフトエラー対策回路、９…データコピー回路、１０…メモリ、１００…多重化回路装置、１１０－１～１１０－Ｎ…回路、１２０－１－１～１２０－Ｎ－Ｋ…中間チェック回路、１３０…判定回路、１４０…修復回路

【図1】

【図2】

【図3】

【図4】