特許 7364270 サーバ装置、および処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-10

(45)【発行日】2023-10-18

(54)【発明の名称】サーバ装置、および処理方法

(51)【国際特許分類】

   G06F 1/26 20060101AFI20231011BHJP

【ＦＩ】

G06F1/26 303

【請求項の数】 4

(21)【出願番号】P 2022042431

(22)【出願日】2022-03-17

(65)【公開番号】P2023136644

(43)【公開日】2023-09-29

【審査請求日】2022-03-17

(73)【特許権者】

【識別番号】000227205

【氏名又は名称】ＮＥＣプラットフォームズ株式会社

(74)【代理人】

【識別番号】100106909

【弁理士】

【氏名又は名称】棚井 澄雄

(74)【代理人】

【識別番号】100134544

【弁理士】

【氏名又は名称】森 隆一郎

(74)【代理人】

【識別番号】100149548

【弁理士】

【氏名又は名称】松沼 泰史

(74)【代理人】

【識別番号】100162868

【弁理士】

【氏名又は名称】伊藤 英輔

(72)【発明者】

【氏名】小島 貴司

【審査官】豊田 真弓

(56)【参考文献】

【文献】特開２００７－２９３６４１（ＪＰ，Ａ）

【文献】特開平０８－２３０６０９（ＪＰ，Ａ）

【文献】特開２０１４－２０９０５８（ＪＰ，Ａ）

【文献】特開２０１９－２１２７３１（ＪＰ，Ａ）

【文献】特開平０６－１４７０７６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０１５０５６３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １／２６

(57)【特許請求の範囲】

【請求項1】

押下されるとオン状態になる機構を有し、オフ状態の場合にＨｉｇｈレベルの信号を出力し、オン状態の場合にＬｏｗレベルの信号を出力するスイッチと、
種類に応じてＨｉｇｈレベルの信号またはＬｏｗレベルの信号を出力するＣＰＵと、
主電源がオン状態になる前にオン状態となる電源と、
前記電源を電力の供給源とし、前記主電源がオン状態になる前に前記スイッチが押下された場合に、前記ＣＰＵの種類に応じてＬＥＤを点灯または消灯させる駆動回路であって、抵抗、ＬＥＤ、およびトランジスタを備える駆動回路と、
否定論理和を演算する演算回路と、
出力インピーダンスを高くするためのインピーダンス回路と、
を備え、
前記電源の出力端子は、前記抵抗の第１端子に接続され、
前記抵抗の第２端子は、前記ＬＥＤの第１端子に接続され、
前記ＬＥＤの第２端子は、前記トランジスタの第１端子に接続され、
前記トランジスタの第２端子は、グラウンドに接続され、
前記トランジスタの第３端子は、前記演算回路の第１端子および前記インピーダンス回路の一端子に接続され、
前記演算回路の第２端子は、前記スイッチの一端子に接続され、
前記演算回路の第３端子は、前記ＣＰＵの一端子に接続されるサーバ装置。

【請求項2】

前記演算回路は、
ハードウェア記述言語によって回路構成を変更することができるハードウェアにより実現される、
請求項１に記載のサーバ装置。

【請求項3】

前記駆動回路は、
別の構成のサーバ装置における駆動回路の一部を流用することにより実現される、
請求項１または請求項２に記載のサーバ装置。

【請求項4】

押下されるとオン状態になる機構を有するスイッチと、ＣＰＵと、電源と、前記電源を電力の供給源とし、抵抗、ＬＥＤ、およびトランジスタを備える駆動回路と、演算回路と、インピーダンス回路と、を備えるサーバ装置が実行する処理方法であって、
前記スイッチは、オフ状態の場合にＨｉｇｈレベルの信号を前記演算回路に出力し、オン状態の場合にＬｏｗレベルの信号を前記演算回路に出力し、
前記ＣＰＵは、種類に応じてＨｉｇｈレベルの信号またはＬｏｗレベルの信号を前記演算回路に出力し、
演算回路は、否定論理和を演算し、
前記電源は、主電源がオン状態になる前にオン状態となり、
前記駆動回路は、前記主電源がオン状態になる前にスイッチが押下された場合に、前記演算回路による演算結果に応じてＬＥＤを点灯または消灯させる、
処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、サーバ装置、および処理方法に関する。

【背景技術】

【0002】

通信の普及に伴い、さまざまな分野や場所でサーバ装置が利用されている。一般的に、ラックに搭載されるサーバ装置は、ＩＤ ＬＥＤと呼ばれるＬＥＤを備える。そして、ラック内に搭載された複数のサーバ装置は、スイッチによりＩＤ ＬＥＤを点灯または消灯されることにより、識別されている。特許文献１には、関連する技術として、ＬＥＤの駆動に関する技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１２－０９４０７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、二重化されたサーバ装置や、ＣＰＵを複数搭載したサーバ装置の保守、検査、評価時などにおいて、何等かの理由（例えば、搭載されているＣＰＵの不具合など）によりＣＰＵを別のＣＰＵに乗せ換える必要性が生じる場合がある。その場合に、ＣＰＵを想定しているＣＰＵと異なるものに乗せ換えてしまうと、サーバ装置が正常に動作しなかったり、場合によっては、搭載しているＣＰＵに不具合が発生する可能性がある。そのため、サーバ装置の主電源を入れる前にＣＰＵの種類を判定することのできる技術が求められている。

【0005】

本開示の各態様は、上記の課題を解決することのできるサーバ装置、および処理方法を提供することを目的の１つとしている。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本開示の一態様によれば、サーバ装置は、押下されるとオン状態になる機構を有し、オフ状態の場合にＨｉｇｈレベルの信号を出力し、オン状態の場合にＬｏｗレベルの信号を出力するスイッチと、種類に応じてＨｉｇｈレベルの信号またはＬｏｗレベルの信号を出力するＣＰＵと、主電源がオン状態になる前にオン状態となる電源と、前記電源を電力の供給源とし、前記主電源がオン状態になる前に前記スイッチが押下された場合に、前記ＣＰＵの種類に応じてＬＥＤを点灯または消灯させる駆動回路であって、抵抗、ＬＥＤ、およびトランジスタを備える駆動回路と、否定論理和を演算する演算回路と、出力インピーダンスを高くするためのインピーダンス回路と、を備え、前記電源の出力端子は、前記抵抗の第１端子に接続され、前記抵抗の第２端子は、前記ＬＥＤの第１端子に接続され、前記ＬＥＤの第２端子は、前記トランジスタの第１端子に接続され、前記トランジスタの第２端子は、グラウンドに接続され、前記トランジスタの第３端子は、前記演算回路の第１端子および前記インピーダンス回路の一端子に接続され、前記演算回路の第２端子は、前記スイッチの一端子に接続され、前記演算回路の第３端子は、前記ＣＰＵの一端子に接続される。

【0007】

上記目的を達成するために、本開示の別の態様によれば、処理方法は、押下されるとオン状態になる機構を有するスイッチと、ＣＰＵと、電源と、前記電源を電力の供給源とし、抵抗、ＬＥＤ、およびトランジスタを備える駆動回路と、演算回路と、インピーダンス回路と、を備えるサーバ装置が実行する処理方法であって、前記スイッチは、オフ状態の場合にＨｉｇｈレベルの信号を前記演算回路に出力し、オン状態の場合にＬｏｗレベルの信号を前記演算回路に出力し、前記ＣＰＵは、種類に応じてＨｉｇｈレベルの信号またはＬｏｗレベルの信号を前記演算回路に出力し、演算回路は、否定論理和を演算し、前記電源は、主電源がオン状態になる前にオン状態となり、前記駆動回路は、前記主電源がオン状態になる前にスイッチが押下された場合に、前記演算回路による演算結果に応じてＬＥＤを点灯または消灯させる。

【発明の効果】

【0009】

本開示の各態様によれば、サーバ装置の主電源を入れる前にＣＰＵの種類を判定することができる。

【図面の簡単な説明】

【0010】

【図1】本開示の一実施形態において想定している一般的なサーバ装置の構成の一例を示す図である。

【図2】本開示の一実施形態によるサーバ装置の構成の一例を示す図である。

【図3】本開示の一実施形態によるサーバ装置の処理フローの一例を示す図である。

【図4】本開示の一実施形態の変形例２によるサーバ装置の構成の一例を示す図である。

【図5】本開示の実施形態によるサーバ装置の最小構成を示す図である。

【図6】本開示の実施形態による最小構成のサーバ装置の処理フローの一例を示す図である。

【図7】少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
本開示の一実施形態によるサーバ装置１は、コスト低減の観点から、一般的なサーバ装置１ａが備えるハードウェアを有効利用して、搭載されているＣＰＵの種類を識別できるように変更することが望ましい。そのため、まず、一般的なサーバ装置１ａの構成について説明する。

【0012】

図１は、本開示の一実施形態において想定している一般的なサーバ装置１ａの構成の一例を示す図である。サーバ装置１ａは、ラックに搭載されるサーバ装置である。ラックに搭載されるサーバ装置は、スイッチによりＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を点灯または消灯させることで、ラック内の複数のサーバ装置を識別可能にする。そのため、一般的に、ラックに搭載されるサーバ装置は、ＬＥＤを有する。なお、このＬＥＤは、サーバ装置の識別に使用されることから、ＩＤ（ＩＤｅｎｔｉｆｉｃａｔｉｏｎ） ＬＥＤと呼ばれる。また、スイッチは、ＩＤスイッチと呼ばれる。

【0013】

サーバ装置１ａは、図１に示すように、ＬＥＤを制御するためのハードウェア１０ａを備える。ハードウェア１０ａは、図１に示すように、ＩＤスイッチ１０１ａ、ＬＥＤ駆動回路１０２ａ（駆動回路の一例）、ＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）１０３ａ、スタンバイ電源１０４ａ（主電源の一例）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）バッテリ１０５ａ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０６ａ、ダイオード１０７ａを備える。ハードウェア１０ａは、サーバ装置１ａのマザーボード上に実装される。

【0014】

ＩＤスイッチ１０１ａは、押下されるとオン状態になる機構を有する。ＬＥＤ駆動回路１０２ａは、抵抗、ＬＥＤ、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を備える。ＬＥＤ駆動回路１０２ａは、ＬＳＩ１０３ａによる制御の下、ＬＥＤを点灯または消灯させる。

【0015】

ＬＳＩ１０３ａは、ＩＤスイッチ１０１ａの押下を認識し、ＬＥＤ駆動回路１０２ａを制御することにより、ＬＥＤの点灯および消灯を制御する。ＬＳＩ１０３ａの例としては、ＢＭＣ（Ｂａｓｅｂｏａｒｄ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ）および付属論理を含むＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）のようなハードウェア記述言語により回路構成を変更可能な回路などが挙げられる。

【0016】

スタンバイ電源１０４ａは、ＰＳＵ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｕｎｉｔ）を供給源として直ちに起動できる電力を、ＬＥＤ駆動回路１０２ａおよびＬＳＩ１０３ａに供給する。ＣＭＯＳバッテリ１０５ａは、ＢＩＯＳのセットアップ情報を保持するために用いられるバッテリである。また、ＣＭＯＳバッテリ１０５ａは、ＲＴＣ（Ｒｅａｌ－Ｔｉｍｅ Ｃｌｏｃｋ）（不図示）やバックアップメモリ（不図示）に電力を供給する。ＣＭＯＳバッテリ１０５ａは、主電源であるＰＳＵがオン状態になる前にオン状態になる電源である。ＣＰＵ１０６ａは、ＬＳＩ１０３ａに接続される。ＬＳＩ１０３ａにＣＰＵの種類を示すＣＰＵ識別信号を出力する。

【0017】

次に、本開示の一実施形態によるサーバ装置１について説明する。サーバ装置１は、サーバ装置１ａが備えるハードウェア１０ａの一部を流用し、不足しているハードウェアを再構成または追加することにより実現される装置である。ハードウェア１０ａおよび再構成または追加するハードウェアは、サーバ装置１のマザーボード上に実装される。

【0018】

図２は、本開示の一実施形態によるサーバ装置１の構成の一例を示す図である。サーバ装置１は、図２に示すように、ＩＤスイッチ１０１ａ、ＬＥＤ駆動回路１０２、ＬＳＩ１０３ａ、ＣＭＯＳバッテリ１０５ａ（主電源がオン状態になる前にオン状態となる電源の一例）、ＣＰＵ１０６を備える。

【0019】

ＩＤスイッチ１０１ａは、ハードウェア１０ａが備えるＩＤスイッチ１０１ａを流用したものである。ＬＥＤ駆動回路１０２は、ＬＥＤ（後述するＬＥＤ１０２２）を点灯または消灯させる。ＬＥＤ駆動回路１０２は、ハードウェア１０ａが備えるＬＥＤ駆動回路１０２ａの一部を流用して構成される。

【0020】

ＬＥＤ駆動回路１０２は、抵抗１０２１、ＬＥＤ１０２２、ＦＥＴ１０２３を備える。抵抗１０２１は、ＬＥＤ駆動回路１０２ａが備える抵抗を流用したものである。ＬＥＤ１０２２は、ＬＥＤ駆動回路１０２ａが備えるＬＥＤを流用したものである。ＦＥＴ１０２３は、ＬＥＤ駆動回路１０２ａが備えるＦＥＴを流用したものである。ＬＥＤ駆動回路１０２において、抵抗１０２１の第１端子は、ＬＥＤ１０２２のアノードに接続される。ＬＥＤ１０２２のカソードは、ＦＥＴのドレインに接続される。ＦＥＴのソースは、グラウンドＧＮＤに接続される。

【0021】

ＬＳＩ１０３ａは、ハードウェア１０ａが備えるＬＳＩ１０３ａを流用したものである。ただし、サーバ装置１におけるＬＳＩ１０３ａは、サーバ装置１ａにおけるＬＳＩ１０３ａと異なる回路構成となっている。例えば、サーバ装置１におけるＬＳＩ１０３ａは、ＮＯＲ回路１０３１ａ（演算回路の一例）、Ｈｉ－Ｚ回路１０３２ａを備える。

【0022】

ＮＯＲ回路１０３１ａは、ＩＤスイッチ１０１ａから出力される出力信号（すなわち、Ｈｉ－ＺまたはＬｏｗ）（第１信号の一例）と、ＣＰＵ１０６から出力される出力信号（すなわち、Ｈｉ－ＺまたはＬｏｗ）（第２信号の一例）とを入力信号とする。ＮＯＲ回路１０３１ａは、入力した２つの信号の否定論理和を演算する。そして、ＮＯＲ回路１０３１ａは、演算結果を出力信号としてＬＥＤ駆動回路１０２に出力する。

【0023】

Ｈｉ－Ｚ回路１０３２ａは、サーバ装置１ａが備えるＬＳＩ１０３ａにおいて実現されている回路の出力インピーダンスを高くした回路である。この場合、Ｈｉ－Ｚ回路１０３２ａの出力に接続される装置や回路からは、Ｈｉ－Ｚ回路１０３２ａがオープン状態に見える。つまり、サーバ装置１のＬＳＩ１０３ａは、Ｈｉ－Ｚ回路１０３２ａを備えず、ＮＯＲ回路１０３１ａを備えるように構成されてもよい。

【0024】

ＣＭＯＳバッテリ１０５ａは、ハードウェア１０ａが備えるＣＭＯＳバッテリ１０５ａを流用したものである。ＣＰＵ１０６は、識別対象のＣＰＵである。ＣＰＵ１０６は、自身のＣＰＵの種類に応じて異なるＣＰＵ識別信号を出力する。例えば、ＣＰＵ１０６の内部では、ＣＰＵの種類がＡである場合にＣＰＵ識別信号としてオープン状態の信号（すなわち、プルアップ抵抗によるＨｉｇｈレベルの信号）が出力され、ＣＰＵの種類がＢである場合にＣＰＵ識別信号としてグラウンドＧＮＤレベルの信号（すなわち、Ｌｏｗ得レベルの信号）が出力されるように設計されている。すなわち、例えば、ＣＰＵ１０６は、ＣＰＵ識別信号として、ＣＰＵの種類がＡである場合Ｈｉｇｈレベルの信号を出力し、ＣＰＵの種類がＢである場合Ｌｏｗレベルの信号を出力する。ダイオード１０７ａは、ＣＭＯＳバッテリ１０５ａがＬＳＩ１０３ａに影響を及ぼさないようにする。

【0025】

サーバ装置１において、ＩＤスイッチ１０１ａの第１端子は、ＬＳＩ１０３ａの第１端子に接続される。ＬＥＤ駆動回路１０２が備えるＦＥＴ１０２３のゲートは、ＬＳＩ１０３ａの第２端子に接続される。ＬＥＤ駆動回路１０２が備える抵抗１０２１の第２端子は、ＣＭＯＳバッテリ１０５ａの第１端子に接続される。ＬＳＩ１０３ａの第３端子は、ＣＰＵ１０６の第１端子に接続される。

【0026】

次に、本開示の一実施形態によるサーバ装置１が行う処理について説明する。図３は、本開示の一実施形態によるサーバ装置１の処理フローの一例を示す図である。

【0027】

ＣＰＵ１０６は、ＣＰＵ識別信号として、ＣＰＵの種類がＡである場合Ｈｉｇｈレベルの信号をＮＯＲ回路１０３１ａに出力し、ＣＰＵの種類がＢである場合Ｌｏｗレベルの信号をＮＯＲ回路１０３１ａに出力する（ステップＳ１）。

【0028】

ＩＤスイッチ１０１ａが押下されていない場合、ＮＯＲ回路１０３１ａには、ＩＤスイッチ１０１ａからＨｉｇｈレベルの信号が入力される。よって、ＣＰＵ１０６の種類に関わらず、ＮＯＲ回路１０３１ａには、少なくとも１つのＨｉｇｈレベルの信号が入力される。そのため、ＮＯＲ回路１０３１ａは、Ｌｏｗレベルの信号をＬＥＤ駆動回路１０２に出力する。この場合、ＦＥＴ１０２３のゲートがＬｏｗレベルとなり、ＬＥＤ１０２２には電流が流れない。そのため、ＬＥＤ１０２２は、発光しない。

【0029】

また、ＩＤスイッチ１０１ａが押下された場合、ＮＯＲ回路１０３１ａには、ＩＤスイッチ１０１ａからＬｏｗレベルの信号が入力される。また、ＣＰＵ１０６の種類がＡである場合、ＮＯＲ回路１０３１ａには、ＣＰＵ１０６からＨｉｇｈレベルの信号が入力される。よって、ＣＰＵ１０６の種類がＡである場合、ＮＯＲ回路１０３１ａは、Ｌｏｗレベルの信号をＬＥＤ駆動回路１０２に出力する。この場合、ＦＥＴ１０２３のゲートがＬｏｗレベルとなり、ＬＥＤ１０２２には電流が流れない。そのため、ＩＤスイッチ１０１ａが押下され、ＣＰＵ１０６の種類がＡである場合、ＬＥＤ１０２２は発光しない。

【0030】

また、ＩＤスイッチ１０１ａが押下された場合、ＮＯＲ回路１０３１ａには、ＩＤスイッチ１０１ａからＬｏｗレベルの信号が入力される。また、ＣＰＵ１０６の種類がＢである場合、ＮＯＲ回路１０３１ａには、ＣＰＵ１０６からＬｏｗレベルの信号が入力される。よって、ＣＰＵ１０６の種類がＢである場合、ＮＯＲ回路１０３１ａは、Ｈｉｇｈレベルの信号をＬＥＤ駆動回路１０２に出力する。この場合、ＦＥＴ１０２３のゲートがＨｉｇｈレベルとなり、ＬＥＤ１０２２に電流が流れる。そのため、ＩＤスイッチ１０１ａが押下され、ＣＰＵ１０６の種類がＢである場合、ＬＥＤ１０２２は発光する。

【0031】

つまり、ＣＰＵ１０６が、ＣＰＵ識別信号として、ＣＰＵの種類がＡである場合Ｈｉｇｈレベルの信号をＮＯＲ回路１０３１ａに出力し、ＣＰＵの種類がＢである場合Ｌｏｗレベルの信号をＮＯＲ回路１０３１ａに出力する場合、ユーザは、ＩＤスイッチ１０１ａを押下して、ＬＥＤ１０２２が発光しない場合に、ＣＰＵ１０６の種類をＡと判定し、ＩＤスイッチ１０１ａを押下して、ＬＥＤ１０２２が発光する場合に、ＣＰＵ１０６の種類をＢと判定することができる。その結果、サーバ装置１の主電源を投入する前であっても、流用したＩＤスイッチ１０１ａを押下することにより、ユーザは、実装するＣＰＵ１０６の種類を判定することができる。

【0032】

なお、上述のサーバ装置１は、サーバ装置１ａを流用したものに限定するものではない。また、ＣＭＯＳバッテリ１０５ａでＬＳＩ１０３ａが動作できない場合には、ＣＭＯＳバッテリ１０５ａよりも大容量のバッテリを使用してＬＳＩ１０３ａを動作させるものであってもよい。

【0033】

（利点）
以上、本開示の一実施形態によるサーバ装置１について説明した。このサーバ装置１は、主電源であるＰＳＵがオン状態になる前にオン状態となるＣＭＯＳバッテリ１０５ａ（電源の一例）と、そのＣＭＯＳバッテリ１０５ａを電力の供給源とし、ＰＳＵがオン状態になる前にＩＤスイッチ１０１ａ（スイッチの一例）が押下された場合に、搭載予定のＣＰＵ１０６の種類に応じてＬＥＤ１０２２を点灯または消灯させるＬＥＤ駆動回路１０２（駆動回路の一例）と、を備える。このサーバ装置１により、主電源を入れる前にＣＰＵの種類を判定することができる。また、一般的なサーバ装置１ａの一部を流用してサーバ装置１を実現した場合、構成の変更を抑制することができ、コストを抑えることができる。

【0034】

＜実施形態の変形例１＞
なお、本開示の一実施形態では、ＮＯＲ回路１０３１ａは、ＬＳＩ１０３ａの回路構成を変更して実現するものとして説明した。しかしながら、本開示の一実施形態の変形例１では、ＮＯＲ回路１０３１ａは、ＬＳＩ１０３ａにより実現されるものではなく、新たに追加したハードウェアによって実現されるものであってもよい。この場合、本開示の一実施形態のＬＳＩ１０３ａよりも省電力なＮＯＲ回路１０３１ａが動作すればよい。そのため、新たに追加したハードウェアによって実現されるＮＯＲ回路１０３１ａ（演算回路の一例）の場合、本開示の一実施形態で使用するＬＳＩ１０３ａを動作させるためのバッテリに比べてより容量の小さいバッテリを使用することができるという効果が得られる。

【0035】

＜実施形態の変形例２＞
なお、本開示の一実施形態では、ＣＰＵ１０６の種類の判定としてＡとＢの２種類について説明した、しかしながら、本開示の一実施形態の変形例２では、ＣＰＵ１０６の種類は、２種類に限定するものではない。図４は、本開示の一実施形態の変形例２によるサーバ装置１の構成の一例を示す図である。図４に示すように、例えば、ＩＤスイッチ１０１ａおよびＣＰＵ１０６に対して、ＮＯＲ回路１０３１ａおよびＬＥＤ駆動回路１０２のそれぞれを複数用意し、用意したＮＯＲ回路１０３１ａのそれぞれにＩＤスイッチ１０１ａおよびＣＰＵ１０６から信号を入力する。これにより、用意したＮＯＲ回路１０３１ａおよびＬＥＤ駆動回路１０２の数に応じた種類（すなわち、用意した数がＮである場合、２のＮ乗種類）のＣＰＵを判定することができる。

【0036】

図５は、本開示の実施形態によるサーバ装置１の最小構成を示す図である。サーバ装置１は、図５に示すように、電源１０５ａおよび駆動回路１０２を備える。電源１０５ａは、主電源がオン状態になる前にオン状態となる。駆動回路１０２は、前記電源１０５ａを電力の供給源とし、前記主電源がオン状態になる前にスイッチが押下された場合に、搭載予定のＣＰＵの種類に応じてＬＥＤを点灯または消灯させる。

【0037】

図６は、本開示の実施形態による最小構成のサーバ装置１の処理フローの一例を示す図である。次に、本開示の実施形態による最小構成のサーバ装置１の処理について図６を参照して説明する。

【0038】

電源１０５ａは、主電源がオン状態になる前にオン状態となる（ステップＳ１０１）。駆動回路１０２は、前記電源１０５ａを電力の供給源とし、前記主電源がオン状態になる前にスイッチが押下された場合に、搭載予定のＣＰＵの種類に応じてＬＥＤを点灯または消灯させる（ステップＳ１０２）。

【0039】

以上、本開示の実施形態による最小構成のサーバ装置１について説明した。このサーバ装置１により、主電源を入れる前にＣＰＵの種類を判定することができる。

【0040】

なお、本開示の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

【0041】

本開示の実施形態について説明したが、上述のサーバ装置１、１ａ、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。

【0042】

図７は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。コンピュータ５は、図７に示すように、ＣＰＵ１０６（１０６ａ）、メインメモリ７、ストレージ８、インターフェース９を備える。

【0043】

例えば、上述のサーバ装置１、１ａ、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ１０６（１０６ａ）は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ１０６（１０６ａ）は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。

【0044】

ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。

【0045】

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

【0046】

本開示のいくつかの実施形態を説明したが、これらの実施形態は、例であり、開示の範囲を限定しない。これらの実施形態は、開示の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。

【符号の説明】

【0047】

１、１ａ・・・サーバ装置
５・・・コンピュータ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０ａ・・・ハードウェア
１０１ａ・・・ＩＤスイッチ
１０２、１０２ａ・・・ＬＥＤ駆動回路
１０３ａ・・・ＬＳＩ
１０４ａ・・・スタンバイ電源
１０５ａ・・・ＣＭＯＳバッテリ
１０６、１０６ａ・・・ＣＰＵ
１０２１・・・抵抗
１０２２・・・ＬＥＤ
１０２３・・・ＦＥＴ
１０３１ａ・・・ＮＯＲ回路
１０３２ａ・・・Ｈｉ－Ｚ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】